JP2005175328A

JP2005175328A - 半導体装置及びその製造方法

Info

Publication number: JP2005175328A
Application number: JP2003415848A
Authority: JP
Inventors: Takayuki Uejima; 貴之上島
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-12-15
Filing date: 2003-12-15
Publication date: 2005-06-30

Abstract

【課題】ＴＡＴ短縮化に効果を発揮すると共に量産ばらつきを考慮した加工精度において有利な構造を有する半導体装置及びその製造方法を提供する。
【解決手段】基本素子群ＳＣ上に窒化膜２１／酸化膜２２／窒化膜２３／酸化膜２４の順次積層を有する層間絶縁層ＩＬが形成されている。窒化膜２１上の酸化膜２２は平坦化され、以降の窒化膜２３、酸化膜２４は平坦化されている。窒化膜２１に比べて窒化膜２３の方が厚い。配線接続領域１７各々に対応させて窒化膜２１上方の酸化膜２２、窒化膜２３及び酸化膜２４を貫通させたホールＨ１が形成されている。これが基本構造となり、マスタチップとして準備される。今後ユーザーの要求機能に応じて選択的にホールＨ１底部の窒化膜２１を除去し、電気的接続をする。その際、第１層のメタル配線は、側部が選択的に酸化膜２４で囲まれ、かつ窒化膜２１を貫通して配線接続領域１７とつながる。

Description

本発明は、半導体集積回路製造に係り、特にゲートアレイ等、予め標準チップを準備しておき配線工程により完成させるＴＡＴ（Turn Around Time；製品化までの所要時間）の短縮が要求される半導体装置及びその製造方法に関する。

ゲートアレイやＡＳＩＣ（特定用途向けＩＣ）等のセミカスタムＩＣでは、マスタという、所望の集積規模に応じてトランジスタを標準的に配置したチップ（マスタチップ）を予め準備する。スライス工程において、ユーザーの要求機能に合うよう必要なトランジスタ間の電気的接続、変更を達成する。これにより、専用の集積回路を実現する。

マスタチップに作り込まれたトランジスタをできるだけ有効に使用するためと、ＣＡＤを用いた自動配置配線を行うために、多層メタル配線が用いられる。半導体装置の高集積化、多機能化により、メタル配線は、より多層化が進む傾向にある。これにより、ＴＡＴ、すなわち、ユーザーの所望する製品化までの所用時間が長くなってしまう。

ＴＡＴを改善する対策として、マスタチップに作り込まれたトランジスタ上に予め層間絶縁層を有し、トランジスタ各々に必要なコンタクトホールをこの層間絶縁層の途中まで形成しておく技術がある（例えば、特許文献１参照）。このような接続部に至らないコンタクトホールは、ユーザーの要求する仕様に合わせて、フォトリソグラフィ工程及びエッチング工程によりどのコンタクトホールを接続部まで貫通させ有効にするかを決める。しかも、このエッチング工程で上記層間絶縁層上の配線層形成用の開口部（配線溝）を所定深さ得るようにしている。
特開２００１−１７６８７７号公報（第３，４頁、図１〜図３）

［特許文献１］は、ＴＡＴ短縮化に効果を発揮する技術が含まれている。しかしながら、コンタクトホールを基板まで完全に貫通させるエッチング工程で、同時に配線層形成用の開口部（配線溝）を形成する場合、配線溝の深さ、形状に相当のばらつきが生じざるを得ない。また、エッチング条件の選択によっては基板上のエッチング残り、または基板にえぐれを起こす懸念もある。すなわち、加工精度の信頼性に欠けるという問題がある。

本発明は上記のような事情を考慮してなされたもので、ＴＡＴ短縮化に効果を発揮すると共に量産ばらつきを考慮した加工精度において有利な構造を有する半導体装置及びその製造方法を提供しようとするものである。

本発明に係る半導体装置は、半導体基板上に形成された、複数の素子及びその配線接続領域と、前記素子上を覆うと、少なくとも前記配線接続領域各々に対応させて前記第１絶縁膜上方の前記第２絶縁膜、前記第３絶縁膜及び前記第４絶縁膜を貫通させたホールと、を含み、前記ホールは、選択的に前記第４の絶縁膜で側部が囲まれかつ前記第１絶縁膜を貫通して前記配線接続領域とつながる配線経路の一部になる。

上記本発明に係る半導体装置によれば、第１絶縁膜／第２絶縁膜／第３絶縁膜／第４絶縁膜の積層を有する層間絶縁層が設けられている。さらに、この層間絶縁層において、第１絶縁膜上方で配線接続領域に対応したホールを備える。これが標準的な構造として準備される。第１絶縁膜上方のホールは、後に選択的に第１絶縁膜を貫通して配線接続領域とつながる。配線接続領域とつながるホールは、第４の絶縁膜で側部が囲まれる配線経路の一部になる。すなわち、第４絶縁膜で配線の厚みが決まる。第３絶縁膜は配線の底部を画一化するエッチングストッパとして寄与する。

上記本発明に係る半導体装置において、好ましく次のような特徴を有する。
前記第２絶縁膜上面は平坦化面であり、前記第２絶縁膜と前記第４絶縁膜が前記層間絶縁層としての実質的な厚みを有する。
前記第１絶縁膜と前記第３絶縁膜は同じ膜質であり、前記第１絶縁膜に比べて前記第３絶縁膜の膜厚が大きい。
上記それぞれの構成によれば、配線加工精度向上に寄与し、量産ばらつきにも有利な配線形態が得られる。

本発明に係る半導体装置は、半導体基板の第１導電型領域上に形成された、配線接続領域を伴う第２導電型の基本素子群と、前記基本素子群上に被覆された第１絶縁膜と、前記第１絶縁膜上に形成され平坦化された第２絶縁膜と、前記第２絶縁膜上に形成された第３絶縁膜と、前記第４絶縁膜上に形成された第４絶縁膜と、少なくとも前記配線接続領域のうち第１選択領域に対応させて前記第１絶縁膜上方の前記第２絶縁膜、前記第３絶縁膜及び前記第４絶縁膜を貫通させた第１ホールと、少なくとも前記配線接続領域のうち第２選択領域に対応させて前記第１絶縁膜乃至前記第４絶縁膜を貫通させた第２ホールと、前記第１ホール及び前記第２ホールに埋め込まれた導電部材と、前記第２ホールの導電部材とつながる、前記第４の絶縁膜で側部が囲まれた配線層と、を含む。

上記本発明に係る半導体装置によれば、第１選択領域と第２選択領域は、設計に応じて決定され、第１絶縁膜の残留または除去の形態が第１ホールまたは第２ホールとなる。第１ホール、第２ホールは共に導電部材が埋め込まれる。第１ホールの導電部材はダミーとなり、第２ホールの導電部材は第４絶縁膜で側部が囲まれた配線層とつながる。配線の厚みは第４絶縁膜の厚さで決まる。第３絶縁膜は配線の底部を画一化する基礎となる。

上記本発明に係る半導体装置において、好ましく次のような特徴を有する。
前記第１絶縁膜と前記第３絶縁膜はエッチングストッパ膜であり、前記第２絶縁膜と前記第４絶縁膜が層間絶縁層としての実質的な厚みを有する。
前記第１絶縁膜と前記第３絶縁膜は同じ膜質であり、前記第１絶縁膜に比べて前記第３絶縁膜の膜厚が大きい。
上記それぞれの構成によれば、配線加工精度向上に寄与し、量産ばらつきにも有利な配線形態が得られる。

また、上記本発明に係る半導体装置において、前記導電部材は、少なくとも前記第２ホールに関し、前記第１絶縁膜及び前記第２絶縁膜に囲まれる部分と前記第４絶縁膜に囲まれる部分とでは異なった物質を配している。接続プラグと配線層の関係を示している。

また、上記本発明に係る半導体装置において、前記導電部材は、Ｗ，Ａｌ，Ｃｕのうちいずれかを含む金属膜と、少なくとも前記第２絶縁膜、前記第４絶縁膜及び前記配線接続領域に対する前記金属膜とのバリア膜と、を含んで構成される。適切なバリア性を有し、密着性を考慮したバリア膜と、主配線としての金属膜で構成されることが好ましい。

本発明に係る半導体装置の製造方法は、予め半導体基板上に規則的に並べた配線接続領域を伴う基本素子群が敷設され、ユーザーの要求機能を多層配線によって実現する半導体装置の製造方法において、前記基本素子群上に第１絶縁膜を被覆する工程、前記第１絶縁膜上に前記基本素子群の段差をなくするように平坦化した第２絶縁膜を形成する工程、前記第２絶縁膜上に第３絶縁膜を形成する工程、及び前記第３絶縁膜上に第４絶縁膜を形成する工程を有する層間絶縁層を形成する工程と、少なくとも前記配線接続領域各々に対応させて前記第１絶縁膜上方の前記第２絶縁膜、前記第３絶縁膜及び前記第４絶縁膜を貫通させた第１ホールを形成する第１エッチング工程と、前記第１ホールのうち、ユーザーの要求機能に応じて選択的に前記第１の絶縁膜を貫通させる第２ホールの形成と同時に前記第４絶縁膜で側部が囲まれる配線溝を形成する第２エッチング工程と、前記第１ホール、前記第２ホール及び前記配線溝に埋め込まれる導電部材を形成する工程と、を含む。

上記本発明に係る半導体装置の製造方法によれば、層間絶縁層において、第１絶縁膜を残留させる第１ホールとするか、第１絶縁膜を除去する第２ホールとするかをユーザーの要求機能に応じて決定する。第２ホールは、第４絶縁膜で側部が囲まれる配線溝が同時に形成される。配線溝の深さは第４絶縁膜の厚さで決まる。第３絶縁膜は、配線溝の底部を画一化する基礎となる。

上記本発明に係る半導体装置の製造方法において、前記層間絶縁層に関し、前記第２絶縁膜と前記第４絶縁膜は前記層間絶縁層としての実質的な厚みが確保できるよう形成し、前記第１絶縁膜と前記第３絶縁膜は同じ膜質で別々の工程におけるエッチングストッパとして前記第１絶縁膜に比べて前記第３絶縁膜の膜厚を大きくする。これにより、配線加工精度向上に寄与し、量産ばらつきにも有利な配線形態が得られる。

上記本発明に係る半導体装置の製造方法において、前記層間絶縁層に関し、前記第２絶縁膜と前記第４絶縁膜は共に第１のエッチングレートを有し、前記第１絶縁膜と前記第３絶縁膜は共に第２のエッチングレートを有しており、前記第１エッチング工程または前記第２エッチング工程は、エッチングガスのステップ切替えを伴う連続エッチング工程で達成される。これにより、エッチング加工効率の向上と量産ばらつきに有利な配線形態が得られる。

発明を実施するための形態

図１は、本発明の第１実施形態に係る半導体装置の要部を示す断面図である。半導体基板１１において、２つの導電型の半導体領域（ウェル領域）が設けられる。どのような形態でもよいが、例えば素子分離絶縁膜を隔ててストライプ状にＰ型領域（Ｐwell）、Ｎ型領域（Ｎwell）が形成されている（図示せず）。そのうちのＰ型領域１２の部分を図示してある。
半導体基板１１のＰ型領域１２上にＮ型のＭＯＳＦＥＴの基本素子群ＳＣが形成されている。各ＭＯＳＦＥＴは、ゲート絶縁膜１３、ゲート電極１４、ゲート電極１４のサイドウォール絶縁膜１５を有する。さらに、ソース／ドレインの低濃度エクステンション領域１６、配線接続領域１７が形成されている。

基本素子群ＳＣ上を覆うように、窒化膜２１／酸化膜２２／窒化膜２３／酸化膜２４の順次積層を有する層間絶縁層ＩＬが形成されている。ここで窒化膜はシリコン窒化膜のことを意味し、酸化膜はシリコン酸化膜のことを意味する。窒化膜２１，２３は薄く、比較的厚い酸化膜２２，２４によって実質的な層間絶縁層を構成している。基本素子群ＳＣの凹凸を被覆した窒化膜２１に対し、その上の酸化膜２２は平坦化され、以降の窒化膜２３、酸化膜２４は平坦化されている。

窒化膜２１，２３は、それぞれ別々のエッチングストッパとして作用するようになっている。ここでは、窒化膜２１の膜厚に比べて窒化膜２３の膜厚が大きい。窒化膜２１に比べて窒化膜２３の方が１．５倍以上厚いことが望ましい。例えば窒化膜２１が５０ｎｍの厚さであれば窒化膜２３は７５ｎｍ以上の適当な厚さを有する。この層間絶縁層ＩＬにおいて、配線接続領域１７各々に対応させて窒化膜２１上方の酸化膜２２、窒化膜２３及び酸化膜２４を貫通させたホールＨ１が形成されている。窒化膜２１を底部とするホールＨ１は、すべてのユーザーに共通で、これが基本構造となる。このような構造がマスタチップとして準備されるのである。

すなわち、マスタチップは、基板に作り込まれた基本素子群ＳＣ上に予め層間絶縁層ＩＬを有し、窒化膜２１を底部とするホールＨ１を有する。今後ユーザーの要求機能に応じて選択的にホールＨ１底部の窒化膜２１を除去し、電気的接続をしていく。その際、第１層のメタル配線は、側部が選択的に酸化膜２４で囲まれ、かつ窒化膜２１を貫通して配線接続領域１７とつながる（図２参照）。

図２は、本発明の第２実施形態に係る半導体装置の要部を示す断面図である。図１の構成のマスタチップを用い、ユーザーの要求機能に合うよう必要な素子間の電気的接続を行った一部構成を示している。ホールＨ１底部の窒化膜２１が選択的に除去された、有効なコンタクトホールをホールＨ２とする。ホールＨ２は、選択的に酸化膜２４で側部が囲まれかつ窒化膜２１を貫通して配線接続領域１７とつながる配線ＷＲの経路の一部になる。

配線ＷＲを構成する導電部材２９は様々考えられる。導電部材２９は、例えばバリア膜２９１と、主配線金属膜２９２を含む。バリア膜２９１は、少なくともＴｉ，Ｔａ，Ｗ，Ｐｄのうちいずれかを含む薄膜と、Ｔａ，Ｔｉ，Ｗ，Ｍｏ，Ｚｒのうちいずれかの窒化物を含む薄膜の積層膜を有する。または上記窒化物のうち単層膜でもよいものもある。主配線金属膜２９２は、Ｗ，Ａｌ，Ｃｕのうちいずれかを含む金属膜で構成される。例えば、適当なバリア膜２９１とＣｕ（またはＡｌやＷ）のデュアルダマシン配線や、適当なバリア膜２９１とＷプラグ及びその上の適当なバリア膜２９１とＡｌ（またはＣｕ）配線等が考えられる。

導電部材２９は、ホールＨ１，Ｈ２それぞれに埋め込まれている。ホールＨ１に埋め込まれている導電部材２９は、底部の窒化膜２１により配線接続領域１７から絶縁されると共に上部には図示しない層間の絶縁層が配されるので、ダミー化する。また、ホールＨ２に埋め込まれている導電部材２９は、酸化膜２４で側部が囲まれた配線ＷＲにつながり、図示しない上層の配線と所望の結線がなされる。これにより、ユーザーの要求機能に合うよう必要な素子間の電気的接続が行われる。なお、ホールＨ２の部分を除いて、配線ＷＲの底部には窒化膜２３がエッチングストッパとして存在する。すなわち、配線ＷＲは、その側部は酸化膜２４の厚みに依存し、底部は窒化膜２３によって画一化されている。

上記各実施形態によれば、基本素子群ＳＣ上の層間絶縁層ＩＬは、配線形状を整えるよう作用する。層間絶縁層ＩＬは、配線接続領域１７各々に対応させて窒化膜２１上方の酸化膜２２、窒化膜２３及び酸化膜２４を貫通させたホールＨ１を準備し得る。このような構造がマスタチップとして準備される。そして、ユーザーの要求機能に合わせて窒化膜２１の残留または除去の形態がホールＨ１またはホールＨ２となる。両ホールＨ１，Ｈ２共に導電部材２９が埋め込まれる。ホールＨ１の導電部材２９はダミーとなり、ホールＨ２の導電部材２９は酸化膜２４で側部が囲まれた配線ＷＲとつながる。配線ＷＲの厚みは酸化膜２４の厚さで決まる。また、窒化膜２３は配線ＷＲの底部を画一化する基礎となる。これにより、配線加工精度は向上し、量産ばらつきにも有利な配線形態が得られる。

図３〜図７は、それぞれ本発明の第３実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。ここでは、前記図１や図２と同様の構成を実現するための方法を説明する。
図３に示すように、半導体基板の素子分離絶縁膜１１に囲まれた素子領域にＰ型領域（Ｐwell）１２を形成する。図示しない他の素子領域ではＮ型領域（Ｎwell）が形成される。Ｐ型領域１２にＮ型のＭＯＳＦＥＴの基本素子群ＳＣを形成する。各ＭＯＳＦＥＴは周知の形成方法による。すなわち、ゲート絶縁膜１３、ゲート電極１４をパターニングする。次に、ソース／ドレインの低濃度エクステンション領域１６の形成、次いでゲート電極１４のサイドウォール絶縁膜１５を形成する。その後、ソース／ドレインの配線接続領域１７を形成する。なお、図示しないＮ型領域（Ｎwell）においても各工程を可能な限り共通化しつつＰ型のＭＯＳＦＥＴの基本素子群ＳＣが形成される。また、配線接続領域１７は図示しないがゲート電極１４の両端部にも設けられている。

次に、ＣＶＤ（化学気相成長）法を用いて基本素子群ＳＣ上全体を覆うように、窒化膜（Ｓｉ_３Ｎ_４）２１を厚さ１００ｎｍ未満、例えば５０ｎｍ程度形成する。次いで、層間絶縁層ＩＬの厚さを大略決める酸化膜（ＳｉＯ_２）２２を形成する。酸化膜２２は、その上面が平坦化されていることが重要である。酸化膜２２は、例えばＣＶＤ法によるＴＥＯＳ（テトラエトキシシラン）酸化膜形成後、常圧下でオゾンと反応させる低温（４００℃以下）のＣＶＤ法を経て平坦化する。あるいは酸化膜２２は、ＣＭＰ（化学的機械的研磨）技術を経て平坦化してもよい。その他、酸化膜２２は、ＳＯＧ（スピン・オン・グラス）膜を含むように構成してもよい。

続いて、酸化膜２２上にＣＶＤ法を用いて窒化膜（Ｓｉ_３Ｎ_４）２３を形成する。窒化膜２３は、例えば１００ｎｍ未満で窒化膜２１の１.５倍以上の厚さ（例えば８０ｎｍ程度）とする。次に、ＣＶＤ法により酸化膜（ＳｉＯ_２）２４を形成する。酸化膜２４は、今後形成される配線側部の厚みと同等かそれ以上の厚さを要する。酸化膜２４はプラズマＣＶＤによって形成するようにしてもよい。このようにして、窒化膜２１／酸化膜２２／窒化膜２３／酸化膜２４の順次積層を有する層間絶縁層ＩＬが形成される。

次に、図４に示すように、フォトリソグラフィ工程を用いて層間絶縁層ＩＬ上にレジストマスクＲＭ１を形成する。レジストマスクＲＭ１は、すべての配線接続領域１７各々に対応させた開口パターンを形成する。図示しないがゲート電極１４の配線接続領域１７に対応する領域上にも設けられる。次に、異方性エッチング工程により、窒化膜２１上方の酸化膜２２、窒化膜２３及び酸化膜２４を貫通させたホールＨ１を形成する。

このホールＨ１のエッチング工程は、エッチングのステップ切替えで達成する。まず、酸化膜２４のエッチング、次に、エッチングガスを切替えて窒化膜２３のエッチング、再びエッチングガスを切替えて酸化膜２４のエッチングを行う。例えば、窒化膜のエッチングは、ＣＦ_４、その他の不活性ガス等を用いた反応ガスプラズマにより達成する。また、酸化膜のエッチングは、ＣＨＦ_３やＣ_４Ｆ_８、その他不活性ガス等を用いた反応ガスプラズマにより達成する。
その後、図５に示すように、レジストマスクＲＭ１を除去する。これにより、すべての配線接続領域１７各々上方に、窒化膜２１を底部とするホールＨ１を有したマスタチップが得られる（図１と同じ）。

次に、図６に示すように、上記マスタチップを用い、ユーザーの要求機能に合うようにコンタクトホールとして有効なホールＨ２及び第１層メタル配線の配線溝２８を形成する。すなわち、ユーザーの要求機能に基づき、フォトリソグラフィ工程を用いて層間絶縁層ＩＬ上にレジストマスクＲＭ２を形成する。レジストマスクＲＭ２は、必要な配線領域及びそれに伴い選択されたホールＨ１上を露出させた開口パターンを形成する。次に、異方性エッチング工程により、酸化膜２４のエッチング、窒化膜２１のエッチングを反応ガスのステップ切替えで順次行う。

例えば、酸化膜２４のエッチングは、ＣＨＦ_３やＣ_４Ｆ_８、その他不活性ガス等を用いた反応ガスプラズマにより達成する。これにより、第１層メタル配線の配線溝２８が形成される。このとき、ホールＨ１底部は窒化膜２１（エッチングストッパ）によってエッチングされない。また、窒化膜２３は配線溝２８形成時のエッチングストッパとなる。次いで、窒化膜２１のエッチングは、ＣＦ_４、その他の不活性ガス等を用いた反応ガスプラズマにより達成する。このとき、窒化膜２１及び２３は共にエッチングされる。しかし、窒化膜２３の方が厚いため、窒化膜２１がすべて除去された時点では配線溝２８底部の窒化膜２３は完全には除去しきれず残留する。この時点を検出しエッチングを終了することが望ましい。その後、レジストマスクＲＭ２を除去し、洗浄工程を経てホールＨ１、Ｈ２及び配線溝２８を清浄化し形状を整える。

次に、図７に示すように、スパッタ法を用いてホールＨ１、Ｈ２及び配線溝２８内を被覆するバリア膜２９１を形成する。バリア膜２９１は、例えばＴａ／ＴａＮ積層等を用いる。さらに、スパッタ法により、バリア膜２９１上に例えばシードＣｕ膜の被覆、その後、電解めっき法を利用してＣｕめっきすることにより、ホールＨ１、Ｈ２及び配線溝２８をＣｕ層で埋め込む。次に、Ｃｕ層堆積面上に対し、ＣＭＰ（化学的機械的研磨）技術を利用し平坦化する。すなわち、Ｃｕに対する研磨、削減を促進させるスラリーを供給しながら、バリア膜２９１が露出する終点検出（トルク変化や表面反射率変化等）後、酸化膜２４との選択性が取れるスラリーによるＣＭＰで不要なバリア膜２９１を除去する。これにより、ホールＨ１、Ｈ２及び配線溝２８内に主配線金属膜２９２が埋め込まれ、第１層メタルとして導電部材２９による配線ＷＲが形成される。

また、上記主配線金属膜２９２はＣｕの代りにＷを用いてもよい。その際、バリア膜２９１は、例えばＴｉ／ＴｉＮやＴｉＷ積層等を用いる。次に、ＣＶＤ法によってバリア膜２９１上にＷを成膜する。これにより、ホールＨ１、Ｈ２及び配線溝２８内はＷで充填される。次に、Ｗの堆積面上に対し、ＣＭＰ（化学的機械的研磨）技術を利用し平坦化する。すなわち、Ｗに対する研磨、削減を促進させるスラリーを供給しながら、バリア膜２９１が露出する終点検出（トルク変化や表面反射率変化等）後、酸化膜２４との選択性が取れるスラリーによるＣＭＰで不要なバリア膜２９１を除去する。これにより、ホールＨ１、Ｈ２及び配線溝２８内に主配線金属膜２９２が埋め込まれ、第１層メタルとして導電部材２９による配線ＷＲが形成される。

図８は、図７に対応した変形例を示す断面図である。スパッタ法を用いてホールＨ１、Ｈ２及び配線溝２８内を被覆するバリア膜２９１ａを形成する。バリア膜２９１ａは、例えばＴｉ／ＴｉＮやＴｉＷ積層等を用いる。次に、ＣＶＤ法によってバリア膜２９１ａ上にＷを成膜する。これにより、ホールＨ１、Ｈ２及び配線溝２８内はＷで充填される。その後、エッチバックして配線溝２８内のＷを除去する。その後、再びスパッタ法を用い、少なくともＷ上部をＴｉ／ＴｉＮ積層等のバリア膜２９１ｂで被覆する。配線溝２８底部にもＴｉ／ＴｉＮ積層のバリア膜２９１ａまたは２９１ｂが形成されている。次に、ホールＨ１上部及び配線溝２８内にＡｌを主成分とするＡｌ合金をスパッタ堆積する。次に、Ａｌ合金堆積面上に対し、ＣＭＰ（化学的機械的研磨）技術を利用し平坦化する。すなわち、Ａｌに対する研磨、削減を促進させるスラリーを供給しながら、バリア膜２９１ａ，２９１ｂが露出する終点検出（トルク変化や表面反射率変化等）後、酸化膜２４との選択性が取れるスラリーによるＣＭＰで不要なバリア膜２９１ａ，２９１ｂを除去する。これにより、ホールＨ１、Ｈ２及び配線溝２８内に主配線金属膜２９２ａ（Ｗプラグ）、２９２ｂ（Ａｌ合金配線）が埋め込まれ、第１層メタルとして導電部材２９による配線ＷＲが形成される。

また、上記主配線金属膜２９２ｂはＡｌ合金配線の代りにＣｕ配線を用いてもよい。その際、バリア膜２９１ｂは、例えばＴｉ／ＴｉＮ積層等でよいが、Ｔａ／ＴａＮ積層等も考えられる。前記図７と同様に、スパッタ法を用いて、バリア膜２９１ｂ上にシードＣｕ膜の被覆、その後、電解めっき法を利用してＣｕめっきする。これにより、ホールＨ１上部及び配線溝２８内をＣｕ層で埋め込む。次に、Ｃｕ層堆積面上に対し、ＣＭＰ（化学的機械的研磨）技術を利用し平坦化する。すなわち、Ｃｕに対する研磨、削減を促進させるスラリーを供給しながら、バリア膜２９１ａ，２９１ｂが露出する終点検出（トルク変化や表面反射率変化等）後、酸化膜２４のとの選択性が取れるスラリーによるＣＭＰで不要なバリア膜２９１ａ，２９１ｂを除去する。これにより、ホールＨ１、Ｈ２及び配線溝２８内に主配線金属膜２９２ａ（Ｗプラグ）、２９２ｂ（Ｃｕ配線）が埋め込まれ、第１層メタルとして導電部材２９による配線ＷＲが形成される。

上記実施形態の方法によれば、層間絶縁層ＩＬにおいて、エッチングストッパになっている窒化膜２１を残留させホールＨ１とするか、窒化膜２１を除去してホールＨ２とするかをユーザーの要求機能に応じて決める。すなわち、ユーザーの要求機能に沿ったレジストマスクが形成され、エッチング工程を経る。ホールＨ２は、酸化膜２４で側部が囲まれる配線溝２８が同時に形成される。配線溝２８の深さは酸化膜２４の厚さで決まる。エッチングストッパになっている窒化膜２３は、配線溝２８の底部を画一化する基礎となる。酸化膜、窒化膜のエッチングガスのステップ切替えを伴う連続エッチング工程で効率的なエッチングを達成する。窒化膜２１，２３は同じエッチング工程に晒されるので、窒化膜２１に比べて窒化膜２３の膜厚を大きくする。これにより、配線加工精度向上に寄与し、量産ばらつきにも有利な配線形態が得られる。

なお、基本素子群ＳＣはＭＯＳＦＥＴ群として示したが、その他、抵抗素子、容量素子等の他の素子も含まれることがあり、これらに応じた配線接続領域が形成されてもよい。また、層間絶縁層ＩＬを窒化膜／酸化膜／窒化膜／酸化膜の順次積層としたが、これに限定されることはない。シリコン酸化膜に代わるＬｏｗ−ｋ（低誘電率）材料や、シリコン窒化膜に代わるエッチングストッパを用いるようにしてもよい。

以上、本発明に係る半導体装置及びその製造方法によれば、第１絶縁膜／第２絶縁膜／第３絶縁膜／第４絶縁膜の積層を有する層間絶縁層が設けられている。さらに、この層間絶縁層において、第１絶縁膜上方で配線接続領域に対応したホールを備える。これが標準的な構造として準備される。第１絶縁膜上方のホールは、後に選択的に第１絶縁膜を貫通して配線接続領域とつながる。配線接続領域とつながるホールは、第４の絶縁膜で側部が囲まれる配線経路の一部になる。すなわち、第４絶縁膜で第１層配線の厚みが決まる。第３絶縁膜は第１層配線の底部を画一化するエッチングストッパとして寄与する。ホールの形成は、エッチングガスのステップ切替えを伴う連続エッチング工程で達成される。この結果、ＴＡＴ短縮化に効果を発揮すると共に量産ばらつきを考慮した加工精度において有利な構造を有する半導体装置及びその製造方法を提供することができる。

第１実施形態に係る半導体装置の要部を示す断面図。第２実施形態に係る半導体装置の要部を示す断面図。第３実施形態に係る半導体装置の製造方法の要部工程を示す第１断面図。図３に続く第２断面図。図４に続く第３断面図。図５に続く第４断面図。図６に続く第５断面図。図７に対応した変形例を示す断面図。

符号の説明

１１…半導体基板、１２…Ｐ型領域、１３…ゲート絶縁膜、１４…ゲート電極、１５…サイドウォール絶縁膜、１６…低濃度エクステンション領域、１７…配線接続領域、２１，２３…窒化膜、２２，２４…酸化膜、２８…配線溝、２９…導電部材、２９１，２９１ａ，２９１ｂ…バリア膜、２９２，２９２ａ，２９２ｂ…主配線金属膜、ＩＬ…層間絶縁膜、Ｈ１，Ｈ２…ホール、ＲＭ１，ＲＭ２…レジストマスク、ＷＲ…配線、ＳＣ…基本素子群。

Claims

半導体基板上に形成された、複数の素子及びその配線接続領域と、
前記素子上を覆うと、
少なくとも前記配線接続領域各々に対応させて前記第１絶縁膜上方の前記第２絶縁膜、前記第３絶縁膜及び前記第４絶縁膜を貫通させたホールと、を含み、
前記ホールは、選択的に前記第４の絶縁膜で側部が囲まれかつ前記第１絶縁膜を貫通して前記配線接続領域とつながる配線経路の一部になる半導体装置。
前記第２絶縁膜上面は平坦化面であり、前記第２絶縁膜と前記第４絶縁膜が前記層間絶縁層としての実質的な厚みを有する請求項１記載の半導体装置。
前記第１絶縁膜と前記第３絶縁膜は同じ膜質であり、前記第１絶縁膜に比べて前記第３絶縁膜の膜厚が大きい請求項１または２記載の半導体装置。
半導体基板の第１導電型領域上に形成された、配線接続領域を伴う第２導電型の基本素子群と、
前記基本素子群上に被覆された第１絶縁膜と、
前記第１絶縁膜上に形成され平坦化された第２絶縁膜と、
前記第２絶縁膜上に形成された第３絶縁膜と、
前記第４絶縁膜上に形成された第４絶縁膜と、
少なくとも前記配線接続領域のうち第１選択領域に対応させて前記第１絶縁膜上方の前記第２絶縁膜、前記第３絶縁膜及び前記第４絶縁膜を貫通させた第１ホールと、
少なくとも前記配線接続領域のうち第２選択領域に対応させて前記第１絶縁膜乃至前記第４絶縁膜を貫通させた第２ホールと、
前記第１ホール及び前記第２ホールに埋め込まれた導電部材と、
前記第２ホールの導電部材とつながる、前記第４の絶縁膜で側部が囲まれた配線層と、を含む半導体装置。
前記第１絶縁膜と前記第３絶縁膜はエッチングストッパ膜であり、前記第２絶縁膜と前記第４絶縁膜が層間絶縁層としての実質的な厚みを有する請求項４記載の半導体装置。
前記第１絶縁膜と前記第３絶縁膜は同じ膜質であり、前記第１絶縁膜に比べて前記第３絶縁膜の膜厚が大きい請求項４または５記載の半導体装置。
前記導電部材は、少なくとも前記第２ホールに関し、前記第１絶縁膜及び前記第２絶縁膜に囲まれる部分と前記第４絶縁膜に囲まれる部分とでは異なった物質を配している請求項４〜６いずれか一つに記載の半導体装置。
前記導電部材は、Ｗ，Ａｌ，Ｃｕのうちいずれかを含む金属膜と、少なくとも前記第２絶縁膜、前記第４絶縁膜及び前記配線接続領域に対する前記金属膜とのバリア膜と、を含む請求項４〜７いずれか一つに記載の半導体装置。
予め半導体基板上に規則的に並べた配線接続領域を伴う基本素子群が敷設され、ユーザーの要求機能を多層配線によって実現する半導体装置の製造方法において、
前記基本素子群上に第１絶縁膜を被覆する工程、前記第１絶縁膜上に前記基本素子群の段差をなくするように平坦化した第２絶縁膜を形成する工程、前記第２絶縁膜上に第３絶縁膜を形成する工程、及び前記第３絶縁膜上に第４絶縁膜を形成する工程を有する層間絶縁層を形成する工程と、
少なくとも前記配線接続領域各々に対応させて前記第１絶縁膜上方の前記第２絶縁膜、前記第３絶縁膜及び前記第４絶縁膜を貫通させた第１ホールを形成する第１エッチング工程と、
前記第１ホールのうち、ユーザーの要求機能に応じて選択的に前記第１の絶縁膜を貫通させる第２ホールの形成と同時に前記第４絶縁膜で側部が囲まれる配線溝を形成する第２エッチング工程と、
前記第１ホール、前記第２ホール及び前記配線溝に埋め込まれる導電部材を形成する工程と、
を含む半導体装置の製造方法。
前記層間絶縁層に関し、前記第２絶縁膜と前記第４絶縁膜は前記層間絶縁層としての実質的な厚みが確保できるよう形成し、前記第１絶縁膜と前記第３絶縁膜は同じ膜質で別々の工程におけるエッチングストッパとして前記第１絶縁膜に比べて前記第３絶縁膜の膜厚を大きくする請求項９記載の半導体装置の製造方法。
前記層間絶縁層に関し、前記第２絶縁膜と前記第４絶縁膜は共に第１のエッチングレートを有し、前記第１絶縁膜と前記第３絶縁膜は共に第２のエッチングレートを有しており、前記第１エッチング工程または前記第２エッチング工程は、エッチングガスのステップ切替えを伴う連続エッチング工程で達成される請求項９または１０記載の半導体装置の製造方法。