JP3821624B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 61
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 239000010410 layer Substances 0.000 claims description 137
- 239000010408 film Substances 0.000 claims description 99
- 238000000034 method Methods 0.000 claims description 57
- 239000011229 interlayer Substances 0.000 claims description 49
- 238000005530 etching Methods 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 12
- 238000005498 polishing Methods 0.000 claims description 9
- 238000005229 chemical vapour deposition Methods 0.000 claims description 7
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 claims description 6
- 230000009977 dual effect Effects 0.000 claims description 5
- 229910052718 tin Inorganic materials 0.000 claims description 5
- 229910045601 alloy Inorganic materials 0.000 claims description 4
- 239000000956 alloy Substances 0.000 claims description 4
- 229910052715 tantalum Inorganic materials 0.000 claims description 4
- 239000010409 thin film Substances 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 229910052726 zirconium Inorganic materials 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 3
- 238000007747 plating Methods 0.000 claims description 3
- 229910052804 chromium Inorganic materials 0.000 claims description 2
- 229910052802 copper Inorganic materials 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 229910052763 palladium Inorganic materials 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 238000001312 dry etching Methods 0.000 claims 1
- 239000012535 impurity Substances 0.000 description 19
- 229910004298 SiO 2 Inorganic materials 0.000 description 15
- 229910052751 metal Inorganic materials 0.000 description 14
- 239000002184 metal Substances 0.000 description 14
- 238000009792 diffusion process Methods 0.000 description 10
- 238000000206 photolithography Methods 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 239000004744 fabric Substances 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000002955 isolation Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関する。更に詳しくは、本発明は、半導体装置が製品化されるまでの期間(以下、TATと称する)の短縮が要求されるゲートアレイデバイスやASIC等の半導体装置の製造方法に関する。
【0002】
【従来の技術】
ゲートアレイデバイスやASICは、半導体基板上に複数のトランジスタを形成したマスターチップを作成しておき、必要なトランジスタを配線接続することでユーザーの所望する仕様となる半導体装置である。
【0003】
このような半導体装置に対して、近年TATを短縮する要求が高くなっている。その一方で、ユーザーの仕様が高機能になるに従って、半導体装置もサブミクロンプロセスを使用した微細化が進み、更に3〜6層の配線層を備えるといった多層配線化が進んでおり、これらはTATを長くする要因となっている。
【0004】
微細化及び多層配線化に対応し、高い接続信頼性を維持しながら、TATを短縮する方法が提案されている。例えば、特開平6−236875号公報には、次の方法が記載されている。
【0005】
まず、図6(a)に示すように、予め複数のコンタクトホールを開口し、これらのコンタクトホールの大部分を導電層222で埋め込んだ後、残りのコンタクトホールを絶縁膜223で埋め込む。次に、図6(b)に示すように、ユーザーの仕様決定後に、導電層222が埋め込まれたコンタクトホールの内、必要な箇所のみの絶縁膜223をフォトリソグラフィー工程及びエッチング工程により除去して、配線層217を形成する方法である。なお、図中、201は素子分離領域、202はゲート絶縁膜、203はゲート電極、204及び205は低濃度不純物領域、207及び208は高濃度不純物領域、211は層間絶縁膜を意味する。
【0006】
この方法では、コンタクトホール内に導電層を埋め込んでおくことにより、微細化(即ち、コンタクトホールのアスペクト比が大きくなること)に伴って発生しやすくなるコンタクト抵抗の増加や接続の信頼性の低下を防止している。
【0007】
【発明が解決しようとする課題】
しかしながら、上記方法では、ユーザーの仕様決定後に、必要な個所のコンタクトホール上の絶縁膜の除去と、メタル配線の形成をそれぞれ行うことが必要となる。そのため、フォトリソグラフィー工程及びエッチング工程を2回ずつ行う必要が生じる。従って、TATが長くなるという問題がある。
【0008】
更に、メタル配線形成後、その上に配線層を多層形成する場合、メタル配線による段差が存在するため、メタル配線とその上の配線層間の上面が平坦な層間絶縁膜の形成する工程が複雑になるという問題もある。なお、メタル配線により形成される段差は、そこに流れる電流密度に依存するが、通常0.5μm程度の高さとなり、多層配線化の妨げとなっている。
【0009】
従って、今後、半導体装置の微細化及び多層配線化が進むにつれ、
(a)コンタクトホール内に導電層を埋め込むことにより、高い接続信頼性を保持する。
(b)メタル配線による段差をできるだけ小さくすることで平坦性を向上させ、その上に形成される配線層の形成を容易にする。
(c)TATを短縮する。
という要求はますます強くなると考えられる。
【0010】
【課題を解決するための手段】
上記課題を鑑み、本発明の発明者は、TATを長くすることなく、コンタクトホール内に導電層を埋め込み、配線層による段差も小さくすることができる半導体装置の製造方法を見出し本発明に至った。
【0011】
かくして、本発明によれば、ゲートアレイデバイス又はASICからなる半導体装置の製造方法であって、半導体基板上に形成された複数の半導体素子を覆う層間絶縁膜の途中までかつ前記半導体素子の所定領域上に開口部を形成する工程と、
ユーザ仕様に応じて、接続が必要な開口部に開口を有し、接続が不要な開口部を覆うマスクを用いて、前記接続が不要な開口部にはコンタクトホールを形成せず、かつ前記接続が必要な開口部下部に残存する前記層間絶縁膜を除去することでコンタクトホールを形成すると共に前記接続が必要な開口部上部を包含する埋め込み配線層形成用開口部を形成するデュアルダマシン工程と、
前記接続が不要な開口部、前記コンタクトホール及び前記埋め込み配線層形成用開口部を少なくとも埋め込むように導電層を前記層間絶縁膜上に形成する工程と、
前記層間絶縁膜上の導電層を除去することで、前記接続が必要な開口部に対応する前記コンタクトホール及び前記埋め込み配線層形成用開口部に前記半導体素子と接続するコンタクトプラグと埋め込み配線層を、前記接続が不要な開口部に前記半導体素子と接続しない導電層を形成する工程とを含むことを特徴とする半導体装置の製造方法が提供される。
更に、本発明によれば、ゲートアレイデバイス又はASICからなる半導体装置の製造方法であって、半導体基板上に形成された複数の半導体素子を覆う層間絶縁膜の途中までかつ前記半導体素子の所定領域上に開口部を形成する工程と、
ユーザ仕様に応じて、接続が必要な開口部に開口を有し、接続が不要な開口部を覆うマスクを用いて、前記接続が不要な開口部にはコンタクトホールを形成せず、かつ前記接続が必要な開口部下部に残存する前記層間絶縁膜を除去することでコンタクトホールを形成すると共に前記接続が必要な開口部上部を包含する埋め込み配線層形成用開口部を形成するデュアルダマシン工程と、
前記層間絶縁膜上、前記接続が不要な開口部の壁面、前記コンタクトホールの壁面及び前記埋め込み配線層形成用開口部の壁面に第1導電層を形成する工程と、
前記層間絶縁膜上、前記接続が不要な開口部の壁面、前記コンタクトホールの壁面及び前記埋め込み配線層形成用開口部の壁面の前記第1導電層を覆うように第2導電層を形成する工程と、
前記層間絶縁膜上、前記配線層形成用開口部及び前記接続が不要な開口部の上部の第2導電層を除去することで、前記接続が必要な開口部に対応する前記コンタクトホールに前記半導体素子と接続するコンタクトプラグを、前記接続が不要な開口部に前記半導体素子と接続しない導電層を形成する工程と、
前記埋め込み配線層形成用開口部及び前記接続が不要な開口部の上部を少なくとも埋め込むように第3導電層を前記層間絶縁膜上に形成する工程と、
前記層間絶縁膜上の前記第3導電層を除去することで、前記接続が必要な開口部に対応する前記埋め込み配線層形成用開口部に埋め込み配線層を形成する工程とを含むことを特徴とする半導体装置の製造方法が提供される。
【0012】
【発明の実施の形態】
以下、実施の形態により本発明を更に具体的に説明するが、本発明はこれらに限定されるものではない。
【0013】
実施の形態1
図1(a)〜(c)、図2(d)〜(f)及び図3(g)〜(i)に基づいて本発明を説明する。これら図は、同一基板上に4個の半導体素子としてのトランジスターが形成された例を示しており、左側の2個のトランジスターがN型MOSトランジスター(以下、NMOSと称する)を、右側の2個がP型MOSトランジスター(以下、PMOSと称する)をそれぞれ意味している。なお、この実施の形態では、半導体素子がトランジスタである例を示しているが、トランジスタに限定されず、抵抗素子や容量素子等も半導体素子に含まれる。
【0014】
まず、図1(a)に示すように、半導体基板の表面層に形成された厚さ約0.2〜0.6μm(例えば、約0.4μm)のSiO2膜1からなる素子分離領域間の半導体基板上に厚さ約0.005〜0.02μm(例えば、約0.01μm)のゲート絶縁膜2を形成する。ゲート絶縁膜としては、シリコン酸化膜、シリコン窒化膜又はそれらの積層体が挙げられる。ゲート絶縁膜2上にゲート電極形成用の導体膜を厚さ約0.1〜0.3μm(例えば、約0.2μm)堆積させた後、導体膜をフォトリソグラフィー工程及びエッチング工程に付すことでゲート電極3を形成する。ゲート電極形成用の導体膜としては、高濃度に不純物を拡散したポリシリコン膜やポリサイド膜等が挙げられる。
【0015】
次に、図1(b)に示すように、フォトリソグラフィー工程により所定領域をフォトマスクで覆った後、ゲート電極3とフォトマスクを介して、半導体基板に不純物をイオン注入することにより、N-型不純物拡散層4とP-型不純物拡散層5を形成する。更に、公知の方法でSiO2膜やSi3N4膜からなるサイドウォールスペーサー6をゲート電極3の側壁に形成する。次いで、フォトリソグラフィー工程により所定領域をフォトマスクで覆った後、ゲート電極3、サイドウォールスペーサー6とフォトマスクを介して、半導体基板に不純物をイオン注入することにより、N+型不純物拡散層7とP+型不純物拡散層8を形成する。この後、注入された不純物を活性化するために、約700〜850℃、約30〜60分間(例えば、約800℃、60分間)アニール処理を行うことが好ましい。これら工程によりトランジスタを形成することができる。
【0016】
次に、トランジスタを覆うように層間絶縁膜が形成される。層間絶縁膜の上面は平坦化されていることが好ましい。層間絶縁膜としては、例えば、ボロンやリン等の不純物を含むか含まないSiO2膜をCVD法により堆積した後、約850〜900℃でリフローすることにより平坦化した膜や、不純物を含むか含まないSiO2膜をCVD法により堆積した後、化学機械研磨(CMP)法で平坦化した膜等が挙げられる。CMP法の条件例としては、下記条件が挙げられる。但し、下記条件は単なる例示であって、層間絶縁膜、研磨布及び研磨剤の種類に応じて適宜変更される条件である。
研磨布圧力 :1psi
研磨布回転数 :28rpm
ウェハー圧力 :7psi
ウェハー回転数:32rpm
研磨剤 :シリカ系
なお、以下で説明するように、層間絶縁膜は途中まで開口部を形成するが、この形成を容易にするために、層間絶縁膜中に該膜と異なる材料からなる膜を挟むことが好ましい。そのような膜として、Si3N4膜やSiON膜等が挙げられる。
【0017】
具体的には、図1(c)に示すように、層間絶縁膜として、全面に厚さ約0.1〜0.2μmからなるSiO2膜9、厚さ約0.01〜0.02μmからなるSi3N4膜やSiON膜10、厚さ約0.9〜1.1μmからなるSiO211をこの順でCVD法により形成する。
【0018】
次に、半導体基板上に形成された複数の半導体素子を覆う層間絶縁膜の途中まで開口部を形成する。この開口部は、半導体素子の電気的な導通が必要な所定領域上に形成される。具体的には、図2(d)に示すように、フォトリソグラフィー工程及びエッチング工程により、N+型不純物拡散層7とP+型不純物拡散層8上のSiO2膜11に開口部を形成する。なお、開口部の底部には、SiO2膜9及びSi3N4膜やSiON膜10が存在し、半導体基板は露出していない。即ち、Si3N4膜やSiON膜10はエッチングストッパーとしての役割を果たしている。
【0019】
ここで開口部は以下の工程でコンタクトホールを構成するものであるが、この開口部のレイアウトは、ユーザー個々の仕様を満足するようなものである必要はなく、不特定多数のユーザーの仕様を満足しうるように、将来接続する可能性のあるコンタクトホールを包含するようにレイアウトすることができる。なお、図2(d)中、24はフォトマスクを意味している。
【0020】
次に、図2(e)に示すように、フォトマスク24を除去することにより、底部で半導体基板が露出していない、コンタクトホール形成用の開口部を備えたマスターチップを形成することができる。このマスターチップは、以降の工程を経ることで、個々のユーザーに対応した仕様に形成することができる。
【0021】
次に、所定の開口部下部に残存する層間絶縁膜を除去することでコンタクトホールを形成すると共に開口部の表面層に埋め込み配線層形成用開口部を形成する。この工程はデュアルダマシン工程と通常称される。
【0022】
具体的には、まず、図2(f)に示すように、ユーザーの仕様が決定した後、その仕様にあわせた配線パターンを反映するフォトマスク24を形成する。このフォトマスク24は、ユーザー仕様に基づき接続が必要な開口部12と14に開口を有し、接続が不要な開口部13と15を覆っている。
【0023】
この後、図3(g)に示すように、フォトマスク24を用いて、開口部下部に残存するSiO2膜9及びSi3N4膜やSiON膜10を除去することで、コンタクトホールを形成することができる。更に、コンタクトホールの形成と同時に、SiO2膜11の表面層に埋め込み配線層形成用開口部を所定深さ(埋め込み配線層が形成しうる深さ)で形成することができる。所定深さとは、所望する配線層の電流密度により異なるが、通常約0.4〜0.8μmである。
【0024】
コンタクトホール及び配線層形成用開口部は、例えば、反応性イオンエッチングのような異方性のエッチング法により形成することが好ましい。具体的には、反応性イオンエッチングは、CF4、CHF3、Ar等のエッチングガスを使用し、圧力を例えば、約250Torr、PFパワーを例えば、約40Wの条件下で行うことができる。
【0025】
次に、コンタクトホール及び埋め込み配線層形成用開口部を少なくとも埋め込むように導電層を層間絶縁膜上に形成する。この導電層は、一層であってもよいが、複数層からなっていてもよい。
【0026】
具体的には、図3(h)に示すように、スパッター法により第1導電層16を約10〜50nmの厚さで形成した後、CVD法又はメッキ法により第2導電層17を約0.8〜1μmの厚さで形成することができる。ここで、第1導電層としては、Co、Ti、Ta、W又はPdからなる薄膜とMo、Ta、Ti、W又はZrの窒化物又は窒素酸化物からなる薄膜の2層を使用することが好ましい。一方、第2導電層としては、Cu又はその合金からなる層を使用することが好ましい。Cu合金としては、CuとZr、Cr、Sn又はBeとの合金が挙げられる。Cu合金中の他の金属の濃度は、約0.2〜0.6重量%であることが好ましい。
【0027】
次に、層間絶縁膜上の導電層を除去することで、コンタクトプラグと埋め込み配線層を形成する。具体的には、図3(i)に示すように、例えば、CMP法で、SiO2膜11上に存在する第1導電層16と第2導電層17を、SiO2膜11の上面が露出するまで研磨することにより、コンタクトプラグと埋め込み配線層を形成することができる。
【0028】
CMP法の条件例としては、下記条件が挙げられる。但し、下記条件は単なる例示であって、層間絶縁膜、研磨布及び研磨剤の種類に応じて適宜変更される条件である。
研磨布圧力 :1〜1.5psi
研磨布回転数 :30〜35rpm
ウェハー圧力 :1〜1.5psi
ウェハー回転数:30〜35rpm
研磨剤 :NH4OHベースシリカ系
上記工程によりユーザー仕様に基づいた半導体装置を製造することができる。本実施の形態では、メタル配線(コンタクトプラグと埋め込み配線層を含む概念)18と20はユーザー仕様に基づきトランジスタに接続された有効な配線であり、メタル配線19及び21は接続されていない無効な配線である。得られた半導体装置は、コンタクトホール内には導電層が埋め込まれているので、高い接続信頼性を有している。また、配線層は層間絶縁膜に埋め込まれて形成されているので、層間絶縁膜の上面で、実質的な段差は形成されない。そのため、更にこの半導体装置上への配線層の形成が容易となる。
【0029】
実施の形態2
図4(a)と(b)及び図5(c)と(d)に基づいて本発明を説明する。
【0030】
実施の形態1の図3(g)まで同様の工程を繰り返す。
【0031】
次に、図3(h)と同様に、スパッター法により第1導電層101を約10〜50nmの厚さで形成した後、CVD法又はメッキ法により第2導電層102を約0.5〜0.6μmの厚さで形成する(図4(a)参照)。ここで、第2導電層としては、Wを使用することが好ましい。
【0032】
次に、図4(b)に示すように、例えば、反応性イオンエッチングのような異方性のエッチング法により第2導電層102をエッチバックする。具体的には、反応性イオンエッチングは、エッチングガスとしてSF6(流量110sccm)、Ar(流量90sccm)及びHe(流量10sccm)を使用し、圧力を例えば、約265mTorr、PFパワーを例えば、約300Wの条件下で行うことができる。このエッチバックにより、配線層形成用開口部の底部に存在する第1導電層101が露出すると共にコンタクトプラグが形成される。
【0033】
更に、SiO2膜11の上面が露出するまで第1導電層101を、例えば、反応性イオンエッチングのような異方性のエッチング法によりエッチバックする。
【0034】
エッチバックの条件例としては、CF4、BCl3、Cl2、Ar等のエッチングガスを使用し、圧力を例えば約2Pa、RFパワーを例えば約40Wで行うことができる。但し、前記条件は単なる例示であって、層間絶縁膜、第1導電層及びエッチングガスの種類に応じて適宜変更される条件である。
【0035】
上記エッチバックでは、第1導電膜の厚さの1.5倍程度の厚さを除去することが好ましい。
【0036】
次に、図5(c)に示すように、CVD法やスパッタ法により第3導電層103を形成する。第3導電層としては、Alからなる層又は上からAl/TiN/Tiからなる積層体が挙げられる。第3導電層の厚さは、Alからなる層の場合は約0.6〜1.5μm(例えば、約1μm)、Al/TiN/Tiからなる積層体の場合は約0.6〜1.5μm/約5〜25nm/約5〜25nm(例えば、約1μm/約15nm/約15nm)である。
【0037】
次に、SiO2膜11の上面が露出するまで第3導電層103を、例えば、反応性イオンエッチングのような異方性のエッチング法によりエッチバックすることで埋め込み配線層を形成する(図5(d)参照)。
【0038】
エッチバックの条件例としては、下記条件が挙げられる。但し、下記条件は単なる例示であって、層間絶縁膜、第3導電層及びエッチングガスの種類に応じて適宜変更される条件である。
ArとCH4の混合ガス:200sccm
BCl3 :40sccm
Cl2 :160sccm
RFパワー :40〜60W
圧力 :1〜2Pa
上記工程によりユーザー仕様に基づいた半導体装置を製造することができる。本実施の形態では、メタル配線104と106はユーザー仕様に基づきトランジスタに接続された有効な配線であり、メタル配線105及び107は接続されていない無効な配線である。
【0039】
【発明の効果】
本発明の製造方法では、配線層がユーザーの仕様決定後に各1回のフォトリソグラフィー工程及びエッチング工程で形成できるので、TATを短縮することができる。また、コンタクトホール内に導電層が埋め込まれているため、高い接続信頼性を確保することができる。更に、配線層が層間絶縁膜に埋め込まれて形成されるので、配線層による段差が実質的に形成されていないことから、この配線層上に段差による影響のない多層配線層を形成することが容易となる。
【図面の簡単な説明】
【図1】本発明の半導体装置の製造方法の概略工程断面図である。
【図2】本発明の半導体装置の製造方法の概略工程断面図である。
【図3】本発明の半導体装置の製造方法の概略工程断面図である。
【図4】本発明の半導体装置の製造方法の概略工程断面図である。
【図5】本発明の半導体装置の製造方法の概略工程断面図である。
【図6】従来の半導体装置の製造方法の概略工程断面図である。
【符号の説明】
1、9、11 SiO2膜
2、202 ゲート絶縁膜
3、203 ゲート電極
4 N-型不純物拡散層
5 P-型不純物拡散層
6 サイドウォールスペーサー
7 N+型不純物拡散層
8 P+型不純物拡散層
10 Si3N4膜やSiON膜
12、13、14、15 開口部
16、101 第1導電層
17、102 第2導電層
24 フォトマスク
18、19、20、21、104、105、106、107 メタル配線
103 第3導電層
201 素子分離領域
204、205 低濃度不純物領域
207、208 高濃度不純物領域
211 層間絶縁膜
217 配線層
222 導電層
223 絶縁層
Claims (10)
- ゲートアレイデバイス又はASICからなる半導体装置の製造方法であって、半導体基板上に形成された複数の半導体素子を覆う層間絶縁膜の途中までかつ前記半導体素子の所定領域上に開口部を形成する工程と、
ユーザ仕様に応じて、接続が必要な開口部に開口を有し、接続が不要な開口部を覆うマスクを用いて、前記接続が不要な開口部にはコンタクトホールを形成せず、かつ前記接続が必要な開口部下部に残存する前記層間絶縁膜を除去することでコンタクトホールを形成すると共に前記接続が必要な開口部上部を包含する埋め込み配線層形成用開口部を形成するデュアルダマシン工程と、
前記接続が不要な開口部、前記コンタクトホール及び前記埋め込み配線層形成用開口部を少なくとも埋め込むように導電層を前記層間絶縁膜上に形成する工程と、
前記層間絶縁膜上の導電層を除去することで、前記接続が必要な開口部に対応する前記コンタクトホール及び前記埋め込み配線層形成用開口部に前記半導体素子と接続するコンタクトプラグと埋め込み配線層を、前記接続が不要な開口部に前記半導体素子と接続しない導電層を形成する工程とを含むことを特徴とする半導体装置の製造方法。 - 前記導電層が、前記層間絶縁膜上、前記コンタクトホールの壁面及び前記埋め込み配線層形成用開口部壁面に形成された第1導電層と、その上に形成された第2導電層の積層体からなり、前記第1導電層が、Co、Ti、Ta、W又はPdからなる薄膜とMo、Ta、Ti、W又はZrの窒化物又は窒素酸化物からなる薄膜の2層からなる請求項1に記載の製造方法。
- 前記導電層が、前記層間絶縁膜上、前記コンタクトホールの壁面及び前記埋め込み配線層形成用開口部壁面に形成された第1導電層と、その上に形成された第2導電層の積層体からなり、前記第2導電層が、CVD法又はメッキ法により形成されるCu又はその合金からなる層である請求項1に記載の製造方法。
- 前記第2導電層が、CuとZr、Cr、Sn又はBeとの合金からなる層である請求項3に記載の製造方法。
- 前記層間絶縁膜上の導電層が、化学機械研磨法により除去される請求項1に記載の製造方法。
- 前記層間絶縁膜上の導電層の除去後の前記層間絶縁膜と前記埋め込み配線層とからなる平面が、実質的に平坦である請求項1に記載の製造方法。
- ゲートアレイデバイス又はASICからなる半導体装置の製造方法であって、半導体基板上に形成された複数の半導体素子を覆う層間絶縁膜の途中までかつ前記半導体素子の所定領域上に開口部を形成する工程と、
ユーザ仕様に応じて、接続が必要な開口部に開口を有し、接続が不要な開口部を覆うマスクを用いて、前記接続が不要な開口部にはコンタクトホールを形成せず、かつ前記接続が必要な開口部下部に残存する前記層間絶縁膜を除去することでコンタクトホールを形成すると共に前記接続が必要な開口部上部を包含する埋め込み配線層形成用開口部を形成するデュアルダマシン工程と、
前記層間絶縁膜上、前記接続が不要な開口部の壁面、前記コンタクトホールの壁面及び前記埋め込み配線層形成用開口部の壁面に第1導電層を形成する工程と、
前記層間絶縁膜上、前記接続が不要な開口部の壁面、前記コンタクトホールの壁面及び前記埋め込み配線層形成用開口部の壁面の前記第1導電層を覆うように第2導電層を形成する工程と、
前記層間絶縁膜上、前記配線層形成用開口部及び前記接続が不要な開口部の上部の第2導電層を除去することで、前記接続が必要な開口部に対応する前記コンタクトホールに前記半導体素子と接続するコンタクトプラグを、前記接続が不要な開口部に前記半導体素子と接続しない導電層を形成する工程と、
前記埋め込み配線層形成用開口部及び前記接続が不要な開口部の上部を少なくとも埋め込むように第3導電層を前記層間絶縁膜上に形成する工程と、
前記層間絶縁膜上の前記第3導電層を除去することで、前記接続が必要な開口部に対応 する前記埋め込み配線層形成用開口部に埋め込み配線層を形成する工程とを含むことを特徴とする半導体装置の製造方法。 - 前記第2導電層がWからなる層であり、その除去がドライエッチングによるエッチバックにより行われる請求項7に記載の製造方法。
- 前記第3導電層が、Alからなる層又はAl/TiN/Tiからなる積層体である請求項7に記載の製造方法。
- 前記層間絶縁膜が、前記層間絶縁膜の途中までかつ前記半導体素子の所定領域上に開口部を形成する際に、エッチングストッパーとしての役割を果たす膜を備える請求項1に記載の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35934499A JP3821624B2 (ja) | 1999-12-17 | 1999-12-17 | 半導体装置の製造方法 |
TW089114452A TW499720B (en) | 1999-12-17 | 2000-07-19 | Process of manufacturing semiconductor device |
US09/621,673 US6352920B1 (en) | 1999-12-17 | 2000-07-24 | Process of manufacturing semiconductor device |
KR10-2000-0043735A KR100385112B1 (ko) | 1999-12-17 | 2000-07-28 | 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35934499A JP3821624B2 (ja) | 1999-12-17 | 1999-12-17 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001176877A JP2001176877A (ja) | 2001-06-29 |
JP3821624B2 true JP3821624B2 (ja) | 2006-09-13 |
Family
ID=18464038
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP35934499A Expired - Fee Related JP3821624B2 (ja) | 1999-12-17 | 1999-12-17 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6352920B1 (ja) |
JP (1) | JP3821624B2 (ja) |
KR (1) | KR100385112B1 (ja) |
TW (1) | TW499720B (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6979646B2 (en) * | 2000-12-29 | 2005-12-27 | Intel Corporation | Hardening of copper to improve copper CMP performance |
KR100441682B1 (ko) * | 2001-06-14 | 2004-07-27 | 삼성전자주식회사 | 엘디디형 소오스/드레인 영역을 갖는 반도체 장치 및 그제조 방법 |
US7341947B2 (en) * | 2002-03-29 | 2008-03-11 | Micron Technology, Inc. | Methods of forming metal-containing films over surfaces of semiconductor substrates |
US6653236B2 (en) * | 2002-03-29 | 2003-11-25 | Micron Technology, Inc. | Methods of forming metal-containing films over surfaces of semiconductor substrates; and semiconductor constructions |
JP2004022551A (ja) | 2002-06-12 | 2004-01-22 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
JP4287383B2 (ja) * | 2003-05-09 | 2009-07-01 | 富士通株式会社 | レジストの加工方法及び半導体装置の製造方法 |
KR100621630B1 (ko) * | 2004-08-25 | 2006-09-19 | 삼성전자주식회사 | 이종 금속을 이용하는 다마신 공정 |
US7285496B2 (en) * | 2005-04-28 | 2007-10-23 | Intel Corporation | Hardening of copper to improve copper CMP performance |
US8258057B2 (en) | 2006-03-30 | 2012-09-04 | Intel Corporation | Copper-filled trench contact for transistor performance improvement |
US7550377B2 (en) * | 2006-06-22 | 2009-06-23 | United Microelectronics Corp. | Method for fabricating single-damascene structure, dual damascene structure, and opening thereof |
US8860147B2 (en) * | 2007-11-26 | 2014-10-14 | Texas Instruments Incorporated | Semiconductor interconnect |
KR100928507B1 (ko) * | 2007-12-03 | 2009-11-26 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
KR102145825B1 (ko) | 2014-07-28 | 2020-08-19 | 삼성전자 주식회사 | 반도체 소자 및 그 제조 방법 |
US10032674B2 (en) * | 2015-12-07 | 2018-07-24 | International Business Machines Corporation | Middle of the line subtractive self-aligned contacts |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06236875A (ja) | 1993-02-10 | 1994-08-23 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
US5635423A (en) * | 1994-10-11 | 1997-06-03 | Advanced Micro Devices, Inc. | Simplified dual damascene process for multi-level metallization and interconnection structure |
US6143646A (en) * | 1997-06-03 | 2000-11-07 | Motorola Inc. | Dual in-laid integrated circuit structure with selectively positioned low-K dielectric isolation and method of formation |
US6001730A (en) * | 1997-10-20 | 1999-12-14 | Motorola, Inc. | Chemical mechanical polishing (CMP) slurry for polishing copper interconnects which use tantalum-based barrier layers |
US6181012B1 (en) * | 1998-04-27 | 2001-01-30 | International Business Machines Corporation | Copper interconnection structure incorporating a metal seed layer |
-
1999
- 1999-12-17 JP JP35934499A patent/JP3821624B2/ja not_active Expired - Fee Related
-
2000
- 2000-07-19 TW TW089114452A patent/TW499720B/zh not_active IP Right Cessation
- 2000-07-24 US US09/621,673 patent/US6352920B1/en not_active Expired - Lifetime
- 2000-07-28 KR KR10-2000-0043735A patent/KR100385112B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
US6352920B1 (en) | 2002-03-05 |
KR20010067036A (ko) | 2001-07-12 |
KR100385112B1 (ko) | 2003-05-22 |
JP2001176877A (ja) | 2001-06-29 |
TW499720B (en) | 2002-08-21 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040420 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060518 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060620 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100630 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100630 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110630 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120630 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120630 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130630 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |