KR102145825B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자 및 그 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은 기판 상에 제1 및 제2 소스드레인 영역을 포함하는 트랜지스터 및 상기 트랜지스터의 제1 소스드레인 영역과 연결되는 비트 라인을 형성하고, 상기 트랜지스터 및 상기 비트 라인을 덮는 층간 절연막을 형성하고, 상기 층간 절연막을 관통하여 상기 트랜지스터의 상기 제2 소스드레인 영역을 노출시키는 제1 및 제2 컨택홀을 상기 비트 라인의 양 측면에 각각 형성하고, 상기 제1 및 제2 컨택홀을 메우고, 상기 층간 절연막 상에 형성되는 희생막을 형성하고, 상기 희생막의 적어도 일부를 제거하여 상기 제1 컨택홀을 메우는 희생막과 상기 제2 컨택홀을 메우는 희생막을 서로 분리하는 제1 트렌치를 형성하고, 상기 제1 트렌치를 메우는 스페이서를 형성하고, 상기 희생막을 제거하여 상기 제1 컨택홀 상에서 상기 제1 컨택홀의 일부 및 상기 제1 컨택홀의 측면의 상기 층간 절연막의 일부와 오버랩되는 제2 트렌치를 형성하고, 상기 희생막을 제거하여 상기 제2 컨택홀 상에서 상기 제2 컨택홀의 일부 및 상기 제2 컨택홀의 측면의 상기 층간 절연막의 일부와 오버랩되는 제3 트렌치를 형성하고, 상기 제1 및 제2 컨택홀을 메우는 컨택 플러그를 형성하고, 상기 제2 및 제3 트렌치를 메우는 메탈패턴을 형성하는 것을 포함한다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자가 고 집적화됨에 따라 반도체 소자의 공간이 점차 줄어들고 있다. 따라서, 반도체 소자 내에서 레이어(layer) 간의 오버랩이 되는 공간이 부족하게 되어 이러한 공간을 확보하는 즉, 오버랩 마진(overlap margin)을 확보하는 디자인이 중요한 문제로 대두되고 있다.
오버랩 마진을 확보하는 디자인을 완성하는 공정에 있어서, 공정의 효율성과 공정의 난이도 및 정밀도 등의 다른 제한 요소들을 만족시키는 디자인 및 공정이 필요하다.
여러 가지 방법 중에서, 오버랩 마진을 확보하기 위해 컨택의 형상을 변형하는 방법도 적용할 수 있다. 그러나 이러한 형상을 변형하는 방법은 공정 상의 곤란성이 높고, 효율성이 떨어질 수 있어 적절한 수준의 공정을 찾는 방안이 핵심이 되고 있다.
본 발명이 해결하려는 과제는, 오버랩 마진을 확보하기 위해 비대칭 컨택을 포함하는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 오버랩 마진을 확보하기 위해 비대칭 컨택을 포함하는 반도체 소자를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 기판 상에 제1 및 제2 소스드레인 영역을 포함하는 트랜지스터 및 상기 트랜지스터의 제1 소스드레인 영역과 연결되는 비트 라인을 형성하고, 상기 트랜지스터 및 상기 비트 라인을 덮는 층간 절연막을 형성하고, 상기 층간 절연막을 관통하여 상기 트랜지스터의 상기 제2 소스드레인 영역을 노출시키는 제1 및 제2 컨택홀을 상기 비트 라인의 양 측면에 각각 형성하고, 상기 제1 및 제2 컨택홀을 메우고, 상기 층간 절연막 상에 형성되는 희생막을 형성하고, 상기 희생막의 적어도 일부를 제거하여 상기 제1 컨택홀을 메우는 희생막과 상기 제2 컨택홀을 메우는 희생막을 서로 분리하는 제1 트렌치를 형성하고, 상기 제1 트렌치를 메우는 스페이서를 형성하고, 상기 희생막을 제거하여 상기 제1 컨택홀 상에서 상기 제1 컨택홀의 일부 및 상기 제1 컨택홀의 측면의 상기 층간 절연막의 일부와 오버랩되는 제2 트렌치를 형성하고, 상기 희생막을 제거하여 상기 제2 컨택홀 상에서 상기 제2 컨택홀의 일부 및 상기 제2 컨택홀의 측면의 상기 층간 절연막의 일부와 오버랩되는 제3 트렌치를 형성하고, 상기 제1 및 제2 컨택홀을 메우는 컨택 플러그를 형성하고, 상기 제2 및 제3 트렌치를 메우는 메탈패턴을 형성하는 것을 포함한다.
상기 컨택 플러그와 상기 메탈패턴은 동시에 형성될 수 있다.
상기 희생막은 상기 스페이서보다 식각 선택비가 높은 물질을 포함하고, 상기 희생막을 제거하는 것은 상기 식각 선택비를 이용하는 습식 식각(wet etching)을 포함할 수 있다.
상기 희생막은 옥사이드(oxide) 계열의 물질을 포함하고, 상기 스페이서는 나이트라이드(nitride) 계열의 물질을 포함할 수 있다.
상기 제2 트렌치의 수평 단면은 상기 제1 트렌치의 수평 단면보다 넓을 수 있다.
상기 컨택 플러그를 형성하는 것은 CVD(chemical vapor deposition), PVD(physical vapor deposition) 또는 무전해 도금(electoless plating)을 이용하는 것을 포함할 수 있다.
상기 제1 트렌치는 상기 제1 컨택홀의 일부와 오버랩되게 형성될 수 있다.
상기 제1 트렌치는 상기 제1 트렌치의 중심이 상기 제1 컨택홀의 중심에서 제1 방향으로 시프트되게 형성되고, 상기 제2 트렌치는 상기 제2 트렌치의 중심이 상기 제1 컨택홀의 중심에서 제1 방향의 반대 방향으로 시프트되게 형성될 수 있다.
상기 컨택 플러그는 상기 제1 및 제2 컨택홀을 완전히(entirely) 메울 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 층간 절연막을 관통하고, 바닥면에 도전체를 노출시키는 컨택홀을 형성하고, 상기 컨택홀을 메우는 희생막을 형성하고, 상기 희생막의 적어도 일부를 제거하여 상기 컨택홀의 일부와 오버랩되는 제1 트렌치를 형성하고, 상기 제1 트렌치를 메우는 스페이서를 형성하고, 상기 희생막을 제거하여 제2 트렌치를 형성하고, 상기 컨택홀 및 상기 제2 트렌치를 메우는 메탈 전극을 무전해 도금(electoless plating)을 이용하여 형성하는 것을 포함한다.
상기 메탈 전극은 W, Co, Ni, Cu, Ru, Pd, Ag, Pt, Au, In, Sn, CoW, CoWP 및 NiB 중 적어도 하나를 포함할 수 있다.
상기 층간 절연막은 SiO2, 도핑된 SiO2, SiN 및 SiCN 중 적어도 하나를 포함할 수 있다.
여기서, 상기 컨택홀을 형성한 후에 상기 컨택홀 및 상기 층간 절연막 상에 배리어 메탈을 형성하는 것을 더 포함할 수 있다.
여기서, 상기 배리어 메탈을 도핑하여 전도성을 조절하는 것을 더 포함할 수 있다.
상기 도전체는 도핑된 실리콘, 폴리 실리콘, W, TiN, Ti, Ru, RuO, Co, CoSix 및 TiSix 중 적어도 하나를 포함할 수 있다.
상기 메탈 전극을 형성하는 것은, 상기 컨택홀 및 상기 스페이서의 표면에 라이너(liner)를 형성하고, 상기 라이너를 따라 메탈 전극을 증착시키는 것을 포함할 수 있다.
상기 라이너는 TiN, Ti, W, Co, Ru, RuO 및 RuTiN 중 적어도 하나를 포함할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는 트랜지스터, 상기 트랜지스터 상에 형성되는 층간 절연막, 상기 층간 절연막을 관통하여 상기 트랜지스터와 연결되는 컨택 플러그, 상기 컨택 플러그를 감싸는 배리어 메탈, 상기 컨택 플러그 상에 형성되고 상기 컨택 플러그와 일부가 오버랩되는 메탈 패턴 및 상기 컨택 플러그 상에 형성되고, 상기 메탈 패턴의 측면에 위치하는 스페이서를 포함하되, 상기 배리어 메탈의 상면은 상기 메탈 패턴과 접하는 제1 상면과, 상기 스페이서와 접하는 제2 상면을 포함하고, 상기 제1 및 제2 상면은 동일한 평면에 위치한다.
상기 컨택 플러그와 상기 메탈 패턴은 동일한 물질로 형성될 수 있다.
여기서, 상기 컨택 플러그 및 상기 메탈 패턴의 측면에 형성되는 라이너를 더 포함할 수 있다.
여기서, 상기 메탈 패턴 상에 상기 메탈 패턴과 전기적으로 연결되는 스토리지 노드를 더 포함할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위한 부분 사시도이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위해 도 1의 A 방향에서 본 레이아웃도이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위해 도 2의 B-B'로 자른 단면도이다.
도 4는 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위해 도 3의 C부분을 확대한 단면도이다.
도 5 내지 도 9는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 10은 본 발명의 제2 실시예에 따른 반도체 칩을 설명하기 위한 단면도이다.
도 11은 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 12는 본 발명의 실시예들에 따른 반도체 소자 제조 방법에 따라 제조된 반도체 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도이다.
도 13은 본 발명의 실시예들에 따른 반도체 소자 제조 방법에 따라 제조된 반도체 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도이다.
도 14 및 도 15는 본 발명의 실시예들에 따른 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 4를 참조하여, 본 발명의 제1 실시예에 따른 반도체 소자를 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위한 부분 사시도이고, 도 2는 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위해 도 1의 A 방향에서 본 레이아웃도이다. 도 3은 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위해 도 2의 B-B'로 자른 단면도이고, 도 4는 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위해 도 3의 C부분을 확대한 단면도이다.
도 1 내지 4를 참고하면, 본 발명의 제1 실시예에 따른 반도체 소자(1)는 기판(1000), 제1 층간 절연막(100), 컨택 플러그(210a, 210b), 랜딩 패드(220a, 220b), 스페이서(300), 제2 층간 절연막(400), 스토리지 컨택(500), 스토리지 노드(600) 및 비트 라인(1800) 등을 포함한다.
기판(1000)은 소자 분리 영역(1050)과 활성 영역(1010)으로 나눠질 수 있다. 활성 영역(1010)은 기판(1000) 내에 소자 분리 영역(1050)을 형성함으로써 정의된다. 구체적으로 도 1 및 도 3을 참고하여 설명하면, 활성 영역(1010)은 제1 방향(DR1)으로 연장되어 형성되고, 게이트 전극(즉, 워드 라인)(1300)은 제1 방향(DR1)과 예각을 이루는 X방향으로 연장되어 형성되고, 비트 라인(1800)은 제1 방향(DR1)과 예각을 이루는 Y방향으로 연장되어 형성된다. 활성 영역(1010)의 양단에는 실린더 형태의 스토리지 노드(600)가 형성될 수 있다.
여기서, "특정 방향과 다른 특정 방향이 소정 각도를 이룬다"고 할 경우의 각도는, 2개의 방향들이 교차됨으로써 생기는 2개의 각도들 중 작은 각도를 의미한다. 예를 들어, 2개의 방향들이 교차됨으로써 생길 수 있는 각이 120°와, 60°일 경우, 60°를 의미한다. 따라서, 도 1에 도시된 바와 같이, 제1 방향(DR1)과 X방향이 이루는 각은 θ1이고, 제1 방향(DR1)과 Y방향이 이루는 각은 θ2가 된다.
이와 같이, θ1 및/또는 θ2가 예각을 이루도록 하는 이유는, 활성 영역(1010)과 비트 라인(1800)을 연결하는 비트 라인 컨택(1700)과, 활성 영역(1010)과 기억 소자를 연결하는 컨택 플러그(210) 사이의 간격을 최대로 확보하기 위함이다. θ1, θ2는 예를 들어, 각각 45°, 45°이거나, 30°, 60°이거나, 60°, 30°일 수 있으나, 이에 한정되는 것은 아니다.
구체적으로, 기판(1000)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등의 강성 기판이거나 폴리이미드(polyimide), 폴리에스테르(polyester), 폴리카보네이트(polycarbonate), 폴리에테르술폰(polyethersulfone), 폴리메틸 메타크릴레이트(polymethylmethacrylate), 폴리에틸렌나프탈레이드(polyethylene naphthalate), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 등의 가요성 플라스틱 기판일 수 있다.
소자 분리 영역(1050)은 기판(1000) 내에 형성되어, 활성 영역(1010)을 정의한다. 소자 분리 영역(1050)은 소자 분리 특성이 우수하고 점유 면적이 작아 고집적화에 유리한 셸로우 트렌치 소자 분리(Shallow Trench Isolation; STI) 구조로 형성될 수 있으나, 이에 제한되는 것은 아니다. 소자 분리 영역(1050)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
매립형 트렌치(1100)는 활성 영역(1010)의 기판(100) 내에 형성된다. 매립형 트렌치(1100)의 형상은 여러 가지일 수 있다. 예를 들어, 매립형 트렌치(1100)는 도시된 것처럼, 바닥면과 측벽의 연결 부분이 둥근 형상일 수 있다. 또는, 매립형 트렌치(1100)는 측벽이 일정한 각도를 가지고 기울어진 형상일 수도 있다.
게이트 절연막(1200)은 각각 매립형 트렌치(1100)를 따라 형성된다. 게이트 절연막(1200)은 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함하거나, 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함하여 사용할 수 있으나, 이에 제한되지 않는다.
게이트 전극(1300)은 게이트 절연막(1200)이 형성된 매립형 트렌치(1100)의 적어도 일부를 매립하여 형성될 수 있다. 즉, 게이트 전극(1300)은 리세스된 형태일 수 있다. 게이트 전극(1300)의 상면은 각각 기판(100)의 상면(표면)보다 낮을 수 있다. 게이트 전극(1300) 은 도전성 물질, 예를 들어, 금속, 폴리실리콘 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.
캡핑 패턴(1400)은 게이트 전극(1300)이 형성된 매립형 트렌치(1100)의 나머지를 매립하여 형성될 수 있다. 캡핑 패턴(1400)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
제1 소오스/드레인 영역(40)은 게이트 전극(1300) 사이에 형성된다. 제2 소오스/드레인 영역(50)은 게이트 전극(1300) 및 소자 분리 영역(1050)의 사이에 형성된다. 다시 말하면, 활성 영역(1010) 내에 2 개의 트랜지스터가 형성될 수 있다. 이 때, 제1 소오스/드레인 영역(40)은 인접하는 두 개의 트랜지스터에 의해서 공유되고, 제2 소오스/드레인 영역(50)은 인접하는 두 개의 트랜지스터에 의해서 공유되지 않는다.
상술한 도 3에 도시된 것과 같이 매립형 트렌치(1100)에 게이트가 형성될 수도 있지만, 게이트가 기판(1000)의 상면에 형성될 수도 있다. 즉, 기판(1000)에 매립형 트렌치(1100)를 형성하지 않고 기판(1000) 상에 게이트 구조물을 형성하여 트랜지스터를 형성할 수도 있다. 상기 게이트 구조물은 게이트 전극(1300) 즉, 워드 라인(1300)과 게이트 절연막, 게이트 스페이서 등을 포함할 수도 있다. 이러한 게이트 구조물도 양 측면에 제1 소오스/드레인 영역(40) 및 제2 소오스/드레인 영역(50)이 형성될 수 있고, 트랜지스터로 작동할 수 있다.
제1 층간 절연막(100)은 기판(1000) 상에 형성될 수 있다. 제1 층간 절연막(100)은 BSG(borosilicate Glass), PSG(phosphoSilicate Glass), BPSG(boroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthylOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 이용하여 형성될 수 있다.
제1 층간 절연막(100)은 SiO2, 도핑된 SiO2, SiN 및 SiCN 중 적어도 하나를 포함할 수 있다. 제1 층간 절연막(100)은 단일층 또는 다층일 수 있다. 제1 층간 절연막(100)이 다층인 경우에, 제1 층간 절연막(100)은 제1 하부 층간 절연막(100a)과 제1 상부 층간 절연막(100b)을 포함할 수 있다.
비트 라인 컨택(1700)은 제1 하부 층간 절연막(100a)을 관통하여 형성될 수 있다. 비트 라인 컨택(1700)은 도전 물질을 포함할 수 있고, 예를 들어, 폴리실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
비트 라인 컨택(1700) 상에, 비트 라인 컨택(1700)과 전기적으로 연결되는 비트 라인(1800)이 형성될 수 있다. 비트 라인(1800)은 도전 물질을 포함할 수 있고, 예를 들어, 폴리실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 하부 층간 절연막(100a) 및 비트 라인(1800) 상에 제1 상부 층간 절연막(100b)이 형성될 수 있다. 제1 상부 층간 절연막(100b)은 제1 하부 층간 절연막(100a)과 실질적으로 동일한 물질을 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
컨택홀(110)은 제1 층간 절연막(100)을 관통하여 형성될 수 있다. 컨택홀(110)은 제2 소오스/드레인 영역(50) 상에 수직하게 형성될 수 있다. 컨택홀(110)의 측벽은 제1 층간 절연막(100)이고, 바닥면은 제2 소오스/드레인 영역(50)일 수 있다.
배리어 메탈(230)은 컨택홀(110)의 측벽에 형성될 수 있다. 도 4에서는 배리어 메탈(230)이 컨택홀(110)의 측벽에만 형성되었지만 이에 제한되는 것은 아니다. 다른 실시예에서는 배리어 메탈(230)은 컨택홀(110)의 바닥면에도 형성될 수 있다.
배리어 메탈(230)은 TiN, WN 및 TaN 중 적어도 하나를 포함할 수 있다. 단, 이에 제한되는 것은 아니다. 배리어 메탈(230)은 도핑에 의해 전도성이 조절될 수 있다.
구체적으로, 컨택홀(110)의 바닥면과 접하는 배리어 메탈(230)은 도핑에 의해 전도성이 높아질 수 있다. 이에 따라, 컨택 플러그(210a, 210b)와 소오스/드레인 영역간의 접촉 저항이 낮아질 수 있다.
컨택홀(110)의 측면과 접하는 배리어 메탈(230)은 도핑에 의해 전도성이 낮아질 수 있다. 이에 따라, 컨택 플러그(210a, 210b)와 제1 층간 절연막(100)과의 절연성이 더욱 강화될 수 있다.
배리어 메탈(230)은 대칭적인 형상으로 형성될 수 있다. 구체적으로 배리어 메탈(230)은 제1 컨택홀(110a) 및 제2 컨택홀(110b) 내에서 내벽에 형성되고, 평탄화 공정을 통해서 동일한 평면의 상면을 가질 수 있다. 배리어 메탈(230)은 추후에
컨택 플러그(210a, 210b)는 제1 층간 절연막(100)을 관통하여 형성될 수 있다. 컨택 플러그(210a, 210b)는 제2 소오스/드레인 영역(50) 상에 수직하게 형성될 수 있다. 컨택 플러그(210a, 210b)는 도전체를 포함할 수 있고, 제2 소오스/드레인 영역(50)과 전기적으로 연결될 수 있다. 컨택 플러그(210a, 210b)는 상부에 랜딩 패드(220a, 220b)와 연결될 수 있다. 컨택 플러그(210a, 210b)는 W, Co, Ni, Cu, Ru, Pd, Ag, Pt, Au, In, Sn, CoW, CoWP 및 NiB 중 적어도 하나를 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
랜딩 패드(220a, 220b)는 컨택 플러그(210a, 210b)의 상부에 형성될 수 있다. 랜딩 패드(220a, 220b)는 컨택 플러그(210a, 210b)의 상부에서 컨택 플러그(210a, 210b)와 전기적으로 연결될 수 있다. 랜딩 패드(220a, 220b)는 컨택 플러그(210a, 210b)와 정렬되지 않고 비대칭한 형상일 수 있다. 랜딩 패드(220a, 220b)는 컨택 플러그(210a, 210b)와 일체형일 수 있다. 따라서, 랜딩 패드(220a, 220b)는 컨택 플러그(210a, 210b)와 같이 W, Co, Ni, Cu, Ru, Pd, Ag, Pt, Au, In, Sn, CoW, CoWP 및 NiB 중 적어도 하나를 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
컨택 플러그(210a, 210b)는 복수일 수 있다. 랜딩 패드(220a, 220b)도 복수일 수 있다. 각각의 컨택 플러그(210a, 210b)는 각각의 랜딩 패드(220a, 220b)와 1대1로 연결될 수 있다. 복수의 컨택 플러그(210a, 210b)는 서로 분리될 수 있고, 복수의 랜딩 패드(220a, 220b)도 서로 분리될 수 있다.
스페이서(300)는 제1 층간 절연막(100)과 컨택 플러그(210a, 210b) 상에 형성될 수 있다. 스페이서(300)는 랜딩 패드(220a, 220b)의 측면에 형성될 수 있다. 스페이서(300)는 복수의 랜딩 패드(220a, 220b)를 서로 분리할 수 있다. 스페이서(300)는 절연체로 형성될 수 있다. 스페이서(300)는 예를 들어, 옥사이드(oxide) 계열의 물질 또는 나이트라이드(nitride) 계열의 물질일 수 있으나 이에 제한되는 것은 아니다.
스페이서(300)는 컨택홀(110)의 일부와 컨택홀(110)의 측면의 제1 층간 절연막(100)의 일부에 오버랩될 수 있다. 도시된 것과 같이 스페이서(300)는 비대칭 형상으로 컨택홀(110)과 제1 층간 절연막(100)에 걸쳐있는 형상일 수 있다. 단, 이에 제한되는 것은 아니고, 스페이서(300)는 제1 층간 절연막(100)의 일부에만 오버랩될 수도 있다. 즉, 스페이서(300)는 랜딩 패드(220a, 220b)가 컨택 플러그(210a, 210b)보다 높은 오버랩 마진을 가지기 위한 형상이면 충분하다. 스페이서(300)의 형상은 특별히 제한되는 것은 아니지만, 비대칭적으로 형성될 수 있다.
스페이서(300)의 위치에 따라 랜딩 패드(220a, 220b)는 컨택 플러그(210a, 210b)와 어긋난 형상일 수 있다. 구체적으로, 랜딩 패드(220a, 220b)의 중심은 컨택 플러그(210a, 210b)의 중심과 어긋나게 형성되고 랜딩 패드(220a, 220b)가 컨택 플러그(210a, 210b)를 기준으로 스페이서(300)의 위치와 반대 방향으로 밀려서 형성된 모습일 수 있다. 따라서, 컨택 플러그(210a, 210b)의 상면은 스페이서(300) 및 랜딩 패드(220a, 220b)와 모두 오버랩될 수 있다.
제2 층간 절연막(400)은 랜딩 패드(220a, 220b) 및 스페이서(300) 상에 형성될 수 있다. 제2 층간 절연막(400)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 제2 층간 절연막(400)은 단일층 또는 다층일 수 있다.
스토리지 컨택(500)은 제2 층간 절연막(400)을 관통하여 형성될 수 있다. 스토리지 컨택(500)은 스토리지 노드(600)와 랜딩 패드(220a, 220b)를 전기적으로 연결할 수 있다. 스토리지 노드(600)는 스토리지 컨택(500), 랜딩 패드(220a, 220b), 컨택 플러그(210a, 210b) 및 제2 소오스/드레인 영역(50)과 전기적으로 연결될 수 있다. 스토리지 노드(600)는 전기적인 신호를 저장하는 역할을 할 수 있다.
상기의 구성 요소 중에서, 랜딩 패드(220a, 220b) 또는 스토리지 컨택(500)은 실시예에 따라 생략되거나 다른 구성요소의 일부가 될 수도 있다. 즉, 컨택 플러그(210a, 210b)에서 스토리지 노드(600)로 연결된다면 본 발명의 일 실시예에 해당된다. 이 경우에는 스토리지 노드(600)가 랜딩 패드(220a, 220b)와 같이 비대칭 형상일 수 있다.
본 발명의 제1 실시예에 따른 반도체 소자는 상기와 같이 랜딩 패드(220a, 220b)가 컨택 플러그(210a, 210b)에 비해 시프팅(shifting)되어 형성될 수 있다. 즉, 랜딩 패드(220a, 220b)의 일부만이 컨택 플러그와 오버랩되는 형상일 수 있다. 이에 따라, 고도로 집적화된 반도체 소자에서 오버랩 마진을 확보할 수 있다.
구체적으로, 도 4를 참고하면, 컨택 플러그(210a, 210b)의 수평 단면의 폭(d1)은 랜딩 패드(220a, 220b)의 수평 단면의 폭(d2) 보다 작을 수 있다. 이로 인해 컨택 플러그(210a, 210b)와 전기적으로 연결되어야 하는 배선 들이 랜딩 패드(220a, 220b)에 더 용이하게 연결됨으로써, 집적도가 높은 반도체 소자의 오버랩 마진을 용이하게 확보할 수 있게 할 수 있다.
이하, 도 4 내지 도 9를 참조하여, 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명한다. 상술한 설명과 중복되는 설명은 간략히 하거나 생략한다.
도 5 내지 도 9는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 5를 참조하면, 트랜지스터를 형성하고, 트랜지스터의 상면을 덮는 제1 층간 절연막(100)을 형성한다. 제1 층간 절연막(100)을 관통하여 제1 소오스/드레인 영역(40)과 연결되는 비트 라인 컨택(1700) 및 비트 라인(1800)을 형성하고, 상기 비트 라인(1800)의 양 측면에서 제2 소오스/드레인 영역(50)을 노출시키는 컨택홀(110)을 형성한다.
컨택홀(110)의 내벽에 배리어 메탈(230)을 형성할 수 있다. 배리어 메탈(230)은 컨택홀(110)의 바닥변을 따라 컨포말하게 형성될 수 있다. 배리어 메탈(230)은 금속 질화물을 포함할 수 있다. 배리어 메탈(230)은 예를 들어, TiN, TaN, WN 중 어느 하나 또는 그 조합을 포함할 수 있으며, 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다.
도 5에서는 배리어 메탈(230)이 컨택홀(110)의 측벽에만 형성된 것으로 도시되었지만, 배리어 메탈(230)은 컨택홀(110)의 바닥면에도 형성될 수 있다. 바닥면과 측면 모두 배리어 메탈(230)이 형성된 경우에는 바닥면과 측면의 배리어 메탈(230)의 전도성을 조절할 수 있다. 즉, 도핑을 통하여 바닥면은 전도성이 높아지고, 측면은 전도성이 낮아지도록 전도성을 조절할 수 있다. 이는, 컨택 플러그(210a, 210b)의 바닥면의 접촉 저항을 낮추고, 측면의 접촉 저항을 높이기 위함이다.
배리어 메탈(230)은 컨택홀(110)의 내벽뿐만 아니라 제1 층간 절연막(100)의 상면에도 형성될 수 있으나, CMP 등의 평탄화 공정에 의해 제1 층간 절연막(100)의 상면에서는 제거될 수 있다. 이는 소자 분리를 위한 공정일 수 있다.
이어서, 도 6을 참조하면, 컨택홀(110)과 제1 층간 절연막(100)의 상면에 희생막(150)을 형성한다. 희생막(150)은 컨택홀(110)을 메울 수 있다. 희생막(150)은 컨택홀(110)을 완전히 메우고 제1 층간 절연막(100)의 상면에 일정한 두께로 형성될 수 있다. 희생막(150)은 후에 스페이서(300)가 형성되어야 되는 몰드로서 작용할 수 있다. 따라서, 희생막(150)이 제1 층간 절연막(100) 상에 형성되는 두께는 스페이서(300)의 두께를 고려하여 적절할게 결정될 수 있다.
희생막(150)은 제1 층간 절연막(100) 및 배리어 메탈(230)과 선택 식각비를 가지는 물질을 포함할 수 있다. 희생막(150)은 추후에 식각되어 제거되므로, 식각비가 좋은 물질일수록 유리할 수 있다.
이어서, 도 7을 참고하면, 희생막(150)의 일부를 식각하여 제1 트렌치(170a, 170b)를 형성한다. 컨택홀(110)은 복수개가 있으므로, 이러한 복수개의 컨택홀(110)이 서로 분리되도록 제1 트렌치(170a, 170b)를 형성한다.
구체적으로, 컨택홀(110)은 제1 컨택홀(110a) 및 제2 컨택홀(110b)을 포함하고, 제1 컨택홀(110a) 및 제2 컨택홀(110b) 사이의 소자분리가 필요하다. 따라서, 제1 컨택홀(110a)을 메우는 제1 희생막(150a)과 제2 컨택홀(110b)을 메우는 제2 희생막(150b)을 분리하도록 제1 트렌치(170a, 170b)를 형성할 수 있다. 상기 제1 트렌치(170a, 170b)를 형성하는 식각은 습식 식각(wet etching)일 수 있다.
도 7에는 예시적으로 2개의 컨택홀(110)을 도시하였지만, 컨택홀(110)은 2개 이상일 수 있으므로, 제1 트렌치(170a, 170b)도 복수일 수 있고, 각각의 컨택홀(110)이 분리되도록 형성될 수 있다.
제1 트렌치(170a, 170b)는 제1 트렌치(170a, 170b)의 중심이 제1 컨택홀의 중심에서 제1 방향으로 시프트되게 형성될 수 있다. 상기 제1 방향은 도 7에서는 예시적으로 오른쪽 방향으로 도시되었으나 이에 제한되는 것은 아니다. 이러한 제1 트렌치(170a, 170b)의 위치에 따라 제1 희생막(150a)의 형상은 컨택홀(110)을 메우는 수직한 하부와 이에 어긋나게 배열된 비대칭한 상부를 가질 수 있다. 제1 트렌치(170a, 170b)는 제1 층간 절연막(100)의 일부와 오버랩되고, 제1 컨택홀(110a)의 일부와 오버랩될 수 있다. 단, 이에 제한되는 것은 아니고, 제1 층간 절연막(100)의 일부와만 오버랩되고, 제1 컨택홀(110a)의 일부와 전혀 오버랩되지 않을 수도 있다.
이어서, 도 8을 참조하면, 제1 트렌치(170a, 170b)를 메우는 스페이서(300)를 형성한다. 스페이서(300)는 제1 트렌치(170a, 170b)를 완전히 메울 수 있다. 스페이서(300)는 따라서, 제1 트렌치(170a, 170b)의 형상과 동일한 형상일 수 있다. 스페이서(300)는 구체적으로, 제1 층간 절연막(100)의 일부와 오버랩되고, 제1 컨택홀(110a)의 일부와 오버랩될 수 있다. 단, 이에 제한되는 것은 아니다. 스페이서(300)는 제1 컨택홀(110a)과 오버랩되지 않고, 제1 층간 절연막(100)과는 오버랩될 수도 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 스페이서(300)를 메탈 전극 내지 컨택 플러그(210a, 210b) 및 랜딩 패드(220a, 220b)보다 먼저 형성한다. 따라서, 컨택 플러그(210a, 210b) 및 랜딩 패드(220a, 220b)를 형성하기 위한 메탈 전극을 먼저 컨택홀에 채우고, 소자 분리를 위하여 상기 메탈 전극을 식각하여 컨택 플러그(210a, 210b) 및 랜딩 패드(220a, 220b)를 형성하는 반도체 소자의 제조 방법에 비해 스페이서(300)의 형상을 쉽게 형성할 수 있다.
구체적으로, 메탈을 식각하는 경우에, 메탈과 층간 절연막의 선택 식각비가 상대적으로 크지 않으므로 제1 층간 절연막(100) 또는 배리어 메탈(230)의 일부가 메탈의 식각 공정 과정에서 식각될 수 있다. 그러나, 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법은 메탈을 먼저 증착하고 이를 식각하는 것이 아니라, 스페이서(300)를 먼저 형성하기 때문에 이러한 식각 선택비 측면에서 이점이 있을 수 있다. 즉, 제1 층간 절연막(100) 및 배리어 메탈(230)의 손상 없이 스페이서(300)를 형성할 수 있다.
또한, 메탈을 먼저 증착하는 경우에는 상기 손상을 방지하기 위해 캡핑막 등의 추가 공정을 이용하는 경우도 있으나, 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법은 이러한 추가 공정이 전혀 필요없고, 동일한 구조의 반도체 소자를 더욱 정밀하게 제조할 수 있다.
이어서, 도 9를 참조하면, 제1 희생막(150a) 및 제2 희생막(150b)을 제거한다. 제1 컨택홀(110a)을 메웠던 제1 희생막(150a)과 제2 컨택홀(110b)을 메웠던 제2 희생막(150b)이 제거될 수 있다. 또한, 측벽을 스페이서(300)로 가지는 제2 트렌치(180a)와 제3 트렌치(180b)가 형성될 수 있다.
제2 트렌치(180a)는 제1 컨택홀(110a)의 상에 형성되고, 스페이서(300)를 측벽으로 가질 수 있다. 제2 트렌치(180a)는 제2 트렌치(180a)의 중심이 제1 컨택홀(110a)의 중심에서 제1 방향(도 7에서 상술한 오른쪽 방향)의 반대 방향으로 시프트되게 형성될 수 있다. 도 9에서는 왼쪽 방향으로 도시되었으나 이에 제한되는 것은 아니다.
제3 트렌치(180b)는 제2 컨택홀(110b)의 상에 형성되고, 스페이서(300)를 측벽으로 가질 수 있다. 제3 트렌치(180b)는 제3 트렌치(180b)의 중심이 제2 컨택홀(110b)의 중심에서 제1 방향(도 7에서 상술한 오른쪽 방향)의 반대 방향으로 시프트되게 형성될 수 있다. 도 9에서는 왼쪽 방향으로 도시되었으나 이에 제한되는 것은 아니다.
제2 트렌치(180a)의 바닥면은 제1 컨택홀(110a)이 형성되어 있을 수 있다. 제2 트렌치(180a)는 제1 컨택홀(110a) 보다 넓은 수평 단면을 가질 수 있다. 따라서, 제1 컨택홀(110a)이 형성된 부분 외의 바닥면을 가질 수 있다.
제3 트렌치(180b)의 바닥면은 제2 컨택홀(110b)이 형성되어 있을 수 있다. 제3 트렌치(180b)는 제2 컨택홀(110b) 보다 넓은 수평 단면을 가질 수 있다. 따라서, 제2 컨택홀(110b)이 형성된 부분 외의 바닥면을 가질 수 있다.
상기 제1 희생막(150a) 및 제2 희생막(150b)을 제거하는 공정은 습식 식각(wet etching)일 수 있다. 이 때, 제1 희생막(150a) 및 제2 희생막(150b)과 제1 층간 절연막(100)의 식각 선택비를 이용하여 제1 희생막(150a) 및 제2 희생막(150b)을 완전히 제거할 수 있다.
이어서, 도 4를 참조하면, 제1 컨택홀(110a), 제2 컨택홀(110b), 제2 트렌치(180a) 및 제3 트렌치(180b)를 메탈 전극으로 매워 컨택 플러그(210a, 210b)와 랜딩 패드(220a, 220b)를 동시에 형성한다.
상기 제1 컨택홀(110a), 제2 컨택홀(110b), 제2 트렌치(180a) 및 제3 트렌치(180b)를 메우는 공정은 예를 들어, 화학 기상 증착(Chemical Vapor Deposition, CVD), PECVD(Plasma Enhanced Chemical Vapor Deposition), 물리기상증착(Physical Vapor Deposition, PVD) 및 원자층 증착(Atomic Layer Deposition, ALD)을 이용할 수 있다. 단, 이에 제한되는 것은 아니다.
상기 제1 컨택홀(110a), 제2 컨택홀(110b), 제2 트렌치(180a) 및 제3 트렌치(180b)를 메우는 공정은 예를 들어, 무전해도금(electroless plating)일 수 있다.
무전해 도금이란 석출되어야 할 금속이나 합금물을 화학적 촉매 처리 반응에 의해서 금속 코팅막으로 석출시키는 것이다. 그러므로 이 공정에서는 전해도금과 달리 전류의 사용이 불필요하다.
무전해도금은 전해도금(electroplating)과 달리, 채워지는 모든 부분에 시드층(seed layer)가 필요하지 않는다. 즉, 도금되는 부분의 전체가 도전체가 아니어도, 일부분의 도전체를 시드로하여 금속이 도금될 수 있다.
본 발명의 제1 실시예에 따른 반도체 소자의 컨택홀(110)의 바닥면은 도전체일 수 있다. 구체적으로, 상기 바닥면은 도핑된 실리콘, 폴리 실리콘, W, TiN, Ti, Ru, RuO, Co, CoSix 및 TiSix 중 적어도 하나를 포함하는 도전체일 수 있다.
본 발명의 제1 실시예에 따른 반도체 소자의 컨택홀(110)의 측면은 SiO2, 도핑된 SiO2, SiN 및 SiCN 중 적어도 하나를 포함할 수 있다. 구체적으로, 제1 층간 절연막(100)으로 절연체일 수 있다.
이러한 경우에, 컨택 플러그(210a, 210b) 및 랜딩 패드(220a, 220b)를 형성하는 메탈 전극의 성장은 바닥면에서 위 방향으로 방향성을 가질 수 있다. 이를 이용하여, 수직으로 연장되어 있지 않고, 비대칭 형상으로 형성된 컨택 플러그(210a, 210b) 및 랜딩 패드(220a, 220b) 구조를 완전하게 채울 수 있다. 즉, 무전해 도금은 내부에 갭(gap)이나 심(seam)이 존재하지 않게 메탈을 성장시킬 수 있다.
본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법은 상술한 바와 같이, 메탈 전극을 먼저 형성하고 이를 식각하는 방식이 아닌 희생막(150)을 이용하여 스페이서(300)를 먼저 형성한다. 이는 상대적으로 메탈의 식각 보다 쉬운 희생막의 식각을 통해 스페이서(300)를 먼저 형성하게 된다. 이를 통해, 본 발명의 제1 실시예에 따른 반도체 소자의 제조 방법은 오버랩 마진을 확보하기 위한 비대칭적인 형상의 랜딩 패드(220a, 220b)를 포함하는 반도체 소자의 신뢰성을 높일 수 있다. 즉, 메탈을 식각할때에 나타는 문제 예를 들어, 소자 분리의 불량이나, 컨택 플러그가 아예 끊어져 버리는 과다 식각의 문제들을 미리 방지할 수 있다. 또한, 상기 문제를 방지하기 위한 부가적인 공정을 제외할 수 있어 경제적인 제조 공정을 제공할 수 있다.
나아가, 바닥면을 시드로 하는 무전해 도금을 통하여 바닥부터 메탈 전극을 형성시켜 컨택 플러그(210a, 210b) 및 랜딩 패드(220a, 220b)를 형성할 수 있다. 따라서, 비대칭 적인 형상의 메탈 패턴을 에어갭없이 형성할 수도 있다.
상술한 설명에서 랜딩 패드(220a, 220b)가 컨택 플러그(210a, 210b)의 위에 형성된다고 하였지만, 본 발명의 다른 실시예에서는 랜딩 패드(220a, 220b)가 생략될 수 있다. 즉, 컨택 플러그(210a, 210b) 위의 비대칭적인 메탈 패턴은 랜딩 패드(220a, 220b)가 아니고, 바로 스토리지 노드(600)로 사용될 수도 있다. 랜딩 패드(220a, 220b)가 없는 반도체 소자의 경우에도 오버랩 마진을 확보해야하고, 스토리지 노드(600) 자체가 비대칭적인 형상인 경우에도 오버랩 마진을 확보할 수 있다.
이하, 도 10을 참고하여, 본 발명의 제2 실시예에 따른 반도체 소자를 설명한다. 상술한 실시예와 중복되는 설명은 간략히 하거나 생략한다.
도 10은 본 발명의 제2 실시예에 따른 반도체 칩을 설명하기 위한 단면도이다.
도 10을 참조하면, 본 발명의 제2 실시예에 따른 반도체 소자는 라이너(240)를 더 포함한다.
라이너(240)는 제1 컨택홀(110a), 제2 컨택홀(110b), 제2 트렌치(180a) 및 제3 트렌치(180b)의 내부에 형성될 수 있다. 라이너(240)는 제1 컨택홀(110a), 제2 컨택홀(110b), 제2 트렌치(180a) 및 제3 트렌치(180b)의 내부에 컨포말하게(conformally) 형성될 수 있다. 라이너(240)는 컨택 플러그(210a, 210b)와 랜딩 패드(220a, 220b)를 형성하기 위한 도금의 시드층의 역할을 할 수 있다.
도 10에서는 라이너(240)가 컨택 플러그(210a, 210b) 및 랜딩 패드(220a, 220b)와 구별되어 있지만, 라이너(240)는 컨택 플러그(210a, 210b) 및 랜딩 패드(220a, 220b)를 구성하는 도전체와 동일한 물질일 수도 있다. 단, 이에 제한되는 것은 아니다. 라이너(240)는 도전체일 수 있다. 라이너(240)는 예를 들어, TiN, Ti, W, Co, Ru, RuO 및 RuTiN 중 적어도 하나를 포함할 수 있다.
이하, 도 5 내지 도 11을 참고하여, 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명한다. 상술한 설명과 중복되는 부분은 생략하거나 간략히 한다.
도 11은 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 단계 도면이다.
본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법은 도 5 내지 도 9까지의 공정은 제1 실시예와 동일하다.
도 11을 참조하면, 제1 컨택홀(110a), 제2 컨택홀(110b), 제2 트렌치(180a) 및 제3 트렌치(180b)의 내부에 라이너(240)를 형성한다.
라이너(240)는 제1 컨택홀(110a) 및 제2 트렌치(180a)의 내부에서 내벽을 따라 연장될 수 있다. 또한, 라이너(240)는 제2 컨택홀(110b) 및 제3 트렌치(180b)의 내부에서 내벽을 따라 연장될 수 있다. 라이너(240)는 제1 컨택홀(110a), 제2 컨택홀(110b), 제2 트렌치(180a) 및 제3 트렌치(180b)의 내부에 컨포말하게(conformally) 형성될 수 있다. 라이너(240)는 컨택 플러그(210a, 210b)와 랜딩 패드(220a, 220b)를 형성하기 위한 도금의 시드층의 역할을 할 수 있다. 라이너(240)는 도전체일 수 있다. 라이너(240)는 예를 들어, TiN, Ti, W, Co, Ru, RuO 및 RuTiN 중 적어도 하나를 포함할 수 있다.
이어서, 도 10을 참조하면, 라이너(240)를 이용하여 제1 컨택홀(110a), 제2 컨택홀(110b), 제2 트렌치(180a) 및 제3 트렌치(180b)의 내부에 메탈전극을 성장시킬 수 있다. 제1 컨택홀(110a) 및 제2 컨택홀(110b)에서는 메탈 전극이 컨택 플러그(210a, 210b)가 될 수 있다. 제2 트렌치(180a) 및 제3 트렌치(180b)에서는 메탈 전극이 랜딩 패드(220a, 220b)가 될 수 있다.
제1 컨택홀(110a)과 제2 트렌치(180a)는 연결되어 있으므로, 제1 컨택홀(110a)과 제2 트렌치(180a) 내의 컨택 플러그(210a, 210b) 및 랜딩 패드(220a, 220b)는 한번에 형성될 수 있다. 마찬가지로, 제2 컨택홀(110b)과 제3 트렌치(180b)는 연결되어 있으므로, 제2 컨택홀(110b)과 제3 트렌치(180b) 내의 컨택 플러그(210a, 210b) 및 랜딩 패드(220a, 220b)는 한번에 형성될 수 있다.
라이너(240)를 사용하여 컨택 플러그(210a, 210b) 및 랜딩 패드(220a, 220b)를 형성하는 것은 도금 공정을 이용할 수 있다. 도금 공정은 무전해 도금과 전해 도금이 있다. 본 발명의 제2 실시예에 따른 반도체 소자의 제조 방법은 두가지 도금 방식 모두 이용할 수 있다.
전해 도금의 경우에는 전류를 이용하여 내부에 도금을 수행하므로, 라이너(240)가 필수적으로 메탈 전극이 형성되는 곳에 존재해야한다. 따라서, 라이너(240)는 필수적인 구성요소가 될 수 있다.
무전해 도금의 경우에는 전류가 필요없는 화학적인 도금 방식이므로, 반드시 라이너(240)가 메탈 전극이 형성되는 곳에 모두 존재할 필요는 없고, 일 부분의 도전체만으로도 형성이 가능하다.
다만, 라이너(240)가 존재하는 경우에는 상기 라이너를 통해 도금이 형성될 수 있어 공정 시간 및 효율을 증대시킬 수 있다.
전해 도금이나 무전해 도금의 공정과 관계없이 도금 공정 전에는 전세정(Pre-cleaning)공정을 수행할 수 있다. 전세정(Pre-cleaning)공정을 통하여 도금되는 제1 컨택홀(110a), 제2 컨택홀(110b), 제2 트렌치(180a) 및 제3 트렌치(180b) 내의 오염물질을 제거할 수 있다. 오염물질은 자연 산화막(Native Oxide)와 폴리머와 같은 물질을 포함할 수 있다. 이어서, 확산 방지막(Diffusion Barriers)를 형성할 수 있다. 이때, 방지막 재료로는 Ti, TiN, Ta 및 TaN 등이 사용될 수 있다. 이어서, 라이너(240)를 형성하고 도금 공정을 수행할 수 있다.
도 12은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 예시적 블록도이다.
도 12을 참조하면, 본 발명의 몇몇 실시예에 따른 전자 시스템(2600)은 컨트롤러(2610), 입출력 장치(2620, I/O), 기억 장치(2630), 인터페이스(2640) 및 버스(2650, bus)를 포함할 수 있다. 컨트롤러(2610), 입출력 장치(2620), 기억 장치(2630) 및/또는 인터페이스(2640)는 버스(2650)를 통하여 서로 결합 될 수 있다. 버스(2650)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(2610)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(2620)는 키 패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(2630)는 데이터 및/또는 명령어 등을 저장할 수 있다. 기억 장치(2630)는 본 발명의 몇몇 실시예에 따른 반도체 소자를 포함할 수 있다. 기억 장치(2630)는 디램(DRAM)을 포함할 수 있다. 인터페이스(2640)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(2640)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(2640)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
전자 시스템(2600)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 태블릿(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 소자 제조 방법에 따라 제조된 반도체 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도이다.
도 13을 참고하면, 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함하는 제1 메모리(2710)는 메모리 카드(2700)에 채용될 수 있다. 메모리 카드(2700)는 호스트(2730)와 제1 메모리(2710) 사이에서 데이터 교환을 컨트롤하는 메모리 컨트롤러(2720)를 포함할 수 있다.
제2 메모리(2721)는 중앙 처리 장치(2722)의 동작 메모리(Cache Memory)로 사용될 수 있다. 제2 메모리(2721)은 본 발명의 몇몇 실시예들에 따른 반도체 소자를 포함할 수 있다. 호스트 인터페이스(2723)은 호스트(2730)가 메모리 카드(2700)에 접속하여 데이터를 교환하기 위한 프로토콜을 포함할 수 있다. 에러 정정 코드(2724)는 제1 메모리(2710)로부터 리드된 데이터의 에러를 탐지하고 정정할 수 있다. 메모리 인터페이스(2725)는 제1 메모리(2710)와 인터페이싱할 수 있다. 중앙 처리 장치(2722)는 메모리 컨트롤러(2720)의 데이터 교환과 관련된 전체적인 컨트롤 동작을 수행할 수 있다.
도 14 및 도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 14은 태블릿 PC이고, 도 15는 노트북을 도시한 것이다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 층간 절연막
110: 컨택홀
210a, 210b: 컨택 플러그
220a, 220b: 랜딩 패드
300: 스페이서
400: 제2 층간 절연막
500: 스토리지 컨택
600: 스토리지 노드

Claims (10)

  1. 기판 상에 제1 및 제2 소스드레인 영역을 포함하는 트랜지스터 및 상기 트랜지스터의 제1 소스드레인 영역과 연결되는 비트 라인을 형성하고,
    상기 트랜지스터 및 상기 비트 라인을 덮는 층간 절연막을 형성하고,
    상기 층간 절연막을 관통하여 상기 트랜지스터의 상기 제2 소스드레인 영역을 노출시키는 제1 및 제2 컨택홀을 상기 비트 라인의 양 측면에 각각 형성하고,
    상기 제1 및 제2 컨택홀을 메우고, 상기 층간 절연막 상에 형성되는 희생막을 형성하고,
    상기 희생막의 적어도 일부를 제거하여 상기 제1 컨택홀을 메우는 희생막과 상기 제2 컨택홀을 메우는 희생막을 서로 분리하는 제1 트렌치를 형성하고,
    상기 제1 트렌치를 메우는 스페이서를 형성하고,
    상기 희생막을 제거하여 상기 제1 컨택홀 상에서 상기 제1 컨택홀의 일부 및 상기 제1 컨택홀의 측면의 상기 층간 절연막의 일부와 오버랩되는 제2 트렌치를 형성하고,
    상기 희생막을 제거하여 상기 제2 컨택홀 상에서 상기 제2 컨택홀의 일부 및 상기 제2 컨택홀의 측면의 상기 층간 절연막의 일부와 오버랩되는 제3 트렌치를 형성하고,
    상기 제1 및 제2 컨택홀을 메우는 컨택 플러그를 형성하고,
    상기 제2 및 제3 트렌치를 메우는 메탈패턴을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 컨택 플러그와 상기 메탈패턴은 동시에 형성되는 반도체 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 희생막은 상기 스페이서보다 식각 선택비가 높은 물질을 포함하고,
    상기 희생막을 제거하는 것은 상기 식각 선택비를 이용하는 습식 식각(wet etching)을 포함하는 반도체 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 컨택 플러그를 형성하는 것은 CVD(chemical vapor deposition), PVD(physical vapor deposition) 또는 무전해 도금(electoless plating)을 이용하는 것을 포함하는 반도체 소자의 제조 방법.
  5. 제 1항에 있어서,
    상기 제1 트렌치는 상기 제1 컨택홀의 일부와 오버랩되게 형성되는 반도체 소자의 제조 방법.
  6. 제 5항에 있어서,
    상기 제1 트렌치는 상기 제1 트렌치의 중심이 상기 제1 컨택홀의 중심에서 제1 방향으로 시프트되게 형성되고,
    상기 제2 트렌치는 상기 제2 트렌치의 중심이 상기 제1 컨택홀의 중심에서 제1 방향의 반대 방향으로 시프트되게 형성되는 반도체 소자의 제조 방법.
  7. 층간 절연막을 관통하고, 바닥면에 도전체를 노출시키는 컨택홀을 형성하고,
    상기 컨택홀을 메우는 희생막을 형성하고,
    상기 희생막의 적어도 일부를 제거하여 상기 컨택홀의 일부와 오버랩되는 제1 트렌치를 형성하고,
    상기 제1 트렌치를 메우는 스페이서를 형성하고,
    상기 희생막을 제거하여 제2 트렌치를 형성하고,
    상기 컨택홀 및 상기 제2 트렌치를 메우는 메탈 전극을 무전해 도금(electoless plating)을 이용하여 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  8. 제 7항에 있어서,
    상기 메탈 전극은 W, Co, Ni, Cu, Ru, Pd, Ag, Pt, Au, In, Sn, CoW, CoWP 및 NiB 중 적어도 하나를 포함하는 반도체 소자의 제조 방법.
  9. 제 7항에 있어서,
    상기 층간 절연막은 SiO2, 도핑된 SiO2, SiN 및 SiCN 중 적어도 하나를 포함하는 반도체 소자의 제조 방법.
  10. 제 7항에 있어서,
    상기 메탈 전극을 형성하는 것은,
    상기 컨택홀 및 상기 스페이서의 표면에 라이너(liner)를 형성하고,
    상기 라이너를 따라 메탈 전극을 증착시키는 것을 포함하는 반도체 소자의 제조 방법.
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