KR20140112705A - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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KR20140112705A KR1020130027105A KR20130027105A KR20140112705A KR 20140112705 A KR20140112705 A KR 20140112705A KR 1020130027105 A KR1020130027105 A KR 1020130027105A KR 20130027105 A KR20130027105 A KR 20130027105A KR 20140112705 A KR20140112705 A KR 20140112705A
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Abstract

반도체 장치의 제조 방법에 있어서, 기판 상부에 소자분리막을 형성하여, 교대로 반복하여 배치된 제1 액티브 영역들 및 제2 액티브 영역들을 정의한다. 상기 기판 상부에 제1 방향으로 연장되는 게이트 전극을 포함하는 복수의 게이트 구조물들을 형성한다. 상기 기판 상에 상기 제1 액티브 영역들에 인접하며, 상기 제1 방향과 직교하는 제2 방향으로 연장되는 복수의 제1 비트라인들을 형성한다. 상기 기판 상에 상기 제1 비트라인들을 덮는 제1 층간절연막을 형성한다. 상기 제1 층간절연막 상에 상기 제2 액티브 영역들에 인접하며, 상기 제2 방향으로 연장되는 복수의 제2 비트라인들을 형성한다.

Description

반도체 장치 및 이의 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 제조 기술들이 발달되고 메모리 장치에 대한 응용이 확대됨에 따라, 고용량을 갖는 메모리 장치들이 개발되어 왔다.
반도체 장치의 집적도가 증가함에 따라, 소자와 소자 또는 층과 층을 고전도성 박막으로 연결시키는 콘택홀의 크기는 감소하는 반면, 층간절연막의 두께는 증가하고 있다. 따라서, 콘택홀의 종횡비(즉, 홀의 직경에 대한 홀의 길이의 비)가 증가하여 사진식각(photolithography process) 공정에서 콘택홀의 정렬 마진이 감소함으로써, 기존의 콘택 형성방법으로는 미세 크기의 콘택홀을 형성하는 것이 어렵게 되었다.
특히, 비트라인들 사이의 공간이 감소됨에 따라, 콘택홀을 형성하기 위한 공간이 줄어들어, 상기 콘택홀의 형성이 어렵게 되었다.
본 발명의 일 목적은 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명의 다른 일 목적은 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에서, 기판 상부에 소자분리막을 형성하여, 교대로 반복하여 배치된 제1 액티브 영역들 및 제2 액티브 영역들을 정의한다. 상기 기판 상부에 제1 방향으로 연장되는 게이트 전극을 포함하는 복수의 게이트 구조물들을 형성한다. 상기 기판 상에 상기 제1 액티브 영역들에 인접하며, 상기 제1 방향과 직교하는 제2 방향으로 연장되는 복수의 제1 비트라인들을 형성한다. 상기 기판 상에 상기 제1 비트라인들을 덮는 제1 층간절연막을 형성한다. 상기 제1 층간절연막 상에 상기 제2 액티브 영역들에 인접하며, 상기 제2 방향으로 연장되는 복수의 제2 비트라인들을 형성한다.
예시적인 실시예들에 있어서, 상기 제1 층간절연막을 형성한 후에, 상기 제1 층간절연막을 관통하며 상기 제1 비트라인들 사이에 위치하는 하부 콘택을 형성할 수 있다. 상기 제2 비트라인들을 형성한 후에, 상기 제1 층간절연막 상에 상기 제2 비트라인들을 덮는 제2 층간절연막을 형성할 수 있다. 상기 제2 층간절연막을 형성한 후에, 상기 제2 층간절연막을 관통하며, 상기 제2 비트라인들 사이에 위치하는 상부 콘택을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 비트라인들을 형성한 후에, 상기 제1 비트라인들의 측면 상에 제1 비트라인 스페이서를 형성할 수 있다. 상기 제2 비트라인들을 형성한 후에, 상기 제2 비트라인들의 측면 상에 제2 비트라인 스페이서를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 콘택을 형성하는 단계는 상기 제1 층간절연막을 부분적으로 제거하여 제1 층간절연막을 관통하는 하부 콘택홀을 형성할 수 있다. 상기 하부 콘택홀을 상기 제1 비트라인 스페이서에 의해서 정렬될 수 있다.
예시적인 실시예들에 있어서, 상기 상부 콘택을 형성하는 단계는 상기 제3 층간절연막을 부분적으로 제거하여 제3 층간절연막을 관통하는 상부 콘택홀을 형성할 수 있다. 상기 상부 콘택홀을 상기 제2 비트라인 스페이서에 의해서 정렬될 수 있다.
본 발명의 다른 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치는 기판, 복수의 게이트 구조물들, 복수의 제1 비트라인들, 제1 층간절연막 및 복수의 제2 비트라인들을 포함할 수 있다. 상기 기판은 교대로 반복하여 배치된 제1 액티브 영역들 및 제2 액티브 영역들을 포함한다. 상기 복수의 게이트 구조물들은 상기 기판 상에서 제1 방향으로 연장되는 게이트 전극을 포함한다. 상기 복수의 제1 비트라인들은 상기 기판 상에 상기 제1 액티브 영역들에 인접하여 배치되며, 상기 제1 방향과 직교하는 제2 방향으로 연장된다. 상기 제1 층간절연막은 상기 기판 상에 상기 제1 비트라인들을 덮는다. 상기 복수의 제2 비트라인들은 상기 제1 층간절연막 상에 상기 제2 액티브 영역들에 인접하여 배치되며, 상기 제2 방향으로 연장된다.
예시적인 실시예들에 있어서, 상기 제1 비트라인들과 상기 제2 비트라인들은 상기 제1 방향 및 상기 제2 방향에 수직한 제3 방향에서 볼 때, 교대로 반복되어 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 제1 비트라인들의 측면 상에 배치되는 제1 비트라인 스페이서들 및 상기 제2 비트라인들의 측면 상에 배치되는 제2 비트라인 스페이서들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 제1 층간 절연막을 관통하며 상기 제1 비트라인 스페이서들 사이에 배치되는 하부 콘택 및 상기 제3 층간절연막을 관통하며 상기 제2 비트라인 스페이서들 사이에 배치되는 상부 콘택들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 상기 기판 상부에 매립될 수 있다.
본 발명의 실시예들에 따르면, 기판 상에 교대로 반복하여 배치된 제1 액티브 패턴 및 제2 액티브 패턴을 형성할 수 있다. 이후, 상기 제1 액티브 패턴에 인접하여 배치되며, 상기 제1 액티브 패턴과 전기적으로 연결되는 복수의 제1 비트라인들을 형성할 수 있다. 상기 제1 비트라인들은 서로 이격되어 배치되어 있으므로, 이들 사이에는 충분한 공간이 확보될 수 있다. 따라서, 이들 사이에 배치되는 하부 콘택홀 및 이를 매립하는 하부 콘택이 용이하게 형성될 수 있다. 이후, 상기 제2 액티브 패턴에 인접하여 배치되며, 상기 제2 액티브 패턴과 전기적으로 연결되는 복수의 제2 비트라인들을 형성할 수 있다. 상기 제2 비트라인들은 서로 이격되어 배치되어 있으므로, 이들 사이에 배치되는 상부 콘택홀 및 이를 매립하는 상부 콘택이 용이하게 형성될 수 있다. 즉, 상기 제1 비트라인 및 제2 비트라인이 서로 다른 층에서 교대로 반복되어 형성됨으로써, 상기 하부 및 상부 콘택들이 용이하게 형성될 수 있다. 이에 따라, 상기 반도체 장치의 신뢰성이 향상될 수 있다.
도 1 내지 도 9는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 10 은 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템을 설명하기 위한 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1 내지 도 9는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 도 1a, 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a 및 도 9a는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 셀 영역의 평면도들이다. 도 1b, 도 2b, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b 및 도 9b는 상기 평면도들의 I-I'라인을 따라 자른 단면도들이고, 도 1c, 도 2c, 도 3c, 도 4c 및 도 5c는 상기 평면도들의 II-II'라인을 따라 자른 단면도들이다. 설명의 편의를 위해서, 도 1b, 도 2b, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b 및 도 9b는 셀 영역의 단면도(III)와 주변 영역의 단면도(IV)를 함께 도시하였다.
도 1a, 도 1b 및 도 1c를 참조하면, 기판(100)의 상부에 소자 분리막(110)을 형성한 후, 기판(100) 및 소자분리막(110)을 부분적으로 제거하여, 제1 트렌치(116)를 형성할 수 있다.
기판(100)은 반도체 기판을 포함할 수 있다. 예를 들면, 기판(100)으로서 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, SOI(silicon-on-insulator) 기판, GOI(germanium-on-insulator) 기판 등을 사용할 수 있다. 기판(100)은 셀 영역과 주변 영역으로 구분될 수 있다.
소자 분리막(110)은 기판(100)의 상부를 부분적으로 식각하여 제2 트렌치(도시되지 않음)을 형성하고, 상기 제2 트렌치를 매립하는 절연막을 기판(100) 상에 형성한 후, 기판(100) 상면이 노출될 때까지 상기 절연막을 평탄화하여 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 절연막은 BPSG (borophophosilicate glass), USG (undoped silicate glass), HDP(high density plasma) 산화물 또는 CVD(chemical vapor deposition) 산화물과 같은 실리콘 산화물을 사용하여 형성할 수 있다.
소자 분리막(110)이 형성됨에 따라, 기판(100)은 소자 분리막(110)이 형성된 필드 영역과 소자 분리막(110)이 형성되지 않은 액티브 영역(105)으로 구분될 수 있다. 액티브 영역(105)은 제1 액티브 영역(105a)과 제2 액티브 영역(105b)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 액티브 영역(105a)과 제2 액티브 영역(105b)은 교대로 반복하여 배치될 수 있다.
이후, 기판(100) 및 소자분리막(110) 상에 패드 절연막(112) 및 하드 마스크막(114)을 형성한 후, 이들을 마스크로 사용하는 식각 공정을 통해서 기판(100) 및 소자분리막(110)을 부분적으로 제거하여 제1 방향을 따라 연장되는 제1 트렌치(116)를 형성할 수 있다. 이후, 하드 마스크막(114)은 제거될 수 있다.
예시적인 실시예들에 있어서, 패드 절연막(112)은 기판(100) 및 소자분리막(110)의 상면을 열산화하여 형성할 수 있다. 하드 마스크막(114)는 패드 절연막(112)과 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 예를 들어, 하드 마스크막(114)은 실리콘 질화물을 포함할 수 있다.
제1 트렌치(116)는 상기 제1 방향을 따라 연장되며, 상기 제1 방향에 직교하는 제2 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 하나의 액티브 영역(105)은 2개의 제1 트렌치(116)들과 겹쳐질 수 있다. 이때, 액티브 영역(105)과 제1 트렌치(116)들이 겹치는 부분을 리세스부로 정의할 수 있다.
한편, 도 2b를 참조하면, 주변 영역(IV)에도 기판(100) 상부를 제거한 후, 이를 매립하는 소자분리막(110)을 형성할 수 있으며, 기판(100)과 소자분리막(110) 상에 패드 절연막(112) 및 하드 마스크막(114)을 형성할 수 있다.
도 2a, 도 2b 및 도 2c를 참조하면, 제1 게이트 절연막 패턴(122), 제1 게이트 전극(124) 및 제1 게이트 마스크(126)를 형성할 수 있다.
기판(100)과 소자분리막(110)의 상면 및 제1 트렌치(116)의 내벽 상에 제1 게이트 절연막을 형성한 후, 상기 제1 게이트 절연막의 상부를 제거하여 제1 게이트 절연막 패턴(122)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 절연막은 HfON, HfSi2O,HfSiO,HfSiON,HfAlO,HfLaO,La2O3또는 이들의 혼합물과 같은 고유전율을 갖는 금속 산화물을 사용하여 CVD 공정, PECVD 공정, HDP-CVD 공정, ALD 공정 등을 통해서 형성될 수 있다.
제1 게이트 전극(124)은 기판(100) 및 소자분리막(110) 상에 제1 트렌치(116)를 매립하는 제1 게이트 전극막을 형성한 후, 평탄화 공정 또는 에치백 공정을 통해서, 상기 제1 게이트 전극막의 상부를 제거하여 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 제1 게이트 전극막은 TiN, Ti/TiN, WN, W/WN, TaN, Ta/TaN, TiSiN, 및 WSiN 또는 이들의 혼합물을 사용하여 CVD 공정, PECVD 공정, HDP-CVD 공정, ALD 공정 등을 통해서 형성될 수 있다. 제1 게이트 전극(124)은 제1 트렌치(116)의 하부를 매립할 수 있으며, 상기 제1 방향을 따라 연장될 수 있다.
제1 게이트 마스크(126)는 기판(100) 및 소자분리막(110) 상에 제1 트렌치(116) 상부를 매립하는 제1 게이트 마스크막을 형성한 후, 평탄화 공정을 통해서, 상기 제1 게이트 마스크막의 상부를 제거하여 형성할 수 있다. 예를 들어, 상기 제1 게이트 마스크막은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
이에 따라, 제1 게이트 절연막 패턴(122), 제1 게이트 전극(124) 및 제1 게이트 마스크(126)은 게이트 구조물(120)을 형성할 수 있으며, 게이트 구조물(120)은 기판(100) 상부에 매립되는 BCAT기판(100) 상부에 매립되는 BCAT (Buried gate Cell Array Transistor) 구조를 가질 수 있다.
도 3a, 도 3b 및 도 3c를 참조하면, 셀 영역(III)의 기판(100) 및 소자분리막(110) 상에 제1 절연막 패턴(142) 및 제1 비트라인(144)을 형성할 수 있으며, 주변 영역(IV)의 기판(100) 및 소자분리막(110) 상에 제2 게이트 절연막 패턴(130) 및 제2 게이트 전극(143)을 형성할 수 있다.
우선, 주변 영역(IV)에서 기판(100) 및 소자 분리막(110) 상에 제2 게이트 절연막 패턴(130)을 형성할 수 있다. 제2 게이트 절연막 패턴(130)은 HfON, HfSi2O,HfSiO,HfSiON,HfAlO,HfLaO,La2O3또는 이들의 혼합물과 같은 고유전율을 갖는 금속 산화물을 사용하여 CVD 공정, PECVD 공정, HDP-CVD 공정, ALD 공정 등을 통해서 형성될 수 있다.
또한, 제1 절연막 패턴(142)은 기판(100) 및 소자분리막(110) 상에 제1 절연막을 형성하고, 상기 제1 절연막을 부분적으로 제거하여 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 제1 절연막은 BPSG, USG, HDP 산화물 또는 CVD 산화물과 같은 실리콘 산화물을 사용하여 형성할 수 있다.
제1 비트라인(144) 및 제2 게이트 전극(143)은 기판(100) 및 소자분리막(110) 상에 제1 절연막 패턴(142) 및 제2 게이트 절연막 패턴(130)을 덮는 제1 비트라인막을 형성하고, 상기 제1 비트라인막을 부분적으로 제거하여 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 제1 비트라인막은 금속 또는 도전성 금속 질화물을 사용하여, CVD 공정, PECVD 공정, ALD 공정, PVD 공정, 스퍼터링 공정 등을 통해서 형성될 수 있다. 예를 들어, 제1 비트라인막은 TiN 또는 W을 포함할 수 있다. 즉, 셀 영역(III)의 제1 비트라인(144)과 주변 영역(IV)의 제2 게이트 전극(143)은 동시에 형성될 수 있다.
제1 절연막 패턴(142) 및 제1 비트라인(144)은 상기 제2 방향을 따라 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 절연막 패턴(142) 및 제1 비트라인(144)은 제1 액티브 영역(105a)에 인접하여 배치될 수 있다. 도시되지는 않았으나, 제1 비트라인(144)은 상기 제1 방향으로 연장된 도전성 패드(도전성 패드)에 의해서 기판(100)의 제1 액티브 영역(105a)과 전기적으로 연결될 수 있다.
도 4a, 도 4b 및 도 4c를 참조하면, 제1 비트라인 마스크(146) 및 제2 절연막 패턴(149)을 형성한 후, 제1 비트라인의 측면 상에 제1 비트라인 스페이서(148)를 형성하고, 제1 층간절연막(150)을 형성할 수 있다.
제1 비트라인 마스크(146) 및 제2 절연막 패턴(149)은 기판(100) 및 소자분리막(110) 상에 상기 제1 비트라인(144) 및 제1 절연막 패턴(142)을 덮는 제2 절연막을 형성한 후, 상기 제2 절연막을 부분적으로 제거하여 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 제2 절연막은 실리콘 질화물 또는 실리콘 산질화물을 사용하여 형성할 수 있다.
제1 비트라인 마스크(146)는 제1 비트라인(144)상에 형성될 수 있으며, 상기 제2 방향을 따라 연장될 수 있다. 제2 절연막 패턴(149)은 제2 액티브 영역(105b)에 인접하여 배치될 수 있으며, 상기 제2 방향을 따라 연장될 수 있다. 제2 절연막 패턴(149)의 상면은 제1 비트라인 마스크(146)의 상면과 실질적으로 동일한 높이를 가질 수 있다.
이후, 제1 비트라인 스페이서(148)는 제1 층간절연막(150), 제1 콘택(136) 및 제2 콘택(138) 상에 제1 절연막 패턴(142), 제1 비트라인(144) 및 제1 비트라인 마스크(146)을 덮는 제1 비트라인 스페이서막을 형성한 후, 상기 제1 비트라인 스페이서막을 이방성 식각하여 형성될 수 있다. 상기 제1 비트라인 스페이서막은 실리콘 질화물 혹은 실리콘 산질화물을 사용하여 CVD 공정, PECVD 공정 등을 통해 형성할 수 있다.
이에 따라, 제1 절연막 패턴(142), 제1 비트라인(144), 제1 비트라인 마스크(146) 및 제1 비트라인 스페이서(148)는 제1 비트라인 구조물(140)을 정의할 수 있다.
이후, 실리콘 산화물을 이용한 CVD 또는 ALD 공정 등을 통해서, 제1 비트라인 구조물(140) 및 제2 절연막 패턴(149)을 덮는 제1 층간절연막(150)을 형성할 수 있다. 또한, 에치-백 및/또는 CMP 공정을 통해서, 제1 비트라인 구조물(140) 및 제2 절연막 패턴(149)의 상면이 노출될 때까지 평탄화 공정을 수행할 수 있다.
한편, 주변 영역(IV)에서는 제2 게이트 전극(143) 상에 제2 게이트 마스크(145)를 형성할 수 있으며, 제2 게이트 전극(143) 및 제2 게이트 마스크(145)의 측벽에 제2 게이트 스페이서(147)를 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 게이트 마스크(145)는 제1 비트라인 마스크(146)와 동시에 형성될 수 있으며, 제2 게이트 스페이서(147)는 제1 비트라인 스페이서(148)와 동시에 형성될 수 있다. 이에 따라, 제2 게이트 절연막 패턴(130), 제2 게이트 전극(143), 제2 게이트 마스크(145) 및 제2 게이트 스페이서(147)는 제2 게이트 구조물(140)을 형성할 수 있다.
도 5a 및 도 5b를 참조하면, 제1 층간절연막(150)을 부분적으로 제거하여 하부 콘택홀(152)을 형성하고, 이를 매립하는 하부 콘택(154)을 형성할 수 있다.
하부 콘택홀(152)은 제1 층간절연막(150) 상에 마스크를 형성하고, 이를 식각 마스크로 이용하여 제1 층간절연막(150)을 부분적으로 제거하여 형성할 수 있다. 하부 콘택홀(152)은 액티브 영역(105)과 대응하도록 배치될 수 있다. 예시적인 실시예들에 있어서, 하부 콘택홀(152)은 액티브 영역(105)을 전체적으로 또는 부분적으로 노출시킬 수 있다. 즉, 하부 콘택홀(152)은 기판(100)의 액티브 영역(105)의 상면, 소자분리막(110)의 상면, 제2 절연막 패턴(149)의 측면 및 제1 비트라인 스페이서(148)의 측면으로 정의될 수 있다.
예시적인 실시예들에 있어서, 제1 비트라인(144)은 제1 액티브 영역(105a)에만 대응하도록 배치되므로, 이에 따라 상기 제1 방향으로 제2 절연막 패턴(149)과 제1 비트라인 구조물(140) 사이에는 충분한 공간(D1)이 확보될 수 있다. 즉, 하부 콘택홀(152)을 형성하기 위한 식각 공정이 보다 용이하게 수행될 수 있다.
이후, 제1 층간절연막(150) 상에 하부 콘택홀(152)을 매립하는 도전막을 형성한 후, 상기 도전막 상부를 평탄화하여, 하부 콘택홀(152) 내에 하부 콘택(154)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 도전막은 도핑된 폴리실리콘을 사용하여 형성될 수 있다. 상기 제1 방향으로 하부 콘택홀(152)이 충분한 폭(D1)을 가지고 있으므로, 상기 도전막은 하부 콘택홀(152)을 충분히 매립할 수 있다.
이에 따라, 하부 콘택(154)은 각기 액티브 영역(105)과 전기적으로 연결될 수 있다.
한편, 주변 영역(IV)에서는 액티브 영역(105)과 전기적으로 연결되는 제1 콘택(156)이 형성될 수 있다. 제1 콘택(156)은 하부 콘택(154)과 동시에 형성되거나, 하부 콘택(154)의 형성된 후에 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 제1 층간절연막(150) 및 제2 절연막 패턴(149) 상에 제3 절연막 패턴(162), 제2 비트라인(164), 제2 비트라인 마스크(166), 제2 비트라인 스페이서(168) 및 제4 절연막 패턴(169)을 형성할 수 있다.
제3 절연막 패턴(162) 및 제2 비트라인(164)은 제1 층간절연막(150), 제2 절연막 패턴(149) 및 제1 비트라인 마스크(146) 상에 제3 절연막 및 제2 비트라인막을 형성하고, 상기 제3 절연막 및 제2 비트라인막을 부분적으로 제거하여 형성할 수 있다.
이때, 제3 절연막 패턴(162) 및 제2 비트라인(164)은 상기 제2 방향을 따라 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 제3 절연막 패턴(162) 및 제2 비트라인(164)은 제2 액티브 영역(105b)에 인접하여 배치될 수 있다. 도시되지는 않았으나, 제2 비트라인(164)은 상기 제1 방향으로 연장된 도전성 패드(도시되지 않음)에 의해서 제2 콘택(138)과 전기적으로 연결될 수 있다.
한편, 제2 비트라인 마스크(166) 및 제4 절연막 패턴(169)은 제1 층간절연막(150), 제3 절연막 패턴(162) 및 제1 비트라인 마스크(146) 상에 상기 제2 비트라인(164) 및 제3 절연막 패턴(162)을 덮는 제4 절연막을 형성한 후, 상기 제4 절연막을 부분적으로 제거하여 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 제4 절연막은 실리콘 질화물 또는 실리콘 산질화물을 사용하여 형성할 수 있다.
제2 비트라인 마스크(166)는 제2 비트라인(164)상에 형성될 수 있으며, 상기 제2 방향을 따라 연장될 수 있다. 제4 절연막 패턴(169)은 제1 액티브 영역(105a)에 인접하여 배치될 수 있으며, 상기 제2 방향을 따라 연장될 수 있다. 제4 절연막 패턴(169)의 상면은 제2 비트라인 마스크(166)의 상면과 실질적으로 동일한 높이를 가질 수 있다.
이후, 제2 비트라인 스페이서(168)는 제1 층간절연막(150) 및 하부 콘택(154) 상에 제3 절연막 패턴(162), 제2 비트라인(164) 및 제2 비트라인 마스크(166)을 덮는 제2 비트라인 스페이서막을 형성한 후, 상기 제2 비트라인 스페이서막을 이방성 식각하여 형성될 수 있다. 상기 제2 비트라인 스페이서막은 실리콘 질화물 혹은 실리콘 산질화물을 사용하여 CVD 공정, PECVD 공정 등을 통해 형성할 수 있다.
이에 따라, 제3 절연막 패턴(162), 제2 비트라인(164), 제2 비트라인 마스크(166) 및 제2 비트라인 스페이서(168)는 제2 비트라인 구조물(160)을 정의할 수 있다.
이후, 실리콘 산화물을 이용한 CVD 또는 ALD 공정 등을 통해서, 제2 비트라인 구조물(160) 및 제4 절연막 패턴(169)을 덮는 제2 층간절연막(170)을 형성할 수 있다. 또한, 에치-백 및/또는 CMP 공정을 통해서, 제2 비트라인 구조물(160) 및 제4 절연막 패턴(169)의 상면이 노출될 때까지 평탄화 공정을 수행할 수 있다.
한편, 주변 영역(IV)에서는 제1 콘택(156)과 전기적으로 연결되는 제3 비트라인(163)을 형성할 수 있다. 제3 비트라인(163)은 제2 비트라인(164)과 동시에 형성될 수 있다. 이에 따라, 공정이 단순화 될 수 있다.
도 7a 및 도 7b를 참조하면, 제2 층간절연막(170)을 부분적으로 제거하여 상부 콘택홀(172)을 형성하고, 이를 매립하는 상부 콘택(174)을 형성할 수 있다.
상부 콘택홀(172)은 제2 층간절연막(170) 상에 마스크를 형성하고, 이를 식각 마스크로 이용하여 제2 층간절연막(170)을 부분적으로 제거하여 형성할 수 있다. 상부 콘택홀(172)은 하부 콘택(154)과 대응하도록 배치될 수 있다. 예시적인 실시예들에 있어서, 상부 콘택홀(172)을 하부 콘택(154)을 부분적으로 노출시킬 수 있다. 즉, 상부 콘택홀(172)은 하부 콘택(154)의 상면, 제3 절연막 패턴(162)의 측면, 제4 절연막 패턴(169)의 측면 및 제2 비트라인 스페이서(168)의 측면으로 정의될 수 있다.
예시적인 실시예들에 있어서, 제2 비트라인(164)은 제2 액티브 영역(105b)에만 대응하도록 배치될 수 있으며, 이에 따라 상기 제1 방향으로 제4 절연막 패턴(169)과 제2 비트라인 구조물(160) 사이에는 충분한 공간이 확보될 수 있다. 즉, 상부 콘택홀(172)을 형성하기 위한 식각 공정이 보다 용이하게 수행될 수 있다.
이후, 제2 층간절연막(170) 상에 상부 콘택홀(172)을 매립하는 도전막을 형성한 후, 상기 도전막 상부를 평탄화하여, 상부 콘택홀(172) 내에 상부 콘택(174)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 도전막은 도핑된 폴리실리콘을 사용하여 형성될 수 있다. 상기 제1 방향으로 상부 콘택홀(172)이 충분한 폭을 가지고 있으므로, 상기 도전막은 상부 콘택홀(172)을 충분히 매립할 수 있다.
이에 따라, 상부 콘택(174)은 각기 하부 콘택(154)과 전기적으로 연결될 수 있다.
도 8a 및 도 8b를 참조하면, 상부 콘택(174)와 전기적으로 연결되는 하부 전극(192)를 형성할 수 있다.
하부 전극(192)은 제2 층간절연막(170), 제2 비트라인 구조물(160), 제4 절연막 패턴(169) 및 상부 콘택(174) 상에 식각 저지막(180) 및 희생막(182)을 형성하고, 식각 저지막(180) 및 희생막(182)을 부분적으로 제거하여 상부 콘택(174)이 노출시키는 개구(184)를 형성한 후, 개구(184)의 내벽 및 희생막(182) 상에 하부 전극막을 형성하고, 상기 하부 전극막 상부를 평탄화함으로써 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 희생막은 BPSG, USG, HDP 산화물 또는 CVD 산화물과 같은 실리콘 산화물을 사용하여 형성할 수 있으며, 상기 하부 전극막은 금속 혹은 금속 질화물을 사용하여 형성할 수 있다. 즉, 상기 하부 전극막은 구리, 알루미늄, 텅스텐, 백금, 루비듐, 이리듐 등과 같은 금속 혹은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물과 같은 금속 질화물을 사용하여 형성할 수 있다. 이후, 식각 공정을 통해서 희생막(184)을 제거할 수 있다.
도 9a 및 도 9b를 참조하면, 유전막(194) 및 상부 전극(196)을 형성할 수 있다.
유전막(194)은 하부 전극(192) 및 식각 저지막(180) 상에 실리콘 질화물 또는 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질을 사용하여 형성할 수 있다. 예를 들어, 상기 고유전율 물질은 탄탈륨 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물 등을 포함할 수 있으며, 이들은 단독으로 또는 조합의 형태로 사용될 수 있다. 유전막(194)은 CVD 공정, PVD 공정, ALD 공정 등을 통해 형성할 수 있다.
이후, 상부 전극(196)은 금속, 금속 질화물 혹은 도핑된 폴리실리콘을 사용하여 CVD 공정, PVD 공정, ALD 공정 등을 수행함으로써 형성할 수 있다. 도시된 도면과 달리, 상부 전극(196)은 박막 형태로 형성될 수 있다.
이에 따라, 하부 전극(192), 유전막(194) 및 상부 전극(196)을 포함하는 커패시터(190)를 형성할 수 있다.
상술한 공정을 수행함으로써, 반도체 장치를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치의 제조 방법에 있어서, 기판(100) 상에 교대로 반복하여 배치된 제1 액티브 패턴(105a) 및 제2 액티브 패턴(105b)을 형성할 수 있다. 이후, 제1 액티브 패턴(105a)에 인접하여 배치되며, 제1 액티브 패턴(105a)과 전기적으로 연결되는 복수의 제1 비트라인(144)들을 형성할 수 있다. 제1 비트라인(144)은 서로 이격되어 배치되어 있으므로, 이들 사이에는 충분한 공간이 확보될 수 있다. 따라서, 하부 콘택홀(152) 및 이를 매립하는 하부 콘택(154)이 용이하게 형성될 수 있다. 이후, 제2 액티브 패턴(105b)에 인접하여 배치되며, 제2 액티브 패턴(105b)과 전기적으로 연결되는 복수의 제2 비트라인(164)들을 형성할 수 있다. 제2 비트라인(164)은 서로 이격되어 배치되어 있으므로, 이들 사이에 충분한 공간이 확보되어 상부 콘택홀(172) 및 이를 매립하는 상부 콘택(174)이 용이하게 형성될 수 있다. 즉, 제1 비트라인(144) 및 제2 비트라인(164)이 서로 다른 층에서 교대로 반복되어 형성됨으로써, 하부 및 상부 콘택들(154, 174)이 용이하게 형성될 수 있다.
이하, 도 1 내지 도 9를 참조하여, 상술한 공정에 의해서 형성된 반도체 장치를 설명한다.
상기 반도체 장치는 기판(100) 상에 형성된, 게이트 구조물(120), 제1 비트라인 구조물(140), 제2 비트라인 구조물(160) 및 커패시터(180)를 포함할 수 있다.
기판(100)은 반도체 기판을 포함할 수 있다. 기판(100) 상부에 배치된 소자 분리막(110)에 따라, 기판(100)은 필드 영역(103)과 액티브 영역(105)으로 구분될 수 있다. 예시적인 실시예들에 있어서, 액티브 영역(105)은 제1 액티브 영역(105a)과 제2 액티브 영역(105b)을 포함할 수 있으며, 제1 액티브 영역(105a)과 제2 액티브 영역(105b)은 교대로 반복하여 배치될 수 있다.
게이트 구조물(120)은 제1 게이트 절연막 패턴(122), 제1 게이트 전극(124) 및 제1 게이트 마스크(126)를 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 전극(124)은 제1 방향을 따라 연장될 수 있으며, 상기 제1 방향에 수직인 제2 방향을 따라 복수 개로 형성될 수 있다. 또한, 게이트 구조물(120)은 기판(100) 상부에 매립된 제1 게이트 전극(124)을 포함하는 BCAT구조를 가질 수 있다.
제1 비트라인 구조물(140)은 기판(100) 상에 배치되며, 제1 절연막 패턴(142), 제1 비트라인(144), 제1 비트라인 마스크(146) 및 제1 비트라인 스페이서(148)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 비트라인 구조물(140)은 상기 제2 방향을 따라 연장될 수 있으며, 제1 액티브 영역(105a)에 인접하여 배치될 수 있다. 제1 비트라인(144)은 제1 액티브 영역(105a)과 전기적으로 연결될 수 있다.
제1 층간절연막(150)은 기판(100) 상에 제1 비트라인 구조물(140)을 덮도록 형성될 수 있다. 또한, 제1 층간절연막(150)을 관통하여, 제1 콘택(136)과 전기적으로 연결되는 하부 콘택(154)이 배치될 수 있다. 제1 비트라인(144) 사이에 충분한 공간이 배치될 수 있으므로, 하부 콘택(154)은 용이하게 형성될 수 있다.
제2 비트라인 구조물(160)은 제1 층간절연막(150) 상에 배치되며, 제3 절연막 패턴(162), 제2 비트라인(164), 제2 비트라인 마스크(166) 및 제2 비트라인 스페이서(168)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 비트라인 구조물(160)은 상기 제2 방향을 따라 연장될 수 있으며, 제2 액티브 영역(105b)에 인접하여 배치될 수 있다. 제2 비트라인(164)은 제2 액티브 영역(105b)과 전기적으로 연결될 수 있다.
제2 층간절연막(170)은 제1 층간절연막(150) 상에 제2 비트라인 구조물(160)을 덮도록 형성될 수 있다. 또한, 제2 층간절연막(170)을 관통하여, 하부 콘택(154)과 전기적으로 연결되는 상부 콘택(174)이 배치될 수 있다. 제2 비트라인(164) 사이에 충분한 공간이 배치될 수 있으므로, 상부 콘택(174)은 용이하게 형성될 수 있다.
한편, 커패시터(190)는 하부 전극(192), 유전막(194) 및 상부 전극(196)을 포함하며, 하부 전극(192)은 상부 콘택(174)과 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 서로 다른 층으로 형성되며, 교대로 반복되어 배치된 제1 비트라인(144) 및 제2 비트라인(164)을 포함할 수 있다. 이에 따라, 하부 및 상부 콘택들(154, 174)은 충분한 공간을 확보할 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 포함하는 시스템(200)을 설명하기 위한 블록도이다.
도 10을 참조하면, 시스템(200)은 메모리(210), 메모리(210)의 동작을 제어하는 메모리 콘트롤러(220), 정보를 출력하는 표시부재(230), 정보를 입력받는 인터페이스(240) 및 이들을 제어하기 위한 메인 프로세서(250)를 포함한다. 메모리(210)는 본 발명의 실시예들에 따른 반도체 장치일 수 있다. 메모리(210)는 메인 프로세서(250)에 바로 연결되거나 또는 버스(BUS) 등을 통해 연결될 수 있다. 시스템(200)은 컴퓨터, 휴대용 컴퓨터, 랩톱 컴퓨터, 개인휴대단말기, 태블릿, 휴대폰, 디지털 음악 재생기 등에 적용될 수 있다.
본 발명의 실시예들에 따른 상기 반도체 장치는 서로 다른 층으로 형성되며, 교대로 반복되어 배치된 제1 비트라인 및 제2 비트라인을 포함할 수 있다. 이에 따라, 하부 및 상부 콘택들은 충분한 공간을 확보할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 103: 필드 영역
105: 액티브 영역 105a: 제1 액티브 영역
105b: 제2 액티브 영역
110: 소자분리막 120: 제1 게이트 구조물
122: 제1 게이트 절연막 패턴
124: 제1 게이트 전극
126: 제1 게이트 마스크 130: 제2 게이트 절연막
140: 제1 비트라인 구조물 141: 제2 게이트 구조물
142: 제1 절연막 패턴 143: 제2 게이트 전극
144: 제1 비트라인 145: 제2 게이트 마스크
146: 제1 비트라인 마스크 147: 제2 게이트 스페이서
148: 제1 비트라인 스페이서 149: 제2 절연막 패턴
150: 제1 층간절연막 152: 하부 콘택홀
154: 하부 콘택 156: 코어 콘택
160: 제2 비트라인 구조물 162: 제3 절연막 패턴
163: 코어 비트라인 164: 제2 비트라인
166: 제2 비트라인 마스크 168: 제2 비트라인 스페이서
169: 제4 절연막 패턴 170: 제2 층간절연막
172: 상부 콘택홀 174: 상부 콘택
180: 식각 저지막 182: 하부 전극
184: 개구 190: 커패시터
192: 하부 전극 194: 유전막
196: 상부 전극 200: 시스템
210: 메모리 220: 메모리 콘트롤러
230: 표시 부재 240: 인터페이스
250: 메인 프로세서

Claims (10)

  1. 기판 상부에 소자분리막을 형성하여, 교대로 반복하여 배치된 제1 액티브 영역들 및 제2 액티브 영역들을 정의하는 단계;
    상기 기판 상부에 제1 방향으로 연장되는 게이트 전극을 포함하는 복수의 게이트 구조물들을 형성하는 단계;
    상기 기판 상에 상기 제1 액티브 영역들에 인접하며, 상기 제1 방향과 직교하는 제2 방향으로 연장되는 복수의 제1 비트라인들을 형성하는 단계;
    상기 기판 상에 상기 제1 비트라인들을 덮는 제1 층간절연막을 형성하는 단계; 및
    상기 제1 층간절연막 상에 상기 제2 액티브 영역들에 인접하며, 상기 제2 방향으로 연장되는 복수의 제2 비트라인들을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1 항에 있어서, 상기 제1 층간절연막을 형성한 후에, 상기 제1 층간절연막을 관통하며 상기 제1 비트라인들 사이에 위치하는 하부 콘택을 형성하는 단계를 더 포함하고,
    상기 제2 비트라인들을 형성한 후에, 상기 제1 층간절연막 상에 상기 제2 비트라인들을 덮는 제2 층간절연막을 형성하는 단계를 더 포함하며,
    상기 제2 층간절연막을 형성한 후에, 상기 제2 층간절연막을 관통하며 상기 제2 비트라인들 사이에 위치하는 상부 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2 항에 있어서, 상기 제1 비트라인들을 형성한 후에, 상기 제1 비트라인들의 측면 상에 제1 비트라인 스페이서를 형성하는 단계를 더 포함하고,
    상기 제2 비트라인들을 형성한 후에, 상기 제2 비트라인들의 측면 상에 제2 비트라인 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3 항에 있어서, 상기 하부 콘택을 형성하는 단계는 상기 제1 층간절연막을 부분적으로 제거하여 제1 층간절연막을 관통하는 하부 콘택홀을 형성하는 단계를 포함하며,
    상기 하부 콘택홀을 상기 제1 비트라인 스페이서에 의해서 정렬되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제3 항에 있어서, 상기 상부 콘택을 형성하는 단계는 상기 제3 층간절연막을 부분적으로 제거하여 제3 층간절연막을 관통하는 상부 콘택홀을 형성하는 단계를 포함하고,
    상기 상부 콘택홀을 상기 제2 비트라인 스페이서에 의해서 정렬되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 교대로 반복하여 배치된 제1 액티브 영역들 및 제2 액티브 영역들을 포함하는 기판;
    상기 기판 상에서 제1 방향으로 연장되는 게이트 전극을 포함하는 복수의 게이트 구조물들;
    상기 기판 상에 상기 제1 액티브 영역들에 인접하여 배치되며, 상기 제1 방향과 직교하는 제2 방향으로 연장되는 복수의 제1 비트라인들;
    상기 기판 상에 상기 제1 비트라인들을 덮는 제1 층간절연막; 및
    상기 제1 층간절연막 상에 상기 제2 액티브 영역들에 인접하여 배치되며, 상기 제2 방향으로 연장되는 복수의 제2 비트라인들을 포함하는 반도체 장치.
  7. 제6 항에 있어서, 상기 제1 비트라인들과 상기 제2 비트라인들은 상기 제1 방향 및 상기 제2 방향에 수직한 제3 방향에서 볼 때, 교대로 반복되어 배치되는 것을 특징으로 하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 제1 비트라인들의 측면 상에 배치되는 제1 비트라인 스페이서들; 및
    상기 제2 비트라인들의 측면 상에 배치되는 제2 비트라인 스페이서들을 더 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 제1 층간절연막을 관통하며 상기 제1 비트라인 스페이서들 사이에 배치되는 하부 콘택; 및
    상기 제3 층간절연막을 관통하며 상기 제2 비트라인 스페이서들 사이에 배치되는 상부 콘택들을 더 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제6항에 있어서, 상기 게이트 전극은 상기 기판 상부에 매립되는 것을 특징으로 하는 반도체 장치.
KR1020130027105A 2013-03-14 2013-03-14 반도체 장치 및 이의 제조 방법 KR102045864B1 (ko)

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KR20000066946A (ko) * 1999-04-22 2000-11-15 김영환 Ｍｍｌ반도체소자의 디커플링 커패시터 및 그 형성방법
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