KR20130065264A - 매립비트라인 형성 방법, 매립비트라인를 구비한 반도체장치 및 제조 방법 - Google Patents

매립비트라인 형성 방법, 매립비트라인를 구비한 반도체장치 및 제조 방법 Download PDF

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Abstract

본 기술은 인접한 매립비트라인간의 기생캐패시턴스를 감소시킬 수 있는 매립비트라인 형성 방법, 매립비트라인를 구비한 메모리셀 및 제조 방법에 관한 것으로, 본 기술의 반도체장치는 반도체기판 상에 복수의 트렌치에 의해 분리되어 형성된 복수의 바디; 바디 내에 매립된 금속실리사이드를 포함하는 복수의 비트라인; 및 트렌치에 매립되며 이웃하는 비트라인 사이에 에어갭을 제공하는 절연막을 포함하며, 필라 아래에 직접 접촉하는 매립비트라인을 형성하므로써 인접한 매립비트라인간의 캐패시턴스를 낮출 수 있고, 매립비트라인의 재료로서 금속실리사이드를 적용함에 따라 매립비트라인의 시트저항(Rs)을 감소시킬 수 있다.

Description

매립비트라인 형성 방법, 매립비트라인를 구비한 반도체장치 및 제조 방법{METHOD FOR FORMING BURIED BITLINE, SEMICONDUCTOR DEVICE HAVING BURIED BITLINE AND FABRICATING THE SAME}
본 발명은 반도체장치에 관한 것으로서, 상세하게는 매립비트라인를 구비한 반도체장치 및 제조 방법에 관한 것이다.
반도체장치들의 대부분은 트랜지스터를 포함하고 있다. 예를 들면, DRAM 등의 메모리장치에서 메모리셀(Memory Cell)은 MOSFET를 포함한다. 일반적으로 MOSFET는 반도체기판 표면에 소스/드레인영역을 형성하고 있고, 이로써 소스영역과 드레인영역 사이에 수평채널(Planar channel)이 형성된다. 이와 같은 일반적인 MOSFET를 '수평채널트랜지스터'라 약칭하기로 한다.
메모리장치에 대해 지속적으로 집적도와 성능의 향상이 요구되기 때문에 MOSFET의 제조기술이 물리적인 한계에 직면하게 된다. 예를 들면, 메모리셀의 크기가 감소함에 따라 MOSFET의 크기가 감소하고, 이로써 MOSFET의 채널길이또한 감소할 수 밖에 없다. MOSFET의 채널길이가 감소하게 되면, 데이터 유지 특성이 감소되는 등의 다양한 문제로 인하여 메모리장치의 특성이 저하된다.
전술한 문제점을 고려하여 수직채널트랜지스터가 제안되었다. 수직채널트랜지스터(Vertical channel Transistor; VCT)는 필라의 각 단부에 소스영역과 드레인영역을 형성한다. 소스영역과 드레인영역 중 어느 하나는 비트라인과 접속된다. 비트라인은 필라 사이의 트렌치에 매립되어 형성되며, 따라서, 매립비트라인(Buried Bit Line; BBL)이라고 한다.
수직채널트랜지스터(VCT)와 매립비트라인(BBL)을 포함하는 메모리셀은 하나의 매립비트라인(BBL)에 2개의 셀이 인접하게 된다. 따라서, 셀과 셀 사이의 공간(트렌치)에 매립비트라인(BBL)을 형성하고, 하나의 셀과 하나의 매립비트라인(BBL)이 연결되도록 하는 OSC(One-Side-Contact) 공정을 진행하고 있다. OSC 공정은 매립비트라인(BBL)이 인접한 2개의 셀 중 어느 하나의 셀과 접촉하도록 하기 위한 공정이다. 따라서, OSC 공정은 싱글사이드콘택(Single-side-contact; SSC) 공정이라고도 약칭한다. 일반적으로, 수평채널트랜지스를 채용하는 DRAM 등의 메모리장치에서는 수평채널트랜지스터와 비트라인을 접속시키기 위해 고종횡비(High aspect ratio)를 갖는 콘택플러그(Contact plug) 공정이 필요하다. 이에 반해, 수직채널트랜지스터와 매립비트라인을 채용하는 경우에는 수직채널트랜지스터와 매립비트라인이 직접 접촉시킬 수 있으므로 콘택플러그 공정이 필요하지 않다. 따라서, 콘택플러그를 연결할 필요가 없으므로 비트라인의 기생캐패시턴스를 감소시킬 수 있다.
도 1은 종래기술에 따른 매립비트라인을 도시한 도면이다.
도 1을 참조하면, 반도체기판(11)에 트렌치(13)에 의해 분리되는 복수의 바디(14)가 형성된다. 바디(14)는 하드마스크막(12)을 이용한 식각을 통해 형성된다. 바디(14)의 측벽 및 트렌치(13)의 표면에는 보호막(15)이 형성된다. 보호막(15)에는 OSC 공정을 통해 오픈부(17)가 형성된다. 오픈부(17)는 바디(14)의 어느 하나의 측벽을 오픈시킨다. 트렌치(13)를 일부 매립하는 매립비트라인(16)이 형성된다. 매립비트라인(16)은 오픈부(17)를 통해 바디(14)와 연결된다. 매립비트라인(16)은 인접한 두 개의 바디 중 어느 하나의 바디(14)와 연결된다. 도시하지 않았지만, 바디(14)의 상부는 수직채널트랜지스터의 소스/드레인영역 및 채널이 형성되는 필라를 포함한다.
도 1과 같이, 인접한 바디(14) 중 어느 하나의 바디(14)의 측벽에 매립비트라인(16)을 연결시키기 위해 OSC 공정이 적용된다. OSC 공정을 구현하기 위해 라이너막 및 틸트이온주입(Tilt implant) 공정, OSC 마스크 공정 등의 여러 방법이 제안된 바 있다.
그러나, 위와 같은 방법들은 공정상의 어려움으로 균일하고 재현성 있는 OSC 구조를 형성하지 못하고 있다. 또한, 더욱더 고집적화가 진행되면서 인접한 매립비트라인(16)간의 거리가 좁아지게 되어 매립비트라인(16)간의 기생캐패시턴스(Capacitance, CB)가 높아지는 문제가 있다. 매립비트라인(16)간의 기생캐패시턴스(CB)는 매립비트라인(16)이 바디(14)와 접촉되므로 실질적으로 바디(14)와 매립비트라인(16)간의 캐패시턴스이다. 따라서, 인접한 매립비트라인(16)은 거리가 좁아지게 되므로 기생캐패시턴스(CB)가 매우 높아진다.
이와 같이, 매립비트라인간의 기생캐패시턴스(CB)가 높아지면 장치 동작 자체가 불가능하다는 문제점이 있다.
본 발명의 실시예는 인접한 매립비트라인간의 기생캐패시턴스를 감소시킬 수 있는 매립비트라인 형성 방법, 매립비트라인을 구비한 반도체장치 및 제조 방법을 제공한다.
본 발명에 따른 반도체장치 제조 방법은 반도체기판을 식각하여 복수의 트렌치에 의해 분리되며 양측벽을 갖는 복수의 바디를 형성하는 단계; 상기 바디의 양측벽 일부를 동시에 노출시키는 오픈부를 갖는 보호막을 형성하는 단계; 상기 오픈부에 의해 노출된 바디의 일부를 실리사이드화시켜 상기 바디 내에 매립비트라인을 형성하는 단계; 및 이웃하는 상기 비트라인 사이에 에어갭이 형성되도록 상기 트렌치를 갭필하는 절연막을 형성하는 단계를 포함한다. 상기 매립비트라인을 형성하는 단계는, 상기 오픈부를 갖는 보호막 상에 도전막을 형성하는 단계; 및 어닐을 실시하여 상기 도전막과 바디를 반응시켜 상기 노출된 바디의 일부를 완전 실리사이드화시키는 단계를 포함한다. 상기 어닐을 실시하는 단계 이후에, 상기 도전막 상에 상기 트렌치를 갭필하는 제1절연막을 형성하는 단계; 상기 제1절연막을 일정 깊이 리세스시키는 단계; 상기 도전막을 제거하는 단계; 및 상기 제1절연막 상에 이웃하는 상기 비트라인 사이에 에어갭이 형성되도록 상기 트렌치를 갭필하는 제2절연막을 형성하는 단계를 포함한다.
본 발명에 따른 반도체장치 제조 방법은 실리콘함유재료를 식각하여 매립예정영역을 포함하고 양측벽을 갖는 복수의 선형 실리콘 바디를 형성하는 단계; 상기 매립예정영역의 양측벽을 동시에 노출시키는 오픈부를 갖는 보호막을 형성하는 단계; 상기 매립예정영역과 접촉하는 금속함유막을 형성하는 단계; 및 상기 금속함유막과 상기 매립예정영역역을 반응시키되 상기 매립예정영역을 완전 실리사이드화시켜 매립도전체를 형성하는 단계를 포함한다.
본 발명에 따른 반도체장치 제조 방법은 반도체기판을 식각하여 양측벽을 갖는 바디를 형성하는 단계; 상기 바디의 양측벽 일부를 동시에 노출시키는 오픈부를 갖는 보호막을 형성하는 단계; 상기 오픈부에 의해 노출된 바디의 일부를 실리사이드화시켜 상기 바디 내에 매립비트라인을 형성하는 단계; 상기 매립비트라인 상부의 바디를 식각하여 복수의 필라를 형성하는 단계; 상기 필라의 측벽에 워드라인을 형성하는 단계; 및 상기 필라의 상부에 연결되는 캐패시터를 형성하는 단계를 포함한다.
본 발명에 따른 반도체장치 제조 방법은 제1바디, 상기 제1바디 아래의 제2바디 및 상기 제2바디 아래의 제3바디를 포함하는 바디와 상기 제2바디의 양측벽을 오픈시키는 오픈부를 갖는 보호막이 피복된 바디 구조물을 형성하는 단계; 상기 오픈부에 의해 노출된 제2바디를 실리사이드화시켜 매립비트라인을 형성하는 단계; 상기 매립비트라인 상부의 제1바디를 식각하여 복수의 필라를 형성하는 단계; 상기 필라의 측벽에 워드라인을 형성하는 단계; 및 상기 필라의 상부에 연결되는 캐패시터를 형성하는 단계를 포함한다.
본 발명에 따른 매립비트라인 형성 방법은 반도체기판을 식각하여 서로 대향하는 양측벽을 갖는 바디를 형성하는 단계; 상기 바디의 양측벽 일부를 동시에 노출시키는 오픈부를 갖는 보호막을 형성하는 단계; 및 상기 오픈부에 의해 노출된 바디의 일부를 실리사이드화시켜 상기 바디 내에 매립비트라인을 형성하는 단계를 포함한다.
본 발명에 따른 매립비트라인 형성 방법은 제1바디, 상기 제1바디 아래의 제2바디 및 상기 제2바디 아래의 제3바디를 포함하는 바디와 상기 제2바디의 양측벽을 오픈시키는 오픈부를 갖는 보호막이 피복된 바디 구조물을 형성하는 단계; 및 상기 오픈부에 의해 노출된 제2바디를 실리사이드화시켜 매립비트라인을 형성하는 단계를 포함한다.
본 발명에 따른 반도체장치는 반도체기판 상에 복수의 트렌치에 의해 분리되어 형성된 복수의 바디; 상기 바디 내에 매립된 금속실리사이드를 포함하는 복수의 비트라인; 및 상기 트렌치에 매립되며 이웃하는 상기 비트라인 사이에 에어갭을 제공하는 절연막을 포함하고, 상기 바디 상에 수직하게 형성된 복수의 필라를 포함하는 복수의 수직채널트랜지스터; 상기 필라의 측벽에 형성되며 상기 비트라인에 직교하는 방향으로 연장된 복수의 워드라인; 및 상기 필라 각각의 상부에 접속된 복수의 캐패시터를 더 포함한다.
본 발명에 따른 메모리셀은 복수의 트렌치에 의해 분리되어 형성된 복수의 선형 실리콘바디(Linear silicon body); 상기 선형 실리콘바디 상에 수직하게 형성된 복수의 실리콘필라를 포함하는 복수의 수직채널트랜지스터; 상기 실리콘필라의 하부와 접속하며 상기 선형 실리콘바디 내에 매립된 금속실리사이드를 포함하는 복수의 비트라인; 상기 트렌치에 매립되며 이웃하는 상기 비트라인 사이에 에어갭을 제공하는 절연막; 상기 실리콘필라의 측벽에 형성되며 상기 비트라인에 직교하는 방향으로 연장된 복수의 워드라인; 및 상기 필라 각각의 상부에 접속된 복수의 캐패시터를 포함한다.
본 기술은 더블사이드콘택(Double-side-contact) 공정 및 풀리-실리사이드화공정(Fully-silicidation)을 이용하여 필라 아래에 직접 접촉하는 매립비트라인을 형성하므로써 인접한 매립비트라인간의 기생캐패시턴스를 낮출 수 있고, 매립비트라인 사이에 에어갭을 형성하므로써 기생캐패시턴스를 더욱더 감소시킬 수 있는 효과가 있다.
아울러, 본 기술은 매립비트라인의 재료로서 금속실리사이드를 적용함에 따라 매립비트라인의 시트저항(Rs)을 감소시킬 수 있는 효과가 있다.
도 1은 종래기술의 매립비트라인을 도시한 도면이다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 매립비트라인을 구비한 반도체장치을 도시한 도면이다.
도 3a는 도 2a의 A-A'선에 따른 반도체장치를 도시한 도면이다.
도 3b는 도 2a의 B-B'선에 따른 반도체장치를 도시한 도면이다.
도 4a 내지 도 4n은 본 발명의 실시예들에 따른 매립비트라인 형성 방법을 설명하기 위한 제1예를 도시한 도면이다.
도 5a 내지 도 5d는 본 발명의 실시예들에 따른 매립비트라인 형성 방법을 설명하기 위한 제2예를 도시한 도면이다.
도 6a 내지 도 6l은 본 발명의 실시예들에 따른 매립비트라인 형성 방법을 설명하기 위한 제3예를 도시한 도면이다.
도 7a 내지 도 7c는 본 발명의 실시예들에 따른 매립비트라인 형성 방법을 설명하기 위한 제4예를 도시한 도면이다.
도 8a 내지 도 8e는 본 발명의 실시예들에 따른 매립비트라인을 포함한 반도체장치 형성 방법의 일예를 도시한 도면이다.
도 8f는 도 8e의 D-D'선에 따른 단면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 매립비트라인을 구비한 반도체장치를 도시한 도면이다. 도 3a는 도 2a의 A-A'선에 따른 반도체장치를 도시한 도면이고, 도 3b는 도 2a의 B-B'선에 따른 반도체장치를 도시한 도면이다.
도 2a, 도 2b, 도 3a 및 도 3b를 참조하면, 반도체장치는 매립비트라인(104), 필라(103) 및 워드라인(105)을 포함한다. 반도체기판(101)에 복수의 바디(102)와 복수의 필라(103)가 형성된다. 반도체기판(101), 바디(102) 및 필라(103)는 일체형으로 제공될 수 있다. 실시예들에 있어서, 반도체기판(101), 바디(102) 및 필라(103)는 실리콘함유 재료를 식각하여 구분될 수 있다. 각각의 바디(102) 상에 복수의 필라(103)가 형성된다. 즉, 하나의 바디(102) 상에 복수의 필라(103)가 형성된다. 복수의 바디(102)는 반도체기판(101) 상에서 어느 한 방향으로 연장되어 형성되며, 서로 분리되어 있다. 바디(102)는 선형(Linear)이다. 바디(102)는 반도체기판(101) 상에서 수직 방향으로 형성될 수 있고, 필라(103)는 바디(102) 상에서 수직방향으로 형성될 수 있다. 예를 들어 반도체기판(101)과 바디(102)는 직교할 수 있고, 바디(102)와 필라(103)는 직교할 수 있다. 복수의 필라(103)는 바디(102) 상에서 서로 분리되어 형성된다. 복수의 필라(103)는 매트릭스(Matrix) 구조의 어레이(array) 배치를 가질 수 있다.
반도체기판(101)은 실리콘함유 재료를 포함하는데, 예를 들어 실리콘기판, 실리콘저마늄기판, SOI(Silicon On Insulator) 기판을 포함할 수 있다. 바디(102), 필라(103) 및 반도체기판(101)이 동일 재료를 포함할 수 있으므로, 바디(102)와 필라(103)는 실리콘함유 재료를 포함한다. 바디(102)와 필라(103)는 실리콘, 실리콘저마늄을 포함한다.
필라(103)는 수직채널트랜지스터의 소스/드레인영역 및 채널영역이 형성되는 구조이다. 예컨대, 필라(103)는 제1소스/드레인영역, 제2소스/드레인영역 및 수직채널영역을 포함할 수 있다. 제1소스/드레인영역 및 제2소스/드레인영역 중 어느 하나의 소스/드레인영역은 매립비트라인(104)과 연결될 수 있다. 다른 하나의 소스/드레인영역은 캐패시터와 연결될 수 있다. 제1소스/드레인영역, 수직채널영역 및 제2소스/드레인영역은 수직방향으로 연결될 수 있다. 제1소스/드레인영역과 제2소스/드레인영역은 수직채널영역과 NPN 접합 또는 PNP 접합을 형성할 수 있다. 예를 들어, 제1소스/드레인영역 및 제2소스/드레인영역이 제1도전형의 불순물들로 도핑된 경우, 수직채널영역은 제1도전형의 반대인 제2도전형의 불순물들로 도핑될 수 있다. 잘 알려진 바와 같이, 제1도전형의 불순물들이 N형 불순물인 경우, 제2도전형의 불순물들은 P형 불순물을 포함한다. 반대로, 제1도전형의 불순물들이 P형 불순물인 경우, 제2도전형의 불순물들은 N형 불순물을 포함한다. 수직채널트랜지스터가 NMOSFET인 경우, 제1소스/드레인영역, 수직채널영역 및 제2소스/드레인영역은 NPN 접합을 형성할 수 있다.
매립비트라인(104)은 바디(102) 내에 형성된다. 따라서, 매립비트라인(104)은 제1방향으로 연장될 수 있다. 매립비트라인(104)은 금속성물질을 포함한다. 매립비트라인(104)은 금속실리사이드를 포함할 수 있다. 금속실리사이드는 폴리실리콘보다 저항이 낮은 물질이다. 이로써 매립비트라인(104)은 저저항을 갖는다. 매립비트라인(104)은 실리사이데이션(Silicidation) 공정을 통해 형성할 수 있다. 바람직하게, 매립비트라인(104)은 풀리-실리사이데이션(Fully-silicidation) 공정에 의해 형성할 수 있다. 풀리-실리사이데이션 공정은 실리콘함유재료를 모두 실리사이데이션하는 공정이다. 매립비트라인(104)은 티타늄실리사이드(TiSix), 텅스텐실리사이드(WSix), 코발트실리사이드(CoSix), 니켈 실리사이드(NiSix) 등의 준귀금속(Near-noble metal) 및 내화 금속(Refractory metal)을 포함하는 금속 실리사이드를 사용하여 형성될 수 있다. 금속 실리사이드는 스퍼터링 공정, 화학기상증착(CVD) 공정, 원자층증착(ALD) 공정 등을 통해 도전막을 형성한 후에 실리사이데이션 공정을 수행하여 얻어질 수 있다. 도전막은 준귀금속 및 내화 금속을 포함할 수 있다. 인접하는 매립비트라인(104)은 트렌치(106)에 의해 서로 분리된다. 도시하지 않았으나, 이웃하는 매립비트라인(104) 사이의 트렌치(106) 내에는 절연막이 매립될 수 있다. 또한, 에어갭을 갖는 절연막이 매립될 수도 있다. 여기서, 절연막은 산화물을 포함할 수 있다.
워드라인(105)은 필라(103)의 측벽에 형성되는데, 필라(103)의 측벽에 수직으로 형성된다. 따라서, 수직워드라인이라고도 한다. 워드라인(105)은 필라(103)의 양측벽에 형성되므로, 더블 워드라인(Double wordline) 구조를 가질 수 있다. 더블 워드라인 구조라 하더라도 각각의 워드라인의 끝단은 서로 연결될 수 있다. 필라(103)가 채널이 형성되는 영역이므로, 워드라인(105)에 의해 수직채널이 형성된다. 이로써, 제1소스/드레인, 수직채널 및 제2소스/드레인을 포함하는 수직채널트랜지스터가 형성된다. 워드라인(105)은 제1방향(매립비트라인의 연장 방향)에 대하여 직교하는 제2방향을 따라 연장될 수 있다. 워드라인(105)은 금속성물질을 포함한다. 워드라인(105)는 티타늄질화물(TiN), 텅스텐질화물과 텅스텐의 적층(WN/W) 등을 포함할 수 있다. 워드라인(105)과 매립비트라인(104)은 이격되어 형성될 수 있다. 이를 위해 워드라인(105)과 매립비트라인(104) 사이에 절연물이 더 형성될 수 있다. 여기서, 절연물은 실리콘산화물 등을 포함한다. 도 2b에 도시된 바와 같이, 워드라인(105)은 필라(103)를 감싸면서 제1방향(매립비트라인의 연장 방향)에 대하여 직교하는 제2방향을 따라 연장될 수 있다.
상술한 바에 따르면, 바디(102) 내에 매립비트라인(104)이 형성된다. 따라서, 인접하는 매립비트라인(104)은 트렌치(106)에 충분히 이격되고, 인접한 비트라인(104)간의 기생캐패시턴스(CB)가 감소한다.
도 4a 내지 도 4n은 본 발명의 실시예들에 따른 매립비트라인 형성 방법을 설명하기 위한 제1예를 도시한 도면이다.
도 4a에 도시된 바와 같이, 반도체기판(21) 상에 하드마스크막(22)을 형성한다. 반도체기판(21)은 실리콘함유 재료를 포함하는데, 예를 들어 실리콘기판, 실리콘저마늄기판을 포함한다. 하드마스크막(22)은 질화막을 포함한다. 하드마스크막(22)은 산화막과 질화막을 포함하는 다층 구조(Multi-layers)일 수 있다. 예를 들어, 하드마스크막(22)은 하드마스크질화막(HM Nitride)과 하드마스크산화막(HM Oxide)의 순서로 적층될 수 있다. 또한, 하드마스크막(22)은 하드마스크질화막, 하드마스크산화막, 하드마스크실리콘산화질화막(HM SiON) 및 하드마스크카본막(HM Carbon)의 순서로 적층될 수도 있다. 하드마스크질화막을 포함하는 경우에는 반도체기판(21)과 하드마스크막(22) 사이에 패드산화막(Pad oixde)이 더 형성될 수 있다. 패드산화막은 하드마스크막(22)을 형성하는 동안 발생되는 스트레스를 감소시킬 수 있다. 패드산화막은 실리콘산화물을 포함할 수 있다. 하드마스크막(22)은 미도시된 감광막패턴을 이용하여 형성된다. 하드마스크막(22)은 제1방향으로 연장되어 형성된다. 하드마스크막(22)은 복수의 필라구조물을 형성하기 위하여 이용될 수 있다. 복수의 필라 구조물은 수직채널트랜지스터의 형성에 이용된다. 예를 들면, 수직채널트랜지스터는 소스영역, 드레인영역 및 채널영역을 구비할 수 있으며, 채널영역은 소스영역과 드레인영역 사이에 위치하고, 반도체기판(21)의 표면에 대하여 수직한 방향으로 배치될 수 있다. 수직채널트랜지스터는 향상된 집적도와 동작 특성을 가지며, 이에 따라 메모리장치의 메모리셀에 적용될 수 있다.
하드마스크막(22)을 식각마스크로 이용하여 트렌치 식각 공정(Trench etch process)을 진행한다. 예컨대, 하드마스크막(22)을 식각장벽으로 반도체기판(21)을 일정 깊이 식각하여 바디(24)를 형성한다. 바디(24)는 트렌치(23)에 의해 서로 분리된다. 바디(24)는 2개의 측벽(Both Sidewall)을 갖는다. 트렌치 식각 공정은 비등방성식각(Anisotropic etch)을 포함한다. 반도체기판(21)이 실리콘기판인 경우, 비등방성식각은 Cl2, CCl4 등의 클로린계열 가스, HBr 등의 브로마이드계열 가스 및 O2 가스의 혼합 가스를 이용한다. 트렌치(23)에 의해 복수의 바디(24)가 서로 분리되고, 바디(24)는 반도체기판(21)의 표면에서 수직 방향으로 연장되어 형성된다. 바디(24)는 서로 대향하는 양측벽(Both sidewall)을 갖는다. 평면으로 볼때, 바디(24)는 트렌치(23)에 의해 분리되는 선형(Linear) 형태가 된다.
위와 같이, 바디(24)를 형성하면, 반도체기판(21) 상에 바디(24)와 하드마스크막(22)을 포함하는 복수의 구조물이 형성된다. 복수의 구조물은 트렌치(23)에 의해 서로 분리된다. 후술하겠지만, 바디(24)의 상부는 후속에 식각되어 필라(Pillar)가 된다.
도 4b에 도시된 바와 같이, 바디(24)가 형성된 구조의 전면에 선택비를 갖는 보호막들을 형성한다. 여기서, 보호막은 제1보호막(25)과 제2보호막(26)을 적층할 수 있다. 제1보호막(25)과 제2보호막(26)은 산화막, 질화막, 실리콘막, Ti, Co, Ru, Al, Cu, W 및 이들의 화합물 등을 포함할 수 있다. 제1보호막(25)과 제2보호막(26)이 선택비를 가져야 하므로, 제1보호막(25)과 제2보호막(26)은 서로 다른 물질이 선택된다. 예를 들어, 제1보호막(25)으로서 산화막이 사용되면, 제2보호막(26)은 산화막과 선택비를 갖는 물질이 선택된다. 제1보호막(25)이 산화막이면, 제2보호막(26)은 질화막이 사용될 수 있다.
도 4c에 도시된 바와 같이, 제2보호막(26)을 포함한 전면에 바디(24) 사이의 트렌치(23)를 갭필하는 제1희생막(27)을 형성한다. 제1희생막(27)은 제1 및 제2보호막(25, 26)과 선택비를 갖는 물질이 바람직하다. 제1희생막(27)은 산화막, 질화막, 실리콘막, Ti, Co, Ru, Al, Cu, W 및 이들의 화합물 등을 포함할 수 있다. 여기서, 제1희생막(27)은 제1 및 제2보호막(25, 26)으로 사용되는 물질과 중복될 수 있으나, 선택비를 갖도록 서로 다른 물질이 사용된다. 이하, 제1희생막(27)으로서 실리콘막이 사용될 수 있다.
도 4d에 도시된 바와 같이, 제1희생막(27)을 평탄화한다. 제1희생막(27)의 평탄화는 화학적기계적연마(Chmiecal Mechanical Polishing; CMP) 공정을 포함한다. 연속하여 에치백 공정(Etch-back process)을 진행한다. 이와 같은 에치백 공정에 의해 리세스된 제1희생막패턴(27A)이 형성된다. 에치백공정시, 제2보호막(26)은 제1희생막(27)과 선택비를 가지므로 식각되지 않는다.
도 4e에 도시된 바와 같이, 리세스된 제1희생막패턴(27A)에 의해 노출되어 있는 제2보호막(26)을 선택적으로 제거한다. 이로써, 제1희생막패턴(27A)과 동일한 높이를 갖는 제2보호막패턴(26A)이 형성된다. 제2보호막을 제거하기 위해 습식식각(Wet etch) 또는 건식식각이 적용될 수 있다.
도 4f에 도시된 바와 같이, 제2보호막패턴(26A)이 형성된 구조의 전면에 제2희생막(28)을 형성한다. 제2희생막(28)은 트렌치(23)를 갭필한다. 제2희생막(28)은 제1보호막(25)과 선택비를 갖는 물질이 바람직하다. 제2희생막(28)은 산화막, 질화막, 실리콘막, Ti, Co, Ru, Al, Cu, W 및 이들의 화합물 등을 포함할 수 있다. 여기서, 제2희생막(28)은 제1보호막(25)으로 사용되는 물질과 중복될 수 있으나, 선택비를 갖도록 서로 다른 물질이 사용된다. 이하, 실시예에서 제2희생막(28)으로서 실리콘막이 사용될 수 있다.
이어서, 제2희생막(28)을 평탄화한다. 제2희생막(28)의 평탄화는 화학적기계적연마(Chmiecal Mechanical Polishing; CMP) 공정을 포함한다. 연속하여 에치백 공정(Etch-back process)을 진행한다. 이와 같은 에치백 공정에 의해 리세스된 제2희생막패턴(28A)이 형성된다. 에치백공정시, 제1보호막(25)은 제2희생막(28)과 선택비를 가지므로 식각되지 않는다.
도 4g에 도시된 바와 같이, 제2희생막패턴(28A)를 포함한 전면에 제3보호막(29)을 형성한다. 여기서, 제3보호막(29)은 산화막, 질화막, 실리콘막, Ti, Co, Ru, Al, Cu, W 및 이들의 화합물 등을 포함할 수 있다. 제3보호막(29)은 제1보호막(25)과 선택비를 갖는 물질이다. 따라서, 제1보호막(25)과 제3보호막(29)은 서로 다른 물질이 선택된다. 예를 들어, 제1보호막(25)으로서 산화막이 사용되면, 제3보호막(29)은 산화막과 선택비를 갖는 물질이 선택된다. 제1보호막(25)이 산화막이면, 제3보호막(29)은 질화막이 사용될 수 있다.
도 4h에 도시된 바와 같이, 스페이서식각을 통해 제3보호막(29)을 선택적으로 식각한다. 이에 따라, 제3보호막패턴(29A)이 형성된다. 제3보호막패턴(29A)은 바디(24) 및 하드마스크막(22)의 측벽을 덮는 스페이서 형태가 된다. 제3보호막패턴(29A)은 제2희생막패턴(28A) 상부에서 바디(24)의 측벽을 덮는 높이를 갖는다. 제3보호막패턴(29A)은 제1보호막(25)을 덮는다. 제3보호막패턴(29A)에 의해 하부의 제2희생막패턴(28A)이 노출된다.
다음으로, 제2희생막패턴(28A)을 선택적으로 제거한다. 제2희생막패턴(28A)은 건식식각 또는 습식식각을 이용하여 제거한다.
이와 같이 제2희생막패턴(28A)을 제거하면, 제3보호막패턴(29A)과 제2보호막패턴(26A) 사이에 예비 오픈부(30A, 30B)가 형성된다. 예비 오픈부(30A, 30B)는 제1보호막(25)의 일부를 노출시킨다. 예비 오픈부(30A, 30B)는 바디(24)의 측벽을 따라 연장된 라인 형태를 갖고 오픈된다. 특히, 예비 오픈부(30A, 30B)는 바디(24)의 양측벽에서 동시에 오픈된다.
도 4i에 도시된 바와 같이, 예비 오픈부(30A, 30b)에 의해 노출되어 있는 제1보호막(25)의 일부를 선택적으로 제거한다. 이로써, 오픈부(31A, 31B)가 형성된다. 오픈부(31A, 31B)가 형성된 바디(24)의 측벽은 제1보호막패턴(25A), 제2보호막패턴(26A) 및 제3보호막패턴(29A)에 의해 덮혀 있다. 오픈부(31A, 31B)를 기준으로 하여 바디(24)의 하부 측벽은 제1보호막패턴(25A)과 제2보호막패턴(26A)이 덮고, 바디(24)의 상부 측벽은 제1보호막패턴(25A)과 제3보호막패턴(29A)이 덮는다. 오픈부(31A, 31B) 형성시 하드마스크막(22) 상부에 형성된 제1보호막도 동시에 제거될 수 있다.
오픈부(31A, 31B)는 바디(24)의 측벽을 따라 연장된 라인 형태를 갖고 오픈될 수 있다. 특히, 오픈부(31A, 31B)는 바디(24)의 양측벽에서 동시에 형성된다. 따라서, 오픈부(31A, 31B)를 형성하기 위한 일련의 공정을 '더블사이드콘택(Double-side-Contact; DSC) 공정'이라 한다. 더블사이드콘택 공정은 종래의 OSC 공정과 대비된다. OSC 공정은 바디의 양측벽 중 어느 하나의 측벽만을 오픈시키는 공정이나, 더블사이드콘택(DSC) 공정은 바디(24)의 양측벽을 오픈시키는 공정이다.
상술한 바와 같은 더블사이드콘택(DSC) 공정은 OSC 공정과 다르게 공정이 단순하다. 또한, 틸트이온주입 및 OSC 마스크를 사용하지 않아도 된다. 특히, 오픈부(31A, 31B)의 높이를 균일하게 형성할 수 있다.
도 4j에 도시된 바와 같이, 플라즈마 도핑(Plasma doping, 32)을 실시한다. 이때, 오픈부(31A, 31B)에 의해 노출되어 있는 바디(24)의 측벽 일부가 도핑된다. 이에 따라, 제1소스/드레인영역(33)이 형성된다. 제1소스/드레인영역(33)은 수직채널트랜지스터의 소스영역 또는 드레인영역이 된다.
플라즈마 도핑(32)은 도핑 소스를 플라즈마 상태로 여기되고, 여기된 플라즈마 내의 도펀트 이온을 시료에 주입하는 도핑 방법이다. 이때, 시료에 바이어스(bias) 전압을 인가하면, 플라즈마 내의 도펀트 이온들을 한꺼번에 시료의 전면에 도핑할 수 있다. 여기서, 바이어스 전압은 '도핑에너지(Doping energy)'라고도 일컫는다.
플라즈마 도핑(32)은 도핑에너지(Doping energy), 도핑도즈(Doping dose) 및 도핑소스(Doping source)를 이용하여 실시한다.
도핑소스는 제1소스/드레인영역(33)에 도핑되는 도펀트(Dopant)를 함유하는 물질이다. 도핑소스는 도펀트가스(Dopant gas)를 포함한다. 도핑소스는 비소(Arsenic; As), 인(Phosphorus; P) 등을 함유한 도펀트가스를 이용한다. 예를 들어, 도핑소스는 AsH3 또는 PH3를 포함한다. 인(P)과 비소(As)는 N형 도펀트(N type dopant)로 알려져 있다. 또한, 도핑소스는 보론(Boron; B)을 함유한 도펀트가스를 이용할 수도 있다. 보론은 P형 도펀트(P type dopant)로 알려져 있다.
도핑에너지는 반도체기판(21)에 인가되는 바이어스 전압을 일컫는다. 도핑에너지는 바디(24)에도 인가된다. 따라서, 측면 방향의 플라즈마 도핑(32)이 가능하다. 또한, 여기된 플라즈마 중의 이온들의 충돌에 의해서도 측면 방향의 플라즈마 도핑(32)이 가능하다.
도핑도즈는 도펀트의 주입량을 일컫는다. 도핑도즈는 1×1015 ∼1×1017atoms/cm2으로 한다. 이와 같은 범위의 도핑도즈를 사용하여 플라즈마 도핑(32)을 실시하면, 제1소스/드레인영역(33)에 도핑된 도펀트(dopant)는 적어도 1×1020atoms/cm3 이상의 도핑농도(Doping concentration)를 갖는다.
플라즈마 도핑(32)을 위해 플라즈마를 여기시키는 가스를 주입(Flow)할 수 있다. 플라즈마를 여기시키는 가스는 아르곤(Ar), 헬륨(He) 등을 포함한다.
상술한 바에 따르면, 플라즈마 도핑(32)은 틸트 각도가 필요없으므로 주변의 구조물에 의한 새도우효과없이 도핑이 가능하다. 이에 따라, 원하는 위치에 제1소스/드레인영역(33)을 형성한다. 아울러, 도핑에너지를 조절하므로써 제1소스/드레인영역(33)이 양쪽 오픈부에서 동시에 형성시킬 수 있다. 따라서, 양쪽 오픈부에서 동시에 형성되는 제1소스/드레인영역(33)은 서로 연결되어 하나의 영역이 될 수 있다.
제1소스/드레인영역(33)을 형성하는 다른 방법으로는 도펀트가 인시튜 도핑된 도프드 폴리실리콘을 이용할 수 있다. 예컨대, 도프드 폴리실리콘을 갭필한 후 어닐하므로써 도프드 폴리실리콘 내 도펀트를 바디 내부로 확산시킬 수 있다.
도 4k에 도시된 바와 같이, 오픈부(31A, 31B)를 포함한 전면에 도전막(34)을 형성한다. 여기서, 도전막(34)은 준귀금속, 내화금속 등의 금속을 포함한다. 도전막(34)은 실리사이데이션(Silicidation)이 가능한 금속을 포함한다. 예컨대, 도전막(34)은 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 텅스텐(W), 백금(Pt) 또는 팔라듐(Pd) 중에서 선택된 어느 하나를 포함한다. 도전막(34)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 형성한다. 도전막(34)의 증착두께는 적어도 오픈부(31A, 31B)를 매립하는 두께가 되도록 한다. 이러한 두께는 후속 실리사이드화공정시 완전히 실리사이드화가 가능하도록 하기 위함이다.
도 4l에 도시된 바와 같이, 어닐(35)을 실시한다. 이에 따라, 도전막(34)과 바디(24)가 반응하는 실리사이데이션(Silicidation)이 이루어진다. 도전막(34)이 금속이고, 바디(24)의 재질이 실리콘을 함유하므로, 도전막(34)과 바디(24)의 반응에 의해 금속실리사이드(Metal-silicide, 36)가 형성된다. 금속실리사이드(36)는 코발트실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 니켈실리사이드, 텅스텐실리사이드, 백금실리사이드 또는 팔라듐실리사이드 중에서 선택된 어느 하나를 포함한다. 어닐(35)은 급속어닐(Rapid Thermal Anneal)을 포함한다. 급속어닐(RTA)은 바디(24) 및 도전막(34)의 종류에 따라서 다른 온도로 수행될 수 있다. 예컨대, 도전막(34)이 코발트(Co)를 이용하는 경우에는 어닐 온도 범위가 400℃ 내지 800℃인 것이 바람직하다. 금속실리사이드(36)는 완전 실리사이드화된 형태(Fully silicided; FUSI)가 되도록 형성하는 것이 바람직하다. 실리사이데이션이 바디(24)의 양측벽으로부터 충분히 진행되도록 하여 오픈부에 의해 노출된 바디(24)의 일부를 완전 실리사이드화시킨다. 완전 실리사이드화에 의해 금속실리사이드(36)가 바디(24)의 내부에 형성된다.
금속실리사이드(36) 형성후에는 미반응 도전막(34A)이 잔류한다. 위와 같은 실리사이드화공정에 의해 형성된 금속실리사이드(36)는 매립비트라인(BBL)이 된다. 이하, 금속실리사이드를 매립비트라인(36)이라 한다.
도 4m에 도시된 바와 같이, 미반응 도전막(34A)을 제거한다. 이때, 미반응 도전막(34A)은 습식식각을 이용하여 제거할 수 있다.
한편, 도전막(34)이 코발트인 경우 코발트실리사이드를 형성하기 위해 적어도 2회의 급속어닐(RTA)을 실시한다. 예컨대, 1차 어닐과 2차 어닐을 실시한다. 1차 어닐은 400∼600℃의 온도에서 진행하고, 2차 어닐은 600∼800℃의 온도에서 진행한다. 1차 어닐에 의해 'CoSix(x=0.1∼1.5)'상을 갖는 코발트실리사이드가 형성된다. 2차 어닐에 의해 'CoSi2 상'의 코발트실리사이드로 변환된다. 코발트실리사이드 중에서 'CoSi2' 상을 갖는 코발트실리사이드가 비저항이 가장 낮다. 1차 어닐과 2차 어닐 사이에 미반응 코발트를 제거해준다. 미반응 코발트는 황산(H2SO4)과 과수(H2O2)의 혼합케미컬을 이용하여 제거할 수 있다.
도 4n에 도시된 바와 같이, 트렌치(23)를 갭필하는 층간절연막(37)을 전면에 형성한다. 층간절연막(37)은 BPSG 등의 산화물을 포함할 수 있다. 층간절연막(37)은 하드마스크막(22)의 표면이 노출되도록 평탄화가 수행될 수 있다.
도 5a 내지 도 5d는 본 발명의 실시예들에 따른 매립비트라인 형성 방법을 설명하기 위한 제2예를 도시한 도면이다. 제2예는 제1예의 변형예로서, 이웃하는 매립비트라인(36) 사이에 에어갭(Air gap, 40)을 형성하고 있다. 도 4l에 도시된 매립비트라인(36)을 형성한 이후에 에어갭을 형성한다.
도 5a에 도시된 바와 같이, 미반응 도전막(34A)을 에치백한다. 이로써, 바디(24)의 측벽부에 스페이서 형태의 미반응 도전막(34B)이 잔류한다.
도 5b에 도시된 바와 같이, 미반응 도전막(34B) 상에 트렌치(23)를 갭필하도록 제1절연막(38)을 형성한다. 이어서, 제1절연막(38)을 일정 깊이 리세스시킨다. 이에 따라, 트렌치(23)를 부분 갭필하는 제1절연막(38)이 잔류한다. 제1절연막(38)은 실리콘산화물, 실리콘질화물 등을 포함할 수 있다. 제1절연막(38)의 리세스 깊이는 적어도 매립비트라인(36)이 상부 표면 높이가 되도록 한다.
도 5c에 도시된 바와 같이, 미반응 도전막(34B)을 선택적으로 제거한다. 이로써, 트렌치(23) 내부에는 제1절연막(38)만 잔류하며, 매립비트라인(36)의 양측벽이 다시 노출된다.
도 5d에 도시된 바와 같이, 제1절연막(38) 상에 제2절연막(39)을 갭필한다. 제2절연막(39)은 BPSG 등의 산화물을 포함할 수 있다. 제2절연막(39)은 하드마스크막(22)의 표면이 노출되도록 평탄화가 수행될 수 있다. 제2절연막(39) 형성시 제1절연막(38)과 매립비트라인(36) 사이에 에어갭(40)이 형성된다. 즉, 제2절연막(39)이 제1절연막(38)에 의해 트렌치(23)의 바닥부까지 갭필되지 않는다. 위와 같이, 에어갭(40)이 형성되도록 플라즈마-인핸스드 화학기상증착법(PECVD)이 적용될 수 있다.
제2예에 따르면, 이웃하는 매립비트라인(36) 사이에 에어갭(40)이 형성되므로써, 매립비트라인(36)간의 기생캐패시턴스를 더욱더 감소시킬 수 있다.
도 6a 내지 도 6l은 본 발명의 실시예들에 따른 매립비트라인 형성 방법을 설명하기 위한 제3예를 도시한 도면이다.
도 6a에 도시된 바와 같이, 반도체기판(41) 상에 하드마스크막(42)을 형성한다. 반도체기판(41)은 실리콘함유 재료를 포함하는데, 예를 들어 실리콘기판, 실리콘저마늄기판을 포함한다. 하드마스크막(42)은 질화막을 포함한다. 하드마스크막(42)은 산화막과 질화막을 포함하는 다층 구조(Multi-layers)일 수 있다. 예를 들어, 하드마스크막(42)은 하드마스크질화막(HM Nitride)과 하드마스크산화막(HM Oxide)의 순서로 적층될 수 있다. 또한, 하드마스크막(42)은 하드마스크질화막, 하드마스크산화막, 하드마스크실리콘산화질화막(HM SiON) 및 하드마스크카본막(HM Carbon)의 순서로 적층될 수도 있다. 하드마스크질화막을 포함하는 경우에는 반도체기판(41)과 하드마스크막(42) 사이에 패드산화막(Pad oixde)이 더 형성될 수 있다. 패드산화막은 하드마스크막(22)을 형성하는 동안 발생되는 스트레스를 감소시킬 수 있다. 패드산화막은 실리콘산화물을 포함할 수 있다. 하드마스크막(42)은 미도시된 감광막패턴을 이용하여 형성된다. 하드마스크막(42)은 제1방향으로 연장되어 형성된다.
하드마스크막(42)을 식각마스크로 이용하여 트렌치 식각 공정(Trench etch process)을 진행한다. 예컨대, 하드마스크막(42)을 식각장벽으로 반도체기판(41)을 일정 깊이 식각하여 제1트렌치(43)를 형성한다. 트렌치 식각 공정은 비등방성식각(Anisotropic etch)을 포함한다. 반도체기판(41)이 실리콘기판인 경우, 비등방성식각은 Cl2, CCl4 등의 클로린계열 가스, HBr 등의 브로마이드계열 가스 및 O2 가스의 혼합 가스를 이용한다.
도 6b에 도시된 바와 같이, 제1트렌치(43)를 포함한 전면에 제1보호막(44)을 형성한다. 제1보호막(44)은 산화막, 질화막, 실리콘막, Ti, Co, Ru, Al, Cu, W 및 이들의 화합물 등을 포함할 수 있다.
도 6c에 도시된 바와 같이, 스페이서 식각을 실시한다. 이에 따라, 제1보호막(44)이 식각되어 제1보호막패턴(44A)이 형성된다. 제1보호막패턴(44A)은 스페이서 형태이다.
제1보호막패턴(44A)을 식각마스크로 하여 제1트렌치(43)의 저면을 일정 깊이 식각한다. 이에 따라, 제2트렌치(45)가 형성된다. 제2트렌치(45)는 제1트렌치(43)보다 그 깊이가 얕을 수 있다. 제2트렌치(45)를 형성하는 공정은 트렌치 식각 공정이며, 트렌치 식각 공정은 비등방성식각을 포함한다. 반도체기판(41)이 실리콘기판인 경우, 비등방성식각은 Cl2, CCl4 등의 클로린계열 가스, HBr 등의 브로마이드계열 가스 및 O2 가스의 혼합 가스를 이용한다.
도 6d에 도시된 바와 같이, 제2보호막패턴(46)을 형성한다. 제2보호막패턴(46)은 제2보호막을 증착한 후 스페이서 식각을 통해 형성한다. 제2보호막패턴(46)은 스페이서 형태를 갖는다. 제2보호막패턴(46)은 제1보호막패턴(44A)을 덮고, 아울러 제2트렌치(45)의 양측벽을 덮는다. 제2보호막패턴(46)은 제1보호막패턴(44A)과 선택비를 갖는 물질이 바람직하다. 제2보호막패턴(46)은 산화막, 질화막, 실리콘막, Ti, Co, Ru, Al, Cu, W 및 이들의 화합물 등을 포함할 수 있다. 여기서, 제2보호막패턴(46)은 제1보호막패턴(44A)으로 사용되는 물질과 중복될 수 있으나, 선택비를 갖도록 서로 다른 물질이 사용된다. 일예로, 제1보호막패턴(44A)은 산화막이고, 제2보호막패턴(46)은 질화막이다.
도 6e에 도시된 바와 같이, 제2보호막패턴(46)을 식각마스크로 하여 제2트렌치(45)의 저면을 일정 깊이 식각한다. 이에 따라, 제3트렌치(47)가 형성된다. 제3트렌치(47)는 제1트렌치(43)보다 그 깊이가 얕을 수 있다. 제3트렌치(47)를 형성하는 공정은 트렌치 식각 공정이며, 트렌치 식각 공정은 비등방성식각을 포함한다. 반도체기판(41)이 실리콘기판인 경우, 비등방성식각은 Cl2, CCl4 등의 클로린계열 가스, HBr 등의 브로마이드계열 가스 및 O2 가스의 혼합 가스를 이용한다.
위와 같이, 제3트렌치(47)를 형성하면, 반도체기판(41)에는 제1트렌치(43), 제2트렌치(45) 및 제3트렌치(47)로 이루어진 다중 트렌치(Multi-trench)가 형성된다. 다중 트렌치는 깊이 방향으로 점점 선폭이 작아진다. 이에 따라 각 트렌치의 접점에서는 계단 프로파일이 형성될 수 있다.
그리고, 다중 트렌치(43, 45, 47)에 의해 반도체기판(41)에는 복수의 바디(48)가 형성된다. 바디(48)는 서로 대향하는 양측벽(Both sidewall)을 갖는다. 예컨대, 바디(48)는 제1트렌치(43)에 의한 제1바디, 제2트렌치(45)에 의한 제2바디 및 제3트렌치(47)에 의한 제3바디로 구분될 수 있다.
도 6f에 도시된 바와 같이, 제3트렌치(47)의 표면에 제3보호막(49)을 형성한다. 제3보호막(49)은 제2보호막패턴(46)과 선택비를 갖는 물질이 바람직하다. 제3보호막(49)은 산화막, 질화막, 실리콘막, Ti, Co, Ru, Al, Cu, W 및 이들의 화합물 등을 포함할 수 있다. 여기서, 제3보호막(49)은 제2보호막패턴(46)으로 사용되는 물질과 중복될 수 있으나, 선택비를 갖도록 서로 다른 물질이 사용된다. 예컨대, 제2보호막패턴(46)으로서 질화막이 사용되면 제3보호막(49)은 산화막이 사용될 수 있다. 제3보호막(49)은 열산화법에 의해 형성될 수 있다. 열산화법에 의해 제3트렌치(47)의 표면을 산화시키므로써 제3보호막(49)이 형성될 수 있다. 이때, 제3보호막(49)은 산화막, 특히 실리콘산화막이 된다.
도 6g에 도시된 바와 같이, 제2보호막패턴(46)을 선택적으로 제거한다. 제2보호막패턴(46)은 건식식각 또는 습식식각을 이용하여 제거한다. 예를 들어, 바디(48)가 제1바디, 제2바디 및 제3바디로 구분되었다고 할 때, 제2보호막패턴(46)을 제거하므로써 제2트렌치(45)에 의한 제2바디의 측벽을 노출시킨다.
이와 같이 제2보호막패턴(46)을 제거하면, 제1보호막패턴(44A)과 제3보호막(49) 사이에 오픈부(50A, 50B)가 형성된다. 오픈부(50A, 50B)는 바디(48)의 양측벽을 노출시킨다. 오픈부(50A, 50B)가 형성된 바디(48)의 측벽은 제1보호막패턴(44A)과 제3보호막(49)에 의해 덮혀 있다. 오픈부(50A, 50B)를 기준으로 하여 바디(48)의 하부 측벽은 제3보호막(49)이 덮고, 바디(48)의 상부 측벽은 제1보호막패턴(44A)이 덮는다.
오픈부(50A, 50B)는 바디(48)의 측벽을 따라 연장된 라인 형태를 갖고 오픈될 수 있다. 특히, 오픈부(50A, 50B)는 바디(48)의 양측벽에서 동시에 형성된다. 따라서, 오픈부(50A, 50B)를 형성하기 위한 일련의 공정을 '더블사이드콘택(DSC) 공정'이라 한다. 더블사이드콘택 공정은 종래의 OSC 공정과 대비된다. OSC 공정은 바디의 양측벽 중 어느 하나의 측벽만을 오픈시키는 공정이나, 더블사이드콘택(DSC) 공정은 바디(48)의 양측벽을 오픈시키는 공정이다.
상술한 바와 같은 더블사이드콘택(DSC) 공정은 OSC 공정과 다르게 공정이 단순하다. 또한, 틸트이온주입 및 OSC 마스크를 사용하지 않아도 된다. 특히, 오픈부(50A, 50B)의 높이를 균일하게 형성할 수 있다.
도 6h에 도시된 바와 같이, 제1소스/드레인영역(51)을 형성한다. 제1소스/드레인영역(51)을 형성하기 위해 제1예와 같은 플라즈마 도핑(Plasma doping)을 실시할 수 있다. 플라즈마도핑에 의해 오픈부(50A, 50B)에 의해 노출되어 있는 바디(48)의 측벽 일부가 도핑된다. 이에 따라, 제1소스/드레인영역(51)이 형성된다. 제1소스/드레인영역(52)은 수직채널트랜지스터의 소스영역 또는 드레인영역이 된다. 플라즈마도핑 방법은 제1예를 참조하기로 한다.
제1소스/드레인영역(51)을 형성하는 다른 방법으로는 도펀트가 인시튜 도핑된 도프드 폴리실리콘을 이용할 수 있다. 예컨대, 도프드 폴리실리콘을 갭필한 후 어닐하므로써 도프드 폴리실리콘 내 도펀트를 바디 내부로 확산시킬 수 있다.
도 6i에 도시된 바와 같이, 오픈부(50A, 50B)를 포함한 전면에 도전막(52)을 형성한다. 여기서, 도전막(52)은 준귀금속, 내화금속 등의 금속을 포함한다. 도전막(52)은 실리사이데이션(Silicidation)이 가능한 금속을 포함한다. 예컨대, 도전막(52)은 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 텅스텐(W), 백금(Pt) 또는 팔라듐(Pd) 중에서 선택된 어느 하나를 포함한다. 도전막(52)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)을 이용하여 형성한다. 도전막(52)의 증착두께는 적어도 오픈부(50A, 50B)를 매립하는 두께가 되도록 한다. 이러한 두께는 후속 실리사이데이션 공정시 완전히 실리사이드화가 가능하도록 하기 위함이다.
도 6j에 도시된 바와 같이, 어닐(53)을 실시한다. 이에 따라, 도전막(52)과 바디(48)가 반응하는 실리사이데이션(Silicidation)이 이루어진다. 도전막(52)이 금속이고, 바디(48)의 재질이 실리콘을 함유하므로, 도전막(52)과 바디(48)의 반응에 의해 금속실리사이드(Metal-silicide, 54)가 형성된다. 금속실리사이드(54)는 코발트실리사이드, 티타늄실리사이드, 탄탈륨실리사이드, 니켈실리사이드, 텅스텐실리사이드, 백금실리사이드 또는 팔라듐실리사이드 중에서 선택된 어느 하나를 포함한다. 어닐(53)은 급속어닐(Rapid Thermal Anneal)을 포함한다. 급속어닐(RTA)은 바디(48) 및 도전막(52)의 종류에 따라서 다른 온도로 수행될 수 있다. 예컨대, 도전막(52)이 코발트(Co)를 이용하는 경우에는 어닐 온도 범위가 400℃ 내지 800℃인 것이 바람직하다. 금속실리사이드는(54)는 완전 실리사이드화된 형태(Fully silicided; FUSI)가 되도록 형성하는 것이 바람직하다. 실리사이데이션 공정이 바디(48)의 양측벽으로부터 충분히 진행되도록 하여 완전 실리사이드화시킨다. 완전 실리사이드화에 의해 금속실리사이드(54)가 바디(48)의 내부에 형성된다.
금속실리사이드(54) 형성후에는 미반응 도전막(52A)이 잔류한다.
도 6k에 도시된 바와 같이, 미반응 도전막(52A)을 제거한다. 이때, 미반응 도전막(52A)은 습식식각을 이용하여 제거할 수 있다.
한편, 도전막(52)이 코발트인 경우 코발트실리사이드를 형성하기 위해 적어도 2회의 급속어닐(RTA)을 실시한다. 예컨대, 1차 어닐과 2차 어닐을 실시한다. 1차 어닐은 400∼600℃의 온도에서 진행하고, 2차 어닐은 600∼800℃의 온도에서 진행한다. 1차 어닐에 의해 'CoSix(x=0.1∼1.5)'상을 갖는 코발트실리사이드가 형성된다. 2차 어닐에 의해 'CoSi2 상'의 코발트실리사이드로 변환된다. 코발트실리사이드 중에서 'CoSi2' 상을 갖는 코발트실리사이드가 비저항이 가장 낮다. 1차 어닐과 2차 어닐 사이에 미반응 코발트를 제거해준다. 미반응 코발트는 황산(H2SO4)과 과수(H2O2)의 혼합케미컬을 이용하여 제거할 수 있다.
위와 같은 실리사이데이션 공정에 의해 형성된 금속실리사이드(54)는 매립비트라인(BBL)이 된다. 이하, 금속실리사이드를 매립비트라인(54)이라 한다.
도 6l에 도시된 바와 같이, 다중 트렌치를 갭필하는 층간절연막(55)을 전면에 형성한다. 층간절연막(55)은 BPSG 등의 산화물을 포함할 수 있다. 층간절연막(55)은 하드마스크막(42)의 표면이 노출되도록 평탄화가 수행될 수 있다.
도 7a 내지 도 7c는 본 발명의 실시예들에 따른 매립비트라인 형성 방법을 설명하기 위한 제4예를 도시한 도면이다. 제4예는 제3예의 변형예로서, 이웃하는 매립비트라인(54) 사이에 에어갭(Air gap, 58)을 형성하고 있다. 도 6j에 도시된 매립비트라인(54)을 형성한 이후에 에어갭을 형성한다.
도 7a에 도시된 바와 같이, 미반응 도전막(52A)을 에치백한다. 이로써, 바디(48)의 측벽부에 스페이서 형태의 미반응 도전막(52B)이 잔류한다.
이어서, 미반응 도전막(52B) 상에 다중 트렌치를 갭필하도록 제1절연막(56)을 형성한다. 이어서, 제1절연막(56)을 일정 깊이 리세스시킨다. 이에 따라, 다중 트렌치를 부분 갭필하는 제1절연막(56)이 잔류한다. 제1절연막(56)은 실리콘산화물, 실리콘질화물 등을 포함할 수 있다. 제1절연막(56)의 리세스 깊이는 적어도 매립비트라인(54)이 상부 표면 높이가 되도록 한다.
도 7b에 도시된 바와 같이, 미반응 도전막(52B)을 선택적으로 제거한다. 이로써, 다중 트렌치 내부에는 제1절연막(56)만 잔류하며, 매립비트라인(54)의 양측벽이 다시 노출된다.
도 7c에 도시된 바와 같이, 제1절연막(56) 상에 제2절연막(57)을 갭필한다. 제2절연막(57)은 BPSG 등의 산화물을 포함할 수 있다. 제2절연막(57)은 하드마스크막(42)의 표면이 노출되도록 평탄화가 수행될 수 있다. 제2절연막(57) 형성시 제1절연막(56)과 매립비트라인(54) 사이에 에어갭(58)이 형성된다. 즉, 제2절연막(57)이 제1절연막(56)에 의해 다중 트렌치의 바닥부까지 갭필되지 않는다. 위와 같이, 에어갭(58)이 형성되도록 플라즈마-인핸스드 화학기상증착법(PECVD)이 적용될 수 있다.
제4예에 따르면, 이웃하는 매립비트라인(54) 사이에 에어갭(58)이 형성되므로써, 매립비트라인(54)간의 기생캐패시턴스를 더욱더 감소시킬 수 있다.
상술한 바와 같은 매립비트라인 형성 방법들에 따르면, 더블사이드콘택공정을 통해 바디(24, 48)의 양측벽을 동시에 오픈시키고, 이후 완전 실리사이드화가 되도록 풀리-실리사이데이션 공정을 진행하여 매립비트라인(36, 54)이 되는 금속실리사이드를 형성한다. 금속실리사이드가 바디(24, 48)의 양측벽으로부터 완전 실리사이드화되므로 바디(24, 48) 내에 매립비트라인(36, 54)이 형성된다. 바디(24, 48) 내에 매립비트라인(36, 54)이 직접 형성되는 구조를 'DMBBL(Direct Metal Buried Bitline)'이라 한다. 즉, 트렌치(다중 트렌치 포함) 내에 매립비트라인(36, 54)이 형성되는 것이 아니라, 바디(24, 48) 내에 매립비트라인(36, 54)이 형성된다. 따라서, 인접하는 매립비트라인(36, 54)은 트렌치에 충분히 이격되고, 인접한 비트라인(36, 54)간의 기생캐패시턴스(도 4n 및 도 6l의 'CB' 참조)가 감소한다.
후속하여 바디(24, 48)의 상부가 식각되어 수직채널트랜지스터의 제2소스/드레인영역 및 채널영역이 형성되므로 매립비트라인(36, 54)과 수직채널트랜지스터를 연결하기 위한 콘택플러그가 필요하지 않다.
금속실리사이드를 이용하여 매립비트라인(36, 54)을 형성하므로써 매립비트라인(36, 54)의 저항을 낮출 수 있다. 매립비트라인(36, 54)의 저항이 감소되기 때문에 장치의 동작속도가 빨라진다.
아울러, 제2예 및 제4예에 도시된 바와 같이, 이웃하는 매립비트라인(36, 54) 사이에 에어갭(40, 58)을 형성하므로써 인접한 비트라인(36, 54)간의 기생캐패시턴스를 더욱더 감소시킬 수 있다.
도 8a 내지 도 8e는 본 발명의 실시예들에 따른 매립비트라인을 포함한 반도체장치 형성 방법을 설명하기 위한 일예를 도시한 도면이다. 도 6a 내지 도 6e는 도 4n의 C-C'선에 따른 도면이다.
도 8a에 도시된 바와 같이, 워드라인트렌치(61)를 형성한다. 워드라인트렌치(61)를 형성하기 위해 미도시된 감광막패턴이 사용된다. 감광막패턴을 식각장벽으로 하여 하드마스크막(22)을 식각한다. 연속해서 바디(24)의 상부를 일정 깊이 식각한다. C-C'선에서 도시되지 않지만, 층간절연막(도 4n의 37)도 일정 깊이 식각할 수 있다.
위와 같이, 바디(24)의 상부를 일정 깊이 식각하므로써 바디(24B) 위에 필라(24A)가 형성된다. 바디(24B)와 필라(24A)는 활성영역이 된다. 바디(24B)는 트렌치(23)에 의해 분리되며, 매립비트라인(36)과 동일한 방향으로 연장된 라인 형태이다. 필라(24A)는 바디(24B) 상에서 수직방향으로 연장된 필라이다. 필라(24A)는 셀 단위로 형성된다. 따라서, 하나의 바디(24B) 상에 복수의 필라(24A)가 형성되며, 복수의 필라(24A)는 워드라인트렌치(61)에 의해 서로 분리된다. 워드라인트렌치(61)의 깊이는 매립비트라인(36)을 노출시키지 않는 깊이를 가질 수 있다. 도면부호 '23A'는 트렌치(도 4n의 23)의 바닥면을 설명하기 위한 것이다.
필라(24A)는 수직채널트랜지스터의 소스/드레인영역 및 채널영역이 형성되는 구조이다. 복수의 필라(24A)는 바디(24B) 상에 매트릭스(Matrix) 구조의 어레이(array) 배치를 가질 수 있다.
도 8b에 도시된 바와 같이, 워드라인트렌치(61)를 갭필하도록 워드라인도전막(63)을 형성한다. 워드라인도전막(63) 형성전에 게이트절연막(62)을 형성할 수 있다. 게이트절연막(62)은 필라(24A)의 측벽 및 바디(24B)의 상부표면을 산화시켜 형성할 수 있다. 워드라인도전막(63)은 저저항 물질을 사용한다. 예컨대, 금속성막을 사용할 수 있다. 금속성막은 티타늄막, 티타늄질화막, 텅스텐막 등을 포함할 수 있다.
도 8c에 도시된 바와 같이, 워드라인도전막에 대해 평탄화 및 에치백을 순차적으로 진행하여 리세스된 워드라인도전막(63A)을 잔류시킨다.
도 8d에 도시된 바와 같이, 절연막 증착후 에치백을 실시하여 스페이서(64)를 형성한다. 스페이서(64)는 질화막을 포함할 수 있다.
스페이서(64)를 식각장벽으로 하여 워드라인도전막(63A)을 식각한다. 이에 따라, 필라(24A)의 양측벽에 수직워드라인(63B)이 형성된다. 수직워드라인(63B)은 수직게이트전극(Vertical gate electrode)을 겸한다. 다른 실시예에서, 필라(24A)를 감싸도록 하여 수직워드라인(63B)을 형성할 수 있다. 또 다른 실시예에서 필라(24A)를 에워싸는 환형의 수직게이트전극을 형성한 후에 이웃하는 수직게이트전극들을 서로 연결하는 수직워드라인(63B)을 형성할 수도 있다. 수직워드라인(63B)은 매립비트라인(36)과 교차하는 방향으로 형성된다.
도 8e에 도시된 바와 같이, 수직워드라인(63B) 사이를 절연시키는 워드라인분리막(65)을 형성한다. 워드라인분리막(65)은 산화막 등의 절연막을 포함한다. 워드라인분리막(65)은 수직워드라인(63B)이 형성된 전체 구조 상에 절연막을 형성한 후 평탄화하여 형성할 수 있다.
스토리지노드콘택식각을 실시하여 활성필라(24A)의 상부면을 노출시킨다. 이후, 스토리지노드콘택플러그(SNC, 67)를 형성한다. 스토리지노드콘택플러그(67)를 형성하기 전에 이온주입을 실시하여 제2소스/드레인영역(66)을 형성할 수 있다. 제2소스/드레인영역(66)은 일반적인 이온주입 방법을 적용할 수 있다. 따라서, 필라(24A)는 제2소스/드레인영역(66) 및 수직채널영역을 포함할 수 있다. 수직채널영역은 제1소스/드레인영역(33)과 제2소스/드레인영역(66) 사이에 형성된다. 제2소스/드레인영역(66)은 캐패시터와 연결될 수 있다. 제1소스/드레인영역(33), 수직채널영역 및 제2소스/드레인영역(66)은 수직방향으로 연결될 수 있다. 제1소스/드레인영역(33)과 제2소스/드레인영역(66)은 수직채널영역과 NPN 접합 또는 PNP 접합을 형성할 수 있다. 예를 들어, 제1소스/드레인영역(33) 및 제2소스/드레인영역(66)이 제1도전형의 불순물들로 도핑된 경우, 수직채널영역은 제1도전형의 반대인 제2도전형의 불순물들로 도핑될 수 있다. 잘 알려진 바와 같이, 제1도전형의 불순물들이 N형 불순물인 경우, 제2도전형의 불순물들은 P형 불순물을 포함한다. 반대로, 제1도전형의 불순물들이 P형 불순물인 경우, 제2도전형의 불순물들은 N형 불순물을 포함한다. 수직채널트랜지스터가 NMOSFET인 경우, 제1소스/드레인영역(33), 수직채널영역 및 제2소스/드레인영역(66)은 NPN 접합을 형성할 수 있다.
스토리지노드콘택플러그(67) 상에 캐패시터를 형성한다. 캐패시터는 스토리지노드(Storage node, 68)를 포함한다. 스토리지노드(68)는 실린더(Cylinder) 형태가 될 수 있다. 다른 실시예에서, 스토리지노드(68)는 필라 또는 콘케이브(Concave) 형태가 될 수도 있다. 도시하지 않았지만, 후속하여 유전막 및 상부전극을 형성한다.
도 8f는 도 8e의 D-D'선에 따른 단면도이다.
본 발명에 따른 반도체장치는 메모리셀 및 메모리셀어레이에 포함될 수 있다. 비트라인과 워드라인은 메모리셀어레이와 연결되는 컬럼 디코더 및 로우 디코더에 의해 인가된 전압에 기초하여 데이터를 저장하거나 출력될 수 있다.
본 발명에 따른 메모리셀어레이는 메모리장치에 포함될 수 있다. 메모리장치는 메모리셀어레이(Memory Cell Array), 로우 디코더(Row Decorder), 컬럼 디코더(Column Decorder) 및 센스 앰프(Sense Amplifier) 등을 포함할 수 있다. 로우 디코더는 메모리셀어레이의 워드라인들 중에서 독출 동작 또는 기입 동작을 수행할 메모리셀에 상응하는 워드라인을 선택하여 반도체 메모리 셀 어레이에 워드라인선택 신호를 출력한다. 그리고, 컬럼 디코더는 메모리셀어레이의 비트라인들 중에서 독출 동작 또는 기입 동작을 수행할 메모리 셀에 상응하는 비트라인을 선택하여 메모리셀어레이에 비트라인 선택 신호를 출력한다. 또한, 센스 앰프들은 로우 디코더 및 컬럼 디코더에 의해 선택된 메모리 셀에 저장된 데이터를 센싱한다.
본 발명에 따른 메모리장치는 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며 이에 한정되지 않고 SRAM(Static Random Access Memory), Flash Memory, FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random AccessMemory), PRAM(Phase Change Random Access Memory) 등에 적용될 수 있다.
상술한 메모리장치의 주요 제품 군으로는 데스크탑 컴퓨터, 노트북, 서버에사용되는 컴퓨팅 메모리뿐만 아니라 다양한 스펙(Spec)의 그래픽스 메모리와 최근이동통신의 발달로 세간의 관심이 집중되는 모바일 메모리에 적용될 수 있다. 또한, 메모리 스틱(stick), MMC, SD, CF, xD picture card, USB Flash Device 등과 같은 휴대용 저장매체뿐만 아니라 MP3P, PMP, 디지털 카메라 및 캠코더, 휴대폰 등의 다양한 디지털 어플리케이션에 제공될 수 있다. 또한 반도체 소자의 단품은 물론 MCP(Multi-Chip Package), DOC(disk on chip), Embedded device 등의 기술에도적용될 수 있다. 그리고 CIS(CMOS image sensor)도 적용되어 카메라 폰, 웹 카메라, 의학용 소형 촬영장비 등 다양한 분야에 공급될 수 있다.
본 발명에 따른 메모리장치는 메모리 모듈에 사용될 수 있다. 메모리 모듈은 모듈 기판 상에 탑재된 복수개의 메모리장치들, 메모리장치가 외부의 제어기로부터 제어신호(어드레스 신호, 커맨드 신호, 클럭 신호)를 제공받을 수 있도록 해주는 커맨드 링크 및 메모리장치와 연결되어 데이터를 전송하는 데이터 링크를 포함한다. 여기서, 커맨드 링크 및 데이터 링크는 통상의 반도체 모듈에서 사용되는 것들과 동일 또는 유사하게 형성될 수 있다. 메모리모듈은 모듈 기판의 전면에 8개의 메모리장치들이 탑재되어 있을 수 있고, 또한 모듈 기판의 후면에도 동일하게 메모리장치들이 탑재될 수 있다. 즉, 모듈 기판의 일측 또는 양측에 메모리장치들이 탑재될 수 있으며, 탑재되는 메모리장치의 갯수는 한정되지 않는다. 또한, 모듈 기판의 재료 및 구조도 특별히 제한되지 않는다.
본 발명에 따른 메모리모듈은 메모리시스템에 사용될 수 있다. 메모리시스템은 복수개의 메모리장치들이 탑재된 적어도 하나의 메모리모듈과 외부의 시스템 사이에서 양방향 인터페이스를 제공하여 메모리모듈의 동작을 제어하는 컨트롤러를 포함한다.
본 발명에 따른 메모리시스템은 전자장치에 사용될 수 있다. 전자장치(electronic unit)는 메모리시스템과 이와 전기적으로 연결되는 프로세서(processe)를 포함한다. 여기서, 프로세서는 CPU(CentralProcessing Unit), MPU(Micro Processor Unit), MCU(Micro Controller Unit), GPU(Graphics Processing Unit) 및 DSP(Digital Signal Processor)를 포함한다. 여기서, CPU 또는 MPU는 산술, 논리 연산 유닛인 ALU(Arithmetic Logic Unit)과 명령어를 읽어오고 해석해서 각 유닛을 제어하는 컨트롤 유닛(CU, control unit)을 묶은 형태이다. 프로세서가 CPU 또는 MPU일 경우 전자 유닛은 컴퓨터 기기 또는 모바일 기기를 포함하는 것이 바람직하다. 또한, GPU는 그래픽을 위한 CPU로서 소수점을 가진 숫자들을 계산하는데 사용되는 것으로 그래픽들을 실시간 화면으로 그려주기 위한 프로세스이다. 프로세서가 GPU인 경우 전자 유닛은 그래픽 기기를 포함하는 것이 바람직하다. 그리고, DSP는 아날로그 신호(예를 들면 음성)를 디지털로 고속 변환 후 계산하여 그 결과를 이용하거나 다시 아날로그로 변환하여 사용하는 프로세스를 일컫는다. DSP는 주로 디지털 값을 계산한다. 프로세서가 DSP인 경우 전자장치는 음향 및 영상 기기를 포함하는 것이 바람직하다. 이 외에도 프로세서는 APU(Accelerate Procesor Unit)를 포함하는데 이는 CPU를 GPU에 통합하는 형태로써 그래픽 카드의 역할을 포함하는 형태의 프로세서이다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101 : 반도체기판 102 : 바디
103 : 필라 104 : 매립비트라인
105 : 워드라인

Claims (28)

  1. 반도체기판을 식각하여 복수의 트렌치에 의해 분리되며 양측벽을 갖는 복수의 바디를 형성하는 단계;
    상기 바디의 양측벽 일부를 동시에 노출시키는 오픈부를 갖는 보호막을 형성하는 단계;
    상기 오픈부에 의해 노출된 바디의 일부를 실리사이드화시켜 상기 바디 내에 매립비트라인을 형성하는 단계; 및
    이웃하는 상기 비트라인 사이에 에어갭이 형성되도록 상기 트렌치를 갭필하는 절연막을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 매립비트라인을 형성하는 단계는,
    상기 오픈부를 갖는 보호막 상에 도전막을 형성하는 단계; 및
    어닐을 실시하여 상기 도전막과 바디를 반응시켜 상기 노출된 바디의 일부를 완전 실리사이드화시키는 단계
    를 포함하는 반도체장치 제조 방법.
  3. 제2항에 있어서,
    상기 어닐을 실시하는 단계 이후에,
    상기 도전막 상에 상기 트렌치를 갭필하는 제1절연막을 형성하는 단계;
    상기 제1절연막을 일정 깊이 리세스시키는 단계;
    상기 도전막을 제거하는 단계; 및
    상기 제1절연막 상에 이웃하는 상기 비트라인 사이에 에어갭이 형성되도록 상기 트렌치를 갭필하는 제2절연막을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  4. 제3항에 있어서,
    상기 제1절연막과 제2절연막은 산화막을 포함하는 반도체장치 제조 방법.
  5. 제1항에 있어서,
    상기 오픈부를 갖는 보호막을 형성하는 단계는,
    상기 바디를 포함한 전면에 제1보호막을 형성하는 단계;
    상기 제1보호막 상에 제2보호막을 형성하는 단계;
    상기 제2보호막 상에 상기 트렌치를 갭필하는 제1희생막을 형성하는 단계;
    상기 제1희생막과 제2보호막을 일정 깊이 리세스시키는 단계;
    상기 리세스된 제2보호막 및 제1희생막 상에 상기 트렌치를 갭필하는 제2희생막을 형성하는 단계;
    상기 제2희생막을 일정 깊이 리세스시키는 단계;
    상기 리세스된 제2보호막에 의해 노출된 상기 제1보호막을 덮는 스페이서 형태의 제3보호막을 형성하는 단계;
    상기 제2희생막과 제1희생막을 선택적으로 제거하여 예비 오픈부를 형성하는 단계; 및
    상기 예비 오픈부에 의해 노출되어 있는 제1보호막을 선택적으로 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
  6. 제5항에 있어서,
    상기 제2보호막과 제3보호막은 질화막을 포함하고, 제1희생막과 제2희생막은 폴리실리콘막을 포함하는 반도체장치 제조 방법.
  7. 제5항에 있어서,
    상기 제1보호막은 산화막을 포함하고, 상기 제2보호막과 제3보호막은 질화막을 포함하는 반도체장치 제조 방법.
  8. 반도체기판을 식각하여 서로 대향하는 양측벽을 갖는 바디를 형성하는 단계;
    상기 바디의 양측벽 일부를 동시에 노출시키는 오픈부를 갖는 보호막을 형성하는 단계; 및
    상기 오픈부에 의해 노출된 바디의 일부를 실리사이드화시켜 상기 바디 내에 매립비트라인을 형성하는 단계
    를 포함하는 매립비트라인 형성 방법.
  9. 제8항에 있어서,
    상기 매립비트라인을 형성하는 단계는,
    상기 노출된 바디의 양측벽을 완전 실리사이드화시키는 풀리-실리사이드화 공정을 포함하는 매립비트라인 형성 방법.
  10. 제8항에 있어서,
    상기 매립비트라인을 형성하는 단계는,
    상기 오픈부를 갖는 보호막을 포함한 전면에 도전막을 형성하는 단계;
    어닐을 실시하여 상기 도전막과 바디를 반응시켜 상기 노출된 바디를 완전 실리사이드화시키는 단계
    를 포함하는 매립비트라인 형성 방법.
  11. 제8항에 있어서,
    상기 오픈부를 갖는 보호막을 형성하는 단계는,
    상기 바디를 포함한 전면에 제1보호막을 형성하는 단계;
    상기 제1보호막 상에 제2보호막을 형성하는 단계;
    상기 제2보호막 상에 상기 트렌치를 갭필하는 제1희생막을 형성하는 단계;
    상기 제1희생막과 제2보호막을 일정 깊이 리세스시키는 단계;
    상기 리세스된 제2보호막 및 제1희생막 상에 상기 트렌치를 갭필하는 제2희생막을 형성하는 단계;
    상기 제2희생막을 일정 깊이 리세스시키는 단계;
    상기 리세스된 제2보호막에 의해 노출된 상기 제1보호막을 덮는 스페이서 형태의 제3보호막을 형성하는 단계;
    상기 제2희생막과 제1희생막을 선택적으로 제거하여 예비 오픈부를 형성하는 단계; 및
    상기 예비 오픈부에 의해 노출되어 있는 제1보호막을 선택적으로 제거하는 단계
    를 포함하는 매립비트라인 형성 방법.
  12. 제1바디, 상기 제1바디 아래의 제2바디 및 상기 제2바디 아래의 제3바디를 포함하는 바디와 상기 제2바디의 양측벽을 오픈시키는 오픈부를 갖는 보호막이 피복된 바디 구조물을 형성하는 단계; 및
    상기 오픈부에 의해 노출된 제2바디를 실리사이드화시켜 매립비트라인을 형성하는 단계
    를 포함하는 매립비트라인 형성 방법.
  13. 제12항에 있어서,
    상기 매립비트라인을 형성하는 단계는,
    상기 제2바디의 양측벽을 완전 실리사이드화시키는 풀리-실리사이드화 공정을 포함하는 매립비트라인 형성 방법.
  14. 제12항에 있어서,
    상기 매립비트라인을 형성하는 단계는,
    상기 바디 구조물을 포함한 전면에 도전막을 형성하는 단계; 및
    어닐을 실시하여 상기 도전막과 제2바디를 반응시켜 상기 제2바디를 완전 실리사이드화시키는 단계
    를 포함하는 매립비트라인 형성 방법.
  15. 제12항에 있어서,
    상기 바디구조물을 형성하는 단계는,
    반도체기판을 식각하여 상기 제1바디를 형성하는 단계;
    상기 제1바디의 양측벽을 덮는 제1보호막을 형성하는 단계;
    상기 제1보호막 양측의 반도체기판을 식각하여 제2바디를 형성하는 단계;
    상기 제2바디의 양측벽을 덮는 제2보호막을 형성하는 단계;
    상기 제2보호막 양측의 반도체기판을 식각하여 제3바디를 형성하는 단계;
    상기 제3바디의 양측벽을 덮는 제3보호막을 형성하는 단계;
    상기 제2보호막을 선택적으로 제거하여 상기 제2바디의 양측벽을 노출시키는 단계
    를 포함하는 매립비트라인 형성 방법.
  16. 실리콘함유재료를 식각하여 매립예정영역을 포함하고 양측벽을 갖는 복수의 선형 실리콘 바디를 형성하는 단계;
    상기 매립예정영역의 양측벽을 동시에 노출시키는 오픈부를 갖는 보호막을 형성하는 단계;
    상기 매립예정영역과 접촉하는 금속함유막을 형성하는 단계; 및
    상기 금속함유막과 상기 매립예정영역역을 반응시키되 상기 매립예정영역을 완전 실리사이드화시켜 매립도전체를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  17. 제16항에 있어서,
    상기 매립도전체를 형성하는 단계 이후에,
    이웃하는 상기 매립도전체 사이에 에어갭을 형성하도록 상기 복수의 실리콘 바디 사이에 절연막을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  18. 반도체기판을 식각하여 양측벽을 갖는 바디를 형성하는 단계;
    상기 바디의 양측벽 일부를 동시에 노출시키는 오픈부를 갖는 보호막을 형성하는 단계;
    상기 오픈부에 의해 노출된 바디의 일부를 실리사이드화시켜 상기 바디 내에 매립비트라인을 형성하는 단계;
    상기 매립비트라인 상부의 바디를 식각하여 복수의 필라를 형성하는 단계;
    상기 필라의 측벽에 워드라인을 형성하는 단계; 및
    상기 필라의 상부에 연결되는 캐패시터를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  19. 제1바디, 상기 제1바디 아래의 제2바디 및 상기 제2바디 아래의 제3바디를 포함하는 바디와 상기 제2바디의 양측벽을 오픈시키는 오픈부를 갖는 보호막이 피복된 바디 구조물을 형성하는 단계;
    상기 오픈부에 의해 노출된 제2바디를 실리사이드화시켜 매립비트라인을 형성하는 단계;
    상기 매립비트라인 상부의 제1바디를 식각하여 복수의 필라를 형성하는 단계;
    상기 필라의 측벽에 워드라인을 형성하는 단계; 및
    상기 필라의 상부에 연결되는 캐패시터를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  20. 반도체기판 상에 복수의 트렌치에 의해 분리되어 형성된 복수의 바디;
    상기 바디 내에 매립된 금속실리사이드를 포함하는 복수의 비트라인; 및
    상기 트렌치에 매립되며 이웃하는 상기 비트라인 사이에 에어갭을 제공하는 절연막
    을 포함하는 반도체장치.
  21. 제20항에 있어서,
    상기 바디 상에 수직하게 형성된 복수의 필라를 포함하는 복수의 수직채널트랜지스터;
    상기 필라의 측벽에 형성되며 상기 비트라인에 직교하는 방향으로 연장된 복수의 워드라인; 및
    상기 필라 각각의 상부에 접속된 복수의 캐패시터
    를 더 포함하는 반도체장치.
  22. 제21항에 있어서,
    상기 필라는 상기 매립비트라인과 접속하는 제1소스/드레인과 상기 캐패시터와 접속하는 제2소스/드레인을 포함하는 반도체장치.
  23. 제20항에 있어서,
    상기 절연막은 산화막을 포함하는 반도체장치.
  24. 제20항에 있어서,
    상기 바디는 실리콘이 함유되고, 상기 금속실리사이드는 준귀금속 또는 내화금속의 실리사이드를 포함하는 반도체장치.
  25. 제20항에 있어서,
    상기 절연막은,
    상기 에어갭을 제공하는 제1절연막과 상기 제1절연막 상에서 상기 트렌치를 갭필하는 제2절연막을 포함하는 반도체장치.
  26. 제25항에 있어서,
    상기 제1절연막과 제2절연막은, 산화막을 포함하는 반도체장치.
  27. 제20항에 있어서,
    상기 복수의 필라는 매트릭스 구조의 어레이 배치를 갖는 반도체장치.
  28. 복수의 트렌치에 의해 분리되어 형성된 복수의 선형 실리콘바디(Linear silicon body);
    상기 선형 실리콘바디 상에 수직하게 형성된 복수의 실리콘필라를 포함하는 복수의 수직채널트랜지스터;
    상기 실리콘필라의 하부와 접속하며 상기 선형 실리콘바디 내에 매립된 금속실리사이드를 포함하는 복수의 비트라인;
    상기 트렌치에 매립되며 이웃하는 상기 비트라인 사이에 에어갭을 제공하는 절연막;
    상기 실리콘필라의 측벽에 형성되며 상기 비트라인에 직교하는 방향으로 연장된 복수의 워드라인; 및
    상기 필라 각각의 상부에 접속된 복수의 캐패시터
    을 포함하는 메모리셀.
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