KR102222955B1 - 액세스 디바이스와 결합된 바디 연결 라인을 가진 장치 - Google Patents

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Abstract

액세스 디바이스와 결합된 바디 연결 라인을 가진 장치
일부 실시예는 수직 연장 반도체 기둥과 연관된 트랜지스터를 갖는 장치를 포함한다. 트랜지스터는 수직 연장 반도체 기둥 내의 상부 소스/드레인 영역, 수직 연장 반도체 기둥 내의 하부 소스/드레인 영역, 및 수직 연장 반도체 기둥 내의, 그리고 상부 및 하부 소스/드레인 영역 사이의, 채널 영역을 포함한다. 트랜지스터는 또한 채널 영역을 따라 게이트를 포함한다. 워드 라인은 트랜지스터의 게이트와 연결된다. 디지트 라인은 트랜지스터의 하부 소스/드레인 영역과 연결된다. 프로그램가능 디바이스는 트랜지스터의 상부 소스/드레인 영역과 결합된다. 바디 연결 라인은 워드 라인 위에 있으며 워드 라인과 평행하게 연장된다. 바디 연결 라인은 수직으로 연장되는 반도체 재료 기둥 내로 관통하는 측면 에지를 갖는다. 바디 연결 라인은 반도체 재료 기둥과는 상이한 조성을 가진다.

Description

액세스 디바이스와 결합된 바디 연결 라인을 가진 장치
액세스 디바이스와 결합된 바디 연결 라인을 가진 장치
집적 메모리는 메모리 셀의 어레이로서 구성될 수 있다. 각각의 메모리 셀은 프로그램가능 디바이스와 조합된 액세스 트랜지스터를 포함할 수 있다. 예를 들어, 예시적인 메모리 셀은 커패시터와 조합된 액세스 트랜지스터를 포함할 수 있고(소위 1T1C 메모리 셀), 커패시터와 조합된 2 개의 액세스 트랜지스터를 포함할 수 있다(소위 2T1C 메모리 셀).
일부 애플리케이션에서, 액세스 트랜지스터는 수직 디바이스일 수 있고, 한 쌍의 소스/드레인 영역 사이에서 수직으로 채널 영역을 포함할 수 있다. 이러한 수직 디바이스는 다른 구성(예를 들어, 평면 트랜지스터 디바이스)과 비교하여 더 작은 풋프린트를 차지할 수 있으며, 이는 보다 밀집된 패킹 및 더 높은 레벨의 집적을 가능하게 할 수 있다. 플로팅 바디 효과(Floating body effects)가 수직 액세스 트랜지스터에서 문제가 될 수 있다. Kamal M. Karda가 제 1 발명자이고 Micron Technology, Inc.에 양도된 US 특허 번호 8,878,271호에 기술된 바와 같이, 플로팅 바디 효과는 수직 액세스 트랜지스터의 채널 영역이 기준 전압과 전기적으로 연결되지 않는(즉, 특정 기준 전압으로 설정되기보다는 "부동"하는) 반도체 재료의 바디 내에 있는 결과다. 플로팅 바디 효과는 전하 유지율 저하, 전력 분배 문제 및/또는 메모리 어레이에 관한 다른 문제를 야기할 수 있다.
수직 액세스 디바이스와 관련된 플로팅 바디 효과를 완화시키는 아키텍처를 개발하고 그러한 아키텍처를 제조하는 방법을 개발하는 것이 바람직할 것이다.
도 1은 예시적인 메모리 어레이의 개략적인 평면도이다. 도 1a 및 1b는 각각도 1의 A-A 및 B-B 선을 따른 개략적인 측 단면도이다. 도 1c는 도 1a 및 1b의 선 C-C를 따른 개략적인 단면도이다. 도 1a는 또한 도 1b 및 1c의 라인 A-A를 따른다. 도 1b는 또한 도 1a 및 1c의 라인 B-B를 따른다.
도 2는 예시적인 메모리 어레이의 개략적인 평면도이다. 도 2a 및 2b는 각각 도 2의 A-A 및 B-B 선을 따른 개략적인 측 단면도이다. 도 2c는 도 1의 C-C 선을 따른 개략적인 단면도이다. 2A 및 2B. 도 2a는 또한 도 2b 및 2c의 라인 A-A를 따른다. 도 2b는 또한 도 2a 및 2c의 B-B 선을 따른다.
도 3은 예시적인 메모리 어레이의 개략적인 평면도이다. 도 3a 및 3b는 각각도 3의 A-A 및 B-B 선을 따른 개략적인 측 단면도이다. 도 3c는 도 3a 및 3b의 선 C-C를 따른 개략적인 단면도이다. 도 3a는 또한 도 3b 및 3c의 라인 A-A를 따른다. 도 3b는 또한 도 3a 및 3c의 라인 B-B를 따른다.
도 4-19는 예시적인 메모리 어레이를 제작하기 위해 이용될 수 있는 예시적인 제조 시퀀스의 예시적인 프로세싱 단계에서의 예시적인 구성의 개략적인 평면도이다. 도 4a-19a 및 도 4b-19b는 각각 도 4-19의 A-A 및 B-B 선을 따른 개략적인 측 단면도이다. 도 4a 내지 도 19a는 또한 도 4b 내지 도 19b의 선 A-A를 따른다. 도 4b-19b는 또한 도 4a-19a의 B-B 선을 따른다.
일부 실시예는 수직 액세스 디바이스의 바디 영역이 바디 연결 라인을 통해 기준 전압에 전기적으로 결합되는 장치를 포함한다. 수직 액세스 디바이스는 반도체 물질의 수직 연장 기둥을 포함할 수 있고, 바디 연결 라인은 수직 연장 기둥 내의 반도체 물질과 직접 접촉할 수 있다. 바디 연결 라인은 수직 연장 기둥 내의 반도체 물질과 다른 조성을 포함할 수 있다. 예를 들어, 바디 연결 라인은 다결정 실리콘을 포함할 수 있는 한편, 수직 연장 기둥 내의 반도체 물질은 단결정 실리콘을 포함한다. 일부 적용예에서, 바디 연결 라인은 수직 연장 기둥의 반도체 물질 내로 연장되는 측면 에지를 가질 수 있다. 예시적인 실시예가 도 1 내지 도 19를 참조하여 설명된다.
도 1-1c에 도시된 바와 같이, 구성(즉, 장치)(10)은 복수의 메모리 셀(14)을 갖는 메모리 어레이(12)를 포함한다. 어레이(12)는 축(5)의 방향을 따라 행과 축(7)의 방향을 따라 열을 포함한다. 워드라인(WL1, WL2, WL3)는 메모리 어레이의 행을 따라 연장되고, 디지트 라인(비트 라인)(BL1, BL2 및 BL3)는 메모리의 열을 따라 연장된다. 워드 라인 및 디지트 라인은 도 1에서 파선(즉, 투시선)으로 도시되어 있어서, 다른 재료의 아래에 있음을 나타낸다.
각각의 메모리 셀(14)은 액세스 트랜지스터(16)(도 1a에 표시됨) 및 프로그램가능 디바이스(18)를 포함한다. 도시된 실시예에서, 프로그램가능 디바이스(18)는 전하 저장 디바이스(구체적으로는 커패시터)이지만, 다른 실시예에서는 데이터를 저장할 수 있는 임의의 적절한 디바이스일 수 있다.
트랜지스터(16)는 각각 수직으로 연장되는 반도체 기둥(17)과 관련되며, 기둥(17)은 반도체 물질(22)의 베이스(20)로부터 위쪽으로 연장된다. 반도체 물질(22)은 임의의 적합한 반도체 물질을 포함할 수 있고, 일부 실시예에서 단결정 실리콘을 포함하거나, 본질적으로 단결정 실리콘으로 구성되거나, 단결정 실리콘으로 구성될 수 있다. 기둥(17)은 베이스(20)로부터 위쪽으로 연장되는 반도체 재료(22)의 돌출부에 대응한다.
기둥(17) 및 관련 액세스 트랜지스터(16)는 축(5)을 따라 행과 축(7)을 따라 열을 포함하는 어레이(12)로 배열된다.
트랜지스터(16) 각각은 기둥(17) 내의 상부 소스/드레인 영역(24), 기둥(17) 내의 하부 소스/드레인 영역(26), 및 상부 소스/드레인 영역(24)과 하부 소스/드레인 영역 사이의 채널 영역(28)을 포함한다. 소스/드레인 영역(24/26)의 대략적인 경계는 파선으로 개략적으로 도시되어 있다. 도시된 실시예에서, 하부 소스/드레인 영역(26)은 도 1에 도시된 바와 같이 디지트 라인과 병합되고, 여기서는 하부 소스/드레인 영역(26)이 디지트 라인(BL2)과 병합된다.
액세스 트랜지스터(16)는 채널 영역(28)을 따라 게이트(30)를 포함한다. 도시된 실시예에서, 기둥(17)은 중앙 기둥(17) 대비, 도 1a의 단면을 따라 2 개의 대향 측벽을 갖는다. 이러한 중심 기둥은 제 1 측벽(19)과, 제 1 측벽에 대향 관계인 제 2 측벽(21)을 갖는다. 게이트(30)는 제 1 측벽을 따라 제 1 부분(31) 및 제 2 측벽을 따라 제 2 부분(33)을 갖는다. 제 1 부분 및 제 2 부분은 도시된 단면의 외부 위치에서 서로 전기적으로 결합되고, 단일 게이트로서 함께 작동된다. 이러한 것은 제 1 및 제 2 부분(31, 33)이 동일한 워드 라인(WL2)에 연결되는 구성으로 도 1a에 개략적으로 도시된다. 일부 실시예에서, 워드 라인은 액세스 트랜지스터(16)의 게이트를 포함하는 것으로 간주될 수 있고, 도시된 실시예에서 게이트(30)는 워드 라인(WL1, WL2 및 WL3)의 영역으로 구성되는 것으로 도시되어 있다. 워드 라인 WL2은 제 1 게이트 부분(31)을 포함하는 제 1 부분을 포함하고 제 2 게이트 부분(33)을 포함하는 제 2 부분을 포함하는 것으로 고려될 수 있다.
워드 라인 및 관련 게이트(30)는 임의의 적합한 전도성 재료(들); 예를 들어, 하나 이상의 다양한 금속(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금 등), 금속 함유 조성물(예를 들어, 금속 실리사이드, 금속 나이트라이드, 금속 카바이드 등), 및/또는 전도성으로 도핑된 반도체 물질(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등)을 포함할 수 있다.
디지트 라인(BL1, BL2 및 BL3)은 액세스 트랜지스터의 하부 소스/드레인 영역(26)과 연결되고 기둥(17)의 하부 영역을 따라 연장되며, 도 1b는 기둥(17)의 하부 영역을 따라 연장되는 디지트 라인을 도시한다.
프로그램가능 디바이스(18)는 액세스 트랜지스터(16)의 상부 소스/드레인 영역(24)과 전기적으로 결합된다. 도시된 실시예에서, 프로그램가능 디바이스(18)는 소스/드레인 영역(24)과 결합된 하부 노드를 갖는 커패시터이다.
기둥(17)은 축(5)의 행 방향을 따라 절연성 재료(32)에 의해 서로 이격되어 있다. 절연성 재료(32)는 임의의 적합한 조성물 또는 조성물의 조합을 포함할 수 있고, 일부 실시 형태에서 실리콘 다이옥사이드를 포함하거나, 본질적으로 실리콘 다이옥사이드로 이루어지거나, 실리콘 다이옥사이드로 이루어질 수 있다.
개재 행(34)은 축(5)의 방향을 따라 연장되고 축(7)의 열 방향을 따라 기둥(17)을 분리한다. 행(34)은 워드 라인(WL1, WL2 및 WL3) 아래에 절연 스텝(36)을 포함한다. 스텝(36)은 임의의 적합한 절연성 조성물 또는 조성물의 조합을 포함할 수 있고, 일부 실시 형태에서 실리콘 다이옥사이드를 포함하거나, 본질적으로 실리콘 다이옥사이드로 이루어지거나, 실리콘 다이옥사이드로 이루어질 수 있다.
유전체 재료(38)는 기둥(17)의 게이트(30)와 반도체 재료(22) 사이에 제공된다. 유전체 재료(38)는 게이트 유전체로 지칭될 수 있고, 임의의 적합한 조성물 또는 조성물의 조합을 포함할 수 있고; 일부 실시 형태에서, 실리콘 다이옥사이드를 포함하거나, 본질적으로 실리콘 다이옥사이드로 이루어지거나, 실리콘 다이옥사이드로 이루어질 수 있다.
바디 연결 라인들(40)은 워드 라인들(WL1, WL2 및 WL3) 위에 있으며 워드 라인들과 평행하게 연장된다. 바디 연결 라인(40)은 전기 전도성 재료(42)를 포함하며, 이는 임의의 적합한 조성물(들) 일 수 있다. 일부 실시예에서, 재료(42)는 전도성으로 도핑된 실리콘(예를 들어, n 형 도핑된 실리콘 또는 p 형 도핑된 실리콘)을 포함한다. 바디 연결 라인(40)은 기둥(17)의 반도체 재료(22)와는 다른 조성을 포함할 수 있다. 예를 들어, 일부 실시예에서 반도체 재료(22)는 단결정 실리콘을 포함하거나, 본질적으로 단결정 실리콘으로 이루어지거나, 단결정 실리콘으로 이루어질 수 있고, 바디 연결 라인(40)의 전도성 재료(42)는 다결정 실리콘을 포함하거나, 본질적으로 다결정 실리콘으로 구성되거나, 또는 다결정 실리콘으로 구성된다.
바디 연결 라인(40)은 기둥(17) 내에서 액세스 트랜지스터(16)의 바디 영역과 직접 접촉한다. 도시된 실시예에서, 바디 연결 라인(42)은 기둥(17) 내로 연장되는 측면 에지(lateral edge)(43)를 갖는다.
바디 연결 라인(40)들은 도 1c에 개략적으로 도시된 바와 같이 모두 공통 기준 전압(44)과 결합될 수 있다. 대안으로, 바디 연결 라인은 복수의 서브 그룹으로 그룹화될 수 있으며, 각 서브 그룹은 상이한 서브 그룹에 인가된 전압과 무관한 전압을 수신하도록 구성된다. 도 1c의 실시예에서, 기준 전압(44)은 예를 들어 접지 전압, 공통 플레이트 전압 등을 포함하는 임의의 적합한 기준 전압일 수 있다.
게이트 부분들(31 및 33) 각각은 별도의 바디 연결 라인 아래에 있음에 유의한다. 일부 실시예에서, 게이트 부분(31) 위의 바디 연결 라인은 게이트 부분(31, 33) 사이에서 기둥(17)의 제 1 측벽(19) 내로 연장되는 측면 에지(43)를 갖는 제 1 바디 연결 라인으로 지칭될 수 있고, 게이트 부분(33) 위의 바디 연결 라인은 그러한 기둥의 제 2 측벽(21) 내로 연장되는 측면 에지(43)를 갖는 제 2 바디 연결 라인으로 지칭될 수 있다. 또한, 각각의 바디 연결 라인(40)은 2 개의 개별 워드 라인의 부분 위에 있음에 유의해야 한다. 예를 들어, 도 1a의 중앙 바디 연결 라인(40)은 워드 라인(WL1)의 일부 및 워드 라인(WL2)의 일부 위에 있다. 일부 실시예들에서, 이러한 바디 연결 라인(40)은 하나의 워드 라인의 제 1 부분 위에 있고(상기 하나의 워드 라인은 WL1), 상기 하나의 워드 라인에 인접한 제 2 워드 라인의 제 2 부분 위에 있는 것으로 간주될 수 있다(상기 제 2 워드 라인은 WL2).
절연 영역(46)은 바디 연결 라인(40) 아래에 놓인다. 절연성 영역(46)은 임의의 적합한 조성물 또는 조성물의 조합, 예를 들어, 실리콘 나이트라이드, 실리콘 다이옥사이드, 등 중 하나 이상을 포함할 수 있다. 일부 실시예에서, (도 1a에 도시된) 나이트라이드 라이너(48)는 유전체 재료 (38) 및 워드 라인(WL1, WL2 및 WL3)을 따라 제공된다. 나이트라이드 라이너(48)는 도 1a에 파선으로 도시되어, 일부 실시예에서있 선택적인 것일 수 있음을 나타낸다. 나이트라이드 라이너(48)는 임의의 적합한 조성물을 포함할 수 있고, 일부 실시예에서 실리콘 나이트라이드를 포함하거나, 본질적으로 실리콘 나이트라이드로 구성되거나, 또는 실리콘 나이트라이드로 구성 될 수 있다. 절연 영역 (46) 내의 나이트라이드 라이너(48)는 바디 연결 라인(40) 아래에 있기 때문에 하부 나이트라이드 라이너로 지칭 될 수 있다. 이러한 하부 나이트라이드 라이너(48)는 바디 연결 라인(40)의 바닥면에 직접 접촉할 수 있다.
절연 영역(50)은 바디 연결 라인(40) 위에 있다. 절연 영역(50)은 임의의 적합한 조성물 또는 조성물의 조합; 예를 들어, 실리콘 나이트라이드, 실리콘 다이옥사이드 등 중 하나 이상을 포함할 수 있다. 일부 실시예에서, 유전체 재료(38)는 절연 영역(50) 내에서 기둥(17)의 측벽을 따라 연장되고; 나이트라이드 라이너(52)는 유전체 재료(38)를 따라 그리고 따라서 기둥(17)을 따라 제공된다. 절연 영역(50) 내의 나이트라이드 라이너(52) 및 유전체 재료(38)가 파선으로 도 1a에 도시되어, 일부 실시예에서 선택 사항일 수 있음을 나타낸다. 나이트라이드 라이너(52)는 임의의 적합한 조성물을 포함할 수 있고, 일부 실시예들에서 실리콘 나이트라이드를 포함하거나, 본질적으로 실리콘 나이트라이드로 구성되거나, 또는 실리콘 나이트라이드로 구성 될 수 있다. 나이트라이드 라이너(52)는 바디 연결 라인(40) 위에 있는 상부 나이트라이드 라이너로 지칭 될 수 있다. 이러한 상부 나이트라이드 라이너(52)는 바디 연결 라인(40)의 상부 표면에 직접 접촉할 수 있다.
도 1-1c의 실시예는 어레이(12)의 열을 따라 연장되는 전도성으로 도핑 된 영역을 포함하는 디지트 라인(BL1, BL2 및 BL3)을 도시한다. 다른 실시예에서, 디지트 라인은 다른 구성을 가질 수 있다. 예를 들어, 도 2-2c는 도 1-1c와 관련하여 위에서 논의된 구조물(10)과 유사한 구조물(10a)을 도시하며, 이 경우, 디지트 라인은 축(7)의 열을 따라 연장되는 금속-함유 라인을 포함한다. 도시된 실시예에서, 디지트 라인은 금속 함유 라인(54)과 조합하여 하부 소스/드레인 영역(26)과 병합되는 전도성으로 도핑된 영역(56)을 포함한다. 다른 실시예에서, 디지트 라인은 금속-함유 라인(54)만을 포함 할 수 있으며, 이러한 라인은 소스/드레인 영역(26)에 맞닿는다.
도 1-1c 및 도 2-2c의 실시예는 커패시터(18)가 액세스 트랜지스터와 일대일 대응하는 메모리 셀에 관한 것이고; 다른 말로 하면, 일 트랜지스터 일 커패시터(1T1C) 메모리 셀에 관한 것이다. 다른 응용에서, 다른 유형의 메모리 셀이 제조 될 수 있다. 예를 들어, 도 3-3c는 도 2-2c와 관련하여 위에서 논의 된 구조물(10a)과 유사한 구조물(10b)을 도시하며, 이 경우엔 메모리 셀이 2 트랜지스터 1 커패시터(2T1C) 메모리 셀이다. 구체적으로, 각각의 커패시터(18)는 2 개의 액세스 트랜지스터(16)를 가로지르고, 디지트 라인은 쌍을 이룬 세트로 배열된 비교 비트 라인(BL1a, BL1b, BL2a)으로 대체된다. 예를 들어, 비교 비트 라인들(BL1a, BL1b)은 하나의 쌍을 이룬 세트이고, 비교 비트 라인(BL1a)의 전기적 특성을 비교 비트 라인(BL1b)의 전기적 특성과 비교하는 감지 증폭기(SA)로 연장된다.
도 1-1c, 2-2c, 3-3c와 관련하여 앞서 기술된 아키텍처는 임의의 적절한 처리로 형성될 수 있다. 예를 들어, 도 4-19는 도 1-1c에 도시된 유형의 아키텍처를 형성하기 위해 이용 될 수 있은 예시적인 처리를 설명한다.
도 4-4b를 참조하면, 구조물(100)은 패드 산화물(60) 및 그 위에 하드 마스크(62)를 갖는 반도체 재료(22)를 포함한다. 패드 산화물(60)은 임의의 적합한 조성물(들)을 포함할 수 있고, 일부 실시 형태에서 실리콘 다이옥사이드를 포함하거나, 본질적으로 실리콘 다이옥사이드로 이루어 지거나, 실리콘 다이옥사이드로 이루어질 수 있다. 하드 마스크(62)는 임의의 적합한 조성물(들)을 포함할 수 있고, 일부 구체예에서, 규소, 질소 및 탄소를 포함하는 조성물을 포함하거나, 본질적으로 규소, 질소 및 탄소를 포함하는 조성물로 구성되거나, 또는 규소, 질소 및 탄소를 포함하는 조성물로 구성될 수 있다.
패터닝된 마스킹 재료(64)는 하드 마스크(62) 위에 있다. 마스킹 재료(64)는 임의의 적합한 조성물 또는 조성물의 조합을 포함할 수 있고, 일부 실시예에서 포토리소그래피 방식으로 패턴화된 포토레지스트를 포함할 수 있다. 마스킹 재료(64)는 관통하며 연장되는 트렌치(66)를 가지며, 이러한 트렌치는 축(7)의 열 방향을 따라 연장된다.
반도체 재료(22)는 도핑된 영역(61)을 형성하기 위해 그 안에 제공된 도펀트를 가질 수 있다. 도핑된 영역(61)의 대략적인 하부 경계는 파선으로 표시된다. 도핑 영역(61)은 도 1-1c를 참조하여 전술한 상부 소스/드레인 영역(24) 내로 패터닝될 수 있다. 따라서, 소스/드레인 영역에서의 이용에 적합한 도펀트를 포함할 수 있다. 또한, 일부 실시예에서, 도핑 영역(63)은 도핑 영역(61) 아래의 반도체 재료(22) 내에 제공될 수 있고, 도 1-1c를 참조하여 전술한 채널 영역(28)에 통합되도록 적절하게 도핑될 수 있다. 도핑 영역(63)의 대략적인 하한은 파선으로 표시되어 있다.
도 5-5b를 참조하면, 트렌치(66)는 재료(60, 62)를 통해 반도체 재료(22) 내로 연장되어, 반도체 재료를 상부로부터 연장되는 레일(68)을 갖는 베이스(20) 내로 패터닝한다. 레일(68)은 축(7)의 열 방향을 따라 연장되며 트렌치(66)에 의해 서로 이격되어 있다.
도 6-6b를 참조하면, 절연 재료(32)가 트렌치(66) 내에 형성된다. 절연 재료(32)는 예를 들어 스핀-온 유전체(SOD)에 대응할 수 있고; 일부 실시예에서 실리콘 옥사이드를 포함하거나, 본질적으로 실리콘 옥사이드로 구성되거나, 또는 실리콘 옥사이드로 구성될 수 있다. 도시된 실시예에서, 평탄화된 표면(65)은 하드 마스크(62) 및 절연 재료(32)를 가로 질러 연장된다. 이러한 평탄화된 표면은; 예를 들어, 화학-기계적 연마(CMP)를 포함한 임의의 적절한 처리를 이용하여 형성될 것이다.
도 7-7b를 참조하면, 패터닝된 마스킹 재료(70)는 평탄화된 표면(65) 위에 형성된다. 마스킹 재료(70)는 임의의 적합한 조성물 또는 조성물의 조합을 포함할 수 있고, 일부 실시예에서 포토리소그래피 방식으로 패턴화된 포토레지스트를 포함할 수 있다. 마스킹 재료(70)는 이를 통해 연장되는 트렌치(72)를 가지며, 이러한 트렌치는 축(5)의 행 방향을 따라 연장된다.
도 8-8b를 참조하면, 트렌치(72)는 재료(60 및 62)를 통해 재료(22 및 32) 내로 연장되어 축(5)의 행 방향을 따라 연장되는 레일(74)을 형성한다. 레일(74)의 형성은 반도체 재료(22)를 기둥(17) 내로 패턴화하며, 각각의 레일(74)은 절연 재료(32)의 영역과 교번하는 반도체 재료(22)의 기둥(17)을 포함한다. 레일 형성(74)은 또한 도핑된 영역(61)(도 7-7b)을 상부 소스/드레인 영역(24) 내로 패턴화하고, 도핑된 영역(63)(도 7-7b)을 채널 영역(28) 내로 패턴화한다.
이어서, 하부 소스/드레인 영역(26) 및 디지트 라인(BL1, BL2 및 BL3)을 형성하기 위해 트렌치(72) 내에 도펀트가 주입된다. 디지트 라인의 하위 영역은 파선으로 개략적으로 도시된다.
도 9-9b를 참조하면, 게이트 유전체 재료(38)가 반도체 재료(22)의 노출된 표면을 따라 형성된다. 일부 실시예에서, 게이트 유전체 재료(38)는 실리콘 다이옥사이드를 포함하고 실리콘 함유 재료(22)의 노출된 표면으로부터 열적으로 성장된다. 대안으로서, 또는 부가적으로, 게이트 유전체 재료(38)의 적어도 일부는 다른 적절한 방법론을 이용하여 형성될 수 있고; 예를 들어, 원자 층 증착(ALD), 화학 기상 증착(CVD) 중 하나 이상을 포함하여, 형성될 수 있다.
도 10-10b에서, 절연 재료(76)는 트렌치(72)의 바닥을 따라 제공되어 절연 스텝(36)을 형성하고, 전도성 재료(78)가 이러한 절연 스텝 위에 제공된다. 절연 재료(76)는 임의의 적합한 조성물(들)을 포함할 수 있고, 일부 실시 형태에서 실리콘 다이옥사이드를 포함하거나, 본질적으로 실리콘 다이옥사이드로 이루어지거나, 실리콘 다이옥사이드로 이루어질 수 있다. 전도성 재료(78)는 임의의 적합한 조성물(들), 예를 들어, 다양한 금속(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금 등), 금속 함유 조성물(예를 들어, 금속 실리사이드, 금속 나이트라이드, 금속 카바이드 등), 및 및/또는 전도성으로 도핑된 반도체 물질(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등) 중 하나 이상을 포함할 수 있다.
도 11-11b를 참조하면, 전도성 재료(78)는 워드 라인(WL1, WL2, WL3) 및 관련 트랜지스터 게이트(30) 내로 패터닝된다.
도 12-12b를 참조하면, 질소 함유 재료(80)가 레일(74) 위에 그리고 레일 사이의 트렌치(72) 내에 형성된다. 질소 함유 물질(80)은 나이트라이드를 포함할 수 있고, 일부 실시예들에서 실리콘 나이트라이드를 포함하거나, 본질적으로 실리콘 나이트라이드로 구성되거나, 또는 실리콘 나이트라이드로 구성될 수 있다.
절연 재료(82)가 트렌치(72) 내에 형성된다. 절연 재료(82)는 임의의 적합한 조성물 또는 조성물의 조합을 포함할 수 있고, 일부 실시 형태에서 실리콘 다이옥사이드를 포함하거나, 본질적으로 실리콘 다이옥사이드로 이루어지거나, 실리콘 다이옥사이드로 이루어질 수 있다.
절연 재료(82)는 트렌치(72) 내에 리세스되어 워드 라인(WL1 WL2 및 WL3) 위에 상부 표면(83)을 갖는다. 상부 표면(83)은 임의의 적절한 높이로 설정될 수 있으며, 궁극적으로 도 1-1c를 참조하여 전술한 바디 연결 라인(40)의 위치를 구획한다.
절연 물질(82) 및 질소-함유 물질(80)은 도 1-1c를 참조하여 위에 도시된 유형의 절연 영역(46)을 형성한다.
도 13-13b에 도시된 바와 같이, 질소-함유 재료(80)는 재료(62, 32, 38 및 82)에 비해 재료(80)에 대해 선택적인 하나 이상의 적절한 에칭을 이용하여 절연 재료(82)의 상부 표면(83)의 높이 주위로 리세스된다. 예를 들어, 일부 실시예에서, 재료(80)는 실리콘 나이트라이드로 구성되고, 재료(62)는 SiNC를 포함하고(식은 특정 화학양론보다는 주 성분을 나타냄), 재료(32, 38 및 82)는 실리콘 다이옥사이드로 구성되고; 따라서, 재료(80)는 실리콘 다이옥사이드 및 SiNC에 비해 실리콘 나이트라이드에 대해 임의의 에칭으로 재료(32, 38, 62 및 82)에 대해 선택적으로 제거될 수 있다. 도 13-13b의 처리 단계에서 잔류하는 질소 함유 재료(80)는 도 1-1c를 참조하여 앞서 기술한 하부 나이트라이드 라이너(48)로 구성된다.
도 14-14b를 참조하면, 절연 재료(84)가 레일(74) 위에 그리고 트렌치(72) 내에 형성되고, 질소 함유 재료(86)가 절연 재료(84) 위에 형성된다.
절연 재료(84)는 임의의 적합한 조성물 또는 조성물의 조합을 포함할 수 있고, 일부 실시 형태에서 실리콘 다이옥사이드를 포함하거나, 본질적으로 실리콘 다이옥사이드로 이루어 지거나, 실리콘 다이옥사이드로 이루어질 수 있다.
질소 함유 재료(86)는 질소 함유 재료(80)와 동일한 조성을 포함할 수 있고; 일부 실시예들에서 실리콘 나이트라이드를 포함하거나, 본질적으로 구성되거나, 또는 나이트라이드로 구성될 수 있다.
도 15-15b를 참조하면, 질소 함유 재료(86)는 수평 표면 위에서 재료(86)를 제거하고 재료(86) 아래로 연장되는 갭(88)을 형성하는 "펀치"에칭으로 에칭된다. 도 15-15b의 처리 단계에서 남은 질소 함유 재료(86)는 도 1-1c를 참조하여 앞서 기술한 상부 나이트라이드 라이너(52)로 구성된다.
도 16-16b를 참조하면, 불소(및/또는 다른 적절한 에칭)를 이용하는 증기 에칭은 갭(88)을 기둥(17)의 반도체 물질(22) 내로 연장하는데 이용된다. 도시된 실시예에서, 이러한 에칭은 또한 다른 재료의 노출된 산화물 중 일부를 제거한다(예를 들어, 하드 마스크(62) 위로부터 산화물(84) 제거).
도 17-17b에 도시된 바와 같이, 전도성 재료(42)는 트렌치(72) 내에 제공되고, 트렌치(72) 내에 원하는 높이가 되도록 리세스된다. 전도성 재료(42)는 도 1-1c를 참조하여 전술한 바디 연결 라인(40)으로서 구성되며, 일부 실시예들에서, 적절하게 도핑된 다결정 실리콘(예를 들어, n 형 도핑된 다결정 실리콘 또는 p 형 도핑된 다결정 실리콘)을 포함하거나, 본질적으로 이로 구성되거나, 또는 이로 구성될 수 있다. 바디 연결 라인들(40)은 도 1c에서 설명된 유형의 공통 기준 전압(44)과 연결될 수 있다(이와 같은 공통 기준 전압은 도 17-17b에 도시되지 않음).
도 18-18b에 도시된 바와 같이, 절연 재료(90)는 트렌치(72) 내에 형성된다. 절연 재료(38, 84, 86 및 90)는 함께 도 1-1c를 참조하여 전술한 절연 영역(50)을 형성한다. 절연 재료(90)는 임의의 적합한 조성물 또는 조성물의 조합을 포함할 수 있고, 일부 실시 형태에서 실리콘 다이옥사이드를 포함하거나, 본질적으로 실리콘 다이옥사이드로 이루어 지거나, 실리콘 다이옥사이드로 이루어질 수 있다.
도 19-19b에 도시된 바와 같이, 구조물(100)은 하드 마스크 물질(60) 및 패드 산화물(62)(도 18-18B)을 제거하고 도시된 평탄화된 상부 표면(91)을 형성하기 위해 CMP 및/또는 다른 적절한 처리를 받는다. 도 19-19b의 구조물은 도 1-1c를 참조하여 전술한 것과 유사하다.
위에서 논의된 메모리 어레이 및 구조는 전자 시스템에 통합될 수 있다. 이러한 전자 시스템은 예를 들어 메모리 모듈, 장치 드라이버, 전력 모듈, 통신 모뎀, 프로세서 모듈 및 애플리케이션 전용 모듈에 사용될 수 있으며, 다층, 멀티 칩 모듈을 포함할 수 있다. 전자 시스템은 예를 들어 카메라, 무선 장치, 디스플레이, 칩셋, 셋톱 박스, 게임, 조명, 차량, 시계, 텔레비전, 휴대폰, 개인용 컴퓨터, 자동차, 산업 제어 시스템, 항공기, 등과 같이 광범위한 시스템 중 임의의 것일 수 있다.
달리 명시되지 않는 한, 본원에 기술된 다양한 재료, 물질, 조성물 등은 예를 들어 원자 층 증착(ALD), 화학 기상 증착(CVD), 물리적 기상 증착(PVD), 등을 포함한, 현재 공지되거나 아직 개발되지 않은, 임의의 적합한 방법으로 형성될 수 있다.
"유전체" 및 "절연"이라는 용어는 절연 전기 특성을 갖는 재료를 설명하기 위해 사용될 수 있다. 이 용어들은 본 개시에서 동의어로 간주된다. 어떤 경우에는 용어 "유전체" 및 다른 경우에는 "절연성"(또는 "전기적으로 절연성")이라는 용어의 사용은 다음의 청구 범위 내에서 선행 기반을 단순화하기 위해 본 개시 내에서 언어 변형을 제공하는 것일 수 있으며, 중대한 화학적 또는 전기적 차이를 나타내는 데 사용되지 않는다.
도면에서 다양한 실시예의 특정 배향은 단지 예시적인 목적이며, 실시예는 일부 응용에서 도시된 배향에 대해 회전될 수 있다. 본 명세서에 제공된 설명 및 다음의 청구 범위는 구조가 도면의 특정 배향에 있는지 또는 이러한 배향에 대해 회전되는지에 관계없이 다양한 특징 사이에 설명된 관계를 갖는 임의의 구조에 관한 것이다.
첨부된 도면의 단면도는 단지 단면의 평면 내의 특징만을 나타내고, 달리 나타내지 않는 한, 도면을 단순화하기 위해 단면의 평면 뒤에 재료를 나타내지 않는다.
일 구조가 다른 구조의 "위에" 또는 "상에"인 것으로 언급될 때, 다른 구조 상에 직접 존재할 수 있거나 개재된 구조가 존재할 수도 있다. 대조적으로, 구조가 다른 구조에 "상에 직접" 또는 "맞닿는"으로 언급될 때, 개재 구조는 존재하지 않는다.
구조들(예를 들어, 층들, 재료들 등)은 구조들이 일반적으로 하부베이스(예를 들어, 기판)로부터 상향으로 연장됨을 나타내기 위해 "수직으로 연장"으로 지칭될 수 있다. 수직 연장 구조물은 베이스의 상부 표면에 대해 실질적으로 직교하게 연장될 수 있거나, 그렇지 않을 수 있다.
일부 실시예는 수직 연장 반도체 기둥과 연관된 트랜지스터를 갖는 장치를 포함한다. 트랜지스터는 수직 연장 반도체 기둥 내의 상부 소스/드레인 영역, 수직 연장 반도체 기둥 내의 하부 소스/드레인 영역, 및 수직 연장 반도체 기둥 내의, 그리고, 상부 및 하부 소스/드레인 영역 사이의, 채널 영역을 포함한다. 트랜지스터는 또한 채널 영역을 따른 게이트를 포함한다. 워드 라인은 트랜지스터의 게이트와 연결된다. 디지트 라인은 트랜지스터의 하부 소스/드레인 영역과 연결된다. 프로그램가능 디바이스는 트랜지스터의 상부 소스/드레인 영역과 결합된다. 바디 연결 라인은 워드 라인 위에 있으며 워드 라인과 평행하게 연장된다. 바디 연결 라인은 수직으로 연장되는 반도체 재료 기둥으로 연장되는 측면 에지를 갖는다. 바디 연결 라인은 반도체 재료 기둥과는 다른 조성으로 되어 있다.
일부 실시예는 행과 열을 포함하는 어레이로 배열된 액세스 트랜지스터를 갖는 장치를 포함한다. 각각의 액세스 트랜지스터는 수직 연장 반도체 기둥과 관련되고, 연관된 수직 연장 반도체 기둥 내의 상부 소스/드레인 영역, 연관된 수직 연장 반도체 기둥 내의 하부 소스/드레인 영역, 및 연관된 수직 연장 반도체 기둥 내의, 그리고 상부 및 하부 소스/드레인 영역 사이의, 채널 영역을 포함한다. 액세스 트랜지스터들 각각은 또한 채널 영역을 따른 게이트를 포함한다. 워드 라인은 행을 따라 연장되고 액세스 트랜지스터의 게이트를 포함한다. 디지트 라인은 열을 따라 연장되고 액세스 트랜지스터의 하부 소스/드레인 영역과 연결된다. 프로그래밍 가능한 디바이스는 액세스 트랜지스터의 상위 소스/드레인 영역과 결합된다. 바디 연결 라인은 워드 라인 위에 있으며 워드 라인과 평행하게 연장된다. 상기 바디 연결 라인은, 상기 수직 연장 반도체 물질 기둥으로 연장되고 상기 수직 연장 반도체 물질 기둥과 다른 조성을 포함하는, 측면 에지를 갖는다.
일부 실시예는 행과 열을 포함하는 어레이로 배열된 액세스 트랜지스터를 갖는 장치를 포함한다. 각각의 액세스 트랜지스터는 수직 연장 반도체 기둥과 관련되고, 연관된 수직 연장 반도체 기둥 내의 상부 소스/드레인 영역, 연관된 수직 연장 반도체 기둥 내의 하부 소스/드레인 영역, 및 연관된 수직 연장 반도체 기둥 내에서 그리고 상부 및 하부 소스/드레인 영역 사이의 채널 영역을 포함한다. 액세스 트랜지스터들 각각은 또한 채널 영역의 제 1 측면을 따르는 제 1 게이트 부분 및 채널 영역의 대향하는 제 2 측면을 따르는 제 2 게이트 부분을 포함한다. 워드 라인은 행을 따라 연장되고 액세스 트랜지스터의 게이트를 포함한다. 각 워드 라인은 행 중 하나를 따라 제 1 게이트 부분을 포함하는 제 1 부분을 갖고, 행 중 상기 하나를 따라 제 2 게이트 부분을 포함하는 제 2 부분을 갖는다. 디지트 라인은 열을 따라 연장되고 액세스 트랜지스터의 하부 소스/드레인 영역과 연결된다. 프로그래밍 가능한 디바이스는 액세스 트랜지스터의 상위 소스/드레인 영역과 연결된다. 바디 연결 라인은 워드 라인 위에 있으며 워드 라인과 평행하게 연장된다. 바디 연결 라인은 수직 연장 반도체 재료 기둥에 맞닿으며 수직 연장 반도체 재료 기둥과 다른 조성을 포함한다. 상부 나이트라이드 라이너는 수직 연장 반도체 기둥을 따라 그리고 바디 연결 라인 위에 있다. 하부 나이트라이드 라이너는 워드 라인을 따라 그리고 바디 연결 라인 아래에 있다. 바디 연결 라인은 상부 나이트라이드 라이너 및 하부 나이트라이드 라이너 모두에 직접 접촉한다.

Claims (22)

  1. 장치에 있어서,
    수직 연장 반도체 기둥과 연관된, 그리고, 수직 연장 반도체 기둥 내의 상부 소스/드레인 영역, 수직 연장 반도체 기둥 내의 하부 소스/드레인 영역, 및 수직 연장 반도체 기둥 내의, 그리고 상부 및 하부 소스/드레인 영역 사이의, 채널 영역을 포함하는 트랜지스터 - 상기 트랜지스터는 또한 채널 영역을 따라 게이트를 포함함 - 와,
    상기 트랜지스터의 게이트와 결합된 워드 라인과,
    상기 트랜지스터의 하부 소스/드레인 영역과 결합된 디지트 라인과,
    상기 트랜지스터의 상부 소스/드레인 영역과 결합된 프로그램가능 디바이스와,
    워드 라인 위에서 워드 라인과 평행하게 연장되는 바디 연결 라인 - 상기 바디 연결 라인은 상기 수직 연장 반도체 기둥 내로 연장되는 측면 에지를 가지며, 상기 바디 연결 라인은 상기 반도체 기둥과 상이한 조성을 포함함 - 을 포함하는, 장치.
  2. 제 1 항에 있어서, 상기 바디 연결 라인은 다결정 실리콘을 포함하고 상기 수직 연장 반도체 기둥은 단결정 실리콘을 포함하는 장치.
  3. 제 1 항에 있어서, 상기 반도체 기둥을 따라 그리고 상기 바디 연결 라인 위에 상부 나이트라이드 라이너를 포함하고, 상기 워드 라인을 따라 그리고 상기 바디 연결 라인 아래에 하부 나이트라이드 라이너를 포함하며, 상기 바디 연결 라인은 상부 나이트라이드 라이너 및 하부 나이트라이드 라이너 모두와 직접 접촉하는, 장치.
  4. 제 1 항에 있어서, 상기 수직 연장 반도체 기둥은 단면을 따라 한 쌍의 대향 측벽을 포함하고, 상기 대향 측벽은 제 1 측벽 및 제 2 측벽이고; 게이트는 제 1 측벽을 따라 제 1 부분 및 제 2 측벽을 따라 제 2 부분을 가지며; 상기 바디 연결 라인은 한 쌍의 바디 연결 라인 중 하나이며, 상기 한 쌍의 바디 연결 라인은 제 1 바디 연결 라인 및 제 2 바디 연결 라인이고; 상기 제 1 바디 연결 라인은 상기 게이트의 제 1 부분 위에 있고 상기 수직 연장 반도체 기둥의 제 1 측벽으로 연장되며, 상기 제 2 바디 연결 라인은 상기 게이트의 제 2 부분 위에 있고 상기 수직 연장 반도체 기둥의 제 2 측벽으로 연장되며, 제 1 및 제 2 바디 연결 라인은 서로 동일한 조성을 포함하는, 장치.
  5. 장치로서,
    행과 열을 포함하는 어레이로 배열된 액세스 트랜지스터 - 각각의 상기 액세스 트랜지스터는 수직 연장 반도체 기둥과 연관되고, 연관된 수직 연장 반도체 기둥 내의 상부 소스/드레인 영역, 연관된 수직 연장 반도체 기둥 내의 하부 소스/드레인 영역, 및 연관된 수직 연장 반도체 기둥 내의, 그리고, 상부 및 하부 소스/드레인 영역 사이의, 채널 영역을 포함하며, 각각의 액세스 트랜지스터는 또한 상기 채널 영역을 따라 게이트를 포함함 - 와,
    행을 따라 연장되고 상기 액세스 트랜지스터의 게이트를 포함하는 워드 라인과,
    열을 따라 연장되고 상기 액세스 트랜지스터의 하부 소스/드레인 영역과 결합되는 디지트 라인과,
    상기 액세스 트랜지스터의 상부 소스/드레인 영역과 결합된 프로그램가능 디바이스와,
    워드 라인들 위의, 그리고, 워드 라인과 평행하게 연장되는, 바디 연결 라인 - 상기 바디 연결 라인은 상기 수직 연장 반도체 기둥 내로 연장되는 측면 에지를 가지며 상기 수직 연장 반도체 기둥과 상이한 조성을 포함함 - 을 포함하는, 장치.
  6. 제 5 항에 있어서, 상기 바디 연결 라인은 모두 공통 전압으로 유지되는 장치.
  7. 제 5 항에 있어서, 상기 바디 연결 라인은 다결정 실리콘을 포함하고 상기 수직 연장 반도체 기둥은 단결정 실리콘을 포함하는 장치.
  8. 제 5 항에 있어서, 상기 프로그램가능 디바이스는 전하 저장 디바이스를 포함하는 장치.
  9. 제 5 항에 있어서, 상기 프로그램가능 디바이스는 커패시터를 포함하는 장치.
  10. 제 9 항에 있어서, 상기 커패시터 및 액세스 트랜지스터는 함께 1-트랜지스터 1-커패시터(1T1C) 메모리 셀을 포함하는 장치.
  11. 제 9 항에 있어서, 상기 커패시터 및 액세스 트랜지스터는 함께 2-트랜지스터 1-커패시터(2T1C) 메모리 셀을 포함하는 장치.
  12. 제 5 항에 있어서, 상기 수직 연장 반도체 기둥은 반도체 재료의 베이스로부터 위쪽으로 연장되고, 상기 디지트 라인은 반도체 재료의 베이스 위의 반도체 기둥의 하부 영역 내에서 열을 따라 연장되는 전도성 도핑 영역을 포함하는, 장치.
  13. 제 5 항에 있어서, 상기 수직 연장 반도체 기둥은 반도체 재료의 베이스로부터 위쪽으로 연장되고, 상기 디지트 라인은 반도체 재료의 베이스 위의 반도체 기둥의 하부 영역 내에서 열을 따라 연장되는 금속 함유 라인을 포함하는, 장치.
  14. 제 5 항에 있어서, 상기 수직 연장 반도체 기둥은 반도체 재료의 베이스로부터 위쪽으로 연장되고, 상기 디지트 라인은 상기 반도체 재료의 베이스 위의 상기 반도체 기둥의 하부 영역 내에서 열을 따라 연장되는 금속 함유 라인을 포함하며, 상기 금속 함유 라인 위에서 상기 금속 함유 라인을 따라 연장되는 전도성 도핑 영역을 포함하는, 장치.
  15. 장치로서,
    행 및 열을 포함하는 어레이로 배열된 액세스 트랜지스터 - 각각의 액세스 트랜지스터는 수직 연장 반도체 기둥과 연관되고, 연관된 수직 연장 반도체 기둥 내의 상부 소스/드레인 영역, 연관된 수직 연장 반도체 기둥 내의 하부 소스/드레인 영역, 및 연관된 수직 연장 반도체 기둥 내의, 그리고, 상부 및 하부 소스/드레인 영역 사이의, 채널 영역을 포함하며, 각각의 액세스 트랜지스터는 또한 상기 채널 영역의 제 1 측부를 따라 제 1 게이트 부분과, 상기 채널 영역의 대향된 제 2 측부를 따라 제 2 게이트 부분을 포함함 - 와,
    행을 따라 연장되고 상기 액세스 트랜지스터의 게이트를 포함하는 워드 라인 - 각각의 워드 라인은 행 중 하나를 따라 상기 제 1 게이트 부분을 포함하는 제 1 부분을 갖고, 상기 행 중 하나를 따라 상기 제 2 게이트 부분을 포함하는 제 2 부분을 가짐 - 과,
    열을 따라 연장되고 상기 액세스 트랜지스터의 하부 소스/드레인 영역과 결합되는 디지트 라인과,
    상기 액세스 트랜지스터의 상부 소스/드레인 영역과 결합된 프로그램가능 디바이스와,
    워드 라인들 위의, 그리고, 워드 라인과 평행하게 연장되는, 바디 연결 라인 - 상기 바디 연결 라인은 상기 수직 연장 반도체 기둥과 맞닿고, 상기 수직 연장 반도체 기둥과는 상이한 조성을 포함함 - 과,
    상기 바디 연결 라인 위에서 상기 수직 연장 반도체 기둥을 따라 위치한 상부 나이트라이드 라이너와,
    상기 바디 연결 라인 아래에서 상기 워드 라인을 따라 위치한 하부 나이트라이드 라이너를 포함하되,
    상기 바디 연결 라인은 상부 나이트라이드 라이너 및 하부 나이트라이드 라이너 모두와 직접 접촉하는, 장치.
  16. 제 15 항에 있어서, 상기 바디 연결 라인은 상기 수직 연장 반도체 기둥 내로 관통하는 측면 에지를 가지며; 각각의 바디 연결 라인은 하나의 워드 라인의 제 1 부분 위에 있고 상기 하나의 워드 라인에 인접한 제 2 워드 라인의 제 2 부분 위에 있는, 장치.
  17. 제 15 항에 있어서, 상기 바디 연결 라인은 다결정 실리콘을 포함하고 상기 수직 연장 반도체 기둥은 단결정 실리콘을 포함하는 장치.
  18. 제 15 항에 있어서, 상기 상부 나이트라이드 라이너는 실리콘 다이옥사이드에 의해 수직 연장 반도체 기둥으로부터 이격되는 장치.
  19. 제 15 항에 있어서, 상기 상부 및 하부 나이트라이드 라이너는 실리콘 나이트라이드로 구성되는 장치.
  20. 제 15 항에 있어서, 상기 프로그램가능 디바이스는 커패시터를 포함하는 장치.
  21. 제 20 항에 있어서, 상기 커패시터 및 액세스 트랜지스터는 함께 1-트랜지스터 1-커패시터(1T1C) 메모리 셀을 포함하는 장치.
  22. 제 20 항에 있어서, 상기 커패시터 및 액세스 트랜지스터는 함께 2-트랜지스터 1-커패시터(2T1C) 메모리 셀을 포함하는 장치.
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