CN111697054B - 包括存储器单元和在存储器单元之间的屏蔽材料的集成组合件及其形成方法 - Google Patents

包括存储器单元和在存储器单元之间的屏蔽材料的集成组合件及其形成方法 Download PDF

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Abstract

本申请案涉及包括存储器单元及在所述存储器单元之间的屏蔽材料的集成组合件，以及形成集成组合件的方法。一些实施例包含具有埋置式字线、屏蔽板和存取装置的存储器装置。所述存取装置包含第一扩散区域和第二扩散区域以及沟道区域。所述扩散区域和所述沟道区域经垂直布置，以使得所述沟道区域在所述第一扩散区域与所述第二扩散区域之间。所述字线与所述沟道区域的第一侧表面邻近，且所述屏蔽板与所述沟道区域的第二侧表面邻近，其中所述第一侧表面和所述第二侧表面彼此相对。一些实施例包含形成集成组合件的方法。

Description

包括存储器单元和在存储器单元之间的屏蔽材料的集成组合 件及其形成方法
技术领域
包括存储器单元和在存储器单元之间的屏蔽材料的集成组合件(例如，存储器阵列)，以及形成集成组合件的方法。
背景技术
存储器用于现代计算架构中以存储数据。一种类型的存储器为动态随机存取存储器(DRAM)。与替代类型的存储器相比，DRAM可提供结构简单、低成本且高速度的优点。
DRAM可利用各自具有与一个晶体管组合的一个电容器的存储器单元(所谓的1T-1C存储器单元)，其中电容器与晶体管的源极/漏极区域耦合。
常规DRAM可能遇到的一个问题为，存储器单元的操作可能会有问题地干扰一或多个邻近存储器单元，且可能最终导致数据丢失。将期望开发避免此类问题的布置，且开发制作此类布置的方法。
发明内容
本发明的一个实施例涉及一种存储器装置。所述存储器装置包括：埋置式字线；屏蔽板；存取装置，其包括第一扩散区域和第二扩散区域以及沟道区域，所述第一扩散区域和第二扩散区域以及所述沟道区域经垂直布置，以使得所述沟道区域在所述第一扩散区域与所述第二扩散区域之间；且其中所述存取装置邻近所述字线和所述屏蔽板，以使得所述字线的一部分接近所述沟道区域的第一侧表面，其中在所述字线的所述部分与所述沟道区域的所述第一侧表面之间插入第一绝缘材料，且所述屏蔽板的一部分接近所述沟道区域的第二侧表面，其中在所述屏蔽板的所述部分与所述沟道区域的所述第二侧表面之间插入第二绝缘材料。
本发明的另一实施例涉及一种组合件。所述组合件包括：垂直延伸半导体支柱行；所述半导体支柱中的每一个包括垂直安置在第一源极/漏极区域与第二源极/漏极区域之间的晶体管沟道区域；字线，其沿着所述垂直延伸半导体支柱行延伸，且与所述半导体支柱的所述晶体管沟道区域邻近；所述字线具有第一侧表面和相对第二侧表面；所述半导体支柱经细分在沿着所述第一侧表面的第一组和沿着所述第二侧表面的第二组中；所述第一组的所述半导体支柱与所述第二组的所述半导体支柱沿着所述行交替；栅极介电材料，其在所述第一组的所述半导体支柱的所述第一侧表面与所述晶体管沟道区域之间，且在所述第二组的所述半导体支柱的所述第二侧表面与所述晶体管沟道区域之间；导电屏蔽材料，其在所述第一组的所述半导体支柱之间，且在所述第二组的所述半导体支柱之间；位线，其与所述第一源极/漏极区域耦合；及存储元件，其与所述第二源极/漏极区域耦合。
本发明的另一实施例涉及一种存储器阵列。所述存储器阵列包括：垂直延伸的半导体支柱；所述半导体支柱中的每一个包括垂直安置在第一源极/漏极区域与第二源极/漏极区域之间的晶体管沟道区域；所述半导体支柱经布置在所述存储器阵列的行和列中；所述行沿着行方向延伸，且所述列沿着列方向延伸；字线，其沿着所述行方向延伸；所述字线邻近所述半导体支柱的所述晶体管沟道区域；所述存储器阵列的每一行包含沿着所述字线中的相关联者的多个所述半导体支柱；所述字线中的所述相关联者具有第一侧表面和相对第二侧表面；与所述字线中的所述者相关联的所述多个半导体支柱经细分在沿着所述第一侧表面的第一组和沿着所述第二侧表面的第二组中；所述第一组的所述半导体支柱通过所述第一侧表面与所述第一组的所述半导体支柱的所述晶体管沟道区域之间的栅极介电材料与所述字线中的所述相关联者间隔开；所述第二组的所述半导体支柱通过在所述第二侧表面与所述第二组的所述半导体支柱的所述晶体管通道区域之间的所述栅极介电材料与所述字线中的所述相关联者间隔开；导电屏蔽材料，其在所述半导体支柱之间；位线，其沿着所述列方向延伸，且与所述第一源极/漏极区域耦合；及存储元件，其与所述第二源极/漏极区域耦合；所述存储元件中的每一个由所述字线中的一个结合所述位线中的一个唯一地寻址。
本发明的另一实施例涉及一种形成组合件的方法。所述方法包括：形成具有由基座支撑的半导体材料的支柱的构造；所述支柱经布置成行；形成导电屏蔽材料以沿着所述支柱的第一侧延伸，以及形成字线材料以沿着所述支柱的相对第二侧延伸；所述字线材料经配置为沿着第一方向延伸的字线，其中所述第一方向为所述行的方向，且其中每一字线与所述行中的一个相关联；沿着所述行中的每一个的所述支柱在与所述行相关联的所述字线的第一侧上的第一支柱和与所述行相关联的所述字线的相对第二侧上的第二支柱之间交替；沿着所述支柱的垂直相对区域形成第一源极/漏极区域和第二源极/漏极区域；所述支柱中的每一个包括垂直安置在与所述支柱相关联的所述第一源极/漏极区域与所述第二源极/漏极区域之间的晶体管沟道区域；形成位线以与所述第一源极/漏极区域电连接且沿着与所述第一方向交叉的第二方向延伸；及形成存储元件以与所述第二源极/漏极区域电连接。
附图说明
图1和1A分别为实例组合件在用于制作实例存储器单元阵列的实例方法的实例工艺阶段处的示意性三维视图和示意性俯视图。
图2和2A分别为图1和1A的实例组合件在图1和1A的工艺阶段之后的实例工艺阶段处的示意性三维视图和示意性俯视图。
图3和3A分别为图2和2A的实例组合件在图1和1A的工艺阶段之后的实例工艺阶段处的示意性三维视图和示意性俯视图。
图4和4A分别为图3和3A的实例组合件在图1和1A的工艺阶段之后的实例工艺阶段处的示意性三维视图和示意性俯视图。
图5、5A和5B分别为图1和1A的实例组合件在图4和4A的工艺阶段之后的实例工艺阶段处的示意性三维视图、示意性俯视图和示意性自上而下横截面视图。图5B的视图沿着由图5的线B-B识别的横截面。
图6、6A、6B和6C分别为图1和1A的实例组合件在图5、5A和5B的工艺阶段之后的实例工艺阶段处的示意性三维视图(图6)、示意性自上而下的横截面视图(图6A)和示意性横截面侧视图(图6B和6C)。图6A的视图沿着由图6的线A-A识别的横截面。图6B的视图沿着图6的B侧。图6C的视图沿着图6A的线C-C。
图7和7A分别为图6的实例组合件的示意性三维视图和示意性自上而下横截面视图。图7A的视图具有沿着图7的线A-A的顶表面。
图8到12为实例组合件在用于制作实例存储器单元阵列的实例方法的实例工艺阶段处的三维示意图。
图13和14为实例存储器配置的示意性自上而下横截面视图图。
图15A和15B分别为实例组合件在用于制作实例存储器单元阵列的实例方法的实例工艺阶段处的示意性自上而下横截面视图和示意性横截面侧视图。图15A的视图沿着图15B的线A-A，且图15B的视图沿着图15A的线B-B。
图16A和16B分别为图15A和15B的实例组合件在图15A和15B的工艺阶段之后的实例工艺阶段处的示意性自上而下横截面视图和示意性横截面侧视图。图16A的视图沿着图16B的线A-A，且图16B的视图沿着图16A的线B-B。
图17A到17E分别为图15A和15B的实例组合件在图16A和16B的工艺阶段之后的实例工艺阶段处的示意性自上而下横截面视图(图17A)和示意性横截面侧视图(图17B到17E)。图17A的视图沿着图17B的线A-A。图17B到17D的视图分别沿着图17A的线B-B、C-C、D-D和E-E。
图18A到18E分别为图15A和15B的实例组合件在图16A和16B的工艺阶段之后且可为图17A到17E的处理阶段的替代方案的实例工艺阶段处的示意性自上而下横截面视图(图18A)和示意性横截面侧视图(图18B到18E)。图18A的视图沿着图18B的线A-A。图18B到18D的视图分别沿着图18A的线B-B、C-C、D-D和E-E。
图19为图15A和15B的实例组合件在图18A到18E的工艺阶段之后的工艺阶段处的示意性自上而下横截面视图且沿着与图18E相同的横截面。
图20A和20B分别为图15A和15B的实例组合件在可继图19的工艺阶段之后的实例工艺阶段处的示意性自上而下横截面视图和示意性横截面侧视图。图20A的视图沿着图20B的线A-A，且图20B的视图沿着图20A的线B-B。
图21A和21B分别为图20A和20B的实例组合件在图15A和15B的工艺阶段之后的实例工艺阶段处的示意性自上而下横截面视图和示意性横截面侧视图。图21A的视图沿着图21B的线A-A，且图21B的视图沿着图21A的线B-B。
图22A和22B分别为图21A和21B的实例组合件在图15A和15B的工艺阶段之后的实例工艺阶段处的示意性自上而下横截面视图和示意性横截面侧视图。图22A的视图沿着图22B的线A-A，且图22B的视图沿着图22A的线B-B。
图23A和23B分别为实例组合件在用于制作实例存储器单元阵列的实例方法的实例工艺阶段处的示意性自上而下横截面视图和示意性横截面侧视图。图23A的视图沿着图23B的线A-A，且图23B的视图沿着图23A的线B-B。
图24A和24B分别为实例组合件在图23A和23B的工艺阶段之后的实例工艺阶段处的图23A和23B的示意性自上而下横截面视图和示意性横截面侧视图。图24A的视图沿着图24B的线A-A，且图24B的视图沿着图24A的线B-B。
图25A和25B分别为实例组合件在图23A和23B的工艺阶段之后的实例工艺阶段处的图24A和24B的示意性自上而下横截面视图和示意性横截面侧视图。图25A的视图沿着图25B的线A-A，且图25B的视图沿着图25A的线B-B。
图26A和26B分别为图25A和25B的实例组合件在图23A和23B的工艺阶段之后的实例工艺阶段处的示意性自上而下横截面视图和示意性横截面侧视图。图26A的视图沿着图26B的线A-A，且图26B的视图沿着图26A的线B-B。
图27A和27B分别为图23A和23B的实例组合件在图25A和25B的工艺阶段之后且为图26A和26B的工艺阶段的替代方案的实例工艺阶段处的示意性自上而下横截面视图和示意性横截面侧视图。图27A的视图沿着图27B的线A-A，且图27B的视图沿着图27A的线B-B。
图28A和28B分别为图26A和26B的实例组合件在图23A和23B的工艺阶段之后的实例工艺阶段处的示意性自上而下横截面视图和示意性横截面侧视图。图28A的视图沿着图28B的线A-A，且图28B的视图沿着图28A的线B-B。
图29A和29B分别为实例组合件在用于制作实例存储器单元阵列的实例方法的实例工艺阶段处的示意性自上而下横截面视图和示意性横截面侧视图。图29A的视图沿着图29B的线A-A，且图29B的视图沿着图29A的线B-B。
图30A和30B分别为图29A和29B的实例组合件在图29A和29B的工艺阶段之后的实例工艺阶段处的示意性自上而下横截面视图和示意性横截面侧视图。图30A的视图沿着图30B的线A-A，且图30B的视图沿着图30A的线B-B。
图31A和31B分别为图29A和29B的实例组合件在图30A和30B的工艺阶段之后的实例工艺阶段处的示意性自上而下横截面视图和示意性横截面侧视图。图31A的视图沿着图31B的线A-A，且图31B的视图沿着图31A的线B-B。
图32A和32B分别为图29A和29B的实例组合件在图31A和31B的工艺阶段之后的实例工艺阶段处的示意性自上而下横截面视图和示意性横截面侧视图。图32A的视图沿着图32B的线A-A，且图32B的视图沿着图32A的线B-B。
图33A和33B分别为图29A和29B的实例组合件在图32A和32B的工艺阶段之后的实例工艺阶段处的示意性自上而下横截面视图和示意性横截面侧视图。图33A的视图沿着图33B的线A-A，且图33B的视图沿着图33A的线B-B。
图34A和34B分别为图29A和29B的实例组合件在图33A和33B的工艺阶段之后的实例工艺阶段处的示意性自上而下横截面视图和示意性横截面侧视图。图34A的视图沿着图34B的线A-A，且图34B的视图沿着图34A的线B-B。
图35为实例存储器阵列区域的图解示意图。
图36为包括堆叠层的实例组合件的区域的示意性横截面侧视图。
具体实施方式
一些实施例包含在存储器单元(例如，DRAM单元)之间形成屏蔽材料的方法。存储器单元可以在存储器阵列内，且可以沿着存储器阵列的行及列布置。字线可以沿着存储器阵列的行延伸。沿着个别行的存储器单元可以在第一组的存储器单元和与第二组的存储器单元之间交替。第一组的存储器单元可以沿着字线的一侧，且第二组的存储器单元可以沿着字线的第二相对侧。存储器单元中的每一个可以包括垂直延伸的主体区域，所述主体区域包含晶体管沟道区域。每一主体区域可以包括与字线邻近的第一侧和与屏蔽材料邻近的相对第二侧。在一些实施例中，屏蔽材料可以直接接触存储器单元的主体区域，且在其它实施例中，屏蔽材料可以与存储器单元的主体区域电隔离。参考图1到36描述实例实施例。
参考图1和1A，构造10包含支撑在导电材料18的膨胀件16上方的半导体材料14的块体12。
半导体材料14可以包括任何合适的组合物；且在一些实施例中，可以包括硅、锗、III/V族半导体材料(例如，磷化镓)、半导体氧化物等中的一或多个，基本上由其组成，或由其组成；其中术语III/V族半导体材料是指包括选自元素周期表的第III及V族的元素的半导体材料(其中第III及V族为旧的命名法，且现在被称为第13及15族)。在一些实施例中，半导体材料14可以包括单晶硅，基本上由其组成或由其组成。
半导体材料14包括下部区域20和上部区域22，所述下部区域和上部区域以恰当源极/漏极掺杂进行掺杂。提供虚线21和23以示意性说明经掺杂区域20和22的大概边界。经掺杂区域20和22可以包括任何合适的浓度的任何合适的掺杂剂。在一些实施例中，经掺杂区域可以包括n型掺杂剂，其经提供的浓度为至少约1×1020个原子/cm3，且在其它实施例中可以包括p型掺杂剂，其经提供的浓度为至少约1×1020个原子/cm3。
主体区域(也被称为中心区域)24在经掺杂区域20与经掺杂区域22之间。中心区域24可以包括任何合适的掺杂剂浓度的任何合适的掺杂剂类型，且在一些实施例中可以为本质掺杂的。在一些实施例中，可以用恰当掺杂剂(在一些实施例中，其相对于中心区域20和22为相反导电类型)将中心区域24掺杂到小于或等于约1016个原子/cm3的浓度。
导电材料18可以包括任何合适的导电组合物；例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或经导电掺杂的半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多个。导电材料18最终被图案化为位线，且可以包括任何合适的位线材料。例如，在一些实施例中，材料18可以包括钨、钛、钽、氮化钨、氮化钛、氮化钽等中的一或多个。
导电膨胀件16由基座26支撑。基座26可以包括任何合适的组合物。基座26通常包括直接在导电膨胀件16正下方的绝缘材料27(例如，二氧化硅、氮化硅等)。在一些实施例中，基座可以包括在另一衬底(或手柄)上方的氧化物区域(例如，包括二氧化硅的区域)；以及可以利用混合键合(即，智能切割)技术来形成。下文参考图20A和20B描述实例混合键合技术。
参考图2和2A，将块体12(图1)和膨胀件16(图1)经图案化为导轨28，其中此类轨通过沟槽30彼此间隔开。
可以通过任何合适的处理来形成导轨28。例如，可以在半导体材料14上方形成经图案化掩模(未展示)，可以通过一或多种合适的蚀刻将图案从掩模转印到半导体材料14和导电材料18中，且然后可以将掩模移除以留下图2和2A的构造。
导轨28内的经图案化材料18变为位线32。此类位线沿着与所说明y轴相对应的方向延伸，且此类方向可以最终与存储器阵列的列方向相对应。
在一些实施例中，可以认为导轨28包括半导体材料14，且可以认为此类导轨形成在位线32上方。在一些实施例中，可以认为导轨28包括半导体材料14的主体区域24和上部经掺杂区域20，且可以认为此类导轨形成在包括位线32和半导体材料14的下部经掺杂区域20的线性结构上方。可以认为此类线性结构内的下部经掺杂区域20是沿着位线32的上部表面延伸的梁。
参考图3和3A，在导轨28之间形成绝缘材料34，且在所展示的实施例中填充沟槽30(图2和2A)。绝缘材料34可以包括任何合适的组合物；例如，包含二氧化硅，氮化硅和任何各种低k材料中的一或多种(其中术语“低k材料”是指具有比二氧化硅低的介电常数的材料，且例如包含多孔二氧化硅)。
在所展示实施例中，经平面化表面35延伸横跨材料14和34。此经平面化表面可利用任何合适的处理来形成；例如，包含化学-机械抛光(CMP)。
参考图4和4A，沟槽36经形成以延伸穿过绝缘材料34并进入导轨28(图3和3A)。沟槽36将导轨28的半导体材料14切成结构38(仅标记其中一些)。在一些实施例中，结构38最终经图案化为有源区域支柱(即，存取装置支柱)，且可以被称为支柱的模板(或被称为支柱模板)。
在所展示实施例中，沟槽36延伸到与半导体材料14内的下部经掺杂区域20的顶部边界大致同层延伸的深度。可以利用定时蚀刻和/或通过沿着期望形成沟槽36的底部的绝缘材料34的下部区域并入蚀刻停止材料来获得此类深度。
结构38沿着所说明z轴垂直延伸。沟槽36沿着所说明Q轴水平地延伸，其中Q轴与y轴交叉且不正交于y轴。
参考图5、5A和5B，在沟槽36内提供绝缘材料40以对沟槽进行加衬，且然后在经加衬沟槽内提供导电屏蔽材料42。在所展示的实施例中，导电屏蔽材料40部分地填充经加衬沟槽，且用额外绝缘材料44填充经加衬沟槽的其余区域。
绝缘材料40可以包括任何合适的组合物；且在一些实施方案中，可以包括二氧化硅，基本上由其组成，或由其组成。
绝缘材料44可以包括任何合适的组合物；且在一些实施方案中，可以包括二氧化硅，基本上由其组成，或由其组成。
在一些实施例中，绝缘材料34、40和44可以为彼此相同的组合物。在其它实施例中，绝缘材料34、40和44中的至少一个可以包括与此类绝缘材料中的至少另一个不同的组合物。
导电屏蔽材料42可以包括任何合适的组合物；例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或经导电掺杂的半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多个。在一些实施例中，导电屏蔽材料42可以包括经导电掺杂的半导体材料(例如，经导电掺杂的多晶硅)，基本上由其组成，或由其组成。用n型掺杂剂(例如，磷)或p型掺杂剂(例如，硼)，经导电掺杂的半导体材料可经掺杂到任何合适的浓度，且在一些实施例中，可经掺杂到至少约1×1020个原子/cm3的浓度。换句话说，在一些实例实施例中，屏蔽材料42可以包括经重掺杂有一或多种杂质(例如，磷、砷、硼等中的一或多种)的多晶半导体材料(例如，多晶硅)。
在一些实施例中，半导体材料14和屏蔽材料42均可以包括硅，基本上由其组成或由其组成；其中半导体材料14的硅为单晶，且其中屏蔽材料42的硅为多晶(且在一些应用中被称为多晶硅)。在一些实施例中，可以认为经掺杂区域20和22包括第一半导体材料(即，材料14)，且可以认为导电屏蔽材料42包括第二半导体材料。
如果屏蔽材料42包括经导电掺杂硅，那么屏蔽材料可以经掺杂为与经掺杂区域20和22相同的导电类型，或可以经掺杂为经掺杂区域20和22相反的导电类型(其中p型和n型被理解为相反的导电类型)。
参考图6、6A、6B和6C，沟槽46经形成以延伸穿过绝缘材料34、40和44，屏蔽材料42以及半导体材料14。沟槽46可以被称为第二沟槽，以将其与第一沟槽36(图4和4A)区分开。在沟槽46内提供导电材料54以形成字线58。
沟槽46沿着x轴的方向延伸。在一些实施例中，可以认为位线32沿着与y轴的方向相对应的第一方向延伸，可以认为第二沟槽46沿着与x轴的方向相对应的第二方向延伸，且可以认为第一沟槽36(图4和4A)沿着与Q轴的方向相对应的第三方向延伸。在所说明实施例中，第一方向和第二方向(即，y轴和x轴的方向)彼此正交，且第三方向(即，Q轴的方向)与第一方向和第二方向交叉(即，与y轴和x轴交叉)。在一些实施例中，可以认为字线58在第一方向(即，x轴的方向)上水平延伸，且可以认为位线在第二方向(即，y轴的方向)上水平延伸；其中在所展示的实施例中，第二方向与第一方向交叉且正交于第一方向。
第一沟槽36延伸到第一深度D1(相对于图6B展示)，且第二沟槽46延伸到第二深度D2(也相对于图6B展示)，其中第二深度(D2)小于第一深度(D1)。因此，屏蔽材料42的区域留在第二沟槽46下方(且在字线58下方)，如图6C中图解说明。
第二沟槽46将支柱模板38(图5、5A和5B，其中仅标记一些支柱模板)图案化为半导体支柱48(在图6、6A和6B中展示，其中仅标记一些半导体支柱48)。支柱48包括半导体材料14，且从包括数字线32的支撑基座垂直延伸(垂直方向由相对于图6所展示的z轴表示)。经掺杂区域20和22变成垂直相对的第一和第二源极/漏极区域(其也可以被称为第一和第二扩散区域)，且中心区域24为在第一源极/漏极区域20和第二源极/漏极区域22之间垂直的主体区域。第一源极/漏极区域20与位线32耦合。在所展示的实施例中，第一源极/漏极区域20未经图案化为支柱48，而是保持为沿着位线32的上部表面延伸的梁50。包括源极/漏极区域20和22以及在所述源极/漏极区域之间的中心区域24的结构可以被称为有源装置或存取装置。
沟槽46经加衬有栅极介电材料52，且然后在所述经加衬沟槽内形成导电字线材料54。
栅极介电材料52可以包括任何合适的组合物；且在一些实施方案中，可以包括二氧化硅，基本上由其组成，或由其组成。
字线材料54可以包括任何合适的导电组合物；例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或经导电掺杂的半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多个。在一些实例实施例中，字线材料54可以包括钨、钛、钽、氮化钨、氮化钛、氮化钽等中的一或多种。字线材料54可以为与位线材料18相同的含金属组合物，或可为相对于位线材料18不同的组合物。
在所展示的实施例中，字线材料54部分填充经加衬沟槽46，且绝缘材料56形成在字线材料54上方以填充沟槽46。绝缘材料56可以包括任何合适的组合物；且在一些实施方案中，可以包括二氧化硅，基本上由其组成，或由其组成。
将沟槽46内的字线材料54图案化为字线58，其中此类字线沿着x轴的第一方向延伸。图6和6A展示字线58，其延伸超过包括支柱48和屏蔽材料42的布置，以便更好地强调字线的线性配置。
图6C展示沿着图6A的横截面C-C的字线58的一部分。如上文所论述，沟槽46的深度小于沟槽36的深度(其中沟槽46延伸到相对于图6B所展示的深度D2，且沟槽36延伸到相对于图6B所展示的深度D1)。因此，沟槽46仅部分地延伸穿过屏蔽材料42，且因此屏蔽材料42在字线58下方通过。可以认为图6C的配置展示屏蔽材料42全部在字线58下方通过，且可以与本发明中所描述的其它配置进行对比。
可以认为图6、6A，6B和6C的屏蔽材料42经配置为屏蔽板43。
图7和7A展示并入到存储器阵列60中的图6的配置。上部源极/漏极区域22(即，第二源极/漏极区域、第二扩散区域)与存储元件62电连接(即，电耦合)。所述存储元件可以为具有至少两个可检测状态的任何合适的装置；且在一些实施例中可以为例如电容器、电阻性存储器装置、导电桥接装置、相变存储器(PCM)装置、可编程金属化单元(PMC)等。在所展示实施例中，存储元件62为电容器。电容器中的每一个具有与参考电压64耦合的节点(仅标记其中一个)。此类参考电压可以为任何合适的电压；例如，接地、VCC/2等。
底部源极/漏极区域20(即，第一源极/漏极区域、第一扩散区域)与位线(即，数字线)32电连接(即，电耦合)。
可以认为支柱48与存取装置(晶体管)的区域相对应，且可以认为主体区域24包括垂直安置在上部源极/漏极区域22与下部源极/漏极区域20之间的晶体管沟道区域25。可以认为字线58与存取装置邻近，且包括与存取装置相关联且经配置以通过沟道区域25将源极/漏极区域20和22彼此以门控方式耦合的栅极(晶体管栅极)。
可以认为字线58与埋置式字线相对应(即，所述字线凹入到半导体材料14中)，且此类埋置式字线沿着与x轴相对应的第一方向延伸。可以认为埋置式字线沿着存储器阵列60的行66延伸。通过插入包括栅极介电材料52的区域，将埋置式字线与支柱48的沟道区域25间隔开。
位线32沿着与y轴相对应的第二方向延伸，且可以认为其沿着存储器阵列60的列68延伸。
可以认为将支柱(即，存取装置支柱、半导体材料支柱)48布置在存储器阵列60的行66和列68中。沿着给定列68的支柱48将为与共用位线32耦合的那些支柱。沿着给定行66的支柱48将为与共用字线耦合的那些支柱。字线58经标记为58a、58b和58c，以使得其可以彼此区分开。可以认为行66包含行66a、66b和66c；其中行66a包括与字线58a相关联的支柱48，行66b包括与字线58b相关联的支柱48，且行66c包括与字线58c相关联的支柱。在图7中，个别行经宽泛地标记为66a、66b和66c，且在图7A中经更清楚地识别。注意，个别行的支柱在字线的任一侧上交替。为了帮助读者识别行，个别支柱48各自相对于在图7中与所述支柱相关联的行66a、66b和66c中的特定一个来识别。与行66a相关联的支柱经标记为166a，与行66b相关联的支柱经标记为166b，且与行66c相关联的支柱经标记为166c。
应理解，每一行(例如，行66a)包括在字线的一侧上的第一系列(即，第一组)支柱，及在字线的相对侧上的第二系列(即，第二组)支柱。例如，经识别为与行66a相关联的两个支柱在图7中经识别为166a-1，以展示其为在字线58a的一侧上的第一系列的一部分，且另一支柱经识别为166a-2以展示其为字线58a的相对侧上的第二系列的一部分。在一些实施例中，字线的第一侧及第二侧可以被称为字线的第一侧表面和第二侧表面，如下下文相对于其它实例实施例更详细地论述。
字线的电激活可能沿着与字线相关联的行66沿着支柱48的沟道区域25诱导电场，且这可能通过沟道区域25将源极/漏极区域20和22彼此耦合。然后，字线的撤销激活可以将源极/漏极区域20和22彼此去耦合。当在本文中使用术语“门控耦合”时，这可以是指可以通过字线58的电激活/撤销激活来诱导源极/漏极区域20和22的彼此受控耦合/去耦合。
屏蔽板43与参考源极(即，参考电压节点、参考结构、参考终端等)70耦合(即，预期电连接)。参考源极经配置以向屏蔽板43提供所要电压。此类电压可以为任何合适的电压，且在一些实施例中可以为接地电压(即，屏蔽板43可以经电接地)。
图7A说明屏蔽材料42(或替代地，屏蔽板43)和字线58相对于支柱48的关系。所述支柱中的一个经标记为48a，以使得可以将其与其它支柱区分开。支柱48a具有第一侧表面15和相对第二侧表面17。第一侧表面15接近于字线58，且第二侧表面17接近于屏蔽板43。第一绝缘材料52(即，栅极介电材料)在字线58与第一侧表面15之间，且第二绝缘材料40在第二侧表面17与屏蔽板43之间。第一绝缘材料52和第二绝缘材料40可以为彼此相同的组合物(例如，可以均包括二氧化硅，基本上由其组成或由其组成)，或相对于彼此可为不同组合物。在一些实施例中，可以认为第一绝缘材料52经配置为在字线58与沟道区域25的第一侧表面15之间的第一绝缘材料的介入，且可以认为第二绝缘材料40经配置为在屏蔽板43与沟道区域25的第二侧表面17之间的第二绝缘材料的介入。
图8到12说明用于形成另一实例存储器阵列的另一实例方法。
参考图8，其展示类似于图3的工艺阶段的工艺阶段处的构造10。保护性覆盖材料72位于导轨28上方。覆盖材料56可以包括任何合适的组合物；且在一些实施方案中，可包括二氧化硅，基本上由其组成，或由其组成。
参考图9，沟槽74经形成以延伸穿过材料14、34和72。沟槽74沿着x轴的第一方向延伸。沟槽74将导轨28的半导体材料14(图8)图案化为支柱模板38。
参考图10，沟槽经加衬有第二绝缘材料40、屏蔽材料42形成在线沟槽内，且绝缘材料44形成在屏蔽材料上方。
参考图11，形成沟槽76以将支柱模板38图案化为支柱48。沟槽76相对于沟槽74(图9)偏置，以使得沟槽76切穿屏蔽材料42，以仅沿着沟槽76中的每一个的一侧留下屏蔽材料的其余区域。
参考图12，将第一绝缘材料52提供在沟槽76内以对此类沟槽进行加衬，且然后将字线材料54形成在经加衬沟槽内且经凹入以仅部分地填充经加衬沟槽。绝缘材料56形成在经加衬沟槽76内的凹入字线材料54上方。
屏蔽材料42经图案化为屏蔽板43，且将此类屏蔽板与参考结构70耦合。在随后的处理中，类似于图7的元件62的存储元件可以与支柱48的上部源极/漏极区域22耦合。因此，支柱48可以并入到类似于上文参考图7所描述的阵列60的存储器阵列中。
图13和14将来自图7的架构的存储器配置(图13的配置78a)与来自图12的架构的存储器配置(图14的配置78b)进行比较。
图13的配置78a包括字线58，所述字线58延伸横跨包括半导体材料14的支柱48的角度区域。半导体材料14的较宽部分可以具有在约15纳米(nm)到约25nm的范围内的水平厚度T1。字线58可以具有在约10nm到约20nm的范围内的水平厚度T2，且第一绝缘材料52可以具有在约2nm到约8nm的范围内的厚度T3。
图14的配置78b包括延伸横跨半导体材料14的支柱48的字线58。支柱48可以沿着字线58具有水平厚度T1，或可以具有更窄的水平厚度(例如，在约10nm到约15nm的范围内的水平厚度)。图14的配置的字线58包括与图13的配置的字线58相同的水平厚度T2，且图14的配置的第一绝缘材料52包括与图13的配置的栅极介电材料相同的水平厚度T3。图14的配置的屏蔽材料42包括水平厚度T4，其可以在约5nm到约20nm的范围内，且图14的配置的第二绝缘材料40包括水平厚度T5，其可以在约2nm到约8nm的范围内。
参考图15A到22描述用于形成实例存储器阵列的另一实例实施例。
参考图15A和15B，构造10a包括从半导体材料的块体82向上延伸的半导体材料14的岛状物80。所述岛状物具有经掺杂区域20。此类区域20在图15B的处理阶段处为上部区域，且可以具有参考图1所描述的类型的源极/漏极掺杂。在一些实施例中，可以认为经掺杂区域20与第一源极/漏极区域相对应。
第二绝缘材料40经形成以侧向包围岛状物，且对岛状物的外侧表面81进行加衬。
在经加衬岛状物之间形成导电屏蔽材料42。
参考图16A和16B，位线32形成在所述岛状物上方，且与经掺杂区域20电耦合(即，与其电连接)。在一些实施例中，平面化表面可以延伸横跨经掺杂区域20和第二绝缘材料40，且位线可以沿着此类平面化表面形成。位线32包括上文参考图1所描述的位线材料18，且沿着y轴的第二方向延伸。
在图16A中以虚线视图展示位线32，以指示位线相对于图16A的横截面不在平面内。
在一些实施例中，可以认为第二绝缘材料40、半导体材料14和导电屏蔽材料42一起形成结构84，且可以认为位线32经形成延伸横跨此类结构的上部表面。值得注意的是，两条位线延伸横跨所述岛状物中的每一个，如相对于图16A的俯视图所展示。可以认为位线32形成横跨结构84的图案。位线32通过间隙86彼此间隔开。
参考图17A到E，间隙86延伸到结构84中以形成沟槽88，其中此类沟槽沿着y轴的第二方向延伸。沟槽88可以被称为第一沟槽，以将其与在随后工艺阶段形成的其它沟槽区分开。在所展示的实施例中，沿着岛状物的中间形成的沟槽(例如，沿着图17A的横截面C-C形成且沿着图17C的横截面展示的沟槽)处于第一深度D1，而邻近岛形成的沟槽(例如，沿着图17A的横截面D-D形成沿着图17D的横截面展示的沟槽)处于第二深度D2；其中第一深度D1小于第二深度D2。第一深度D1和第二深度D2可以为任何合适的深度，以在下文参考图21A和21B所描述的处理阶段处形成字线之后在邻近半导体支柱之间实现所要电隔离，且在一些实施例中可以大于约100nm，或甚至大于约500nm。第一深度D1和第二深度D2可以如图17A到E中所展示彼此不同，或可以如图18A到E中的替代实施例中所展示彼此相同。在图17B中展示深度D1和D2的大致位置以帮助读者理解此类深度相对于与源极/漏极区域20和屏蔽材料42的位置的关系。类似地，在图18B中展示深度D2的大致位置。
图19展示可以在图18E之后的处理阶段处的构造10a。类似配置(未展示)可以遵循图17E的处理阶段。
沟槽88填充有绝缘材料90。绝缘材料90可以被称为第三绝缘材料，以将其与第二绝缘材料40区分开。第三绝缘材料90可以包括任何合适的组合物；且在一些实施方案中，可包括二氧化硅，基本上由其组成，或由其组成。第二绝缘材料40和第三绝缘材料90可以包括彼此相同的组合物，或可以包括相对于彼此不同的组合物。可以认为结构84和第三绝缘材料90一起形成子组合件92。
参考图20A和20B，子组合件92通过键合区域96键合到手柄结构94，且然后将其倒置。手柄结构94可以包括任何合适的配置，且在一些实施例中可以与半导体晶片(例如，单晶硅晶片)或其它合适的半导体衬底相对应。出于解释本发明的目的，术语“半导体衬底”是指包括半导体材料的任何构造，包含但不限于块状半导体材料，例如半导体晶片(单独或包括其它材料的组合件)及半导体材料层(单独或包括其它材料的组合件)。术语“衬底”是指任何支撑结构，包含但不限于上文所描述的半导体衬底。
子组合件92与手柄结构94的键合可以利用任何合适的处理来实现；例如，包含其中两个二氧化硅表面彼此相对放置并经过适当处理以诱导表面之间的共价键合且从而形成复合结构的技术。因此，键合区域96可以包括二氧化硅。用于诱导共价键合的处理可以为热处理。此类热处理可以利用超过800℃的温度。替代地，可以在热处理之前使二氧化硅表面中的一个或两个经受等离子处理，且然后可以将热处理的温度降低到约150℃到约200℃的范围内的温度。二氧化硅表面彼此的键合可以被称为“混合键合”(或“智能切割”)；其中在美国专利第9,666,573号和第10,103,053号中描述了实例混合键合程序，这两个美国专利均转让给了美光科技有限公司(Micron Technology，Inc.)，且该两个美国专利将三成助川(Mitsunari Sukekawa)列为发明人。
通过适当处理(例如，CMP)移除半导体材料14的块体82(图19)，所述处理暴露岛状物80的底部区域98。源极/漏极区域22沿着岛状物80的经暴露底部区域98形成，且在一些实施例中可以通过将适当掺杂剂植入到岛状物的底部区域中来形成。
参考图21A和21B，在子组合件92上方形成额外第二绝缘材料40，且然后形成沟槽100以延伸到岛状物80的底部中。沟槽100将岛状物细分为支柱48。沟槽100可以被称为第二沟槽，以将其与在图17E和18E的处理阶段处形成的第一沟槽88区分开。第二沟槽100沿着x轴的第一方向延伸。额外第二绝缘材料可以包括第二绝缘材料40(如所展示)，或可以包括任何其它合适的材料。
第二沟槽经加衬有第一绝缘材料52，且然后在此类经加衬沟槽内形成字线材料54并将其图案化为字线58。随后，在字线上方形成绝缘材料56。
参考图22A和22B，存储元件62(经展示为块)与源极/漏极区域22电耦合。在一些实施例中，存储元件62可以为电容器，例如上文参考图7所描述的电容器。在存储元件62之间提供绝缘材料102。
导电屏蔽材料经图案化为屏蔽板43，且此类屏蔽板与参考结构70电耦合。
可以认为图22A和22B的构造10a与包括存储器阵列60的组合件相对应。存储器阵列60包含沿着y轴的第二方向延伸(即，沿着存储器阵列60的列68延伸)的位线32，且包含沿着x轴的第一方向延伸(即，沿着存储器阵列的行66延伸)的字线58。支柱48经布置在存储器阵列60的行66和列68中。沿着给定列68的支柱48为与共用位线32耦合的那些支柱。沿着给定行66的支柱48为与共用字线耦合的那些支柱。字线58经标记为58a、58b和58c，以使得其可以彼此区分开。行66经标记为66a、66b和66c，以使得其可以彼此区分开；其中行66a包括与字线58a相关联的支柱48，行66b包括与字线58b相关联的支柱48，且行66c包括与字线58c相关联的支柱。相对于与所述支柱相关联的行66a、66b和66c中的特定一个来识别个别支柱48。与行66a相关联的支柱经标记为166a，与行66b相关联的支柱经标记为166b，且与行66c相关联的支柱经标记为166c。值得注意的是，每一行包括在字线的一侧上的第一系列(即，第一组)支柱和在字线的相对侧上的第二系列(即，第二组)支柱。例如，一对支柱166a经标记为166a-1以展示其为在字线58a的一侧上的第一系列的一部分，而另一对支柱166a经标记为166a-2以展示其为在字线58a的相对侧上的第二系列的一部分。第一组的支柱沿着行66a与第二组的支柱交替。类似地，支柱166b包括第一组166b-1和第二组166b-2，且支柱166c包括第一组166c-1和第二组166c-2。
沿着图22A和22B的横截面视图，将字线58a的相对侧识别为侧55和57。字线的此类侧55和57可以替代地被称为字线的第一和第二侧表面。
半导体支柱48中的每一个包括垂直安置在第一源极/漏极区域20与第二源极/漏极区域22之间的沟道区域25。字线58与此类沟道区域邻近，且通过插入包括第一绝缘材料52的绝缘区域而与沟道区域间隔开。栅极介电材料在第一侧表面55与第一组(例如，沿着字线58a的支柱166a-1)的半导体支柱48的沟道区域之间，且栅极介电材料在第二侧表面57与第二组(例如，沿着字线58a的支柱166a-2)的半导体支柱48之间。导电屏蔽材料42在第一组的半导体支柱与第二组半导体支柱之间。
在图22A和22B的实施例中，导电屏蔽材料42在字线58下方部分地延伸，但并非全部在此类字线下方延伸。因此，第一组(例如，经识别为166a-1的支柱)的半导体支柱之间的导电屏蔽材料42与第二组(例如，经识别为166a-2的支柱)的半导体支柱之间的导电屏蔽材料42不是连续的。这与上文参考图6和7所描述的实施例相反，其中，屏蔽材料42全部在字线58下方延伸。
图22B的实施例展示第一绝缘材料52，其将屏蔽材料42与字线58a的第二侧面57间隔开，且将沟道区域25与字线58a的第一侧面55间隔开。在其它实施例(例如，图1到7的实施例)中，将屏蔽材料与字线的一个侧面间隔开的绝缘材料可能并非与将晶体管沟道材料与字线的另一侧间隔开的绝缘材料相同。
可以认为图22B的横截面为沿着列方向(即，沿着y轴方向)的横截面。此横截面穿过一系列第一半导体支柱(具体来说，经识别为166a-1、166b-1和166c-1的支柱)，且穿过屏蔽材料42的一系列导电板43。字线(58a、58b和58c)沿着横截面使其第一侧表面55沿着半导体支柱的沟道区域25，且通过第一绝缘材料52与此类沟道区域间隔开；且使其第二侧表面57沿着导电板43，且通过第一绝缘材料52与导电板间隔开。所说明屏蔽板43沿着横截面为角板，其中角板的底部区域部分地延伸横跨字线58a到c的底部。
参考图23A到28描述用于形成实例存储器阵列的另一实例实施例。
参考图23A和23B，构造10b包括从半导体材料的块体82向上延伸的半导体材料14的岛状物80。所述岛状物经覆盖有保护性材料104。保护性材料104可以包括任何合适的组合物；且在一些实施方案中，可包括氮化硅，基本上由其组成，或由其组成。
参考图24A和24B，岛状物80之间的区域经加衬有第二绝缘材料40，然后沉积屏蔽材料42并使其凹入，且然后在屏蔽材料上方提供额外第二绝缘材料40。
参考图25A和25B，将保护性材料104(图24A和24B)移除，且然后沿着岛状物80的上部部分形成经掺杂区域22。在所展示的实施例中，在移除保护性材料104之后形成经掺杂区域22。在其它实施例中，可以在将材料图案化为岛状物80中之前对半导体材料14进行毯式掺杂，且因此可以在比图25A和25B的工艺阶段更早的工艺阶段处形成经掺杂区域22。
电容器62经形成以与源极/漏极区域22耦合(电连接)。所说明电容器为容器型电容器；且每一个包括容器形电极106、在容器形电极内的介电材料108，以及在介电材料108上方和在容器形电极内的另一电极110。电极106和110可以包括任何合适的组合物；例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或经导电掺杂的半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多个。介电材料108可以包括任何合适的组合物；且在一些实施例中，可以包括二氧化硅、氮化硅和氧氮化硅中的一或多种。
在电容器62上方和之间提供绝缘材料112。绝缘材料112可以包括任何合适的组合物；且在一些实施例中可以包括二氧化硅和氮化硅中的一个或两个。
可以认为半导体材料14、屏蔽材料42、第二绝缘材料40、电容器62和绝缘材料112一起形成子组合件114。
参考图26A和26B，子组合件114通过键合区域96键合到手柄结构94，且然后将其倒置。手柄结构94可以包括上文参考图20A和20B所描述的配置，且可以利用上文参考图20A和20B所描述的混合键合程序来实现子组合件114与手柄结构94的键合。
通过适当的处理(例如，CMP)将半导体材料14的块体82(图25B)移除，所述处理暴露半导体材料14的区域98(在一些实施例中，可以认为区域98与图25B的岛状物80的底部区域相对应)。源极/漏极区域20沿着区域98形成，且在一些实施例中，可以通过将适当的掺杂剂植入到区域98中来形成。
沟槽116经形成以延伸到岛状物80(图25B)中且从岛状物图案化支柱48。沟槽116沿着x轴的第一方向延伸。
沟槽116经加衬有第一绝缘材料52，且然后在此类经加衬沟槽内形成字线材料54并将其图案化为字线58。随后，在字线上方形成额外绝缘材料，且在所展示的实施例中，额外绝缘材料为与第一绝缘材料52相同的组合物(在其它实施例中，额外绝缘材料可以具有另一组合物)。
将导电屏蔽材料42图案化为屏蔽板43。
图26A和26B的实施例展示经蚀刻足够深以到达经掺杂区域22的沟槽116。在替代实施例中，沟槽116可以经蚀刻得较浅，且经掺杂延伸部可以经形成以从沟槽的底部延伸到经掺杂区域22。例如，图27A和27B展示替代图26A和26B的实施例的实施例，且展示经形成以从沟槽116的底部延伸到经掺杂区域22的经掺杂延伸部118。经掺杂延伸部118可以为与区域22相同的导电类型，且可以用适当的掺杂剂进行重掺杂。替代地，延伸部118可以比区域22更少地掺杂，且可以例如与经轻掺杂的扩散区域相对应。
参考图28A和28B，在图26A和26B的处理阶段之后的工艺阶段处展示构造10b。位线32形成在子组合件114上方，且与源极/漏极区域20耦合。位线包括上文参考图1所描述的位线材料18。
导电屏蔽板43与参考结构70电耦合。
可以认为图28A和28B的构造与包括存储器阵列60的组合件相对应。存储器阵列包含沿着y轴的第二方向延伸(即，沿着存储器阵列60的列68延伸)的位线32，且包含沿着x轴的第一方向延伸(即，沿着存储器阵列的行66延伸)的字线58。支柱48经布置在存储器阵列60的行66和列68中。沿着给定列68的支柱48为与共用位线32耦合的那些支柱。沿着给定行66的支柱48为与共用字线耦合的那些支柱。字线58经标记为58a、58b和58c，以使得其可以彼此区分开。行66经标记为66a、66b和66c，以使得其可以彼此区分开；其中行66a包括与字线58a相关联的支柱48，行66b包括与字线58b相关联的支柱48，且行66c包括与字线58c相关联的支柱。相对于与所述支柱相关联的行66a、66b和66c中的特定一个来识别个别支柱48。与行66a相关联的支柱经标记为166a，与行66b相关联的支柱经标记为166b，且与行66c相关联的支柱经标记为166c。值得注意的是，每一行包括在字线的一侧上的第一系列(即，第一组)支柱和在字线的相对侧上的第二系列(即，第二组)支柱。例如，支柱166a中的一个经标记为166a-1以展示其为在字线58a的一侧上的第一系列的一部分，而支柱166a中其它支柱经标记为166a-2以展示其为在字线58a的相对侧上的第二系列的一部分。第一组的支柱沿着行66a与第二组的支柱交替。类似地，支柱166b包括第一组166b-1和第二组166b-2，且支柱166c包括第一组166c-1和第二组166c-2(未展示)。
沿着图28A和28B的横截面视图，将字线58a的相对侧识别为侧55和57。字线的此类侧55和57可以替代地被称为字线的第一和第二侧表面。
半导体支柱48中的每一个包括垂直安置在第一源极/漏极区域20与第二源极/漏极区域22之间的沟道区域25。字线58与此类沟道区域邻近，且通过插入包括第一绝缘材料52的绝缘区域而与沟道区域间隔开。栅极介电材料在第一侧表面55与第一组(例如，沿着字线58a的支柱166a-1)的半导体支柱48的沟道区域之间，且栅极介电材料在第二侧表面57与第二组(例如，沿着字线58a的经标记为166a-2的支柱)的半导体支柱48之间。导电屏蔽材料42在第一组的半导体支柱与第二组半导体支柱之间。
在图28B的实施例中，导电屏蔽材料42不延伸到字线58下方，而是替代地将屏蔽板43配置为垂直支柱。
图28B的实施例展示第一绝缘材料52，其将屏蔽材料42与字线58a的第二侧面57间隔开，且将沟道区域25与字线58a的第一侧面55间隔开。在其它实施例(例如，图1到7的实施例)中，将屏蔽材料与字线的一个侧面间隔开的绝缘材料可能并非与将晶体管沟道材料与字线的另一侧间隔开的绝缘材料相同。
可以认为图28B的横截面为沿着列方向(即，沿着y轴方向)的横截面。此横截面穿过一系列第一半导体支柱(具体来说，经识别为166a-1、166b-1和166c-1的支柱)，且穿过屏蔽材料42的一系列导电板43。字线(58a、58b和58c)沿着横截面使其第一侧表面55沿着半导体支柱的沟道区域25(即，沿着包括半导体支柱内的有源区域的晶体管的沟道区域)，且通过第一绝缘材料52与此类沟道区域间隔开；且使其第二侧表面57沿着导电板43，且通过第一绝缘材料52与导电板间隔开。所说明的屏蔽板43为沿着横截面垂直延伸的支柱，其中屏蔽材料的任何区域均未延伸到字线58a-c下方。
上文所论述实施例的屏蔽板43与半导体支柱48的主体区域24完全电隔离。在其它实施例中，屏蔽板可以与主体区域24电连接(电耦合)。参考图29A到34描述此类其它实施例的实例。
参考图29A和29B，构造10c包括从半导体材料的块体82向上延伸的半导体材料14的岛状物80。所述岛状物经覆盖有保护性材料104。图29A和29B的构造可以与上文参考图23A和23B所描述的构造相同。
参考图30A和30B，岛状物80之间的区域经加衬有第二绝缘材料40，然后沉积屏蔽材料42并使其凹入，且然后在屏蔽材料上方提供额外第二绝缘材料40。图30A和30B的配置与图24A和24B的配置的不同之处在于，屏蔽材料42刺穿第二绝缘材料40的底部区域，以使得沿着屏蔽材料的外边界的区段在界面区域120处直接接触半导体材料14。
参考图31A和31B，进行类似于上文参考图25A和25B所描述的处理的处理，以形成子组合件114的经掺杂区域22和电容器62。
参考图32A和32B，进行类似于上文参考图26A和26B所描述的处理，以将子组合件114键合到手柄结构94并将所述子组合件倒置。
通过适当的处理(例如，CMP)将半导体材料14的块体82(图31B)移除，所述处理暴露半导体材料14的区域98(在一些实施例中，可以认为区域98与岛状物80的底部区域相对应)。在移除块体82之后，保留了导电屏蔽材料42与半导体材料14接触的界面区域120。
参考图33A和33B，沿着半导体材料14的上部部分形成源极/漏极区域20，且可以通过类似于上文参考图26A和26B所描述的处理的处理来形成源极/漏极区域20。
沟槽116经形成以沿着x轴的第一方向延伸，且将支柱48图案化。可以通过类似于上文参考图26A和26B所描述的处理的处理来形成沟槽116。
沟槽116经加衬有第一绝缘材料52，且然后在此类经加衬沟槽内形成字线材料54并将其图案化为字线58。随后，在字线上方形成额外绝缘材料。在所展示的实施例中，额外绝缘材料与第一绝缘材料52具有相同组合物(在其它实施例中，额外绝缘材料可以具有不同组合物)。
将导电屏蔽材料42图案化为屏蔽板43。所说明屏蔽板43为角板，其中底部部分延伸到字线58下方。
图33A和33B的实施例展示形成为足够浅的沟槽116，以使得在沟槽的底部与源极/漏极区域22之间提供经掺杂延伸部118(上文参考图27A和27B所描述的类型)。在其它实施例中，沟槽116可以经蚀刻得足够深，以使得可以省略经掺杂延伸部118。
参考图34A和34B，位线32形成在子组合件114上方，且与源极/漏极区域20耦合。位线包括上文参考图1所描述的位线材料18。
导电屏蔽板43与参考结构70电耦合。
可以认为图34A和34B的构造与包括存储器阵列60的组合件相对应。存储器阵列包含沿着y轴的第二方向延伸(即，沿着存储器阵列60的列68延伸)的位线32，且包含沿着x轴的第一方向延伸(即，沿着存储器阵列的行66延伸)的字线58。支柱48经布置在存储器阵列60的行66和列68中。沿着给定列68的支柱48为与共用位线32耦合的那些支柱。沿着给定行66的支柱48为与共用字线耦合的那些支柱。字线58经标记为58a、58b和58c，以使得其可以彼此区分开。行66经标记为66a、66b和66c，以使得其可以彼此区分开；其中行66a包括与字线58a相关联的支柱48，行66b包括与字线58b相关联的支柱48，且行66c包括与字线58c相关联的支柱。相对于与所述支柱相关联的行66a、66b和66c中的特定一个来识别个别支柱48。与行66a相关联的支柱经标记为166a，与行66b相关联的支柱经标记为166b，且与行66c相关联的支柱经标记为166c。值得注意的是，每一行包括在字线的一侧上的第一系列(即，第一组)支柱和在字线的相对侧上的第二系列(即，第二组)支柱。例如，支柱166a中的一个经标记为166a-1以展示其为在字线58a的一侧上的第一系列的一部分，而支柱166a中其它支柱经标记为166a-2以展示其为在字线58a的相对侧上的第二系列的一部分。第一组的支柱沿着行66a与第二组的支柱交替。类似地，支柱166b包括第一组166b-1和第二组166b-2，且支柱166c包括第一组166c-1和第二组166c-2(未展示)。
沿着图34A和34B的横截面视图，将字线58a的相对侧识别为侧55和57。字线的此类侧55和57可以替代地被称为字线的第一和第二侧表面。
半导体支柱48中的每一个包括垂直安置在第一源极/漏极区域20与第二源极/漏极区域22之间的沟道区域25。字线58与此类沟道区域邻近，且通过插入包括第一绝缘材料52的绝缘区域而与沟道区域间隔开。栅极介电材料在第一侧表面55与第一组(例如，沿着字线58a的支柱166a-1)的半导体支柱48的沟道区域之间，且栅极介电材料在第二侧表面57与第二组(例如，沿着字线58a的经标记为166a-2的支柱)的半导体支柱48之间。导电屏蔽材料42在第一组的半导体支柱与第二组半导体支柱之间。
图34B的实施例展示使得屏蔽材料42能够直接接触包括半导体支柱48的存取装置(晶体管)的主体区域24的界面区域120。在一些实施例中，屏蔽材料42可以在合适的参考电压下包括合适的组合物，以使得屏蔽材料能够减轻在与存储器阵列60相关联的存取装置的操作期间可能与主体区域24相关联的浮体效应(即，电荷积累)。例如，在一些实施例中，屏蔽材料可以包括经掺杂半导体材料，其中此类经掺杂半导体材料相对于源极/漏极区域20和22具有相反类型的导电性。例如，如果源极/漏极区域20和22为n型，那么屏蔽材料可以为p型。电压源70可以经配置以与屏蔽板43一起操作，以减轻主体区域24内的浮体效应。
可以认为图34B的横截面为沿着列方向(即，沿着y轴方向)的横截面。此横截面穿过一系列第一半导体支柱(具体来说，经识别为166a-1、166b-1和166c-1的支柱)，且穿过屏蔽材料42的一系列导电板43。字线(58a、58b和58c)沿着横截面使其第一侧表面55沿着半导体支柱的沟道区域25，且通过第一绝缘材料52与此类沟道区域间隔开；且使其第二侧表面57沿着导电板43，且通过第一绝缘材料52与导电板间隔开。
本文中所描述的存储器阵列60可以为DRAM阵列，且可以包括具有与一个电容器组合的一个晶体管的存储器单元(1T-1C存储器单元)。图35示意性地说明实例DRAM阵列60的一部分。位线(数字线)32经展示为与位线BL1、BL2、BL3和BL4相对应；且字线58经展示为与字线WL1、WL2、WL3和WL4相对应。存储器单元130延伸横跨阵列，其中存储器单元中的每一个包含电容器62和晶体管(存取装置)132。存取装置可以包括上文参考图1到34所描述的支柱48内的有源区域；其中此类有源区域包含一对源极/漏极区域20和22，以及在源极/漏极区域之间的沟道区域25。通过字线中的一个和位线中的一个的组合来唯一地寻址图35的存储器阵列60内的存储器单元130中的每一个。存储器阵列可以包含任何合适的数目的存储器单元；且在一些实施例中，可以包括数百个、数百万个、数千万个等存储器单元。
在一些实施例中，本文中所描述的类型中的任一个的存储器阵列60可以在存储器层内(即，存储器平台)内，所述存储器层在层的垂直堆叠布置(或平台)内垂直分层排列的。例如，图36展示集成组合件140的一部分，所述集成组合件140包括层(经标记为层1到4)的垂直堆叠布置。垂直堆叠布置可以向上延伸以包含额外层。可以认为层1到4为一个堆叠在另一个的顶部上的层级的实例。所述层可以在不同的半导体裸片内，或至少两个层级可以在相同半导体裸片内。
底层(层1)可以包含控制电路和/或感测电路(例如，可以包含字线驱动器、感测放大器等)；且在一些应用中，可以包括CMOS电路(经图解说明为CMOS电路142)。上部层(层2到4)中的一或多个可以包含存储器阵列，例如，参考图1到35所描述的类型中的任一个的存储器阵列60。如果多个层包括存储器阵列，那么各种层内的存储器阵列可以彼此相同(例如，可以全部为DRAM阵列)，或可以相对于彼此不同(例如，一些可以为DRAM阵列，而另一些可以为NAND阵列)。图36示意性地指示存储器阵列60在第二层(层2)内，且展示在层1的CMOS电路142与层2的存储器阵列60的组件之间的电连接143。在一些实施例中，CMOS电路142可以与存储器60的字线和/或位线电耦合；且可以包括例如字线驱动器、感测放大器等。
上文所论述的组合件及结构可用在集成电路内(其中术语“集成电路”表示由半导体衬底支撑的电子电路)；且可能被并入到电子系统中。此类电子系统可用在例如存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块及专用模块中，且可包含多层多芯片模块。电子系统可为广泛范围的系统中的任何一种，例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、车辆、时钟、电视、手机、个人计算机、汽车、工业控制系统、飞机等。
除非另有说明，否则本文中所描述的各种材料、物质、组合物等可用任何合适的方法形成，现在已知或尚未开发，包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。
术语“电介质”及“绝缘”可用于描述具有绝缘电性质的材料。术语在本发明中被认为是同义词。在一些情况下利用术语“电介质”及在其它情况下利用术语“绝缘”(或“电绝缘”)可将在本发明内的提供语言变化以在随后的权利要求书内简化先行基础，且并非用于指示任何显著的化学或电气差异。
附图中的各种实施例的特定方向仅用于说明目的，且在一些应用中，实施例可相对于所展示方向旋转。本文中提供的描述及随后的权利要求涉及在各种特征之间具有所描述的关系的任何结构，无论结构是在图的特定方向上，还是相对于此方向旋转。
为了简化图式，除非另有指示，否则所附说明的横截面图仅展示横截面的平面内的特征，且未展示横截面的平面后面的材料。
当结构在上文被称作为在另一结构“上”、“邻近”或“抵靠”时，其可直接在另一结构上，或也可存在中间结构。相反，当结构被称作为“直接在”、“直接邻近”或“直接抵靠”另一结构时，不存在中间结构。术语“在...正下方”、“在...正上方”等不指示直接物理接触(除非另有明确说明)，而是指示直立对准。
结构(例如，层、材料等)可被被称作为“垂直延伸”以指示结构通常从下伏基座(例如，衬底)向上延伸。垂直延伸结构可相对于基座的上表面基本上垂直地延伸，或不延伸。
一些实施例包含具有掩埋字线、屏蔽板和存取装置的存储器装置。所述存取装置包含第一扩散区域和第二扩散区域以及沟道区域。所述扩散区域和所述沟道区域经垂直布置，以使得所述沟道区域在所述第一扩散区域与所述第二扩散区域之间。所述存取装置邻近所述字线和所述屏蔽板，以使得所述字线的一部分接近沟道区域的第一侧表面，其中在所述字线的所述部分与所述沟道区域的所述第一侧表面之间插入第一绝缘材料，且所述屏蔽板的一部分接近沟道区域的第二侧表面，其中在所述屏蔽板的所述部分与所述沟道区域的所述第二侧表面之间插入第二绝缘材料。
一些实施例包含具有一行垂直延伸的半导体支柱的组合件。半导体支柱中的每一个包含垂直安置在第一源极/漏极区域与第二源极/漏极区域之间的晶体管沟道区域。字线沿着垂直延伸的半导体支柱的行延伸，且与半导体支柱的晶体管沟道区域邻近。字线具有第一侧表面和相对的第二侧表面。半导体支柱细分为沿着第一侧表面面的第一组和沿着第二侧表面的第二组。第一组的半导体支柱与第二组的半导体支柱沿着行交替。栅极介电材料在第一组的半导体支柱的第一侧表面与晶体管沟道区域之间，且在第二组的半导体支柱的第二侧表面与晶体管沟道区域之间。导电屏蔽材料在第一组的半导体支柱之间，且在第二组的半导体支柱之间。位线与第一源极/漏极区域耦合。存储元件与第二源极/漏极区域耦合。
一些实施例包含具有垂直延伸的半导体支柱的存储器阵列。半导体支柱中的每一个包括垂直安置在第一源极/漏极区域与第二源极/漏极区域之间的晶体管沟道区域。半导体支柱经布置在存储器阵列的行和列中。行沿着行方向延伸，且列沿着列方向延伸。字线沿着行方向延伸。字线与半导体支柱的晶体管沟道区域邻近。存储器阵列的每一行包含沿着字线中的相关联者的多个半导体支柱。字线中的相关联者具有第一侧表面和相对的第二侧表面。与所述字线中的所述一个相关联的多个半导体支柱经细分在沿着第一侧表面的第一组和沿着第二侧表面的第二组中。第一组半导体支柱通过第一侧表面与第一组的半导体支柱的晶体管沟道区域之间的晶体管沟道区域之间的栅极介电材料与字线中的所述相关联者间隔开。第一组半导体支柱通过第二侧表面与第二组的半导体支柱的晶体管沟道区域之间的晶体管沟道区域之间的栅极介电材料与字线中的所述相关联者间隔开。导电屏蔽材料在半导体支柱之间。位线沿着列方向延伸，且与第一源极/漏极区域耦合。存储元件与第二源极/漏极区域耦合。存储元件中的每一个由所述字线中的一个结合所述位线中的一个唯一地寻址。
一些实施例包含一种形成组合件的方法。构造经形成以具有由基座支撑的半导体材料的支柱。支柱经布置成行。导电屏蔽材料经形成以沿着支柱的第一侧延伸，而字线材料经形成以沿着支柱的相对第二侧延伸。字线材料经配置为沿着第一方向延伸的字线，其中第一方向为行的方向，且其中每一字线与行中的一个相关联。沿着行中的每一个的支柱在与所述行相关联的字线的第一侧上的第一支柱与在与所述行相关联的字线的相对第二侧上的第二支柱之间交替。沿着支柱的垂直相对区域形成第一和第二源极/漏极区域。支柱中的每一个包括垂直安置在与支柱相关联的第一源极/漏极区域与第二源极/漏极区域之间的晶体管沟道区域。位线经形成以与第一源极/漏极区域电连接，且沿着与第一方向交叉的第二方向延伸。存储元件经形成为与第二源极/漏极区域电连接。
按照条例，已在语言上关于结构及方法特征更特定或较不特定描述本文中所揭示的标的物。然而，应理解，由于本文中所揭示的方法包括实例实施例，因此所述权利要求书不限于所展示及所描述的特定特征。因此，所述权利要求书是由字面措辞来提供完整范围，且根据等效内容的教义适当地予以解释。

Claims (57)

1.一种存储器装置，其包括：
埋置式字线，其延伸穿过基座的水平上表面；
屏蔽板；
存取装置，其包括第一扩散区域和第二扩散区域以及沟道区域，所述第一扩散区域和第二扩散区域以及所述沟道区域相对于所述基座的所述水平上表面垂直布置，以使得所述沟道区域在高度上位于所述第一扩散区域与所述第二扩散区域之间；且
其中所述存取装置邻近所述字线和所述屏蔽板，以使得所述字线的一部分接近所述沟道区域的第一侧表面，其中在所述字线的所述部分与所述沟道区域的所述第一侧表面之间插入第一绝缘材料，且所述屏蔽板的一部分接近所述沟道区域的第二侧表面，其中在所述屏蔽板的所述部分与所述沟道区域的所述第二侧表面之间插入第二绝缘材料。
2.根据权利要求1所述的存储器装置，其进一步包括：
位线，其与第一扩散区域电连接；及
存储元件，其与所述第二扩散区域电连接。
3.根据权利要求1所述的存储器装置，其中所述屏蔽板包括掺杂有杂质的多晶半导体材料。
4.根据权利要求3所述的存储器装置，其中所述第一扩散区域和所述第二扩散区域以及所述屏蔽板均为相同导电类型。
5.根据权利要求4所述的存储器装置，其中所述第一扩散区域和所述第二扩散区域为n型，且其中所述屏蔽板也为n型。
6.根据权利要求3所述的存储器装置，其中所述第一扩散区域和所述第二扩散区域为第一导电类型，且其中所述屏蔽板为与所述第一导电类型相反的第二导电类型。
7.根据权利要求6所述的存储器装置，其中所述第一扩散区域和所述第二扩散区域为n型，且其中所述屏蔽板为p型。
8.根据权利要求7所述的存储器装置，其中所述沟道区域在所述存取装置的主体区域内，且其中所述屏蔽板直接接触所述存取装置的所述主体区域。
9.根据权利要求1所述的存储器装置，其进一步包括：
位线，其与所述第一扩散区域耦合；
存储元件，其耦合到所述第二扩散区域；且
其中所述字线和所述位线中的每一个包括金属。
10.根据权利要求9所述的存储器装置，其中所述字线在第一方向上水平地延伸，且其中所述位线在与所述第一方向交叉的第二方向上水平地延伸。
11.根据权利要求1所述的存储器装置，其中所述屏蔽板与具有接地电压的参考源极耦合。
12.一种组合件，其包括：
垂直延伸半导体支柱行；所述半导体支柱中的每一个包括相对于基座的水平上表面在高度上垂直安置在第一源极/漏极区域与第二源极/漏极区域之间的晶体管沟道区域；
字线，其沿着所述垂直延伸半导体支柱行延伸且延伸穿过所述基座的所述水平上表面，且与所述半导体支柱的所述晶体管沟道区域邻近；所述字线具有第一侧表面和相对第二侧表面；所述半导体支柱经细分在沿着所述第一侧表面的第一组和沿着所述第二侧表面的第二组中；所述第一组的所述半导体支柱与所述第二组的所述半导体支柱沿着所述行交替；
栅极介电材料，其在所述第一组的所述半导体支柱的所述第一侧表面与所述晶体管沟道区域之间，且在所述第二组的所述半导体支柱的所述第二侧表面与所述晶体管沟道区域之间；
导电屏蔽材料，其在所述第一组的所述半导体支柱之间，且在所述第二组的所述半导体支柱之间；
位线，其与所述第一源极/漏极区域耦合；及
存储元件，其与所述第二源极/漏极区域耦合。
13.根据权利要求12所述的组合件，其中所述导电屏蔽材料包括金属。
14.根据权利要求12所述的组合件，其中所述导电屏蔽材料包括经导电掺杂的半导体材料。
15.根据权利要求12所述的组合件，其中所述导电屏蔽材料包括经导电掺杂的硅。
16.根据权利要求12所述的组合件，其中所述导电屏蔽材料与具有接地电压的参考源极耦合。
17.根据权利要求12所述的组合件，其中所述第一组的所述半导体支柱之间的所述导电屏蔽材料与所述第二组的所述半导体支柱之间的所述导电屏蔽材料通过在所述字线下方通过的所述导电屏蔽材料的区域耦合。
18.根据权利要求12所述的组合件，其中所述导电屏蔽材料并非全部在所述字线下方通过。
19.根据权利要求12所述的组合件，其中所述导电屏蔽材料通过具有与所述栅极介电材料相同的组合物的绝缘材料与所述字线间隔开。
20.根据权利要求12所述的组合件，其中所述存储元件为电容器。
21.根据权利要求12所述的组合件，其中所述第一源极/漏极区域和所述第二源极/漏极区域包括第一导电类型的第一半导体材料，且其中所述导电屏蔽材料包括所述第一导电类型的第二半导体材料。
22.根据权利要求21所述的组合件，其中所述第一半导体材料和所述第二半导体材料均包括硅。
23.根据权利要求21所述的组合件，其中所述第一半导体材料为单晶硅，且其中所述第二半导体材料为多晶硅。
24.根据权利要求12所述的组合件，其中所述第一源极/漏极区域和所述第二源极/漏极区域包括第一导电类型的第一半导体材料，且其中所述导电屏蔽材料包括与所述第一导电类型相反的第二导电类型的第二半导体材料。
25.根据权利要求24所述的组合件，其中所述晶体管沟道区域在所述半导体支柱的主体区域内，且其中所述导电屏蔽材料直接接触所述主体区域。
26.一种存储器阵列，其包括：
垂直延伸的半导体支柱；所述半导体支柱中的每一个包括相对于基座的水平上表面在高度上垂直安置在第一源极/漏极区域与第二源极/漏极区域之间的晶体管沟道区域；所述半导体支柱经布置在所述存储器阵列的行和列中；所述行沿着行方向延伸，且所述列沿着列方向延伸；
字线，其沿着所述行方向延伸且延伸穿过所述基座的所述水平上表面；所述字线邻近所述半导体支柱的所述晶体管沟道区域；所述存储器阵列的每一行包含沿着所述字线中的相关联者的多个所述半导体支柱；所述字线中的所述相关联者具有第一侧表面和相对第二侧表面；沿着所述字线中的所述相关联者的多个所述半导体支柱经细分在沿着所述第一侧表面的第一组和沿着所述第二侧表面的第二组中；所述第一组的所述半导体支柱通过所述第一侧表面与所述第一组的所述半导体支柱的所述晶体管沟道区域之间的栅极介电材料与所述字线中的所述相关联者间隔开；所述第二组的所述半导体支柱通过在所述第二侧表面与所述第二组的所述半导体支柱的所述晶体管通道区域之间的所述栅极介电材料与所述字线中的所述相关联者间隔开；
导电屏蔽材料，其在所述半导体支柱之间；
位线，其沿着所述列方向延伸，且与所述第一源极/漏极区域耦合；及
存储元件，其与所述第二源极/漏极区域耦合；所述存储元件中的每一个由所述字线中的一个结合所述位线中的一个唯一地寻址。
27.根据权利要求26所述的存储器阵列，其中沿着所述列方向的横截面穿过所述字线，穿过由所述第一组的所述半导体支柱组成的一系列半导体支柱以及穿过所述导电屏蔽材料的一系列导电板；沿着所述横截面的所述字线使其第一侧表面沿着所述一系列半导体支柱的所述沟道区域，且通过所述栅极介电材料与所述一系列半导体支柱的沟道区域间隔开；且沿着所述横截面的所述字线使其第二侧表面通过所述栅极介电材料与所述导电板间隔开。
28.根据权利要求27所述的存储器阵列，其中所述导电板为沿着所述横截面的垂直支柱。
29.根据权利要求27所述的存储器阵列，其中所述导电板为沿着所述横截面的角板。
30.根据权利要求27所述的存储器阵列，其中所述导电屏蔽材料并非全部在所述字线下方通过。
31.根据权利要求30所述的存储器阵列，其中所述导电屏蔽材料的任何部分均不在所述字线下方。
32.根据权利要求30所述的存储器阵列，其中所述导电屏蔽材料的部分在所述字线下方。
33.根据权利要求26所述的存储器阵列，其在一层内；所述层在层的垂直堆叠布置内，且在所述垂直堆叠布置内的所述层中的至少另一个上方。
34.根据权利要求26所述的存储器阵列，其在一层内；所述层在层的垂直堆叠布置内且在所述垂直堆叠布置内的所述层中的另一个上方，所述层中的所述另一个包含与所述字线和/或所述位线电耦合的CMOS电路。
35.根据权利要求26所述的存储器阵列，其中所述晶体管沟道区域在所述半导体支柱的主体区域内，且其中所述导电屏蔽材料直接接触所述主体区域。
36.一种形成组合件的方法，其包括：
形成具有由基座支撑的半导体材料的支柱的构造；所述支柱经布置成行；
形成导电屏蔽材料以沿着所述支柱的第一侧延伸，以及形成字线材料以沿着所述支柱的相对第二侧延伸；所述字线材料经配置为沿着第一方向延伸且延伸穿过所述基座的水平上表面的字线，其中所述第一方向为所述行的方向，且其中每一字线与所述行中的一个相关联；沿着所述行中的每一个的所述支柱在与所述行相关联的所述字线的第一侧上的第一支柱和与所述行相关联的所述字线的相对第二侧上的第二支柱之间交替；
沿着所述支柱的垂直相对区域形成第一源极/漏极区域和第二源极/漏极区域；所述支柱中的每一个包括在高度上垂直安置在与所述支柱相关联的所述第一源极/漏极区域与所述第二源极/漏极区域之间的晶体管沟道区域；
形成位线以与所述第一源极/漏极区域电连接且沿着与所述第一方向交叉的第二方向延伸；及
形成存储元件以与所述第二源极/漏极区域电连接。
37.根据权利要求36所述的方法，其中所述形成所述构造包括：
在所述位线上方形成所述半导体材料的导轨；所述半导体材料的所述导轨包括具有源极/漏极掺杂的上部区域和下部区域，且包括在所述上部区域与所述下部区域之间的主体区域；及
将所述导轨图案化为所述支柱；所述导轨的所述图案化从所述导轨的所述上部区域形成所述第二源极/漏极区域。
38.根据权利要求37所述的方法，其中所述导轨的所述图案化未将所述半导体材料的所述下部区域图案化，而是将此类下部区域留下作为包括所述第一源极/漏极区域的梁，其中所述梁沿着所述位线的上部表面。
39.根据权利要求37所述的方法，其中所述导轨的所述图案化包括：
在所述导轨之间形成绝缘材料；及
形成沟槽以延伸到所述绝缘材料和所述导轨中，其中所述沟槽将所述导轨切成所述支柱的模板。
40.根据权利要求39所述的方法，其中所述导轨沿着所述第二方向延伸；且其中所述沟槽沿着所述第一方向延伸。
41.根据权利要求40所述的方法，其进一步包括在所述沟槽内形成所述导电屏蔽材料。
42.根据权利要求40所述的方法，其中所述沟槽为第一沟槽，且所述方法进一步包括形成第二沟槽，所述第二沟槽偏离所述第一沟槽且沿着所述第一方向延伸；所述第二沟槽图案化所述导电屏蔽材料，以使得所述导电屏蔽材料的其余区域仅沿着所述第二沟槽的一侧。
43.根据权利要求42所述的方法，其进一步包括在所述第二沟槽内形成字线材料。
44.根据权利要求39所述的方法，其中所述导轨沿着所述第二方向延伸；且其中所述沟槽沿着第三方向延伸，所述第三方向与所述第二方向交叉，且其不正交于所述第二方向。
45.根据权利要求44所述的方法，其进一步包括在所述沟槽内形成所述导电屏蔽材料。
46.根据权利要求45所述的方法，其中所述沟槽为延伸到第一深度的第一沟槽，且所述方法进一步包括：
形成第二沟槽，其延伸穿过所述导电屏蔽材料，到所述绝缘材料中以及到所述支柱的所述模板中；所述第二沟槽将所述支柱的所述模板转换成所述支柱；所述第二沟槽延伸到小于所述第一深度的第二深度；所述第二沟槽沿着所述第一方向延伸；所述第一方向与所述第二方向和所述第三方向交叉，且基本上正交于所述第二方向；及
在所述第二沟槽内形成所述字线材料，以因此将所述字线材料图案化为所述字线。
47.根据权利要求36所述的方法，其中所述形成所述构造包括：
形成从所述半导体材料的块体向上延伸的所述半导体材料的岛状物，所述岛状物具有带有源极/漏极掺杂的上部区域；及
将所述岛状物图案化为所述支柱。
48.根据权利要求47所述的方法，其进一步包括：
形成绝缘材料以侧向包围岛状物，且因此对所述岛状物的外侧表面进行加衬；及
在所述经加衬岛状物之间形成所述导电屏蔽材料。
49.根据权利要求48所述的方法，其中所述岛状物的所述上部区域内的所述源极/漏极区域为所述第一源极/漏极区域；其中所述岛状物、所述绝缘材料和所述导电屏蔽材料一起形成结构；其中所述绝缘材料为第一绝缘材料；所述方法进一步包括：
形成所述位线以延伸横跨所述岛状物的所述上部区域且电连接到所述上部区域内的所述第一源极/漏极区域；两条位线延伸横跨所述岛状物中的每一个；所述位线横跨所述结构形成图案，其中所述图案在所述位线之间具有间隙；
将所述间隙延伸到所述结构中以形成第一沟槽，所述第一沟槽延伸到所述结构中且沿着所述第二方向；
用第二绝缘材料填充所述第一沟槽；所述结构和所述第二绝缘材料一起形成子组合件；
将所述子组合件键合到手柄结构，并将所述子组合件倒置；
从所述经倒置子组合件移除所述块体以暴露出所述岛状物的底部，且沿着所述岛状物的所述经暴露底部形成所述第二源极/漏极区域；
形成第二沟槽以延伸到所述岛状物的所述底部且将所述岛状物细分为所述支柱，所述第二沟槽沿着所述第一方向延伸；
用栅极介电材料对所述第二沟槽进行加衬；及
在所述经加衬第二沟槽内形成所述字线材料以将所述字线材料图案化为所述字线。
50.根据权利要求48所述的方法，其中由所述上部区域包括的所述源极/漏极区域为所述第二源极/漏极区域，且所述方法进一步包括形成所述存储元件以与所述岛状物的所述上部区域内的所述第二源极/漏极区域耦合。
51.根据权利要求50所述的方法，其中所述存储元件为电容器。
52.根据权利要求50所述的方法，其中所述岛状物、所述绝缘材料、所述存储元件以及所述导电屏蔽材料一起形成子组合件；所述方法进一步包括：
将所述子组合件键合到手柄结构，并将所述子组合件倒置；
从所述经倒置子组合件移除所述块体以暴露出所述岛状物的底部，且沿着所述岛状物的所述经暴露底部形成所述第一源极/漏极区域；
形成沟槽以延伸到所述岛状物中且将所述岛状物图案化为所述支柱，所述沟槽沿着所述第一方向延伸；
用栅极介电材料对所述沟槽进行加衬；
在所述经加衬沟槽内形成所述字线材料以将所述字线材料图案化为所述字线；及
形成所述位线以延伸横跨所述半导体材料的所述支柱的所述上部区域且与所述上部区域内的所述第一源极/漏极区域电连接。
53.根据权利要求52所述的方法，其中沿着所述第二方向的横截面穿过所述字线，穿过一系列所述支柱，以及穿过所述导电屏蔽材料的一系列导电板；沿着所述横截面的所述字线具有相对的所述第一侧和所述第二侧；沿着所述横截面的所述字线使其第一侧沿着所述支柱的所述沟道区域，且通过所述栅极介电材料与所述支柱的沟道区域间隔开；且沿着所述横截面的所述字线使其第二侧通过所述栅极介电材料与所述导电板间隔开。
54.根据权利要求53所述的方法，其中所述导电板为沿着所述横截面的垂直支柱。
55.根据权利要求53所述的方法，其中所述导电板为沿着所述横截面的角板。
56.根据权利要求52所述的方法，其中所述支柱具有在所述第一源极/漏极区域与所述第二源极/漏极区域之间的主体区域，且其中所述导电屏蔽材料直接接触此类主体区域。
57.根据权利要求52所述的方法，其中所述支柱具有在所述第一源极/漏极区域与所述第二源极/漏极区域之间的主体区域，且其中所述导电屏蔽材料通过所述栅极介电材料的介入区域与此类主体区域完全电隔离。
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