TW202401756A

TW202401756A - 用於小間距填充的支撐層

Info

Publication number: TW202401756A
Application number: TW112104062A
Authority: TW
Inventors: 菲德里克費雪伯恩; 姜聲官
Original assignee: 美商應用材料股份有限公司
Priority date: 2022-03-23
Filing date: 2023-02-06
Publication date: 2024-01-01
Also published as: US20230309295A1; WO2023183233A1

Abstract

提供一種具有支撐層的DRAM裝置，用於在被電極金屬填充之前保持bWL特徵。支撐層使結構從頂表面得到支撐，但不阻止間隙填充。首先將暫時間隙填充材料沉積在bWL間隙中，隨後使其凹陷以暴露頂部邊緣。隨後藉由電漿增強化學氣相沉積（PECVD）將支撐層材料沉積在結構上。隨後將裝置圖案化為正交且間距大於bWL間距。隨後移除暫時間隙填充材料，從而形成包括支撐材料的支撐樑。隨後可沉積金屬以填充在支撐樑之下的bWL間隙。

Description

用於小間距填充的支撐層

本揭示案之實施例關於電子裝置及電子裝置製造之領域。更特定而言，本揭示案之實施例提供包含支撐層用以在填充之前保持埋入式字元線(buried wordline)特徵的電子裝置及其形成方法。

電子裝置（例如個人電腦、工作站、電腦伺服器、大型主機）及其他電腦相關設備（例如印表機、掃描器及硬碟機）使用提供大量資料儲存能力同時帶來低功耗的記憶體裝置。有兩種主要類型的隨機存取記憶體單元，動態及靜態，它們非常適合用於電子裝置中。可將動態隨機存取記憶體（DRAM）程式化以儲存表示兩個二進位值中之一者的電壓，但需要週期性再程式化(reprogramming)或「更新(refreshing)」以維持此電壓超過非常短的時間段。靜態隨機存取記憶體（SRAM）因為不需要週期性更新所以如此命名。

DRAM記憶體電路為藉由在單一半導體晶圓上複製數十億個相同的電路元件（稱為DRAM單元）來製造。每個DRAM單元皆為可定址位置，其可儲存一位元（二進位元）資料。在其最常見的形式中，DRAM單元由兩個電路部件組成：場效電晶體（FET）及電容器。

DRAM單元之製造包含電晶體、電容器及三個觸點之製造：觸點各一個至位元線、字元線及參考電壓。DRAM製造為高度競爭的商業。減小個別單元之尺寸以及增加記憶體單元密度以允許將更多記憶體壓縮至單一記憶體晶片上的壓力持續存在，尤其是對於大於8吉位元(Gigabit)的密度。單元尺寸減小的限制包含穿過單元的主動及被動字元線兩者之通路、單元電容器之尺寸，以及陣列裝置與非陣列裝置之相容性。

DRAM具有的一項困難為埋入式字元線需要為能夠承受高溫的低電阻金屬。很快地，埋入式字元線間距將達到30 nm或更小，並且後續世代持續縮小。埋入式字元線之機械穩定性已受到挑戰並且越來越差。

目前的方法使用較低應力的膜或「V」形間隙，但這些方法造成更高的電阻。即使這樣亦存在彎曲，待填充的間隙中的任何不平衡造成更嚴重的線之彎曲。此彎曲不僅造成填充有金屬的間隙之寬度的不平衡，而且還導致間隙之間的線的局部不對準(misalignment)。在埋入式字元線的情況下，這是形成單元及位元線接觸區域的矽之不對準。

因此，本領域需要改善的DRAM及製造方法。

本揭示案之一或更多個實施例針對一種記憶體裝置。在一或更多個實施例中，記憶體包括：基板，具有基板表面，此基板表面具有延伸至此基板中一深度的複數個溝槽，每個溝槽包含底部及側壁；及在此基板表面上在此複數個溝槽之間延伸的樑(beam)，此樑包括支撐層。

本揭示案之另外的實施例針對一種形成記憶體裝置之方法。在一或更多個實施例中，此方法包括：提供基板，此基板上具有複數個溝槽；在基板之頂表面上沉積暫時填充層以密封此複數個溝槽；使暫時填充層凹陷以在此複數個溝槽中之每一者中形成凹槽(recess)；在凹槽中沉積支撐層材料；移除暫時填充材料以暴露此複數個溝槽中之每一者之側壁及底表面；在此複數個溝槽中沉積間隙填充材料；及移除支撐層材料。

在描述本揭示案之幾個示例性實施例之前，應理解，本揭示案不限於以下描述中記載的構造或製程步驟之細節。本揭示案能夠有其他實施例並且能夠以各種方式來實踐或執行。

如在此說明書及所附申請專利範圍中所使用，用語「基板」指製程作用於其上的表面或表面之一部分。本領域熟知技藝者亦將理解，對基板的參照可僅指基板之一部分，除非上下文另有明確指示。另外，參照在基板上沉積的步驟可意謂裸基板以及具有沉積或形成在其上的一或更多個膜或特徵的基板兩者。

如本文所使用的「基板」指在製造過程期間在其上執行膜處理的任何基板或形成在基板上的材料表面。舉例而言，可在其上執行處理的基板表面取決於應用包含材料，例如矽、氧化矽、應變矽、絕緣體上矽（SOI）、碳摻雜氧化矽、非晶矽、摻雜矽、鍺、砷化鎵、玻璃、藍寶石，以及任何其他材料例如金屬、金屬氮化物、金屬合金，以及其他導電材料。基板包含但不限於半導體晶圓。可使基板暴露於預處理製程以對基板表面拋光、蝕刻、還原、氧化、羥基化、退火及/或烘烤。除了直接在基板本身之表面上進行膜處理之外，在本揭示案中，所揭示的任何膜處理步驟亦可在如以下更詳細揭示的基板上形成的底層上執行，並且用語「基板表面」旨在包含如上下文所指示的此底層。因此，舉例而言，當膜/層或部分膜/層已沉積至基板表面上時，新沉積的膜/層之暴露表面成為基板表面。

用語「在……上」指示元件之間為直接接觸。用語「直接在……上」指示元件之間直接接觸而沒有中間元件。

如在此說明書及所附申請專利範圍中所使用，用語「前驅物」、「反應物」、「反應性氣體」等互換使用以指可與基板表面反應的任何氣態物種。

如本文所使用的「原子層沉積」或「循環沉積」指依序暴露兩種或更多種反應性化合物以在基板表面上沉積材料層。使基板或基板之一部分分別暴露於被引入處理腔室之反應區域中的兩種或更多種反應性化合物。在時域ALD製程中，對每種反應性化合物的暴露由時間延遲分隔，以允許每種化合物在基板表面上黏附及/或反應，隨後從處理腔室被淨化(purge)。據稱這些反應性化合物依序暴露於基板。在空間ALD製程中，使基板表面或基板表面上的材料之不同部分同時暴露於兩種或更多種反應性化合物，使得基板上的任何給定點實質上不會同時暴露於多於一種的反應性化合物。如在此說明書及所附申請專利範圍中所使用，在此態樣所使用的用語「實質上」意謂，如本領域熟知技藝者將理解，由於擴散，基板之小部分可能同時暴露於多種反應性氣體，而同時暴露為非故意的。

在時域ALD製程之一個態樣中，將第一反應性氣體（亦即，第一前驅物或化合物A）脈衝化至反應區域中，隨後為第一時間延遲。接著，將第二前驅物或化合物B脈衝化至反應區域中，隨後為第二延遲。在每個時間延遲期間，將淨化氣體（例如氬）引入處理腔室中，以淨化反應區域或以其他方式從反應區域移除任何殘留的反應性化合物或反應副產物。或者，淨化氣體可在整個沉積製程中連續地流動，使得在反應性化合物之脈衝之間的時間延遲期間只有淨化氣體流動。使反應性化合物交替脈衝直到在基板表面上形成期望的膜或膜厚度。在任一方案下，脈衝化合物A、淨化氣體、化合物B及淨化氣體之ALD製程為一個循環。一個循環可從化合物A或化合物B任一者開始，並且繼續循環之個別順序直到達成具有預定厚度的膜。

在空間ALD製程之實施例中，將第一反應性氣體及第二反應性氣體（例如，氮氣）同時輸送至反應區域，但被惰性氣體簾(curtain)及/或真空簾分隔。使基板相對於氣體輸送設備移動，使得基板上的任何給定點暴露於第一反應性氣體及第二反應性氣體。

如本文所使用，「化學氣相沉積」指其中使基板表面同時或實質上同時暴露於前驅物及/或共同試劑的製程。如本文所使用，「實質上同時」指共同流動或者前驅物之大部分暴露存在重疊的情況。

電漿增強化學氣相沉積（PECVD）由於成本效益及膜性質多功能性而被廣泛用於沉積薄膜。在PECVD製程中，舉例而言，將碳氫化合物源（例如夾帶在載氣中的氣相碳氫化合物或液相碳氫化合物之蒸氣）引入PECVD腔室中。亦將電漿引發的氣體（通常為氦氣）引入腔室中。隨後，在腔室中引發電漿以產生激發的CH自由基。激發的CH自由基化學結合至放置在腔室中的基板之表面，從而在其上形成期望的膜。可使用任何適合的膜沉積系統來執行本文參照PECVD製程所描述的實施例。本文所述的任何設備描述皆為說明性的，不應被解釋或解讀為限制本文所述的實施例之範疇。

如本文所使用，用語「動態隨機存取記憶體」或「DRAM」指記憶體單元，其藉由在電容器上儲存電荷包（亦即，二進制的一）或無電荷（亦即，二進制的零）來儲存資料位元。電荷經由存取電晶體被閘控至電容器上，並且藉由導通同一電晶體並且查看藉由將電荷包傾倒在電晶體輸出上的互連線上所產生的電壓擾動來感測。因此，單一DRAM單元由一個電晶體及一個電容器製成。

傳統上，DRAM單元在埋入式字元線結構中具有凹陷的高功函數金屬結構。在DRAM裝置中，位元線形成在位於基板上方的金屬層(level)中，而字元線形成在基板之表面處的多晶矽閘極層處。在埋入式字元線（bWL）中，字元線被埋入在使用金屬作為閘極電極的半導體基板之表面下方。

DRAM具有的一項困難為埋入式字元線（bWL）需要為能夠承受高溫的低電阻率金屬。很快地，bWL間距將達到30奈米或更小，並且後續世代持續縮小。bWL之機械穩定性已受到挑戰並且越來越差。目前的方法使用較低應力的膜或「V」形間隙，但這些方法造成更高的電阻率。即使這樣仍存在彎曲，待填充的間隙中的任何不平衡皆造成嚴重的線之彎曲。此彎曲不僅造成填充有金屬的間隙之寬度的不平衡，而且還導致間隙之間的線的局部不對準。在bWL的情況下，這是形成單元及BL接觸區域的矽之不對準。一或更多個實施例有利地提供一種方法來產生30 nm或更小的間距的bWL特徵且具有幾乎垂直的深寬比(aspect ratio)＞10:1，其可由應力膜來填充而不經歷線彎曲或特徵塌陷；特別是在特徵之間的線或空間不平衡的情況下。

在一或更多個實施例中，有利地引入支撐層以在填充之前保持bWL特徵。支撐層使結構從頂表面得到支撐，但不限制間隙填充。在一或更多個實施例中，支撐層在填充期間限制結構之彈性變形。

在一或更多個實施例中，首先將低應力暫時間隙填充材料沉積在bWL間隙中，隨後使其凹陷以暴露頂部邊緣。隨後藉由電漿增強化學氣相沉積（PECVD）將支撐層材料沉積在結構上。隨後將裝置圖案化為正交且間距大於bWL間距。隨後移除暫時間隙填充材料，從而形成包括支撐材料的支撐樑。隨後可沉積金屬以填充在支撐樑之下的bWL間隙。

藉由圖式來描述本揭示案之實施例，這些圖式繪示根據本揭示案之一或更多個實施例的裝置（例如，DRAM）及用於形成DRAM的製程。所示製程僅為所揭示製程的說明性可能用途，本技術熟知技藝者將認知所揭示的製程不限於所說明的應用。

本文參照作為示例實施例（及中間結構）之示意圖的橫截面圖來描述示例實施例。因此，由於舉例而言製造技術及/或公差而造成圖示之形狀的變化為將預期的。因此，示例實施例不應解釋為限於本文所繪示區域之特定形狀，而是可包含舉例而言由製造造成的形狀的偏差。舉例而言，繪示為矩形的植入區域通常可具有圓形或彎曲特徵及/或在其邊緣處的植入濃度之梯度，而不是從植入區域至非植入區域的二元變化。同樣地，藉由植入形成的埋入式區域可能造成在埋入式區域與經由其進行植入的表面之間的區域中進行一些植入。因此，圖式中繪示的區域本質上為示意性的，其形狀可能不旨在繪示裝置之區域之實際形狀，且不旨在限制示例實施例之範疇。

第1圖描繪根據本揭示案之一或更多個實施例製造電子裝置之方法10之製程流程圖。參照第1圖，方法10藉由提供DRAM基板於操作12開始。如本文所使用，用語「提供」意指基板可用於處理（例如，定位在處理腔室中）。於操作14，在溝槽中沉積暫時間隙填充材料。於操作16，任選地使暫時間隙填充材料凹陷。於操作18，在結構上沉積支撐層材料。於操作20，將支撐層材料圖案化。於操作22，移除暫時間隙填充材料。於操作24，沉積金屬以填充溝槽。於操作26，移除支撐層材料。於操作28，使間隙填充材料凹陷。

在一些實施例中，記憶體裝置100為DRAM結構並且複數個溝槽108為埋入式字元線（bWL）間隙。圖式中繪示的埋入式字元線結構類似於鰭式場效電晶體(finFET)裝置。因此，在一或更多個實施例中，支撐層114允許具有大幅減少的鰭片彎曲的窄寬度鰭片。此概念亦可應用於待由互連金屬填充的可變間隙之間的低ĸ材料之可變寬度。因此，儘管圖式描繪具有埋入式字元線（bWL）的DRAM，但本發明並非僅限於這種結構。反之，在一或更多個實施例中，將支撐層形成在具有高深寬比/小臨界尺寸（critical dimension; CD）溝槽的半導體結構上。在這種具有高深寬比/小臨界尺寸（CD）溝槽的結構中，由間隙填充材料填充溝槽之製程可能導致小間距線彎曲。因此，一或更多個實施例之支撐層在由間隙填充材料（例如，金屬）填充之前保持小間距溝槽。一或更多個實施例之支撐層保持結構從頂表面得到支撐但不阻止間隙填充。

第2圖繪示記憶體裝置100之橫截面圖。本領域熟知技藝者將認知圖式中繪示的堆疊為穿過埋入式字元線（bWL）截取的DRAM裝置之示例性部分。參照第1圖及第2圖，DRAM裝置100包含埋入式字元線堆疊101，埋入式字元線堆疊101包括主動區102及閘極氧化物層104。氮化物層106在埋入式字元線堆疊101上的襯墊氧化物105上。主動區102可包括熟知技藝者已知的任何適合的材料。在一或更多個實施例中，主動區102包括矽（Si）。

如第2圖中繪示，複數個溝槽108位於相鄰的閘極堆疊101之間。每個溝槽108具有底部及側壁。溝槽108可具有任何適合的形狀，包含但不限於方形、錐形等。溝槽108可具有任何適合的深寬比（特徵之深度與特徵之寬度之比例）。在一些實施例中，深寬比大於或等於約5:1、10:1、15:1、20:1、25:1、30:1、35:1或40:1。

複數個溝槽108可形成為以便具有在約3 nm至約30 nm的範圍內的寬度，包含但不限於約3 nm至約20 nm、約3 nm至約15 nm、約3 nm至約10 nm、約3 nm至約8 nm或約3 nm至約5 nm的範圍。如本領域熟知技藝者將認知，複數個溝槽108之寬度藉由從一個側壁至另一個側壁的距離W ₁來界定。如本領域熟知技藝者將認知，複數個溝槽108之深度藉由從主動區表面103至複數個溝槽108之底部107的距離D ₁來界定。

參照第2圖，將閘極氧化物層104正形地(conformally)形成在主動區102上、在主動區表面103上以及沿著複數個溝槽108之側壁及底部107。在一或更多個實施例中，閘極氧化物層104可包括熟知技藝者已知的任何適合的材料。在一或更多個實施例中，閘極氧化物層104包括氧化物、低ĸ介電材料或高ĸ介電材料中之一或更多者。在一些實施例中，閘極氧化物層104包括退火氧化物材料。在其他實施例中，閘極氧化物層105包括氮氧化矽（SiON）、氧化矽或高ĸ介電材料中之一或更多者。儘管用語「氧化矽」可用於描述閘極氧化物層104，但本領域熟知技藝者將認知本揭示案不限於特定的化學計量。舉例而言，用語「氧化矽」及「二氧化矽」兩者皆可用於描述具有任何適合的化學計量比的矽及氧原子的材料。對於此揭示案中列出的其他材料亦為如此，例如，氮化矽、氮氧化矽、氧化鎢、氧化鋯、氧化鋁、氧化鉿等。

在一或更多個實施例中，用語「高ĸ介電質」指具有高介電常數的材料（與例如二氧化矽相比）。在一或更多個實施例中，高ĸ介電材料選自二氧化鉿（HfO ₂）、二氧化鋯（ZrO ₂）、二氧化釩（VO ₂）、二氧化鈦（TiO ₂）、二氧化錫（SnO ₂）、氧化鋁（Al ₂O ₃）、氧化矽鉿（HfSiO）或氧化矽鋯（ZrSiO）中之一或更多者。

在一或更多個實施例中，閘極氧化物層104的厚度在約1 nm至約10 nm的範圍中，或在約5 nm至約7 nm的範圍中，包含約1 nm、約2 nm、約3 nm、約4 nm，約5 nm、約6 nm、約7 nm、約8 nm、約9 nm或約10 nm。

參照第1圖及第3圖，在一或更多個實施例中，於操作14，將暫時填充層110沉積在閘極氧化物層104之頂表面上以密封複數個溝槽108之頂部。暫時填充層110可包括本領域熟知技藝者已知的任何適合的材料。在一或更多個實施例中，暫時填充層110為低應力材料。在一或更多個實施例中，暫時填充層110包括旋塗碳、CVD碳、CVD矽鍺（SiGe）、多晶矽、n摻雜多晶矽等中之一或更多者。

暫時填充層110可藉由本領域熟知技藝者已知的任何適合的沉積製程來形成。在一或更多個實施例中，沉積製程包含原子層沉積（ALD）、分子層沉積（MLD）、物理氣相沉積（PVD）、化學氣相沉積（CVD）等。

形成暫時填充層110之製程可藉由使基板暴露於前驅物一段時間開始。在一些實施例中，在不使用電漿的情況下供應前驅物。

在一或更多個實施例中，當沉積暫時填充層110時，可形成埋入式空隙111。只要這些空隙維持在覆蓋層(overburden)移除之位準(level)以下，支撐層仍然可被阻止沉積在間隙中。

參照第1圖，在一些實施例中，當暫時填充層110經沉積而有覆蓋層時，於操作16，必須移除暫時填充層110之覆蓋層以形成凹槽112。可藉由本領域熟知技藝者已知的任何手段來移除暫時填充層110之覆蓋層。在一或更多個實施例中，藉由凹陷步驟來移除暫時填充層110之覆蓋層以形成凹槽112。在一或更多個實施例中，從裝置100之頂表面移除暫時填充層110以至少暴露埋入式字元線堆疊101之頂部邊緣。在一或更多個實施例中，暫時填充層110凹陷了凹陷距離D _R，以形成凹槽112。凹陷距離D _R亦為凹槽112之深度，可為任何適合的距離。在一些實施例中，凹陷距離D _R在從0 nm至60 nm的範圍中，或在大於0 nm至60 nm的範圍中，包含2 nm、4 nm、6 nm、8 nm、10 nm、15 nm、20 nm、25 nm、30 nm、35 nm、40 nm、50 nm或60 nm。

參照第1圖及第4圖，於操作18，將支撐層114沉積在凹槽112中。支撐層114形成為材料之樑。支撐層114可藉由本領域熟知技藝者已知的任何適合的沉積手段來形成。在一或更多個實施例中，支撐層114藉由電漿增強化學氣相沉積（PECVD）來形成。支撐層114可包括本領域熟知技藝者已知的任何適合的材料。在一或更多個實施例中，支撐層114包括多晶矽、低溫氧化物、高ĸ材料、金屬、金屬氮化物、p摻雜多晶矽等中之一或更多者。

參照第1圖及第5圖，於操作20，將裝置圖案化及蝕刻以縮窄線並且加寬空間。這種圖案化可為自對準雙重圖案化（self-aligned double patterning; SADP），其中用於雙重圖案化的間隔物可直接作為支撐層或間隔物可作為遮罩來蝕刻下方的支撐層，如第5圖所示。

第6圖為DRAM裝置之橫截面圖100b。參照第1圖及第6圖，於操作22，移除暫時支撐層110以暴露複數個溝槽108。可藉由本領域熟知技藝者已知的任何適合的手段來移除暫時支撐層110。在一或更多個實施例中，在支撐層114之下及在複數個溝槽108中等向性地、選擇性地移除暫時支撐層110。

參照第1圖及第7圖，於操作24，沉積間隙填充材料116以填充複數個溝槽108。間隙填充材料116可包括最終裝置製造中所需的任何適合的材料。在一或更多個實施例中，間隙填充材料116不與支撐材料114相互作用。換言之，支撐材料114對間隙填充材料116為惰性的。在一或更多個實施例中，間隙填充材料116包括以下中之一或更多者：金屬氮化物，包含但不限於氮化鈦（TiN）、氮化鉭（TaN）、氮化鉭矽（TaSiN）等；以及金屬，包含但不限於鉬（Mo）及鎢（W）等。在一或更多個實施例中，間隙填充材料116包括以下中之一或更多者：氮化鈦（TiN）、氮化鉭（TaN）、氮化鉭矽（TaSiN）、鉬（Mo）、鎢（W）等。在一或更多個實施例中，間隙填充材料116經沉積以填充複數個溝槽108但在支撐層114之相鄰樑之間留下間隙118。

參照第1圖及第8圖，於操作26，將間隙填充材料116從支撐層114之樑周圍部分或全部地移除，使得支撐層114可被有效地移除。在一或更多個實施例中，在移除支撐層114之樑之後，使間隙填充材料116在複數個溝槽108中進一步凹陷至其期望的深度。

在一或更多個實施例中，電漿處理設備用於產生電漿並且用氨電漿(ammonia plasma)處理金屬膜。在一或更多個實施例中，電漿處理設備為獨立工具而不是群集工具之一部分。在其他實施例中，電漿處理設備為群集工具之一部分。

可適用於本揭示案之幾個眾所周知的群集工具為Olympia®、Continuum®及Trillium®，上述各者皆可從加利福尼亞州聖塔克拉拉之應用材料公司(Applied Materials, Inc.)獲得。然而，為了執行如本文所述的製程之特定步驟的目的，可改變腔室之確切的佈置及組合。可使用的其他處理腔室包含但不限於循環層沉積（CLD）、原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）、電漿處理、蝕刻、預清潔、化學清潔、熱處理（例如RTP）、電漿氮化、脫氣、羥基化及其他基板製程。藉由在群集工具上的腔室中執行製程，在沉積後續膜之前不氧化可避免基板之表面被大氣雜質污染。

根據一或更多個實施例，基板持續處於真空下或「裝載閘(load lock)」條件下，並且在從一個腔室移動至下一個腔室時不暴露於周圍空氣。傳送腔室因此處於真空下並且在真空壓力下被「抽空(pumped down)」。惰性氣體可存在於處理腔室或傳送腔室中。在一些實施例中，惰性氣體用作淨化氣體以移除一些或所有反應物(reactants)（例如，反應物(reactant)）。根據一或更多個實施例，在沉積腔室之出口處注入淨化氣體以防止反應物(reactants)（例如，反應物(reactant)）從沉積腔室移動至傳送腔室及/或另外的處理腔室。因此，惰性氣體的流動在腔室之出口處形成簾。

可在單一基板沉積腔室中處理基板，其中在處理另一個基板之前加載、處理及卸載單一基板。亦可以連續方式處理基板，類似於輸送帶系統，其中多個基板被個別裝載至腔室之第一部分中，移動穿過腔室，並且從腔室之第二部分卸載。腔室之形狀及相關的輸送帶系統可形成直線路徑或彎曲路徑。另外，處理腔室可為旋轉料架(carousel)，其中多個基板繞中心軸移動並且在整個旋轉料架路徑中暴露於沉積、蝕刻、退火、清潔等製程。

在處理期間，可將基板加熱或冷卻。上述加熱或冷卻可藉由任何適合的手段來完成，包含但不限於改變基板支撐件之溫度，以及使加熱或冷卻的氣體流至基板表面。在一些實施例中，基板支撐件包含加熱器/冷卻器，加熱器/冷卻器可經控制以傳導方式改變基板溫度。在一或更多個實施例中，將所採用的氣體（無論反應性氣體或惰性氣體）加熱或冷卻以局部改變基板溫度。在一些實施例中，加熱器/冷卻器位於腔室內鄰近基板表面處以對流方式改變基板溫度。

在處理期間基板亦可為靜止的或旋轉的。旋轉基板可連續地或以離散步驟（繞基板軸）旋轉。舉例而言，基板可在整個製程中旋轉，或基板可在暴露於不同反應性氣體或淨化氣體之間少量旋轉。在處理期間（無論連續地或以多個步驟）旋轉基板可藉由使舉例而言氣流幾何形狀的局部變化之效應最小化來幫助產生更均勻的沉積或蝕刻。

一或更多個實施例提供一種非暫態電腦可讀取媒體，其包含指令，當由處理腔室之控制器執行時，該等指令致使處理腔室執行以下操作：提供基板，此基板上具有複數個溝槽；在基板上沉積正形閘極氧化物層；在閘極氧化物層之頂表面上沉積暫時填充層以密封此複數個溝槽；使暫時填充層凹陷以在此複數個溝槽中之每一者中形成凹槽；在凹槽中及在閘極氧化物之頂表面上沉積支撐層材料；移除暫時填充材料以暴露在此複數個溝槽中之每一者之側壁及底表面上的閘極氧化物層；在此複數個溝槽中沉積間隙填充材料；以及移除支撐層材料。

為了方便描述如圖式中繪示的一個元件或特徵與另一個（或多個）元件或特徵的關係，本文可使用空間相對用語，例如「在……下(beneath)」、「下方(below)」、「較低(lower)」、「上方(above)」、「較高(upper)」等。應理解，除了圖式中描繪的定向之外，空間相對用語旨在涵蓋裝置在使用或操作中的不同定向。舉例而言，若圖式中的裝置被翻轉，則描述為在其他元件或特徵「下方」或在其他元件或特徵「下」的元件將被定向為在其他元件或特徵「上方」。因此，示例性用語「下方」可涵蓋上方與下方之定向兩者。裝置可以其他方式定向（旋轉90度或於其他定向），並且本文使用的空間相對描述符相應地解釋。

在描述本文論述的材料及方法的上下文中（尤其是在以下申請專利範圍之上下文中）使用用語「一」及「一個」及「該」以及類似的指稱將被解釋為涵蓋單數與複數兩者，除非本文另有指示或與上下文明顯矛盾。除非本文另有指示，否則本文中數值之範圍之列舉僅旨在用作個別提及落入該範圍內的每個單獨值的速記方法，並且每個單獨值被併入說明書中，就如同該值在本文中個別列舉一樣。除非本文另有指示或以其他方式與上下文明顯矛盾，否則本文所述的所有方法皆可以任何適合的順序來執行。本文提供的任何及所有示例或示例性語言文字（例如，「例如(such as)」）的使用僅旨在更好地闡明材料及方法，並且不構成對範疇的限制，除非另有聲明。說明書中的任何語言文字都不應解釋為指示任何未請求的元件對於所揭示的材料及方法之實踐為必要的。

貫穿此說明書對「一個實施例」、「某些實施例」、「一或更多個實施例」或「實施例」的參照意謂結合此實施例描述的特定特徵、結構、材料或特性被包含在本揭示案之至少一個實施例中。因此，貫穿此說明書在各處出現的短語例如「在一或更多個實施例中」、「在某些實施例中」、「在一個實施例中」或「在實施例中」未必參照本揭示案之相同的實施例。在一或更多個實施例中，特定特徵、結構、材料或特性以任何適合的方式來組合。

儘管已參照特定實施例描述了本文揭示案，但應理解，這些實施例僅為對本揭示案之原理及應用的說明。對於本領域熟知技藝者而言顯而易見的是，在不脫離本揭示案之精神及範疇的情況下，可對本揭示案之方法及設備進行各種修改及變化。因此，預期本揭示案包含在所附申請專利範圍及其均等物之範疇內的修改及變化。

10:方法 12:操作 14:操作 16:操作 18:操作 20:操作 22:操作 24:操作 26:操作 28:操作 100:記憶體裝置 100b:橫截面圖 101:埋入式字元線堆疊/閘極堆疊 102:主動區 103:主動區表面 104:閘極氧化物層 105:襯墊氧化物 106:氮化物層 107:底部 108:溝槽 110:暫時填充層 111:埋入式空隙 112:凹槽 114:支撐層/支撐材料 116:間隙填充材料 118:間隙 D ₁:距離 D _R:凹陷距離 W ₁:距離

為了能夠詳細理解本揭示案之上述特徵的方式，藉由參照實施例可具有以上簡要總結的本揭示案之更特定描述，實施例中之一些實施例繪示於附圖中。然而，應注意，附圖僅繪示此揭示案之典型實施例，因此不應視為限制此揭示案的範疇，因為本揭示案可允許其他等效實施例。本文描述的實施例藉由示例的方式來說明而不是限制於附圖之圖式中，在附圖中相似的元件符號指示類似的元件。

第1圖繪示根據一或更多個實施例用於形成裝置的方法的製程流程圖；

第2圖繪示根據一或更多個實施例的DRAM裝置之橫截面圖；

第3圖繪示根據一或更多個實施例的DRAM裝置之橫截面圖；

第4圖繪示根據一或更多個實施例的DRAM裝置之橫截面圖；

第5圖繪示根據一或更多個實施例的DRAM裝置之橫截面圖；

第6圖繪示根據一或更多個實施例的DRAM裝置之橫截面圖；

第7圖繪示根據一或更多個實施例的DRAM裝置之橫截面圖。

為了促進理解，在可能的情況下已使用相同的元件符號來指稱圖式中共有的相同元件。圖式並非按比例繪製，並且為了清楚起見可簡化。一個實施例之元件及特徵可有益地併入其他實施例中而無需進一步敘述。

國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無

100:記憶體裝置

101:埋入式字元線堆疊/閘極堆疊

102:主動區

104:閘極氧化物層

106:氮化物層

108:溝槽

114:支撐層/支撐材料

Claims

一種記憶體裝置，包括：一基板，該基板具有一基板表面，該基板表面具有延伸至該基板中一深度的複數個溝槽，每個溝槽包含一底部及側壁；及一樑，該樑在該基板表面上在該複數個溝槽之間延伸，該樑包括一支撐層。
如請求項1所述之記憶體裝置，進一步包括一閘極氧化物層，該閘極氧化物層位於該複數個溝槽中之每一者之該底部及側壁上。
如請求項2所述之記憶體裝置，進一步包括一凹陷間隙填充材料，該凹陷間隙填充材料在該閘極氧化物層上及在該複數個溝槽中之每一者中。
如請求項1所述之記憶體裝置，其中該支撐層包括多晶矽、一低溫氧化物、一高ĸ材料、一金屬、一金屬氮化物、p摻雜多晶矽等中之一或更多者。
如請求項2所述之記憶體裝置，其中該閘極氧化物層包括一氧化物、一低ĸ介電材料、一高ĸ介電材料及一退火氧化物材料中之一或更多者。
如請求項5所述之記憶體裝置，其中該閘極氧化物層具有在從5 nm至7 nm的範圍中的一厚度。
如請求項3所述之記憶體裝置，其中該凹陷間隙填充材料包括氮化鈦（TiN）、氮化鉭（TaN）、氮化鉭矽（TaSiN）、鉬（Mo）、鎢（W）等中之一或更多者。
如請求項1所述之記憶體裝置，其中該複數個溝槽具有大於或等於10:1的一深寬比。
一種形成一記憶體裝置之方法，該方法包括以下步驟：提供一基板，該基板上具有複數個溝槽；在該基板之一頂表面上沉積一暫時填充層以密封該複數個溝槽；使該暫時填充層凹陷以在該複數個溝槽中之每一者中形成一凹槽；在該凹槽中沉積一支撐層材料；移除該暫時填充材料以暴露該複數個溝槽中之每一者之一側壁及一底表面；在該複數個溝槽中沉積一間隙填充材料；及移除該支撐層材料。
如請求項9所述之方法，其中該暫時填充材料包括一低應力材料。
如請求項10所述之方法，其中該暫時填充材料包括一旋塗碳、一CVD碳、一CVD矽鍺（SiGe）、多晶矽、n摻雜多晶矽等中之一或更多者。
如請求項9所述之方法，其中該支撐層材料包括多晶矽、一低溫氧化物、一高ĸ材料、一金屬、一金屬氮化物、p摻雜多晶矽等中之一或更多者。
如請求項9所述之方法，進一步包括以下步驟：在沉積該暫時填充層的步驟之前在該基板上沉積一正形閘極氧化物層以形成一埋入式字元線。
如請求項13所述之方法，其中該正形閘極氧化物層包括一氧化物、一低ĸ介電材料、一高ĸ介電材料及一退火氧化物材料中之一或更多者。
如請求項9所述之方法，其中該間隙填充材料包括氮化鈦（TiN）、氮化鉭（TaN）、氮化鉭矽（TaSiN）、鉬（Mo）、鎢（W）等中之一或更多者。
如請求項9所述之方法，進一步包括以下步驟：在移除該支撐層材料的步驟之前使該複數個溝槽中的該間隙填充材料凹陷。
如請求項9所述之方法，其中該支撐層材料形成延伸跨過該複數個溝槽的一樑。
如請求項9所述之方法，其中該複數個溝槽中之每一者中的該凹槽具有在從大於0 nm至15 nm的範圍中的一深度。
如請求項9所述之方法，其中沉積該支撐層材料的步驟包括電漿增強化學氣相沉積（PECVD）。
如請求項9所述之方法，其中沉積該暫時填充材料的步驟在該複數個溝槽中形成數個埋入式空隙。