TW202410405A - 用於3d記憶體之直接字元線觸點與製造方法 - Google Patents

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Abstract

描述了具有陣列區域及鄰近陣列區域的延伸區域的記憶體元件。陣列區域包括垂直地堆疊的至少兩個單位單元。延伸區域包括記憶體堆疊及複數個字元線觸點。記憶體堆疊包含至少一個導電層、半導體層、及絕緣層的交替層。複數個字元線觸點穿過記憶體堆疊延伸到至少一個導電層。複數個字元線觸點的每一者具有與相鄰字元線觸點的高度不同的高度。複數個字元線觸點的每一者在頂表面上具有金屬化層。描述了形成記憶體元件的方法。

Description

用於3D記憶體之直接字元線觸點與製造方法
本揭示的實施例涉及電子元件及電子元件製造的領域。更特定而言，本揭示的實施例提供了一種三維(3D)動態隨機存取記憶體單元。
電子元件（諸如個人電腦、工作站、電腦伺服器、主機、及其他電腦有關的設備，諸如印表機、掃描儀、及硬碟）使用記憶體元件，該等記憶體元件提供實質資料儲存能力，同時保持低功率消耗。存在兩種主要類型的隨機存取記憶體單元，動態及靜態的，該等隨機存取記憶體單元良好適用於在電子元件中使用。動態隨機存取記憶體(DRAM)可以經程式設計以儲存表示兩個二進制值之一的電壓，但需要週期性重新程式設計或「刷新」以將此電壓維持超過非常短的時間段。靜態隨機存取記憶體(SRAM)如此命名係因為其等不需要週期性刷新。
DRAM記憶體電路藉由在單個半導體晶圓上複製數百萬個相同電路元件（稱為DRAM單元）來製造。每個DRAM單元係可以儲存資料的一個位元（二進制數）的可定址位置。最普遍形式的DRAM單元由兩個電路部件組成：場效電晶體(FET)及電容器。
製造DRAM單元包括製造電晶體、電容器、及三個觸點：位元線、字元線、及參考電壓各自一個。DRAM製造係高競爭性業務。存在持續壓力來減小獨立單元的大小並且增加記憶體單元密度，允許更多記憶體擠壓到單個記憶體晶片上，尤其是對於大於256百萬位元的密度。單元大小減小的限制包括將主動及被動字元線二者穿過單元、單元電容器的大小、及陣列元件與非陣列元件的相容性。在主動區域與3D DRAM底部電極之間形成低電阻觸點對於元件的效能至關重要。
DRAM由數百個子區塊組成。針對每個子區塊，字元線(WL)及位元線(BL)與控制電路連接在一起。多個單元在3D DRAM中堆疊。每個堆疊的每一個字元線應當具有觸點以將字元線與子陣列中的控制電路連接在一起。當nWL個記憶體單元在3D DRAM中堆疊時，每行WL中需要nWL個觸點才能工作。WL接觸面積的減小對於減少晶片面積而言很關鍵。
由此，在本領域中需要記憶體元件及形成具有減少的晶片面積的記憶體元件的方法。
本揭示的一或多個實施例涉及一種記憶體元件。在一或多個實施例中，一種記憶體元件包含：陣列區域，包含垂直地堆疊的至少兩個單位單元；以及延伸區域，鄰近陣列區域，延伸區域包含記憶體堆疊及複數個字元線觸點，記憶體堆疊包含至少一個導電層、半導體層、及絕緣層的交替層，複數個字元線觸點穿過記憶體堆疊延伸到至少一個導電層，複數個字元線觸點的每一者具有與相鄰字元線觸點的高度不同的高度並且複數個字元線觸點的每一者在頂表面上具有金屬化層。
本揭示的額外實施例涉及形成記憶體元件的方法。在一或多個實施例中，一種形成記憶體元件的方法包含：在基板上形成記憶體堆疊，記憶體堆疊包含至少一個犧牲層、絕緣層、及半導體層的交替層；圖案化記憶體堆疊以形成穿過記憶體堆疊延伸的複數個開口，複數個開口的每一者具有與相鄰開口不同的深度；在複數個開口的每一者中沉積蝕刻終止層及犧牲填充層；用至少一個導電層替換單位單元的至少一個犧牲層；移除複數個開口的每一者中的犧牲填充層以形成複數個接觸開口；移除蝕刻終止層的底部部分；以及在複數個接觸開口的每一者中沉積導電材料以形成複數個字元線觸點，複數個字元線觸點的每一者具有與相鄰字元線觸點的高度不同的高度。
本揭示的進一步實施例涉及一種包括指令的非暫時性電腦可讀取媒體，當藉由處理腔室的控制器執行時，該等指令導致處理腔室執行以下操作：在基板上形成記憶體堆疊，記憶體堆疊包含至少一個犧牲層、絕緣層、及半導體層的交替層；圖案化記憶體堆疊以形成穿過記憶體堆疊延伸的複數個開口，複數個開口的每一者具有與相鄰開口不同的深度；在複數個開口的每一者中沉積蝕刻終止層及犧牲填充層；用至少一個導電層替換單位單元的至少一個犧牲層；移除複數個開口的每一者中的犧牲填充層以形成複數個接觸開口；移除蝕刻終止層的底部部分；以及在複數個接觸開口的每一者中沉積導電材料以形成複數個字元線觸點，複數個字元線觸點的每一者具有與相鄰字元線觸點的高度不同的高度。
在描述本揭示的若干示例性實施例之前，將理解，本揭示不限於在以下描述中闡述的構造或製程步驟的細節。本揭示能夠具有其他實施例並且以各種方式實踐或進行。
在以下描述中，闡述數個具體細節（諸如元件的具體材料、化學物質、尺寸等）以便提供對本揭示的一或多個實施例的透徹理解。然而，一般技藝人士將顯而易見，本揭示的一或多個實施例可在沒有此等具體細節的情況下實踐。在其他情況中，未更詳細描述半導體製造製程、技術、材料、設備等以避免不必要地混淆此描述。一般技藝人士，參照包括的描述，將能夠實施適當功能而無需過多的實驗。
儘管在附圖中描述並且圖示了本揭示的某些示例性實施例，將理解，此種實施例僅僅係說明性的並且不限制本揭示，並且此揭示不限於所圖示及描述的具體構造及佈置，因為一般技藝人士可想到其修改。
如在本說明書及隨附申請專利範圍中使用，術語「前驅物」、「反應物」、「反應性氣體」及類似者可互換使用以指可以與基板表面反應的任何氣體物種。
根據一或多個實施例，關於膜或膜層的術語「在…上」包括直接在表面（例如，基板表面）上的膜或層，以及在膜或層與表面（例如，基板表面）之間存在一或多個底層。因此，在一或多個實施例中，片語「在基板表面上」意欲包括一或多個底層。在其他實施例中，片語「直接在…上」指與表面（例如，基板表面）接觸而無中間層的層或膜。因此，片語「直接在基板表面上的層」指與基板表面直接接觸而其間沒有層的層。
如本文所使用的「原子層沉積」或「循環沉積」指相繼暴露兩種或多種反應性化合物以在基板表面上沉積材料層。基板、或基板的部分單獨地暴露至兩種或多種反應性化合物，該等反應性化合物被引入處理腔室的反應區中。在時域ALD製程中，暴露至每種反應性化合物藉由時間延遲隔開以允許每種化合物黏附在基板表面上及/或在基板表面上反應並且隨後從處理腔室淨化。認為此等反應性化合物相繼暴露至基板。在空間ALD製程中，基板表面或基板表面上的材料的不同部分同時暴露於兩種或多種反應性化合物，使得在基板上的任何給定點實質上不同時暴露於一種以上的反應性化合物。如在本說明書及隨附申請專利範圍中使用，如將由熟習此項技術者理解，在此方面使用的術語「實質上」意指存在小部分基板可歸因於擴散而同時暴露於多種反應性氣體的可能性，並且不意欲同時暴露。
在時域ALD製程的一個態樣中，將第一反應性氣體（亦即，第一前驅物或化合物A，例如，鋁前驅物）脈衝到反應區中，接著第一時間延遲。接下來，將第二前驅物或化合物B（例如，氧化劑）脈衝到反應區中，接著第二延遲。在每個時間延遲期間，將淨化氣體（諸如氬）引入處理腔室中以淨化反應區或以其他方式從反應區移除任何殘留的反應性化合物或反應副產物。或者，淨化氣體可在整個沉積製程中連續流動，使得僅淨化氣體在反應性化合物的脈衝之間的時間延遲期間流動。交替脈衝反應性化合物，直至在基板表面上形成期望的膜或膜厚度。在任一情況下，脈衝化合物A、淨化氣體、化合物B及淨化氣體的ALD製程係一循環。循環可以開始於化合物A或化合物B，並且繼續循環的相應次序，直至獲得具有預定厚度的膜。
在空間ALD製程的一實施例中，第一反應性氣體及第二反應性氣體（例如，氮氣）同時遞送到反應區，但由惰性氣體遮幕及/或真空遮幕分開。基板相對於氣體遞送設備移動，使得基板上的任何給定點暴露於第一反應性氣體及第二反應性氣體。
如本文使用，「化學氣相沉積」指其中同時或實質上同時地將基板表面暴露於前驅物及/或共試劑的製程。如本文使用，「實質上同時」指共同流動或前驅物的大部分暴露存在重疊的情況。
歸因於成本效率及膜性質通用性，電漿增強的化學氣相沉積(PECVD)廣泛地用於沉積薄膜。在PECVD製程中，例如，將烴源（諸如氣相烴或已經在載體氣體中夾帶的液相烴的蒸汽）引入PECVD腔室中。電漿引發的氣體（通常為氦）亦引入腔室中。電漿隨後在腔室中引燃以產生激發的CH-自由基。激發的CH-自由基化學結合到在腔室中定位的基板的表面，從而在其上形成期望膜。本文參考PECVD製程描述的實施例可以使用任何適宜的薄膜沉積系統執行。本文描述的任何設備描述係說明性的並且不應當理解或解釋為限制本文描述的實施例的範疇。
如本文使用，術語「動態隨機存取記憶體」或「DRAM」指藉由在電容器上儲存電荷封包（亦即，二進制一）、或不儲存電荷封包（亦即，二進制零）來儲存資料位元的記憶體單元電荷。經由存取電晶體閘控到電容器上，並且藉由接通相同電晶體並查看藉由轉儲電晶體輸出上的互連線路上的電荷封包而產生的電壓擾動來感測。因此，單個DRAM單元由一個電晶體及一個電容器製成。DRAM元件由DRAM單元的陣列形成。
傳統上，DRAM單元在埋入的字元線結構中具有凹陷的高功函數金屬結構。在DRAM元件中，位元線在位於在基板之上的金屬位準中形成，而字元線在基板表面處的多晶矽閘極位準處形成。在埋入的字元線(bWL)中，字元線使用金屬作為閘電極埋入半導體基板的表面之下。
在當前的3D DRAM元件中，產生樓梯結構，並且字元線觸點在樓梯上形成。然而，為了防止在樓梯與字元線觸點之間的短路，接觸孔必須具有大關鍵尺寸，此在製造期間係成問題的。在一或多個實施例中，提供了有利地具有變化高度的字元線觸點的記憶體元件，其中字元線觸點將金屬化層與單位單元的導電層連接在一起，從而形成減少的晶片面積並且降低處理困難性。因此，一或多個實施例的方法不需要形成樓梯結構。在一或多個實施例的字元線觸點中，僅需要考慮觸點之間的短路。此外，一或多個實施例的接觸結構有利地用作支撐，以防止在閘極替換製程期間模具塌陷。
在一或多個實施例中，金屬沉積及其他製程可以在隔離的環境（例如，群集處理工具）中執行。由此，本揭示的一些實施例提供了具有相關處理模組以實施方法的整合工具系統。
第1圖示出了可以包括任何或所有所示出製程的方法10的製程流程圖。此外，獨立製程的次序可以針對一些部分變化。方法10可以開始於任何所列舉製程，而不脫離本揭示。參考第1圖，於操作12，形成記憶體堆疊。於操作14，將開口圖案化到記憶體堆疊中。於操作16，蝕刻終止層穿過開口沉積。於操作18，犧牲填充層在開口中的蝕刻終止層上沉積。於操作20，狹縫圖案化記憶體堆疊。於操作22，移除記憶體堆疊的犧牲層並且用導電層替換。於操作24，移除犧牲填充層以形成接觸開口。於操作26，狹縫用絕緣材料填充。於操作28，移除蝕刻終止層的底部部分。於操作30，導電材料沉積在接觸開口中以形成字元線觸點。
第2A圖直至第22B圖示出了根據一或多個實施例的方法的在處理期間的記憶體元件的橫截面圖。
參考第2A圖至第2C圖，3D DRAM元件100包括陣列區域101及鄰近陣列區域101的延伸區域103。延伸區域103將記憶體單元與DRAM元件的非陣列節點連接在一起。在一或多個實施例中，陣列區域101包括垂直地堆疊的至少兩個單位單元105。單位單元105包括電晶體及單元電容器。在一或多個實施例中，延伸區域103包含記憶體堆疊111及複數個字元線觸點136。在一或多個實施例中，記憶體堆疊111不包含樓梯結構，而是具有各自的高度與相鄰觸點的高度不同的複數個字元線觸點136。
參見第3A圖至第3C圖，根據本揭示的一或多個實施例形成延伸區域103的初始或開始模具。第3B圖係沿著第2C圖的線A的視圖，並且第3C圖係沿著第2C圖的線B的視圖。在一些實施例中，第3A圖所示的電子元件103在裸基板（未示出）上以層形成。在一或多個實施例中，第3A圖的電子元件由基板102及單位堆疊110製成。在一或多個實施例中，單位堆疊110包括絕緣層104、至少一個犧牲層106、及半導體層108。在一些實施例中，單位堆疊110包括絕緣層104、絕緣層104上的第一犧牲層106、第一犧牲層106上的半導體層108、及半導體層108上的第二犧牲層106b。在彼此上垂直地堆疊的重複的單位堆疊110在基板上形成記憶體堆疊111。記憶體堆疊111包括絕緣層104、至少一個犧牲層106、及半導體層108的交替層。
基板102可以係熟習此項技術者已知的任何適宜材料。如在本說明書及隨附申請專利範圍中使用，術語「基板」指表面、或表面的一部分，其上製程起作用。如亦將由熟習此項技術者所理解，除非上下文另外明確地指出，提及基板亦可以指基板的僅一部分。此外，提及在基板上沉積可以意指裸基板及其上沉積或形成有一或多個膜或特徵的基板。
如本文所使用的「基板」指在製造製程期間於其上執行膜處理的任何基板或在基板上形成的材料表面。例如，取決於應用，其上可以執行處理的基板表面包括材料，諸如矽、氧化矽、應變矽、絕緣體上矽(SOI)、碳摻雜的氧化矽、非晶矽、摻雜矽、鍺、砷化鎵、玻璃、藍寶石、及任何其他材料，諸如金屬、金屬氮化物、金屬合金、及其他導電材料。基板包括但不限於半導體晶圓。基板可暴露於預處理製程以拋光、蝕刻、還原、氧化、羥基化、退火、及/或烘焙基板表面。除了直接在基板本身的表面上處理之外，在本揭示中，如下文更詳細揭示，所揭示的任何膜處理步驟亦可在基板上形成的下層上執行，並且術語「基板表面」意欲包括如上下文指出的此種下層。因此，例如，在膜/層或部分膜/層已經沉積到基板表面上的情況下，新沉積的膜/層的暴露表面變為基板表面。
在一或多個實施例中，絕緣層104係在基板102的頂表面上。絕緣層104可以藉由熟習此項技術者已知的任何適宜技術形成並且可以由任何適宜材料製成。在一或多個實施例中，絕緣層104包含氧化矽(SiO x)。
在一或多個實施例中，第一犧牲層106係在絕緣層104上。第一犧牲層106可包含熟習此項技術者已知的任何適宜材料。在一或多個實施例中，第一犧牲層106包含氮化矽(SiN)。
在一或多個實施例中，半導體層108可在第一犧牲層106上形成。半導體層108亦可稱為主動層或記憶體層。
如本文使用，術語「主動」或「記憶體層」指其中可以製成通道、位元線、字元線、或電容器的材料層。在一或多個實施例中，主動層、或半導體層108包含矽或摻雜矽中的一或多個。在一些實施例中，半導體層108可包含半導體材料，該半導體材料係摻雜的材料，諸如n摻雜的矽(n-Si)、或p摻雜的矽(p-Si)。在一些實施例中，半導體層108可使用任何適宜製程（諸如離子佈植製程）摻雜。如本文使用，術語「n型」指在製造期間藉由用電子供體元素摻雜而產生的半導體層108。術語n型來自電子的負電荷。在n型半導體材料層中，電子係多數載流子並且電洞係少數載流子。如本文使用，術語「p型」指阱（或電洞）的正電荷。與n型半導體材料相反，p型半導體材料具有與電子濃度相比較大的電洞濃度。在p型半導體材料中，電洞係多數載流子並且電子係少數載流子。在一或多個實施例中，摻雜劑選自硼(B)、鎵(Ga)、磷(P)、砷(As)、其他半導體摻雜劑、或其組合的中的一或多個。在一些實施例中，半導體層108包含若干不同的導電或半導體材料。
第一犧牲層106及絕緣層104可在基板102上形成並且可以由任何適宜材料製成。在一些實施例中，第一犧牲層106及絕緣層104中的一或多個可移除並且在稍後製程中替換。在一些實施例中，第一犧牲層106及絕緣層104中的一或多個未移除並且餘留在記憶體元件100內。在此情況下，術語「犧牲」具有擴展的意義以包括永久層並且可稱為導電層。在一或多個實施例中，第一犧牲層106及絕緣層104中的一或多個包含可以相對於鄰近記憶體堆疊的層選擇性移除的材料。
所示出實施例中的記憶體堆疊111包含複數個交替的犧牲層106、絕緣層104、及半導體層108。儘管第3A圖中示出的記憶體堆疊111具有四組交替的犧牲層106、絕緣層104、及半導體層108，熟習此項技術者認識到此係僅僅出於說明目的。記憶體堆疊111可具有任何數量的交替的犧牲層106、絕緣層104、及半導體層108。例如，在一些實施例中，記憶體堆疊111包含192對交替的犧牲層106、絕緣層104、及半導體層108。在其他實施例中，記憶體堆疊111包含多於50對交替的犧牲層106、絕緣層104、及半導體層108，或多於100對交替的犧牲層106、絕緣層104、及半導體層108，或多於300對交替的犧牲層106、絕緣層104、及半導體層108。
在一或多個實施例中，連續沉積用於形成許多主動面積區域。在一或多個實施例中，沉積膜的交替層，例如，氧化物-多晶矽、多晶矽-氮化物、氧化物-氮化物、矽-鍺矽、氧化物-氮化物-矽-氮化物。
在一或多個實施例中，犧牲層106獨立地包含絕緣材料。在一或多個實施例中，犧牲層106包含氮化物材料，例如，氮化矽，並且絕緣層104包含氧化物材料，例如，氧化矽。犧牲層106包含相對於絕緣層104及半導體層108具有蝕刻選擇性的材料，使得可以移除犧牲層106，而不實質上影響絕緣層104及半導體層108。在一或多個實施例中，犧牲層106包含氮化矽(SiN)。在一或多個實施例中，絕緣層104包含氧化矽(SiO x)。在一或多個實施例中，犧牲層106、絕緣層104、及半導體層108藉由化學氣相沉積(CVD)或物理氣相沉積(PVD)來沉積。
獨立交替層可形成到任何適宜厚度。在一些實施例中，每個犧牲層106的厚度近似相等。在一或多個實施例中，每個犧牲層106具有犧牲層厚度。在一些實施例中，每個絕緣層104的厚度近似相等。如在此方面使用，近似相等的厚度係在彼此的+/-5%內。在一些實施例中，半導體層108（例如，矽）在單位堆疊110的第一犧牲層106與第二犧牲層106b之間形成。與犧牲層106及絕緣層104的厚度相比，半導體層108的厚度可係相對薄的。
在一或多個實施例中，絕緣層104具有在從約0.5 nm至約30 nm的範圍中的厚度，包括約1 nm、約3 nm、約5 nm、約7 nm、約10 nm、約12 nm、約15 nm、約17 nm、約20 nm、約22 nm、約25 nm、約27 nm、及約30 nm。在一或多個實施例中，絕緣層104具有在約0.5至約40 nm的範圍中的厚度。在一或多個實施例中，犧牲層106具有在從約0.5 nm至約30 nm的範圍中的厚度，包括約1 nm、約3 nm、約5 nm、約7 nm、約10 nm、約12 nm、約15 nm、約17 nm、約20 nm、約22 nm、約25 nm、約27 nm、及約30 nm。在一或多個實施例中，犧牲層106具有在從約0.5至約40 nm的範圍中的厚度。
參考第4A圖至第4C圖，圖案化元件以形成隔離開口109，用於單元與單元的隔離。
參見第5A圖至第5C圖，隔離開口109用絕緣材料109i填充。絕緣材料109i可係熟習此項技術者已知的任何適宜的絕緣材料。在一或多個實施例中，絕緣材料109i係介電材料。如本文使用，術語「介電材料」指可以在電場中極化的電氣絕緣體的材料層。在一或多個實施例中，絕緣材料109i包含下列中的一或多個：氧化物、碳摻雜的氧化物、氧化矽(SiO)、多孔二氧化矽(SiO 2)、氮化矽(SiN)、氧化矽/氮化矽、碳化物、碳氧化物、氮化物、氮氧化物、氮碳氧化物、聚合物、磷矽酸鹽玻璃、氟矽酸鹽(SiOF)玻璃、或有機矽酸鹽玻璃(SiOCH)。在一或多個實施例中，絕緣材料109i包含氧化矽(SiO x)。
參見第6A圖至第6D圖，圖案化元件103以形成開口112。在一些實施例中，圖案化開口112包含穿過記憶體堆疊111蝕刻。在一或多個實施例中，半導體基板108用作蝕刻終止件。參見第6A圖，開口112具有穿過記憶體堆疊111延伸的側壁，從而暴露犧牲層106、絕緣層104、及半導體層108的表面。
在一或多個實施例中，開口112的每一者具有與鄰近其的開口112的深度不同的深度。在一或多個實施例中，開口112具有在從1.5 um至50 um變化的nLayer x tUnit的範圍中的深度，其中堆疊數量nLayer係50層至500層，並且tUnit（單位模具的厚度）從30 nm至100 nm變化。
犧牲層106、半導體層108、及絕緣層104具有作為開口112的側壁暴露的表面。開口112的底部可以在半導體層108的厚度內的任何點處形成。在一些實施例中，開口112延伸到半導體層中的厚度在從半導體層108的厚度的約10%至約90%的範圍中、或在從約20%至約80%的範圍中、或在從約30%至約70%的範圍中、或在從約40%至約60%的範圍中。在一些實施例中，開口112延伸到半導體層108中的距離大於或等於半導體層108的厚度的10%、20%、30%、40%、50%、60%、70%或80%。
參見第7A圖至第7D圖，絕緣層114在高深寬比的複數個開口112的每一者中保形地沉積。如以此方式使用，保形膜在特徵的頂部附近具有在特徵的底部處的厚度的約80-120%的範圍中的厚度。絕緣層114可係熟習此項技術者已知的任何適宜的材料。在一或多個實施例中，絕緣層114（或襯墊）包含一或多個氧化矽(SiO x)及氮化矽(SiN)。在一些實施例中，絕緣層114在稍後的處理步驟中用作蝕刻終止層。
參考第8A圖至第8D圖，犧牲層116沉積在鄰近絕緣層114的複數個開口112中。犧牲層116可係熟習此項技術者已知的任何適宜材料。在一或多個實施例中，犧牲層116包含下列中的一或多個：鎢(W)、鍺矽(SiGe)、鍺(Ge)、碳(C)、氮化鈦(TiN)、及類似者。在後續處理中，在形成替換閘極之後，犧牲層116將用導電材料134替換。在一或多個實施例中，複數個開口112在自底向上的間隙填充製程中填充，從而從底部填充特徵。在其他實施例中，複數個開口112使用保形製程填充，其中特徵從底部及側面填充。
第9A圖至第9D圖圖示了方法10的操作20，其中元件經狹縫圖案化以形成從記憶體堆疊111的頂表面延伸到基板102的狹縫圖案化開口120。
參考第10A圖至第10C圖，穿過狹縫圖案化開口120選擇性移除犧牲層106（亦即，氮化矽(SiN)）以形成開口區域118。在一或多個實施例中，使用熱磷(HP)穿過狹縫圖案化開口120移除犧牲層106（例如，氮化物層）。
參見第11A圖至第11D圖，閘極氧化物層124穿過開口120沉積到絕緣層104上。閘極氧化物層124可包含熟習此項技術者已知的任何適宜材料。閘極氧化物層124可以使用熟習此項技術者已知的一或多種沉積技術沉積。在一或多個實施例中，使用沉積技術之一沉積閘極氧化物層124，諸如但不限於ALD、CVD、PVD、MBE、MOCVD、旋塗、或熟習此項技術者已知的其他沉積技術。所示出的實施例圖示了閘極氧化物層124，作為具有均勻形狀的保形層。然而，熟習此項技術者將認識到，此係僅僅出於說明目的並且閘極氧化物層124可以各向同性方式形成，使得閘極氧化物層124具有圓角外觀。在一些實施例中，閘極氧化物層124在絕緣層104的表面上選擇性地沉積為保形層。在一些實施例中，藉由氧化半導體表面形成閘極氧化物層124。
在一或多個實施例中，閘極氧化物層124包含氧化矽(SiO x)。儘管術語「氧化矽」可用於描述閘極氧化物層124，熟習此項技術者將認識到，本揭示不限於特定化學計量。例如，術語「氧化矽」及「二氧化矽」均可用於描述具有以任何適宜的化學計量比的矽及氧原子的材料。對於本揭示中列出的其他材料同樣如此，例如，氮化矽、氮氧化矽、氧化鎢、氧化鋯、氧化鋁、氧化鉿、及類似者。
在一或多個實施例中，字元線隨後在開口118中形成。字元線包含阻障層126及字元線金屬122中的一或多個。阻障層126可包含熟習此項技術者已知的任何適宜的阻障層。在一或多個實施例中，阻障層126包含下列中的一或多個：氮化鈦(TiN)、氮化鉭(TaN)、或類似者。在一或多個實施例中，字元線金屬122包含主體金屬，包含下列中的一或多個：銅(Cu)、鈷(Co)、鎢(W)、鋁(Al)、釕(Ru)、銥(Ir)、鉬(Mo)、鉑(Pt)、鉭(Ta)、鈦(Ti)、或銠(Rh)。在一或多個實施例中，字元線金屬122包含鎢(W)。在其他實施例中，字元線金屬122包含釕(Ru)。
參見第12A圖至第12D圖，狹縫圖案化開口120用絕緣材料128填充。絕緣材料128可包含熟習此項技術者已知的任何適宜材料。在一或多個實施例中，絕緣材料128包含氧化矽(SiO x)。在一或多個實施例中，絕緣材料128係在後續處理中移除的犧牲材料。
參考第13A圖至第13C圖，移除犧牲層116以形成複數個接觸開口130。犧牲層116可藉由熟習此項技術者已知的任何適宜技術移除。在一或多個實施例中，藉由濕式蝕刻或乾式蝕刻中的一或多個移除犧牲層116。複數個接觸開口130的每一者具有與鄰近其的接觸開口的深度不同的深度。每個接觸開口130從元件103的頂表面延伸到半導體層108。在一或多個實施例中，接觸開口130的每一者的關鍵尺寸(CD)係在從100 nm至2000 nm的範圍中。
參見第14A圖至第14B圖，移除在複數個接觸開口130的每一者的底部處的絕緣層114的一部分以形成不具有絕緣層114的接觸開口130的一部分131。參見第15圖，在一或多個實施例中，鄰接複數個接觸開口130的底部的半導體層108、閘極氧化物層124、及導電層122使用選擇性移除製程(SRP)來擴大。
參考第16A圖至第16C圖，阻障層133在複數個接觸開口130的每一者中保形地沉積。阻障層133可包含熟習此項技術者已知的任何適宜材料。在一或多個實施例中，阻障層133包含氮化鈦(TiN)。
參見第17圖，導電層134沉積在複數個接觸開口130中以形成觸點。在一或多個實施例中，複數個接觸開口130在自底向上的間隙填充製程中填充，從而從底部填充特徵。在其他實施例中，複數個接觸開口130使用保形製程填充，其中特徵從底部及側面填充。導電層134可包含熟習此項技術者已知的任何適宜材料。在一或多個實施例中，導電層134包含鎢(W)。
參考第18A圖及第18B圖，移除絕緣材料109i以形成開口160。絕緣材料109i可藉由熟習此項技術者已知的任何適宜手段移除。
參見第19A圖至第19B圖，移除半導體層108並且修整犧牲層106以形成開口234。開口234可經擴大或修整以產生加寬的開口234。開口234可以藉由熟習此項技術者已知的任何適宜技術加寬。一些實施例的開口234以半導體層108的厚度的百分比加寬。在一些實施例中，開口234以在半導體層108的厚度的10%至80%的範圍中的量加寬。在一些實施例中，開口234以在20%至75%的範圍中、或在30%至60%的範圍中的量加寬。在一些實施例中，開口234使用稀釋HF（水中的~1%HF）濕式蝕刻加寬。
參見第20A圖至第20B圖，在一或多個實施例中，移除觸點的底部處的襯墊。
參考第21A圖至第21B圖，位元線238形成在填充的狹縫圖案化開口中。在一或多個實施例中，位元線238可包括可選的位元線襯墊（亦稱為位元線阻障層）及位元線金屬。
可選的位元線襯墊可以由藉由熟習此項技術者已知的任何適宜技術沉積的任何適宜材料製成。在一或多個實施例中，位元線襯墊在主動材料的內端處在源極/汲極區域上沉積。位元線襯墊可以係任何適宜材料，包括但不限於氮化鈦(TiN)或氮化鉭(TaN)。在一些實施例中，可選的位元線襯墊包含氮化鈦(TiN)或基本上由氮化鈦(TiN)組成。如以此方式使用，術語「基本上由…組成」意味著膜的組成大於或等於所述物質的約95%、98%、99%或99.5%。在一些實施例中，可選的位元線襯墊包含氮化鉭(TaN)或基本上由氮化鉭(TaN)組成。在一些實施例中，位元線襯墊係保形層。在一些實施例中，位元線襯墊藉由原子層沉積來沉積。
在一些實施例中，位元線238包含位元線金屬。位元線金屬可包含熟習此項技術者已知的任何適宜金屬。在一或多個實施例中，位元線金屬包含下列中的一或多個或基本上由下列中的一或多個組成：矽化鎢(WSi)、氮化鎢(WN)、或鎢(W)。位元線金屬可以藉由熟習此項技術者已知的任何適宜技術沉積並且可以係任何適宜材料。在一或多個實施例中，形成位元線238進一步包含在沉積位元線金屬之前形成位元線金屬晶種層（未圖示）。
參見第22A圖及第22B圖，3D DRAM元件的延伸區域103將記憶體單元與DRAM元件的非陣列節點連接在一起。在一或多個實施例中，延伸區域103包含記憶體堆疊111及複數個字元線觸點136。在一或多個實施例中，記憶體堆疊111不包含樓梯結構，而是具有各自的高度與相鄰觸點的高度不同的複數個字元線觸點136。
記憶體堆疊111包含至少一個導電層122、半導體層108、及絕緣層104的交替層。複數個字元線觸點136穿過記憶體堆疊111延伸到至少一個導電層122。複數個字元線觸點136的每一者具有與相鄰字元線觸點136的高度不同的高度，並且複數個字元線觸點136的每一者在頂表面上具有金屬化層138。
在一或多個實施例中，字元線觸點136的每一者包含第一區域a、第二區域b、及第三區域c。第二區域b位於第一區域a與第三區域c之間。在一或多個實施例中，第三區域c大於第二區域b。
在一或多個實施例中，第一區域及第三區域與金屬化層138及至少一個導電層122中的一或多個連接在一起。第二區域b可由襯墊114圍繞。在一或多個實施例中，襯墊114鄰近至少一個導電層122、絕緣層104、及半導體層108。
本揭示的額外實施例涉及用於形成所描述的記憶體元件及方法的處理工具900，如第23圖所示。群集工具900包括具有複數個側面的至少一個中央傳遞站921、931。機器人925、935在中央傳遞站921、931內定位並且經配置為將機器人葉片及晶圓移動到複數個側面的每一者。
群集工具900包含連接到中央傳遞站的複數個處理腔室902、904、906、908、910、912、914、916、及918，亦稱為處理站。各個處理腔室提供與相鄰處理站隔離的分離的處理區域。處理腔室可以係任何適宜腔室，包括但不限於預清潔腔室、緩衝腔室、傳遞空間、晶圓定向器/除氣腔室、低溫冷卻腔室、沉積腔室、退火腔室、蝕刻腔室、選擇性蝕刻腔室、及類似者。處理腔室及部件的特定佈置可以取決於群集工具而變化並且不應當被視為限制本揭示的範疇。
在第23圖所示的實施例中，工廠介面950連接到群集工具900的前面。在工廠介面950的前面951上，工廠介面950包括裝載腔室954及卸載腔室956。儘管將裝載腔室954圖示在左側上並且將卸載腔室956圖示在右側上，熟習此項技術者將理解，此僅僅表示一種可能配置。
裝載腔室954及卸載腔室956的大小及形狀可以取決於例如在群集工具900中處理的基板而變化。在所示的實施例中，裝載腔室954及卸載腔室956的大小經調節為固持晶圓盒，其中在該盒內定位複數個晶圓。
機器人952係在工廠介面950內並且可以在裝載腔室954與卸載腔室956之間移動。機器人952能夠將晶圓從裝載腔室954中的盒穿過工廠介面950傳遞到裝載閘腔室960。機器人952亦能夠將晶圓從裝載閘腔室962穿過工廠介面950傳遞到卸載腔室956中的盒。如將由熟習此項技術者理解，工廠介面950可以具有多於一個機器人952。例如，工廠介面950可具有在裝載腔室954與裝載閘腔室960之間傳遞晶圓的第一機器人、及在裝載閘962與卸載腔室956之間傳遞晶圓的第二機器人。
所示的群集工具900具有第一區段920及第二區段930。第一區段920經由裝載閘腔室960、962連接到工廠介面950。第一區段920包括其中定位有至少一個機器人925的第一傳遞腔室921。機器人925亦被稱為機器人晶圓運輸機構。第一傳遞腔室921相對於裝載閘腔室960、962，處理腔室902、904、916、918，及緩衝腔室922、924位於中心。一些實施例的機器人925係能夠一次獨立地移動多於一個晶圓的多臂機器人。在一些實施例中，第一傳遞腔室921包含多於一個機器人晶圓傳遞機構。第一傳遞腔室921中的機器人925經配置為在第一傳遞腔室921周圍的腔室之間移動晶圓。獨立晶圓攜帶於晶圓運輸葉片上，該晶圓運輸葉片位於第一機器人機構的遠端。
在處理第一區段920中的晶圓之後，晶圓可以經由貫穿腔室傳遞到第二區段930。例如，腔室922、924可以係單向或雙向貫穿腔室。貫穿腔室922、924可以用於例如在第二區段930中處理之前低溫冷卻晶圓或在移動回第一區段920之前允許晶圓冷卻或後處理。
系統控制器990與第一機器人925，第二機器人935，第一複數個處理腔室902、904、916、918及第二複數個處理腔室906、908、910、912、914通訊。系統控制器990可以係可以控制處理腔室及機器人的任何適宜部件。例如，系統控制器990可以係電腦，該電腦包括中央處理單元(CPU)、記憶體、適宜電路、及儲存器。
製程可大體在系統控制器990的記憶體中儲存為軟體常式，當由處理器執行時，該軟體常式導致處理腔室執行本揭示的製程。軟體常式亦可由第二處理器（未圖示）儲存及/或執行，該第二處理器位於由處理器控制的硬體遠端。本揭示的一些或所有方法亦可在硬體中執行。因此，製程可在軟體中實施並且在硬體中使用電腦系統執行，作為例如特殊應用積體電路或其他類型的硬體實施方式，或作為軟體及硬體的組合。當由處理器執行時，軟體常式將通用電腦轉換為專用電腦（控制器），該專用電腦控制腔室操作，使得製程得以執行。
為了便於描述，本文可使用空間相對性術語（諸如「下方」、「之下」、「下部」、「之上」、「上部」及類似者）來描述諸圖中所示出的一個元件或特徵與另一元件或特徵的關係。將理解，除了諸圖所描繪的定向外，空間相對性術語意欲涵蓋使用或操作中裝置的不同定向。例如，若諸圖中的裝置翻轉，則描述為在其他元件或特徵的「之下」或「下方」的元件將在其他元件或特徵「之上」定向。因此，示例性術語「之下」可以包含之下及之上的定向。裝置可經其他方式定向（旋轉90度或處於其他定向）且由此解讀本文所使用的空間相對性描述詞。
除非本文另外指出或由上下文明確否定，否則在描述本文論述的材料及方法的上下文中（特別是在以下申請專利範圍的上下文中）使用術語「一(a)」及「一(an)」及「該(the)」及類似參考將被理解為涵蓋單數及複數。除非本文另外指出，否則本文的值範圍的記載僅僅意欲用作獨立地指落入該範圍中的每個單獨值的簡略方法，並且每個單獨值併入說明書中，如同其在本文中獨立地記載。除非本文另外指出或由上下文另外明確否定，否則本文描述的所有方法可以任何適宜次序執行。使用本文提供的任何及所有實例、或示例性語言（例如，「諸如」）僅僅意欲更好地闡明材料及方法，並且除非另外主張，否則不賦予對範疇的限制。說明書中的語言不應該被解釋為指示任何未主張的元素為對實踐所揭示材料及方法而言至關重要。
在整個此說明書中提及「一個實施例」、「某些實施例」、「一或多個實施例」或「一實施例」意味著結合實施例描述的特定特徵、結構、材料、或特性包括在本揭示的至少一個實施例中。因此，在整個此說明書的各個位置中出現片語諸如「在一或多個實施例中」、「在某些實施例中」、「在一個實施例中」或「在一實施例中」不一定指本揭示的相同實施例。此外，特定特徵、結構、材料或特性可以任何適宜方式結合在一或多個實施例中。
儘管本文的揭示已經參考特定實施例進行描述，熟習此項技術者將理解，所描述的實施例僅說明本揭示的原理及應用。熟習此項技術者將顯而易見，可以對本揭示的方法及設備進行各種修改及變化，而不脫離本揭示的精神及範疇。因此，本揭示可以包括在隨附申請專利範圍及其等效的範疇內的修改及變化。
10:方法 12:操作 14:操作 16:操作 18:操作 20:操作 22:操作 24:操作 26:操作 28:操作 30:操作 100:3D DRAM元件 101:陣列區域 102:基板 103:延伸區域 104:絕緣層 105:單位單元 106:第一犧牲層 106b:第二犧牲層 108:半導體層 109:隔離開口 109i:絕緣材料 110:單位堆疊 111:記憶體堆疊 112:開口 114:絕緣層 116:犧牲層 118:開口區域 120:狹縫圖案化開口 122:字元線金屬 124:閘極氧化物層 126:阻障層 128:絕緣材料 130:接觸開口 131:部分 133:阻障層 134:導電層 136:字元線觸點 138:金屬化層 160:開口 234:開口 238:位元線 900:處理工具 902:處理腔室 904:處理腔室 906:處理腔室 908:處理腔室 910:處理腔室 912:處理腔室 914:處理腔室 916:處理腔室 918:處理腔室 920:第一區段 921:第一傳遞腔室 922:緩衝腔室 924:緩衝腔室 925:機器人 930:第二區段 931:中央傳遞站 935:機器人 950:工廠介面 952:機器人 954:裝載腔室 956:卸載腔室 960:裝載閘腔室 962:裝載閘腔室 990:系統控制器 A:線 a:第一區域 B:線 b:第二區域 c:第三區域
為了能夠詳細理解本揭示的上述特徵所用方式，可參考實施例進行對上文簡要概述的本揭示的更特定描述，一些實施例在附圖中示出。然而，將注意，附圖僅示出本揭示的常見實施例，並且由此不被認為限制其範疇，因為本揭示可允許其他等同有效的實施例。如本文描述的實施例藉由實例示出並且在附圖的圖式中不作限制，在附圖中相同元件符號指示類似元件。
第1圖示出了根據一或多個實施例的方法的製程流程圖；
第2A圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第2B圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第2C圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第3A圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第3B圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第3C圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第4A圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第4B圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第4C圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第5A圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第5B圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第5C圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第6A圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第6B圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第6C圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第6D圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第7A圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第7B圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第7C圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第7D圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第8A圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第8B圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第8C圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第8D圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第9A圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第9B圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第9C圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第9D圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第10A圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第10B圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第10C圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第11A圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第11B圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第11C圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第11D圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第12A圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第12B圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第12C圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第12D圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第13A圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第13B圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第13C圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第14A圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第14B圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第15圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第16A圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第16B圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第16C圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第17圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第18A圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第18B圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第19A圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第19B圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第20A圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第20B圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第21A圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第21B圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第22A圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；
第22B圖示出了根據本揭示的一或多個實施例的記憶體元件的橫截面圖；以及
第23圖示出了根據一或多個實施例的群集工具。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
10:方法
12:操作
14:操作
16:操作
18:操作
20:操作
22:操作
24:操作
26:操作
28:操作
30:操作

Claims (20)

  1. 一種記憶體元件，包含： 一陣列區域，包含垂直地堆疊的至少兩個單位單元；以及 一延伸區域，鄰近該陣列區域，該延伸區域包含一記憶體堆疊及複數個字元線觸點，該記憶體堆疊包含至少一個導電層、一半導體層、及一絕緣層的交替層，該複數個字元線觸點穿過該記憶體堆疊延伸到該至少一個導電層，該複數個字元線觸點的每一者具有與一相鄰字元線觸點的該高度不同的一高度並且該複數個字元線觸點的每一者在一頂表面上具有一金屬化層。
  2. 如請求項1所述的記憶體元件，其中該複數個字元線觸點將該金屬化層與該至少一個導電層連接在一起。
  3. 如請求項1所述的記憶體元件，其中該複數個字元線觸點的每一者包含一第一區域、一第二區域、及一第三區域。
  4. 如請求項3所述的記憶體元件，其中該第一區域及該第三區域與該金屬化層及該至少一個導電層中的一或多個連接在一起。
  5. 如請求項3所述的記憶體元件，其中該第二區域位於該第一區域與該第三區域之間。
  6. 如請求項3所述的記憶體元件，其中該第二區域藉由一襯墊圍繞。
  7. 如請求項6所述的記憶體元件，其中該襯墊鄰近該至少一個導電層、該絕緣層、及該半導體層。
  8. 如請求項1所述的記憶體元件，其中該第三區域大於該第二區域。
  9. 如請求項1所述的記憶體元件，其中該記憶體元件係一3D DRAM元件。
  10. 一種製造一記憶體元件的方法，該方法包含： 在一基板上形成一記憶體堆疊，該記憶體堆疊包含至少一個犧牲層、一絕緣層、及一半導體層的交替層； 圖案化該記憶體堆疊以形成穿過該記憶體堆疊延伸的複數個開口，該複數個開口的每一者具有與一鄰近開口不同的一深度， 在該複數個開口的每一者中沉積一蝕刻終止層及一犧牲填充層； 用至少一個導電層替換該等單位單元的該至少一個犧牲層； 移除該複數個開口的每一者中的該犧牲填充層以形成複數個接觸開口； 移除該蝕刻終止層的一底部部分；以及 在該複數個接觸開口的每一者中沉積一導電材料以形成複數個字元線觸點，該複數個字元線觸點的每一者具有與一相鄰字元線觸點的該高度不同的一高度。
  11. 如請求項10所述的方法，其中該記憶體元件係一3D DRAM元件。
  12. 如請求項10所述的方法，其中該至少一個犧牲層包含氮化矽。
  13. 如請求項10所述的方法，其中該絕緣層包含氧化矽及氮化矽中的一或多個。
  14. 如請求項10所述的方法，其中該複數個字元線觸點的該導電材料包含氮化鈦(TiN)及鎢(W)中的一或多個。
  15. 如請求項10所述的方法，進一步包含：狹縫圖案化該元件以形成鄰近該複數個開口的至少一個狹縫開口。
  16. 如請求項15所述的方法，其中經由該至少一個狹縫開口移除及替換該至少一個犧牲層以形成該至少一個導電層。
  17. 如請求項16所述的方法，其中該至少一個導電層包含一閘極氧化物層，包括選自氮化鈦(TiN)及鎢(W)中的一或多個的一材料。
  18. 如請求項16所述的方法，進一步包含：用一絕緣材料填充該狹縫開口。
  19. 如請求項10所述的方法，其中該處理方法在一處理工具中執行而不破壞真空。
  20. 一種包括指令的非暫時性電腦可讀取媒體，當藉由一處理腔室的一控制器執行時，該等指令導致該處理腔室執行以下操作： 在一基板上形成一記憶體堆疊，該記憶體堆疊包含至少一個犧牲層、一絕緣層、及一半導體層的交替層； 圖案化該記憶體堆疊以形成穿過該記憶體堆疊延伸的複數個開口，該複數個開口的每一者具有與一鄰近開口不同的一深度， 在該複數個開口的每一者中沉積一蝕刻終止層及一犧牲填充層； 用至少一個導電層替換該等單位單元的該至少一個犧牲層； 移除該複數個開口的每一者中的該犧牲填充層以形成複數個接觸開口； 移除該蝕刻終止層的一底部部分；以及 在該複數個接觸開口的每一者中沉積一導電材料以形成複數個字元線觸點，該複數個字元線觸點的每一者具有與一相鄰字元線觸點的該高度不同的一高度。
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* Cited by examiner, † Cited by third party
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KR20180110797A (ko) * 2017-03-30 2018-10-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US11538808B2 (en) * 2018-09-07 2022-12-27 Intel Corporation Structures and methods for memory cells
US20200202900A1 (en) * 2018-12-21 2020-06-25 Applied Materials, Inc. 3-D DRAM Structure With Vertical Bit-Line
US11257822B2 (en) * 2019-11-21 2022-02-22 Intel Corporation Three-dimensional nanoribbon-based dynamic random-access memory
CN115088073A (zh) * 2020-02-10 2022-09-20 应用材料公司 3d dram结构和制造方法
CN111448648B (zh) * 2020-03-13 2021-06-08 长江存储科技有限责任公司 用于三维存储器的接触结构

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