CN115088073A - 3d dram结构和制造方法 - Google Patents

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姜昌锡
北岛知彦
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Abstract

描述了并入桥接的字线的存储器装置。所述存储器装置包括：多个有源区域，所述多个有源区域沿着第一方向、第二方向、和第三方向隔开。多个导电层被布置为使得至少一个导电层沿着所述第三方向与所述有源区域的每一者的至少一侧相邻。导电桥接器沿着所述第二方向延伸以将所述导电层的每一者连接到一个或更多个相邻的导电层。一些实施方式包括集成的蚀刻终止层。也描述了形成堆叠的存储器装置的方法。

Description

3D DRAM结构和制造方法
技术领域
本公开内容的实施方式涉及电子装置和电子装置制造领域。更详细而言，本公开内容的实施方式提供了具有桥接的字线和/或蚀刻终止层的动态随机存取存储器。
背景技术
诸如个人计算机、工作站、计算机服务器、主机(mainframe)、和诸如打印机、扫描仪、及硬盘驱动器之类的其他计算机相关的设备之类的电子装置使用存储器装置，这些存储器装置提供强大的数据储存能力，同时又降低了功耗。存在两种主要类型(动态和静态)的随机存取存储单元，其非常适合用在电子装置中。动态随机存取存储器(DRAM)可以被编程为储存表示两个二进制值之一的电压，但是需要周期性的重新编程或“刷新”以维持此电压超过很短的时间。静态随机存取存储器(SRAM)之所以如此命名，是因为它们不需要周期性的刷新。
DRAM存储器电路是通过在单个半导体晶片上复制数百万个相同的电路元件(称为DRAM单元)来制造的。每个DRAM均是可寻址的位置，其可以储存一个位(二进制数字)的数据。最常见形式的DRAM单元由两个电路部件组成：场效应晶体管(FET)和电容器。
DRAM单元的制造包括制造晶体管、电容器、和三个触点：位线、字线、和参考电压各一个触点。DRAM制造是高度竞争的行业。存在减少个别单元的尺寸和增加存储器单元密度的持续压力，以允许将更多存储器压缩到单个存储器芯片上，特别是对于大于256兆位的密度而言。对单元尺寸减少的限制包括有源(active)字线和无源(passiVe)字线都通过单元、单元电容器的尺寸、以及阵列装置与非阵列装置的兼容性。
在3D存储器装置中，应连接单元胞(unit cell)层的字线。然而，不应连接单元胞的有源层。此外，需要在选择性移除工序干扰期间没有变化效应的情况下控制电容器的长度。电容器的长度比单元晶体管的栅极长度还长。由于移除速率可变，因此较长的选择性移除长度会引起较大的长度变化。因此，在本领域中需要存储器装置和形成存储器装置的方法，其包括连接的字线、单独的有源区域、或蚀刻控制中的一者或更多者。
发明内容
本公开内容的一个或更多个实施方式涉及存储器装置，所述存储器装置包括：多个有源区域，沿着第一方向、第二方向、和第三方向隔开。多个导电层被布置为使得至少一个导电层沿着所述第三方向与所述有源的每一者的至少一侧相邻。导电桥接器(conductive bridge)沿着所述第二方向延伸且将每个导电层连接到一个或更多个相邻的导电层。
本公开内容的附加实施方式涉及存储器装置，所述存储器装置包括：多对有源区域，沿着第一方向、第二方向、和第三方向隔开。多条位线在所述第一方向上隔开的一对有源区域之间沿着所述第三方向延伸。多个导电层被布置为使得至少一个导电层与所述有源区域的每一者的至少一侧相邻。所述至少一侧相对于所述有源区域沿着所述第三方向定位。导电桥接器沿着所述第二方向延伸且将每个导电层连接到一个或更多个相邻的导电层。
本公开内容的另外实施方式涉及形成存储器装置的方法。图案化包括牺牲层和沟道层的膜堆叠以形成沿着第一方向分离的一对预桥接堆叠和沿着所述第一方向延伸的隔离的膜堆叠。所述预桥接堆叠沿着第二方向形成于所述隔离的膜堆叠的任一侧上，沿着所述第一方向在所述预桥接堆叠之间产生开口且在所述预桥接堆叠的外部产生开口，并且沿着所述第二方向在所述隔离的膜堆叠与相邻的膜堆叠之间产生间隙。从所述预桥接堆叠移除所述沟道层，并使所述沟道层通过所述开口凹陷到所述隔离的膜堆叠中，以在所述隔离的膜堆叠中形成凹陷的沟道层。用电介质填充所述开口和所述凹陷的沟道层。沿着所述第二方向在所述隔离的膜堆叠中形成沟槽。沿着所述第一方向在一对预桥接堆叠之间形成所述沟槽。通过所述沟槽从所述隔离的膜堆叠移除所述牺牲层的一部分以形成具有凹陷的牺牲层表面和字线开口的凹陷的牺牲层，以及暴露所述沟道层的表面。在通过所述沟槽暴露的所述沟道层的所述表面上的所述字线开口中形成栅极氧化物层。在所述栅极氧化物层上在所述字线开口中沉积导电层。用电介质填充所述沟槽。通过所述牺牲层和所述沟道层形成狭缝图案。在形成所述沟槽的位置的相对侧上且在所述字线开口中的所述导电层的外部形成所述狭缝图案。所述狭缝图案暴露所述沟道层的侧壁和所述牺牲层的侧壁。通过所述狭缝图案移除沟道层的一部分以形成电容器开口，所述电容器开口暴露所述牺牲层和所述凹陷的沟道层的面。与所述凹陷的沟道层相邻地在所述电容器开口中形成电容器。
附图说明
可以通过参照实施方式来获得上文所简要概述的本公开内容的更详细说明以及可以用来详细了解本公开内容的上述特征的方式，附图中绘示了这些实施方式中的一些。然而，要注意，附图仅绘示此公开内容的典型实施方式，且因此不要将这些附图视为本公开内容的范围的限制，因为本公开内容可以允许其他同等有效的实施方式。如本文中所描述的实施方式藉由示例而非限制的方式而绘示于附图的各图中，在这些附图中，类似的参考标号指示类似的元件。
图1绘示根据本公开内容的一个或更多个实施方式的坐标命名的存储器装置的示意平行投影图；
图2A到2C绘示根据本公开内容的一个或更多个实施方式具有与有源区域相邻的一条或两条字线的存储器装置的等轴视图；
图3绘示根据本公开内容的一个或更多个实施方式的存储器装置的平行投影图；
图4绘示根据本公开内容的一个或更多个实施方式的存储器装置的一部分的等轴视图；
图5绘示根据本公开内容的一个或更多个实施方式的用于存储器装置的膜堆叠的截面示意图；
图6绘示根据一个或更多个实施方式在隔离图案化之后的存储器装置的示意俯视图；
图6A绘示存储器装置的沿着图6的线A-A截取的截面切片；
图6B绘示存储器装置的沿着图6的线B-B截取的截面切片；
图6C绘示存储器装置的沿着图6的线C-C截取的截面切片；
图6D绘示存储器装置的沿着图6的线D-D截取的截面切片；
图7绘示根据一个或更多个实施方式在主动隔离之后的存储器装置的示意俯视图；
图7A绘示存储器装置的沿着图7的线A-A截取的截面切片；
图7B绘示存储器装置的沿着图7的线B-B截取的截面切片；
图7C绘示存储器装置的沿着图7的线C-C截取的截面切片；
图7D绘示存储器装置的沿着图7的线D-D截取的截面切片；
图8绘示根据一个或更多个实施方式在电介质填充之后的存储器装置的示意俯视图；
图8A绘示存储器装置的沿着图8的线A-A截取的截面切片；
图8B绘示存储器装置的沿着图8的线B-B截取的截面切片；
图8C绘示存储器装置的沿着图8的线C-C截取的截面切片；
图8D绘示存储器装置的沿着图8的线D-D截取的截面切片；
图9绘示根据一个或更多个实施方式在沟槽形成之后的存储器装置的示意俯视图；
图9A绘示存储器装置的沿着图9的线A-A截取的截面切片；
图9B绘示存储器装置的沿着图9的线B-B截取的截面切片；
图9C绘示存储器装置的沿着图9的线C-C截取的截面切片；
图9D绘示存储器装置的沿着图9的线D-D截取的截面切片；
图10绘示根据一个或更多个实施方式在电介质拉回(pullback)之后的存储器装置的示意俯视图；
图10A绘示存储器装置的沿着图10的线A-A截取的截面切片；
图10B绘示存储器装置的沿着图10的线B-B截取的截面切片；
图10C绘示存储器装置的沿着图10的线C-C截取的截面切片；
图10D绘示存储器装置的沿着图10的线D-D截取的截面切片；
图11绘示根据一个或更多个实施方式在栅极氧化物形成之后的存储器装置的示意俯视图；
图11A绘示存储器装置的沿着图11的线A-A截取的截面切片；
图11B绘示存储器装置的沿着图11的线B-B截取的截面切片；
图11C绘示存储器装置的沿着图11的线C-C截取的截面切片；
图11D绘示存储器装置的沿着图11的线D-D截取的截面切片；
图12绘示根据一个或更多个实施方式在字线形成之后的存储器装置的示意俯视图；
图12A绘示存储器装置的沿着图12的线A-A截取的截面切片；
图12B绘示存储器装置的沿着图12的线B-B截取的截面切片；
图12C绘示存储器装置的沿着图12的线C-C截取的截面切片；
图12D绘示存储器装置的沿着图12的线D-D截取的截面切片；
图13绘示根据一个或更多个实施方式在氧化物填充之后的存储器装置的示意俯视图；
图13A绘示存储器装置的沿着图13的线A-A截取的截面切片；
图13B绘示存储器装置的沿着图13的线B-B截取的截面切片；
图13C绘示存储器装置的沿着图13的线C-C截取的截面切片；
图13D绘示存储器装置的沿着图13的线D-D截取的截面切片；
图14绘示根据一个或更多个实施方式在狭缝图案化之后的存储器装置的截面切片；
图15绘示根据一个或更多个实施方式在形成电容器开口之后的存储器装置的截面切片；
图16绘示根据一个或更多个实施方式在对有源区域进行掺杂之后的存储器装置的截面图；
图17绘示图16的区域17的放大截面图；
图18绘示根据一个或更多个实施方式在电容器形成之后的存储器装置的放大截面图；
图19绘示根据一个或更多个实施方式在扩大电容器开口之后的存储器装置的图16的区域17的放大截面图；
图20绘示根据一个或更多个实施方式在扩大的开口中形成电容器之后的存储器装置的放大截面图；
图21绘示图16的区域21的放大截面图；
图22绘示根据一个或更多个实施方式在形成位线开口和源极/漏极区域之后的存储器装置的放大截面图；
图23绘示根据一个或更多个实施方式在形成衬垫和位线之后的存储器装置的放大截面图；
图24绘示根据本公开内容的一个或更多个实施方式的存储器装置的示意图；
图25绘示图24的区域25的放大图；
图26绘示根据一个或更多个实施方式在沟槽形成和替换栅极拉回之后的图24的存储器装置的截面图；
图27绘示根据一个或更多个实施方式在形成蚀刻终止层之后的图26的存储器装置的放大截面图；
图28绘示根据一个或更多个实施方式在形成有源区域之后的图27的存储器装置的放大截面图；
图29绘示根据一个或更多个实施方式在使电介质和蚀刻终止层凹陷之后的图28的存储器装置的放大截面图；
图30绘示根据一个或更多个实施方式在形成字线之后的图29的存储器装置的放大截面图；
图31绘示根据一个或更多个实施方式在填充沟槽、狭缝图案化、和替换栅极蚀刻以形成电容器开口之后的图30的存储器装置的放大截面图；
图32绘示根据一个或更多个实施方式在移除蚀刻终止层之后的图31的存储器装置的放大截面图；
图33绘示根据一个或更多个实施方式在形成电容器之前在掺杂有源区域之后的图32的存储器装置的放大截面图；
图34绘示根据本公开内容的一个或更多个实施方式的存储器装置的示意图；
图35绘示根据一个或更多个实施方式具有蚀刻层的膜堆叠的截面图；
图36绘示根据一个或更多个实施方式在使牺牲层凹陷之后的图35的存储器装置的截面图；
图37绘示根据一个或更多个实施方式在用来形成字线和有源区域以及进行狭缝图案化的多个工序之后的图36的存储器装置的截面图；
图38绘示根据一个或更多个实施方式在对蚀刻终止层进行替换栅极蚀刻之后的图37的存储器装置的截面图；和
图39绘示根据一个或更多个实施方式在电容器形成之前在移除蚀刻终止层和掺杂有源区域之后的图38的存储器装置的截面图。
具体实施方式
在描述本公开内容的几个示例性实施方式之前，要了解，本公开内容不限于以下说明中所阐述的构造或工序步骤的细节。本公开内容能够包括其他的实施方式和用各种方式实行或实现。
如此说明书和随附权利要求书中所使用的，术语“前驱物”、“反应物”、“反应气体”和类似者被交替使用以指称可以与基板表面反应的任何气态物种。
如本文中所使用的，术语“动态随机存取存储器”或“DRAM”指的是一种存储器单元，所述存储器单元通过在电容器上储存电荷包(即二进制的一)或不储存电荷(即二进制的零)来储存基准位。电荷经由存取晶体管被选通(gate)到电容器上，且通过导通同一晶体管并查看藉由将电荷包转储(dumping)在晶体管输出上的互连线上所产生的电压扰动而被感测。因此，单个DRAM单元是由一个晶体管和一个电容器制成的。DRAM装置是由DRAM单元阵列所形成的。
传统上，DRAM单元在埋入的字线结构中具有凹陷的高功函数金属结构。在DRAM装置中，位线形成于位于基板上方的金属层级中，而字线则形成于基板表面处的多晶硅栅极层级处。在埋入的字线(bWL)中，使用金属作为栅极电极来将字线埋入在半导体基板的表面下方。
在一个或更多个实施方式中，提供了存储器装置，所述存储器装置具有堆叠的DRAM单元，从而使得DRAM单元位密度增加，所述DRAM单元位密度与多对膜(multi-pairfilm)的数量成比例。一个或更多个实施方式的DRAM装置具有垂直的位线，从而最小化位线电容并减少电容器电容的负担。
一些实施方式有利地提供了存储器装置和形成具有增加的装置密度的存储器装置的方法。一些实施方式提供了装置，在所述装置处，每个单元胞的有源区域均在每个有源区域之间被绝缘体水平地分离。一些实施方式为在同一行(row)和同一堆叠层级的每个单元提供了经由桥接器连接的字线。在一些实施方式中，桥接器小于栅极的宽度。在一些实施方式中，有源的一侧与电容器连接，而另一侧则与位线连接。
一些实施方式提供了存储器装置和形成存储器装置的方法，其改善了制造3DDRAM的集成度。在一些实施方式中，控制电容器的长度以消除或最小化由牺牲层的选择性移除工序引起的变化。在一些实施方式中，电容器的长度比单元晶体管的栅极长度还长。
图1绘示根据本公开内容的一个或更多个实施方式的3D DRAM装置10的通用三维结构。装置10具有布置成行、列(column)、和层的有源区域的三维阵列。在本文中所使用的约定，行称为X轴或第一方向20；列称为Y轴或第二方向30，而层则称为Z轴或第三方向40。第一方向20与第二方向30之间的角度25是在30°到150°的范围内、或在45°到135°的范围内、或在60°到120°的范围内、或在75°到105°的范围内、或在85°到95°的范围内的任何合适的角度。第一方向20与第三方向30之间的角度35是在30°到150°的范围内、或在45°到135°的范围内、或在60°到120°的范围内、或在75°到105°的范围内、或在85°到95°的范围内的任何合适的角度。第二方向30与第三方向40之间的角度45是在30°到150°的范围内、或在45°到135°的范围内、或在60°到120°的范围内、或在75°到105°的范围内、或在85°到95°的范围内的任何合适的角度。在一些实施方式中，角度25、35、及45的每一者均是在85°到95°的范围内。
图2A到2C绘示了有源区域115、导电层120、和连接相邻的导电层120的桥接器130的三种布置。在图2A中，导电层120和桥接器130位于有源区域115的底部上。如此说明书中所使用的，术语“顶部”、“底部”、“上方”、“下方”和类似者指的是沿着Z轴或第三方向40的实体定向，且不应被视为将本公开内容的范围限于与法向重力牵引相关的任何特定定向。在图2B中，导电层120和桥接器130位于有源区域115的顶部上。在图2C中，导电层120和桥接器130都位于有源区域115上方和下方。
图3绘示根据本公开内容的一个或更多个实施方式的存储器装置100的平行投影图。图4绘示3D存储器装置100的等轴示意图。所绘示的装置100具有总共六条位线170和十二条字线160。总共三十六个有源区域115与导电层120和桥接器130连接在一起。图3中所示的实施方式示出了位于位线170的任一侧上的两个单元胞105，且每个单元胞105均包括所述位线的一部分。一些实施方式的单元胞105的每一者均独立地储存数据。
参照图3和图4，一些实施方式的存储器装置100包括沿着第一方向20(如图3和图4中所示)、第二方向30(如图4中所示)、和第三方向40(如图4中所示)隔开的多个有源区域115。一些实施方式的有源区域115包括晶体管。一些实施方式的有源区域115包括材料层堆叠(未示出)，其包括电荷隧穿层、电荷捕集层、和电荷阻挡层。技术人员将了解用于形成晶体管的工序，且为了附图明确起见，未绘示个别的层。
多个导电层120被布置为使得至少一个导电层120沿着第三方向40与有源区域115中的每一者的至少一侧相邻。如用这种方式使用的，术语“与...相邻”意指紧邻所述的部件、与所述的部件直接接触、或在所述的部件之间具有最低限度数量的部件或最低限度的距离。例如，图3中所绘示的导电层120与有源区域115相邻，其中栅极氧化物140层介于它们之间。
在一些实施方式中，有源区域115中的至少一些具有与其相邻的一个导电层120，如图2A、图2B、和图4中所绘示。在一些实施方式中，沿着第三方向，有源区域115的每一者均具有位于有源区域115的任一侧上的导电层120，如图2C和图3中所示。如用这种方式使用的，沿着指定方向的部件的布置意味着，所述的部件沿着所述方向对准。例如，如图3中所示，有源区域115的任一侧上的导电层120意味着，导电层120沿着第三方向40(Z轴方向)与有源区域115对准。
导电桥接器130沿着第二方向20延伸。导电桥接器130将导电层120连接到一个或更多个相邻的导电层。图4中所示的导电桥接器130绘示对多个相邻的导电层120的连接。导电桥接器130沿着第二方向20(Y轴方向)在导电层120之间形成连接。
在一些实施方式中，如图3中所示，栅极氧化物140定位在有源区域115与导电层120之间。栅极氧化物140可以是任何合适的介电材料，包括低k和高k介电材料。在一些实施方式中，栅极氧化物140包括氧化硅、氮化硅、或氮氧化硅中的一者或更多者。
一些实施方式的存储器装置100沿着第一方向20在有源区域115的一侧上包括电容器180。电容器180与导电层120和导电桥接器130电分离。换言之，电容器180不与导电层120或导电桥接器130直接接触。
一些实施方式的电容器180包括下部电极182、高k电介质184、和上部电极186。下部电极182与有源区域115接触。高k电介质184与下部电极182相邻且相较于有源区域115位于下部电极182的相对侧上。上部电极186与高k电介质184相邻且相对于下部电极182位于相对侧上。在一些实施方式中，高k电介质184直接接触下部电极182。在一些实施方式中，上部电极186直接接触高k电介质184。
在一些实施方式中，掺杂层117沿着第一方向20介于有源区域115与下部电极182之间。掺杂层117可以是技术人员已知的任何合适的材料。在一些实施方式中，掺杂层117包括氮化钛。
在一些实施方式中，有源区域119包括与位线170相邻的源极/漏极区域119。源极/漏极区域119可以通过技术人员已知的任何合适的技术来形成。
一些实施方式的存储器装置100进一步包括沿着第三方向40延伸的位线170。位线170与有源区域115相邻，所述有源区域沿着第三方向40隔开(如图4中所示)。一些实施方式的位线170与有源区域115直接接触。在一些实施方式中，位线170藉由导电材料与有源区域115隔开。
为了测量和尺寸关系的均匀性，任何给定部件的长度都是沿着第一方向20(X轴方向)测量的，宽度都是沿着第二方向30(Y轴方向)测量的，且高度都是沿着第三方向40(Z轴方向)测量的。
在一些实施方式中，有源区域115沿着第一方向20的长度是在50nm到300nm的范围内，或在约75nm到约200nm的范围内，或在约100nm到约150nm的范围内，或在约110nm到约130nm的范围内。在一些实施方式中，源极/漏极区域119位于有源区域115的与位线170相邻的端部处，且源极/漏极区域119被包括在有源区域115的整体长度中。在一些实施方式中，掺杂层117位于有源区域115的与电容器180相邻的端部处，且掺杂层117被包括在有源区域的整体长度中。在一些实施方式中，掺杂层117和源极/漏极区域119都被包括在有源区域115的长度中。
在一些实施方式中，有源区域115沿着第二方向30的宽度是在50nm到300nm的范围内，或在约75nm到约200nm的范围内，或在约100nm到约150nm的范围内，或在约110nm到约130nm的范围内。
在一些实施方式中，电容器180沿着第一方向20的长度是在200nm到1500nm的范围内，或在约300nm到约1000nm的范围内，或在约400nm到约750nm的范围内，或在约450nm到约550nm的范围内。在一些实施方式中，电容器180沿着第二方向30的宽度是在50nm到300nm的范围内，或在约75nm到约200nm的范围内，或在约100nm到约150nm的范围内，或在约110nm到约130nm的范围内。
在一些实施方式中，导电层120沿着第一方向20的长度是在50nm到200nm的范围内，或在75nm到150nm的范围内，或在90nm到125nm的范围内。在一些实施方式中，导电层120沿着第二方向30的宽度是在40nm到250nm的范围内，或在50nm到200nm的范围内，或在75nm到150nm的范围内，或在90nm到125nm的范围内。
在一些实施方式中，导电层120沿着第一方向20与位线170隔开。在一个或更多个实施方式中，导电层120与位线170之间沿着第一方向20的空间是在5nm到20nm的范围内，或在8nm到15nm的范围内，或为约10nm。在一些实施方式中，导电层120沿着第一方向20与电容器180隔开。在一个或更多个实施方式中，导电层120与电容器180之间沿着第一方向20的空间是在5nm到20nm的范围内，或在8nm到15nm的范围内，或为约10nm。
在一些实施方式中，导电桥接器130沿着第一方向20长度是在5nm到180nm的范围内，或在5nm到约180nm的范围内，或在10nm到150nm的范围内，或在15nm到100nm的范围内，或在20nm到80nm的范围内，或在30nm到70nm的范围内，或在40nm到60nm的范围内。在一些实施方式中，导电桥接器130具有比有源区域115的长度还小的长度。在一些实施方式中，导电桥接器130具有比导电区域120的长度还小的长度。在一些实施方式中，导电桥接器130沿着第一方向20的长度是在导电层120的长度的10％到90％的范围内。在一些实施方式中，导电桥接器130沿着第一方向20的长度是在导电层120的长度的20％到80％、或30％到70％、或40％到60％的范围内。
在一些实施方式中，导电桥接器130沿着第二方向30的宽度是在50nm到200nm的范围内，或在60nm到150nm的范围内，或在70nm到125nm的范围内，或在90nm到110nm的范围内。一些实施方式的导电桥接器130的宽度与单元胞105的行之间的间隔相同。
在一些实施方式中，位线170沿着第一方向20的长度是在50nm到150nm的范围内，或在60nm到130nm的范围内，或在70nm到110nm的范围内，或在75nm到90nm的范围内。在一些实施方式中，位线170沿着第二方向30的宽度是在50nm到150nm的范围内，或在60nm到130nm的范围内，或在70nm到110nm的范围内，或在75nm到90nm的范围内。
在一些实施方式中，单元胞105的每个层沿着第三方向40的高度均是在10nm到50nm的范围内，或在15nm到30nm的范围内，或在20nm到25nm的范围内。
在一些实施方式中，存储器装置100包括在第一方向20上隔开的多对有源区域。图3绘示一个实施方式，其中一对有源区域115沿着第一方向20位于位线170的任一侧上。换言之，在一些实施方式中，多条位线170在在第一方向20上隔开的有源区域115对之间沿着第三方向40延伸。如图3中所示，位线170和两个有源区域115(形成有源区域对)沿着第一方向20(X轴方向)对准。
在本文中参照截面图来描述示例性实施方式，这些截面图是示例性实施方式(及中间结构)的示意图。如此，由例如制造技术和/或容差造成的相对于图示的形状的变化是可以预期的。因此，不应将示例性实施方式解释为限于本文中所说明的特定区域形状，而是可以包括由例如制造造成的形状的偏差。
如本文中所使用的“基板”指的是任何基板或形成于基板上的材料表面，在制造工序期间于所述基板或材料表面上执行膜处理。例如，取决于应用，可以在上面执行处理的基板表面包括诸如为硅、氧化硅、应变硅、绝缘体上硅结构(SOI)、掺碳的氧化硅、非晶硅、掺杂的硅、锗、砷化镓、玻璃、蓝宝石之类的材料、以及诸如为金属、金属氮化物、金属合金、和其他导电材料的任何其他材料。基板包括(但不限于)半导体晶片。可以将基板暴露于预处理工序以抛光、蚀刻、还原、氧化、羟基化、退火、和/或烘烤基板表面。除了直接在基板本身的表面上进行膜处理以外，在本公开内容中，也可以如下文更详细披露地于形成在基板上的底层(under-layer)上执行所披露的任何膜处理步骤，且术语“基板表面”旨在包括此类底层，如上下文所指示的。因此，例如，若已经将膜/层或部分的膜/层沉积到基板表面上，则新沉积的膜/层的暴露表面变成基板表面。一些实施方式的基板包括绝缘体、金属化层、或周边电路中的一者或更多者。例如，在所绘示的实施方式中，基板包括绝缘体。
图5到19绘示用于形成图3和4中所绘示的存储器装置100的一个或更多个方法。为了易于说明，图6到13中的每一者均分为5个视图。编号的视图(不具有附加字母的视图(例如图6))中的每一者均示出在由第一方向20(X轴)和第二方向30(Y轴)所形成的平面处沿着第三方向40(Z轴)向下看的视图。“A”视图(例如图6A)和“B”视图(例如图6B)中的每一者均示出在由第一方向20(X轴)和第三方向40(Z轴)所形成的平面处沿着第二方向30(Y轴)看的电子装置。“A”视图是对应的编号视图的装置沿着线A-A截取的切片。“B”视图是对应的编号视图的装置沿着线B-B截取的切片。“C”视图(例如图6C)和“D”视图(例如图6D)中的每一者均示出在由第二方向30(Y轴)和第三方向40(Z轴)所形成的平面处沿着第一方向20(X轴)看的电子装置。“C”视图是对应的编号视图的装置沿着线C-C截取的切片。“D”视图是对应的编号视图的装置沿着线D-D截取的切片。图14-19中的每一者均示出与图6-13的“B”视图类似的电子装置的视图。图14-19中的图示示出在由第一方向20(X轴)和第三方向40(Z轴)所形成的平面处沿着第二方向30(Y轴)看的电子装置的切片。
图5示出基板200，其具有形成于其上的层堆叠201。堆叠201的层大致形成在由第一方向(X轴)和第二方向(Y轴)所形成的平面上且沿着第三方向(Z轴)具有厚度(从印刷页面的顶部到底部示出)，且每个层沿着第三方向40(Z轴)的高度都比下方的层的高度还大。
所绘示的层的堆叠201包括与沟道层204和绝缘体层206交替的牺牲层202。在所绘示的实施方式中，沟道层204的每一者均被夹在牺牲层202之间。在工序期间，有源区域115将位于沟道层204所在之处，而牺牲层202将被由导电层120及桥接器130构成的字线125替换。在牺牲层202位于沟道层204上方和下方的情况下，有源区域125上方和下方都将存在字线125，如图3中所示。若沟道层204仅在有源区域115下方具有牺牲层202，则会有一条字线形成在有源区域115下方，如图4中所示。
图6及6A-6D绘示在图案化堆叠201以形成隔离的膜堆叠260及一对预桥接堆叠261之后的电子装置。隔离的膜堆叠260沿着第一方向20(X轴)延伸，如图6、6B、及6D中所示。如以这种方式使用的，术语“沿着...延伸”意味着，所述部件的较长轴是所述的轴或方向。例如，沿着第一方向延伸意味着，部件在X方向上具有较长的轴。对于膜堆叠而言，是对于个别的膜考虑较长的轴，而不是对于整个膜堆叠考虑，膜堆叠可以比所绘示的八个层大得多。
预桥接堆叠261形成于隔离的膜堆叠260的任一侧或两侧265上，且沿着第二方向30(Y轴)延伸。沿着第一方向20(X轴)，预桥接堆叠261在预桥接堆叠261与预桥接堆叠261外部的开口264之间产生开口263。开口264在隔离的膜堆叠260与相邻的隔离的膜堆叠之间沿着第二方向30(Y轴)形成间隙。
图案化可以藉由技术人员已知的任何合适的技术来进行。例如，在一些实施方式中，图案化堆叠201包括以下步骤：在堆叠201的顶部上形成图案化的硬质掩模(未示出)，然后经由图案化的硬质掩模中的开口蚀刻膜堆叠201(例如通过各向异性蚀刻来蚀刻)。图6中所绘示的俯视图示出在蚀刻在绝缘体层206中留下图案262之后的装置。一些实施方式的图案化的硬质掩模是图案的负片(negative)，其被形成为使得硬质掩模中的开放区域导致膜堆叠的移除。
膜堆叠261对沿着第一方向20(X轴)分离以在膜堆叠261对之间产生开口263。在一些实施方式中，图案化工序在膜堆叠261对的外部产生开口264。技术人员将认识到，所绘示的工序会在第一方向20(X轴)上隔离膜堆叠261对。一些实施方式的膜堆叠261沿着第一方向20(X轴)的宽度与桥接器160的宽度大约相同。膜堆叠261对之间的距离(其为沿着开口261的第一方向20的宽度)是桥接器160之间沿着第一方向20的距离。
图7及7A-7D绘示在从预桥接堆叠261移除沟道层204并使沟道层204凹陷到隔离的膜堆叠260中以在隔离的膜堆叠260中形成凹陷的沟道层270之后的电子装置。移除工序经由开口263和开口264进行，且留下开口271，沟道层204在开口271处被移除。沟道层204可以藉由技术人员已知的任何合适的技术来移除。在一些实施方式中，沟道层204的移除是通过干式工序或氧化工序来进行的。图7A示出，蚀刻工序从预桥接堆叠261移除沟道层204以在预桥接堆叠261中形成开口271。图7C及7D示出，蚀刻工序移除沟道层204的一部分以在具有开口271的隔离的膜堆叠260的侧面265中形成凹陷的沟道层270。隔离的膜堆叠260的侧面265在图7D中被示为虚线。图7B中所示的隔离的膜堆叠260的中心部分保持不变。
使沟道层204凹陷的工序形成有源区域115的内缘，如图3中所示。如以这种方式使用的，术语“内缘”意指有源区域沿着第一方向20最接近位线170的边缘。术语“外缘”意指有源区域115沿着第一方向离位线170最远的边缘。有源区域115的内缘与外缘之间的距离是有源区域115的长度。
图8及8A-8D绘示在用介电材料280填充开口264、265、271之后的电子装置。在一些实施方式中，介电材料是氧化物填料。介电材料280(也称为氧化物填料)沉积通过开口264、265，从而填充填料开口271。在一些实施方式中，介电材料280被沉积有覆盖层，然后被平坦化，使得介电材料与隔离的膜堆叠260的顶表面实质共面。在一个或更多个实施方式中，氧化物填料包括以下项目中的一者或更多者：氧化物、碳掺杂氧化物、氧化硅(SiO)、多孔二氧化硅(SiO2)、氧化硅(SiO)、氮化硅(SiN)、氧化硅/氮化硅、碳化物、碳氧化物、氮化物、氮氧化物、碳氮氧化物、聚合物、磷硅酸盐玻璃、氟硅酸盐(SiOF)玻璃、或有机硅酸盐玻璃(SiOCH)。介电材料280可以通过本领域中的技术人员已知的任何技术来沉积，包括但不限于原子层沉积或化学气相沉积。
图9及9A-9D绘示在隔离的膜堆叠260中形成沟槽290之后的电子装置。沟槽290沿着第二方向30(Y轴)形成，且沿着第一方向20定位在预桥接堆叠261对之间。沟槽290将隔离的膜堆叠260分离成两个隔离的膜堆叠部分260a、260b。在以下说明中，除非另有具体陈述，否则隔离的膜堆叠260用来描述隔离的膜堆叠部分260a、260b两者。最终，位线170将形成于沟槽290中，使得形成两个单元胞105。沟槽290可以通过技术人员已知的任何合适的技术来形成。例如，在一些实施方式中，施加图案化的掩模，然后进行蚀刻。
图10到13中所绘示的C-C线与图6到9的那些不同。图6到9中所绘示的部分在图10到13中所描述的工序中保持不变。图10及10A-10D绘示在从隔离的膜堆叠260移除牺牲层202的一部分之后的电子装置。通过沟槽290移除牺牲层202以形成凹陷的牺牲层300。使牺牲层202凹陷以形成凹陷的牺牲层300会暴露凹陷的沟道层270的至少一个表面301和端面303。在所绘示的实施方式中，凹陷的沟道层270具有两个表面301、302、以及端面303。在牺牲层202凹陷时，牺牲层202的表面305在第一方向20上背向沟槽290移动并形成字线开口304。字线开口304以凹陷的牺牲层300的表面305、凹陷的沟道层270的表面301、302、以及沟槽290为界。可以通过技术人员已知的任何合适的技术来使牺牲层202凹陷。
图11及11A-11D绘示在字线开口304中形成栅极氧化物层140之后的电子装置。通过技术人员已知的任何合适的技术经由沟槽290沉积栅极氧化物层140。所绘示的实施方式将栅极氧化物层140示为具有均匀形状的保形层。然而，技术人员将认识到，这仅是出于说明的目的，且栅极氧化物层140可以用各向同性的方式形成，使得栅极氧化物层140具有圆形的外观。在一些实施方式中，在凹陷的沟道层270的表面上将栅极氧化物层140选择性地沉积为保形层。一些实施方式的栅极氧化物层140形成在凹陷的沟道层270的端面303上。在一些实施方式中，通过各向异性的蚀刻工序来移除形成于端面271上的栅极氧化物层140以暴露端面303并在表面301、302上留下栅极氧化物层140。在一些实施方式中，栅极氧化物140是通过氧化半导体表面来形成的。
在一个或更多个实施方式中，栅极氧化物层140包括栅极氧化物材料。在一个或更多个实施方式中，栅极氧化物层140包括氮氧化硅(SiON)、氧化硅、或高K介电材料中的一者或更多者。虽然可以使用术语“氧化硅”来描述栅极氧化物层140，但技术人员将认识，本公开内容不限于特定的化学计量。例如，术语“氧化硅”和“二氧化硅”都可以用来描述具有呈任何合适的化学计量比的硅及氧原子的材料。此公开内容中所列出的其他材料也是如此，例如氮化硅、氮氧化硅、氧化钨、氧化锆、氧化铝、氧化铪和类似者。
图12及12A-12D绘示在字线开口304中沉积可选的衬垫325和导电层120之后的电子装置。导电层120具有外端121和比外端121更接近沟槽290的内端122。导电层120在栅极氧化物层140上在电子装置中形成字线和桥接器130。所绘示的实施方式将可选的衬垫325示为具有均匀形状的保形层。然而，技术人员将认识到，这仅是出于说明的目的，且可选的衬垫325可以用各向同性的方式形成。图12A及12D的截面图绘示桥接器130，而图12B及12C的视图则绘示导电层120。
在一个或更多个实施方式中，字线金属112包括以下项目中的一者或更多者：铜(Cu)、钴(Co)、钨(W)、铝(Al)、钌(Ru)、铱(Ir)、钼(Mo)、铂(Pt)、钽(Ta)、钛(Ti)、或铑(Rh)。导电层120(字线金属)是使用本领域中的技术人员已知的多种方法中的任一者来沉积的，包括但不限于化学气相沉积、物理气相沉积、或原子层沉积。在一些实施方式中，用字线金属填充桥接器部分(示于图12D中)。
如本文中所使用的“原子层沉积”或“循环沉积”指的是依序暴露两种或更多种反应化合物以在基板表面上沉积材料层。基板或基板的一部分单独暴露于引入到处理腔室的反应区中的所述两种或更多种反应化合物。在时域ALD工序中，暴露于每种反应化合物的步骤被一定时间延迟分离，以允许每种化合物均在基板表面上粘着和/或起反应，然后从处理腔室清除。这些反应化合物被说是依序暴露于基板。在空间ALD工序中，基板表面(或基板表面上的材料)的不同部分同时暴露于所述两种或更多种反应化合物，使得基板上任何给定的点实质上都不同时暴露于多于一种反应化合物。如此说明书及随附权利要求书中所使用的，如本领域中的技术人员将了解的，在这方面所使用的术语“实质上”意味着，存在基板的一小部分可能由于扩散而同时暴露于多种反应气体的可能性，且同时暴露是非预期的(unintended)。
在时域ALD工序的一个方面中，将第一反应气体(即第一前驱物或化合物A，例如铝前驱物)脉冲到反应区中，然后是第一时间延迟。接下来，将第二前驱物或化合物B(例如氧化剂)脉冲到反应区中，然后是第二延迟。在每个时间延迟期间，均将净化气体(诸如氩)引入到处理腔室中以净化反应区或用其他方式从反应区移除任何残余的反应化合物或反应副产物。或者，净化气体可以在整个沉积工序内连续地流动，使得在反应化合物的脉冲之间的时间延迟期间只有净化气体流动。或者使反应化合物脉冲，直到在基板表面上形成了期望的膜或膜厚度为止。在任一情境中，使化合物A、净化气体、化合物B、和净化气体脉冲的ALD工序是一个循环。循环可以从化合物A或化合物B中的任一者开始，然后继续循环的相应顺序，直到实现具有预定厚度的膜为止。
在空间ALD工序的一个实施方式中，第一反应气体和第二反应气体(例如氮气)被同时向反应区递送，但被惰性气体幕和/或真空幕分离。基板相对于气体递送设备移动，使得基板上任何给定的点都暴露于第一反应气体和第二反应气体。
如本文中所使用的，“化学气相沉积”指的是一种工序，在所述工序中，基板表面同时或实质上同时暴露于前驱物和/或共试剂。如本文中所使用的，“实质上同时”指的是共流或者大部分的前驱物暴露都是重叠的。
由于成本效益和膜性质的多功能性，等离子体增强化学气相沉积(PECVD)被广泛地用来沉积薄膜。在PECVD工序中，例如，将烃源(诸如已经被夹带在载体中的气相烃或液相烃的蒸气)引入到PECVD腔室中。也将等离子体引发的气体(一般是氦)引入到腔室中。然后，在腔室中引发等离子体以产生激发的CH自由基。激发的CH自由基化学键合到定位在腔室中的基板的表面，从而在其上形成期望的膜。本文中参照PECVD工序来描述的实施方式可以使用任何合适的薄膜沉积系统来实现。本文中所描述的任何设备说明都是说明性的，且不应被解释或解读为限制本文中所描述的实施方式的范围。
图13及13A-13D绘示在用电介质230填充沟槽290之后的电子装置。在一些实施方式中，电介质230在字线的内侧上形成电边界。介电材料是使用本领域中的技术人员已知的多种方法中的任一者来沉积的，包括但不限于化学气相沉积、物理气相沉积、或原子层沉积。介电材料可以是与电子装置中的其他绝缘材料中的任一者相同的组成。在一些实施方式中，电介质230是与介电材料280相同的材料。在一些实施方式中，电介质230相对于介电材料280具有蚀刻选择性。在一些实施方式中，在用电介质230填充沟槽之前，对凹陷的沟道层270的内端进行掺杂以形成源极/漏极区域119。
图14-19中的每一者均示出电子装置的沿着图13的线B-B截取的视图。这些图中的每一者均是在由第一方向20和第三方向40所形成的平面上截取的切片处沿着第二方向30的视图。图14绘示在经由凹陷的牺牲层300和凹陷的沟道层270形成狭缝图案340以形成狭缝图案340之后的电子装置。狭缝图案340形成于用电介质230填充沟槽290的位置的相对侧上。如以这种方式使用的，“相对侧”意味着，一条狭缝在第一方向20上形成到电介质230的一侧，而另一条狭缝则在第一方向20上形成于电介质230的另一侧上。狭缝图案340形成在形成于字线开口中的导电层120的外部。如以这种方式使用的，术语“...的外部”意味着，狭缝图案340相较于电介质230形成于导电层120的相对侧上。在图14的图示中，电介质230位于附图的中心，导电层120位于电介质230的左方和右方，而狭缝图案340则位于附图的左边缘和右边缘上(位于电介质230的相对侧上且位于导电层120的外部)。狭缝图案340暴露凹陷的沟道层270的侧壁346和凹陷的牺牲层300的侧壁342。
图15示出在经由狭缝图案340移除凹陷的沟道层270的一部分以朝向导电层120移动凹陷的沟道层270的侧壁346之后的电子装置。此工序使凹陷的沟道层270从狭缝图案340侧凹陷。凹陷的沟道层270的一部分可以通过技术人员已知的任何合适的技术来移除。移除凹陷的沟道层270的一部分会形成有源区域115和电容器开口350。有源区域115具有与电容器开口350相邻的外端116和与电介质230相邻的内端118。此工序也可以称为“拉回”工序。在一个或更多个实施方式中，沟道层270包括多晶硅，且图15中所示的工序是多晶硅拉回。
图16示出在可选的气相掺杂工序之后的电子装置。气相掺杂工序在有源区域115的外缘上形成掺杂层117。在一些实施方式中，在沉积有源区域材料的期间使用掺杂物源来执行掺杂。例如，磷掺杂的氧化硅玻璃(PSG)或硼磷掺杂的玻璃(BPSG)且扩散到材料中。在一些实施方式中，掺杂层117是在1到20nm厚(从有源区域115的外缘朝向位线测得)的范围内。
图17示出图16的区域17的放大图，其示出电容器开口350。如图18中所示，在一些实施方式中，电容器180形成于电容器开口350中且与凹陷的沟道层115相邻。在一些实施方式中，电容器180是通过先在电容器开口350中沉积下部电极186来形成的。下部电极186(也称为底部电极或底部接触)可以通过技术人员已知的任何合适的技术来形成。在一些实施方式中，下部电极186是通过原子层沉积来沉积的保形膜。在一个或更多个实施方式中，下部电极186包括选自氮(N)、铜(Cu)、钴(Co)、钨(W)、钛(Ti)、钼(Mo)、镍(Ni)、钌(Ru)、银(Ag)、金(Au)、铱(Ir)、钽(Ta)、或铂(Pt)中的一者或更多者的材料。在一些实施方式中，电容器包括底部电极、电容器电介质、和顶部电极。在一些实施方式中，电容器包括双层。例如，顶部电极及氮化钛加上硅锗的双层。
高K电介质184沉积于电容器开口350内的下部电极186上。一些实施方式的高K电介质184包括氧化铪。在一些实施方式中，通过原子层沉积将高K电介质184沉积为保形膜。顶部电极182形成于高K电介质184内的电容器开口350中。顶部电极182(也称为顶部接触或上部电极)可以通过技术人员已知的任何合适的技术来形成。在一个或更多个实施方式中，顶部电极182包括了包括氮(N)、铜(Cu)、钴(Co)、钨(W)、钛(Ti)、钼(Mo)、镍(Ni)、钌(Ru)、银(Ag)、金(Au)、铱(Ir)、钽(Ta)、或铂(Pt)中的一者或更多者的导电材料。在一些实施方式中，在形成顶部电极182之后沉积电介质188以填充电容器开口350中剩余的任何开放空间。一些实施方式的电介质188将个别的单元胞与相邻的单元胞分离以防止短路。
图19绘示本公开内容的另一个实施方式的区域17，其中在形成电容器之前将电容器开口350加宽以产生加宽的电容器开口351。电容器开口350可以通过技术人员已知的任何合适的技术来加宽。在电容器开口350已经加宽之后，将电容器180形成于其内，如图20中所示。一些实施方式的电容器开口被加宽达隔离层(有源区域之间的层)的厚度的一定百分比。在一些实施方式中，电容器被加宽达隔离层的厚度的10％到80％的范围内的量(作为顶部与底部加宽的组合而测得)。在一些实施方式中，电容器被加宽达20％到75％的范围内或30％到60％的范围内的量。一些实施方式的电容器开口350在第二方向30(Y轴)和第三方向40(Z轴)上被加宽。在一些实施方式中，使用稀释HF(水中～1％的HF)的湿蚀刻来加宽电容器开口350。在一些实施方式中，加宽电容器开口导致电容器的表面面积在1％到85％的范围内、或在5％到80％的范围内、或在10％到75％的范围内、或在20％到60％的范围内的增加。
图21绘示图16的区域21的部分图。图22示出在形成有源区域115的凹陷的沟道层之间形成位线孔360(也称为位线开口)之后的电子装置。在一些实施方式中，将电子装置图案化以形成多个位线孔360。位线孔360可以通过技术人员已知的任何合适的工序来形成。在一些实施方式中，位线孔360通过以下步骤来形成：定位图案化的硬质掩模，并经由硬质掩模蚀刻电介质230。
在所绘示的实施方式中，源极/漏极区域119形成于有源区域115的内端上。在一些实施方式中，源极/漏极区域119是通过将端面303暴露于掺杂物气体来形成的。源极/漏极区域119可以通过技术人员已知的任何合适的技术来形成。
图22绘示在位线孔360中沉积位线365之后的图16的区域21的部分图。在所绘示的实施方式中，位线365包括可选的位线衬垫370(也称为位线阻挡层)和位线金属375。
可选的位线衬垫370可以由通过技术人员已知的任何合适的技术来沉积的任何合适的材料制成。在一些实施方式中，将位线衬垫370保形地沉积在所述多个位线孔360中并沉积于电介质231的暴露表面和有源材料115的端面303(或暴露表面)上。在所绘示的实施方式中，将位线衬垫370在有源材料115的内端处沉积于源极/漏极区域119上。位线衬垫370可以是任何合适的材料，包括但不限于氮化钛(TiN)或氮化钽(TaN)。在一些实施方式中，可选的位线衬垫370包括氮化钛(TiN)或基本上由氮化钛组成。如以这种方式使用的，术语“基本上由...组成”意味着，膜的组成大于或等于所述物种的约95％、98％、99％、或99.5％。在一些实施方式中，可选的位线衬垫370包括氮化钽(TaN)或基本上由氮化钽组成。在一些实施方式中，位线衬垫370是保形层。在一些实施方式中，位线衬垫370是通过原子层沉积来沉积的。
在一些实施方式中，位线金属375包括以下项目中的一者或更多者或基本上由以下项目中的一者或更多者组成：硅化钨(WSi)、氮化钨(WN)、或钨(W)。位线金属375可以通过技术人员已知的任何合适的技术来沉积，且可以是任何合适的材料。在一个或更多个实施方式中，形成位线金属375进一步包括以下步骤：在沉积位线金属375之前形成位线金属种晶层(未示出)。
本公开内容的一些实施方式涉及为了改善工序控制而并入蚀刻终止层(ESL)的电子装置。图24到33示出与图3中所绘示的电子装置类似的电子装置的截面示意图。技术人员将认识到图26-33中所描述的工序与图5-23中所描述的工序之间的相似之处。图24的视图是观察由第一方向20(X轴)和第三方向40(Z轴)所形成的平面沿着第二方向30(Y轴)截取的。图25示出来自图24的区域25的放大图。
在所绘示的实施方式中，蚀刻终止层410与有源区域115的外端116相邻。蚀刻终止层410沿着第三方向40(Z轴)与电容器的下部电极186相邻，且沿着第三方向40(Z轴)与有源区域115的外端116相邻。一些实施方式的蚀刻终止层410沿着第三方向40(Z轴)与掺杂层117相邻且沿着第三方向40(Z轴)与有源区域115的外端116相邻。在一些实施方式中，蚀刻终止层410沿着第三方向40(Z轴)与掺杂层117和电容器的下部电极186相邻。在一些实施方式中，沿着第一方向20在有源区域115的外端116(和/或掺杂区域117)与电容器186之间的区域实质上不存在蚀刻终止层410。如以这种方式使用的，术语“实质上不存在”意味着，蚀刻终止层410沿着第一方向20(X轴)在有源区域115与下部电极186之间占据小于25％、20％、10％、或5％的区域。
本公开内容的一个或更多个实施方式涉及制造图24的电子装置的方法。图26示出电子装置的实施方式，其中已经经由交替的牺牲层202和替换沟道层420的堆叠形成了沟槽290。一些实施方式的替换沟道420是与图5-23中所示的沟道层204相同的材料。在一些实施方式中，替换沟道层420是与图5-23中所示的沟道层204不同的材料。替换沟道层420的材料不影响所描述的工序流程。
如图26中所示，在形成沟槽290之后，使替换沟道层420凹陷以形成如所示的凹陷的替换沟道层420和在第三方向40(Z轴)上相邻的牺牲层202(如果有两个牺牲层的话)之间的开口425。替换沟道层凹陷到一定深度，所述深度足以在最终的电子装置中形成具有预定长度的有源材料。在所绘示的实施方式中，开口425沿着第一方向20(X轴)以凹陷的替换沟道层420的内端422和沟槽290为界，且沿着第三方向40(Z轴)以上方及下方的牺牲层202的暴露表面203为界。
如图27中所示，在形成开口425之后，将蚀刻终止层410形成在牺牲层202的暴露的牺牲表面203和凹陷的替换沟道层420的内端422上。蚀刻终止层410的部分432位于牺牲层202的表面203上，且蚀刻终止层410的端壁411形成于凹陷的替换沟道层420的内端422上。开口425保留且以蚀刻终止层410为界。一些实施方式的开口425的尺寸在形成蚀刻终止层410之后增加、减少、或保持相同。蚀刻终止层410可以是由技术人员已知的任何合适的工序所形成的任何合适的材料。一些实施方式的蚀刻终止层410是相对于牺牲层202和替换沟道层420有蚀刻选择性的材料。在一些实施方式中，蚀刻终止层410是通过原子层沉积来沉积的保形膜。
在一些实施方式中，在沉积蚀刻终止层410之前通过技术人员已知的任何合适的技术来加宽开口425。可以调整开口425的尺寸以提供具有预定尺寸的有源材料115。
图28示出在蚀刻终止层410内的开口425内沉积有源材料115之后的图27的电子装置。有源材料115沿着第一方向20(X轴)在沟槽290的相对侧上形成一对沟道层204。
图29示出在移除牺牲层202的一部分以形成凹陷的牺牲层300(与图10B中所示的凹陷的牺牲层类似)之后的图28的电子装置。
在一些实施方式中，使牺牲层202凹陷到一定深度，所述深度小于在形成蚀刻终止层410之前替换沟道层420所凹陷的深度。在一些实施方式中，使牺牲层202凹陷到一定深度，所述深度小于足以使得凹陷的替换沟道层420的表面422上的蚀刻终止层410的端壁411部分不暴露的深度。在一些实施方式中，凹陷的牺牲层300的表面305沿着第一方向20(X轴)比蚀刻终止层410的端壁411还接近沟槽2905nm到20nm的范围内。在一些实施方式中，凹陷的牺牲层300的表面305沿着第一方向20(X轴)比有源材料115的外端116还接近沟槽2905nm到20nm的范围内。
在一些实施方式中，如图29中所示，牺牲层202的表面203上的蚀刻终止层410的部分432被移除。在一些实施方式中，与使牺牲层202凹陷以形成凹陷的牺牲层300的步骤同时移除蚀刻终止层410的部分432。在一些实施方式中，移除蚀刻终止层410的部分432的步骤是与使牺牲层202凹陷的步骤分开进行的，使得形成了凹陷的牺牲层300，然后才移除蚀刻终止层410的部分432。
图30示出在有源材料115上形成栅极氧化物140、在与凹陷的牺牲层300一起形成的开口435中形成可选的衬垫325、和在可选的衬垫325内形成导电层120之后的图29的电子装置。
图31示出在与关于图13-16所描述的工序类似的一个或更多个工序中用电介质230填充沟槽290、形成狭缝图案340、和经由狭缝图案340移除替换沟道层420之后的图30的电子装置。在移除替换沟道层420之后，形成电容器开口350。电容器开口350的内端352(离狭缝图案最远的端部)以蚀刻终止层410的端壁431为界。
图32示出在从电容器开口350的内端352移除蚀刻终止层410的端壁411之后的图31的电子装置。移除蚀刻终止层410会暴露有源材料115的外端116。在一些实施方式中，蚀刻终止层410的部分保持在电容器开口350的内端352上方和下方(相对于第三方向40)。在一些实施方式中，蚀刻终止层410的部分跨在有源材料115的外端116与电容器开口350之间的界面上。
图33示出在经由电容器开口350掺杂有源材料115的外端116以形成掺杂层117之后的图32的电子装置。一些实施方式的工序如关于图16到23所绘示及描述地继续进行，其中蚀刻终止层410保留在最终的装置中，如图24中所示。在一些实施方式中，与关于图19及20所论述的类似地加宽电容器开口350。
图34示出根据本公开内容的一个或更多个实施方式的电子装置500。装置500与图3的装置类似，且添加了沿着第三方向40(Z轴)形成的蚀刻终止材料410。蚀刻终止材料410在与电容器开口350的内端352相当的位置处延伸通过装置500。一些实施方式的蚀刻终止材料410包括介电材料以防止电短路。蚀刻终止材料410穿过绝缘体层206和凹陷的牺牲层300。在一些实施方式中，蚀刻终止材料410中断绝缘体层206和凹陷的牺牲层300沿着第一方向20(X轴)的连续性。
本公开内容的一些实施方式涉及形成电子装置500的方法。图35-39提供了截面图，其绘示根据一个或更多个实施方式的方法。形成装置500的工序与图5-23中所绘示的工序类似，绘示了工序中的几个点以指出差异。
图35示出与图5的膜堆叠类似的膜堆叠，其中蚀刻终止层(ESL)开口405沿着第三方向40(Z轴)经由堆叠形成。用蚀刻终止材料410填充ESL开口405。蚀刻终止材料410可以是通过技术人员已知的任何合适的技术来沉积的任何合适的材料。在一些实施方式中，如图中所示，ESL开口405在第一方向20(X轴)上形成于将形成沟槽290的点的相对侧上。
图36示出在与图9、9A-9D、10、和10A-10D的那些工序类似的工序之后的图35的电子装置。一些实施方式的沟槽290沿着第一方向20(X轴)形成在两个ESL开口405之间的大约中间处。
蚀刻牺牲层202以形成凹陷的牺牲层300。在一些实施方式中，蚀刻工序背向沟槽290移动凹陷的牺牲层300的表面305达一定距离，所述距离小于从沟槽290到ESL开口405的距离。在一些实施方式中，蚀刻工序向蚀刻终止材料410移动表面305。
图37示出在与图11-13(包括A-D子图)的那些工序类似的工序之后的图36的电子装置。形成导电层120、可选的衬垫325、栅极氧化物140、和电介质230。绘示的实施方式也包括在有源材料115的内端上形成源极/漏极区域119。
图38示出在与图14-16(包括A-D子图)的那些工序类似的工序之后的图37的电子装置。狭缝图案化340和蚀刻工序产生电容器开口350。使凹陷的沟道层的侧壁346(其是电容器开口350的内壁)向ESL开口405中的蚀刻终止材料410移动。
图39示出在经由电容器开口350移除蚀刻终止材料410之后的图38的电子装置。可选地掺杂有源材料115的外端116以形成掺杂区域119。一些实施方式的工序流程终止于在与图17-20中所描述的那些工序类似的工序之后形成电容器的步骤以及在与图21-23中所描述的那些工序类似的工序之后形成位线375的步骤。
为了易于说明起见，可以在本文中使用空间上相对的术语(诸如“下面”、“下方”、“下部”、“上方”、“上部”和类似者)来描述如图中所绘示的一个元件或特征与另一个或另一些元件或特征的关系。将了解，空间上相对的术语旨在除了图中所描绘的定向以外还包含使用时或操作时的装置的不同定向。例如，若图中的装置被翻转，则被描述为在其他元件或特征“下方”或“下面”的元件会被定向在这些其他元件或特征“上方”。因此，示例性术语“下方”可以都包含上方和下方的定向。可以用其他方式定向(旋转90度或以其他定向来定向)装置，并据此解释本文中所使用的空间上相对的描述词。
除非在本文中另有指示或明显与上下文矛盾，否则要将术语“一”和“所述”及在描述本文中所论述的材料及方法的上下文中(特别是在以下权利要求的上下文中)的类似指称的使用解释为涵盖单数和复数。除非在本文中另有指示，否则本文中值的范围的叙述仅旨在用作个别指称落在所述范围之内的每个单独的值的速记法，且每个单独的值均被并入到本说明书中，好像所述值被个别记载在本文中一样。除非在本文中另有指示或明显与上下文矛盾，否则本文中所描述的所有方法都可以用任何合适的顺序执行。除非另有主张，否则本文中所提供的任何及所有示例、或示例性语言(例如“诸如”)的使用仅旨在更佳地说明材料及方法且不对范围构成限制。本说明书中的所有语言都不应被解释为将任何未主张的元素指示为对于所披露的材料及方法的实行来说是必要的。
整篇此说明书内对于“一个实施方式”、“某些实施方式”、“一个或更多个实施方式”、或“一实施方式”的指称意味着，与实施方式组合描述的特定特征、结构、材料、或特性被包括在本公开内容的至少一个实施方式中。因此，整篇此说明书内各种地方中的例如“在一个或更多个实施方式中”、“在某些实施方式中”、“在一个实施方式中”、或“在一实施方式中”的语句的出现不一定是指本公开内容的同一实施方式。在一个或更多个实施方式中，特定的特征、结构、材料、或特性以任何合适的方式组合。
虽然已经参照了具体的实施方式来描述本文中的公开内容，但要了解，这些实施方式仅说明本公开内容的原理和应用。对于本领域中的技术人员来说将显而易见的是，可以在不背离本公开内容的精神和范围的情况下对本公开内容的方法和设备作出各种修改及变化。因此，本公开内容旨在包括随附权利要求及它们等效物的范围内的修改及变化。

Claims (20)

1.一种存储器装置，包括：
多个有源区域，所述多个有源区域沿着第一方向、第二方向、和第三方向隔开；
多个导电层，所述多个导电层被布置为使得至少一个导电层沿着所述第三方向与所述有源的每一者的至少一侧相邻；和
导电桥接器，所述导电桥接器沿着所述第二方向延伸并且将每个导电层连接到一个或更多个相邻的导电层。
2.如权利要求1所述的存储器装置，进一步包括：栅极氧化物层，所述栅极氧化物层介于所述有源区域与所述导电层之间。
3.如权利要求1所述的存储器装置，进一步包括：电容器，所述电容器沿着所述第一方向位于所述有源区域的一侧上，所述电容器不与所述导电层或所述导电桥接器直接接触。
4.如权利要求3所述的存储器装置，其中所述电容器包括：下部电极，所述下部电极与所述有源区域接触；高k电介质，所述高k电介质与所述下部电极相邻且位于所述下部电极的相对侧上；和上部电极，所述上部电极与所述高k电介质相邻且位于所述下部电极的相对侧上。
5.如权利要求1所述的存储器装置，其中所述有源区域包括晶体管。
6.如权利要求1所述的存储器装置，其中所述有源区域中的至少一些有源区域与一个导电层相邻。
7.如权利要求1所述的存储器装置，其中所述有源区域的每一者沿着所述第三方向均在所述有源区域的任一侧上具有导电层。
8.如权利要求1所述的存储器装置，进一步包括：位线，所述位线沿着所述第三方向延伸且与沿着所述第三方向隔开的所述有源区域相邻。
9.一种存储器装置，包括：
多对有源区域，所述多对有源区域沿着第一方向、第二方向、和第三方向隔开；
多条位线，所述多条位线在所述第一方向上隔开的有源区域对之间沿着所述第三方向延伸；
多个导电层，所述多个导电层被布置为使得至少一个导电层与所述有源区域的每一者的至少一侧相邻，所述至少一侧相对于所述有源区域沿着所述第三方向定位；和
导电桥接器，所述导电桥接器沿着所述第二方向延伸且将每个导电层连接到一个或更多个相邻的导电层。
10.如权利要求9所述的存储器装置，进一步包括：栅极氧化物层，所述栅极氧化物层介于所述有源区域与所述导电层之间。
11.如权利要求9所述的存储器装置，进一步包括：电容器，所述电容器沿着所述第一方向与所述位线相对地位于所述有源区域的一侧上，所述电容器不与所述导电层或所述导电桥接器直接接触。
12.如权利要求11所述的存储器装置，其中所述电容器包括：下部电极，所述下部电极与所述有源区域接触；高k电介质，所述高k电介质与所述下部电极相邻且位于所述下部电极的相对侧上；和上部电极，所述上部电极与所述高k电介质相邻且位于所述下部电极的相对侧上。
13.如权利要求12所述的存储器装置，其中所述有源区域包括晶体管，且栅极沿着所述第三方向介于所述晶体管与所述导电层之间。
14.如权利要求13所述的存储器装置，其中所述晶体管沿着所述第一方向具有50nm到300nm的范围内的长度，并且所述导电桥接器沿着所述第一方向具有5nm到180nm的范围内的长度，所述桥接器的长度小于所述晶体管的长度。
15.一种形成存储器装置的方法，所述方法包括以下步骤：
图案化包括牺牲层和沟道层的膜堆叠以形成沿着第一方向分离的一对预桥接堆叠和沿着所述第一方向延伸的隔离的膜堆叠，所述预桥接堆叠沿着第二方向形成于所述隔离的膜堆叠的任一侧上，并且沿着所述第一方向在所述预桥接堆叠之间产生开口且在所述预桥接堆叠的外部产生开口，并且沿着所述第二方向在所述隔离的膜堆叠与相邻的膜堆叠之间产生间隙；
从所述预桥接堆叠移除所述沟道层，并通过所述开口使所述沟道凹陷到所述隔离的膜堆叠中以在所述隔离的膜堆叠中形成凹陷的沟道层；
用电介质填充所述开口和所述凹陷的沟道层；
沿着所述第二方向在所述隔离的膜堆叠中形成沟槽，所述沟槽沿着所述第一方向形成于所述一对预桥接堆叠之间；
通过所述沟槽从所述隔离的膜堆叠移除所述牺牲层的一部分以形成具有凹陷的牺牲层表面和字线开口的凹陷的牺牲层，并且暴露所述沟道层的表面；
在通过所述沟槽暴露的所述沟道层的所述表面上的所述字线开口中形成栅极氧化物层；
在所述栅极氧化物层上在所述字线开口中沉积导电层；
用电介质填充所述沟槽；
通过所述牺牲层和所述沟道层形成狭缝图案，所述狭缝图案形成于形成所述沟槽的位置的相对侧上且形成在所述字线开口中的所述导电层的外部，所述狭缝图案暴露所述沟道层的侧壁和所述牺牲层的侧壁；
通过所述狭缝图案移除沟道层的一部分以形成电容器开口，所述电容器开口暴露所述牺牲层和所述凹陷的沟道层的一面；及
与所述凹陷的沟道层相邻地在所述电容器开口中形成电容器。
16.如权利要求15所述的方法，进一步包括以下步骤：在形成所述电容器之前加宽所述电容器开口。
17.如权利要求15所述的方法，其中所述电容器通过以下步骤来形成：
在所述电容器开口中在所述牺牲层和所述凹陷的沟道层的所述面上沉积下部电极；
在所述下部电极上沉积高k电介质；和
在所述高k电介质上沉积顶部电极。
18.如权利要求17所述的方法，进一步包括以下步骤：
在凹陷的沟道层之间经由所述电介质开通位线孔；及
在所述位线孔中沉积位线。
19.如权利要求15所述的方法，其中在通过所述沟槽移除所述牺牲层的一部分之后且在形成所述栅极氧化物之前，所述方法进一步包括以下步骤：
在所述凹陷的沟道和暴露的牺牲层表面上形成第一牺牲膜；
在所述第一牺牲膜上沉积有源材料以形成一对凹陷的沟道层；和
移除所述牺牲层的一部分和所述第一牺牲膜的一部分以暴露所述一对凹陷的沟道层
20.如权利要求15所述的方法，其中在一对开口之间形成所述沟槽之前，所述方法进一步包括以下步骤：
形成延伸通过牺牲层和沟道层的一对ESL开口，所述一对ESL开口位于所述一对开口的外部；
在所述ESL开口内沉积蚀刻终止材料以形成延伸通过所述牺牲层和所述沟道层的蚀刻终止层。
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