KR20210102094A - 3d dram 구조들 및 제조 방법들 - Google Patents

3d dram 구조들 및 제조 방법들 Download PDF

Info

Publication number
KR20210102094A
KR20210102094A KR1020210018471A KR20210018471A KR20210102094A KR 20210102094 A KR20210102094 A KR 20210102094A KR 1020210018471 A KR1020210018471 A KR 1020210018471A KR 20210018471 A KR20210018471 A KR 20210018471A KR 20210102094 A KR20210102094 A KR 20210102094A
Authority
KR
South Korea
Prior art keywords
layer
memory device
along
conductive
capacitor
Prior art date
Application number
KR1020210018471A
Other languages
English (en)
Inventor
창 석 강
토모히코 키타지마
니틴 케이. 잉글
성-권 강
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20210102094A publication Critical patent/KR20210102094A/ko

Links

Images

Classifications

    • H01L27/10882—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H01L27/10805—
    • H01L27/1085—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)

Abstract

브리지된 워드 라인들을 포함하는 메모리 디바이스들이 설명된다. 메모리 디바이스들은, 제1 방향, 제2 방향 및 제3 방향을 따라 이격된 복수의 활성 구역들을 포함한다. 복수의 전도성 층들은, 적어도 하나의 전도성 층이 제3 방향을 따라 활성 구역들 각각의 적어도 하나의 측에 인접하도록, 배열된다. 전도성 브리지는 제2 방향을 따라 연장되어, 전도성 층들 각각을 하나 이상의 인접한 전도성 층에 연결한다. 일부 실시예들은 통합된 에칭 스톱 층을 포함한다. 스택된 메모리 디바이스들을 형성하는 방법들이 또한 설명된다.

Description

3D DRAM 구조들 및 제조 방법들{3-D DRAM STRUCTURES AND METHODS OF MANUFACTURE}
[0001] 본 개시내용의 실시예들은 전자 디바이스들 및 전자 디바이스 제조 분야에 관한 것이다. 더 구체적으로, 본 개시내용의 실시예들은, 브리지된 워드 라인(bridged word line)들 및/또는 에칭 스톱 층(etch stop layer)들을 갖는 동적 랜덤-액세스 메모리를 제공한다.
[0002] 전자 디바이스들, 이를테면, 개인용 컴퓨터들, 워크스테이션들, 컴퓨터 서버들, 메인프레임들 및 다른 컴퓨터 관련 장비, 이를테면, 프린터들, 스캐너들 및 하드 디스크 드라이브들은, 저전력 소비를 발생시키면서 상당한 데이터 저장 능력을 제공하는 메모리 디바이스들을 사용한다. 전자 디바이스들에 사용하기에 적절한 2가지 주요 유형들의 랜덤-액세스 메모리 셀들, 즉, 동적 랜덤-액세스 메모리 셀 및 정적 랜덤-액세스 메모리 셀이 있다. DRAM(dynamic random-access memory)들은, 2개의 이진 값들 중 하나를 나타내는 전압을 저장하도록 프로그래밍될 수 있지만, 이 전압을 매우 짧은 시간 기간들보다 더 오랫동안 유지하기 위해서는 주기적인 재프로그래밍 또는 "리프레싱(refreshing)"을 필요로 한다. SRAM(static random-access memory)들은 주기적인 리프레싱을 필요로 하지 않기 때문에 그렇게 명명되었다.
[0003] DRAM 메모리 회로들은 단일 반도체 웨이퍼 상에 DRAM 셀들로 알려진 수백만 개의 동일한 회로 엘리먼트들을 복제함으로써 제조된다. 각각의 DRAM 셀은 1 비트(이진 숫자)의 데이터를 저장할 수 있는 어드레스가능한 위치이다. DRAM 셀의 가장 일반적인 형태에서, DRAM 셀은 2개의 회로 컴포넌트들, 즉, FET(field effect transistor) 및 커패시터로 구성된다.
[0004] DRAM 셀의 제조는, 트랜지스터, 커패시터, 및 3개의 콘택들(비트 라인, 워드 라인, 및 기준 전압에 대해 각각 하나씩)의 제조를 포함한다. DRAM 제조는 경쟁이 치열한 사업이다. 특히 256 메가비트를 초과하는 밀도들의 경우, 단일 메모리 칩 상에 더 많은 메모리를 넣는 것을 가능하게 하도록 개별 셀들의 크기를 감소시키고 메모리 셀 밀도를 증가시키는 것에 대한 압박이 계속된다. 셀 크기 감소에 대한 제한들은, 셀을 통한 활성 및 비활성 워드 라인들 둘 모두의 통로, 셀 커패시터의 크기, 및 어레이 디바이스들과 비-어레이 디바이스들의 호환성을 포함한다.
[0005] 3D 메모리 디바이스들에서, 단위 셀 층들의 워드 라인들이 연결되어야 한다. 그러나, 단위 셀들의 활성 층들은 연결되지 않아야 한다. 추가적으로, 선택적인 제거 프로세스들이 간섭하는 동안 변화의 영향들 없이 커패시터들의 길이들이 제어될 필요가 있다. 커패시터의 길이는 셀 트랜지스터의 게이트 길이보다 더 길다. 선택적 제거 길이가 더 길수록, 다양한 제거 레이트들로 인해 길이의 더 큰 변화들이 초래된다. 따라서, 연결된 워드 라인들, 분리된 활성 구역들 또는 에칭 제어들 중 하나 이상을 포함하는, 메모리 디바이스들 및 메모리 디바이스들을 형성하는 방법들이 당해 기술분야에 필요하다.
[0006] 본 개시내용의 하나 이상의 실시예들은, 제1 방향, 제2 방향 및 제3 방향을 따라 이격된 복수의 활성 구역들을 포함하는 메모리 디바이스들에 관한 것이다. 적어도 하나의 전도성 층이 제3 방향을 따라 활성 구역들 각각의 적어도 하나의 측에 인접하도록, 복수의 전도성 층들이 배열된다. 전도성 브리지가 제2 방향을 따라 연장되고 그리고 각각의 전도성 층을 하나 이상의 인접한 전도성 층에 연결한다.
[0007] 본 개시내용의 추가적인 실시예들은, 제1 방향, 제2 방향 및 제3 방향을 따라 이격된 복수의 쌍들의 활성 구역들을 포함하는 메모리 디바이스들에 관한 것이다. 복수의 비트 라인들이, 제1 방향으로 이격된 쌍들의 활성 구역들 사이에서 제3 방향을 따라 연장된다. 적어도 하나의 전도성 층이 활성 구역들 각각의 적어도 하나의 측에 인접하도록, 복수의 전도성 층들이 배열된다. 적어도 하나의 측은 제3 방향을 따라 활성 구역에 대해 로케이팅된다. 전도성 브리지가 제2 방향을 따라 연장되어, 각각의 전도성 층을 하나 이상의 인접한 전도성 층에 연결한다.
[0008] 본 개시내용의 추가의 실시예들은 메모리 디바이스를 형성하는 방법들에 관한 것이다. 희생 층 및 채널 층을 포함하는 막들의 스택이 패터닝되어, 제1 방향을 따라 분리된 한 쌍의 사전-브리지 스택들 및 제1 방향을 따라 연장되는 절연된 막 스택이 형성된다. 사전-브리지 스택들은 제2 방향을 따라, 절연된 막 스택의 양측에 형성되어, 제1 방향을 따라, 사전-브리지 스택들 사이에 개구부가 생성되고 그리고 사전-브리지 스택들 외측에 개구부들이 생성되고, 그리고 제2 방향을 따라 절연된 막 스택과 인접한 막 스택 사이에 갭이 생성된다. 채널 층이 사전-브리지 스택들로부터 제거되고, 개구부들을 통해 절연된 막 스택으로 리세스되어, 절연된 막 스택에 리세스된 채널 층들이 형성된다. 개구부들 및 리세스된 채널 층들은 유전체로 충전된다(filled). 제2 방향을 따라 절연된 막 스택에 트렌치가 형성된다. 트렌치는 제1 방향을 따라 한 쌍의 사전-브리지 스택들 사이에 형성된다. 트렌치를 통해 절연된 막 스택으로부터 희생 층의 일부가 제거되어, 워드 라인 개구부 및 리세스된 희생 층 표면을 갖는 리세스된 희생 층이 형성되고, 그리고 채널 층의 표면이 노출된다. 트렌치를 통해 노출된 채널 층의 표면 상의 워드 라인 개구부에 게이트 옥사이드 층이 형성된다. 게이트 옥사이드 층 상의 워드 라인 개구부에 전도성 층이 증착된다. 트렌치는 유전체로 충전된다. 희생 층 및 채널 층을 통해 슬릿 패턴이 형성된다. 슬릿 패턴은, 트렌치가 형성된 위치의 양측 및 워드 라인 개구부의 전도성 층 외측에 형성된다. 슬릿 패턴은 채널 층의 측벽 및 희생 층의 측벽을 노출시킨다. 슬릿 패턴을 통해 채널 층의 일부가 제거되어, 희생 층 및 리세스된 채널 층의 면(face)을 노출시키는 커패시터 개구부가 형성된다. 커패시터 개구부에, 리세스된 채널 층에 인접하게 커패시터가 형성된다.
[0009] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다. 본원에서 설명되는 바와 같은 실시예들은, 유사한 참조번호들이 유사한 엘리먼트들을 표시하는 첨부 도면들의 도해들에서 제한이 아닌 예로서 예시된다.
[0010] 도 1은 본 개시내용의 하나 이상의 실시예에 따른 예시적인 좌표 명명에 따른 메모리 디바이스의 개략적인 평행 투영도를 예시하고;
[0011] 도 2a 내지 도 2c는 본 개시내용의 하나 이상의 실시예에 따른, 활성 구역에 인접한 하나 또는 두개의 워드 라인들을 갖는 메모리 디바이스의 등각도들을 예시하고;
[0012] 도 3은 본 개시내용의 하나 이상의 실시예에 따른 메모리 디바이스의 평행 투영도를 예시하고;
[0013] 도 4는 본 개시내용의 하나 이상의 실시예에 따른 메모리 디바이스의 섹션의 등각도를 예시하고;
[0014] 도 5는 본 개시내용의 하나 이상의 실시예에 따른 메모리 디바이스에 대한 막 스택의 개략적인 단면도를 예시하고;
[0015] 도 6은 하나 이상의 실시예들에 따른, 절연 패터닝 후의 메모리 디바이스의 개략적인 평면도를 예시하고;
[0016] 도 6a는 도 6의 라인 A-A를 따라 취해진 메모리 디바이스의 단면 슬라이스를 예시하고;
[0017] 도 6b는 도 6의 라인 B-B를 따라 취해진 메모리 디바이스의 단면 슬라이스를 예시하고;
[0018] 도 6c는 도 6의 라인 C-C를 따라 취해진 메모리 디바이스의 단면 슬라이스를 예시하고;
[0019] 도 6d는 도 6의 라인 D-D를 따라 취해진 메모리 디바이스의 단면 슬라이스를 예시하고;
[0020] 도 7은 하나 이상의 실시예들에 따른, 능동식 절연(active isolation) 후의 메모리 디바이스의 개략적인 평면도를 예시하고;
[0021] 도 7a는 도 7의 라인 A-A를 따라 취해진 메모리 디바이스의 단면 슬라이스를 예시하고;
[0022] 도 7b는 도 7의 라인 B-B를 따라 취해진 메모리 디바이스의 단면 슬라이스를 예시하고;
[0023] 도 7c는 도 7의 라인 C-C를 따라 취해진 메모리 디바이스의 단면 슬라이스를 예시하고;
[0024] 도 7d는 도 7의 라인 D-D를 따라 취해진 메모리 디바이스의 단면 슬라이스를 예시하고;
[0025] 도 8은 하나 이상의 실시예들에 따른, 유전체 충전 후의 메모리 디바이스의 개략적인 평면도를 예시하고;
[0026] 도 8a는 도 8의 라인 A-A를 따라 취해진 메모리 디바이스의 단면 슬라이스를 예시하고;
[0027] 도 8b는 도 8의 라인 B-B를 따라 취해진 메모리 디바이스의 단면 슬라이스를 예시하고;
[0028] 도 8c는 도 8의 라인 C-C를 따라 취해진 메모리 디바이스의 단면 슬라이스를 예시하고;
[0029] 도 8d는 도 8의 라인 D-D를 따라 취해진 메모리 디바이스의 단면 슬라이스를 예시하고;
[0030] 도 9는 하나 이상의 실시예들에 따른, 트렌치 형성 후의 메모리 디바이스의 개략적인 평면도를 예시하고;
[0031] 도 9a는 도 9의 라인 A-A를 따라 취해진 메모리 디바이스의 단면 슬라이스를 예시하고;
[0032] 도 9b는 도 9의 라인 B-B를 따라 취해진 메모리 디바이스의 단면 슬라이스를 예시하고;
[0033] 도 9c는 도 9의 라인 C-C를 따라 취해진 메모리 디바이스의 단면 슬라이스를 예시하고;
[0034] 도 9d는 도 9의 라인 D-D를 따라 취해진 메모리 디바이스의 단면 슬라이스를 예시하고;
[0035] 도 10은 하나 이상의 실시예들에 따른, 유전체 풀백(pullback) 후의 메모리 디바이스의 개략적인 평면도를 예시하고;
[0036] 도 10a는 도 10의 라인 A-A를 따라 취해진 메모리 디바이스의 단면 슬라이스를 예시하고;
[0037] 도 10b는 도 10의 라인 B-B를 따라 취해진 메모리 디바이스의 단면 슬라이스를 예시하고;
[0038] 도 10c는 도 10의 라인 C-C를 따라 취해진 메모리 디바이스의 단면 슬라이스를 예시하고;
[0039] 도 10d는 도 10의 라인 D-D를 따라 취해진 메모리 디바이스의 단면 슬라이스를 예시하고;
[0040] 도 11은 하나 이상의 실시예들에 따른, 게이트 옥사이드 형성 후의 메모리 디바이스의 개략적인 평면도를 예시하고;
[0041] 도 11a는 도 11의 라인 A-A를 따라 취해진 메모리 디바이스의 단면 슬라이스를 예시하고;
[0042] 도 11b는 도 11의 라인 B-B를 따라 취해진 메모리 디바이스의 단면 슬라이스를 예시하고;
[0043] 도 11c는 도 11의 라인 C-C를 따라 취해진 메모리 디바이스의 단면 슬라이스를 예시하고;
[0044] 도 11d는 도 11의 라인 D-D를 따라 취해진 메모리 디바이스의 단면 슬라이스를 예시하고;
[0045] 도 12는 하나 이상의 실시예들에 따른, 워드 라인 형성 후의 메모리 디바이스의 개략적인 평면도를 예시하고;
[0046] 도 12a는 도 12의 라인 A-A를 따라 취해진 메모리 디바이스의 단면 슬라이스를 예시하고;
[0047] 도 12b는 도 12의 라인 B-B를 따라 취해진 메모리 디바이스의 단면 슬라이스를 예시하고;
[0048] 도 12c는 도 12의 라인 C-C를 따라 취해진 메모리 디바이스의 단면 슬라이스를 예시하고;
[0049] 도 12d는 도 12의 라인 D-D를 따라 취해진 메모리 디바이스의 단면 슬라이스를 예시하고;
[0050] 도 13은 하나 이상의 실시예들에 따른, 옥사이드 충전 후의 메모리 디바이스의 개략적인 평면도를 예시하고;
[0051] 도 13a는 도 13의 라인 A-A를 따라 취해진 메모리 디바이스의 단면 슬라이스를 예시하고;
[0052] 도 13b는 도 13의 라인 B-B를 따라 취해진 메모리 디바이스의 단면 슬라이스를 예시하고;
[0053] 도 13c는 도 13의 라인 C-C를 따라 취해진 메모리 디바이스의 단면 슬라이스를 예시하고;
[0054] 도 13d는 도 13의 라인 D-D를 따라 취해진 메모리 디바이스의 단면 슬라이스를 예시하고;
[0055] 도 14는 하나 이상의 실시예들에 따른, 슬릿 패터닝 후의 메모리 디바이스의 단면 슬라이스를 예시하고;
[0056] 도 15는 하나 이상의 실시예들에 따른, 커패시터 개구부를 형성한 후의 메모리 디바이스의 단면 슬라이스를 예시하고;
[0057] 도 16은 하나 이상의 실시예들에 따른, 활성 구역의 도핑 후의 메모리 디바이스의 단면도를 예시하고;
[0058] 도 17은 도 16의 구역(17)의 확대 단면도를 예시하고;
[0059] 도 18은 하나 이상의 실시예들에 따른, 커패시터 형성 후의 메모리 디바이스의 확대 단면도를 예시하고;
[0060] 도 19는 하나 이상의 실시예들에 따른, 커패시터 개구부를 확장한 후의 메모리 디바이스의, 도 16의 구역(17)의 확대 단면도를 예시하고;
[0061] 도 20은 하나 이상의 실시예들에 따른, 확장된 개구부에 커패시터를 형성한 후의 메모리 디바이스의 확대 단면도를 예시하고;
[0062] 도 21은 도 16의 구역(21)의 확대 단면도를 예시하고;
[0063] 도 22는 하나 이상의 실시예들에 따른, 비트 라인 개구부 및 소스/드레인 구역을 형성한 후의 메모리 디바이스의 확대 단면도를 예시하고;
[0064] 도 23은 하나 이상의 실시예들에 따른, 라이너 및 비트 라인을 형성한 후의 메모리 디바이스의 확대 단면도를 예시하고;
[0065] 도 24는 본 개시내용의 하나 이상의 실시예에 따른 메모리 디바이스의 개략도를 예시하고;
[0066] 도 25는 도 24의 구역(25)의 확대도를 예시하고;
[0067] 도 26은 하나 이상의 실시예들에 따른, 트렌치 형성 및 교체 게이트 풀백 후의, 도 24의 메모리 디바이스의 단면도를 예시하고;
[0068] 도 27은 하나 이상의 실시예들에 따른, 에칭 스톱 층(etch stop layer)을 형성한 후의, 도 26의 메모리 디바이스의 확대 단면도를 예시하고;
[0069] 도 28은 하나 이상의 실시예들에 따른, 활성 구역 형성 후의, 도 27의 메모리 디바이스의 확대 단면도를 예시하고;
[0070] 도 29는 하나 이상의 실시예들에 따른, 유전체 및 에칭 스톱 층을 리세스한 후의, 도 28의 메모리 디바이스의 확대 단면도를 예시하고;
[0071] 도 30은 하나 이상의 실시예들에 따른, 워드 라인들의 형성 후의, 도 29의 메모리 디바이스의 확대 단면도를 예시하고;
[0072] 도 31은 하나 이상의 실시예들에 따른, 커패시터 개구부를 형성하기 위한, 트렌치 충전, 슬릿 패터닝 및 교체 게이트 에칭 후의, 도 30의 메모리 디바이스의 확대 단면도를 예시하고;
[0073] 도 32는 하나 이상의 실시예들에 따른, 에칭 스톱 층을 제거한 후의, 도 31의 메모리 디바이스의 확대 단면도를 예시하고;
[0074] 도 33은 하나 이상의 실시예들에 따른, 커패시터를 형성하기 전에 활성 구역을 도핑한 후의, 도 32의 메모리 디바이스의 확대 단면도를 예시하고;
[0075] 도 34는 본 개시내용의 하나 이상의 실시예에 따른 메모리 디바이스의 개략도를 예시하고;
[0076] 도 35는 하나 이상의 실시예들에 따른 에칭 층들을 갖는 막 스택의 단면도를 예시하고;
[0077] 도 36은 하나 이상의 실시예들에 따른, 희생 층들을 리세스한 후의, 도 35의 메모리 디바이스의 단면도를 예시하고;
[0078] 도 37은 하나 이상의 실시예들에 따른, 워드 라인들 및 활성 구역 및 슬릿 패터닝을 형성하기 위한 다수의 프로세스들 후의, 도 36의 메모리 디바이스의 단면도를 예시하고;
[0079] 도 38은 하나 이상의 실시예들에 따른, 에칭 스톱 층까지의 교체 게이트 에칭 후의, 도 37의 메모리 디바이스의 단면도를 예시하고; 그리고
[0080] 도 39는 하나 이상의 실시예들에 따른, 커패시터 형성 전에 에칭 스톱 층을 제거하고 활성 구역을 도핑한 후의, 도 38의 메모리 디바이스의 단면도를 예시한다.
[0081] 본 개시내용의 몇몇 예시적인 실시예들을 설명하기 전에, 본 개시내용은 하기의 설명에서 기술되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않음이 이해되어야 한다. 본 개시내용은 다른 실시예들이 가능하며, 다양한 방식들로 실시되거나 수행될 수 있다.
[0082] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "전구체", "반응물", "반응성 가스" 등의 용어들은, 기판 표면과 반응할 수 있는 임의의 가스상 종(gaseous species)을 나타내기 위해 상호교환가능하게 사용된다.
[0083] 본원에서 사용되는 바와 같이, "동적 랜덤 액세스 메모리" 또는 "DRAM"이라는 용어는 커패시터 상에 전하(즉, 이진수의 1) 또는 전하 없음(즉, 이진수의 제로)의 패킷을 저장함으로써 데이텀 비트를 저장하는 메모리 셀을 지칭한다. 전하는 액세스 트랜지스터를 통해 커패시터 상에 게이트되며, 동일한 트랜지스터를 턴 온하고, 그리고 트랜지스터 출력 상의 상호연결 라인 상에 전하 패킷을 덤핑(dumping)함으로써 생성되는 전압 섭동(voltage perturbation)을 살펴봄으로써 감지된다. 따라서, 단일 DRAM 셀은 하나의 트랜지스터 및 하나의 커패시터로 만들어진다. DRAM 디바이스는 DRAM 셀들의 어레이로 형성된다.
[0084] 전통적으로, DRAM 셀들은 매립 워드 라인 구조(buried word line structure)에 높은 일함수 금속 구조(work-function metal structure)들을 리세스하였다. DRAM 디바이스에서, 비트라인은 기판 위에 놓인 금속 레벨로 형성되는 한편, 워드 라인은 기판 표면에 폴리실리콘 게이트 레벨로 형성된다. bWL(buried word line)에서, 금속을 게이트 전극으로서 사용하여 반도체 기판 표면 아래에 워드 라인이 매립된다.
[0085] 하나 이상의 실시예들에서, DRAM 셀들이 스택되어, 다중-쌍 막들의 수에 비례하는 DRAM 셀 비트-밀도의 증가를 유발하는 메모리 디바이스들이 제공된다. 하나 이상의 실시예들의 DRAM 디바이스는 수직 비트 라인들을 가져서, 비트 라인 커패시턴스를 최소화하고 커패시터 커패시턴스의 버든(burden)을 감소시킨다.
[0086] 일부 실시예들은 유리하게, 디바이스 밀도가 증가된 메모리 디바이스들 및 메모리 디바이스들을 형성하는 방법들을 제공한다. 일부 실시예들은, 각각의 단위 셀의 활성 구역이 각각의 활성 구역 사이의 절연체들에 의해 수평으로 분리된 디바이스들을 제공한다. 일부 실시예들은 브리지를 통해 연결된 동일한 스택 레벨 및 동일한 로우(row)에서 각각의 셀에 대한 워드 라인들을 제공한다. 일부 실시예들에서, 브리지는 게이트의 폭보다 더 작다. 일부 실시예들에서, 활성 구역의 일 측은 커패시터와 연결되고 다른 측은 비트 라인과 연결된다.
[0087] 일부 실시예들은, 3D DRAM을 제조하기 위해 통합이 개선된 메모리 디바이스들 및 메모리 디바이스들을 형성하는 방법을 제공한다. 일부 실시예들에서, 커패시터들의 길이는 희생 층들의 선택적 제거 프로세스들로 인한 변화들을 제거하거나 최소화하도록 제어된다. 일부 실시예들에서, 커패시터의 길이는 셀 트랜지스터의 게이트 길이보다 더 길다.
[0088] 도 1은 본 개시내용의 하나 이상의 실시예에 따른 3D DRAM 디바이스(10)의 일반적인 3차원 구조를 예시한다. 디바이스(10)는, 로우들, 컬럼들 및 층들로 배열된 활성 구역들의 3차원 어레이를 갖는다. 본원에서 사용되는 규칙들에서, 로우들은 X-축 또는 제1 방향(20)으로 지칭되고; 컬럼들은 Y-축 또는 제2 방향(30)으로 지칭되고, 층들은 Z-축 또는 제3 방향(40)으로 지칭된다. 제1 방향(20)과 제2 방향(30) 사이의 각도(25)는, 30° 내지 150°의 범위, 또는 45° 내지 135°의 범위, 또는 60° 내지 120°의 범위, 또는 75° 내지 105°의 범위, 또는 85° 내지 95°의 범위 내의 임의의 적절한 각도이다. 제1 방향(20)과 제3 방향(30) 사이의 각도(35)는, 30° 내지 150°의 범위, 또는 45° 내지 135°의 범위, 또는 60° 내지 120°의 범위, 또는 75° 내지 105°의 범위, 또는 85° 내지 95°의 범위 내의 임의의 적절한 각도이다. 제2 방향(30)과 제3 방향(40) 사이의 각도(45)는, 30° 내지 150°의 범위, 또는 45° 내지 135°의 범위, 또는 60° 내지 120°의 범위, 또는 75° 내지 105°의 범위, 또는 85° 내지 95°의 범위 내의 임의의 적절한 각도이다. 일부 실시예들에서, 각도들(25, 35 및 45) 각각은 85° 내지 95°의 범위에 있다.
[0089] 도 2a 내지 도 2c는, 활성 구역들(115), 전도성 층들(120) 및 인접한 전도성 층들(120)을 연결하는 브리지들(130)의 3개의 어레인지먼트들을 예시한다. 도 2a에서 전도성 층들(120) 및 브리지(130)는 활성 구역들(115)의 최하부 상에 있다. 본 명세서에서 사용되는 바와 같이, "최상부", "최하부", "위", "아래" 등의 용어들은 Z-축 또는 제3 방향(40)을 따른 물리적 배향을 지칭하며, 본 개시내용의 범위를 정상적인 중력의 당김과 관련된 임의의 특정 배향으로 제한하는 것으로 간주되어서는 안 된다. 도 2b에서, 전도성 층들(120) 및 브리지(130)는 활성 구역들(115)의 최상부 상에 있다. 도 2c에서, 전도성 층들(120) 및 브리지들(130)은 활성 구역(115)의 위 및 아래 둘 모두에 있다.
[0090] 도 3은 본 개시내용의 하나 이상의 실시예에 따른 메모리 디바이스(100)의 평행 투영도를 예시한다. 도 4는 3D 메모리 디바이스(100)의 개략적인 등각도를 예시한다. 예시된 디바이스(100)는 총 6개의 비트 라인들(170) 및 12개의 워드 라인들(160)을 갖는다. 총 36개의 활성 구역들(115)이 전도성 층들(120) 및 브리지들(130)과 연결된다. 도 3에 도시된 실시예는, 비트 라인(170)의 양측의 2개의 단위 셀들(105)을 도시하며, 각각의 단위 셀(105)은 비트 라인(170)의 일부를 포함한다. 일부 실시예들의 단위 셀들(105) 각각은 독립적으로 데이터를 저장한다.
[0091] 도 3 및 도 4를 참조하면, 일부 실시예들의 메모리 디바이스(100)는, 제1 방향(20)을 따라 이격되고(도 3 및 도 4에 도시됨), 제2 방향(30)을 따라 이격되고(도 4에 도시됨) 그리고 제3 방향(40)을 따라 이격된(도 4에 도시됨) 복수의 활성 구역들(115)을 포함한다. 일부 실시예들의 활성 구역(115)은 트랜지스터를 포함한다. 일부 실시예들의 활성 구역(115)은, 전하 터널링 층, 전하 트래핑 층 및 전하 차단 층을 포함하는 재료 층들의 스택(도시되지 않음)을 포함한다. 당업자는 트랜지스터를 형성하기 위한 프로세스를 이해할 것이며, 도면 명확성을 위해, 개별 층들은 예시되지 않았다.
[0092] 적어도 하나의 전도성 층(120)이 제3 방향(40)을 따라 활성 구역들(115) 각각의 적어도 하나의 측에 인접하도록, 복수의 전도성 층들(120)이 배열된다. 이러한 방식으로 사용되는 바와 같이, "~에 인접한"이라는 용어는, 명시된 컴포넌트들 옆에 있거나, 명시된 컴포넌트들과 직접 접촉하거나, 또는 명시된 컴포넌트들 사이에 최소의 수의 컴포넌트들 또는 거리가 있는 것을 의미한다. 예컨대, 도 3에 예시된 전도성 층(120)은 게이트 옥사이드(140) 층을 사이에 두고 활성 구역(115)에 인접한다.
[0093] 일부 실시예들에서, 활성 구역들(115) 중 적어도 일부는, 도 2a, 도 2b 및 도 4에 예시된 바와 같이, 그에 인접한 하나의 전도성 층(120)을 갖는다. 일부 실시예들에서, 활성 구역들(115) 각각은, 도 2c 및 도 3에 도시된 바와 같이, 제3 방향을 따라 활성 구역(115)의 양측에 전도성 층(120)을 갖는다. 이러한 방식으로 사용되는 바와 같이, 특정된 방향을 따른 컴포넌트들의 어레인지먼트는, 명시된 컴포넌트들이 그 방향을 따라 정렬된다는 것을 의미한다. 예컨대, 활성 구역(115)의 양측에 있는 전도성 층들(120)은, 도 3에 도시된 바와 같이, 전도성 층들(120)이 제3 방향(40)(Z-축 방향)을 따라 활성 구역(115)과 정렬된다는 것을 의미한다.
[0094] 전도성 브리지(130)가 제2 방향(20)을 따라 연장된다. 전도성 브리지(130)가 전도성 층(120)을 하나 이상의 인접한 전도성 층들에 연결한다. 도 4에 도시된 전도성 브리지들(130)은 다수의 인접한 전도성 층들(120)에 대한 연결들을 예시한다. 전도성 브리지들(130)은 Y-축 방향인 제2 방향(20)을 따라 전도성 층들(120) 사이에 연결을 형성한다.
[0095] 일부 실시예들에서, 도 3에 도시된 바와 같이, 게이트 옥사이드(140)는 활성 구역(115)과 전도성 층(120) 사이에 포지셔닝된다. 게이트 옥사이드(140)는 로우-k 및 하이-k 유전체 재료들을 포함하는 임의의 적절한 유전체 재료일 수 있다. 일부 실시예들에서, 게이트 옥사이드(140)는 실리콘 옥사이드, 실리콘 나이트라이드 또는 실리콘 옥시나이트라이드 중 하나 이상을 포함한다.
[0096] 일부 실시예들의 메모리 디바이스(100)는 제1 방향(20)을 따라 활성 구역(115)의 일 측에 커패시터(180)를 포함한다. 커패시터(180)는 전도성 층들(120) 및 전도성 브리지들(130)로부터 전기적으로 분리된다. 달리 말하면, 커패시터(180)는 전도성 층들(120) 또는 전도성 브리지(130)와 직접 접촉하지 않는다.
[0097] 일부 실시예들의 커패시터(180)는 하부 전극(182), 하이-k 유전체(184) 및 상부 전극(186)을 포함한다. 하부 전극(182)은 활성 구역(115)과 접촉한다. 하이-k 유전체(184)는 하부 전극(182)에 인접하고 활성 구역(115)보다 하부 전극(182)의 반대편 측에 있다. 상부 전극(186)은 하이-k 유전체(184)에 인접하고 하부 전극(182)의 반대편 측에 있다. 일부 실시예들에서, 하이-k 유전체(184)는 하부 전극(182)과 직접 접촉한다. 일부 실시예들에서, 상부 전극(186)은 하이-k 유전체(184)와 직접 접촉한다.
[0098] 일부 실시예들에서, 도핑된 층(117)은 제1 방향(20)을 따라 활성 구역(115)과 하부 전극(182) 사이에 있다. 도핑된 층(117)은 당업자에게 알려진 임의의 적절한 재료일 수 있다. 일부 실시예들에서, 도핑된 층(117)은 티타늄 나이트라이드를 포함한다.
[0099] 일부 실시예들에서, 활성 구역(115)은 비트 라인(170)에 인접한 소스/드레인 구역(119)을 포함한다. 소스/드레인 구역(119)은 당업자에게 알려진 임의의 적절한 기법에 의해 형성될 수 있다.
[00100] 일부 실시예들의 메모리 디바이스(100)는 제3 방향(40)을 따라 연장되는 비트 라인(170)을 더 포함한다. 비트 라인(170)은 (도 4에 도시된 바와 같이) 제3 방향(40)을 따라 이격된 활성 구역들(115)에 인접한다. 일부 실시예들의 비트 라인(170)은 활성 구역(115)과 직접 접촉한다. 일부 실시예들에서, 비트 라인(170)은 전도성 재료에 의해 활성 구역(115)으로부터 이격된다.
[00101] 측정들 및 크기 관계들의 균일성을 위해, 임의의 주어진 컴포넌트의 길이는 제1 방향(20)(X-축 방향)을 따라 측정되고, 폭은 제2 방향(30)(Y-축 방향)을 따라 측정되고, 높이는 제3 방향(40)(Z-축 방향)을 따라 측정된다.
[00102] 일부 실시예들에서, 제1 방향(20)을 따른 활성 구역(115)의 길이는 50 nm 내지 300 nm의 범위, 또는 약 75 nm 내지 약 200 nm의 범위, 또는 약 100 nm 내지 약 150 nm의 범위, 또는 약 110 nm 내지 약 130 nm의 범위이다. 일부 실시예들에서, 소스/드레인 구역(119)은 비트 라인(170)에 인접한 활성 구역(115)의 단부에 로케이팅되고, 소스/드레인 구역(119)은 활성 구역(115)의 전체 길이에 포함된다. 일부 실시예들에서, 도핑된 층(117)은 커패시터(180)에 인접한 활성 구역(115)의 단부에 로케이팅되고, 도핑된 층(117)은 활성 구역의 전체 길이에 포함된다. 일부 실시예들에서, 도핑된 층(117) 및 소스/드레인 구역(119) 둘 모두가 활성 구역(115) 길이에 포함된다.
[00103] 일부 실시예들에서, 제2 방향(30)을 따른 활성 구역(115)의 폭은 50 nm 내지 300 nm의 범위, 또는 약 75 nm 내지 약 200 nm의 범위, 또는 약 100 nm 내지 약 150 nm의 범위, 또는 약 110 nm 내지 약 130 nm의 범위이다.
[00104] 일부 실시예들에서, 제1 방향(20)을 따른 커패시터(180)의 길이는 200 nm 내지 1500 nm의 범위, 또는 약 300 nm 내지 약 1000 nm의 범위, 또는 약 400 nm 내지 약 750 nm의 범위, 또는 약 450 nm 내지 약 550 nm의 범위이다. 일부 실시예들에서, 제2 방향(30)을 따른 커패시터(180)의 폭은 50 nm 내지 300 nm의 범위, 또는 약 75 nm 내지 약 200 nm의 범위, 또는 약 100 nm 내지 약 150 nm의 범위, 또는 약 110 nm 내지 약 130 nm의 범위이다.
[00105] 일부 실시예들에서, 제1 방향(20)을 따른 전도성 층(120)의 길이는 50 nm 내지 200 nm의 범위, 또는 75 nm 내지 150 nm의 범위, 또는 90 nm 내지 125 nm의 범위이다. 일부 실시예들에서, 제2 방향(30)을 따른 전도성 층(120)의 폭은 40 nm 내지 250 nm의 범위, 또는 50 nm 내지 200 nm의 범위, 또는 75 nm 내지 150 nm의 범위, 또는 90 nm 내지 125 nm의 범위이다.
[00106] 일부 실시예들에서, 전도성 층(120)은 제1 방향(20)을 따라 비트 라인(170)으로부터 이격된다. 하나 이상의 실시예들에서, 제1 방향(20)을 따른 전도성 층(120)과 비트 라인(170) 사이의 간격은 5 nm 내지 20 nm의 범위, 또는 8 nm 내지 15 nm의 범위, 또는 약 10 nm이다. 일부 실시예들에서, 전도성 층(120)은 제1 방향(20)을 따라 커패시터(180)로부터 이격된다. 하나 이상의 실시예들에서, 제1 방향(20)을 따른 전도성 층(120)과 커패시터(180) 사이의 간격은 5 nm 내지 20 nm의 범위, 또는 8 nm 내지 15 nm의 범위, 또는 약 10 nm이다.
[00107] 일부 실시예들에서, 전도성 브리지(130)는 제1 방향(20)을 따라, 5 nm 내지 180 nm의 범위, 또는 5 nm 내지 약 180 nm의 범위, 또는 10 nm 내지 150 nm의 범위, 또는 15 nm 내지 100 nm의 범위, 또는 20 nm 내지 80 nm의 범위, 또는 30 nm 내지 70 nm의 범위, 또는 40 nm 내지 60 nm의 범위의 길이를 갖는다. 일부 실시예들에서, 전도성 브리지(130)는 활성 구역(115)의 길이보다 더 짧은 길이를 갖는다. 일부 실시예들에서, 전도성 브리지(130)는 전도성 구역(120)의 길이보다 더 짧은 길이를 갖는다. 일부 실시예들에서, 제1 방향(20)을 따른 전도성 브리지(130)의 길이는 전도성 층(120)의 길이의 10% 내지 90%의 범위이다. 일부 실시예들에서, 제1 방향(20)을 따른 전도성 브리지(130)의 길이는 전도성 층(120)의 길이의 20% 내지 80%, 또는 30% 내지 70% 또는 40% 내지 60%의 범위이다.
[00108] 일부 실시예들에서, 제2 방향(30)을 따른 전도성 브리지(130)의 폭은 50 nm 내지 200 nm의 범위, 또는 60 nm 내지 150 nm의 범위, 또는 70 nm 내지 125 nm의 범위, 또는 90 nm 내지 110 nm의 범위이다. 일부 실시예들의 전도성 브리지(130)의 폭은 단위 셀들(105)의 로우들 사이의 간격과 동일하다.
[00109] 일부 실시예들에서, 비트 라인(170)은 제1 방향(20)을 따라, 50 nm 내지 150 nm의 범위, 또는 60 nm 내지 130 nm의 범위, 또는 70 nm 내지 110 nm의 범위, 또는 75 nm 내지 90 nm의 범위의 길이를 갖는다. 일부 실시예들에서, 비트 라인(170)은 제2 방향(30)을 따라, 50 nm 내지 150 nm의 범위, 또는 60 nm 내지 130 nm의 범위, 또는 70 nm 내지 110 nm의 범위, 또는 75 nm 내지 90 nm의 범위의 폭을 갖는다.
[00110] 일부 실시예들에서, 단위 셀(105)의 각각의 층은 제3 방향(40)을 따라, 10 nm 내지 50 nm의 범위, 또는 15 nm 내지 30 nm의 범위, 또는 20 nm 내지 25 nm의 범위의 높이를 갖는다.
[00111] 일부 실시예들에서, 메모리 디바이스(100)는 제1 방향(20)으로 이격된 복수의 쌍들의 활성 구역들을 포함한다. 도 3은 제1 방향(20)을 따라 비트 라인(170)의 양측에 한 쌍의 활성 구역들(115)을 갖는 실시예를 예시한다. 달리 말하면, 일부 실시예들에서, 복수의 비트 라인들(170)은 제1 방향(20)으로 이격된 활성 구역들(115)의 쌍들 사이에서 제3 방향(40)을 따라 연장된다. 도 3에 도시된 바와 같이, 비트 라인(170) 및 2개의 활성 구역들(115)(한 쌍의 활성 구역들을 형성함)은 제1 방향(20)(X-축 방향)을 따라 정렬된다.
[00112] 예시적인 실시예들은 예시적인 실시예들(및 중간 구조들)의 개략적인 예시들인 단면 예시들을 참조하여 본원에서 설명된다. 따라서, 예컨대 제조 기법들 및/또는 허용오차들의 결과로서 예시들의 형상들로부터의 변화들이 예상된다. 따라서, 예시적인 실시예들은 본원에서 예시된 특정 형상들의 구역들로 제한되는 것이 아니라 예컨대 제조로부터 유발되는 형상들의 편차들을 포함할 수 있는 것으로 해석되어야 한다.
[00113] 본원에서 사용되는 바와 같은 "기판"은, 제조 프로세스 동안 막 프로세싱이 수행되는, 임의의 기판, 또는 기판 상에 형성된 재료 표면을 나타낸다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은, 애플리케이션에 따라, 실리콘, 실리콘 옥사이드, 스트레인드 실리콘(strained silicon), SOI(silicon on insulator), 탄소 도핑된 실리콘 옥사이드들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어와 같은 재료들, 및 임의의 다른 재료들, 이를테면, 금속들, 금속 나이트라이드들, 금속 합금들, 및 다른 전도성 재료들을 포함한다. 기판들은 반도체 웨이퍼들을 포함한다(그러나 이에 제한되지 않음). 기판들은, 기판 표면을 폴리싱, 에칭, 환원, 산화, 히드록실화(hydroxylate), 어닐링 및/또는 베이킹하기 위해 전처리 프로세스에 노출될 수 있다. 본 개시내용에서, 기판 자체의 표면 바로 위에서 막 프로세싱을 하는 것에 추가하여, 개시되는 막 프로세싱 단계들 중 임의의 막 프로세싱 단계는 또한, 하기에서 보다 상세히 개시되는 바와 같이 기판 상에 형성된 하부층 상에서 수행될 수 있으며, "기판 표면"이라는 용어는 문맥이 나타내는 바와 같이 그러한 하부층을 포함하도록 의도된다. 따라서, 예컨대, 막/층 또는 부분적인 막/층이 기판 표면 상에 증착된 경우, 새롭게 증착된 막/층의 노출된 표면이 기판 표면이 된다. 일부 실시예들의 기판은 절연체, 금속화 층 또는 주변 회로 중 하나 이상을 포함한다. 예시된 실시예에서, 예컨대 기판은 절연체를 포함한다.
[00114] 도 5 내지 도 19는 도 3 및 도 4에 예시된 메모리 디바이스(100)를 형성하기 위한 하나 이상의 방법들을 예시한다. 설명의 편의를 위해, 도 6 내지 도 13 각각은 5개의 도면들로 나누어져 있다. 넘버링된 도면들 각각은(도면들에는 문자가 첨부되어 있지 않음(예컨대, 도 6)), 제1 방향(20)(X-축)과 제2 방향(30)(Y-축)에 의해 형성된 평면에서 제3 방향(40)(Z-축)으로 내려다본 도면을 도시한다. 'A' 도면들(예컨대, 도 6a) 및 'B' 도면들(예컨대, 도 6b) 각각은 제1 방향(20)(X-축)과 제3 방향(40)(Z-축)에 의해 형성된 평면에서 제2 방향(30)(Y-축)을 따라 바라본 전자 디바이스를 도시한다. 'A' 도면들은 라인 A-A를 따라 취해진 대응하게 넘버링된 도면의 디바이스의 슬라이스이다. 'B' 도면들은 라인 B-B를 따라 취해진 대응하게 넘버링된 도면의 디바이스의 슬라이스이다. 'C' 도면들(예컨대, 도 6c) 및 'D' 도면들(예컨대, 도 6d)은 제2 방향(30)(Y-축)과 제3 방향(40)(Z-축)에 의해 형성된 평면에서 제1 방향(20)(X-축)을 따라 바라본 전자 디바이스를 도시한다. 'C' 도면들은 라인 C-C를 따라 취해진 대응하게 넘버링된 도면의 디바이스의 슬라이스이다. 'D' 도면들은 라인 D-D를 따라 취해진 대응하게 넘버링된 도면의 디바이스의 슬라이스이다. 도 14-도 19 각각은 도 6-도 13의 'B' 도면들과 유사한 전자 디바이스의 도면을 도시한다. 도 14-도 19의 예시는 제1 방향(20)(X-축)과 제3 방향(40)(Z-축)에 의해 형성된 평면에서 제2 방향(30)(Y-축)을 따라 바라본 전자 디바이스의 슬라이스를 도시한다.
[00115] 도 5는 기판(200)을 도시하며, 기판(200) 상에는 층들의 스택(201)이 형성되어 있다. 스택(201)의 층들은 일반적으로, 제1 방향(X-축)과 제2 방향(Y-축)에 의해 형성된 평면에, 제3 방향(Z-축)을 따르는 (인쇄된 페이지의 최상부로부터 최하부로 도시된) 두께로 형성되며, 각각의 층은 제3 방향(40)(Z-축)을 따라, 아래의 층보다 더 높은 높이에 있다.
[00116] 예시된 층들의 스택(201)은, 채널 층들(204) 및 절연체 층들(206)과 교번하는 희생 층들(202)을 포함한다. 예시된 실시예에서, 채널 층들(204) 각각은 희생 층들(202) 사이에 샌드위치된다. 프로세스 동안, 활성 구역(115)은 채널 층들(204)이 있는 곳에 로케이팅될 것이고, 희생 층들(202)은 전도성 층들(120) 및 브리지들(130)로 구성된 워드 라인들(125)로 대체될 것이다. 채널 층들(204) 위와 아래에 희생 층(202)이 있으면, 도 3에 도시된 바와 같이 활성 구역(115) 위와 아래 모두에 워드 라인들(125)이 있게 될 것이다. 채널 층들(204)이 활성 구역(115) 아래에만 희생 층(202)을 갖는 경우, 도 4에 도시된 바와 같이, 활성 구역(115) 아래에 형성된 하나의 워드 라인이 있게 될 것이다.
[00117] 도 6 및 도 6a-도 6d는 절연된 막 스택(260) 및 한 쌍의 사전-브리지 스택들(261)을 형성하기 위해 스택(201)을 패터닝한 후의 전자 디바이스를 예시한다. 절연된 막 스택(260)은 도 6, 도 6b 및 도 6d에 도시된 바와 같이 제1 방향(20)(X-축)을 따라 연장된다. 이러한 방식으로 사용되는 바와 같이, "~을 따라 연장된다"라는 용어는 언급된 컴포넌트의 더 긴 축이 언급된 축 또는 방향이라는 것을 의미한다. 예컨대, 제1 방향을 따라 연장된다는 것은 컴포넌트가 X-방향으로 더 긴 축을 갖는다는 것을 의미한다. 막들의 스택의 경우, 예시된 8개의 층들보다 훨씬 더 클 수 있는 전체 막들의 스택이 아닌 개별 막에 대해 더 긴 축이 고려된다.
[00118] 사전-브리지 스택들(261)은 절연된 막 스택(260)의 일 측 또는 양측들(265)에 형성되고 제2 방향(30)(Y-축)을 따라 연장된다. 사전-브리지 스택들(261)은 제1 방향(20)(X-축)을 따라, 사전-브리지 스택들(261) 사이에 개구부(263)를 생성하고 사전-브리지 스택들(261) 외측에 개구부들(264)을 생성한다. 개구부들(264)은 제2 방향(30)(Y-축)을 따라, 절연된 막 스택(260)과 인접한 절연된 막 스택 사이에 갭을 형성한다.
[00119] 패터닝은 당업자에게 알려진 임의의 적절한 기법에 의해 수행될 수 있다. 예컨대, 일부 실시예들에서, 스택(201)을 패터닝하는 것은 스택(201)의 최상부 상에 패터닝된 하드 마스크(도시되지 않음)를 형성한 다음, 패터닝된 하드 마스크의 개구부들을 통해 막 스택(201)을 (예컨대, 이방성 에칭에 의해) 에칭하는 것을 포함한다. 도 6에 예시된 평면도는 절연체 층(206)에 패턴(262)을 남기는 에칭 후의 디바이스를 도시한다. 일부 실시예들의 패터닝된 하드 마스크는 하드 마스크의 개방 영역들이 막 스택의 제거를 유발하도록 형성된 네거티브 패턴이다.
[00120] 한 쌍의 막 스택들(261)은 한 쌍의 막 스택들(261) 사이에 개구부(263)를 생성하기 위해 제1 방향(20)(X-축)을 따라 분리된다. 일부 실시예들에서, 패터닝 프로세스는 한 쌍의 막 스택들(261) 외측에 개구부들(264)을 생성한다. 당업자는 예시된 프로세스가 제1 방향(20)(X-축)으로 한 쌍의 막 스택들(261)을 절연시킨다는 것을 인식할 것이다. 일부 실시예들의 제1 방향(20)(X-축)을 따른 막 스택들(261)의 폭은 브리지들(130)의 폭과 거의 동일하다. 개구부(261)의 제1 방향(20)을 따르는 폭인, 한 쌍의 막 스택들(261) 사이의 거리는, 제1 방향(20)을 따르는 브리지들(130) 사이의 거리이다.
[00121] 도 7 및 도 7a-도 7d는, 사전-브리지 스택들(261)로부터 채널 층(204)을 제거하고 채널 층(204)을 절연된 막 스택(260)으로 리세스하여, 절연된 막 스택(260)에 리세스된 채널 층들(270)을 형성한 후의 전자 디바이스를 예시한다. 제거 프로세스는 개구부(263) 및 개구부들(264)을 통해 발생하고, 채널 층들(204)이 제거된 개구부(271)를 남긴다. 채널 층(204)은 당업자에게 알려진 임의의 적절한 기법에 의해 제거될 수 있다. 일부 실시예들에서, 채널 층(204)의 제거는 건식 프로세스 또는 산화 프로세스에 의해 수행된다. 도 7a는, 에칭 프로세스가 사전-브리지 스택들(261)에 개구부들(271)을 형성하기 위해 사전-브리지 스택들(261)로부터 채널 층들(204)을 제거하는 것을 도시한다. 도 7c 및 도 7d는 에칭 프로세스가 채널 층들(204)의 일부를 제거하여, 절연된 막 스택(260)의 측들(265)에, 개구부(271)를 갖는 리세스된 채널 층들(270)을 형성하는 것을 도시한다. 절연된 막 스택(260)의 측들(265)은 도 7d에서 점선들로 도시된다. 도 7b에 도시된 절연된 막 스택(260)의 중심 부분은 변경되지 않는다.
[00122] 채널 층(204)을 리세스하는 프로세스는 도 3에 도시된 바와 같이 활성 구역(115)의 내측 에지를 형성한다. 이러한 방식으로 사용되는 바와 같이, "내측 에지"라는 용어는 제1 방향(20)을 따라 비트 라인(170)에 가장 가까운 활성 구역의 에지를 의미한다. "외측 에지"라는 용어는 제1 방향을 따라 비트 라인(170)으로부터 가장 먼 활성 구역(115)의 에지를 의미한다. 활성 구역(115)의 내측 에지와 외측 에지 사이의 거리는 활성 구역(115)의 길이이다.
[00123] 도 8 및 도 8a-도 8d는 개구부들(263, 264, 271)을 유전체 재료(280)로 충전한 후의 전자 디바이스를 예시한다. 일부 실시예들에서, 유전체 재료는 옥사이드 충전물(oxide fill)이다. 유전체 재료(280)(옥사이드 충전물로 또한 지칭됨)는 개구부들(263, 264)을 통해 증착되어 개구부(271)를 충전한다. 일부 실시예들에서, 유전체 재료(280)는 오버버든(overburden)으로 증착되고, 그런 다음, 유전체 재료가 절연된 막 스택(260)의 최상부 표면과 실질적으로 동일 평면에 있도록 평탄화된다. 하나 이상의 실시예들에서, 옥사이드 충전물은, 옥사이드들, 탄소 도핑된 옥사이드들, 실리콘 옥사이드(SiO), 다공성 실리콘 디옥사이드(SiO2), 실리콘 옥사이드(SiO), 실리콘 나이트라이드(SiN), 실리콘 옥사이드/실리콘 나이트라이드, 카바이드들, 옥시카바이드들, 나이트라이드들, 옥시나이트라이드들, 옥시카보나이트라이드들, 폴리머들, 포스포실리케이트 유리, 플루오로실리케이트(SiOF) 유리, 또는 오가노실리케이트 유리(SiOCH) 중 하나 이상을 포함한다. 유전체 재료(280)는, 원자 층 증착 또는 화학 기상 증착을 포함한(그러나 이에 제한되지 않음), 당업자에게 알려진 임의의 기법에 의해 증착될 수 있다.
[00124] 도 9 및 도 9a-도 9d는 절연된 막 스택(260)에 트렌치(290)를 형성한 후의 전자 디바이스를 예시한다. 트렌치(290)는 제2 방향(30)(Y-축)을 따라 형성되고, 제1 방향(20)을 따라 한 쌍의 사전-브리지 스택들(261) 사이에 포지셔닝된다. 트렌치(290)는 절연된 막 스택(260)을 2개의 절연된 막 스택 섹션들(260a, 260b)로 분리한다. 다음의 설명들에서, 절연된 막 스택(260)은, 구체적으로 달리 언급되지 않는 한, 절연된 막 스택 섹션들(260a, 260b) 둘 모두를 설명하는 데 사용된다. 궁극적으로, 2개의 단위 셀들(105)이 형성되도록, 비트 라인(170)이 트렌치(290)에 형성될 것이다. 트렌치(290)는 당업자에게 알려진 임의의 적절한 기법에 의해 형성될 수 있다. 예컨대, 일부 실시예들에서, 패터닝된 마스크가 적용되고 에칭이 뒤따른다.
[00125] 도 10 내지 도 13에 예시된 C-C 라인은 도 6 내지 도 9의 C-C 라인과 상이하다. 도 6 내지 도 9에 예시된 부분은 도 10 내지 도 13에 설명된 프로세스들에서 변경되지 않은 채로 유지된다. 도 10 및 도 10a-도 10d는 절연된 막 스택(260)으로부터 희생 층(202)의 일부를 제거한 후의 전자 디바이스를 예시한다. 희생 층(202)이 트렌치(290)를 통해 제거되어, 리세스된 희생 층(300)이 형성된다. 리세스된 희생 층(300)을 형성하기 위해 희생 층(202)을 리세스하는 것은, 리세스된 채널 층들(270)의 적어도 하나의 표면(301) 및 단부면(end face)(303)을 노출시킨다. 예시된 실시예에서, 리세스된 채널 층(270)은 2개의 표면들(301, 302) 및 단부면(303)을 갖는다. 희생 층(202)이 리세스될 때, 희생 층(202)의 표면(305)은 제1 방향(20)으로 트렌치(290)로부터 멀어지게 이동하고 워드 라인 개구부(304)를 형성한다. 워드 라인 개구부(304)는 리세스된 희생 층(300)의 표면(305), 리세스된 채널 층(270)의 표면들(301, 302) 및 트렌치(290)에 의해 경계가 정해진다. 희생 층(202)은 당업자에게 알려진 임의의 적절한 기법에 의해 리세스될 수 있다.
[00126] 도 11 및 도 11a-도 11d는 워드 라인 개구부(304)에 게이트 옥사이드 층(140)을 형성한 후의 전자 디바이스를 예시한다. 게이트 옥사이드 층(140)은 당업자에게 알려진 임의의 적절한 기법에 의해 트렌치(290)를 통해 증착된다. 예시된 실시예는 균일한 형상을 갖는 등각성 층으로서 게이트 옥사이드 층(140)을 도시한다. 그러나, 당업자는 이것이 단지 예시를 위한 것이며, 게이트 옥사이드 층(140)이 등방성 방식으로 형성되어 게이트 옥사이드 층(140)이 둥근 외관을 가질 수 있다는 것을 인식할 것이다. 일부 실시예들에서, 게이트 옥사이드 층(140)은 리세스된 채널 층(270)의 표면 상에 등각성 층으로서 선택적으로 증착된다. 일부 실시예들의 게이트 옥사이드 층(140)은 리세스된 채널 층(270)의 단부 표면(303) 상에 형성된다. 일부 실시예들에서, 단부 표면(303) 상에 형성된 게이트 옥사이드 층(140)은, 단부 표면(303)을 노출시키고 표면들(301, 302) 상에 게이트 옥사이드 층(140)을 남기기 위해, 이방성 에칭 프로세스에 의해 제거된다. 일부 실시예들에서, 게이트 옥사이드(140)는 반도체 표면의 산화에 의해 형성된다.
[00127] 하나 이상의 실시예들에서, 게이트 옥사이드 층(140)은 게이트 옥사이드 재료를 포함한다. 하나 이상의 실시예들에서, 게이트 옥사이드 층(140)은 실리콘 옥시나이트라이드(SiON), 실리콘 옥사이드, 또는 하이-k 유전체 재료 중 하나 이상을 포함한다. "실리콘 옥사이드"라는 용어가 게이트 옥사이드 층(140)을 설명하는 데 사용될 수 있지만, 당업자는 본 개시내용이 특정 화학량론으로 제한되지 않음을 인식할 것이다. 예컨대, "실리콘 옥사이드" 및 "실리콘 디옥사이드"라는 용어들 둘 모두는 임의의 적절한 화학량론 비(ratio)로 실리콘 및 산소 원자들을 갖는 재료를 설명하는 데 사용될 수 있다. 본 개시내용에서 열거된 다른 재료들, 예컨대 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 텅스텐 옥사이드, 지르코늄 옥사이드, 알루미늄 옥사이드, 하프늄 옥사이드 등에 대해서도 마찬가지이다.
[00128] 도 12 및 도 12a-도 12d는 워드 라인 개구부(304)에 선택적 라이너(325) 및 전도성 층(120)을 증착한 후의 전자 디바이스를 예시한다. 전도성 층(120)은 외측 단부(121), 및 외측 단부(121)보다 트렌치(290)에 더 가까운 내측 단부(122)를 갖는다. 전도성 층(120)은 전자 디바이스의 워드 라인 및 브리지들(130)을 게이트 옥사이드 층들(140) 상에 형성한다. 예시된 실시예는 균일한 형상을 갖는 등각성 층으로서 선택적 라이너(325)를 도시한다. 그러나, 당업자는 이것이 단지 예시를 위한 것이며, 선택적 라이너(325)가 등방성 방식으로 형성될 수 있다는 것을 인식할 것이다. 도 12a 및 도 12d의 단면도는 브리지들(130)을 예시하고, 도 12b 및 도 12c의 도면은 전도성 층들(120)을 예시한다.
[00129] 하나 이상의 실시예들에서, 워드 라인 금속(112)은 구리(Cu), 코발트(Co), 텅스텐(W), 알루미늄(Al), 루테늄(Ru), 이리듐(Ir), 몰리브덴(Mo), 백금(Pt), 탄탈룸(Ta), 티타늄(Ti), 또는 로듐(Rh) 중 하나 이상을 포함한다. 전도성 층(120)(워드 라인 금속)은, 화학 기상 증착, 물리 기상 증착, 또는 원자 층 증착을 포함한(그러나 이에 제한되지 않음), 당업자에게 알려진 다수의 방법들 중 임의의 방법을 사용하여 증착된다. 일부 실시예들에서, 브리지 섹션(도 12d에 도시됨)은 워드 라인 금속으로 충전된다.
[00130] 본원에서 사용되는 바와 같은 "원자 층 증착" 또는 "순환 증착"은 기판 표면 상에 재료 층을 증착하기 위한 둘 이상의 반응성 화합물들의 순차적인 노출을 지칭한다. 기판, 또는 기판의 일부는 프로세싱 챔버의 반응 구역으로 도입되는 둘 이상의 반응성 화합물들에 개별적으로 노출된다. 시간-도메인 ALD 프로세스에서, 각각의 반응성 화합물에 대한 노출은, 각각의 화합물이 기판 표면 상에 접착하고 그리고/또는 반응하고 그런 다음 프로세싱 챔버로부터 퍼지되는 것을 가능하게 하기 위해, 일정 시간 지연만큼 분리된다. 이러한 반응성 화합물들은 기판에 순차적으로 노출된다고 일컬어진다. 공간적 ALD 프로세스에서, 기판 표면 또는 기판 표면 상의 재료의 상이한 부분들은, 기판 상의 임의의 주어진 포인트가 실질적으로, 하나보다 많은 반응성 화합물에 동시에 노출되지 않게, 2개 이상의 반응성 화합물들에 동시에 노출된다. 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, 이와 관련하여 사용되는 "실질적으로"라는 용어는, 당업자들에 의해 이해될 바와 같이, 확산으로 인해 기판의 작은 부분이 다수의 반응성 가스들에 동시에 노출될 수 있는 가능성이 있고, 그 동시 노출은 의도된 것이 아님을 의미한다.
[00131] 시간-도메인 ALD 프로세스의 일 양상에서, 제1 반응성 가스(즉, 제1 전구체 또는 화합물 A, 예컨대 알루미늄 전구체)가 반응 구역 내로 펄싱된 다음 제1 시간 지연이 뒤따른다. 그 다음으로, 제2 전구체 또는 화합물 B(예컨대, 산화제)가 반응 구역 내로 펄싱된 다음 제2 지연이 뒤따른다. 각각의 시간 지연 동안, 퍼지 가스, 이를테면, 아르곤이, 반응 구역을 퍼지하거나 또는 다른 방식으로 반응 구역으로부터 임의의 잔여 반응성 화합물 또는 반응 부산물들을 제거하기 위해, 프로세싱 챔버 내로 도입된다. 대안적으로, 퍼지 가스는, 반응성 화합물들의 펄스들 사이의 시간 지연 동안 퍼지 가스만이 유동하도록, 증착 프로세스 전체에 걸쳐 연속적으로 유동할 수 있다. 대안적으로, 반응성 화합물들은, 기판 표면 상에 원하는 막 또는 막 두께가 형성될 때까지 펄싱된다. 어느 시나리오에서든, 화합물 A, 퍼지 가스, 화합물 B, 및 퍼지 가스를 펄싱하는 ALD 프로세스는 사이클이다. 사이클은 화합물 A 또는 화합물 B로 시작될 수 있고, 미리 결정된 두께를 갖는 막을 달성할 때까지 사이클의 개개의 순서가 계속될 수 있다.
[00132] 공간적 ALD 프로세스의 실시예에서, 제1 반응성 가스 및 제2 반응성 가스(예컨대, 질소 가스)가 반응 구역에 동시에 전달되지만, 불활성 가스 커튼 및/또는 진공 커튼에 의해 분리된다. 기판은, 기판 상의 임의의 주어진 포인트가 제1 반응성 가스 및 제2 반응성 가스에 노출되도록, 가스 전달 장치에 대해 이동된다.
[00133] 본원에서 사용되는 바와 같이, "화학 기상 증착"은, 기판 표면이 동시에 또는 실질적으로 동시에 전구체들 및/또는 공동-시약들에 노출되는 프로세스를 나타낸다. 본원에서 사용되는 바와 같이, "실질적으로 동시에"는 공동-유동, 또는 전구체들의 노출들 대부분에 대해 중첩이 있는 경우를 나타낸다.
[00134] 비용 효율성 및 막 특성의 다양성으로 인해 PECVD(plasma enhanced chemical vapor deposition)이 박막들을 증착하는 데 널리 사용된다. PECVD 프로세스에서, 예컨대 캐리어 가스(carrier gas)에 비말동반된(entrained) 액상 탄화수소의 증기 또는 가스상(gas-phase) 탄화수소와 같은 탄화수소 소스가 PECVD 챔버 내에 도입된다. 플라즈마-개시 가스, 전형적으로는 헬륨이 또한 챔버 내에 도입된다. 그런 다음, 챔버 내에서 플라즈마가 개시되어, 여기된 CH-라디칼들을 생성한다. 여기된 CH-라디칼들은, 챔버 내에 포지셔닝된 기판의 표면에 화학적으로 결합되어, 그 표면 상에 원하는 막을 형성한다. PECVD 프로세스를 참조하여 본원에서 설명된 실시예들은 임의의 적절한 박막 증착 시스템을 사용하여 수행될 수 있다. 본원에서 설명된 임의의 장치 설명은 예시적인 것이며, 본원에서 설명된 실시예들의 범위를 제한하는 것으로 해석되거나 이해되지 않아야 한다.
[00135] 도 13 및 도 13a-도 13d는 트렌치(290)를 유전체(230)로 충전한 후의 전자 디바이스를 예시한다. 일부 실시예들에서, 유전체(230)는 워드 라인의 내부측에 전기적 경계를 형성한다. 유전체 재료는, 화학 기상 증착, 물리 기상 증착, 또는 원자 층 증착을 포함한(그러나 이에 제한되지 않음), 당업자에게 알려진 다수의 방법들 중 임의의 방법을 사용하여 증착된다. 유전체 재료는 전자 디바이스의 다른 절연 재료들 중 임의의 절연 재료와 동일한 조성일 수 있다. 일부 실시예들에서, 유전체(230)는 유전체 재료(280)와 동일한 재료이다. 일부 실시예들에서, 유전체(230)는 유전체 재료(280)에 비해 에칭 선택적이다. 일부 실시예들에서, 트렌치를 유전체(230)로 충전하기 전에, 리세스된 채널 층(270)의 내측 단부가 도핑되어 소스/드레인 구역(119)을 형성한다.
[00136] 도 14-도 19 각각은 도 13의 라인 B-B를 따라 취해진 전자 디바이스의 도면을 도시한다. 이들 도면들 각각은 제1 방향(20)과 제3 방향(40)에 의해 형성된 평면에서 취해진 슬라이스에서 제2 방향(30)을 따른 도면이다. 도 14는 슬릿 패턴(340)을 형성하기 위해 리세스된 희생 층(300) 및 리세스된 채널 층(270)을 통해 슬릿 패턴(340)을 형성한 후의 전자 디바이스를 예시한다. 슬릿 패턴(340)은 트렌치(290)가 유전체(230)로 충전된 위치의 양측에 형성된다. 이러한 방식으로 사용되는 바와 같이, "양측"은 제1 방향(20)에서 유전체(230)의 일 측에 하나의 슬릿이 형성되고, 제1 방향(20)에서 유전체(230)의 다른 측에 다른 슬릿이 형성된다는 것을 의미한다. 슬릿 패턴(340)은 워드 라인 개구부에 형성된 전도성 층(120)의 외측에 형성된다. 이러한 방식으로 사용되는 바와 같이, "~의 외측"이라는 용어는 슬릿 패턴(340)이 유전체(230)보다는 전도성 층(120)의 반대편 측에 형성된다는 것을 의미한다. 도 14의 예시에서, 유전체(230)는 도면의 중앙에 있고, 전도성 층들(120)은 유전체(230)의 좌측 및 우측에 있고, 슬릿 패턴들(340)은, 도면의 좌측 에지 및 우측 에지; 유전체(230)의 양측 그리고 전도성 층들(120)의 외측에 있다. 슬릿 패턴(340)은 리세스된 채널 층(270)의 측벽(346) 및 리세스된 희생 층(300)의 측벽(342)을 노출시킨다.
[00137] 도 15는 리세스된 채널 층(270)의 일부를 슬릿 패턴(340)을 통해 제거하여 리세스된 채널 층(270)의 측벽(346)을 전도성 층(120) 쪽으로 이동시킨 후의 전자 디바이스를 도시한다. 이 프로세스는 리세스된 채널 층(270)을 슬릿 패턴(340) 측으로부터 리세스한다. 리세스된 채널 층(270)의 일부는 당업자에게 알려진 임의의 적절한 기법에 의해 제거될 수 있다. 리세스된 채널 층(270)의 일부를 제거하는 것은 활성 구역(115) 및 커패시터 개구부(350)를 형성한다. 활성 구역(115)은 커패시터 개구부(350)에 인접한 외측 단부(116) 및 유전체(230)에 인접한 내측 단부(118)를 갖는다. 이 프로세스는 "풀 백(pull back)" 프로세스로 또한 지칭될 수 있다. 하나 이상의 실시예들에서, 채널 층(270)은 폴리-실리콘을 포함하고, 도 15에 도시된 프로세스는 폴리-실리콘 풀 백이다.
[00138] 도 16은 선택적 가스상 도핑 프로세스(gas phase doping process) 후의 전자 디바이스를 도시한다. 가스상 도핑 프로세스는 활성 구역(115)의 외측 에지 상에 도핑된 층(117)을 형성한다. 일부 실시예들에서, 도펀트 소스를 사용하여 활성 구역 재료의 증착 동안 도핑이 수행된다. 예컨대, PSG(phosphorous doped silica glass) 또는 BPSG(boron phosphorous doped glass)가 재료 내로 확산된다. 일부 실시예들에서, 도핑된 층(117)은 두께가 1 내지 20 nm의 범위에 있다(활성 구역(115)의 외측 에지로부터 비트 라인 쪽으로 측정됨).
[00139] 도 17은 커패시터 개구부(350)를 도시하는, 도 16의 구역(17)의 확대도를 도시한다. 도 18에 도시된 바와 같이, 일부 실시예들에서, 커패시터(180)가 커패시터 개구부(350)에서, 리세스된 채널 층(115)에 인접하게 형성된다. 일부 실시예들에서, 커패시터(180)는, 먼저 커패시터 개구부(350)에 하부 전극(186)을 증착함으로써 형성된다. 최하부 전극 또는 최하부 콘택으로 또한 지칭되는 하부 전극(186)은 당업자에게 알려진 임의의 적절한 기법에 의해 형성될 수 있다. 일부 실시예들에서, 하부 전극(186)은 원자 층 증착에 의해 증착된 등각성 막이다. 하나 이상의 실시예들에서, 하부 전극(186)은 질소(N), 구리(Cu), 코발트(Co), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 니켈(Ni), 루테늄(Ru), 은(Ag), 금(Au), 이리듐(Ir), 탄탈룸(Ta), 또는 백금(Pt) 중 하나 이상으로부터 선택된 재료를 포함한다. 일부 실시예들에서, 커패시터는 최하부 전극, 커패시터 유전체 및 최상부 전극을 포함한다. 일부 실시예들에서, 커패시터는 이중층을 포함한다. 예컨대, 최상부 전극과 티타늄 나이트라이드 더하기(plus) 실리콘 게르마늄 이중층이다.
[00140] 하이-k 유전체(184)가 커패시터 개구부(350) 내의 하부 전극(186) 상에 증착된다. 일부 실시예들의 하이-k 유전체(184)는 하프늄 옥사이드를 포함한다. 일부 실시예들에서, 하이-k 유전체(184)는 원자 층 증착에 의해 등각성 막으로서 증착된다. 최상부 전극(182)이 커패시터 개구부(350)에서 하이-k 유전체(184) 내에 형성된다. 최상부 콘택 또는 상부 전극으로 또한 지칭되는 최상부 전극(182)은 당업자에게 알려진 임의의 적절한 기법에 의해 형성될 수 있다. 하나 이상의 실시예들에서, 최상부 전극(182)은, 질소(N), 구리(Cu), 코발트(Co), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 니켈(Ni), 루테늄(Ru), 은(Ag), 금(Au), 이리듐(Ir), 탄탈룸(Ta), 또는 백금(Pt) 중 하나 이상을 포함하는 전도성 재료를 포함한다. 일부 실시예들에서, 최상부 전극(182)의 형성 후에 커패시터 개구부(350)에 남아 있는 어떤 개방 공간이든 충전하기 위해 유전체(188)가 증착된다. 일부 실시예들의 유전체(188)는 단락을 방지하기 위해, 인접한 단위 셀들로부터 개별 단위 셀들을 분리한다.
[00141] 도 19는 확장된 커패시터 개구부(351)를 생성하기 위해 커패시터를 형성하기 전에 커패시터 개구부(350)가 확장되는, 본 개시내용의 다른 실시예의 구역(17)을 예시한다. 커패시터 개구부(350)는 당업자에게 알려진 임의의 적절한 기법에 의해 확장될 수 있다. 커패시터 개구부(350)가 확장된 후, 도 20에 도시된 바와 같이, 커패시터(180)가 내부에 형성된다. 일부 실시예들의 커패시터 개구부는 절연 층(활성 구역들 사이의 층)의 두께의 일정 퍼센티지만큼 확장된다. 일부 실시예들에서, 커패시터는 (최상부 및 최하부 확장의 조합으로서 측정된) 절연 층의 두께의 10% 내지 80%의 범위의 양만큼 확장된다. 일부 실시예들에서, 커패시터는 20% 내지 75%의 범위 또는 30% 내지 60%의 범위의 양만큼 확장된다. 일부 실시예들의 커패시터 개구부(350)는 제2 방향(30)(Y-축) 및 제3 방향(40)(Z-축)으로 확장된다. 일부 실시예들에서, 커패시터 개구부(350)는 희석 HF(물에서 ~1% HF) 습식 에칭을 사용하여 확장된다. 일부 실시예들에서, 커패시터 개구부를 확장시키는 것은 1% 내지 85%의 범위, 또는 5% 내지 80%의 범위, 또는 10% 내지 75%의 범위, 또는 20% 내지 60%의 범위의 커패시터 표면적의 증가를 유발한다.
[00142] 도 21은 도 16의 구역(21)의 부분도를 예시한다. 도 22는 활성 구역(115)을 형성하는 리세스된 채널 층들 사이에 비트 라인 홀(360)(비트 라인 개구부로 또한 지칭됨)을 형성한 후의 전자 디바이스를 도시한다. 일부 실시예들에서, 전자 디바이스는 복수의 비트 라인 홀들(360)을 형성하도록 패터닝된다. 비트 라인 홀(360)은 당업자에게 알려진 임의의 적절한 프로세스에 의해 형성될 수 있다. 일부 실시예들에서, 비트 라인 홀(360)은, 패터닝된 하드 마스크를 포지셔닝하고 하드 마스크를 통해 유전체(230)를 에칭함으로써 형성된다.
[00143] 예시된 실시예에서, 소스/드레인 구역(119)이 활성 구역(115)의 내측 단부 상에 형성된다. 일부 실시예들에서, 소스/드레인 구역(119)은 단부면(303)을 도펀트 가스에 노출시킴으로써 형성된다. 소스/드레인 구역(119)은 당업자에게 알려진 임의의 적절한 기법에 의해 형성될 수 있다.
[00144] 도 23은 비트 라인 홀(360)에 비트 라인(365)을 증착한 후의, 도 16의 구역(21)의 부분도를 도시한다. 예시된 실시예에서, 비트 라인(365)은 선택적 비트 라인 라이너(370)(비트 라인 장벽층으로 또한 지칭됨) 및 비트 라인 금속(375)을 포함한다.
[00145] 선택적 비트 라인 라이너(370)는 당업자에게 알려진 임의의 적절한 기법에 의해 증착된 임의의 적절한 재료로 제조될 수 있다. 일부 실시예들에서, 비트 라인 라이너(370)는 복수의 비트 라인 홀들(360)에 등각성으로 증착되고, 유전체의 노출된 표면(231) 및 활성 재료(115)의 단부면(303)(또는 노출된 표면) 상에 증착된다. 예시된 실시예에서, 비트 라인 라이너(370)는 활성 재료(115)의 내측 단부의 소스/드레인 구역(119) 상에 증착된다. 비트 라인 라이너(370)는 티타늄 나이트라이드(TiN) 또는 탄탈룸 나이트라이드(TaN)를 포함한(그러나 이에 제한되지 않음) 임의의 적절한 재료일 수 있다. 일부 실시예들에서, 선택적 비트 라인 라이너(370)는 티타늄 나이트라이드(TiN)를 포함하거나 또는 필수구성으로 포함(consist essentially of)한다. 이러한 방식으로 사용되는 바와 같이, "~을 필수구성으로 포함하는"이라는 용어는, 막 조성의 대략 95%, 98%, 99% 또는 99.5% 이상이 명시된 종이라는 것을 의미한다. 일부 실시예들에서, 선택적 비트 라인 라이너(370)는 탄탈룸 나이트라이드(TaN)를 포함하거나 또는 필수구성으로 포함한다. 일부 실시예들에서, 비트 라인 라이너(370)는 등각성 층이다. 일부 실시예들에서, 비트 라인 라이너(370)는 원자 층 증착에 의해 증착된다.
[00146] 일부 실시예들에서, 비트 라인 금속(375)은 텅스텐 실리사이드(WSi), 텅스텐 나이트라이드(WN), 또는 텅스텐(W) 중 하나 이상을 포함하거나 또는 필수구성으로 포함한다. 비트 라인 금속(375)은 당업자에게 알려진 임의의 적절한 기법에 의해 증착될 수 있고, 임의의 적절한 재료일 수 있다. 하나 이상의 실시예들에서, 비트 라인 금속(375)을 형성하는 것은 비트 라인 금속(375)을 증착하기 전에 비트 라인 금속 시드 층(도시되지 않음)을 형성하는 것을 더 포함한다.
[00147] 본 개시내용의 일부 실시예들은, 개선된 프로세스 제어들을 위한 ESL(etch stop layer)을 포함하는 전자 디바이스들에 관한 것이다. 도 24 내지 도 33은 도 3에 예시된 전자 디바이스와 유사한 전자 디바이스의 개략적인 단면도들을 도시한다. 당업자는 도 26-도 33에 설명된 프로세스와 도 5-도 23에 설명된 프로세스 사이의 유사성들을 인식할 것이다. 도 24의 도면은 제1 방향(20)(X-축)과 제3 방향(40)(Z-축)에 의해 형성된 평면에서 바라본 제2 방향(30)(Y-축)을 따라 취해진다. 도 25는 도 24로부터의 구역(25)의 확대도를 도시한다.
[00148] 예시된 실시예에서, 에칭 스톱 층(410)은 활성 구역(115)의 외측 단부(116)에 인접한다. 에칭 스톱 층(410)은 제3 방향(40)(Z-축)을 따라 커패시터의 하부 전극(186)에 인접하고 제3 방향(40)(Z-축)을 따라 활성 구역(115)의 외측 단부(116)에 인접한다. 일부 실시예들의 에칭 스톱 층(410)은 제3 방향(40)(Z-축)을 따라 도핑된 층(117)에 인접하고 제3 방향(40)(Z-축)을 따라 활성 구역(115)의 외측 단부(116)에 인접한다. 일부 실시예들에서, 에칭 스톱 층(410)은 제3 방향(40)(Z-축)을 따라 커패시터의 하부 전극(186) 및 도핑된 층(117)에 인접한다. 일부 실시예들에서, 제1 방향(20)을 따라 커패시터(186)와 활성 구역(115)의 외측 단부(116)(및/또는 도핑된 구역(117)) 사이의 구역에는 에칭 스톱 층(410)이 실질적으로 없다. 이러한 방식으로 사용되는 바와 같이, "실질적으로 없는"이라는 용어는 에칭 스톱 층(410)이 제1 방향(20)(X-축)을 따라 활성 구역(115)과 하부 전극(186) 사이의 면적의 25%, 20%, 10% 또는 5% 미만을 차지함을 의미한다.
[00149] 본 개시내용의 하나 이상의 실시예들은 도 24의 전자 디바이스를 제조하는 방법들에 관한 것이다. 도 26은, 교번하는 희생 층들(202)과 대체 채널 층들(420)의 스택을 관통해 트렌치(290)가 형성된 전자 디바이스의 실시예를 도시한다. 일부 실시예들의 대체 채널들(420)은 도 5-도 23에 도시된 채널 층들(204)과 동일한 재료이다. 일부 실시예들에서, 대체 채널 층들(420)은 도 5-도 23에 도시된 채널 층들(204)과 상이한 재료이다. 대체 채널 층들(420)의 재료는 설명된 프로세스 흐름에 영향을 미치지 않는다.
[00150] 트렌치(290)를 형성한 후, 도 26에 도시된 바와 같이, 대체 채널 층들(420)은 리세스되어, 도시된 바와 같이 리세스된 대체 채널 층들(420)을 그리고 제3 방향(40)(Z-축)으로 인접한 희생 층들(202)(2개가 있다면) 사이에 개구부(425)를 형성한다. 대체 채널 층들은 최종 전자 디바이스에서 미리 결정된 길이의 활성 재료를 형성하기에 충분한 깊이까지 리세스된다. 예시된 실시예에서, 개구부(425)는 트렌치(290) 및 리세스된 대체 채널 층들(420)의 내측 단부(422)에 의해 제1 방향(20)(X-축)을 따라 경계가 정해지며, 위와 아래의 희생 층들(202)의 노출된 표면들(203)에 의해 제3 방향(40)(Z-축)을 따라 경계가 정해진다.
[00151] 개구부들(425)을 형성한 후, 도 27에 도시된 바와 같이, 희생 층들(202)의 노출된 희생 표면들(203) 및 리세스된 대체 채널 층들(420)의 내측 단부(422) 상에 에칭 스톱 층(410)이 형성된다. 에칭 스톱 층(410)의 일부(432)는 희생 층(202)의 표면(203) 상에 있고, 에칭 스톱 층(410)의 단부 벽(411)은 리세스된 대체 채널 층(420)의 내측 단부(422) 상에 형성된다. 개구부(425)는 유지되고 에칭 스톱 층(410)에 의해 경계가 정해진다. 일부 실시예들의 개구부(425)의 크기는, 에칭 스톱 층(410)을 형성한 후에 증가되거나, 감소되거나 또는 동일하게 유지된다. 에칭 스톱 층(410)은 당업자에게 알려진 임의의 적절한 프로세스에 의해 형성된 임의의 적절한 재료일 수 있다. 일부 실시예들의 에칭 스톱 층(410)은 희생 층들(202) 및 대체 채널 층들(420)에 비해 에칭 선택적인 재료이다. 일부 실시예들에서, 에칭 스톱 층(410)은 원자 층 증착에 의해 증착된 등각성 막이다.
[00152] 일부 실시예들에서, 개구부(425)는 에칭 스톱 층(410)을 증착하기 전에 당업자에게 알려진 임의의 적절한 기법에 의해 확장된다. 개구부(425)의 크기는 미리 결정된 치수들을 갖는 활성 재료(115)를 제공하도록 조정될 수 있다.
[00153] 도 28은 에칭 스톱 층(410) 내의 개구부(425) 내에 활성 재료(115)를 증착한 후의, 도 27의 전자 디바이스를 도시한다. 활성 재료(115)는 제1 방향(20)(X-축)을 따라 트렌치(290)의 양측에 한 쌍의 채널 층들(204)을 형성한다.
[00154] 도 29는 도 10b에 도시된 것과 유사한 리세스된 희생 층(300)을 형성하기 위해 희생 층(202)의 일부를 제거한 후의, 도 28의 전자 디바이스를 도시한다.
[00155] 일부 실시예들에서, 희생 층(202)은, 에칭 스톱 층(410)을 형성하기 전에 대체 채널 층들(420)이 리세스된 깊이보다 얕은 깊이까지 리세스된다. 일부 실시예들에서, 희생 층(202)은, 리세스된 대체 채널 층(420)의 표면(422) 상의 에칭 스톱 층(410)의 단부 벽(411) 부분이 노출되지 않을 정도로 충분한 깊이보다 얕은 깊이까지 리세스된다. 일부 실시예들에서, 리세스된 희생 층(300)의 표면(305)은 제1 방향(20)(X-축)을 따라 에칭 스톱 층(410)의 단부 벽(411)보다 트렌치(290)에 더 가까운 5 nm 내지 20 nm의 범위에 있다. 일부 실시예들에서, 리세스된 희생 층(300)의 표면(305)은 제1 방향(20)(X-축)을 따라 활성 재료(115)의 외측 단부(116)보다 트렌치(290)에 더 가까운 5 nm 내지 20 nm의 범위에 있다.
[00156] 일부 실시예들에서, 도 29에 도시된 바와 같이, 희생 층(202)의 표면(203) 상의 에칭 스톱 층(410)의 일부(432)가 제거된다. 일부 실시예들에서, 에칭 스톱 층(410)의 일부(432)는 리세스된 희생 층(300)을 형성하기 위해 희생 층(202)을 리세스하는 것과 동시에 제거된다. 일부 실시예들에서, 에칭 스톱 층(410)의 일부(432)를 제거하는 것은 희생 층(202)을 리세스하는 것과는 별도로 수행되어서, 리세스된 희생 층(300)이 형성된 다음 에칭 스톱 층(410)의 일부(432)의 제거가 뒤따른다.
[00157] 도 30은, 활성 재료(115) 상에 게이트 옥사이드(140)를 형성하고, 리세스된 희생 층(300)에 의해 형성된 개구부(435)에 선택적 라이너(325)를 형성하고, 선택적 라이너(325) 내에 전도성 층(120)을 형성한 후의, 도 29의 전자 디바이스를 도시한다.
[00158] 도 31은, 도 13-도 16과 관련하여 설명된 것과 유사한 하나 이상의 프로세스들에서, 트렌치(290)를 유전체(230)로 충전하고, 슬릿 패턴(340)을 형성하고, 슬릿 패턴(340)을 통해 대체 채널 층들(420)을 제거한 후의, 도 30의 전자 디바이스를 도시한다. 대체 채널 층들(420)을 제거한 후, 커패시터 개구부(350)가 형성된다. 커패시터 개구부(350)의 내측 단부(352)(슬릿 패턴으로부터 가장 먼 단부)는 에칭 스톱 층(410)의 단부 벽(411)에 의해 경계가 정해진다.
[00159] 도 32는 커패시터 개구부(350)의 내측 단부(352)로부터 에칭 스톱 층(410)의 단부 벽(411)을 제거한 후의, 도 31의 전자 디바이스를 도시한다. 에칭 스톱 층(410)을 제거하는 것은 활성 재료(115)의 외측 단부(116)를 노출시킨다. 일부 실시예들에서, 에칭 스톱 층(410)의 부분들은 커패시터 개구부(350)의 내측 단부(352)의 위 및 아래에 (제3 방향(40)에 대해) 남아 있다. 일부 실시예들에서, 에칭 스톱 층(410)의 부분들은 활성 재료(115)의 외측 단부(116)와 커패시터 개구부(350) 사이의 계면에 걸쳐 있다(straddle).
[00160] 도 33은 도핑된 층(117)을 형성하기 위해 커패시터 개구부(350)를 통해 활성 재료(115)의 외측 단부(116)를 도핑한 후의, 도 32의 전자 디바이스를 도시한다. 일부 실시예들의 프로세스는, 도 24에 도시된 바와 같이 최종 디바이스에 남아 있는 에칭 스톱 층(410)과 함께, 도 16 내지 도 23과 관련하여 예시되고 설명된 바와 같이 진행된다. 일부 실시예들에서, 커패시터 개구부(350)는 도 19 및 도 20과 관련하여 논의된 것과 유사하게 확장된다.
[00161] 도 34는 본 개시내용의 하나 이상의 실시예에 따른 전자 디바이스(500)를 도시한다. 디바이스(500)는 도 3의 디바이스와 유사하며, 제3 방향(40)(Z-축)을 따른 에칭 스톱 재료(410) 형태가 추가된다. 에칭 스톱 재료(410)는 커패시터 개구부(350)의 내측 단부(352)와 동등한 포지션에서 디바이스(500)를 통해 연장된다. 일부 실시예들의 에칭 스톱 재료(410)는 전기 단락을 방지하기 위해 유전체 재료를 포함한다. 에칭 스톱 재료(410)는 절연체 층들(206) 및 리세스된 희생 층(300)을 통과한다. 일부 실시예들에서, 에칭 스톱 재료(410)는 제1 방향(20)(X-축)을 따른 절연체 층들(206) 및 리세스된 희생 층(300)의 연속성을 차단한다.
[00162] 본 개시내용의 일부 실시예들은 전자 디바이스(500)를 형성하는 방법들에 관한 것이다. 도 35-도 39는 하나 이상의 실시예에 따른 방법을 예시하는 단면도들을 제공한다. 디바이스(500)를 형성하는 프로세스는 도 5-도 23에 예시된 것과 유사하며, 차이들을 가리키기 위해, 프로세스를 따르는 몇몇 지점들이 예시된다.
[00163] 도 35는 제3 방향(40)(Z-축)을 따라 스택을 관통해 형성된 ESL(etch stop layer) 개구부(405)를 갖는, 도 5의 것과 유사한 막들의 스택을 도시한다. ESL 개구부(405)는 에칭 스톱 재료(410)로 충전된다. 에칭 스톱 재료(410)는 당업자에게 알려진 임의의 적절한 기법에 의해 증착된 임의의 적절한 재료일 수 있다. 일부 실시예들에서, 도면들에 도시된 바와 같이, ESL 개구부(405)는, 제1 방향(20)(X-축)으로, 트렌치(290)가 형성될 지점의 양측에 형성된다.
[00164] 도 36은 도 9, 도 9a-도 9d, 도 10 및 도 10a-도 10d의 것들과 유사한 프로세스들 후의, 도 35의 전자 디바이스를 도시한다. 일부 실시예들의 트렌치(290)는 제1 방향(20)(X-축)을 따라 2개의 ESL 개구부들(405) 사이의 중간 쯤에 형성된다.
[00165] 희생 층(202)이 에칭되어, 리세스된 희생 층(300)을 형성한다. 일부 실시예들에서, 에칭 프로세스는 리세스된 희생 층(300)의 표면(305)을, 트렌치(290)로부터 ESL 개구부(405)까지의 거리보다 짧은 거리만큼, 트렌치(290)로부터 멀어지게 이동시킨다. 일부 실시예들에서, 에칭 프로세스는 표면(305)을 에칭 스톱 재료(410)로 이동시킨다.
[00166] 도 37은 도 11-도 13(a-d 하위 도면들을 포함함)의 것들과 유사한 프로세스들 후의, 도 36의 전자 디바이스를 도시한다. 전도성 층(120), 선택적 라이너(325), 게이트 옥사이드(140) 및 유전체(230)가 형성된다. 예시된 실시예는 또한, 활성 재료(115)의 내측 단부 상에 소스/드레인 구역(119)의 형성을 포함한다.
[00167] 도 38은 도 14-도 16(a-d 하위 도면들을 포함함)의 것들과 유사한 프로세스들 후의, 도 37의 전자 디바이스를 도시한다. 슬릿 패터닝(340) 및 에칭 프로세스들은 커패시터 개구부(350)를 생성한다. 커패시터 개구부(350)의 내측 벽인 리세스된 채널 층의 측벽(346)은 ESL 개구부(405)의 에칭 스톱 재료(410)로 이동된다.
[00168] 도 39는 커패시터 개구부(350)를 통해 에칭 스톱 재료(410)를 제거한 후의, 도 38의 전자 디바이스를 도시한다. 활성 재료(115)의 외측 단부(116)는 선택적으로 도핑되어 도핑된 구역(119)을 형성한다. 일부 실시예들의 프로세스 흐름은, 도 17-도 20에 설명된 것들과 유사한 프로세스들을 따르는 커패시터의 형성 및 도 21-도 23에 설명된 것들과 유사한 프로세스들을 따르는 비트 라인(375)의 형성으로 종료된다.
[00169] "밑", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어들은, 도면들에 예시된 바와 같은 하나의 엘리먼트 또는 피처의, 다른 엘리먼트(들) 또는 피처(들)에 대한 관계를 설명하기 위한 설명의 용이함을 위해 본원에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 묘사된 배향에 추가하여, 사용 또는 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된 것임이 이해될 것이다. 예컨대, 도면들의 디바이스가 뒤집힌 경우, 다른 엘리먼트들 또는 피처들 "아래" 또는 "밑"에 있는 것으로 설명된 엘리먼트들은 다른 엘리먼트들 또는 피처들 "위"에 배향될 것이다. 따라서, "아래"라는 예시적인 용어는 위 및 아래의 배향 둘 모두를 포함할 수 있다. 디바이스는 다르게 배향될 수 있고(90도 회전되거나 또는 다른 배향들에 있음), 본원에서 사용된 공간적으로 상대적인 설명자들은 그에 따라 해석될 수 있다.
[00170] 본원에서 논의된 재료들 및 방법들을 설명하는 맥락에서(특히 다음의 청구항들의 맥락에서) 단수표현들 및 유사한 지시 대상들의 사용은, 본원에서 달리 지시되거나 또는 문맥상 명백하게 모순되지 않는 한, 단수형 및 복수형 둘 모두를 커버하는 것으로 해석되어야 한다. 본원에서 달리 지시되지 않는 한, 본원에서 값들의 범위들의 언급은 단지, 범위 내에 속하는 각각의 개별 값을 개별적으로 언급하는 약칭 방법(shorthand method)으로서의 역할을 하도록 의도될 뿐이며, 각각의 개별 값은, 각각의 개별 값이 마치 본원에서 개별적으로 언급된 것처럼 본 명세서에 포함된다. 본원에서 설명된 모든 방법들은 본원에서 달리 지시되거나 아니면 문맥상 명백하게 모순되지 않는 한, 임의의 적절한 순서로 수행될 수 있다. 본원에서 제공된 임의의 그리고 모든 예들, 또는 예시적인 언어(예컨대, "이를테면")의 사용은 단지 재료들 및 방법들을 더 자명하게 하기 위한 것일 뿐이며, 달리 청구되지 않는 한 본 발명의 범위를 제한하지 않는다. 본 명세서의 어떤 언어도, 임의의 청구되지 않은 엘리먼트를 개시된 재료들 및 방법들의 실시에 필수적인 것으로서 나타내는 것으로 해석되어서는 안 된다.
[00171] 본 명세서 전반에 걸쳐 "일 실시예", "특정 실시예들", "하나 이상의 실시예들" 또는 "실시예"에 대한 언급은, 실시예와 관련하여 설명된 특정 특징, 구조, 재료, 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 위치들에서의 "하나 이상의 실시예들에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 출현들은 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 하나 이상의 실시예들에서, 특정 특징들, 구조들, 재료들, 또는 특성들은 임의의 적절한 방식으로 조합될 수 있다.
본원의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 이러한 실시예들은 단지 본 개시내용의 원리들 및 애플리케이션들을 예시하는 것임이 이해되어야 한다. 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 이루어질 수 있음이 당업자들에게 자명할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 그 등가물들의 범위 내에 있는 수정들 및 변형들을 포함하는 것으로 의도된다.

Claims (20)

  1. 메모리 디바이스로서,
    제1 방향, 제2 방향 및 제3 방향을 따라 이격된 복수의 활성 구역들;
    복수의 전도성 층들 ― 상기 복수의 전도성 층들은, 적어도 하나의 전도성 층이 상기 제3 방향을 따라 상기 활성 구역들 각각의 적어도 하나의 측에 인접하도록 배열됨 ―; 및
    상기 제2 방향을 따라 연장되고 그리고 각각의 전도성 층을 하나 이상의 인접한 전도성 층에 연결하는 전도성 브리지를 포함하는,
    메모리 디바이스.
  2. 제1 항에 있어서,
    상기 활성 구역과 상기 전도성 층 사이의 게이트 옥사이드 층을 더 포함하는,
    메모리 디바이스.
  3. 제1 항에 있어서,
    상기 제1 방향을 따라 상기 활성 구역들의 측에 있는 커패시터를 더 포함하며,
    상기 커패시터는 상기 전도성 층들 또는 상기 전도성 브리지와 직접 접촉하지 않는,
    메모리 디바이스.
  4. 제3 항에 있어서,
    상기 커패시터는, 상기 활성 구역과 접촉하는 하부 전극, 상기 하부 전극에 인접하고 그리고 상기 하부 전극의 반대편 측에 있는 하이-k 유전체, 및 상기 하이-k 유전체에 인접하고 그리고 상기 하부 전극의 반대편 측에 있는 상부 전극을 포함하는,
    메모리 디바이스.
  5. 제1 항에 있어서,
    상기 활성 구역은 트랜지스터를 포함하는,
    메모리 디바이스.
  6. 제1 항에 있어서,
    상기 활성 구역들 중 적어도 일부는 자신에 인접한 하나의 전도성 층을 갖는,
    메모리 디바이스.
  7. 제1 항에 있어서,
    상기 활성 구역들 각각은 상기 제3 방향을 따라 상기 활성 구역의 양측에 전도성 층을 갖는,
    메모리 디바이스.
  8. 제1 항에 있어서,
    상기 제3 방향을 따라 이격된 상기 활성 구역들에 인접하게 상기 제3 방향을 따라 연장되는 비트 라인을 더 포함하는,
    메모리 디바이스.
  9. 메모리 디바이스로서,
    복수의 쌍들의 활성 구역들 ― 상기 쌍들은 제1 방향, 제2 방향 및 제3 방향을 따라 이격됨 ―;
    상기 제1 방향으로 이격된 쌍들의 활성 구역들 사이에서 상기 제3 방향을 따라 연장되는 복수의 비트 라인들;
    복수의 전도성 층들 ― 상기 복수의 전도성 층들은, 적어도 하나의 전도성 층이 상기 활성 구역들 각각의 적어도 하나의 측에 인접하도록 배열되고, 상기 적어도 하나의 측은 상기 제3 방향을 따라 상기 활성 구역에 대해 로케이팅됨 ―; 및
    상기 제2 방향을 따라 연장되어, 각각의 전도성 층을 하나 이상의 인접한 전도성 층에 연결하는 전도성 브리지를 포함하는,
    메모리 디바이스.
  10. 제9 항에 있어서,
    상기 활성 구역들과 상기 전도성 층들 사이의 게이트 옥사이드 층을 더 포함하는,
    메모리 디바이스.
  11. 제9 항에 있어서,
    상기 제1 방향을 따라 상기 비트 라인 반대편의, 상기 활성 구역들의 측에 있는 커패시터를 더 포함하며,
    상기 커패시터는 상기 전도성 층들 또는 상기 전도성 브리지와 직접 접촉하지 않는,
    메모리 디바이스.
  12. 제11 항에 있어서,
    상기 커패시터는, 상기 활성 구역과 접촉하는 하부 전극, 상기 하부 전극에 인접하고 그리고 상기 하부 전극의 반대편 측에 있는 하이-k 유전체, 및 상기 하이-k 유전체에 인접하고 그리고 상기 하부 전극의 반대편 측에 있는 상부 전극을 포함하는,
    메모리 디바이스.
  13. 제12 항에 있어서,
    상기 활성 구역은 트랜지스터를 포함하고, 그리고 상기 제3 방향을 따라 상기 전도성 층들과 상기 트랜지스터 사이에 게이트가 있는,
    메모리 디바이스.
  14. 제13 항에 있어서,
    상기 트랜지스터는 상기 제1 방향을 따라 50 nm 내지 300 nm의 범위의 길이를 갖고, 그리고 상기 전도성 브리지는 상기 제1 방향을 따라 5 nm 내지 180 nm의 범위의 길이를 갖고, 상기 브리지 길이는 상기 트랜지스터 길이보다 더 짧은,
    메모리 디바이스.
  15. 메모리 디바이스를 형성하는 방법으로서,
    희생 층 및 채널 층을 포함하는 막들의 스택을 패터닝하여, 제1 방향을 따라 분리된 한 쌍의 사전-브리지 스택들 및 상기 제1 방향을 따라 연장되는 절연된 막 스택을 형성하고 ― 상기 사전-브리지 스택들은 제2 방향을 따라 상기 절연된 막 스택의 양측에 형성됨 ―, 그리고 상기 제1 방향을 따라 상기 사전-브리지 스택들 사이에 개구부를 생성하고 그리고 상기 사전-브리지 스택들 외측에 개구부들을 생성하고, 그리고 상기 제2 방향을 따라 상기 절연된 막 스택과 인접한 막 스택 사이에 갭을 생성하는 단계;
    상기 사전-브리지 스택들로부터 상기 채널 층을 제거하고 상기 개구부들을 통해 상기 절연된 막 스택으로 상기 채널을 리세스하여, 상기 절연된 막 스택에 리세스된 채널 층들을 형성하는 단계;
    상기 개구부들 및 리세스된 채널 층들을 유전체로 충전(filling)하는 단계;
    상기 제2 방향을 따라 상기 절연된 막 스택에 트렌치를 형성하는 단계 ― 상기 트렌치는 상기 제1 방향을 따라 상기 한 쌍의 사전-브리지 스택들 사이에 형성됨 ―;
    상기 트렌치를 통해 상기 절연된 막 스택으로부터 상기 희생 층의 일부를 제거하여, 워드 라인 개구부 및 리세스된 희생 층 표면을 갖는 리세스된 희생 층을 형성하고, 그리고 상기 채널 층의 표면을 노출시키는 단계;
    상기 트렌치를 통해 노출된 상기 채널 층의 표면 상의 워드 라인 개구부에 게이트 옥사이드 층을 형성하는 단계;
    상기 게이트 옥사이드 층 상의 워드 라인 개구부에 전도성 층을 증착하는 단계;
    상기 트렌치를 유전체로 충전하는 단계;
    상기 희생 층 및 채널 층을 통해 슬릿 패턴을 형성하는 단계 ― 상기 슬릿 패턴은, 상기 트렌치가 형성된 위치의 양측 및 상기 워드 라인 개구부의 전도성 층 외측에 형성되고, 상기 슬릿 패턴은 상기 채널 층의 측벽 및 상기 희생 층의 측벽을 노출시킴 ―;
    상기 슬릿 패턴을 통해 채널 층의 일부를 제거하여, 상기 희생 층 및 리세스된 채널 층의 면(face)을 노출시키는 커패시터 개구부를 형성하는 단계; 및
    상기 커패시터 개구부에, 상기 리세스된 채널 층에 인접하게 커패시터를 형성하는 단계를 포함하는,
    메모리 디바이스를 형성하는 방법.
  16. 제15 항에 있어서,
    상기 커패시터를 형성하기 전에 상기 커패시터 개구부를 확장시키는 단계를 더 포함하는,
    메모리 디바이스를 형성하는 방법.
  17. 제15 항에 있어서,
    상기 커패시터는,
    상기 희생 층 및 상기 리세스된 채널 층의 면 상의 커패시터 개구부에 하부 전극을 증착하고;
    상기 하부 전극 상에 하이-k 유전체를 증착하고; 그리고
    상기 하이-k 유전체 상에 최상부 전극을 증착함으로써
    형성되는,
    메모리 디바이스를 형성하는 방법.
  18. 제17 항에 있어서,
    상기 리세스된 채널 층들 사이의 유전체를 관통해 비트 라인 홀을 개방하는 단계; 및
    상기 비트 라인 홀에 비트 라인을 증착하는 단계를 더 포함하는,
    메모리 디바이스를 형성하는 방법.
  19. 제15 항에 있어서,
    상기 트렌치를 통해 상기 희생 층의 일부를 제거한 후에 그리고 상기 게이트 옥사이드를 형성하기 전에,
    상기 방법은,
    상기 리세스된 채널 및 노출된 희생 층 표면들 상에 제1 희생 막을 형성하는 단계;
    상기 제1 희생 막 상에 활성 재료(active material)를 증착하여 한 쌍의 리세스된 채널 층들을 형성하는 단계; 및
    상기 희생 층의 일부 및 상기 제1 희생 막의 일부를 제거하여 상기 한 쌍의 리세스된 채널 층들을 노출시키는 단계를 더 포함하는,
    메모리 디바이스를 형성하는 방법.
  20. 제15 항에 있어서,
    한 쌍의 개구부들 사이에 상기 트렌치를 형성하기 전에,
    상기 방법은,
    희생 층 및 채널 층을 통해 연장되는 한 쌍의 ESL 개구부들을 형성하는 단계 ― 상기 한 쌍의 ESL 개구부들은 상기 한 쌍의 개구부들 외측에 로케이팅됨 ―;
    상기 ESL 개구부 내에 에칭 스톱 재료를 증착하여, 상기 희생 층 및 상기 채널 층을 통해 연장되는 에칭 스톱 층을 형성하는 단계를 더 포함하는,
    메모리 디바이스를 형성하는 방법.
KR1020210018471A 2020-02-10 2021-02-09 3d dram 구조들 및 제조 방법들 KR20210102094A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US202062972215P 2020-02-10 2020-02-10
US62/972,215 2020-02-10

Publications (1)

Publication Number Publication Date
KR20210102094A true KR20210102094A (ko) 2021-08-19

Family

ID=77178513

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210018471A KR20210102094A (ko) 2020-02-10 2021-02-09 3d dram 구조들 및 제조 방법들

Country Status (6)

Country Link
US (2) US11587930B2 (ko)
JP (1) JP2023512561A (ko)
KR (1) KR20210102094A (ko)
CN (1) CN115088073A (ko)
TW (2) TWI817083B (ko)
WO (1) WO2021162856A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230141326A (ko) * 2022-03-31 2023-10-10 서울시립대학교 산학협력단 3차원 적층형 디램 어레이 및 그 제조방법

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11764058B2 (en) * 2021-09-28 2023-09-19 Applied Materials, Inc. Three-color 3D DRAM stack and methods of making
KR20230069690A (ko) * 2021-11-12 2023-05-19 삼성전자주식회사 반도체 메모리 소자 및 그의 제조 방법
CN114023744B (zh) * 2022-01-10 2022-03-25 长鑫存储技术有限公司 一种半导体结构、半导体结构的制备方法和半导体存储器
WO2023189713A1 (ja) * 2022-03-29 2023-10-05 東京エレクトロン株式会社 半導体メモリデバイス
TW202410405A (zh) * 2022-05-16 2024-03-01 美商應用材料股份有限公司 用於3d記憶體之直接字元線觸點與製造方法
CN117395987A (zh) * 2022-06-30 2024-01-12 长鑫存储技术有限公司 半导体结构及其形成方法、存储器
CN117693183A (zh) * 2022-08-23 2024-03-12 长鑫存储技术有限公司 一种半导体结构及其制备方法、半导体存储器
CN117712027A (zh) * 2022-09-05 2024-03-15 长鑫存储技术有限公司 半导体结构及其形成方法
WO2024063895A1 (en) * 2022-09-19 2024-03-28 Applied Materials, Inc. Single gate three-dimensional (3d) dynamic random- access memory (dram) devices
WO2024091422A1 (en) * 2022-10-28 2024-05-02 Lam Research Corporation 3d dynamic random access memory (dram) and methods for fabricating 3d-dram
WO2024122172A1 (ja) * 2022-12-09 2024-06-13 株式会社Kokusai Electric 基板処理方法、半導体装置の製造方法、基板処理装置、及びプログラム

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130068144A (ko) 2011-12-15 2013-06-25 에스케이하이닉스 주식회사 적층형 메모리 장치
KR102473660B1 (ko) * 2016-02-22 2022-12-02 삼성전자주식회사 메모리 소자 및 그 제조 방법
WO2018182725A1 (en) * 2017-03-31 2018-10-04 Intel Corporation A fully self-aligned cross grid vertical memory array
WO2018208717A1 (en) 2017-05-08 2018-11-15 Micron Technology, Inc. Memory arrays
WO2019005651A1 (en) 2017-06-29 2019-01-03 Micron Technology, Inc. MEMORY BARRETTES COMPRISING VERTICALLY ALTERNATE STAGES OF INSULATING MATERIAL AND MEMORY CELLS, AND METHODS OF MEMORY BAR FORMATION COMPRISING MEMORY CELLS INDIVIDUALLY COMPRISING A TRANSISTOR AND A CAPACITOR
EP3679605B1 (en) * 2017-09-06 2021-04-14 Micron Technology, Inc. Memory arrays comprising vertically-alternating tiers of insulative material and memory cells and methods of forming a memory array
US10535659B2 (en) * 2017-09-29 2020-01-14 Samsung Electronics Co., Ltd. Semiconductor memory devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230141326A (ko) * 2022-03-31 2023-10-10 서울시립대학교 산학협력단 3차원 적층형 디램 어레이 및 그 제조방법

Also Published As

Publication number Publication date
TW202349675A (zh) 2023-12-16
TW202139426A (zh) 2021-10-16
JP2023512561A (ja) 2023-03-27
CN115088073A (zh) 2022-09-20
US11587930B2 (en) 2023-02-21
US20210249415A1 (en) 2021-08-12
TWI817083B (zh) 2023-10-01
US20230157004A1 (en) 2023-05-18
WO2021162856A1 (en) 2021-08-19

Similar Documents

Publication Publication Date Title
US11587930B2 (en) 3-D DRAM structures and methods of manufacture
US9799670B2 (en) Three dimensional NAND device containing dielectric pillars for a buried source line and method of making thereof
US9831266B2 (en) Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
US11877453B2 (en) Three-dimensional memory devices and fabricating methods thereof
US9917100B2 (en) Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
US10224240B1 (en) Distortion reduction of memory openings in a multi-tier memory device through thermal cycle control
US9748174B1 (en) Three-dimensional memory device having multi-layer diffusion barrier stack and method of making thereof
US9698152B2 (en) Three-dimensional memory structure with multi-component contact via structure and method of making thereof
US9397046B1 (en) Fluorine-free word lines for three-dimensional memory devices
US11763856B2 (en) 3-D DRAM structure with vertical bit-line
KR100655139B1 (ko) 캐패시터 제조 방법
US10847524B2 (en) Three-dimensional memory device having double-width staircase regions and methods of manufacturing the same
US11152284B1 (en) Three-dimensional memory device with a dielectric isolation spacer and methods of forming the same
US20220102351A1 (en) Apparatuses including elongate pillars of access devices
US11594490B2 (en) Three-dimensional memory device including molybdenum carbide or carbonitride liners and methods of forming the same
CN111373533B (zh) 含有氢扩散阻挡结构的三维存储器装置及其制造方法
WO2023245803A1 (zh) 半导体结构及其制作方法、存储器
US20230413528A1 (en) Semiconductor structure, method for manufacturing semiconductor structure, and memory
US20240237344A1 (en) Three-dimensional memory device with reduced neighboring word line interference and methods of forming the same
US20210126103A1 (en) Apparatus comprising wordlines comprising multiple metal materials, and related methods and electronic systems
KR20230020365A (ko) 3d dram을 위한 선택적 실리사이드 증착
TW202407887A (zh) 半導體記憶體裝置
KR20060000917A (ko) 반도체 장치의 캐패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination