TW202407887A - 半導體記憶體裝置 - Google Patents

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沈玄哲
李多仁
宋秀娟
宋定垠
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Abstract

本發明提供一種半導體記憶體裝置，包含：基底，包含溝槽及接觸凹槽；直接觸點，置放於溝槽內部且具有小於溝槽的寬度的寬度；位元線結構，置放於直接觸點上且具有小於溝槽的寬度的寬度；間隔件結構，置放於直接觸點的側表面及位元線結構的側表面上；以及內埋觸點，藉由間隔件結構與直接觸點及位元線結構間隔開且填充接觸凹槽。間隔件結構包含置放於溝槽內部的直接觸點與內埋觸點之間的氧化物膜、置放於直接觸點與內埋觸點之間的溝槽內部的氧化物膜上的晶種層以及填充晶種層上的溝槽且包含氮化矽的主體層。晶種層包含碳。

Description

半導體記憶體裝置
本發明是關於一種半導體記憶體裝置及其製造方法。
隨著半導體元件逐漸變得高度整合，個別電路圖案進一步微型化以在相同區域中實施更多半導體元件。亦即，隨著半導體元件的整合程度提高，半導體元件的組件的設計規則減小。因此，鄰近組件之間的空間可變得更小且更受限。
在高度縮放的半導體元件中，形成具有插入於其間的多個內埋觸點（BC）及多個直接觸點（DC）的多個線路的製程變得愈來愈複雜及困難。在高度縮放的半導體元件中的鄰近內埋觸點（BC）與直接觸點（DC）之間的空間受限的情況下，若鄰近內埋觸點（BC）與直接觸點（DC）之間的分隔距離縮短，則電連接可在施加電壓時發生，即使在其之間無直接實體接觸，此可導致半導體元件的可靠性降低。因此，需要確保高度縮放的半導體元件中的鄰近觸點之間的恰當分隔距離。
本發明的實施例提供一種具有增強的產品可靠性的半導體記憶體裝置。
本發明的實施例亦提供一種用於製造半導體記憶體裝置的方法，其能夠製造具有增強的產品可靠性的半導體記憶體裝置。
根據本發明的實施例，提供一種半導體記憶體裝置，包含：基底，包含溝槽及接觸凹槽；直接觸點，置放於溝槽內部且具有小於溝槽的寬度的寬度；位元線結構，置放於直接觸點上且具有小於溝槽的寬度的寬度；間隔件結構，置放於直接觸點的側表面及位元線結構的側表面上；以及內埋觸點，藉由間隔件結構與直接觸點及位元線結構間隔開且填充接觸凹槽，其中間隔件結構包含：置放於溝槽內部的直接觸點與內埋觸點之間的氧化物膜、置放於氧化物膜上且置放於直接觸點與內埋觸點之間的溝槽內部的晶種層以及填充晶種層上的溝槽且包含氮化矽的主體層，其中晶種層包含碳。
根據本發明的實施例，提供一種半導體記憶體裝置，包含：基底，包含溝槽及接觸凹槽；直接觸點，置放於溝槽內部且具有小於溝槽的寬度的寬度；位元線結構，置放於直接觸點上且具有小於溝槽的寬度的寬度；間隔件結構，置放於直接觸點的側表面及位元線結構的側表面上；以及內埋觸點，藉由間隔件結構與直接觸點及位元線結構間隔開且填充接觸凹槽，其中間隔件結構包含：沿直接觸點的側表面及位元線結構的側表面及溝槽的輪廓延伸的內部間隔件；沿內部間隔件的側表面延伸的外部間隔件；以及在外部間隔件下方置放於內部間隔件與外部間隔件之間且填充溝槽的下部間隔件，其中下部間隔件包含氧化物膜及置放於氧化物膜上且包含碳的氮化物膜。
根據本發明的實施例，提供一種半導體記憶體裝置，包含：基底，包含溝槽及接觸凹槽；直接觸點，置放於溝槽內部且具有小於溝槽的寬度的寬度；位元線結構，置放於直接觸點上且具有小於溝槽的寬度的寬度；間隔件結構，置放於直接觸點的側表面及位元線結構的側表面上；以及內埋觸點，藉由間隔件結構與直接觸點及位元線結構間隔開且填充接觸凹槽，其中間隔件結構包含：沿直接觸點的側表面及位元線結構的側表面及溝槽的輪廓延伸的第一間隔件；置放於溝槽內部的第一間隔件上且置放於直接觸點與內埋觸點之間的氧化物膜；置放於氧化物膜上且包含碳的晶種層；在晶種層上填充溝槽且包含氮化矽的主體層；以及沿第一間隔件的側表面延伸且置放於氧化物膜、晶種層以及主體層上的第二間隔件，其中晶種層及主體層置放於直接觸點與內埋觸點之間，且並不置放於置放在直接觸點上的位元線結構與內埋觸點之間，其中晶種層包含沿直接觸點的側表面的輪廓延伸的第一部分及自第一部分彎曲且沿溝槽的輪廓延伸的第二部分，且其中內埋觸點不與晶種層的第一部分接觸，且與晶種層的第二部分接觸。
根據本發明的實施例，提供一種用於製造半導體記憶體裝置的方法，方法包含：在基底上形成溝槽；在溝槽內部形成在基底上方延伸的導電圖案；在溝槽及導電圖案上依序形成第一氮化矽膜及氧化矽膜；在氧化矽膜上形成包含碳的晶種層；在晶種層上形成填充溝槽的第二氮化矽膜；在第二氮化矽膜上形成置放於導電圖案的側壁上的間隔件；在基底上形成連接至溝槽的接觸凹槽；以及形成填充接觸凹槽的內埋觸點，其中晶種層的形成包含將包含六氯二矽烷（HCD）的前驅體、含有C 2H 4的第一反應物氣體以及含有NH 3的第二反應物氣體提供至氧化矽膜上，且其中第二氮化矽膜的形成包含將包含二氯矽烷（DCS）的前驅體及NH 3反應物氣體提供至晶種層上。
在下文中，將參考附圖描述本發明的實施例。
圖1為用於解釋根據本發明的實施例的半導體記憶體裝置的示意性佈局圖。圖2為沿圖1的線A-A截取的橫截面圖。圖3及圖4為繪示圖2的部分R的放大視圖。圖5為沿圖1的線B-B截取的橫截面圖。
為參考起見，儘管圖1繪示除電容器外的動態隨機存取記憶體（dynamic random access memory；DRAM）的例示性佈局圖，但本發明不限於此。
參看圖1，根據本發明的實施例的半導體記憶體裝置可包含多個主動區ACT。主動區ACT可由形成於基底（圖2的100）內部的元件隔離膜（圖2的105）界定。當以平面圖查看時，主動區ACT可對應於基底100的由元件隔離膜（圖2的105）包圍的部分。
隨著半導體記憶體裝置的設計規則減小，可以對角線或傾斜線的條的形式來置放主動區ACT，如所繪示。主動區ACT可具有在第四方向DR4上延伸的條形狀。主動區ACT可彼此平行地配置，以使得主動區ACT中的一者可具有鄰近於主動區ACT中的鄰近一者的中心部分的末端部分。
多個閘極電極可置放於主動區ACT上且跨主動區ACT在第一方向DR1上延伸。多個閘極電極可彼此平行地延伸。多個閘極電極可為例如多個字線WL。
字線WL可以規則間隔置放。可取決於設計規則判定字線WL的寬度或字線WL之間的間隔。舉例而言，字線WL可跨主動區ACT延行，且可安置於形成於元件隔離膜（圖2的105）及主動區ACT中的凹槽（圖5的閘極溝槽315）內。溝槽可具有在元件隔離膜（圖2的105）中相對較深且在主動區ACT中相對較淺的地板（參見圖5）。
正交於字線WL的在第三方向DR3上延伸的多個位元線BL可安置於字線WL上。多個位元線BL可彼此平行地延伸。
位元線BL可以規則間隔置放。可取決於設計規則判定位元線BL的寬度或位元線BL之間的間隔。
根據本發明的實施例的半導體記憶體裝置可包含形成於主動區ACT上的各種觸點配置。各種觸點配置可包含例如直接觸點（DC）、內埋觸點（BC）、著陸墊（LP）以及類似物。
此處，直接觸點DC可意指將主動區ACT電連接至位元線BL的觸點。內埋觸點BC可意謂將主動區ACT連接至電容器的下部電極（圖2的210）的觸點。內埋觸點BC可在平面圖中各自安置於一對鄰近位元線BL之間，且可在第一方向DR1上彼此間隔開。另外，內埋觸點BC可在平面圖中各自安置於一對鄰近字線WL之間，且可在第三方向DR3上彼此間隔開。
歸因於置放結構，內埋觸點BC與主動區ACT之間的接觸面積可能較小。因此，可引入導電著陸墊LP以增大與主動區ACT的接觸面積及/或增大與電容器的下部電極（圖2的210）的接觸面積。
著陸墊LP可置放於主動區ACT與內埋觸點BC之間，或可置放於內埋觸點BC與電容器的下部電極之間。著陸墊LP可電連接至內埋觸點BC。藉由經由引入著陸墊LP來放大接觸面積，可減小主動區ACT與電容器下部電極之間的接觸電阻。
在根據本發明的實施例的半導體記憶體裝置中，直接觸點DC可置放於主動區ACT的中心部分中。內埋觸點BC可置放於主動區ACT的兩個末端處。
由於內埋觸點BC置放於主動區ACT的兩個末端處，著陸墊LP可鄰近於主動區ACT的兩個末端置放以部分地與內埋觸點BC交疊。
內埋觸點BC可形成為與鄰近字線WL之間及鄰近位元線BL之間的主動區ACT及元件隔離膜（圖2的105）交疊。
字線WL可形成於埋入基底100內部的結構中。字線WL可跨直接觸點DC與內埋觸點BC之間的主動區ACT置放。
如所繪示，兩個字線WL可跨一個主動區ACT置放。由於主動區ACT傾斜地置放，因此字線WL可關於主動區ACT具有小於90度的角度。舉例而言，在第三方向DR3上延伸的位元線BL可與在第一方向DR1上延伸的字線WL正交，而主動區ACT可具有在第四方向DR4上延伸的條形狀，且因此，如圖1中所繪示，第四方向DR4可相對於第一方向DR1或第三方向DR3以預定角度傾斜。預定角度可在一定程度上變化。本發明的實施例中，預定角度可在約10°至約80°的範圍內。
內埋觸點BC可對稱地置放。因此，內埋觸點BC可沿第一方向DR1及第三方向DR3置放於一條直線上。
不同於內埋觸點BC，著陸墊LP可在位元線BL延伸的第三方向DR3上以Z字形置放。此外，著陸墊LP可經置放以在字線WL延伸的第一方向DR1上與各位元線BL的相同側表面部分交疊。
第一線的著陸墊LP中的各者可與對應位元線BL的左側表面交疊，且第二線的著陸墊LP中的各者可與對應位元線BL的右側表面交疊。
參考圖1至圖5，根據本發明的實施例的半導體記憶體裝置可包含閘極結構310、多個位元線結構340ST、內埋觸點320以及電容器CAP。
元件隔離膜105可形成於基底100內部。元件隔離膜105可具有具極佳元件隔離特性的淺溝槽隔離（shallow trench isolation；STI）結構。元件隔離膜105可界定基底100上的主動區ACT。
如圖1中所繪示，由元件隔離膜105界定的主動區ACT可具有包含短軸及長軸的長島形狀。主動區ACT可具有傾斜線的形式以相對於形成於元件隔離膜105內部的字線WL具有小於90度的角度。藉由在對角線或傾斜線的方向上沈積多個主動區ACT，可為半導體記憶體裝置提供觸點之間的最大可能距離。
元件隔離膜105可包含例如但不限於氧化矽（SiO 2）膜、氮化矽（Si 3N 4）膜或氮氧化矽（SiON）膜中的至少一者。儘管元件隔離膜105繪示為形成為單一絕緣膜，但此僅出於方便解釋起見，且本發明不限於此。取決於元件隔離膜105的寬度，元件隔離膜105可由單一絕緣膜形成或可由多個絕緣膜形成。
主動區ACT可具有傾斜線形狀以相對於形成於元件隔離膜105上的位元線BL具有小於90度的角度。亦即，主動區ACT可在相對於第一方向DR1及第三方向DR3具有預定角度的第四方向DR4上延伸。舉例而言，預定角度可在約10 o至約80 o的範圍內。
閘極結構310可形成於基底100及元件隔離膜105內部。閘極結構310可跨元件隔離膜105及由元件隔離膜105界定的主動區ACT形成。閘極結構310可包含形成於基底100及元件隔離膜105內部的閘極溝槽315、閘極絕緣膜311、閘極電極312、閘極罩蓋圖案313以及閘極罩蓋導電膜314。此處，閘極電極312可對應於字線WL。不同於所繪示實例，在本發明的實施例中，閘極結構310可不包含閘極罩蓋導電膜314。
閘極絕緣膜311可沿閘極溝槽315的側壁及底部表面延伸。閘極絕緣膜311可沿閘極溝槽315的至少一部分的輪廓延伸。閘極絕緣膜311可包含例如氧化矽（SiO 2）、氮化矽（Si 3N 4）、氮氧化矽（SiON）或介電常數高於氧化矽（SiO 2）的介電常數的高介電常數材料中的至少一者。高介電常數材料可包含例如氧化鉿（HfO 2）、氧化鉿矽（HfSiO 4）、氧化鉿鋯（HfZrO 4）、氧化鉿鉭（Hf 2Ta 2O 9）、氧化鉿鋁（HfAlO 3）、氧化鑭（La 2O 3）、氧化鑭鋁（LaAlO 3）、氧化鋯（ZrO 2）、氧化鋯矽（ZrSiO 4）、氧化鉭（Ta 2O 5）、氧化鈦（TiO 2）、氧化鋇鍶鈦（BaSrTi 2O 6）、氧化鋇鈦（BaTiO 3）、氧化鍶鈦（SrTiO 3）、氧化釔（Y 2O 3）、氧化鋰（Li 2O）、氧化鋁（Al 2O 3）、氧化鉛鈧鉭（Pb(Sc,Ta)O 3）、鋅鈮酸鉛[Pb(Zn 1/3Nb 2/3)O 3]或其組合中的至少一者。
閘極電極312可形成於閘極絕緣膜311上。閘極電極312可填充閘極溝槽315的一部分。閘極罩蓋導電膜314可沿閘極電極312的上部表面延伸。
閘極電極312可包含金屬、金屬合金、導電金屬氮化物、導電金屬碳氮化物、導電金屬碳化物、金屬矽化物、摻雜半導體材料、導電金屬氮氧化物或導電金屬氧化物中的至少一者。閘極電極312可包含例如但不限於氮化鈦（TiN）、碳化鉭（TaC）、氮化鉭（TaN）、氮化鈦矽（TiSiN）、氮化鉭矽（TaSiN）、氮化鉭鈦（TaTiN）、氮化鈦鋁（TiAlN）、氮化鉭鋁（TaAlN）、氮化鎢（WN）、釕（Ru）、鈦鋁（TiAl）、碳氮化鈦鋁（TiAlCN）、碳化鈦鋁（TiAlC）、碳化鈦（TIC）、碳氮化鉭（TaCN）、鎢（W）、鋁（Al）、銅（Cu）、鈷（Co）、鈦（Ti）、鉭（Ta）、鎳(Ni)、鉑（Pt）、鎳鉑（NiPt）、鈮（Nb）、氮化鈮（NbN）、碳化鈮（NbC）、鉬（Mo）、氮化鉬（MoN）、碳化鉬（MoC）、碳化鎢（WC）、銠（Rh）、鈀（Pd）、銥（Ir）、鋨（Os）、銀（Ag）、金（Au）、鋅（Zn）、釩（V）、氮化釕鈦（RuTiN）、矽化鈦（TiSi 2）、矽化鉭（TaSi 2）、矽化鎳（NiSi 2）、矽化鈷（CoSi 2）、氧化銥（IrO x）、氧化釕（RuO x）或其組合中的至少一者。閘極罩蓋導電膜314可包含例如但不限於多晶矽（p-Si）或多晶矽鍺（p-SiGe）。
閘極罩蓋圖案313可置放於閘極電極312及閘極罩蓋導電膜314上。閘極罩蓋圖案313可填充在形成閘極電極312及閘極罩蓋導電膜314之後保留的閘極溝槽315。儘管閘極絕緣膜311繪示為沿閘極罩蓋圖案313的側壁延伸，但本發明不限於此。舉例而言，在本發明的實施例中，閘極絕緣膜311可沿閘極電極312的側壁延伸，但可不沿閘極罩蓋圖案313的側壁延伸。舉例而言，閘極絕緣膜311的頂部表面可由閘極罩蓋圖案313覆蓋。
閘極罩蓋圖案313可包含例如氮化矽（Si 3N 4）、氮氧化矽（SiON）、氧化矽（SiO 2）、碳氮化矽（SiCN）、碳氮氧化矽（SiOCN）或其組合中的至少一者。
雜質摻雜區可形成於閘極結構310的至少一側上。雜質摻雜區可為電晶體的源極/汲極區。
位元線結構340ST可包含單元導電線340及單元線罩蓋膜344。單元導電線340可形成於其上形成有閘極結構310的基底100及元件隔離膜105上。單元導電線340可與元件隔離膜105及主動區ACT相交。單元導電線340可形成為與閘極結構310相交。此處，單元導電線340可對應於位元線BL。
單元導電線340可為多個膜。單元導電線340可包含例如第一單元導電膜341、第二單元導電膜342以及第三單元導電膜343。第一單元導電膜341、第二單元導電膜342以及第三單元導電膜343可依序堆疊於基底100及元件隔離膜105上。儘管單元導電線340繪示為三層膜，但本發明不限於此。
第一單元導電膜341、第二單元導電膜342以及第三單元導電膜343中的各者可包含例如以下各者中的至少一者：雜質摻雜半導體材料、導電矽化物化合物、導電金屬氮化物、金屬或金屬合金。舉例而言，第一單元導電膜341包含摻雜半導體材料，第二單元導電膜342包含導電矽化物化合物或導電金屬氮化物中的至少一者，且第三單元導電膜343可包含金屬或金屬合金中的至少一者。舉例而言，在本發明的實施例中，第一單元導電膜341可包含摻雜多晶矽（p-Si），第二單元導電膜342可包含氮化矽鈦（TiSiN），且第三單元導電膜343可包含鎢（W）。然而，本發明不限於此。
直接觸點346可形成於單元導電線340與基底100之間。亦即，單元導電線340可形成於直接觸點346上。舉例而言，直接觸點346可形成於單元導電線340與具有長島形狀的主動區ACT的中心部分相交的點處。
直接觸點346可電連接單元導電線340及基底100。直接觸點346可對應於直接觸點DC。直接觸點346可包含例如雜質摻雜半導體材料、導電矽化物化合物、導電金屬氮化物或金屬中的至少一者。
直接觸點346可穿透單元絕緣膜330且連接基底100的主動區ACT及位元線結構340ST。直接觸點346可延伸至基底100中。舉例而言，基底100可包含形成於主動區ACT及元件隔離膜105內部的溝槽T。溝槽T可穿透單元絕緣膜330以暴露主動區ACT的至少一部分。直接觸點346可形成於溝槽T內部以連接主動區ACT及單元導電線340。直接觸點346的下部部分可形成於基底100內部。直接觸點346的上側可置放於位元線結構340ST內部。舉例而言，直接觸點346的上側可與第二單元導電膜342接觸。
在本發明的實施例中，溝槽T可暴露基底100，如圖2中所繪示。因此，直接觸點346可與基底100的主動區（圖1的ACT）交疊。在本發明的實施例中，溝槽T的一部分可與元件隔離膜105的一部分交疊。因此，溝槽T可不僅暴露基底100的一部分，且亦暴露元件隔離膜105的一部分。
直接觸點346可包括導電材料。因此，位元線結構340ST的單元導電線340可電連接至基底100的主動區ACT。與單元導電線340及直接觸點346連接的基底100的主動區ACT可充當源極區及汲極區。
在本發明的實施例中，直接觸點346可包含與第一單元導電膜341的材料相同的材料。·舉例而言，直接觸點346可包含多晶矽（p-Si）。然而，本發明不限於此，且直接觸點346可取決於製造製程包含與第一單元導電膜341的材料不同的材料。
在本發明的實施例中，直接觸點346的寬度可小於溝槽T的寬度。舉例而言，直接觸點346可與基底100的僅由溝槽T暴露的部分交疊，如圖2中所繪示。直接觸點346可置放於基底100的由溝槽T暴露的中心部分處。
在本發明的實施例中，位元線結構340ST的寬度亦可小於溝槽T的寬度。舉例而言，位元線結構340ST的寬度可與直接觸點346的寬度實質上相同。
在圖2中，單元導電線340可包含在與直接觸點346的上部表面交疊的區中的第二單元導電膜342及第三單元導電膜343。單元導電線340可包含在不與直接觸點346的上部表面交疊的區中的第一單元導電膜341、第二單元導電膜342以及第三單元導電膜343。舉例而言，第一單元導電膜341的上側及直接觸點346的上側可置放於同一平面上。
單元線覆蓋膜344可置放於單元導電線340上。單元線罩蓋膜344可在第三方向DR3上沿單元導電線340的上部表面延伸。此時，單元線罩蓋膜344可包含例如氮化矽（Si 3N 4）膜、氮氧化矽（SiON）膜、碳氮化矽（SiCN）膜或碳氮氧化矽（SiOCN）膜中的至少一者。在根據本發明的實施例的半導體記憶體裝置中，單元線罩蓋膜344可包含例如氮化矽（Si 3N 4）膜。儘管單元線罩蓋膜344繪示為單層膜，但本發明不限於此。單元線罩蓋膜344可為多層膜。然而，當構成多層膜的各膜為相同材料時，單元線罩蓋膜344可視為單層膜。
單元絕緣膜330可形成於基底100及元件隔離膜105上。舉例而言，單元絕緣膜330可形成於基底100及未形成直接觸點346的元件隔離膜105上。單元絕緣膜330可形成於基底100與單元導電線340之間及元件隔離膜105與單元導電線340之間。
儘管單元絕緣膜330可為單層膜，但如所繪示，單元絕緣膜330可為包含第一單元絕緣膜331及第二單元絕緣膜332的多層膜。舉例而言，儘管第一單元絕緣膜331可包含氧化矽（SiO 2）膜，且第二單元絕緣膜332可包含氮化矽（Si 3N 4）膜，但本發明不限於此。
間隔件結構350可置放於單元導電線340及單元線罩蓋膜344的側壁上。間隔件結構350可在基底100及元件隔離膜105上形成於單元導電線340的形成直接觸點346的部分處。間隔件結構350可置放於單元導電線340、單元線罩蓋膜344及直接觸點346的側壁上。
間隔件結構350可置放於單元絕緣膜330上，處於單元導電線340的未形成直接觸點346的剩餘部分中。間隔件結構350可置放於單元導電線340及單元線罩蓋膜344的側壁上。
間隔件結構350可為多層膜。舉例而言，間隔件結構350可包含內部間隔件351、下部間隔件350a以及外部間隔件350b。
間隔件結構350可置放於位元線結構340ST的側表面上，且可沿位元線結構340ST的側表面延伸。內埋觸點320可藉由間隔件結構350與位元線結構340ST間隔開。
在本發明的實施例中，間隔件結構350的一部分可與基底100及元件隔離膜105接觸。舉例而言，在形成溝槽T的區中，間隔件結構350的下部部分可填充溝槽T。然而，間隔件結構350可在單元絕緣膜330上形成於未形成溝槽T的區中。
內部間隔件351可沿直接觸點346及溝槽T的側表面延伸。內部間隔件351可置放於溝槽T內部。內部間隔件351可沿直接觸點346及位元線結構340ST的側表面延伸。
內部間隔件351可包含例如氮化矽（Si 3N 4）。內部間隔件351可包含第一豎直部分351a及第一彎曲部分351b。
內部間隔件351的第一豎直部分351a可沿直接觸點346的側表面延伸。內部間隔件351的第一彎曲部分351b可自第一豎直部分351a彎曲。內部間隔件351的第一彎曲部分351b可沿溝槽T的底部表面延伸，且可沿溝槽T的輪廓延伸。
下部間隔件350a可包含氧化物膜352、晶種層353以及主體層354。下部間隔件350a可置放於內部間隔件351與外部間隔件350b之間。下部間隔件350a可置放於內部間隔件351上，且可置放於外部間隔件350b下方。
晶種層353及主體層354兩者可包含氮化物膜。晶種層353可包含碳（C）。晶種層353可置放於氧化物膜352上。主體層354可不包含碳（C）。主體層354可置放於晶種層353上。因此，隨著其更接近氧化物膜352，晶種層353中所含有的碳（C）的濃度可增加。
氧化物膜352可置放於內部間隔件351上。氧化物膜352可置放於溝槽T中。氧化物膜352可置放於直接觸點346與內埋觸點320之間。氧化物膜352可置放於直接觸點346的側部上。氧化物膜352可不置放於置放在直接觸點346上方的位元線結構340ST的側部上。亦即，氧化物膜352可不在直接觸點346上方延伸。
氧化物膜352可包含例如氧化矽（SiO 2）。氧化物膜352可包含第二豎直部分352a及第二彎曲部分352b。
氧化物膜352的第二豎直部分352a可置放於內部間隔件351的第一豎直部分351a上。內部間隔件351的第一豎直部分351a可沿直接觸點346的側表面的輪廓延伸。氧化物膜352的第二豎直部分352a可沿內部間隔件351的第一豎直部分351a延伸。氧化物膜352的第二豎直部分352a可沿直接觸點346的側表面的輪廓延伸。
內部間隔件351的第一彎曲部分351b可沿溝槽T的底部表面延伸，且可沿溝槽T的輪廓延伸。氧化物膜352的第二彎曲部分352b可自第二豎直部分352a彎曲。氧化物膜352的第二彎曲部分352b可沿溝槽T的輪廓延伸。氧化物膜352的第二彎曲部分352b可置放於內部間隔件351的第一彎曲部分351b上。氧化物膜352的第二彎曲部分352b可沿內部間隔件351的第一彎曲部分351b延伸。
氧化物膜352的最上部末端可置放於直接觸點346的最上部表面346US下方。因此，氧化物膜352可置放於直接觸點346與內埋觸點320之間。另一方面，氧化物膜352可不置放於置放在直接觸點346上的位元線結構340ST與內埋觸點320之間。
氧化物膜352的最下部末端可置放於基底100的上部表面100_US下方。氧化物膜352的最下部末端可置放於溝槽T內部。
氧化物膜352可與內埋觸點320接觸。舉例而言，氧化物膜352的第二彎曲部分352b可與內埋觸點320接觸。氧化物膜352的第二豎直部分352a可不與內埋觸點320接觸。
晶種層353可置放於氧化物膜352上。晶種層353可置放於溝槽T內部。晶種層353可置放於直接觸點346與內埋觸點320之間。晶種層353可置放於直接觸點346的側部上。晶種層353可不置放於置放在直接觸點346上方的位元線結構340ST的側部上。亦即，晶種層353可不在直接觸點346上方延伸。
晶種層353可包含碳氮化矽（SiCN）。晶種層353可包含第三豎直部分353a及第三彎曲部分353b。
晶種層353的第三豎直部分353a可置放於氧化物膜352的第二豎直部分352a上。晶種層353的第三豎直部分353a可沿氧化物膜352的第二豎直部分352a延伸。由於氧化物膜352的第二豎直部分352a可沿直接觸點346的側表面的輪廓延伸，因此晶種層353的第三豎直部分353a亦可沿直接觸點346的側表面的輪廓延伸。
晶種層353的第三彎曲部分353b可自第三豎直部分353a彎曲。類似於內部間隔件351的第一彎曲部分351b及氧化物膜352的第二彎曲部分352b，晶種層353的第三彎曲部分353b可沿溝槽T的輪廓延伸。晶種層353的第三彎曲部分353b可置放於氧化物膜352的第二彎曲部分352b上。晶種層353的第三彎曲部分353b可沿氧化物膜352的第二彎曲部分352b延伸。
晶種層353的最上部末端可置放於直接觸點346的最上部表面346US下方。因此，晶種層353可置放於直接觸點346與內埋觸點320之間。另一方面，晶種層353可不置放於置放在直接觸點346上的位元線結構340ST與內埋觸點320之間。舉例而言，晶種層353可不在置放於直接觸點346上的位元線結構340ST與內埋觸點320之間延伸。
晶種層353的最下部末端可置放於基底100的上部表面100_US下方。晶種層353的最下部末端可置放於溝槽T內部。
晶種層353可與內埋觸點320接觸。舉例而言，晶種層353的第三彎曲部分353b可與內埋觸點320接觸。晶種層353的第三豎直部分353a可不與內埋觸點320接觸。
主體層354可置放於晶種層353上。主體層354可置放於溝槽T內部。因此，晶種層353可在溝槽T內部與氧化物膜352及主體層354接觸。主體層354可置放於直接觸點346與內埋觸點320之間。主體層354可置放於直接觸點346的側部上。主體層354可不置放於置放在直接觸點346上方的位元線結構340ST的側部上。亦即，主體層354可不在直接觸點346上方延伸。
主體層354可包含氮化矽（Si 3N 4）。主體層354可填充溝槽T。主體層354可厚於晶種層353。
主體層354的最上部末端可置放於直接觸點346的最上部表面346US下方。因此，主體層354可置放於直接觸點346與內埋觸點320之間。另一方面，主體層354可不置放於置放在直接觸點346上的位元線結構340ST與內埋觸點320之間。主體層354可與內埋觸點320接觸。因此，包含氧化物膜352、晶種層353以及主體層354的下部間隔件350a可不置放於置放在直接觸點346上方的位元線結構340ST的側部上。舉例而言，下部間隔件350a可不在直接觸點346上方延伸。舉例而言，下部間隔件350a可置放於內埋觸點320與直接觸點346之間，且並不置放於在直接觸點346上方的位元線結構340ST與內埋觸點320之間。
主體層354的最下部末端可置放於基底100的上部表面100_US下方。主體層354的最下部末端可置放於溝槽T內部。
參考圖3，主體層354可填充晶種層353上的溝槽T。參考圖4，主體層354可包含空隙V。
外部間隔件350b可置放於下部間隔件350a上。外部間隔件350b可置放於內部間隔件351的側表面上。舉例而言，外部間隔件350b可置放於氧化物膜352、晶種層353以及主體層354上，且置放於內部間隔件351的側表面上。外部間隔件350b可置放於直接觸點346及位元線結構340ST的側部上。外部間隔件350b可包含第一子間隔件355及第二子間隔件356。
第一子間隔件355可置放於內部間隔件351上。第一子間隔件355可沿內部間隔件351的側表面延伸。第一子間隔件355可包含例如氧化矽（SiO 2）。
第二子間隔件356可置放於第一子間隔件355上。第二子間隔件356可沿第一子間隔件355的側表面延伸。第二子間隔件356可包含例如氮化矽（Si 3N 4）。
儘管外部間隔件350b在圖2至圖4中繪示為包含第一子間隔件355及第二子間隔件356的雙層膜，但本發明不限於此。舉例而言，外部間隔件350b可為單層膜。在本發明的實施例中，外部間隔件350b可為包含三個間隔件的多層膜。
晶種層353可置放於氧化物膜352與主體層354之間。晶種層353可防止氧(O)自氧化物膜352擴散至主體層354中。由於主體層354可包含氮化矽（Si 3N 4），且氧化物膜352可包含例如氧化矽（SiO 2），因此晶種層353可充當可抑制氧化矽（SiO 2）與氮化矽（Si 3N 4）之間的界面互混反應的阻擋層。舉例而言，晶種層353可充當氧（O）擴散障壁。當氧（O）擴散至主體層354中時，可易於蝕刻主體層354。在此情況下，由於在形成直接觸點346及間隔件結構350之後在形成內埋觸點320的製程期間蝕刻主體層354，因此內埋觸點320與直接觸點346之間的間隔距離可減小。舉例而言，若內埋觸點320與直接觸點346之間的分離距離縮短，則可在施加電壓時發生電連接，即使在內埋觸點320與直接觸點346之間無直接實體接觸，此可導致半導體記憶體裝置的可靠性降低。
包含碳氮化矽（SiCN）的晶種層353可與自氧化物膜352擴散的氧（O）反應。舉例而言，自氧化物膜352擴散的氧（O）可經歷與晶種層353的碳氮化矽（SiCN）的鍵合反應。因為碳氮化矽（SiCN）與氧（O）之間的鍵合相對穩定，因此可抑制擴散。晶種層353可防止氧化物膜352的氧（O）擴散至主體層354中。因此，當在形成直接觸點346及間隔件結構350之後形成內埋觸點320時，包含主體層354的間隔件結構350可穩定地分離內埋觸點320與直接觸點346。
柵欄圖案370可置放於基底100及元件隔離膜105上。柵欄圖案370可經形成以與形成於基底100及元件隔離膜105內部的閘極結構310交疊。柵欄圖案370可置放於在第三方向DR3上延伸的位元線結構340ST之間。柵欄圖案370可包含例如氧化矽（SiO 2）、氮化矽（Si 3N 4）、氮氧化矽（SiON）或其組合中的至少一者。
內埋觸點320可置放於在第一方向DR1上彼此鄰近的位元線BL之間。舉例而言，內埋觸點320可置放於在第一方向DR1上彼此鄰近的單元導電線340之間。內埋觸點320可置放於在第三方向DR3上彼此鄰近的柵欄圖案370之間。內埋觸點320可在鄰近單元導電線340之間與基底100及元件隔離膜105交疊。內埋觸點320可連接至主動區ACT。此處，內埋觸點320可對應於內埋觸點BC。
內埋觸點320可穿透單元絕緣膜330並連接基底100的主動區ACT與著陸墊360。舉例而言，基底100可包含在主動區ACT中的接觸凹槽320R。接觸凹槽320R可暴露基底100的一部分及元件隔離膜105的一部分。內埋觸點320可填充接觸凹槽320R。內埋觸點320形成於接觸凹槽320R中且可連接基底100的主動區ACT與著陸墊360。
內埋觸點320可與內部間隔件351、氧化物膜352、晶種層353以及主體層354接觸。內埋觸點320可與內部間隔件351的第一彎曲部分351b、氧化物膜352的第二彎曲部分352b以及晶種層353的第三彎曲部分353b接觸。
內埋觸點320可不與內部間隔件351的第一豎直部分351a、氧化物膜352的第二豎直部分352a以及晶種層353的第三豎直部分353a接觸。
內埋觸點320可包含例如摻雜有雜質的半導體材料、導電矽化物化合物、導電金屬氮化物或金屬中的至少一者。
著陸墊360可形成於內埋觸點320上，且可電連接至內埋觸點320。著陸墊360可經由內埋觸點320連接至基底100的主動區ACT。著陸墊360可對應於著陸墊LP。
著陸墊360可與位元線結構340ST的上部表面的一部分交疊。著陸墊360可包含例如以下各者中的至少一者：摻雜有雜質的半導體材料、導電矽化物化合物、導電金屬氮化物、導電金屬碳化物、金屬或金屬合金。
墊隔離絕緣膜380可形成於著陸墊360及位元線結構340ST上。舉例而言，墊隔離絕緣膜380可置放於單元線罩蓋膜344上。墊隔離絕緣膜380可界定形成多個隔離區的著陸墊360。墊隔離絕緣膜380可不覆蓋著陸墊360的上部表面。舉例而言，基於基底100的上部表面，著陸墊360的上部表面的高度可等於墊隔離絕緣膜380的上部表面的高度。
墊隔離絕緣膜380可包含絕緣材料，且使多個著陸墊360彼此電隔離。舉例而言，墊隔離絕緣膜380可包含氧化矽（SiO 2）膜、氮化矽（Si 3N 4）膜、氮氧化矽（SiON）膜、碳氮氧化矽（SiOCN）膜或碳氮化矽（SiCN）膜中的至少一者。
蝕刻終止膜130可置放於墊隔離絕緣膜380的上部表面上，且亦可置放於著陸墊360的上部表面上。蝕刻終止膜130可包含例如氮化矽（Si 3N 4）、碳氮化矽（SiCN）、碳氮氧化矽（SiOCN）、碳氧化矽（SiOC）或硼氮化矽（SiBN）中的至少一者。
電容器CAP可置放於著陸墊360上。電容器CAP可連接至著陸墊360。亦即，電容器CAP可電連接至內埋觸點320。舉例而言，電容器CAP可置放於內埋觸點320上，其中著陸墊360安置在其間，且可經由著陸墊360電連接至內埋觸點320。
電容器CAP可包含下部電極210、電容器介電膜220以及上部電極230。電容器CAP可使用在下部電極210與上部電極230之間產生的電位差將電荷儲存於電容器介電膜220中。
下部電極210可置放於著陸墊360上。儘管下部電極210繪示為具有柱形狀，但本發明不限於此。當然，下部電極210可具有圓柱形形狀。
電容器介電膜220可置放於下部電極210與上部電極230之間。電容器介電膜220形成於下部電極210上。電容器介電膜220可置放於上部電極230下方。電容器介電膜220可沿下部電極210的輪廓形成。舉例而言，電容器介電膜220可沿下部電極210的上側以及側表面的一部分形成，且可沿蝕刻終止膜130的上側形成。上部電極230形成於電容器介電膜220上。上部電極230可覆蓋下部電極210的外部側壁。
下部電極210及上部電極230可包含例如但不限於摻雜半導體材料、導電金屬氮化物（（例如，氮化鈦（TiN）、氮化鉭（TaN）、氮化鈮（NbN）、氮化鎢（WN）等等）、金屬（例如，釕（Ru）、銥（Ir）、鈦（Ti）、鉭（Ta）等等）以及導電金屬氧化物（例如，氧化銥（IrO x）、氧化鈮（NbO x）等等）。
電容介電膜220可包含例如但不限於氧化矽（SiO 2）、氮化矽（Si 3N 4）、氮氧化矽（SiON）、高介電常數材料或其組合中的至少一者。在根據本發明的實施例的半導體記憶體裝置中，電容器介電膜220可包含其中依序堆疊氧化鋯（ZrO 2）、氧化鋁（Al 2O 3）以及氧化鋯（ZrO 2）的堆疊膜結構。在根據本發明的實施例的半導體記憶體裝置中，電容器介電膜220可包含包含鉿（Hf）的介電膜。在根據本發明的實施例的半導體記憶體裝置中，電容器介電膜220可具有鐵電材料膜及順電材料膜的堆疊膜結構。
圖6為用於解釋根據本發明的實施例的半導體記憶體裝置的圖。為了參考，圖6繪示沿著圖1的A-A截取的橫截面圖。為便於描述起見，將主要提供對與參考圖1至圖5所描述的彼等點不同的點的解釋。
參看圖6，根據本發明的實施例的半導體記憶體裝置可更包含節點墊325。
直接觸點346包含連接至單元導電線340的上部表面和連接至基底100的主動區ACT的下部表面。直接觸點346的上部表面在第一方向DR1上的寬度可小於直接觸點346的下部表面在第一方向DR1上的寬度。直接觸點346的寬度可隨著其遠離單元導電線340而逐漸增加。亦即，直接觸點346可具有自頂部朝向底部漸寬的寬度。
節點墊325可定位於基底100上。節點墊325可置放於基底100的主動區ACT上。節點墊325可位於內埋觸點320與基底100之間。
基於元件隔離膜105的上部表面，節點墊325的上部表面可低於直接觸點346的上部表面。基於元件隔離膜105的上部表面，節點墊325的上部表面可低於單元導電線340的下部表面。
接觸隔離圖案347可插入於直接觸點346與鄰近於其的節點墊325之間以在第一方向DR1上分離直接觸點346與節點墊325。接觸隔離圖案347可包含絕緣材料。
節點隔離圖案345可插入於鄰近節點墊325之間。節點隔離圖案345置放於基底100上。節點隔離圖案345可在第一方向DR1上分離鄰近節點墊325。節點隔離圖案345可覆蓋在第一方向DR1上鄰近的節點墊325的上部表面。在橫截面圖中，節點隔離圖案345可具有「T」形狀。
節點隔離圖案345的上部表面可置放於與直接觸點346的上部表面的平面相同的平面中。基於元件隔離膜105的上部表面，節點隔離圖案345的上部表面可位於與直接觸點346的上部表面的高度相同的高度處。基於元件隔離膜105的上部表面，節點隔離圖案345的上部表面可位於與單元導電線340的下部表面的高度相同的高度處。
節點隔離圖案345可包含例如絕緣材料。節點隔離圖案345的下部表面可位於與元件隔離膜105的上部表面的高度相同的高度處，但本發明不限於此。舉例而言，在本發明的實施例中，節點隔離圖案345的下部表面可低於元件隔離膜105的上部表面。
在與直接觸點346的上部表面交疊的區中的單元導電線340的堆疊結構可與在不與直接觸點346的上部表面交疊的區中的單元導電線340的堆疊結構相同。
內埋觸點320連接至節點墊325。內埋觸點320連接節點墊325及著陸墊360。
間隔件結構350可置放於內埋觸點320與直接觸點346之間。間隔件結構350可包含內部間隔件351、氧化物膜352、晶種層353、主體層354以及外部間隔件355及外部間隔件356。內埋觸點320可與氧化物膜352、晶種層353以及主體層354接觸。
晶種層353及主體層354的最上部末端可置放於內埋觸點320的最上部表面下方。類似於圖2，此處圖6中的晶種層353可置放於氧化物膜352與主體層354之間。晶種層353可包含碳氮化矽（SiCN），且可防止氧（O）自氧化物膜352擴散至主體層354中。具有減少的氧（O）擴散的主體層354可在形成直接觸點346及間隔件結構350之後在內埋觸點320的形成期間未經過度蝕刻，且因此，包含主體層354的間隔件結構350可穩定地分離內埋觸點320與直接觸點346。
圖7為用於解釋根據本發明的實施例的半導體記憶體裝置的佈局圖。圖8為用於解釋根據本發明的實施例的半導體記憶體裝置的透視圖。圖9為沿圖7的線C-C截取的橫截面視圖。圖10為沿圖7的線D-D截取的橫截面圖。為便於解釋起見，將主要提供對與參考圖1至圖6所描述的彼等點不同的點的解釋。
參看圖7至圖10，半導體記憶體裝置可包含基底100、多個第一導電線420、通道層430、閘極電極440、閘極絕緣層450以及電容器結構480。圖7至圖10的半導體記憶體裝置可為包含豎直通道電晶體（VCT）的記憶體裝置。豎直通道電晶體可指通道層430的通道長度沿著豎直方向自基底100延伸的結構。
下部絕緣層412可置放於基底100上，且多個第一導電線420可在第一方向DR1上彼此間隔開且在下部絕緣層412上在第三方向DR3上延伸。
多個第一絕緣圖案422可置放於下部絕緣層412上以填充多個第一導電線420之間的空間。多個第一絕緣圖案422可在第三方向DR3上延伸，且多個第一絕緣圖案422的上部表面可置放於與多個第一導電線420的上部表面的水平相同的水平處。多個第一導電線420可充當半導體記憶體裝置的位元線。
在本發明的實施例中，多個第一導電線420可包含摻雜多晶矽（p-Si）、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，多個第一導電線420可由以下各者製成但不限於：摻雜多晶矽（p-Si）、鋁（Al）、銅（Cu）、鈦（Ti）、鉭（Ta）、釕（Ru）、鎢（W）、鉬（Mo）、鉑（Pt）、鎳（Ni）、鈷（Co）、氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、氮化鈮（NbN）、鈦鋁（TiAl）、氮化鈦鋁（TiAlN）、矽化鈦（TiSi 2）、氮化鈦矽（TiSiN）、矽化鉭（TaSi 2）、氮化鉭矽（TaSiN）、氮化釕鈦（RuTiN）、矽化鎳（NiSi 2）、矽化鈷（CoSi 2）、氧化銥（IrO x）、氧化釕（RuO x）或其組合。多個第一導電線420可包含單層或多層上述材料。在本發明的實施例中，多個第一導電線420可包含二維半導體材料，且二維半導體材料可包含例如石墨烯、碳（C）奈米管或其組合。
通道層430可以矩陣的形式配置，在所述矩陣中，所述通道層430在多個第一導電線420上在第一方向DR1及第三方向DR3上彼此隔開置放。通道層430可具有沿著第一方向DR1的第一寬度及沿著第二方向DR2的第一高度，且第一高度可大於第一寬度。舉例而言，第一高度可為但不限於第一寬度的約2倍至10倍。通道層430的底部部分可充當第一源極/汲極區，通道層430的上部部分可充當第二源極/汲極區，且通道層430在第一源極/汲極區與第二源極/汲極區之間的一部分可充當通道區。
在本發明的實施例中，通道層430可包含氧化物半導體，且氧化物半導體可包含例如氧化銦鎵鋅（In xGa yZn zO）、氧化銦鎵矽（In xGa ySi zO）、氧化銦錫鋅（In xSn yZn zO）、氧化銦鋅（In xZn yO）、氧化鋅（Zn xO）、氧化鋅錫（Zn xSn yO）、氮氧化鋅（Zn xO yN）、氧化鋯鋅錫（Zr xZn ySn zO）、氧化錫（Sn xO）、氧化鉿銦鋅（Hf xIn yZn zO）、氧化鎵鋅錫（Ga xZn ySn zO）、氧化鋁鋅錫（Al xZn ySn zO）、氧化鐿鎵鋅（Yb xGa yZn zO）、氧化銦鎵（In xGa yO）或其組合。通道層430可包含單層或多層氧化物半導體。在本發明的實施例中，通道層430可具有大於矽（Si）的帶隙能量的帶隙能量。舉例而言，通道層430可具有約1.5電子伏特至約5.6電子伏特的帶隙能量。舉例而言，通道層430可在具有約2.0電子伏至4.0電子伏的帶隙能量時具有最佳通道效能。舉例而言，通道層430可為但不限於多晶（p-Si）或非晶矽（a-Si）。在本發明的實施例中，通道層430可包含二維半導體材料，且二維半導體材料可包含例如石墨烯、碳（C）奈米管或其組合。
閘極電極440可在第一方向DR1上在通道層430的兩個側壁上延伸。閘極電極440可包含面向通道層430的第一側壁的第一子閘極電極440P1及面向與通道層430的第一側壁相對的第二側壁的第二子閘極電極440P2。由於單一通道層430置放於第一子閘極電極440P1與第二子閘極電極440P2之間，因此半導體記憶體裝置可具有雙閘極電晶體結構。然而，本發明不限於此。舉例而言，在本發明的實施例中，可省略第二子閘極電極440P2，且可僅形成面向通道層430的第一側壁的第一子閘極電極440P1以實施單一閘極電晶體結構。
閘極電極440可包含摻雜多晶矽（p-Si）、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，閘極電極440可由以下各者製成但不限於：摻雜多晶矽（p-Si）、鋁（Al）、銅（Cu）、鈦（Ti）、鉭（Ta）、釕（Ru）、鎢（W）、鉬（Mo）、鉑（Pt）、鎳（Ni）、鈷（Co）、氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、氮化鈮（NbN）、鈦鋁（TiAl）、氮化鈦鋁（TiAlN）、矽化鈦（TiSi 2）、氮化鈦矽（TiSiN）、矽化鉭（TaSi 2）、氮化鉭矽（TaSiN）、氮化釕鈦（RuTiN）、矽化鎳（NiSi 2）、矽化鈷（CoSi 2）、氧化銥（IrO x）、氧化釕（RuO x）或其組合。
閘極絕緣層450包圍通道層430的側壁，且可插入於通道層430與閘極電極440之間。舉例而言，如圖7中所繪示，通道層430的整個側壁可由閘極絕緣層450包圍，且閘極電極440的側壁的一部分可與閘極絕緣層450接觸。在本發明的實施例中，閘極絕緣層450在閘極電極440的延伸方向（亦即，第一方向DR1）上延伸，且僅通道層430的側壁當中的面向閘極電極440的兩個側壁可與閘極絕緣層450接觸。
在本發明的實施例中，閘極絕緣層450可由氧化矽（SiO 2）膜、氮氧化矽（SiON）膜、具有高於氧化矽（SiO 2）膜的介電常數的介電常數的高介電膜或其組合製成。高介電膜可由金屬氧化物或金屬氧化物氮化物製成。舉例而言，可用作閘極絕緣層450的高介電膜可由以下各者製成但不限於：氧化鉿（HfO 2）、氧化鉿矽（HfSiO 4）、氮氧化鉿矽（HfSiON）、氧化鉿鉭（Hf 2Ta 2O 9）、氧化鉿鈦（HfTiO 4）、氧化鉿鋯（HfZrO 4）、氧化鋯（ZrO 2）、氧化鋁（Al 2O 3）或其組合。
多個第二絕緣圖案432可在多個第一絕緣圖案422上沿第三方向DR3延伸，且通道層430可置放於多個第二絕緣圖案432當中的兩個鄰近第二絕緣圖案432之間。另外，在兩個鄰近第二絕緣圖案432之間，第一內埋層434及第二內埋層436可置放於兩個鄰近通道層430之間的空間中。第一內埋層434置放於兩個鄰近通道層430之間的空間的底部部分處，且第二內埋層436可經形成以填充第一內埋層434上的兩個鄰近通道層430之間的空間的其餘部分。第二內埋層436的上部表面置放於與通道層430的上部表面的水平相同的水平處，且第二內埋層436可覆蓋閘極電極440的上部表面。相比之下，多個第二絕緣圖案432可由與多個第一絕緣圖案422連續的材料層形成，或第二內埋層436可由與第一內埋層434連續的材料層形成。
電容器觸點460可置放於通道層430上。電容器觸點460經置放以與通道層430豎直地交疊，且可以矩陣形式配置，在所述矩陣中，所述電容器觸點460在第一方向DR1和第三方向DR3上彼此間隔開。電容器觸點460可由以下各者製成但不限於：摻雜多晶矽（p-Si）、鋁（Al）、銅（Cu）、鈦（Ti）、鉭（Ta）、釕（Ru）、鎢（W）、鉬（Mo）、鉑（Pt）、鎳（Ni）、鈷（Co）、氮化鈦（TiN）、氮化鉭（TaN）、氮化鎢（WN）、氮化鈮（NbN）、鈦鋁（TiAl）、氮化鈦鋁（TiAlN）、矽化鈦（TiSi 2）、氮化鈦矽（TiSiN）、矽化鉭（TaSi 2）、氮化鉭矽（TaSiN）、氮化釕鈦（RuTiN）、矽化鎳（NiSi 2）、矽化鈷（CoSi 2）、氧化銥（IrO x）、氧化釕（RuO x）或其組合。上部絕緣膜462可包圍多個第二絕緣圖案432及第二內埋層436上的電容器觸點460的側壁。
蝕刻終止膜470置放於上部絕緣膜462上，且電容器結構480可置放於蝕刻終止膜470上。電容器結構480可包含下部電極210、電容器介電膜220以及上部電極230。
下部電極210穿透蝕刻終止膜470，且可電連接至電容器觸點460的上部表面。下部電極210可形成於但不限於在第二方向DR2上延伸的柱類型中。在本發明的實施例中，下部電極210經置放以與電容器觸點460垂直交疊，且可以矩陣形式配置，在所述矩陣中，所述下部電極210在第一方向DR1及第三方向DR3上彼此間隔開。相比之下，在本發明的實施例中，著陸墊可進一步置放於電容器觸點460與下部電極210之間，且下部電極210可以六邊形形狀配置。
圖11為用於解釋根據本發明的實施例的半導體記憶體裝置的佈局圖。圖12為用於解釋根據本發明的實施例的半導體記憶體裝置的透視圖。為便於解釋起見，將主要提供對與參考圖7至圖10所描述的彼等點不同的點的解釋。
參看圖11及圖12，半導體記憶體裝置可包含基底100、多個第一導電線420A、通道結構430A、接觸閘極電極440A、多個第二導電線442A以及電容器結構480。半導體記憶體裝置可為包含豎直通道電晶體（VCT）的記憶體裝置。
多個主動區AC可由基底100上的第一元件隔離膜412A及第二元件隔離膜414A界定。通道結構430A可安置於每一主動區AC中，且通道結構430A可包含各自在豎直方向上延伸的第一主動柱430A1及第二主動柱430A2，及連接至第一主動柱430A1的底部部分及第二主動柱430A2的底部部分的連接部分430L。第一源極/汲極區SD1可置放於連接部分430L內部，且第二源極/汲極區SD2可置放於第一主動柱430A1及第二主動柱430A2上方。第一主動柱430A1及第二主動柱430A2可各自形成獨立的單位記憶體單元。
多個第一導電線420A可在與多個主動區AC中的各者相交的方向上延伸，且可例如在第三方向DR3上延伸。多個第一導電線420A中的一個第一導電線420A可置放於第一主動柱430A1與第二主動柱430A2之間的連接部分430L上，且所述一個第一導電線420A可置放於第一源極/汲極區SD1上。鄰近於所述一個第一導電線420A的另一第一導電線420A可置放於兩個通道結構430A之間。多個第一導電線420A中的一個第一導電線420A可充當包含於兩個單位記憶體單元中的共同位元線，所述兩個單位記憶體單元由置放於所述一個第一導電線420A的兩側上的第一主動柱430A1及第二主動柱430A2形成。
一個接觸閘極電極440A可置放於在第三方向DR3上彼此鄰近的兩個通道結構430A之間。舉例而言，接觸閘極電極440A可置放於一個通道結構430A中包含的第一主動柱430A1與鄰近於其的通道結構430A的第二主動柱430A2之間。一個接觸閘極電極440可由置放於其兩個側壁上的第一主動柱430A1及第二主動柱430A2共用。閘極絕緣層450A可置放於接觸閘極電極440A與第一主動柱430A1之間，以及接觸閘極電極440A與第二主動柱430A2之間。多個第二導電線442A可在第一方向DR1上在接觸閘極電極440A的上部表面上延伸。多個第二導電線442A可充當半導體記憶體裝置的字線。
電容器觸點460A可置放於通道結構430A上。電容器觸點460A可置放於第二源極/汲極區SD2上，且電容器結構480可位於電容器觸點460A上。
圖13至圖22為用於解釋用於製造根據本發明的實施例的半導體記憶體裝置的方法的中間階段圖。
參看圖13，第一預導電膜341P、第二預導電膜342P以及第三預導電膜343P及預罩蓋圖案344P可依序形成於基底100及元件隔離膜105上。隨後，可圖案化第一預導電膜341P、第二預導電膜342P以及第三預導電膜343P、預直接觸點346P以及預罩蓋圖案344P。單元絕緣膜330可形成於未形成預直接觸點346P的基底100及元件隔離膜105上。單元絕緣膜330可形成於基底100與第一預導電膜341P之間，以及元件隔離膜105與第一預導電膜341P之間。
因此，可形成跨主動區（圖1的ACT）及字線（圖1的WL）沿第三方向DR3延伸的位元線結構340ST。在本發明的實施例中，位元線結構340ST的寬度及直接觸點346的寬度可形成為小於溝槽T的寬度。亦即，經圖案化位元線結構340ST及經圖案化直接觸點346可不完全填充溝槽T。
參看圖14，可形成預內部間隔件膜351P。預內部間隔件膜351P可沿位元線結構340ST的側表面及上部表面、直接觸點346的側表面、單元絕緣膜330的側表面及上部表面以及溝槽T的輪廓延伸。
預內部間隔件膜351P可包含例如氮化矽（Si 3N 4）。舉例而言，預內部間隔件膜351P可藉由原子層沈積（ALD）製程形成。
參看圖15，可形成預氧化物膜352P。
預氧化物膜352P可形成於預內部間隔件膜351P上。預氧化物膜352P可保形地沿預內部間隔件膜351P的輪廓形成。預氧化物膜352P可延伸至溝槽T中。
預氧化物膜352P可包含氧化矽（SiO 2）。舉例而言，預氧化物膜352P可藉由原子層沈積（ALD）製程形成。
參看圖16，可形成預晶種層353P。
預晶種層353P可形成於預氧化物膜352P上。預晶種層353P可保形地沿預氧化物膜352P的輪廓形成。預晶種層353P可延伸至溝槽T中。預晶種層353P可包含碳氮化矽（SiCN）。
預晶種層353P可藉由原子層沈積(ALD)製程形成。預晶種層353P可在400℃至700℃之間的溫度下經由原子層沈積形成。在本發明的實施例中，原子層沈積製程可在約630℃的沈積溫度下進行。舉例而言，可在形成預晶種層353P時提供六氯二矽烷（HCD，Si 2Cl 6）作為前驅體。可在預氧化物膜352P上提供六氯二矽烷（Si 2Cl 6）。乙烯（C 2H 4）、丙烯（C 3H 6）以及乙炔（C 2H 2）中的至少任一者接著可作為反應物氣體提供。氨（NH 3）接著可作為反應物氣體提供。
包含六氯二矽烷（Si 2Cl 6）的前驅體、包含乙烯（C 2H 4）、丙烯（C 3H 6）以及乙炔（C 2H 2）中的至少任一者的第一反應物氣體以及包含氨（NH 3）的第二反應物氣體可在一個循環中依序提供。此循環可重複若干次。因此，含有碳氮化矽（SiCN）的預晶種層353P可形成於預氧化物膜352P上。
參看圖17，可形成預主體層354P。
預主體層354P可形成於預晶種層353P上。預主體層354P可填充溝槽T。預主體層354P可包含氮化矽（Si 3N 4）。
參看圖14至圖17，舉例而言，在本發明的實施例中，第一氮化矽（Si 3N 4）膜及氧化矽（SiO 2）膜可依序形成於溝槽T及包含位元線結構340ST及直接觸點346的導電圖案上。包含碳（C）的預晶種層353P可形成於氧化矽（SiO 2）膜上。填充溝槽T的第二氮化矽（Si 3N 4）膜可形成於預晶種層353P上。
預主體層354P可藉由原子層沈積(ALD)製程形成。預主體層354P可在400℃至700℃之間的溫度下經由原子層沈積形成。舉例而言，當形成預主體層354P時，二氯矽烷（DCS、SiH 2Cl 2）、六氯二矽烷、矽烷（SiH 4）、二碘矽烷（SiH 2I 2）、二異丙胺矽烷（DIPAS）中的至少任一者可用作前驅體。氨（NH 3）接著可作為反應物氣體提供。在本發明的實施例中，第二氮化矽（Si 3N 4）膜（預主體層354P）可藉由在原子層沈積（ALD）製程中提供包含二氯矽烷（DCS，SiH 2Cl 2）及氨（NH 3）反應物氣體的前驅體而形成。
當形成預主體層354P時，其可藉由使用電漿增強型原子層沈積（PEALD）分解氨（NH 3）來提供。
在預晶種層353P上形成預主體層354P之前，可進一步形成保護層。保護層可包含氮化矽（Si 3N 4）。舉例而言，作為保護層的熱氮化矽（Si 3N 4）膜（例如，小於1奈米）可沈積在預晶種層353P上。當製程進行時，保護層可使預晶種層353P中所含有的碳（C）與其他材料反應降至最低。舉例而言，氫自由基可用於在所述製程中移除雜質且可與碳氮化矽（SiCN）層中所含有的碳（C）反應。
參看圖18，可圖案化單元絕緣膜330、內部間隔件351、氧化物膜352、晶種層353以及主體層354。
當圖案化單元絕緣膜330、內部間隔件351、氧化物膜352、晶種層353以及主體層354時，可暴露基底100的一部分。
儘管圖18繪示內部間隔件351及主體層354經圖案化以形成拐角，但本發明不限於此。此為例示性圖，且內部間隔件351及主體層354的形式可取決於蝕刻比、處理環境、反應性材料以及類似者而變化。
參看圖19，可形成第一預子間隔件355P。
為了參考，圖19繪示第一預子間隔件355P形成於內部間隔件351、氧化物膜352、晶種層353、主體層354以及基底100上且接著經部分圖案化的形式。
參看圖20，可形成第二預子間隔件356P。
第二預子間隔件356P可形成於第一預子間隔件355P上。
參看圖21，可形成接觸凹槽320R。
接觸凹槽320R的下部表面可形成為低於基底100的上部表面。舉例而言，接觸凹槽320R可形成於基底100的主動區（圖1的ACT）中。接觸凹槽320R可穿透第二預子間隔件356P以暴露基底100的一部分及元件隔離膜105。
第一子間隔件355及第二子間隔件356可形成於形成接觸凹槽320R的製程中。舉例而言，第一預子間隔件355P及第二預子間隔件356P可在用於形成接觸凹槽320R的蝕刻製程中圖案化。
當形成接觸凹槽320R時，可部分地蝕刻內部間隔件351、主體層354、晶種層353以及氧化物膜352。晶種層353可形成於主體層354下方以防止氧（O）自氧化物膜352擴散至主體層354中。當形成接觸凹槽320R時，氧（O）尚未擴散至之主體層354可不被過度蝕刻。
含有氧（O）的氧化物膜352及晶種層353可在形成接觸凹槽320R及內埋觸點320的製程中易於蝕刻。當氧化物膜352的第二豎直部分（圖3的352a）及晶種層353的第三豎直部分（圖3的353a）經蝕刻，且接觸凹槽320R形成為更接近直接觸點346時，直接觸點346及內埋觸點320可以不穩定地分離。在此情況下，可存在直接觸點346與內埋觸點320彼此電連接的缺陷。
另一方面，當形成接觸凹槽320R時，可較佳地蝕刻晶種層353的第三彎曲部分（圖3的353b）及氧化物膜352的第二彎曲部分（圖3的352b）。當蝕刻晶種層353的第三彎曲部分（圖3的353b）及氧化物膜352的第二彎曲部分（圖3的352b）時，主體層354可藉由接觸凹槽320R暴露。
即使主體層354暴露於接觸凹槽320R，亦可不過度蝕刻具有減少的氧（O）擴散的主體層354。因此，主體層354可防止接觸凹槽320R延伸至氧化物膜352的第二豎直部分（圖3的352a）及晶種層353的第三豎直部分（圖3的353a）。亦即，接觸凹槽320R可遠離直接觸點346穩定地形成。
參看圖22，可在接觸凹槽320R內部形成內埋觸點320。
內埋觸點320可經沈積以填充接觸凹槽320R。內埋觸點320可與內部間隔件351、氧化物膜352、晶種層353以及主體層354接觸。
接下來，參看圖2，可進一步圖案化預罩蓋圖案344P及內部間隔件351。
隨後，可在內埋觸點320上形成著陸墊360、墊隔離絕緣膜380、下部電極210、電容器介電膜220以及上部電極230。因此，根據本發明的實施例的間隔件結構350可將內埋觸點320與直接觸點346穩定地分離，使得可防止直接觸點346與內埋觸點320彼此電連接的缺陷，且因此，可獲得具有增強可靠性的半導體記憶體裝置。
綜上所述，所屬領域中具有通常知識者將瞭解，在不背離如所附申請專利範圍中定義的本發明的精神及範疇的情況下，可對較佳實施例進行許多變化及修改。因此，所揭露的本發明的較佳實施例僅用於一般及描述性意義，且並非出於限制性目的。
100:基底 100_US:上部表面 105:元件隔離膜 130:蝕刻終止膜 210:下部電極 220:電容器介電膜 230:上部電極 310:閘極結構 311:閘極絕緣膜 312:閘極電極 313:閘極罩蓋圖案 314:閘極罩蓋導電膜 315:閘極溝槽 320、BC:內埋觸點 320R:接觸凹槽 325:節點墊 330:單元絕緣膜 331:第一單元絕緣膜 332:第二單元絕緣膜 340:單元導電線 340ST:位元線結構 341:第一單元導電膜 341P:第一預導電膜 342:第二單元導電膜 342P:第二預導電膜 343:第三單元導電膜 343P:第三預導電膜 344:單元線罩蓋膜 344P:預罩蓋圖案 345:節點隔離圖案 346、DC:直接觸點 346P:預直接觸點 346US:最上部表面 347:接觸隔離圖案 350:間隔件結構 350a:下部間隔件 350b:外部間隔件 351:內部間隔件 351a:第一豎直部分 351b:第一彎曲部分 351P:預內部間隔件膜 352:氧化物膜 352a:第二豎直部分 352b:第二彎曲部分 352P:預氧化物膜 353:晶種層 353a:第三豎直部分 353b:第三彎曲部分 353P:預晶種層 354:主體層 354P:預主體層 355:第一子間隔件 355P:第一預子間隔件 356:第二子間隔件 356P:第二預子間隔件 360、LP:著陸墊 370:柵欄圖案 380:墊隔離絕緣膜 412:下部絕緣層 412A:第一元件隔離膜 414A:第二元件隔離膜 420、420A:第一導電線 422:第一絕緣圖案 430、430A:通道層 430A1:第一主動柱 430A2:第二主動柱 430L:連接部分 432:第二絕緣圖案 434:第一內埋層 436:第二內埋層 440、440A:閘極電極 440P1:第一子閘極電極 440P2:第二子閘極電極 442A:第二導電線 450、450A:閘極絕緣層 460、460A:電容器觸點 462:上部絕緣膜 470:蝕刻終止膜 480:電容器結構 A-A、B-B、C-C、D-D:線 AC、ACT:主動區 BL:位元線 CAP:電容器 DR1:第一方向 DR2:第二方向 DR3:第三方向 DR4:第四方向 R:部分 SD1:第一源極/汲極區 SD2:第二源極/汲極區 T:溝槽 V:空隙 WL:字線
本發明的上述及其他態樣及特徵藉由參考隨附圖式而詳細描述其例示性實施例將變得更顯而易見，其中： 圖1為用於解釋根據本發明的實施例的半導體記憶體裝置的示意性佈局圖。 圖2為沿圖1的線A-A截取的橫截面圖。 圖3及圖4為繪示圖2的部分R的放大視圖。 圖5為沿圖1的線B-B截取的橫截面圖。 圖6為用於解釋根據本發明的實施例的半導體記憶體裝置的圖。 圖7為用於解釋根據本發明的實施例的半導體記憶體裝置的佈局圖。 圖8為用於解釋根據本發明的實施例的半導體記憶體裝置的透視圖。 圖9為沿圖7的線C-C截取的橫截面視圖。 圖10為沿圖7的線D-D截取的橫截面圖。 圖11為用於解釋根據本發明的實施例的半導體記憶體裝置的佈局圖。 圖12為用於解釋根據本發明的實施例的半導體記憶體裝置的透視圖。 圖13至圖22為用於解釋用於製造根據本發明的實施例的半導體記憶體裝置的方法的中間階段圖。 由於圖1A至圖22中的圖式意欲出於說明性目的，因此圖式中的元件未必按比例繪製。舉例而言，為了清楚起見，可放大或誇示元件中的一些。
100_US:上部表面
320:內埋觸點
320R:接觸凹槽
346:直接觸點
346US:最上部表面
351:內部間隔件
351a:第一豎直部分
351b:第一彎曲部分
352:氧化物膜
352a:第二豎直部分
352b:第二彎曲部分
353:晶種層
353a:第三豎直部分
353b:第三彎曲部分
354:主體層
355:第一子間隔件
356:第二子間隔件
R:部分
T:溝槽

Claims (10)

  1. 一種半導體記憶體裝置，包括： 基底，包含溝槽及接觸凹槽； 直接觸點，其置放於所述溝槽內部，且所述直接觸點具有小於所述溝槽的寬度的寬度； 位元線結構，其置放於所述直接觸點上，且所述位元線結構具有小於所述溝槽的所述寬度的寬度； 間隔件結構，其置放於所述直接觸點的側表面及所述位元線結構的側表面上；以及 內埋觸點，其藉由所述間隔件結構與所述直接觸點及所述位元線結構間隔開，且所述內埋觸點填充所述接觸凹槽， 其中所述間隔件結構包含： 氧化物膜，其置放於所述溝槽內部的所述直接觸點與所述內埋觸點之間； 晶種層，其置放於所述氧化物膜上且置放於所述直接觸點與所述內埋觸點之間的所述溝槽內部；以及 主體層，其填充所述晶種層上的所述溝槽，且所述主體層包含氮化矽， 其中所述晶種層包含碳。
  2. 如請求項1所述的半導體記憶體裝置， 其中所述晶種層的最上部末端置放於所述內埋觸點的最上部表面下方。
  3. 如請求項1所述的半導體記憶體裝置， 其中所述間隔件結構更包含內部間隔件，所述內部間隔件置放於所述氧化物膜下方，且所述內部間隔件沿所述直接觸點的所述側表面及所述位元線結構的所述側表面以及所述溝槽的輪廓延伸。
  4. 如請求項1所述的半導體記憶體裝置， 其中所述晶種層在所述溝槽內部與所述氧化物膜及所述主體層接觸。
  5. 如請求項1所述的半導體記憶體裝置， 其中所述晶種層的最下部末端置放於所述基底的上部表面下方。
  6. 如請求項1所述的半導體記憶體裝置， 其中所述晶種層並不在置放於所述直接觸點上的所述位元線結構與所述內埋觸點之間延伸。
  7. 一種半導體記憶體裝置，包括： 基底，包含溝槽及接觸凹槽； 直接觸點，其置放於所述溝槽內部，且所述直接觸點具有小於所述溝槽的寬度的寬度； 位元線結構，其置放於所述直接觸點上，且所述位元線結構具有小於所述溝槽的所述寬度的寬度； 間隔件結構，其置放於所述直接觸點的側表面及所述位元線結構的側表面上；以及 內埋觸點，其藉由所述間隔件結構與所述直接觸點及所述位元線結構間隔開，且所述內埋觸點填充所述接觸凹槽， 其中所述間隔件結構包含： 內部間隔件，沿所述直接觸點的所述側表面及所述位元線結構的所述側表面以及所述溝槽的輪廓延伸； 外部間隔件，沿所述內部間隔件的側表面延伸；以及 下部間隔件，其置放於所述外部間隔件下方的所述內部間隔件與所述外部間隔件之間，且所述下部間隔件填充所述溝槽， 其中所述下部間隔件包含： 氧化物膜；以及 氮化物膜，其置放於所述氧化物膜上且包含碳。
  8. 如請求項7所述的半導體記憶體裝置， 其中所述下部間隔件的所述氧化物膜包含： 第一部分，沿所述內部間隔件的所述側表面延伸；以及 第二部分，在所述內部間隔件上沿所述溝槽的所述輪廓延伸。
  9. 如請求項7所述的半導體記憶體裝置， 其中所述下部間隔件的所述氮化物膜的碳濃度朝向所述氧化物膜增加。
  10. 一種半導體記憶體裝置，包括： 基底，包含溝槽及接觸凹槽； 直接觸點，其置放於所述溝槽內部，且所述直接觸點具有小於所述溝槽的寬度的寬度； 位元線結構，其置放於所述直接觸點上，且所述位元線結構具有小於所述溝槽的所述寬度的寬度； 間隔件結構，其置放於所述直接觸點的側表面及所述位元線結構的側表面上；以及 內埋觸點，其藉由所述間隔件結構與所述直接觸點及所述位元線結構間隔開，且所述內埋觸點填充所述接觸凹槽， 其中所述間隔件結構包含： 第一間隔件，其沿所述直接觸點的所述側表面及所述位元線結構的所述側表面以及所述溝槽的輪廓延伸； 氧化物膜，其置放於所述溝槽內部的所述第一間隔件上且置放於所述直接觸點與所述內埋觸點之間； 晶種層，其置放於所述氧化物膜上，且所述晶種層包含碳； 主體層，其填充所述晶種層上的所述溝槽，且所述主體層包含氮化矽；以及 第二間隔件，其沿所述第一間隔件的側表面延伸，且所述第二間隔件置放於所述氧化物膜、所述晶種層以及所述主體層上， 其中所述晶種層及所述主體層置放於所述直接觸點與所述內埋觸點之間，且並不置放於置放在所述直接觸點上的所述位元線結構與所述內埋觸點之間， 其中所述晶種層包含： 第一部分，其沿所述直接觸點的所述側表面的輪廓延伸；以及 第二部分，其自所述第一部分彎曲且沿所述溝槽的所述輪廓延伸，以及 其中所述內埋觸點不與所述晶種層的所述第一部分接觸，且與所述晶種層的所述第二部分接觸。
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