KR20240018223A - 반도체 메모리 장치 및 이의 제조 방법 - Google Patents

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Abstract

반도체 메모리 장치 및 이의 제조 방법이 제공된다. 반도체 메모리 장치는, 트렌치 및 컨택 리세스를 포함하는 기판, 트렌치 내에 배치되고 트렌치의 폭보다 작은 폭을 갖는 다이렉트 컨택, 다이렉트 컨택 상에 배치되고, 트렌치의 폭보다 작은 폭을 갖는 비트라인 구조체, 다이렉트 컨택 및 비트라인 구조체의 측면 상에 배치되는 스페이서 구조체 및 스페이서 구조체에 의해 다이렉트 컨택 및 비트라인 구조체와 이격되고, 컨택 리세스를 채우는 매몰 컨택을 포함하고, 스페이서 구조체는, 트렌치 내에서 다이렉트 컨택 및 매몰 컨택 사이에 배치되는 산화막과, 산화막 상에 배치되고, 트렌치 내에서 다이렉트 컨택 및 매몰 컨택 사이에 배치되는 씨드층과, 씨드층 상에서 트렌치를 채우고, 실리콘 질화물을 포함하는 벌크층을 포함하고, 씨드층은 탄소를 포함한다.

Description

반도체 메모리 장치 및 이의 제조 방법{Semiconductor memory device and method for fabricating the same}
본 발명은 반도체 메모리 장치 및 이의 제조 방법에 관한 것이다.
반도체 소자가 점점 고집적화됨에 따라, 동일한 면적에 보다 많은 반도체 소자를 구현하기 위해 개별 회로 패턴들은 더욱 미세화 되어 가고 있다. 즉, 반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소하고 있다.
고도로 스케일링(scaling)된 반도체 소자에서, 복수의 배선 라인과 이들 사이에 개재되는 복수의 매몰 컨택(Buried Contact: BC)을 형성하는 공정이 점차 복잡해지고 어려워지고 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 제품 신뢰성이 향상된 반도체 메모리 장치를 제조할 수 있는 반도체 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는, 트렌치 및 컨택 리세스를 포함하는 기판, 트렌치 내에 배치되고 트렌치의 폭보다 작은 폭을 갖는 다이렉트 컨택, 다이렉트 컨택 상에 배치되고, 트렌치의 폭보다 작은 폭을 갖는 비트라인 구조체, 다이렉트 컨택 및 비트라인 구조체의 측면 상에 배치되는 스페이서 구조체 및 스페이서 구조체에 의해 다이렉트 컨택 및 비트라인 구조체와 이격되고, 컨택 리세스를 채우는 매몰 컨택을 포함하고, 스페이서 구조체는, 트렌치 내에서 다이렉트 컨택 및 매몰 컨택 사이에 배치되는 산화막과, 산화막 상에 배치되고, 트렌치 내에서 다이렉트 컨택 및 매몰 컨택 사이에 배치되는 씨드층과, 씨드층 상에서 트렌치를 채우고, 실리콘 질화물을 포함하는 벌크층을 포함하고, 씨드층은 탄소를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는, 트렌치 및 컨택 리세스를 포함하는 기판, 트렌치 내에 배치되고 트렌치의 폭보다 작은 폭은 갖는 다이렉트 컨택, 다이렉트 컨택 상에 배치되고, 트렌치의 폭보다 작은 폭을 갖는 비트라인 구조체, 다이렉트 컨택 및 비트라인 구조체의 측면 상에 배치되는 스페이서 구조체 및 스페이서 구조체에 의해 다이렉트 컨택 및 비트라인 구조체와 이격되고, 컨택 리세스를 채우는 매몰 컨택을 포함하고, 스페이서 구조체는, 다이렉트 컨택 및 비트라인 구조체의 측면과 트렌치를 따라 연장하는 내부 스페이서와, 내부 스페이서의 측면을 따라 연장하는 외부 스페이서와, 외부 스페이서의 하부에서, 내부 스페이서와 외부 스페이서 사이에 배치되고, 트렌치를 채우는 하부 스페이서를 포함하고, 하부 스페이서는, 산화막과, 산화막 상에 배치되고, 탄소를 포함하는 질화막을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는, 트렌치 및 컨택 리세스를 포함하는 기판, 트렌치 내에 배치되고 트렌치의 폭보다 작은 폭을 갖는 다이렉트 컨택, 다이렉트 컨택 상에 배치되고, 트렌치의 폭보다 작은 폭을 갖는 비트라인 구조체, 다이렉트 컨택 및 비트라인 구조체의 측면 상에 배치되는 스페이서 구조체 및 스페이서 구조체에 의해 다이렉트 컨택 및 비트라인 구조체와 이격되고, 컨택 리세스를 채우는 매몰 컨택을 포함하고, 스페이서 구조체는, 다이렉트 컨택 및 비트라인 구조체의 측면과 트렌치를 따라 연장하는 제1 스페이서와, 트렌치 내에서 제1 스페이서 상에 배치되고, 다이렉트 컨택 및 매몰 컨택 사이에 배치되는 산화막과, 산화막 상에 배치되고, 탄소를 포함하는 씨드층과, 씨드층 상에서 트렌치를 채우고, 실리콘 질화물을 포함하는 벌크층과, 제1 스페이서의 측면을 따라 연장하고, 산화막과, 씨드층과, 벌크층 상에 배치되는 제2 스페이서를 포함하고, 씨드층 및 벌크층은, 다이렉트 컨택 및 매몰 컨택 사이에 배치되고, 다이렉트 컨택 상의 비트라인 구조체와 매몰 컨택의 사이에는 비배치되고, 씨드층은, 다이렉트 컨택의 측면의 프로파일을 따라 연장하는 제1 부분과, 제1 부분으로부터 절곡되고, 트렌치의 프로파일을 따라 연장하는 제2 부분을 포함하고, 매몰 컨택은 씨드층의 제1 부분과 비접촉하고, 씨드층의 제2 부분과 접촉한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치의 제조 방법은, 기판 상에 트렌치를 형성하고, 트렌치 내에 기판의 상부로 연장하는 도전 패턴을 형성하고, 트렌치와 도전 패턴 상에 제1 실리콘 질화막과 실리콘 산화막을 순차적으로 형성하고, 실리콘 산화막 상에 탄소를 포함하는 씨드층을 형성하고, 씨드층 상에 트렌치를 채우는 제2 실리콘 질화막을 형성하고, 제2 실리콘 질화막 상에 도전 패턴의 측벽에 배치되는 스페이서를 형성하고, 기판 상에 트렌치와 연결되는 컨택 리세스를 형성하고, 컨택 리세스를 채우는 매몰 컨택을 형성하는 것을 포함하되, 씨드층을 형성하는 것은, 실리콘 산화막 상에 헥사클로로디실란(hexachlorodisilane, HCD)을 포함하는 전구체와, C2H4를 포함하는 제1 반응 가스 및 NH3를 포함하는 제2 반응 가스를 제공하는 것을 포함하고, 제2 실리콘 질화막을 형성하는 것은, 디클로로실란을 포함하는 전구체와, NH3 반응 가스를 제공하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 2는 도 1의 A - A를 따라 절단한 단면도이다.
도 3 및 도 4는 도 2의 R 부분을 나타낸 확대도이다.
도 5는 도 1의 B - B를 따라 절단한 단면도이다.
도 6은 다른 몇몇 실시예들에 다른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 7은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다.
도 8은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 사시도이다.
도 9는 도 7의 C-C를 따라 절단한 단면도이다.
도 10은 도 7의 D-D를 따라 절단한 단면도이다.
도 11은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다.
도 12는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 사시도이다.
도 13 내지 도 22는 몇몇 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 2는 도 1의 A - A를 따라 절단한 단면도이다. 도 3 및 도 4는 도 2의 R 부분을 나타낸 확대도이다. 도 5는 도 1의 B - B를 따라 절단한 단면도이다.
참고적으로 도 1은 커패시터를 제외한 DRAM(Dynamic Random Access Memory)의 예시적인 레이아웃도를 도시하였지만, 이에 제한되는 것은 아니다.
도 1을 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 복수의 활성 영역(ACT)을 포함할 수 있다. 활성 영역(ACT)은 기판(도 2의 100) 내에 형성된 소자 분리막(도 2의 105)에 의해 정의될 수 있다.
반도체 메모리 장치의 디자인 룰의 감소에 따라, 도시된 바와 같이 활성 영역(ACT)은 사선(diagonal line or oblique line)의 바(bar) 형태로 배치될 수 있다. 활성 영역(ACT)은 제4 방향(DR4)으로 연장된 바 형태를 가질 수 있다.
활성 영역(ACT) 상에, 활성 영역(ACT)을 가로질러 제1 방향(DR1)으로 복수의 게이트 전극이 배치될 수 있다. 복수의 게이트 전극은 서로 간에 평행하게 연장될 수 있다. 복수의 게이트 전극은 예를 들어, 복수의 워드 라인(Word Line: WL)일 수 있다.
워드 라인(WL)은 등 간격으로 배치될 수 있다. 워드 라인(WL)의 폭이나 워드 라인(WL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
워드 라인(WL) 상에는 워드 라인(WL)과 직교하는 제3 방향(DR3)으로 연장되는 복수의 비트 라인(Bit Line: BL)이 배치될 수 있다. 복수의 비트 라인(BL)은 서로 간에 평행하게 연장될 수 있다.
비트 라인(BL)은 등 간격으로 배치될 수 있다. 비트 라인(BL)의 폭이나 비트 라인(BL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
몇몇 실시예들에 따른 반도체 메모리 장치는 활성 영역(ACT) 상에 형성된 다양한 컨택 배열들을 포함할 수 있다. 다양한 컨택 배열은 예를 들어, 다이렉트 컨택(Direct Contact: DC), 매몰 컨택(Buried Contact: BC), 및 랜딩 패드(Landing Pad: LP) 등을 포함할 수 있다.
여기서, 다이렉트 컨택(DC)은 활성 영역(ACT)을 비트 라인(BL)에 전기적으로 연결시키는 컨택을 의미할 수 있다. 매몰 컨택(BC)은 활성 영역(ACT)을 커패시터의 하부 전극(도 2의 210)에 연결시키는 컨택을 의미할 수 있다.
배치 구조상, 매몰 컨택(BC)과 활성 영역(ACT)의 접촉 면적이 작을 수 있다. 그에 따라, 활성 영역(ACT)과 접촉 면적을 확대하는 것과 함께 커패시터의 하부 전극(도 2의 210)과의 접촉 면적 확대를 위해, 도전성의 랜딩 패드(LP)가 도입될 수 있다.
랜딩 패드(LP)는 활성 영역(ACT)과 매몰 컨택(BC) 사이에 배치될 수도 있고, 매몰 컨택(BC)과 커패시터의 하부 전극 사이에 배치될 수도 있다. 랜딩 패드(LP)의 도입을 통해 접촉 면적을 확대함으로써, 활성 영역(ACT)과 커패시터 하부 전극 사이의 컨택 저항이 감소될 수 있다.
몇몇 실시예들에 따른 반도체 메모리 장치에서, 다이렉트 컨택(DC)은 활성 영역(ACT)의 중앙 부분으로 배치될 수 있다. 매몰 컨택(BC)은 활성 영역(ACT)의 양 끝단 부분으로 배치될 수 있다.
매몰 컨택(BC)이 활성 영역(ACT)의 양 끝단 부분으로 배치됨에 따라, 랜딩 패드(LP)는 활성 영역(ACT)의 양 끝단에 인접하여 매몰 컨택(BC)과 일부 오버랩되게 배치될 수 있다.
다르게 설명하면, 매몰 컨택(BC)은 인접하는 워드 라인(WL) 사이와, 인접하는 비트 라인(BL) 사이에 있는 활성 영역(ACT) 및 소자 분리막(도 2의 105)과 중첩되도록 형성될 수 있다.
워드 라인(WL)은 기판(100) 내에 매몰된 구조로 형성될 수 있다. 워드 라인(WL)은 다이렉트 컨택(DC)이나 매몰 컨택(BC) 사이의 활성 영역(ACT)을 가로질러 배치될 수 있다.
도시된 것과 같이, 2개의 워드 라인(WL)이 하나의 활성 영역(ACT)을 가로지르도록 배치될 수 있다. 활성 영역(ACT)이 사선 형태로 배치됨으로써, 워드 라인(WL)은 활성 영역(ACT)과 90도 미만의 각도를 가질 수 있다.
다이렉트 컨택(DC) 및 매몰 컨택(BC)은 대칭적으로 배치될 수 있다. 이로 인해, 다이렉트 컨택(DC) 및 매몰 컨택(BC)은 제1 방향(DR1) 및 제3 방향(DR3)을 따라 일 직선 상에 배치될 수 있다.
한편, 다이렉트 컨택(DC) 및 매몰 컨택(BC)과 달리, 랜딩 패드(LP)는 비트 라인(BL)이 연장하는 제3 방향(DR3)으로 지그재그 형태로 배치될 수 있다. 또한, 랜딩 패드(LP)는 워드 라인(WL)이 연장하는 제1 방향(DR1)으로는 각 비트 라인(BL)의 동일한 측면 부분과 오버랩되게 배치될 수 있다.
예를 들어, 첫 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 왼쪽 측면과 오버랩되고, 두 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 오른쪽 측면과 오버랩될 수 있다.
도 1 내지 도 5를 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 게이트 구조체(310)와, 복수의 비트 라인 구조체(340ST)와, 매몰 컨택(320)과, 커패시터(CAP)를 포함할 수 있다.
소자 분리막(105)은 기판(100) 내에 형성될 수 있다. 소자 분리막(105)은 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조를 가질 수 있다. 소자 분리막(105)은 기판(100) 상에 활성 영역(ACT)을 정의할 수 있다.
소자 분리막(105)에 의해 정의된 활성 영역(ACT)는 도 1에서 도시된 것과 같이 단축과 장축을 포함하는 긴 아일랜드 형성을 가질 수 있다. 활성 영역(ACT)는 소자 분리막(105) 내에 형성되는 워드 라인(WL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다.
소자 분리막(105)은 각각 예를 들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 소자 분리막(105)은 각각 하나의 절연막으로 형성되는 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 소자 분리막(105)의 폭에 따라, 소자 분리막(105)은 각각 하나의 절연막으로 형성될 수도 있고, 복수의 절연막으로 형성될 수도 있다.
또한, 활성 영역(ACT)는 소자 분리막(105) 상에 형성되는 비트 라인(BL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다. 즉, 활성 영역(ACT)는 제1 방향(DR1) 및 제3 방향(DR3)에 대해 소정의 각도를 갖는 제4 방향(DR4)으로 연장될 수 있다.
게이트 구조체(310)는 기판(100) 및 소자 분리막(105) 내에 형성될 수 있다. 게이트 구조체(310)는 소자 분리막(105) 및 소자 분리막(105)에 의해 정의된 활성 영역(ACT)을 가로질러 형성될 수 있다. 게이트 구조체(310)는 기판(100) 및 소자 분리막(105) 내에 형성된 게이트 트렌치(315)와, 게이트 절연막(311)과, 게이트 전극(312)과, 게이트 캡핑 패턴(313)과, 게이트 캡핑 도전막(314)을 포함할 수 있다. 여기에서, 게이트 전극(312)은 워드 라인(WL)에 대응될 수 있다. 도시된 것과 달리, 게이트 구조체(310)는 게이트 캡핑 도전막(314)을 포함하지 않을 수 있다.
게이트 절연막(311)은 게이트 트렌치(315)의 측벽 및 바닥면을 따라 연장될 수 있다. 게이트 절연막(311)은 게이트 트렌치(315)의 적어도 일부의 프로파일을 따라 연장될 수 있다. 게이트 절연막(311)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 적어도 하나를 포함할 수 있다.
게이트 전극(312)은 게이트 절연막(311) 상에 형성될 수 있다. 게이트 전극(312)은 게이트 트렌치(315)의 일부를 채울 수 있다. 게이트 캡핑 도전막(314)은 게이트 전극(312)의 상면을 따라 연장될 수 있다.
게이트 전극(312)은 금속, 금속 합금, 도전성 금속 질화물, 도전성 금속 탄질화물, 도전성 금속 탄화물, 금속 실리사이드, 도핑된 반도체 물질, 도전성 금속 산질화물 및 도전성 금속 산화물 중 적어도 하나를 포함할 수 있다. 게이트 전극(312)은 예를 들어, TiN, TaC, TaN, TiSiN, TaSiN, TaTiN, TiAlN, TaAlN, WN, Ru, TiAl, TiAlC-N, TiAlC, TiC, TaCN, W, Al, Cu, Co, Ti, Ta, Ni, Pt, Ni-Pt, Nb, NbN, NbC, Mo, MoN, MoC, WC, Rh, Pd, Ir, Ag, Au, Zn, V, RuTiN, TiSi, TaSi, NiSi, CoSi, IrOx, RuOx 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 게이트 캡핑 도전막(314)은 예를 들어, 폴리 실리콘 또는 폴리 실리콘 게르마늄을 포함할 수 있지만, 이에 제한되는 것은 아니다.
게이트 캡핑 패턴(313)은 게이트 전극(312) 및 게이트 캡핑 도전막(314) 상에 배치될 수 있다. 게이트 캡핑 패턴(313)은 게이트 전극(312) 및 게이트 캡핑 도전막(314)이 형성되고 남은 게이트 트렌치(315)를 채울 수 있다. 게이트 절연막(311)은 게이트 캡핑 패턴(313)의 측벽을 따라 연장되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 게이트 캡핑 패턴(313)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도시되지 않았지만, 게이트 구조체(310)의 적어도 일측에는 불순물 도핑 영역이 형성될 수 있다. 불순물 도핑 영역은 트랜지스터의 소오스/드레인 영역일 수 있다.
비트 라인 구조체(340ST)는 셀 도전 라인(340)과, 셀 라인 캡핑막(344)을 포함할 수 있다. 셀 도전 라인(340)은 게이트 구조체(310)가 형성된 기판(100) 및 소자 분리막(105) 상에 형성될 수 있다. 셀 도전 라인(340)은 소자 분리막(105) 및 활성 영역(ACT)과 교차할 수 있다. 셀 도전 라인(340)은 게이트 구조체(310)와 교차되도록 형성될 수 있다. 여기에서, 셀 도전 라인(340)은 비트 라인(BL)에 대응될 수 있다.
셀 도전 라인(340)은 다중막일 수 있다. 셀 도전 라인(340)은 예를 들어, 제1 셀 도전막(341)과, 제2 셀 도전막(342)과, 제3 셀 도전막(343)을 포함할 수 있다. 제1 내지 제3 셀 도전막(341, 342, 343)은 기판(100) 및 소자 분리막(105) 상에 순차적으로 적층될 수 있다. 셀 도전 라인(340)이 3중막인 것으로 도시되었지만, 이에 제한되는 것은 아니다.
제1 내지 제3 셀 도전막(341, 342, 343)은 각각 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 셀 도전막(341)은 도핑된 반도체 물질을 포함하고, 제2 셀 도전막(342)은 도전성 실리사이드 화합물 및 도전성 금속 질화물 중 적어도 하나를 포함하고, 제3 셀 도전막(343)은 금속 및 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
다이렉트 컨택(346)은 셀 도전 라인(340)과 기판(100) 사이에 형성될 수 있다. 즉, 셀 도전 라인(340)은 다이렉트 컨택(346) 상에 형성될 수 있다. 예를 들어, 다이렉트 컨택(346)은 셀 도전 라인(340)이 긴 아일랜드 형상을 갖는 활성 영역(ACT)의 가운데 부분과 교차하는 지점에 형성될 수 있다.
다이렉트 컨택(346)은 셀 도전 라인(340)과 기판(100)을 전기적으로 연결할 수 있다. 여기에서, 다이렉트 컨택(346)은 다이렉트 컨택(DC)에 대응될 수 있다. 다이렉트 컨택(346)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
다이렉트 컨택(346)은 셀 절연막(330)을 관통하여 기판(100)의 활성 영역(ACT)과 비트 라인 구조체(340ST)를 연결할 수 있다. 다이렉트 컨택(346)은 기판(100) 내로 연장할 수 있다. 예를 들어, 기판(100)은 활성 영역(ACT)과 소자 분리막(105) 내에 형성되는 트렌치(T)를 포함할 수 있다. 트렌치(T)는 셀 절연막(330)을 관통하여 활성 영역(ACT)의 적어도 일부를 노출시킬 수 있다. 다이렉트 컨택(346)은 트렌치(T) 내에 형성되어, 활성 영역(ACT)과 셀 도전 라인(340)을 연결할 수 있다.
몇몇 실시예들에서, 도 2에 도시된 것처럼, 트렌치(T)는 기판(100)을 노출시킬 수 있다. 이에 따라, 다이렉트 컨택(346)은 기판(100)의 활성 영역(도 1의 ACT)과 중첩될 수 있다. 몇몇 실시예들에서, 트렌치(T)의 일부는 소자 분리막(105)의 일부와 중첩될 수도 있다. 이에 따라, 트렌치(T)는 기판(100)의 일부뿐만 아니라 소자 분리막(105)의 일부를 노출시킬 수도 있다.
다이렉트 컨택(346)은 도전성 물질을 포함할 수 있다. 이에 따라, 비트 라인 구조체(340ST)의 셀 도전 라인(340)은 기판(100)의 활성 영역(ACT)과 전기적으로 연결될 수 있다. 셀 도전 라인(340) 및 다이렉트 컨택(346)과 접속되는 기판(100)의 활성 영역(ACT)은 소오스 및 드레인 영역으로 기능할 수 있다.
몇몇 실시예들에서, 다이렉트 컨택(346)은 제1 셀 도전막(341)과 동일한 물질을 포함할 수 있다. 예를 들어, 다이렉트 컨택(346)은 폴리실리콘을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이들에 제한되는 것은 아니고, 제조 공정에 따라 다이렉트 컨택(346)은 제1 셀 도전막(341)과 다른 물질을 포함할 수도 있다.
몇몇 실시예들에서, 다이렉트 컨택(346)의 폭은 트렌치(T)의 폭보다 작을 수 있다. 예를 들어, 도 2에 도시된 것처럼, 다이렉트 컨택(346)은 트렌치(T)에 의해 노출되는 기판(100)의 일부에만 중첩될 수 있다. 다이렉트 컨택(346)은 트렌치(T)에 의해 노출되는 기판(100)의 중심부에 배치될 수 있다.
몇몇 실시예들에서, 비트 라인 구조체(340ST)의 폭 또한 트렌치(T)의 폭보다 작을 수 있다. 예를 들어, 비트 라인 구조체(340ST)의 폭은 다이렉트 컨택(346)의 폭과 실질적으로 동일할 수 있다.
도 2에서, 다이렉트 컨택(346)의 상면과 중첩되는 영역에서, 셀 도전 라인(340)은 제2 셀 도전막(342) 및 제3 셀 도전막(343)을 포함할 수 있다. 다이렉트 컨택(346)의 상면과 중첩되는 않는 영역에서, 셀 도전 라인(340)은 제1 내지 제3 셀 도전막(341, 342, 343)을 포함할 수 있다.
셀 라인 캡핑막(344)은 셀 도전 라인(340) 상에 배치될 수 있다. 셀 라인 캡핑막(344)은 셀 도전 라인(340)의 상면을 따라 제3 방향(DR3)으로 연장될 수 있다. 이 때, 셀 라인 캡핑막(344)은 예를 들어, 실리콘 질화막, 실리콘 산질화물, 실리콘 탄질화물 및 실리콘 산탄질화물 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 셀 라인 캡핑막(344)은 예를 들어, 실리콘 질화막을 포함할 수 있다. 셀 라인 캡핑막(344)은 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다. 셀 라인 캡핑막(344)은 다중막일 수도 있다. 다만, 다중막을 구성하는 각각의 막이 동일한 물질일 경우, 셀 라인 캡핑막(344)은 단일막으로 보일 수 있다.
셀 절연막(330)은 기판(100) 및 소자 분리막(105) 상에 형성될 수 있다. 좀 더 구체적으로, 셀 절연막(330)은 다이렉트 컨택(346)이 형성되지 않은 기판(100) 및 소자 분리막(105) 상에 형성될 수 있다. 셀 절연막(330)은 기판(100) 및 셀 도전 라인(340) 사이와, 소자 분리막(105) 및 셀 도전 라인(340) 사이에 형성될 수 있다.
셀 절연막(330)은 단일막일 수 있으나, 도시된 것처럼, 셀 절연막(330)은 제1 셀 절연막(331) 및 제2 셀 절연막(332)을 포함하는 다중막일 수도 있다. 예를 들어, 제1 셀 절연막(331)은 실리콘 산화막을 포함할 수 있고, 제2 셀 절연막(332)은 실리콘 질화막을 포함할 수 있지만, 이에 제한되는 것은 아니다.
스페이서 구조체(350)는 셀 도전 라인(340) 및 셀 라인 캡핑막(344)의 측벽 상에 배치될 수 있다. 스페이서 구조체(350)는 다이렉트 컨택(346)이 형성된 셀 도전 라인(340)의 부분에서 기판(100) 및 소자 분리막(105) 상에 형성될 수 있다. 스페이서 구조체(350)는 셀 도전 라인(340) 셀 라인 캡핑막(344) 및 다이렉트 컨택(346)의 측벽 상에서 배치될 수 있다.
그러나, 다이렉트 컨택(346)이 형성되지 않은 셀 도전 라인(340)의 나머지 부분에서, 스페이서 구조체(350)는 셀 절연막(330) 상에 배치될 수 있다. 스페이서 구조체(350)는 셀 도전 라인(340) 및 셀 라인 캡핑막(344)의 측벽 상에서 배치될 수 있다.
스페이서 구조체(350)는 다중막일 수 있다. 예를 들어, 스페이서 구조체(350)는 내부 스페이서(351), 하부 스페이서(350a) 및 외부 스페이서(350b)를 포함할 수 있다.
스페이서 구조체(350)는 비트 라인 구조체(340ST)의 측면 상에 배치될 수 있다. 스페이서 구조체(350)는 비트 라인 구조체(340ST)의 측면을 따라 연장될 수 있다. 매몰 컨택(320)은 스페이서 구조체(350)에 의해 비트 라인 구조체(340ST)와 이격될 수 있다.
몇몇 실시예들에서, 스페이서 구조체(350)의 일부는 기판(100) 및 소자 분리막(105)과 접촉할 수 있다. 예를 들어, 트렌치(T)가 형성된 영역에서, 스페이서 구조체(350)의 하부는 트렌치(T)를 채울 수 있다. 그러나, 트렌치(T)가 형성되지 않은 영역에서, 스페이서 구조체(350)는 셀 절연막(330) 상에 형성될 수 있다.
내부 스페이서(351)는 다이렉트 컨택(346)의 측면과 트렌치(T)를 따라 연장할 수 있다. 내부 스페이서(351)는 트렌치(T) 내에 배치될 수 있다. 내부 스페이서(351)는 다이렉트 컨택(346)과 비트 라인 구조체(340ST)의 측면을 따라 연장할 수 있다.
내부 스페이서(351)는 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있다. 내부 스페이서(351)는 제1 수직부(351a)와 제1 절곡부(351b)를 포함할 수 있다.
내부 스페이서(351)의 제1 수직부(351a)는 다이렉트 컨택(346)의 측면을 따라 연장할 수 있다. 내부 스페이서(351)의 제1 절곡부(351b)는 제1 수직부 (351a)로부터 절곡될 수 있다. 내부 스페이서(351)의 제1 절곡부(351b)는 트렌치(T)의 바닥면을 따라 연장할 수 있다. 내부 스페이서(351)의 제1 절곡부(351b)는 트렌치(T)의 프로파일을 따라 연장할 수 있다.
하부 스페이서(350a)는 산화막(352), 씨드층(353) 및 벌크층(354)을 포함할 수 있다. 하부 스페이서(350a)는 내부 스페이서(351)와 외부 스페이서(350b) 사이에 배치될 수 있다. 하부 스페이서(350a)는 내부 스페이서(351) 상에 배치될 수 있다. 하부 스페이서(350a)는 외부 스페이서(350b) 하부에 배치될 수 있다.
씨드층(353) 및 벌크층(354)은 모두 질화막을 포함할 수 있다. 씨드층(353)은 탄소를 포함할 수 있다. 씨드층(353)은 산화막(352) 상에 배치될 수 있다. 벌크층(354)은 탄소를 포함하지 않을 수 있다. 벌크층(354)은 씨드층(353) 상에 배치될 수 있다. 따라서, 산화막(352)에 가까워질수록 씨드층(353) 및 벌크층(354)에 포함된 탄소의 농도는 증가할 수 있다.
산화막(352)은 내부 스페이서(351) 상에 배치될 수 있다. 산화막(352)은 트렌치(T) 내에 배치될 수 있다. 산화막(352)은 다이렉트 컨택(346)과 매몰 컨택(320) 사이에 배치될 수 있다. 산화막(352)은 다이렉트 컨택(346)의 측부에 배치될 수 있다. 산화막(352)은 다이렉트 컨택(346)의 상부에 배치된 비트 라인 구조체(340ST)의 측부에는 배치되지 않을 수 있다. 즉, 산화막(352)은 다이렉트 컨택(346)의 상부로 연장되지 않을 수 있다.
산화막(352)은 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있다. 산화막(352)은 제2 수직부(352a)와 제2 절곡부(352b)를 포함할 수 있다.
산화막(352)의 제2 수직부(352a)는 내부 스페이서(351)의 제1 수직부(351a) 상에 배치될 수 있다. 산화막(352)의 제2 수직부(352a)는 내부 스페이서(351)의 제1 수직부(351a)를 따라 연장할 수 있다. 산화막(352)의 제2 수직부(352a)는 다이렉트 컨택(346)의 측면의 프로파일을 따라 연장할 수 있다.
산화막(352)의 제2 절곡부(352b)는 제2 수직부(352a)로부터 절곡될 수 있다. 산화막(352)의 제2 절곡부(352b)는 트렌치(T)의 프로파일을 따라 연장할 수 있다. 산화막(352)의 제2 절곡부(352b)는 내부 스페이서(351)의 제1 절곡부(351b) 상에 배치될 수 있다. 산화막(352)의 제2 절곡부(352b)는 내부 스페이서(351)의 제1 절곡부(351b)를 따라 연장할 수 있다.
산화막(352)의 최상단은 다이렉트 컨택(346)의 최상면(346US)보다 아래에 배치될 수 있다. 따라서, 산화막(352)은 다이렉트 컨택(346)과 매몰 컨택(320) 사이에 배치될 수 있다. 반면, 산화막(352)은 다이렉트 컨택(346) 상에 배치되는 비트 라인 구조체(340ST)와 매몰 컨택(320)의 사이에는 배치되지 않을 수 있다.
산화막(352)의 최하단은 기판(100)의 상면(100_US) 보다 아래에 배치될 수 있다. 산화막(352)의 최하단은 트렌치(T) 내에 배치될 수 있다.
산화막(352)은 매몰 컨택(320)과 접촉할 수 있다. 구체적으로, 산화막(352)의 제2 절곡부(352b)는 매몰 컨택(320)과 접촉할 수 있다. 산화막(352)의 제2 수직부(352a)는 매몰 컨택(320)과 접촉하지 않을 수 있다.
씨드층(353)은 산화막(352) 상에 배치될 수 있다. 씨드층(353)은 트렌치(T) 내에 배치될 수 있다. 씨드층(353)은 다이렉트 컨택(346)과 매몰 컨택(320) 사이에 배치될 수 있다. 씨드층(353)은 다이렉트 컨택(346)의 측부에 배치될 수 있다. 씨드층(353)은 다이렉트 컨택(346)의 상부에 배치된 비트 라인 구조체(340ST)의 측부에는 배치되지 않을 수 있다. 즉, 씨드층(353)은 다이렉트 컨택(346)의 상부로 연장되지 않을 수 있다.
씨드층(353)은 실리콘 탄질화물(SiCN)을 포함할 수 있다. 씨드층(353)은 제3 수직부(353a)와 제3 절곡부(353b)를 포함할 수 있다.
씨드층(353)의 제3 수직부(353a)는 산화막(352)의 제2 수직부(352a) 상에 배치될 수 있다. 씨드층(353)의 제3 수직부(353a)는 산화막(352)의 제2 수직부(352a)를 따라 연장할 수 있다. 씨드층(353)의 제3 수직부(353a)는 다이렉트 컨택(346)의 측면의 프로파일을 따라 연장할 수 있다.
씨드층(353)의 제3 절곡부(353b)는 제3 수직부(353a)로부터 절곡될 수 있다. 씨드층(353)의 제3 절곡부(353b)는 트렌치(T)의 프로파일을 따라 연장할 수 있다. 씨드층(353)의 제3 절곡부(353b)는 산화막(352)의 제2 절곡부(352b) 상에 배치될 수 있다. 씨드층(353)의 제3 절곡부(353b)는 산화막(352)의 제2 절곡부(352b)를 따라 연장할 수 있다.
씨드층(353)의 최상단은 다이렉트 컨택(346)의 최상면(346US)보다 아래에 배치될 수 있다. 따라서, 씨드층(353)은 다이렉트 컨택(346)과 매몰 컨택(320) 사이에 배치될 수 있다. 반면, 씨드층(353)은 다이렉트 컨택(346) 상에 배치되는 비트 라인 구조체(340ST)와 매몰 컨택(320)의 사이에는 배치되지 않을 수 있다.
씨드층(353)의 최하단은 기판(100)의 상면(100_US) 보다 아래에 배치될 수 있다. 씨드층(353)의 최하단은 트렌치(T) 내에 배치될 수 있다.
씨드층(353)은 매몰 컨택(320)과 접촉할 수 있다. 구체적으로, 씨드층(353)의 제3 절곡부(353b)는 매몰 컨택(320)과 접촉할 수 있다. 씨드층(353)의 제3 수직부(353a)는 매몰 컨택(320)과 접촉하지 않을 수 있다.
벌크층(354)은 씨드층(353) 상에 배치될 수 있다. 벌크층(354)은 트렌치(T) 내에 배치될 수 있다. 벌크층(354)은 다이렉트 컨택(346)과 매몰 컨택(320) 사이에 배치될 수 있다. 벌크층(354)은 다이렉트 컨택(346)의 측부에 배치될 수 있다. 벌크층(354)은 다이렉트 컨택(346)의 상부에 배치된 비트 라인 구조체(340ST)의 측부에 배치되지 않을 수 있다. 즉, 벌크층(354)은 다이렉트 컨택(346)의 상부로 연장되지 않을 수 있다.
벌크층(354)은 실리콘 질화물(SiN)을 포함할 수 있다. 벌크층(354)은 트렌치(T)를 채울 수 있다. 벌크층(354)은 씨드층(353)보다 두꺼울 수 있다.
벌크층(354)의 최상단은 다이렉트 컨택(346)의 최상면(346US)보다 아래에 배치될 수 있다. 따라서, 벌크층(354)은 다이렉트 컨택(346)과 매몰 컨택(320) 사이에 배치될 수 있다. 반면, 벌크층(354)은 다이렉트 컨택(346) 상에 배치되는 비트 라인 구조체(340ST)와 매몰 컨택(320)의 사이에는 배치되지 않을 수 있다. 벌크층(354)은 매몰 컨택(320)과 접촉할 수 있다.
벌크층(354)의 최하단은 기판(100)의 상면(100_US) 보다 아래에 배치될 수 있다. 벌크층(354)의 최하단은 트렌치(T) 내에 배치될 수 있다.
도 3을 참조하면, 벌크층(354)은 씨드층(353) 상에서 트렌치(T)을 채울 수 있다. 도 4를 참조하면, 벌크층(354)은 보이드(void)(V)를 포함할 수 있다.
외부 스페이서(350b)는 하부 스페이서(350a) 상에 배치될 수 있다. 외부 스페이서(350b)는 내부 스페이서(351)의 측면에 배치될 수 있다. 외부 스페이서(350b)는 다이렉트 컨택(346)과 비트 라인 구조체(340ST)의 측부에 배치될 수 있다. 외부 스페이서(350b)는 제1 서브 스페이서(355)와 제2 서브 스페이서(356)를 포함할 수 있다.
제1 서브 스페이서(355)는 내부 스페이서(351) 상에 배치될 수 있다. 제1 서브 스페이서(355)는 내부 스페이서(351)의 측면을 따라 연장할 수 있다. 제1 서브 스페이서(355)는 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있다.
제2 서브 스페이서(356)는 제1 서브 스페이서(355) 상에 배치될 수 있다. 제2 서브 스페이서(356)는 제1 서브 스페이서(355)의 측면을 따라 연장할 수 있다. 제2 서브 스페이서(356)는 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있다.
도 2 내지 도 4에서 외부 스페이서(350b)가 제1 서브 스페이서(355)와 제2 서브 스페이서(356)를 포함하는 이중막인 것으로 도시하였으나, 실시예는 이에 한정되지 않는다. 예를 들어, 외부 스페이서(350b)는 단일막일 수 있다. 다른 예를 들어, 외부 스페이서(350b)는 세 개의 스페이서를 포함하는 다중막일 수 있다.
씨드층(353)은 산화막(352)과 벌크층(354) 사이에 배치될 수 있다. 씨드층(353)은 산화막(352)으로부터 벌크층(354)으로 산소가 확산하는 것을 방지할 수 있다. 벌크층(354)에 산소가 확산되면 벌크층(354)이 쉽게 식각될 수 있다. 이러한 경우, 다이렉트 컨택(346)과 스페이서 구조체(350)를 형성한 후에 매몰 컨택(320)을 형성하는 과정에서 벌크층(354)이 식각됨으로써 매몰 컨택(320)과 다이렉트 컨택(346) 사이의 이격 거리가 감소할 수 있다.
실리콘 탄질화물(SiCN)을 포함하는 씨드층(353)은 산화막(352)으로부터 확산되는 산소(O)와 반응을 할 수 있다. 예를 들어, 산화막(352)으로부터 확산되는 산소(O)는 씨드층(353)의 실리콘 탄질화물(SiCN)과 결합 반응을 할 수 있다. 씨드층(353)에 의해 산화막(352)의 산소가 벌크층(354)으로 확산되지 않을 수 있다. 따라서, 다이렉트 컨택(346)과 스페이서 구조체(350)를 형성한 후에 매몰 컨택(320)을 형성할 때, 벌크층(354)을 포함하는 스페이서 구조체(350)에 의해 매몰 컨택(320)과 다이렉트 컨택(346)이 안정적으로 이격될 수 있다.
펜스 패턴(370)은 기판(100) 및 소자 분리막(105) 상에 배치될 수 있다. 펜스 패턴(370)은 기판(100) 및 소자 분리막(105) 내에 형성된 게이트 구조체(310)와 중첩되도록 형성될 수 있다. 펜스 패턴(370)은 제3 방향(DR3)으로 연장되는 비트 라인 구조체(340ST) 사이에 배치될 수 있다. 펜스 패턴(370)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
매몰 컨택(320)은 제1 방향(DR1)으로 인접하는 비트 라인(BL) 사이에 배치될 수 있다. 구체적으로, 매몰 컨택(320)은 제1 방향(DR1)으로 인접하는 셀 도전 라인(340) 사이에 배치될 수 있다. 매몰 컨택(320)은 제3 방향(DR3)으로 인접하는 펜스 패턴(370) 사이에 배치될 수 있다. 매몰 컨택(320)은 인접하는 셀 도전 라인(340) 사이의 기판(100) 및 소자 분리막(105)과 중첩될 수 있다. 매몰 컨택(320)은 활성 영역(ACT)과 연결될 수 있다. 여기에서, 매몰 컨택(320)은 매몰 컨택(BC)에 대응될 수 있다.
매몰 컨택(320)은 셀 절연막(330)을 관통하여 기판(100)의 활성 영역(ACT)과 랜딩 패드(360)를 연결할 수 있다. 예를 들어, 기판(100)은 활성 영역(ACT) 내의 컨택 리세스(R)를 포함할 수 있다. 컨택 리세스(R)는 기판(100)의 일부를 노출시킬 수 있다. 매몰 컨택(320)은 컨택 리세스(R)를 채울 수 있다. 매몰 컨택(320)은 컨택 리세스(R) 내에 형성되어 기판(100)의 활성 영역(ACT)과 랜딩 패드(360)를 연결할 수 있다.
매몰 컨택(320)은 내부 스페이서(351), 산화막(352), 씨드층(353), 벌크층(354)과 접촉할 수 있다. 매몰 컨택(320)은 산화막(352)의 제2 절곡부(352b), 씨드층(353)의 제3 절곡부(353b)와 접촉할 수 있다.
매몰 컨택(320)은 산화막(352)의 제2 수직부(352a), 씨드층(353)의 제3 수직부(353a)와 접촉하지 않을 수 있다.
매몰 컨택(320)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
랜딩 패드(360)는 매몰 컨택(320) 상에 형성될 수 있다. 랜딩 패드(360)는 매몰 컨택(320)과 전기적으로 연결될 수 있다. 랜딩 패드(360)는 셀 활성 영역과 연결될 수 있다. 랜딩 패드(360)는 랜딩 패드(LP)에 대응될 수 있다.
랜딩 패드(360)는 비트 라인 구조체(340ST)의 상면의 일부와 중첩될 수 있다. 랜딩 패드(360)는 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 도전성 금속 탄화물, 금속 및 금속 합금 중 적어도 하나를 포함할 수 있다.
패드 분리 절연막(380)은 랜딩 패드(360) 및 비트 라인 구조체(340ST) 상에 형성될 수 있다. 예를 들어, 패드 분리 절연막(380)은 셀 라인 캡핑막(344) 상에 배치될 수 있다. 패드 분리 절연막(380)은 복수의 고립 영역을 형성하는 랜딩 패드(360)를 정의할 수 있다. 패드 분리 절연막(380)은 랜딩 패드(360)의 상면을 덮지 않을 수 있다. 예를 들어, 기판(100)의 상면을 기준으로, 랜딩 패드(360)의 상면의 높이는 패드 분리 절연막(380)의 상면의 높이와 동일할 수 있다.
패드 분리 절연막(380)은 절연성 물질을 포함하고, 복수의 랜딩 패드(360)를 서로 전기적으로 분리할 수 있다. 예를 들어, 패드 분리 절연막(380)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 실리콘 산탄질화막 및 실리콘 탄질화막 중 적어도 하나를 포함할 수 있다.
식각 정지막(130)은 랜딩 패드(360)의 상면 및 패드 분리 절연막(380)의 상면 상에 배치될 수 있다. 식각 정지막(130)은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN), 실리콘산탄화물(SiOC) 및 실리콘 붕소질화물(SiBN) 중 적어도 하나를 포함할 수 있다.
커패시터(CAP)는 랜딩 패드(360) 상에 배치될 수 있다. 커패시터(CAP)는 랜딩 패드(360)와 연결될 수 있다. 즉, 커패시터(CAP)는 매몰 컨택(320)과 전기적으로 연결될 수 있다.
커패시터(CAP)는 하부 전극(210), 커패시터 유전막(220) 및 상부 전극(230)을 포함할 수 있다. 커패시터(CAP)는 하부 전극(210) 및 상부 전극(230) 사이에 발생된 전위차를 이용하여 커패시터 유전막(220) 내에 전하를 저장할 수 있다.
하부 전극(210)은 랜딩 패드(360) 상에 배치될 수 있다. 하부 전극(210)은 필라 형상을 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 하부 전극(210)은 실린더 형상을 가질 수 있음은 물론이다.
커패시터 유전막(220)은 하부 전극(210)과 상부 전극(230) 사이에 배치될 수 있다. 커패시터 유전막(220)은 하부 전극(210) 상에 형성된다. 커패시터 유전막(220)은 상부 전극(230)의 하부에 배치될 수 있다. 커패시터 유전막(220)은 하부 전극(210)의 프로파일을 따라 형성될 수 있다. 상부 전극(230)은 커패시터 유전막(220) 상에 형성된다. 상부 전극(230)은 하부 전극(210)의 외측벽을 감쌀 수 있다.
하부 전극(210) 및 상부 전극(230)은 각각 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 나이오븀 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 이리듐 산화물 또는 나이오븀 산화물 등) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
커패시터 유전막(220)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 고유전율 물질 및 이들의 조합 중에서 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 커패시터 유전막(220)은 지르코늄 산화물(zirconium oxide), 알루미늄 산화물(aluminum oxide) 및 지르코늄 산화물(zirconium oxide)이 순차적으로 적층된 적층막 구조를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 커패시터 유전막(220)은 하프늄(Hf)을 포함하는 유전막을 포함할 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 커패시터 유전막(220)은 강유전체 물질막과 상유전체 물질막의 적층막 구조를 가질 수 있다.
도 6은 다른 몇몇 실시예들에 다른 반도체 메모리 장치를 설명하기 위한 도면이다. 참고적으로, 도 6은 도 1의 A-A를 따라 절단한 단면도를 도시한다. 설명의 편의를 위해 도 1 내지 도 5를 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 6을 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 노드 패드(325)를 더 포함할 수 있다.
다이렉트 컨택(346)은 셀 도전 라인(340)과 연결된 상면과, 기판(100)의 셀 활성 영역과 연결된 하면을 포함한다. 다이렉트 컨택(346)의 상면의 제1 방향(DR1)으로의 폭은 다이렉트 컨택(346)의 하면의 제1 방향(DR1)으로의 폭보다 작을 수 있다. 셀 도전 라인(340)에서 멀어짐에 따라, 다이렉트 컨택(346)의 폭은 점진적으로 증가할 수 있다. 즉, 다이렉트 컨택(346)은 상부에서 하부로 갈수록 점진적으로 넓은 폭을 가질 수 있다.
노드 패드(325)는 기판(100) 상에 배치될 수 있다. 노드 패드(325)는 셀 활성 영역 상에 배치될 수 있다. 노드 패드(325)는 매몰 컨택(320)과 기판(100) 사이에 배치될 수 있다.
소자 분리막(105)의 상면을 기준으로, 노드 패드(325)의 상면은 비트 라인 컨택(146)의 상면보다 낮을 수 있다. 소자 분리막(105)의 상면을 기준으로, 노드 패드(325)의 상면은 셀 도전 라인(340)의 하면보다 낮을 수 있다.
다이렉트 컨택(346)과 이에 인접한 노드 패드(325) 사이에는 컨택 분리 패턴(347)이 개재될 수 있다. 컨택 분리 패턴(347)은 절연성 물질을 포함할 수 있다.
노드 분리 패턴(345)은 인접하는 노드 패드(325) 사이에 개재될 수 있다. 노드 분리 패턴(345)은 기판(100) 상에 배치된다. 노드 분리 패턴(345)은 인접하는 노드 패드(325)를 제1 방향(DR1)으로 분리할 수 있다. 노드 분리 패턴(345)은 제1 방향(DR1)으로 인접한 노드 패드(325)의 상면을 덮을 수 있다. 단면도에서, 노드 분리 패턴(345)은 "T"자 형상을 가질 수 있다.
노드 분리 패턴(345)의 상면은 다이렉트 컨택(346)의 상면과 동일 평면에 놓일 수 있다. 소자 분리막(105)의 상면을 기준으로, 노드 분리 패턴(345)의 상면은 다이렉트 컨택(346)의 상면과 같은 높이에 위치할 수 있다. 소자 분리막(105)의 상면을 기준으로, 노드 분리 패턴(345)의 상면은 셀 도전 라인(340)의 하면과 같은 높이에 위치할 수 있다.
노드 분리 패턴(345)은 예를 들어, 절연성 물질을 포함할 수 있다. 노드 분리 패턴(345)의 하면은 소자 분리막(105)의 상면과 같은 높이에 위치할 수 있지만, 이에 제한되는 것은 아니다. 노드 분리 패턴(345)의 하면은 소자 분리막(105)의 상면보다 낮을 수 있다.
다이렉트 컨택(346)의 상면과 중첩되는 영역에서 셀 도전 라인(340)의 적층 구조는, 다이렉트 컨택(346)의 상면과 중첩되는 않는 영역에서 셀 도전 라인(340)의 적층 구조와 동일할 수 있다.
매몰 컨택(320)은 노드 패드(325)와 연결된다. 매몰 컨택(320)은 노드 패드(325)와 랜딩 패드(360)를 연결한다.
스페이서 구조체(350)는 매몰 컨택(320)과 다이렉트 컨택(346) 사이에 배치될 수 있다. 스페이서 구조체(350)는 내부 스페이서(351), 산화막(352), 씨드층(353), 벌크층(354), 외부 스페이서(355, 356)를 포함할 수 있다. 매몰 컨택(320)은 산화막(352), 씨드층(353) 및 벌크층(354)과 접촉할 수 있다.
씨드층(353) 및 벌크층(354)의 최상단은 매몰 컨택(320)의 최상면보다 아래에 배치될 수 있다.
도 7은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다. 도 8은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 사시도이다. 도 9는 도 7의 C-C를 따라 절단한 단면도이다. 도 10은 도 7의 D-D를 따라 절단한 단면도이다. 설명의 편의를 위해 도 1 내지 도 6을 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 7 내지 도 10을 참조하면, 반도체 메모리 장치는 기판(100), 복수의 제1 도전 라인(420), 채널층(430), 게이트 전극(440), 게이트 절연층(450), 및 커패시터 구조체(480)를 포함할 수 있다. 도 7 내지 도 10의 반도체 메모리 장치는 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함하는 메모리 장치일 수 있다. 상기 수직 채널 트랜지스터는, 채널층(430)의 채널 길이가 기판(100)으로부터 수직 방향을 따라 연장되는 구조를 지칭할 수 있다.
기판(100) 상에는 하부 절연층(412)이 배치될 수 있고, 하부 절연층(412) 상에 복수의 제1 도전 라인(420)이 제1 방향(DR1)으로 서로 이격되고 제3 방향(DR3)으로 연장될 수 있다.
하부 절연층(412) 상에는 복수의 제1 절연 패턴(422)이 복수의 제1 도전 라인(420) 사이의 공간을 채우도록 배치될 수 있다. 복수의 제1 절연 패턴(422)은 제3 방향(DR3)으로 연장될 수 있고, 복수의 제1 절연 패턴(422)의 상면은 복수의 제1 도전 라인(420)의 상면과 동일 레벨에 배치될 수 있다. 복수의 제1 도전 라인(420)은 반도체 메모리 장치의 비트 라인으로 기능할 수 있다.
몇몇 실시예에서, 복수의 제1 도전 라인(420)은 도핑된 폴리 실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 복수의 제1 도전 라인(420)은 도핑된 폴리 실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 복수의 제1 도전 라인(420)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 몇몇 실시예에서, 복수의 제1 도전 라인(420)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
채널층(430)은 복수의 제1 도전 라인(420) 상에서 제1 방향(DR1) 및 제3 방향(DR3)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 채널층(430)은 제1 방향(DR1)에 따른 제1 폭과 제2 방향(DR2)에 따른 제1 높이를 가질 수 있고, 제1 높이가 제1 폭보다 더 클 수 있다. 예를 들어, 상기 제1 높이는 상기 제1 폭의 약 2 내지 10배일 수 있으나, 이에 한정되는 것은 아니다. 채널층(430)의 바닥부는 제1 소스/드레인 영역(도시 생략)으로 기능하고, 채널층(430)의 상부(upper portion)는 제2 소스/드레인 영역(도시 생략)으로 기능하며, 상기 제1 및 제2 소스/드레인 영역 사이의 상기 채널층(430)의 일부분은 채널 영역(도시 생략)으로 기능할 수 있다.
몇몇 실시예에서, 채널층(430)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO 또는 이들의 조합을 포함할 수 있다. 채널층(430)은 상기 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 몇몇 실시예에서, 채널층(430)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(430)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(430)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다. 예를 들어, 채널층(430)은 다결정 또는 비정질일 수 있으나, 이에 한정되는 것은 아니다. 몇몇 실시예에서, 채널층(430)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
게이트 전극(440)은 채널층(430)의 양 측벽 상에서 제1 방향(DR1)으로 연장될 수 있다. 게이트 전극(440)은 채널층(430)의 제1 측벽과 마주보는 제1 서브 게이트 전극(440P1)과, 채널층(430)의 제1 측벽에 반대되는 제2 측벽과 마주보는 제2 서브 게이트 전극(440P2)을 포함할 수 있다. 제1 서브 게이트 전극(440P1)과 제2 서브 게이트 전극(440P2) 사이에 하나의 채널층(430)이 배치됨에 따라 반도체 메모리 장치는 듀얼 게이트 트랜지스터 구조를 가질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제2 서브 게이트 전극(440P2)이 생략되고 채널층(430)의 제1 측벽과 마주보는 제1 서브 게이트 전극(440P1)만이 형성되어 싱글 게이트 트랜지스터 구조가 구현될 수도 있다.
게이트 전극(440)은 도핑된 폴리 실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 게이트 전극(440)은 도핑된 폴리 실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연층(450)은 채널층(430)의 측벽을 둘러싸며, 채널층(430)과 게이트 전극(440) 사이에 개재될 수 있다. 예를 들어, 도 7에 도시된 것과 같이, 채널층(430)의 전체 측벽이 게이트 절연층(450)에 의해 둘러싸일 수 있고, 게이트 전극(440)의 측벽 일부분이 게이트 절연층(450)과 접촉할 수 있다. 다른 실시예들에서, 게이트 절연층(450)은 게이트 전극(440)의 연장 방향(즉, 제1 방향(DR1))으로 연장되고, 채널층(430)의 측벽들 중 게이트 전극(440)과 마주보는 두 측벽들만이 게이트 절연층(450)과 접촉할 수도 있다.
몇몇 실시예에서, 게이트 절연층(450)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들어, 게이트 절연층(450)으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 제1 절연 패턴(422) 상에는 복수의 제2 절연 패턴(432)이 제3 방향(DR3)을 따라 연장될 수 있고, 복수의 제2 절연 패턴(432) 중 인접한 2개의 제2 절연 패턴(432) 사이에 채널층(430)이 배치될 수 있다. 또한 인접한 2개의 제2 절연 패턴(432) 사이에서, 2개의 인접한 채널층(430) 사이의 공간에 제1 매립층(434) 및 제2 매립층(436)이 배치될 수 있다. 제1 매립층(434)은 2개의 인접한 채널층(430) 사이의 공간의 바닥부에 배치되고, 제2 매립층(436)은 제1 매립층(434) 상에서 2개의 인접한 채널층(430) 사이의 공간의 나머지를 채우도록 형성될 수 있다. 제2 매립층(436)의 상면은 채널층(430)의 상면과 동일한 레벨에 배치되며, 제2 매립층(436)은 게이트 전극(440)의 상면을 덮을 수 있다. 이와는 달리, 복수의 제2 절연 패턴(432)이 복수의 제1 절연 패턴(422)과 연속적인 물질층으로 형성되거나, 제2 매립층(436)이 제1 매립층(434)과 연속적인 물질층으로 형성될 수도 있다.
채널층(430) 상에는 커패시터 컨택(460)이 배치될 수 있다. 커패시터 컨택(460)은 채널층(430)과 수직 오버랩되도록 배치되고, 제1 방향(DR1) 및 제3 방향(DR3)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 커패시터 컨택(460)은 도핑된 폴리 실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상부 절연층(462)은 복수의 제2 절연 패턴(432)과 제2 매립층(436) 상에서 커패시터 컨택(460)의 측벽을 둘러쌀 수 있다.
상부 절연층(462) 상에는 식각 정지막(470)이 배치되고, 식각 정지막(470)상에 커패시터 구조체(480)가 배치될 수 있다. 커패시터 구조체(480)는 하부 전극(210), 커패시터 유전막(220) 및 상부 전극(230)을 포함할 수 있다.
하부 전극(210)은 식각 정지막(470)을 관통하여 커패시터 컨택(460)의 상면에 전기적으로 연결될 수 있다. 하부 전극(210)은 제2 방향(DR2)으로 연장되는 필라 타입으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 몇몇 실시예에서, 하부 전극(210)은 커패시터 컨택(460)과 수직 오버랩되도록 배치되고, 제1 방향(DR1) 및 제3 방향(DR3)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 이와는 달리, 커패시터 컨택(460)과 하부 전극(210) 사이에 랜딩 패드(도시 생략)가 더 배치되어 하부 전극(210)은 육각형 형상으로 배열될 수도 있다.
도 11은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다. 도 12는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 사시도이다. 설명의 편의를 위해, 도 7 내지 도 10을 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 11 및 도 12를 참조하면, 반도체 메모리 장치는 기판(100), 복수의 제1 도전 라인(420A), 채널 구조물(430A), 콘택 게이트 전극(440A), 복수의 제2 도전 라인(442A), 및 커패시터 구조체(480)를 포함할 수 있다. 반도체 메모리 장치는 수직 채널 트랜지스터(VCT)를 포함하는 메모리 장치일 수 있다.
기판(100)에는 제1 소자 분리막(412A) 및 제2 소자 분리막(414A)에 의해 복수의 활성 영역(AC)이 정의될 수 있다. 채널 구조물(430A)은 각각의 활성 영역(AC) 내에 배치될 수 있으며, 채널 구조물(430A)은 각각 수직 방향으로 연장되는 제1 활성 필라(430A1) 및 제2 활성 필라(430A2)와, 제1 활성 필라(430A1)의 바닥부와 제2 활성 필라(430A2)의 바닥부에 연결되는 연결부(430L)를 포함할 수 있다. 연결부(430L) 내에 제1 소스/드레인 영역(SD1)이 배치될 수 있고, 제1 및 제2 활성 필라(430A1, 430A2)의 상측에 제2 소스/드레인 영역(SD2)이 배치될 수 있다. 제1 활성 필라(430A1) 및 제2 활성 필라(430A2)는 각각 독립적인 단위 메모리 셀을 구성할 수 있다.
복수의 제1 도전 라인(420A)은 복수의 활성 영역(AC) 각각과 교차하는 방향으로 연장될 수 있고, 예를 들어 제3 방향(DR3)으로 연장될 수 있다. 복수의 제1 도전 라인(420A) 중 하나의 제1 도전 라인(420A)은 제1 활성 필라(430A1) 및 제2 활성 필라(430A2) 사이에서 연결부(430L) 상에 배치될 수 있고, 상기 하나의 제1 도전 라인(420A)은 제1 소스/드레인 영역(SD1) 상에 배치될 수 있다. 상기 하나의 제1 도전 라인(420A)에 인접한 다른 하나의 제1 도전 라인(420A)은 두 개의 채널 구조물(430A) 사이에 배치될 수 있다. 복수의 제1 도전 라인(420A) 중 하나의 제1 도전 라인(420A)은, 상기 하나의 제1 도전 라인(420A) 양 측에 배치되는 제1 활성 필라(430A1)와 제2 활성 필라(430A2)가 구성하는 2개의 단위 메모리 셀들에 포함되는 공통 비트 라인으로 기능할 수 있다.
제3 방향(DR3)으로 인접한 2개의 채널 구조물(430A) 사이에는 하나의 콘택 게이트 전극(440A)이 배치될 수 있다. 예를 들어, 하나의 채널 구조물(430A)에 포함되는 제1 활성 필라(430A1)와 이에 인접한 채널 구조물(430A)의 제2 활성 필라(430A2) 사이에는 콘택 게이트 전극(440A)이 배치될 수 있고, 하나의 콘택 게이트 전극(440)은 그 양 측벽 상에 배치되는 제1 활성 필라(430A1)와 제2 활성 필라(430A2)에 의해 공유될 수 있다. 콘택 게이트 전극(440A)과 제1 활성 필라(430A1) 사이 및 콘택 게이트 전극(440A)과 제2 활성 필라(430A2) 사이에는 게이트 절연층(450A)이 배치될 수 있다. 복수의 제2 도전 라인(442A)은 콘택 게이트 전극(440A)의 상면 상에서 제1 방향(DR1)으로 연장될 수 있다. 복수의 제2 도전 라인(442A)은 반도체 메모리 장치의 워드 라인으로 기능할 수 있다.
채널 구조물(430A) 상에는 커패시터 콘택(460A)이 배치될 수 있다. 커패시터 콘택(460A)은 제2 소스/드레인 영역(SD2) 상에 배치될 수 있고, 커패시터 콘택(460A) 상에 커패시터 구조체(480)가 배치될 수 있다.
도 13 내지 도 22는 몇몇 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 13을 참조하면, 기판(100) 및 소자 분리막(105) 상에, 제1 내지 제3 프리 도전막(341P, 342P, 343P) 및 프리 캡핑 패턴(344P)을 차례로 형성할 수 있다. 이어서, 제1 내지 제3 프리 도전막(341P, 342P, 343P), 프리 다이렉트 컨택(346P) 및 프리 캡핑 패턴(344P)이 패터닝될 수 있다.
이에 따라, 활성 영역(도 1의 ACT) 및 워드 라인(도 1의 WL)을 가로질러 제3 방향(DR3)을 따라 길게 연장되는 비트 라인 구조체(340ST)가 형성될 수 있다. 몇몇 실시예들에서, 비트 라인 구조체(340ST)의 폭 및 다이렉트 컨택(346)의 폭은 트렌치(T)의 폭보다 작게 형성될 수 있다. 즉, 패터닝된 비트 라인 구조체(340ST) 및 패터닝된 다이렉트 컨택(346)은 트렌치(T)를 완전히 채우지 않을 수 있다.
도 14를 참조하면, 프리 내부 스페이서막(351P)이 형성될 수 있다. 프리 내부 스페이서막(351P)은 비트 라인 구조체(340ST)의 측면 및 상면, 다이렉트 컨택(346)의 측면, 셀 절연막(330)의 측면과 상면 및 트렌치(T)의 프로파일을 따라 연장될 수 있다.
프리 내부 스페이서막(351P)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 예를 들어, 프리 내부 스페이서막(351P)은 원자층 증착(Atomic Layer Deposition; ALD) 공정에 의해 형성될 수 있다.
도 15를 참조하면, 프리 산화막(352P)이 형성될 수 있다.
프리 산화막(352P)은 프리 내부 스페이서막(351P) 상에 형성될 수 있다. 프리 산화막(352P)은 프리 내부 스페이서막(351P)의 프로파일을 따라 컨포말하게 형성될 수 있다. 프리 산화막(352P)은 트렌치(T) 내로 연장될 수 있다.
프리 산화막(352P)은 실리콘 산화물을 포함할 수 있다. 예를 들어, 프리 산화막(352P)은 원자층 증착(Atomic Layer Deposition; ALD) 공정에 의해 형성될 수 있다.
도 16을 참조하면, 프리 씨드층(353P)이 형성될 수 있다.
프리 씨드층(353P)은 프리 산화막(352P) 상에 형성될 수 있다. 프리 씨드층(353P)은 프리 산화막(352P)의 프로파일을 따라 컨포말하게 형성될 수 있다. 프리 씨드층(353P)은 트렌치(T) 내로 연장될 수 있다. 프리 씨드층(353P)은 실리콘 탄질화물(SiCN)을 포함할 수 있다.
프리 씨드층(353P)은 원자층 증착(Atomic Layer Deposition; ALD) 공정에 의해 형성될 수 있다. 프리 씨드층(353P)은 400℃ 내지 700℃ 온도에서 원자층 증착을 통해 형성될 수 있다. 구체적으로, 프리 씨드층(353P)을 형성할 때, 헥사클로로디실란(hexachlorodisilane, HCD, Si2Cl6)이 전구체로 제공될 수 있다. 헥사클로로디실란(Si2Cl6)은 프리 산화막(352P) 상에 제공될 수 있다. 이어서, C2H4, C3H6, C2H2 중 적어도 어느 하나가 반응 가스로 제공될 수 있다. 이어서, NH3가 반응 가스로 제공될 수 있다.
즉, 하나의 사이클에서 헥사클로로디실란(Si2Cl6)을 포함하는 전구체와, C2H4, C3H6, C2H2 중 적어도 어느 하나를 포함하는 제1 반응 가스와, NH3를 포함하는 제2 반응 가스가 순차적으로 제공될 수 있다. 이 사이클이 수차례 반복될 수 있다. 이에 따라, 프리 산화막(352P) 상에 실리콘 탄질화물(SiCN)을 포함하는 프리 씨드층(353P)이 형성될 수 있다.
도 17을 참조하면, 프리 벌크층(354P)이 형성될 수 있다.
프리 벌크층(354P)은 프리 씨드층(353P) 상에 형성될 수 있다. 프리 벌크층(354P)은 트렌치(T)를 채울 수 있다. 프리 벌크층(354P)은 실리콘 질화물(SiN)을 포함할 수 있다.
프리 벌크층(354P)은 원자층 증착(Atomic Layer Deposition; ALD) 공정에 의해 형성될 수 있다. 프리 벌크층(354P)은 400℃ 내지 700℃ 온도에서 원자층 증착을 통해 형성될 수 있다. 구체적으로, 프리 벌크층(354P)을 형성할 때, 디클로로실란(dichlorosilane, DCS, SiH2Cl2), 헥사클로로디실란, 실레인(SiH4), 디이오도실란(SiH2I2), 디이소프로필아미노실란(Diisoprophylaminosilane, DIPAS) 중 적어도 어느 하나가 전구체로 제공될 수 있다. 이어서, NH3가 반응 가스로 제공될 수 있다.
예를 들어, 프리 벌크층(354P)을 형성할 때, 플라즈마 원자층 증착(Plasmae-Enhanced Atomic Layer Deposition; PEALD)을 이용하여 NH3를 분해하여 제공할 수 있다.
도시하지 않았으나, 프리 씨드층(353P) 상에 프리 벌크층(354P)을 형성하기 전에 보호층을 더 형성할 수 있다. 보호층은 실리콘 질화물을 포함할 수 있다. 보호층은 공정이 진행되는 동안 프리 씨드층(353P)이 포함하는 탄소가 다른 물질과 반응하는 것을 최소화할 수 있다.
도 18을 참조하면, 셀 절연막(330), 내부 스페이서(351), 산화막(352), 씨드층(353), 벌크층(354)을 패터닝할 수 있다.
셀 절연막(330), 내부 스페이서(351), 산화막(352), 씨드층(353), 벌크층(354)이 패터닝 되면서 기판(100)의 일부가 노출될 수 있다.
도 18에서 내부 스페이서(351)와 벌크층(354)에 각이 형성되도록 패터닝 된 것으로 도시하였으나, 실시예는 이에 한정되지 않는다. 이는 예시적인 도면이며, 내부 스페이서(351)와 벌크층(354)의 형태는 식각비, 공정 환경, 반응 물질 등에 따라 다양하게 변형될 수 있다.
도 19를 참조하면, 제1 프리 서브 스페이서(355P)가 형성될 수 있다.
참고적으로, 도 19는 제1 프리 서브 스페이서(355P)가 내부 스페이서(351), 산화막(352), 씨드층(353), 벌크층(354), 기판(100) 상에 형성된 이후에 일부 패터닝된 형태를 도시한다.
도 20을 참조하면, 제2 프리 서브 스페이서(356P)가 형성될 수 있다.
제2 프리 서브 스페이서(356P)는 제1 프리 서브 스페이서(355P) 상에 형성될 수 있다.
도 21을 참조하면, 컨택 리세스(320R)가 형성될 수 있다.
컨택 리세스(320R)의 하면은 기판(100)의 상면보다 낮게 형성될 수 있다. 예를 들어, 컨택 리세스(320R)는 기판(100)의 활성 영역(도 1의 ACT) 내에 형성될 수 있다. 컨택 리세스(320R)는 제2 프리 서브 스페이서(356P)을 관통하여 기판(100)과 소자 분리막(105)의 일부를 노출시킬 수 있다.
컨택 리세스(320R)를 형성하는 과정에서, 제1 서브 스페이서(355)와 제2 서브 스페이서(356)가 형성될 수 있다. 예를 들어, 컨택 리세스(320R)를 형성하기 위해 식각하는 과정에서 제1 프리 서브 스페이서(355P)와 제2 프리 서브 스페이서(356P)가 패터닝 될 수 있다.
컨택 리세스(320R)가 형성될 때 벌크층(354)과, 씨드층(353)과, 산화막(352)이 일부 식각될 수 있다. 씨드층(353)이 벌크층(354)의 하부에 형성되어, 산화막(352)으로부터 벌크층(354)으로 산소가 확산되는 것을 방지할 수 있다. 산소가 확산되지 않은 벌크층(354)은 컨택 리세스(320R)가 형성될 때 과도하게 식각되지 않을 수 있다.
구체적으로, 산소를 포함하는 산화막(352)과 씨드층(353)은 컨택 리세스(320R)와 매몰 컨택(320)을 형성하는 과정에서 쉽게 식각될 수 있다. 산화막(352)의 제2 수직부(도 3의 352a)와 씨드층(353)의 제3 수직부(도 3의 353a)가 식각되어 컨택 리세스(320R)가 다이렉트 컨택(346)에 가깝게 형성되면 다이렉트 컨택(346)과 매몰 컨택(320)이 안정적으로 이격되지 않을 수 있다. 이러한 경우, 다이렉트 컨택(346)과 매몰 컨택(320)이 전기적으로 연결되는 불량이 발생할 수 있다.
한편, 컨택 리세스(320R)가 형성될 때 씨드층(353)의 제3 절곡부(도 3의 353b)와 산화막(352)의 제2 절곡부(도 3의 352b)가 우선적으로 식각될 수 있다. 씨드층(353)의 제3 절곡부(도 3의 353b)와 산화막(352)의 제2 절곡부(도 3의 352b)가 식각되면 컨택 리세스(320R)에 의해 벌크층(354)이 노출될 수 있다.
벌크층(354)이 컨택 리세스(320R)에 노출되더라도 산소 확산이 감소된 벌크층(354)은 과도하게 식각되지 않을 수 있다. 따라서, 벌크층(354)은 컨택 리세스(320R)가 산화막(352)의 제2 수직부(도 3의 352a)와 씨드층(353)의 제3 수직부(도 3의 353a)까지 확장되는 것을 방지할 수 있다. 즉, 컨택 리세스(320R)가 다이렉트 컨택(346)으로부터 안정적으로 이격되어 형성될 수 있다.
도 22를 참조하면, 컨택 리세스(320R) 내에 매몰 컨택(320)이 형성될 수 있다.
매몰 컨택(320)은 컨택 리세스(320R)를 채우도록 증착될 수 있다. 매몰 컨택(320)은 내부 스페이서(351), 산화막(352), 씨드층(353), 벌크층(354)과 접촉할 수 있다.
이어서, 도 2를 참조하면, 프리 캡핑 패턴(344P)과 내부 스페이서(351)가 추가적으로 패터닝될 수 있다.
이어서, 매몰 컨택(320) 상에 랜딩 패드(360), 패드 분리 절연막(380), 하부 전극(210), 커패시터 유전막(220), 상부 전극(230)이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 소자 분리막
110: 게이트 구조체 340ST: 비트 라인 구조체
346: 다이렉트 컨택 320: 매몰 컨택
350: 스페이서 구조체 351: 내부 스페이서
352: 산화막 353: 씨드층
354: 벌크층 360: 랜딩 패드
320R: 컨택 리세스 CAP: 커패시터 구조체

Claims (10)

  1. 트렌치 및 컨택 리세스를 포함하는 기판;
    상기 트렌치 내에 배치되고 상기 트렌치의 폭보다 작은 폭을 갖는 다이렉트 컨택;
    상기 다이렉트 컨택 상에 배치되고, 상기 트렌치의 폭보다 작은 폭을 갖는 비트라인 구조체;
    상기 다이렉트 컨택 및 상기 비트라인 구조체의 측면 상에 배치되는 스페이서 구조체; 및
    상기 스페이서 구조체에 의해 상기 다이렉트 컨택 및 상기 비트라인 구조체와 이격되고, 상기 컨택 리세스를 채우는 매몰 컨택을 포함하고,
    상기 스페이서 구조체는,
    상기 트렌치 내에서 상기 다이렉트 컨택 및 상기 매몰 컨택 사이에 배치되는 산화막과,
    상기 산화막 상에 배치되고, 상기 트렌치 내에서 상기 다이렉트 컨택 및 상기 매몰 컨택 사이에 배치되는 씨드층과,
    상기 씨드층 상에서 상기 트렌치를 채우고, 실리콘 질화물을 포함하는 벌크층을 포함하고,
    상기 씨드층은 탄소를 포함하는, 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 씨드층의 최상단은 상기 매몰 컨택의 최상면보다 아래에 배치되는, 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 스페이서 구조체는,
    상기 산화막의 하부에 배치되고, 상기 다이렉트 컨택 및 상기 비트라인 구조체의 측면과 상기 트렌치를 따라 연장하는 내부 스페이서를 더 포함하는, 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 씨드층은 상기 트렌치 내에서 상기 산화막 및 상기 벌크층과 접촉하는, 반도체 메모리 장치.
  5. 제 1항에 있어서,
    상기 씨드층의 최하단은 상기 기판의 상면보다 아래에 배치되는, 반도체 메모리 장치.
  6. 제 1항에 있어서,
    상기 씨드층은,
    상기 다이렉트 컨택 상의 상기 비트라인 구조체와 상기 매몰 컨택의 사이에는 비연장되는, 반도체 메모리 장치.
  7. 트렌치 및 컨택 리세스를 포함하는 기판;
    상기 트렌치 내에 배치되고 상기 트렌치의 폭보다 작은 폭은 갖는 다이렉트 컨택;
    상기 다이렉트 컨택 상에 배치되고, 상기 트렌치의 폭보다 작은 폭을 갖는 비트라인 구조체;
    상기 다이렉트 컨택 및 상기 비트라인 구조체의 측면 상에 배치되는 스페이서 구조체; 및
    상기 스페이서 구조체에 의해 상기 다이렉트 컨택 및 상기 비트라인 구조체와 이격되고, 상기 컨택 리세스를 채우는 매몰 컨택을 포함하고,
    상기 스페이서 구조체는,
    상기 다이렉트 컨택 및 상기 비트라인 구조체의 측면과 상기 트렌치를 따라 연장하는 내부 스페이서와,
    상기 내부 스페이서의 측면을 따라 연장하는 외부 스페이서와,
    상기 외부 스페이서의 하부에서, 상기 내부 스페이서와 상기 외부 스페이서 사이에 배치되고, 상기 트렌치를 채우는 하부 스페이서를 포함하고,
    상기 하부 스페이서는,
    산화막과,
    상기 산화막 상에 배치되고, 탄소를 포함하는 질화막을 포함하는, 반도체 메모리 장치.
  8. 제 7항에 있어서,
    상기 하부 스페이서의 상기 산화막은,
    상기 내부 스페이서의 측면을 따라 연장하는 제1 부분과,
    상기 내부 스페이서 상에서 상기 트렌치의 프로파일을 따라 연장하는 제2 부분을 포함하는, 반도체 메모리 장치.
  9. 제 7항에 있어서,
    상기 하부 스페이서의 상기 질화막의 탄소의 농도는 상기 산화막에 가까워질수록 증가하는, 반도체 메모리 장치.
  10. 트렌치 및 컨택 리세스를 포함하는 기판;
    상기 트렌치 내에 배치되고 상기 트렌치의 폭보다 작은 폭을 갖는 다이렉트 컨택;
    상기 다이렉트 컨택 상에 배치되고, 상기 트렌치의 폭보다 작은 폭을 갖는 비트라인 구조체;
    상기 다이렉트 컨택 및 상기 비트라인 구조체의 측면 상에 배치되는 스페이서 구조체; 및
    상기 스페이서 구조체에 의해 상기 다이렉트 컨택 및 상기 비트라인 구조체와 이격되고, 상기 컨택 리세스를 채우는 매몰 컨택을 포함하고,
    상기 스페이서 구조체는,
    상기 다이렉트 컨택 및 상기 비트라인 구조체의 측면과 상기 트렌치를 따라 연장하는 제1 스페이서와,
    상기 트렌치 내에서 상기 제1 스페이서 상에 배치되고, 상기 다이렉트 컨택 및 상기 매몰 컨택 사이에 배치되는 산화막과,
    상기 산화막 상에 배치되고, 탄소를 포함하는 씨드층과,
    상기 씨드층 상에서 상기 트렌치를 채우고, 실리콘 질화물을 포함하는 벌크층과,
    상기 제1 스페이서의 측면을 따라 연장하고, 상기 산화막과, 상기 씨드층과, 상기 벌크층 상에 배치되는 제2 스페이서를 포함하고,
    상기 씨드층 및 상기 벌크층은,
    상기 다이렉트 컨택 및 상기 매몰 컨택 사이에 배치되고, 상기 다이렉트 컨택 상의 상기 비트라인 구조체와 상기 매몰 컨택의 사이에는 비배치되고,
    상기 씨드층은,
    상기 다이렉트 컨택의 측면의 프로파일을 따라 연장하는 제1 부분과,
    상기 제1 부분으로부터 절곡되고, 상기 트렌치의 프로파일을 따라 연장하는 제2 부분을 포함하고,
    상기 매몰 컨택은 상기 씨드층의 상기 제1 부분과 비접촉하고, 상기 씨드층의 상기 제2 부분과 접촉하는, 반도체 메모리 장치.
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