CN117500268A - 半导体存储器件 - Google Patents

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李多仁
宋秀娟
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Abstract

一种半导体存储器件包括：基板，包括沟槽和接触凹陷；直接接触，设置在沟槽内部并具有比沟槽的宽度小的宽度；位线结构，设置在直接接触上并具有比沟槽的宽度小的宽度；间隔物结构，设置在直接接触的侧表面和位线结构的侧表面上；以及掩埋接触，通过间隔物结构与直接接触和位线结构间隔开并填充接触凹陷。间隔物结构包括：氧化物膜，在沟槽内部设置在直接接触和掩埋接触之间；籽晶层，设置在氧化物膜上并在沟槽内部设置在直接接触和掩埋接触之间；以及体层，在籽晶层上填充沟槽并包括硅氮化物。籽晶层包括碳。

Description

半导体存储器件
技术领域
本发明涉及一种半导体存储器件以及制造该半导体存储器件的方法。
背景技术
随着半导体元件逐渐变得高度集成，各个电路图案进一步小型化以在同一面积中实现更多的半导体元件。也就是，随着半导体元件的集成度增大，对于半导体元件的部件的设计规则减小。因此，相邻的部件之间的空间可能变得更小且更有限。
在高度按比例缩小的半导体元件中，形成具有插置在它们之间的多个掩埋接触(BC)和多个直接接触(DC)的多条布线的工艺变得越来越复杂和困难。由于在高度按比例缩小的半导体元件中的相邻的掩埋接触(BC)和直接接触(DC)之间的空间有限，如果相邻的掩埋接触(BC)和直接接触(DC)之间的分隔距离缩短，则即使在它们之间没有直接的物理接触，当施加电压时也可能发生电连接，这会导致半导体元件的可靠性的劣化。因此，期望在高度按比例缩小的半导体元件中确保相邻的接触之间的适当分隔距离。
发明内容
本发明的实施方式提供一种具有提高的产品可靠性的半导体存储器件。
本发明的实施方式还提供一种用于制造半导体存储器件的方法，该方法能够制造具有提高的产品可靠性的半导体存储器件。
根据本发明的一实施方式，提供一种半导体存储器件，该半导体存储器件包括：基板，包括沟槽和接触凹陷；直接接触，设置在沟槽内部，并具有比沟槽的宽度小的宽度；位线结构，设置在直接接触上，并具有比沟槽的宽度小的宽度；间隔物结构，设置在直接接触的侧表面和位线结构的侧表面上；以及掩埋接触，通过间隔物结构与直接接触和位线结构间隔开，并填充接触凹陷，其中间隔物结构包括：氧化物膜，在沟槽内部设置在直接接触和掩埋接触之间；籽晶层，设置在氧化物膜上并在沟槽内部设置在直接接触和掩埋接触之间；以及体层，在籽晶层上填充沟槽，并包括硅氮化物，其中籽晶层包括碳。
根据本发明的一实施方式，提供一种半导体存储器件，该半导体存储器件包括：基板，包括沟槽和接触凹陷；直接接触，设置在沟槽内部并具有比沟槽的宽度小的宽度；位线结构，设置在直接接触上，并具有比沟槽的宽度小的宽度；间隔物结构，设置在直接接触的侧表面和位线结构的侧表面上；以及掩埋接触，通过间隔物结构与直接接触和位线结构间隔开，并填充接触凹陷，其中间隔物结构包括：内间隔物，沿着直接接触的侧表面和位线结构的侧表面以及沟槽的轮廓延伸；外间隔物，沿着内间隔物的侧表面延伸；以及下间隔物，在外间隔物下面设置在内间隔物和外间隔物之间，并填充沟槽，其中下间隔物包括氧化物膜以及设置在氧化物膜上并包括碳的氮化物膜。
根据本发明的一实施方式，提供一种半导体存储器件，该半导体存储器件包括：基板，包括沟槽和接触凹陷；直接接触，设置在沟槽内部并具有比沟槽的宽度小的宽度；位线结构，设置在直接接触上，并具有比沟槽的宽度小的宽度；间隔物结构，设置在直接接触的侧表面和位线结构的侧表面上；以及掩埋接触，通过间隔物结构与直接接触和位线结构间隔开，并填充接触凹陷，其中间隔物结构包括：第一间隔物，沿着直接接触的侧表面和位线结构的侧表面以及沟槽的轮廓延伸；氧化物膜，在沟槽内部设置在第一间隔物上并设置在直接接触和掩埋接触之间；籽晶层，设置在氧化物膜上并包括碳；体层，在籽晶层上填充沟槽，并包括硅氮化物；以及第二间隔物，沿着第一间隔物的侧表面延伸，并设置在氧化物膜、籽晶层和体层上，其中籽晶层和体层设置在直接接触和掩埋接触之间，并且不设置在掩埋接触和位于直接接触上的位线结构之间，其中籽晶层包括：第一部分，沿着直接接触的侧表面的轮廓延伸；以及第二部分，从第一部分弯曲并沿着沟槽的轮廓延伸，以及其中掩埋接触不与籽晶层的第一部分接触，并与籽晶层的第二部分接触。
根据本发明的一实施方式，提供一种制造半导体存储器件的方法，该方法包括：在基板中形成沟槽；在沟槽内部形成在基板上方延伸的导电图案；在沟槽和导电图案上依次形成第一硅氮化物膜和硅氧化物膜；在硅氧化物膜上形成包括碳的籽晶层；在籽晶层上形成填充沟槽的第二硅氮化物膜；在第二硅氮化物膜上形成设置在导电图案的侧壁上的间隔物；在基板中形成连接到沟槽的接触凹陷；以及形成填充接触凹陷的掩埋接触，其中籽晶层的形成包括将包括六氯乙硅烷(HCD)的前体、含有C2H4的第一反应气体和含有NH3的第二反应气体提供到硅氧化物膜上，以及其中形成第二硅氮化物膜包括将包括二氯硅烷(DCS)的前体和NH3反应气体提供到籽晶层上。
附图说明
通过参照附图详细描述本发明的示例性实施方式，本发明的以上和其它的方面和特征将变得更加明显，附图中：
图1是用于说明根据本发明的一实施方式的半导体存储器件的示意性布局图；
图2是沿着图1的线A-A截取的剖视图；
图3和图4是示出图2的部分R的放大图；
图5是沿着图1的线B-B截取的剖视图；
图6是用于说明根据本发明的一实施方式的半导体存储器件的图；
图7是用于说明根据本发明的一实施方式的半导体存储器件的布局图；
图8是用于说明根据本发明的一实施方式的半导体存储器件的透视图；
图9是沿着图7的线C-C截取的剖视图；
图10是沿着图7的线D-D截取的剖视图；
图11是用于说明根据本发明的一实施方式的半导体存储器件的布局图；
图12是用于说明根据本发明的一实施方式的半导体存储器件的透视图；以及
图13至图22是用于说明根据本发明的一实施方式的用于制造半导体存储器件的方法的中间阶段图。
由于图1-图22中的附图旨在用于说明的目的，所以附图中的元件不一定按比例绘制。例如，为了清楚的目的，元件中的一些可能被放大或夸大。
具体实施方式
在下文，将参照附图描述本发明的实施方式。
图1是用于说明根据本发明的一实施方式的半导体存储器件的示意性布局图。图2是沿着图1的线A-A截取的剖视图。图3和图4是示出图2的部分R的放大图。图5是沿着图1的线B-B截取的剖视图。
作为参考，尽管图1示出动态随机存取存储器(DRAM)的除了电容器之外的示例性布局图，但是本发明不限于此。
参照图1，根据本发明的一实施方式的半导体存储器件可以包括多个有源区ACT。有源区ACT可以由形成在基板(图2的100)内部的元件隔离膜(图2的105)限定。当在平面图中观看时，有源区ACT可以对应于基板100的被元件隔离膜(图2的105)围绕的部分。
随着半导体存储器件的设计规则的减小，有源区ACT可以以对角线或斜线的条的形式设置，如所示的。有源区ACT可以具有在第四方向DR4上延伸的条形。有源区ACT可以彼此平行地布置，使得有源区ACT中的一个可以具有与有源区ACT中的相邻一个的中心部分相邻的端部。
多个栅电极可以设置在有源区ACT上并在第一方向DR1上延伸跨过有源区ACT。所述多个栅电极可以延伸为彼此平行。所述多个栅电极可以是例如多条字线WL。
字线WL可以以规则的间隔设置。字线WL的宽度或字线WL之间的间隔可以取决于设计规则来确定。例如，字线WL可以跨过有源区ACT，并可以设置在形成于元件隔离膜(图2的105)和有源区ACT中的凹槽(图5的栅极沟槽315)内。凹槽可以具有在元件隔离膜(图2的105)中相对较深并在有源区ACT中相对较浅的底部(见图5)。
在与字线WL正交的第三方向DR3上延伸的多条位线BL可以设置在字线WL上。所述多条位线BL可以延伸为彼此平行。
位线BL可以以规则的间隔设置。位线BL的宽度或位线BL之间的间隔可以取决于设计规则来确定。
根据本发明的一实施方式的半导体存储器件可以包括形成在有源区ACT上的各种接触布置。各种接触布置可以包括例如直接接触(DC)、掩埋接触(BC)、着落焊盘(LP)等。
这里，直接接触DC可以表示将有源区ACT电连接到位线BL的接触。掩埋接触BC可以表示将有源区ACT连接到电容器的下电极(图2的210)的接触。在平面图中，掩埋接触BC可以每个设置在一对相邻的位线BL之间，并可以在第一方向DR1上彼此间隔开。此外，在平面图中，掩埋接触BC可以每个设置在一对相邻的字线WL之间，并可以在第三方向DR3上彼此间隔开。
由于该布置结构，在掩埋接触BC和有源区ACT之间的接触面积可以是小的。因此，可以引入导电的着落焊盘LP以扩大与有源区ACT的接触面积并扩大与电容器的下电极(图2的210)的接触面积。
着落焊盘LP可以设置在有源区ACT和掩埋接触BC之间，或者可以设置在掩埋接触BC和电容器的下电极之间。着落焊盘LP可以电连接到掩埋接触BC。通过经由引入着落焊盘LP来扩大接触面积，可以减小在有源区ACT和电容器的下电极之间的接触电阻。
在根据本发明的一实施方式的半导体存储器件中，直接接触DC可以设置在有源区ACT的中心部分中。掩埋接触BC可以设置在有源区ACT的两端。
由于掩埋接触BC设置在有源区ACT的两端，所以着落焊盘LP可以设置为邻近有源区ACT的两端以与掩埋接触BC部分地重叠。
掩埋接触BC可以形成为在相邻的字线WL之间且在相邻的位线BL之间与有源区ACT和元件隔离膜(图2的105)重叠。
字线WL可以形成在掩埋于基板100内部的结构中。字线WL可以在直接接触DC和掩埋接触BC之间跨过有源区ACT设置。
如所示的，两条字线WL可以跨过一个有源区ACT设置。由于有源区ACT倾斜地设置，所以字线WL可以与有源区ACT具有小于90度的角度。例如，在第三方向DR3上延伸的位线BL可以与在第一方向DR1上延伸的字线WL正交，而有源区ACT可以具有在第四方向DR4上延伸的条形，因此，如图1所示，第四方向DR4可以相对于第一方向DR1或第三方向DR3倾斜预定角度。预定角度可以在一定程度上变化。在本发明的一实施方式中，预定角度可以在从约10°至约80°的范围内。
掩埋接触BC可以对称地设置。因此，掩埋接触BC可以设置在沿着第一方向DR1和第三方向DR3的直线上。
与掩埋接触BC不同，着落焊盘LP可以在位线BL沿其延伸的第三方向DR3上以Z字形设置。此外，着落焊盘LP可以设置为在字线WL沿其延伸的第一方向DR1上与每条位线BL的相同侧表面部分重叠。
第一行的每个着落焊盘LP可以与对应位线BL的左侧表面重叠，第二行的每个着落焊盘LP可以与对应位线BL的右侧表面重叠。
参照图1至图5，根据本发明的一实施方式的半导体存储器件可以包括栅极结构310、多个位线结构340ST、掩埋接触320和电容器CAP。
元件隔离膜105可以形成在基板100内部。元件隔离膜105可以具有拥有优良元件隔离特性的STI(浅沟槽隔离)结构。元件隔离膜105可以在基板100中限定有源区ACT。
由元件隔离膜105限定的有源区ACT可以具有包括短轴和长轴的长岛形状，如图1所示。有源区ACT可以具有斜线的形式以相对于形成在元件隔离膜105内部的字线WL具有小于90度的角度。通过在对角线或斜线的方向上设置多个有源区ACT，可以为半导体存储器件提供在接触之间的最大可能距离。
元件隔离膜105可以包括例如但不限于硅氧化物(SiO2)膜、硅氮化物(Si3N4)膜和硅氮氧化物(SiON)膜中的至少一种。尽管元件隔离膜105被示出为形成为单个绝缘膜，但是这仅是为了便于说明，本发明不限于此。取决于元件隔离膜105的宽度，元件隔离膜105可以由单个绝缘膜形成或者可以由多个绝缘膜形成。
有源区ACT可以具有斜线形状，以相对于形成在元件隔离膜105上的位线BL具有小于90度的角度。也就是，有源区ACT可以在第四方向DR4上延伸，该第四方向DR4相对于第一方向DR1和第三方向DR3具有预定角度。例如，预定角度可以在从约10°至约80°的范围内。
栅极结构310可以形成在基板100和元件隔离膜105内部。栅极结构310可以跨过元件隔离膜105和由元件隔离膜105限定的有源区ACT形成。栅极结构310可以包括形成在基板100和元件隔离膜105内部的栅极沟槽315、栅极绝缘膜311、栅电极312、栅极覆盖图案313和栅极覆盖导电膜314。这里，栅电极312可以对应于字线WL。与所示的示例不同，在本发明的一实施方式中，栅极结构310可以不包括栅极覆盖导电膜314。
栅极绝缘膜311可以沿着栅极沟槽315的侧壁和底表面延伸。栅极绝缘膜311可以沿着栅极沟槽315的至少一部分的轮廓延伸。栅极绝缘膜311可以包括例如硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)以及具有比硅氧化物(SiO2)的介电常数高的介电常数的高介电常数材料中的至少一种。高介电常数材料可以包括例如铪氧化物(HfO2)、铪硅氧化物(HfSiO4)、铪锆氧化物(HfZrO4)、铪钽氧化物(Hf2Ta2O9)、铪铝氧化物(HfAlO3)、镧氧化物(La2O3)、镧铝氧化物(LaAlO3)、锆氧化物(ZrO2)、锆硅氧化物(ZrSiO4)、钽氧化物(Ta2O5)、钛氧化物(TiO2)、钡锶钛氧化物(BaSrTi2O6)、钡钛氧化物(BaTiO3)、锶钛氧化物(SrTiO3)、钇氧化物(Y2O3)、锂氧化物(Li2O)、铝氧化物(Al2O3)、铅钪钽氧化物(Pb(Sc,Ta)O3)、铅锌铌酸盐(Pb(Zn1/3Nb2/3)O3)以及其组合中的至少一种。
栅电极312可以形成在栅极绝缘膜311上。栅电极312可以填充栅极沟槽315的一部分。栅极覆盖导电膜314可以沿着栅电极312的上表面延伸。
栅电极312可以包括金属、金属合金、导电的金属氮化物、导电的金属碳氮化物、导电的金属碳化物、金属硅化物、掺杂的半导体材料、导电的金属氮氧化物以及导电的金属氧化物中的至少一种。栅电极312可以包括例如但不限于钛氮化物(TiN)、钽碳化物(TaC)、钽氮化物(TaN)、钛硅氮化物(TiSiN)、钽硅氮化物(TaSiN)、钽钛氮化物(TaTiN)、钛铝氮化物(TiAlN)、钽铝氮化物(TaAlN)、钨氮化物(WN)、钌(Ru)、钛铝(TiAl)、钛铝碳氮化物(TiAlCN)、钛铝碳化物(TiAlC)、钛碳化物(TiC)、钽碳氮化物(TaCN)、钨(W)、铝(Al)、铜(Cu)、钴(Co)、钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镍铂(NiPt)、铌(Nb)、铌氮化物(NbN)、铌碳化物(NbC)、钼(Mo)、钼氮化物(MoN)、钼碳化物(MoC)、钨碳化物(WC)、铑(Rh)、钯(Pd)、铱(Ir)、锇(Os)、银(Ag)、金(Au)、锌(Zn)、钒(V)、钌钛氮化物(RuTiN)、钛硅化物(TiSi2)、钽硅化物(TaSi2)、镍硅化物(NiSi2)、钴硅化物(CoSi2)、铱氧化物(IrOx)、钌氧化物(RuOx)以及其组合中的至少一种。栅极覆盖导电膜314可以包括例如但不限于多晶硅(p-Si)或多晶硅锗(p-SiGe)。
栅极覆盖图案313可以设置在栅电极312和栅极覆盖导电膜314上。栅极覆盖图案313可以填充在形成栅电极312和栅极覆盖导电膜314之后剩下的栅极沟槽315。尽管栅极绝缘膜311被示出为沿着栅极覆盖图案313的侧壁延伸，但是本发明不限于此。例如，在本发明的一实施方式中，栅极绝缘膜311可以沿着栅电极312的侧壁延伸，但是可以不沿着栅极覆盖图案313的侧壁延伸。例如，栅极绝缘膜311的顶表面可以被栅极覆盖图案313覆盖。
栅极覆盖图案313可以包括例如硅氮化物(Si3N4)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅碳氮化物(SiCN)、硅氧碳氮化物(SiOCN)以及组合中的至少一种。
杂质掺杂区可以形成在栅极结构310的至少一侧。杂质掺杂区可以是晶体管的源极/漏极区。
位线结构340ST可以包括单元导电线340和单元线覆盖膜344。单元导电线340可以形成在其中形成有栅极结构310的基板100和元件隔离膜105上。单元导电线340可以与元件隔离膜105和有源区ACT交叉。单元导电线340可以形成为与栅极结构310交叉。这里，单元导电线340可以对应于位线BL。
单元导电线340可以是多个膜。单元导电线340可以包括例如第一单元导电膜341、第二单元导电膜342和第三单元导电膜343。第一至第三单元导电膜341、342和343可以依次堆叠在基板100和元件隔离膜105上。尽管单元导电线340被示出为三个膜，但是本发明不限于此。
第一至第三单元导电膜341、342和343中的每个可以包括例如掺杂杂质的半导体材料、导电的硅化物化合物、导电的金属氮化物、金属以及金属合金中的至少一种。例如，第一单元导电膜341包括掺杂的半导体材料，第二单元导电膜342包括导电的硅化物化合物和导电的金属氮化物中的至少一种，第三单元导电膜343可以包括金属和金属合金中的至少一种。例如，在本发明的一实施方式中，第一单元导电膜341可以包括掺杂的多晶硅(p-Si)，第二单元导电膜342可以包括钛硅氮化物(TiSiN)，第三单元导电膜343可以包括钨(W)。然而，本发明不限于此。
直接接触346可以形成在单元导电线340和基板100之间。也就是，单元导电线340可以形成在直接接触346上。例如，直接接触346可以形成在单元导电线340与具有长岛形状的有源区ACT的中心部分相交的点处。
直接接触346可以电连接单元导电线340和基板100。直接接触346可以对应于直接接触DC。直接接触346可以包括例如杂质掺杂的半导体材料、导电的硅化物化合物、导电的金属氮化物以及金属中的至少一种。
直接接触346可以穿透单元绝缘膜330并且连接基板100的有源区ACT和位线结构340ST。直接接触346可以延伸到基板100中。例如，基板100可以包括形成在有源区ACT和元件隔离膜105内部的沟槽T。沟槽T可以穿透单元绝缘膜330以暴露有源区ACT的至少一部分。直接接触346可以形成在沟槽T内部以连接有源区ACT和单元导电线340。直接接触346的下部可以形成在基板100内部。直接接触346的上侧可以设置在位线结构340ST内部。例如，直接接触346的上侧可以与第二单元导电膜342接触。
在本发明的一实施方式中，沟槽T可以暴露基板100，如图2所示。因此，直接接触346可以与基板100的有源区(图1的ACT)重叠。在本发明的一实施方式中，沟槽T的一部分可以与元件隔离膜105的一部分重叠。因此，沟槽T不仅可以暴露基板100的一部分，而且可以暴露元件隔离膜105的一部分。
直接接触346可以包括导电材料。因此，位线结构340ST的单元导电线340可以电连接到基板100的有源区ACT。基板100的与单元导电线340和直接接触346连接的有源区ACT可以用作源极区和漏极区。
在本发明的一实施方式中，直接接触346可以包括与第一单元导电膜341的材料相同的材料。例如，直接接触346可以包括多晶硅(p-Si)。然而，本发明不限于此，并且取决于制造工艺，直接接触346可以包括与第一单元导电膜341的材料不同的材料。
在本发明的一实施方式中，直接接触346的宽度可以小于沟槽T的宽度。例如，直接接触346可以仅与由沟槽T暴露的基板100的一部分重叠，如图2所示。直接接触346可以设置在由沟槽T暴露的基板100的中心部分处。
在本发明的一实施方式中，位线结构340ST的宽度也可以小于沟槽T的宽度。例如，位线结构340ST的宽度可以与直接接触346的宽度基本上相同。
在图2中，单元导电线340可以在与直接接触346的上表面重叠的区域中包括第二单元导电膜342和第三单元导电膜343。单元导电线340可以在不与直接接触346的上表面重叠的区域中包括第一至第三单元导电膜341、342和343。例如，第一单元导电膜341的上侧和直接接触346的上侧可以设置在同一平面上。
单元线覆盖膜344可以设置在单元导电线340上。单元线覆盖膜344可以在第三方向DR3上沿着单元导电线340的上表面延伸。此时，单元线覆盖膜344可以包括例如硅氮化物(Si3N4)膜、硅氮氧化物(SiON)膜、硅碳氮化物(SiCN)膜以及硅氧碳氮化物(SiOCN)膜中的至少一种。在根据本发明的一实施方式的半导体存储器件中，单元线覆盖膜344可以包括例如硅氮化物(Si3N4)膜。尽管单元线覆盖膜344被示出为单个膜，但是本发明不限于此。单元线覆盖膜344可以是多个膜。然而，当构成所述多个膜的每个膜是相同材料时，单元线覆盖膜344可以被视为单个膜。
单元绝缘膜330可以形成在基板100和元件隔离膜105上。例如，单元绝缘膜330可以形成在其中未形成直接接触346的基板100和元件隔离膜105上。单元绝缘膜330可以形成在基板100和单元导电线340之间以及在元件隔离膜105和单元导电线340之间。
尽管单元绝缘膜330可以是单个膜，但是如所示的，单元绝缘膜330可以是包括第一单元绝缘膜331和第二单元绝缘膜332的多个膜。例如，尽管第一单元绝缘膜331可以包括硅氧化物(SiO2)膜并且第二单元绝缘膜332可以包括硅氮化物(Si3N4)膜，但是本发明不限于此。
间隔物结构350可以设置在单元导电线340的侧壁和单元线覆盖膜344的侧壁上。间隔物结构350可以在单元导电线340的其中未形成直接接触346的部分处形成在基板100和元件隔离膜105上。间隔物结构350可以设置在单元导电线340的侧壁、单元线覆盖膜344的侧壁和直接接触346的侧壁上。
间隔物结构350可以在单元导电线340的其中未形成直接接触346的剩余部分中设置在单元绝缘膜330上。间隔物结构350可以设置在单元导电线340的侧壁和单元线覆盖膜344的侧壁上。
间隔物结构350可以是多个膜。例如，间隔物结构350可以包括内间隔物351、下间隔物350a和外间隔物350b。
间隔物结构350可以设置在位线结构340ST的侧表面上，并可以沿着位线结构340ST的侧表面延伸。掩埋接触320可以通过间隔物结构350与位线结构340ST间隔开。
在本发明的一实施方式中，间隔物结构350的一部分可以与基板100和元件隔离膜105接触。例如，在其中形成沟槽T的区域中，间隔物结构350的下部可以填充沟槽T。然而，间隔物结构350可以在其中未形成沟槽T的区域中形成在单元绝缘膜330上。
内间隔物351可以沿着直接接触346的侧表面和沟槽T的侧表面延伸。内间隔物351可以设置在沟槽T内部。内间隔物351可以沿着直接接触346的侧表面和位线结构340ST的侧表面延伸。
内间隔物351可以包括例如硅氮化物(Si3N4)。内间隔物351可以包括第一垂直部分351a和第一弯曲部分351b。
内间隔物351的第一垂直部分351a可以沿着直接接触346的侧表面延伸。内间隔物351的第一弯曲部分351b可以从第一垂直部分351a弯曲。内间隔物351的第一弯曲部分351b可以沿着沟槽T的底表面延伸，并可以沿着沟槽T的轮廓延伸。
下间隔物350a可以包括氧化物膜352、籽晶层353和体层354。下间隔物350a可以设置在内间隔物351和外间隔物350b之间。下间隔物350a可以设置在内间隔物351上，并可以设置在外间隔物350b下面。
籽晶层353和体层354两者可以包括氮化物膜。籽晶层353可以包括碳(C)。籽晶层353可以设置在氧化物膜352上。体层354可以不包括碳(C)。体层354可以设置在籽晶层353上。因此，随着其更靠近氧化物膜352，包含在籽晶层353中的碳(C)的浓度可以增大。
氧化物膜352可以设置在内间隔物351上。氧化物膜352可以设置在沟槽T中。氧化物膜352可以设置在直接接触346和掩埋接触320之间。氧化物膜352可以设置在直接接触346的侧部上。氧化物膜352可以不设置在位于直接接触346之上的位线结构340ST的侧部上。也就是，氧化物膜352可以不延伸到直接接触346上方。
氧化物膜352可以包括例如硅氧化物(SiO2)。氧化物膜352可以包括第二垂直部分352a和第二弯曲部分352b。
氧化物膜352的第二垂直部分352a可以设置在内间隔物351的第一垂直部分351a上。内间隔物351的第一垂直部分351a可以沿着直接接触346的侧表面的轮廓延伸。氧化物膜352的第二垂直部分352a可以沿着内间隔物351的第一垂直部分351a延伸。氧化物膜352的第二垂直部分352a可以沿着直接接触346的侧表面的轮廓延伸。
内间隔物351的第一弯曲部分351b可以沿着沟槽T的底表面延伸，并可以沿着沟槽T的轮廓延伸。氧化物膜352的第二弯曲部分352b可以从第二垂直部分352a弯曲。氧化物膜352的第二弯曲部分352b可以沿着沟槽T的轮廓延伸。氧化物膜352的第二弯曲部分352b可以设置在内间隔物351的第一弯曲部分351b上。氧化物膜352的第二弯曲部分352b可以沿着内间隔物351的第一弯曲部分351b延伸。
氧化物膜352的最上端可以设置在直接接触346的最上表面346US下方。因此，氧化物膜352可以设置在直接接触346和掩埋接触320之间。另一方面，氧化物膜352可以不设置在掩埋接触320和位于直接接触346上的位线结构340ST之间。
氧化物膜352的最下端可以设置在基板100的上表面100_US下方。氧化物膜352的最下端可以设置在沟槽T内部。
氧化物膜352可以与掩埋接触320接触。例如，氧化物膜352的第二弯曲部分352b可以与掩埋接触320接触。氧化物膜352的第二垂直部分352a可以不与掩埋接触320接触。
籽晶层353可以设置在氧化物膜352上。籽晶层353可以设置在沟槽T内部。籽晶层353可以设置在直接接触346和掩埋接触320之间。籽晶层353可以设置在直接接触346的侧部上。籽晶层353可以不设置在位于直接接触346之上的位线结构340ST的侧部上。也就是，籽晶层353可以不延伸到直接接触346上方。
籽晶层353可以包括硅碳氮化物(SiCN)。籽晶层353可以包括第三垂直部分353a和第三弯曲部分353b。
籽晶层353的第三垂直部分353a可以设置在氧化物膜352的第二垂直部分352a上。籽晶层353的第三垂直部分353a可以沿着氧化物膜352的第二垂直部分352a延伸。由于氧化物膜352的第二垂直部分352a可以沿着直接接触346的侧表面的轮廓延伸，所以籽晶层353的第三垂直部分353a也可以沿着直接接触346的侧表面的轮廓延伸。
籽晶层353的第三弯曲部分353b可以从第三垂直部分353a弯曲。类似于内间隔物351的第一弯曲部分351b和氧化物膜352的第二弯曲部分352b，籽晶层353的第三弯曲部分353b可以沿着沟槽T的轮廓延伸。籽晶层353的第三弯曲部分353b可以设置在氧化物膜352的第二弯曲部分352b上。籽晶层353的第三弯曲部分353b可以沿着氧化物膜352的第二弯曲部分352b延伸。
籽晶层353的最上端可以设置在直接接触346的最上表面346US下方。因此，籽晶层353可以设置在直接接触346和掩埋接触320之间。另一方面，籽晶层353可以不设置在掩埋接触320和位于直接接触346上的位线结构340ST之间。例如，籽晶层353可以不在掩埋接触320和位于直接接触346上的位线结构340ST之间延伸。
籽晶层353的最下端可以设置在基板100的上表面100_US下方。籽晶层353的最下端可以设置在沟槽T内部。
籽晶层353可以与掩埋接触320接触。例如，籽晶层353的第三弯曲部分353b可以与掩埋接触320接触。籽晶层353的第三垂直部分353a可以不与掩埋接触320接触。
体层354可以设置在籽晶层353上。体层354可以设置在沟槽T内部。因此，籽晶层353可以在沟槽T内部与氧化物膜352和体层354接触。体层354可以设置在直接接触346和掩埋接触320之间。体层354可以设置在直接接触346的侧部上。体层354可以不设置在位于直接接触346之上的位线结构340ST的侧部上。也就是，体层354可以不延伸到直接接触346上方。
体层354可以包括硅氮化物(Si3N4)。体层354可以填充沟槽T。体层354可以比籽晶层353厚。
体层354的最上端可以设置在直接接触346的最上表面346US下方。因此，体层354可以设置在直接接触346和掩埋接触320之间。另一方面，体层354可以不设置在掩埋接触320和位于直接接触346上的位线结构340ST之间。体层354可以与掩埋接触320接触。因此，包括氧化物膜352、籽晶层353和体层354的下间隔物350a可以不设置在位于直接接触346之上的位线结构340ST的侧部上。例如，下间隔物350a可以不延伸到直接接触346上方。例如，下间隔物350a可以设置在掩埋接触320和直接接触346之间，并且不设置在掩埋接触320和位于直接接触346之上的位线结构340ST之间。
体层354的最下端可以设置在基板100的上表面100_US下方。体层354的最下端可以设置在沟槽T内部。
参照图3，体层354可以在籽晶层353上填充沟槽T。参照图4，体层354可以包括空隙V。
外间隔物350b可以设置在下间隔物350a上。外间隔物350b可以设置在内间隔物351的侧表面上。例如，外间隔物350b可以设置在氧化物膜352、籽晶层353和体层354上，并且设置在内间隔物351的侧表面上。外间隔物350b可以设置在直接接触346的侧部和位线结构340ST的侧部上。外间隔物350b可以包括第一子间隔物355和第二子间隔物356。
第一子间隔物355可以设置在内间隔物351上。第一子间隔物355可以沿着内间隔物351的侧表面延伸。第一子间隔物355可以包括例如硅氧化物(SiO2)。
第二子间隔物356可以设置在第一子间隔物355上。第二子间隔物356可以沿着第一子间隔物355的侧表面延伸。第二子间隔物356可以包括例如硅氮化物(Si3N4)。
尽管在图2至图4中外间隔物350b被示出为包括第一子间隔物355和第二子间隔物356的双膜，但是本发明不限于此。例如，外间隔物350b可以是单个膜。在本发明的一实施方式中，外间隔物350b可以是包括三个间隔物的多个膜。
籽晶层353可以设置在氧化物膜352和体层354之间。籽晶层353可以防止氧(O)从氧化物膜352扩散到体层354中。由于体层354可以包括硅氮化物(Si3N4)并且氧化物膜352可以包括例如硅氧化物(SiO2)，所以籽晶层353可以用作能够抑制在硅氧化物(SiO2)和硅氮化物(Si3N4)之间的界面混合反应的阻挡层。例如，籽晶层353可以用作氧(O)扩散阻挡物。当氧(O)扩散到体层354中时，体层354可能容易地被蚀刻。在这种情况下，由于在形成直接接触346和间隔物结构350之后在形成掩埋接触320的工艺期间蚀刻体层354，所以在掩埋接触320和直接接触346之间的间隔距离可能减小。例如，如果在掩埋接触320和直接接触346之间的分隔距离缩短，则即使在掩埋接触320和直接接触346之间没有直接物理接触，当施加电压时也可能发生电连接，这会导致半导体存储器件的可靠性的恶化。
包括硅碳氮化物(SiCN)的籽晶层353可以与从氧化物膜352扩散的氧(O)反应。例如，从氧化物膜352扩散的氧(O)可以与籽晶层353的硅碳氮化物(SiCN)发生键合反应。由于在硅碳氮化物(SiCN)和氧(O)之间的键合相对稳定，所以可以抑制扩散。籽晶层353可以防止氧化物膜352的氧(O)扩散到体层354中。因此，当在形成直接接触346和间隔物结构350之后形成掩埋接触320时，包括体层354的间隔物结构350可以稳定地分隔掩埋接触320和直接接触346。
栅栏图案370可以设置在基板100和元件隔离膜105上。栅栏图案370可以形成为与形成在基板100和元件隔离膜105内部的栅极结构310重叠。栅栏图案370可以设置在沿第三方向DR3延伸的位线结构340ST之间。栅栏图案370可以包括例如硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)以及其组合中的至少一种。
掩埋接触320可以设置在沿第一方向DR1彼此相邻的位线BL之间。例如，掩埋接触320可以设置在沿第一方向DR1彼此相邻的单元导电线340之间。掩埋接触320可以设置在沿第三方向DR3彼此相邻的栅栏图案370之间。掩埋接触320可以在相邻的单元导电线340之间与基板100和元件隔离膜105重叠。掩埋接触320可以连接到有源区ACT。这里，掩埋接触320可以对应于掩埋接触BC。
掩埋接触320可以穿透单元绝缘膜330并且连接基板100的有源区ACT和着落焊盘360。例如，基板100可以包括在有源区ACT中的接触凹陷320R。接触凹陷320R可以暴露基板100的一部分和元件隔离膜105的一部分。掩埋接触320可以填充接触凹陷320R。掩埋接触320形成在接触凹陷320R中并可以连接基板100的有源区ACT和着落焊盘360。
掩埋接触320可以与内间隔物351、氧化物膜352、籽晶层353和体层354接触。掩埋接触320可以与内间隔物351的第一弯曲部分351b、氧化物膜352的第二弯曲部分352b和籽晶层353的第三弯曲部分353b接触。
掩埋接触320可以不与内间隔物351的第一垂直部分351a、氧化物膜352的第二垂直部分352a和籽晶层353的第三垂直部分353a接触。
掩埋接触320可以包括例如掺有杂质的半导体材料、导电的硅化物化合物、导电的金属氮化物以及金属中的至少一种。
着落焊盘360可以形成在掩埋接触320上，并可以电连接到掩埋接触320。着落焊盘360可以通过掩埋接触320连接到基板100的有源区ACT。着落焊盘360可以对应于着落焊盘LP。
着落焊盘360可以与位线结构340ST的上表面的一部分重叠。着落焊盘360可以包括例如掺有杂质的半导体材料、导电的硅化物化合物、导电的金属氮化物、导电的金属碳化物、金属以及金属合金中的至少一种。
焊盘隔离绝缘膜380可以形成在着落焊盘360和位线结构340ST上。例如，焊盘隔离绝缘膜380可以设置在单元线覆盖膜344上。焊盘隔离绝缘膜380可以限定着落焊盘360，形成多个隔离区。焊盘隔离绝缘膜380可以不覆盖着落焊盘360的上表面。例如，基于基板100的上表面，着落焊盘360的上表面的高度可以等于焊盘隔离绝缘膜380的上表面的高度。
焊盘隔离绝缘膜380可以包括绝缘材料，并将多个着落焊盘360彼此电隔离。例如，焊盘隔离绝缘膜380可以包括硅氧化物(SiO2)膜、硅氮化物(Si3N4)膜、硅氮氧化物(SiON)膜、硅氧碳氮化物(SiOCN)膜以及硅碳氮化物(SiCN)膜中的至少一种。
蚀刻停止膜130可以设置在焊盘隔离绝缘膜380的上表面上，并且可以不设置在着落焊盘360的上表面上。蚀刻停止膜130可以包括例如硅氮化物(Si3N4)、硅碳氮化物(SiCN)、硅氧碳氮化物(SiOCN)、硅氧碳化物(SiOC)以及硅硼氮化物(SiBN)中的至少一种。
电容器CAP可以设置在着落焊盘360上。电容器CAP可以连接到着落焊盘360。也就是，电容器CAP可以电连接到掩埋接触320。例如，电容器CAP可以设置在掩埋接触320上使着落焊盘360设置在其间，并可以通过着落焊盘360电连接到掩埋接触320。
电容器CAP可以包括下电极210、电容器电介质膜220和上电极230。电容器CAP可以利用在下电极210和上电极230之间产生的电位差将电荷存储在电容器电介质膜220中。
下电极210可以设置在着落焊盘360上。尽管下电极210被示出为具有柱形状，但是本发明不限于此。当然，下电极210可以具有圆筒形状。
电容器电介质膜220可以设置在下电极210和上电极230之间。电容器电介质膜220形成在下电极210上。电容器电介质膜220可以设置在上电极230下面。电容器电介质膜220可以沿着下电极210的轮廓形成。例如，电容器电介质膜220可以沿着下电极210的上侧以及侧表面的一部分形成，并可以沿着蚀刻停止膜130的上侧形成。上电极230形成在电容器电介质膜220上。上电极230可以覆盖下电极210的外侧壁。
下电极210和上电极230可以包括例如但不限于掺杂的半导体材料、导电的金属氮化物(例如钛氮化物(TiN)、钽氮化物(TaN)、铌氮化物(NbN)、钨氮化物(WN)等)、金属(例如钌(Ru)、铱(Ir)、钛(Ti)、钽(Ta)等)以及导电的金属氧化物(例如铱氧化物(IrOx)、铌氧化物(NbOx)等)中的至少一种。
电容器电介质膜220可以包括例如但不限于硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)、高介电常数材料以及其组合中的至少一种。在根据本发明的一实施方式的半导体存储器件中，电容器电介质膜220可以包括其中锆氧化物(ZrO2)、铝氧化物(Al2O3)和锆氧化物(ZrO2)依次堆叠的堆叠膜结构。在根据本发明的一实施方式的半导体存储器件中，电容器电介质膜220可以包括包含铪(Hf)的电介质膜。在根据本发明的一实施方式的半导体存储器件中，电容器电介质膜220可以具有铁电材料膜和顺电材料膜的堆叠膜结构。
图6是用于说明根据本发明的一实施方式的半导体存储器件的图。作为参考，图6示出沿着图1的线A-A截取的剖视图。为了便于描述，将主要对与参照图1至图5描述的那些不同的点提供说明。
参照图6，根据本发明的一实施方式的半导体存储器件还可以包括节点焊盘325。
直接接触346包括连接到单元导电线340的上表面和连接到基板100的有源区ACT的下表面。直接接触346的上表面在第一方向DR1上的宽度可以小于直接接触346的下表面在第一方向DR1上的宽度。直接接触346的宽度可以随着其远离单元导电线340而逐渐增大。也就是，直接接触346可以具有从顶部朝向底部逐渐变宽的宽度。
节点焊盘325可以位于基板100上。节点焊盘325可以设置在基板100的有源区ACT上。节点焊盘325可以位于掩埋接触320和基板100之间。
基于元件隔离膜105的上表面，节点焊盘325的上表面可以低于直接接触346的上表面。基于元件隔离膜105的上表面，节点焊盘325的上表面可以低于单元导电线340的下表面。
接触隔离图案347可以插置在直接接触346和与其相邻的节点焊盘325之间以在第一方向DR1上将直接接触346和节点焊盘325分隔。接触隔离图案347可以包括绝缘材料。
节点隔离图案345可以插置在相邻的节点焊盘325之间。节点隔离图案345设置在基板100上。节点隔离图案345可以分隔在第一方向DR1上相邻的节点焊盘325。节点隔离图案345可以覆盖在第一方向DR1上相邻的节点焊盘325的上表面。在剖视图中，节点隔离图案345可以具有“T”形状。
节点隔离图案345的上表面可以位于与直接接触346的上表面的平面相同的平面中。基于元件隔离膜105的上表面，节点隔离图案345的上表面可以位于与直接接触346的上表面的高度相同的高度处。基于元件隔离膜105的上表面，节点隔离图案345的上表面可以位于与单元导电线340的下表面的高度相同的高度处。
节点隔离图案345可以包括例如绝缘材料。节点隔离图案345的下表面可以位于与元件隔离膜105的上表面的高度相同的高度处，但是本发明不限于此。例如，在本发明的一实施方式中，节点隔离图案345的下表面可以低于元件隔离膜105的上表面。
在与直接接触346的上表面重叠的区域中的单元导电线340的堆叠结构可以与在不与直接接触346的上表面重叠的区域中的单元导电线340的堆叠结构相同。
掩埋接触320连接到节点焊盘325。掩埋接触320连接节点焊盘325和着落焊盘360。
间隔物结构350可以设置在掩埋接触320和直接接触346之间。间隔物结构350可以包括内间隔物351、氧化物膜352、籽晶层353、体层354和外间隔物355和356。掩埋接触320可以与氧化物膜352、籽晶层353和体层354接触。
籽晶层353的最上端和体层354的最上端可以设置在掩埋接触320的最上表面下方。类似于图2，图6中的籽晶层353在此可以设置在氧化物膜352和体层354之间。籽晶层353可以包括硅碳氮化物(SiCN)，并且可以防止氧(O)从氧化物膜352扩散到体层354中。在形成直接接触346和间隔物结构350之后形成掩埋接触320期间，可以不过度蚀刻具有减少的氧(O)扩散的体层354，因此，包括体层354的间隔物结构350可以稳定地分隔掩埋接触320和直接接触346。
图7是用于说明根据本发明的一实施方式的半导体存储器件的布局图。图8是用于说明根据本发明的一实施方式的半导体存储器件的透视图。图9是沿着图7的线C-C截取的剖视图。图10是沿着图7的线D-D截取的剖视图。为了便于说明，将主要对与参照图1至图6说明的那些不同的点提供说明。
参照图7至图10，半导体存储器件可以包括基板100、多条第一导电线420、沟道层430、栅电极440、栅极绝缘层450和电容器结构480。图7至图10的半导体存储器件可以是包括垂直沟道晶体管(VCT)的存储器件。垂直沟道晶体管可以指其中沟道层430的沟道长度从基板100沿着垂直方向延伸的结构。
下绝缘层412可以设置在基板100上，并且多条第一导电线420可以在第一方向DR1上彼此间隔开并在下绝缘层412上在第三方向DR3上延伸。
多个第一绝缘图案422可以设置在下绝缘层412上以填充所述多条第一导电线420之间的空间。所述多个第一绝缘图案422可以在第三方向DR3上延伸，并且所述多个第一绝缘图案422的上表面可以设置在与所述多条第一导电线420的上表面的水平相同的水平处。所述多条第一导电线420可以用作半导体存储器件的位线。
在本发明的一实施方式中，所述多条第一导电线420可以包括掺杂的多晶硅(p-Si)、金属、导电的金属氮化物、导电的金属硅化物、导电的金属氧化物和/或其组合。例如，所述多条第一导电线420可以由(但不限于)掺杂的多晶硅(p-Si)、铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钌(Ru)、钨(W)、钼(Mo)、铂(Pt)、镍(Ni)、钴(Co)、钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)、铌氮化物(NbN))、钛铝(TiAl)、钛铝氮化物(TiAlN)、钛硅化物(TiSi2)、钛硅氮化物(TiSiN)、钽硅化物(TaSi2)、钽硅氮化物(TaSiN)、钌钛氮化物(RuTiN)、镍硅化物(NiSi2)、钴硅化物(CoSi2)、铱氧化物(IrOx)、钌氧化物(RuOx)和/或其组合制成。所述多条第一导电线420可以包括上述材料的单层或多层。在本发明的一实施方式中，所述多条第一导电线420可以包括二维半导体材料，并且二维半导体材料可以包括例如石墨烯、碳(C)纳米管和/或其组合。
沟道层430可以以矩阵的形式布置在所述多条第一导电线420上，其中沟道层430在第一方向DR1和第三方向DR3上彼此间隔开地设置。沟道层430可以具有沿着第一方向DR1的第一宽度和沿着第二方向DR2的第一高度，并且第一高度可以大于第一宽度。例如，第一高度可以是但不限于第一宽度的约2至10倍。沟道层430的底部可以用作第一源极/漏极区，沟道层430的上部可以用作第二源极/漏极区，沟道层430的在第一源极/漏极区和第二源极/漏极区之间的部分可以用作沟道区。
在本发明的一实施方式中，沟道层430可以包括氧化物半导体，并且氧化物半导体可以包括例如铟镓锌氧化物(InxGayZnzO)、铟镓硅氧化物(InxGaySizO)、铟锡锌氧化物(InxSnyZnzO)、铟锌氧化物(InxZnyO)、锌氧化物(ZnxO)、锌锡氧化物(ZnxSnyO)、锌氮氧化物(ZnxOyN)、锆锌锡氧化物(ZrxZnySnzO)、锡氧化物(SnxO)、铪铟锌氧化物(HfxInyZnzO)、镓锌锡氧化物(GaxZnySnzO)、铝锌锡氧化物(AlxZnySnzO)、镱镓锌氧化物(YbxGayZnzO)、铟镓氧化物(InxGayO)和/或其组合。沟道层430可以包括所述氧化物半导体的单层或多层。在本发明的一实施方式中，沟道层430可以具有大于硅(Si)的带隙能量的带隙能量。例如，沟道层430可以具有约1.5eV至5.6eV的带隙能量。例如，当沟道层430具有约2.0eV至4.0eV的带隙能量时，沟道层430可以具有最佳沟道性能。例如，沟道层430可以是但不限于多晶硅(p-Si)或非晶硅(a-Si)。在本发明的一实施方式中，沟道层430可以包括二维半导体材料，并且二维半导体材料可以包括例如石墨烯、碳(C)纳米管和/或其组合。
栅电极440可以在沟道层430的两个侧壁上在第一方向DR1上延伸。栅电极440可以包括面对沟道层430的第一侧壁的第一子栅电极440P1以及面对沟道层430的与第一侧壁相反的第二侧壁的第二子栅电极440P2。由于单个沟道层430设置在第一子栅电极440P1和第二子栅电极440P2之间，所以半导体存储器件可以具有双栅极晶体管结构。然而，本发明不限于此。例如，在本发明的一实施方式中，可以省略第二子栅电极440P2，并且可以仅形成面对沟道层430的第一侧壁的第一子栅电极440P1以实现单栅极晶体管结构。
栅电极440可以包括掺杂的多晶硅(p-Si)、金属、导电的金属氮化物、导电的金属硅化物、导电的金属氧化物和/或其组合。例如，栅电极440可以由(但不限于)掺杂的多晶硅(p-Si)、铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钌(Ru)、钨(W)、钼(Mo)、铂(Pt)、镍(Ni)、钴(Co)、钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)、铌氮化物(NbN)、钛铝(TiAl)、钛铝氮化物(TiAlN)、钛硅化物(TiSi2)、钛硅氮化物(TiSiN)、钽硅化物(TaSi2)、钽硅氮化物(TaSiN)、钌钛氮化物(RuTiN)、镍硅化物(NiSi2)、钴硅化物(CoSi2)、铱氧化物(IrOx)、钌氧化物(RuOx)和/或其组合制成。
栅极绝缘层450围绕沟道层430的侧壁，并可以插置在沟道层430和栅电极440之间。例如，如图7所示，沟道层430的整个侧壁可以被栅极绝缘层450围绕，并且栅电极440的侧壁的一部分可以与栅极绝缘层450接触。在本发明的一实施方式中，栅极绝缘层450在栅电极440的延伸方向(也就是，第一方向DR1)上延伸，并且沟道层430的侧壁当中的仅面对栅电极440的两个侧壁可以与栅极绝缘层450接触。
在本发明的一实施方式中，栅极绝缘层450可以由硅氧化物(SiO2)膜、硅氮氧化物(SiON)膜、具有比硅氧化物(SiO2)膜的介电常数高的介电常数的高电介质膜和/或其组合制成。高电介质膜可以由金属氧化物或金属氮氧化物制成。例如，可用作栅极绝缘层450的高电介质膜可以由(但不限于)铪氧化物(HfO2)、铪硅氧化物(HfSiO4)、铪硅氮氧化物(HfSiON)、铪钽氧化物(Hf2Ta2O9)、铪钛氧化物(HfTiO4)、铪锆氧化物(HfZrO4)、锆氧化物(ZrO2)、铝氧化物(Al2O3)和/或其组合制成，但是不限于此。
多个第二绝缘图案432可以在所述多个第一绝缘图案422上沿着第三方向DR3延伸，沟道层430可以设置在所述多个第二绝缘图案432当中的两个相邻的第二绝缘图案432之间。此外，第一掩埋层434和第二掩埋层436可以设置在两个相邻的沟道层430之间、在两个相邻的第二绝缘图案432之间的空间中。第一掩埋层434设置在所述两个相邻的沟道层430之间的空间的底部处，并且第二掩埋层436可以形成为在第一掩埋层434上填充所述两个相邻的沟道层430之间的空间的剩余部分。第二掩埋层436的上表面设置在与沟道层430的上表面的水平相同的水平处，并且第二掩埋层436可以覆盖栅电极440的上表面。相反，所述多个第二绝缘图案432可以由与所述多个第一绝缘图案422连续的材料层形成，或者第二掩埋层436可以由与第一掩埋层434连续的材料层形成。
电容器接触460可以设置在沟道层430上。电容器接触460设置为与沟道层430垂直地重叠，并可以以矩阵的形式布置，其中电容器接触460在第一方向DR1和第三方向DR3上彼此间隔开。电容器接触460可以由(但不限于)掺杂的多晶硅(p-Si)、铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钌(Ru)、钨(W)、钼(Mo)、铂(Pt)、镍(Ni)、钴(Co)、钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)、铌氮化物(NbN)、钛铝(TiAl))、钛铝氮化物(TiAlN)、钛硅化物(TiSi2)、钛硅氮化物(TiSiN)、钽硅化物(TaSi2)、钽硅氮化物(TaSiN)、钌钛氮化物(RuTiN)、镍硅化物(NiSi2)、钴硅化物(CoSi2)、铱氧化物(IrOx)、钌氧化物(RuOx)和/或其组合制成。上绝缘膜462可以在所述多个第二绝缘图案432和第二掩埋层436上围绕电容器接触460的侧壁。
蚀刻停止膜470设置在上绝缘膜462上，并且电容器结构480可以设置在蚀刻停止膜470上。电容器结构480可以包括下电极210、电容器电介质膜220和上电极230。
下电极210穿透蚀刻停止膜470并可以电连接到电容器接触460的上表面。下电极210可以形成为在第二方向DR2上延伸的柱型，但不限于此。在本发明的一实施方式中，下电极210设置为与电容器接触460垂直地重叠，并可以以矩阵的形式布置，其中下电极210在第一方向DR1和第三方向DR3上彼此间隔开。相反，在本发明的一实施方式中，着落焊盘可以进一步设置在电容器接触460和下电极210之间，并且下电极210可以布置成六边形形状。
图11是用于说明根据本发明的一实施方式的半导体存储器件的布局图。图12是用于说明根据本发明的一实施方式的半导体存储器件的透视图。为了便于说明，将主要对与参照图7至图10描述的那些不同的点提供说明。
参照图11和图12，半导体存储器件可以包括基板100、多条第一导电线420A、沟道结构430A、接触栅电极440A、多条第二导电线442A和电容器结构480。半导体存储器件可以是包括垂直沟道晶体管(VCT)的存储器器件。
多个有源区AC可以由第一元件隔离膜412A和第二元件隔离膜414A限定在基板100中。沟道结构430A可以设置在每个有源区AC中，并且沟道结构430A可以包括每个在垂直方向上延伸的第一有源柱430A1和第二有源柱430A2、以及连接到第一有源柱430A1的底部和第二有源柱430A2的底部的连接部分430L。第一源极/漏极区SD1可以设置在连接部分430L内部，第二源极/漏极区SD2可以设置在第一有源柱430A1的上部和第二有源柱430A2的上部。第一有源柱430A1和第二有源柱430A2可以每个形成独立的单位存储单元。
所述多条第一导电线420A可以在与所述多个有源区AC中的每个交叉的方向上延伸，并可以例如在第三方向DR3上延伸。所述多条第一导电线420A中的一条第一导电线420A可以在第一有源柱430A1和第二有源柱430A2之间设置在连接部分430L上，并且所述一条第一导电线420A可以设置在第一源极/漏极区SD1上。与所述一条第一导电线420A相邻的另一条第一导电线420A可以设置在两个沟道结构430A之间。所述多条第一导电线420A中的一条第一导电线420A可以用作包括在由位于所述一条第一导电线420A的两侧的第一有源柱430A1和第二有源柱430A2形成的两个单位存储单元中的公共位线。
一个接触栅电极440A可以设置在沿第三方向DR3彼此相邻的两个沟道结构430A之间。例如，接触栅电极440A可以设置在一个沟道结构430A中包括的第一有源柱430A1和与其相邻的另一沟道结构430A的第二有源柱430A2之间。一个接触栅电极440可以由位于其两个侧壁上的第一有源柱430A1和第二有源柱430A2共用。栅极绝缘层450A可以设置在接触栅电极440A和第一有源柱430A1之间以及在接触栅电极440A和第二有源柱430A2之间。所述多条第二导电线442A可以在接触栅电极440A的上表面上在第一方向DR1上延伸。所述多条第二导电线442A可以用作半导体存储器件的字线。
电容器接触460A可以设置在沟道结构430A上。电容器接触460A可以设置在第二源极/漏极区SD2上，并且电容器结构480可以设置在电容器接触460A上。
图13至图22是用于说明根据本发明的一实施方式的用于制造半导体存储器件的方法的中间阶段图。
参照图13，可以在基板100和元件隔离膜105上依次形成初始单元导电线340P(其包括第一至第三初始导电膜341P、342P和343P)、初始直接接触346P以及初始覆盖图案344P。随后，可以图案化第一至第三初始导电膜341P、342P和343P、初始直接接触346P和初始覆盖图案344P。单元绝缘膜330可以形成在其中未形成初始直接接触346P的基板100和元件隔离膜105上。单元绝缘膜330可以形成在基板100和第一初始导电膜341P之间以及在元件隔离膜105和第一初始导电膜341P之间。
因此，可以形成沿着第三方向DR3延伸跨过有源区(图1的ACT)和字线(图1的WL)的初始位线结构340P_ST。在本发明的一实施方式中，初始位线结构340P_ST的宽度和初始直接接触346P的宽度可以形成为小于沟槽T的宽度。也就是，图案化的初始位线结构340P_ST和图案化的初始直接接触346P可以不完全填充沟槽T。
参照图14，可以形成初始内间隔物膜351P。初始内间隔物膜351P可以沿着初始位线结构340P_ST的侧表面和上表面、初始直接接触346P的侧表面、单元绝缘膜330的侧表面和上表面以及沟槽T的轮廓延伸。
初始内间隔物膜351P可以包括例如硅氮化物(Si3N4)。例如，初始内间隔物膜351P可以通过原子层沉积(ALD)工艺形成。
参照图15，可以形成初始氧化物膜352P。
初始氧化物膜352P可以形成在初始内间隔物膜351P上。初始氧化物膜352P可以沿着初始内间隔物膜351P的轮廓共形地形成。初始氧化物膜352P可以延伸到沟槽T中。
初始氧化物膜352P可以包括硅氧化物(SiO2)。例如，初始氧化物膜352P可以通过原子层沉积(ALD)工艺形成。
参照图16，可以形成初始籽晶层353P。
初始籽晶层353P可以形成在初始氧化物膜352P上。初始籽晶层353P可以沿着初始氧化物膜352P的轮廓共形地形成。初始籽晶层353P可以延伸到沟槽T中。初始籽晶层353P可以包括硅碳氮化物(SiCN)。
初始籽晶层353P可以通过原子层沉积(ALD)工艺形成。初始籽晶层353P可以通过原子层沉积在400℃至700℃之间的温度形成。在本发明的一实施方式中，可以在约630℃的沉积温度执行原子层沉积工艺。例如，当形成初始籽晶层353P时，可以提供六氯乙硅烷(HCD，Si2Cl6)作为前体。六氯乙硅烷(Si2Cl6)可以提供在初始氧化物膜352P上。然后可以提供乙烯(C2H4)、丙烯(C3H6)和乙炔(C2H2)中的至少任一种作为反应气体。然后可以提供氨(NH3)作为反应气体。
包括六氯乙硅烷(Si2Cl6)的前体、包括乙烯(C2H4)、丙烯(C3H6)和乙炔(C2H2)中的至少任一种的第一反应气体以及包括氨(NH3)的第二反应气体可以在一个循环中被依次提供。这个循环可以重复几次。因此，包含硅碳氮化物(SiCN)的初始籽晶层353P可以形成在初始氧化物膜352P上。
参照图17，可以形成初始体层354P。
初始体层354P可以形成在初始籽晶层353P上。初始体层354P可以填充沟槽T。初始体层354P可以包括硅氮化物(Si3N4)。
参照图14-图17，例如，在本发明的一实施方式中，第一硅氮化物(Si3N4)膜和硅氧化物(SiO2)膜可以依次形成在沟槽T和包括初始位线结构340P_ST和初始直接接触346P的导电图案上。包括碳(C)的初始籽晶层353P可以形成在硅氧化物(SiO2)膜上。填充沟槽T的第二硅氮化物(Si3N4)膜可以形成在初始籽晶层353P上。
初始体层354P可以通过原子层沉积(ALD)工艺形成。初始体层354P可以通过原子层沉积在400℃至700℃之间的温度形成。例如，当形成初始体层354P时，可以使用二氯硅烷(DCS，SiH2Cl2)、六氯二硅烷、硅烷(SiH4)、二碘硅烷(SiH2I2)、二异丙氨基硅烷(DIPAS)中的至少任一种作为前体。然后可以提供氨(NH3)作为反应气体。在本发明的一实施方式中，第二硅氮化物(Si3N4)膜(初始体层354P)可以通过在原子层沉积(ALD)工艺中提供包括二氯硅烷(DCS，SiH2Cl2)的前体和氨(NH3)反应气体来形成。
当形成初始体层354P时，可以使用等离子体增强原子层沉积(PEALD)通过分解氨(NH3)来提供初始体层354P。
在初始籽晶层353P上形成初始体层354P之前，可以进一步形成保护层。保护层可以包括硅氮化物(Si3N4)。例如，可以在初始籽晶层353P上沉积热硅氮化物(Si3N4)膜(例如小于1nm)作为保护层。当工艺进行时，该保护层可以最小化包含在初始籽晶层353P中的碳(C)与其它材料的反应。例如，氢自由基可以用于去除工艺中的杂质并可以与硅碳氮化物(SiCN)层中包含的碳(C)反应。
参照图18，单元绝缘膜330、内间隔物351、氧化物膜352、籽晶层353和体层354可以通过图案化形成。
当通过图案化形成单元绝缘膜330、内间隔物351、氧化物膜352、籽晶层353和体层354时，可以暴露基板100的一部分。
尽管图18示出内间隔物351和体层354被图案化以形成拐角，但是本发明不限于此。这是示例性的图，并且内间隔物351和体层354的形式可以取决于蚀刻率、工艺环境、反应材料等而变化。
参照图19，可以形成第一初始子间隔物355P。
作为参考，图19示出其中第一初始子间隔物355P形成在内间隔物351、氧化物膜352、籽晶层353、体层354和基板100上、然后被部分地图案化的形式。
参照图20，可以形成第二初始子间隔物356P。
第二初始子间隔物356P可以形成在第一初始子间隔物355P上。
参照图21，可以形成接触凹陷320R。
接触凹陷320R的下表面可以形成为低于基板100的上表面。例如，接触凹陷320R可以形成在基板100的有源区(图1的ACT)中。接触凹陷320R可以穿透第二初始子间隔物356P以暴露基板100的一部分和元件隔离膜105的一部分。
第一子间隔物355和第二子间隔物356可以在形成接触凹陷320R的工艺中形成。例如，第一初始子间隔物355P和第二初始子间隔物356P可以在用于形成接触凹陷320R的蚀刻工艺中被图案化。
当形成接触凹陷320R时，可以部分地蚀刻内间隔物351、体层354、籽晶层353和氧化物膜352。籽晶层353可以形成在体层354下面以防止氧(O)从氧化物膜352扩散到体层354中。当形成接触凹陷320R时，氧(O)尚未扩散到其中的体层354可以不被过度蚀刻。
籽晶层353和包含氧(O)的氧化物膜352可以在形成接触凹陷320R和掩埋接触320的工艺中容易地被蚀刻。当氧化物膜352的第二垂直部分(图3的352a)和籽晶层353的第三垂直部分(图3的353a)被蚀刻并且接触凹陷320R形成得更靠近直接接触346时，直接接触346和掩埋接触320可能不被稳定地分隔。在这种情况下，可能存在其中直接接触346和掩埋接触320彼此电连接的缺陷。
另一方面，当形成接触凹陷320R时，籽晶层353的第三弯曲部分(图3的353b)和氧化物膜352的第二弯曲部分(图3的352b)可以被优先蚀刻。当籽晶层353的第三弯曲部分(图3的353b)和氧化物膜352的第二弯曲部分(图3的352b)被蚀刻时，体层354可以通过接触凹陷320R暴露。
即使体层354暴露于接触凹陷320R，具有减少的氧(O)扩散的体层354也可以不被过度蚀刻。因此，体层354可以防止接触凹陷320R延伸到氧化物膜352的第二垂直部分(图3的352a)和籽晶层353的第三垂直部分(图3的353a)。也就是，接触凹陷320R可以稳定地形成为与直接接触346间隔开。
参照图22，可以在接触凹陷320R内部形成掩埋接触320。
可以沉积掩埋接触320以填充接触凹陷320R。掩埋接触320可以与内间隔物351、氧化物膜352、籽晶层353和体层354接触。
接着，参照图2，可以进一步图案化初始覆盖图案344P和内间隔物351。
随后，可以在掩埋接触320上形成着落焊盘360、焊盘隔离绝缘膜380、下电极210、电容器电介质膜220和上电极230。因此，根据本发明的一实施方式的间隔物结构350可以稳定地分隔掩埋接触320和直接接触346，从而可以防止其中直接接触346和掩埋接触320彼此电连接的缺陷，因此，可以获得具有提高的可靠性的半导体存储器件。
在总结详细描述时，本领域技术人员将认识到，可以对优选的实施方式进行许多变化和修改，而不脱离如所附权利要求限定的本发明的精神和范围。因此，本发明的所公开的优选实施方式仅用于一般性和描述性的意义，而不是为了限制的目的。

Claims (20)

1.一种半导体存储器件，包括：
基板，包括沟槽和接触凹陷；
直接接触，设置在所述沟槽内部，并具有比所述沟槽的宽度小的宽度；
位线结构，设置在所述直接接触上，并具有比所述沟槽的所述宽度小的宽度；
间隔物结构，设置在所述直接接触的侧表面和所述位线结构的侧表面上；以及
掩埋接触，通过所述间隔物结构与所述直接接触和所述位线结构间隔开，并填充所述接触凹陷，
其中所述间隔物结构包括：
氧化物膜，在所述沟槽内部设置在所述直接接触和所述掩埋接触之间；
籽晶层，设置在所述氧化物膜上并在所述沟槽内部设置在所述直接接触和所述掩埋接触之间；以及
体层，在所述籽晶层上填充所述沟槽，并包括硅氮化物，
其中所述籽晶层包括碳。
2.根据权利要求1所述的半导体存储器件，
其中所述籽晶层包括硅碳氮化物(SiCN)。
3.根据权利要求1所述的半导体存储器件，
其中所述籽晶层的最上端设置在所述掩埋接触的最上表面下方。
4.根据权利要求1所述的半导体存储器件，
其中所述间隔物结构还包括内间隔物，所述内间隔物设置在所述氧化物膜下面并沿着所述直接接触的所述侧表面和所述位线结构的所述侧表面以及所述沟槽的轮廓延伸。
5.根据权利要求4所述的半导体存储器件，
其中所述内间隔物包括硅氮化物。
6.根据权利要求4所述的半导体存储器件，
其中所述间隔物结构还包括外间隔物，所述外间隔物设置在所述氧化物膜、所述籽晶层和所述体层上并且设置在所述内间隔物的侧表面上。
7.根据权利要求1所述的半导体存储器件，
其中所述掩埋接触与所述籽晶层和所述体层接触。
8.根据权利要求1所述的半导体存储器件，
其中所述籽晶层在所述沟槽内部与所述氧化物膜和所述体层接触。
9.根据权利要求1所述的半导体存储器件，还包括：
电容器，设置在所述掩埋接触上并电连接到所述掩埋接触。
10.根据权利要求1所述的半导体存储器件，
其中所述籽晶层的最下端设置在所述基板的上表面下方。
11.根据权利要求1所述的半导体存储器件，
其中所述体层包括空隙。
12.根据权利要求1所述的半导体存储器件，
其中所述籽晶层包括：
第一部分，沿着所述直接接触的所述侧表面的轮廓延伸；和
第二部分，从所述第一部分弯曲并沿着所述沟槽的轮廓延伸。
13.根据权利要求1所述的半导体存储器件，
其中所述籽晶层不在所述掩埋接触和位于所述直接接触上的所述位线结构之间延伸。
14.一种半导体存储器件，包括：
基板，包括沟槽和接触凹陷；
直接接触，设置在所述沟槽内部，并具有比所述沟槽的宽度小的宽度；
位线结构，设置在所述直接接触上，并具有比所述沟槽的所述宽度小的宽度；
间隔物结构，设置在所述直接接触的侧表面和所述位线结构的侧表面上；以及
掩埋接触，通过所述间隔物结构与所述直接接触和所述位线结构间隔开，并填充所述接触凹陷，
其中所述间隔物结构包括：
内间隔物，沿着所述直接接触的所述侧表面和所述位线结构的所述侧表面以及所述沟槽的轮廓延伸；
外间隔物，沿着所述内间隔物的侧表面延伸；以及
下间隔物，在所述外间隔物下面设置在所述内间隔物和所述外间隔物之间，并填充所述沟槽，
其中所述下间隔物包括：
氧化物膜；和
氮化物膜，设置在所述氧化物膜上并包括碳。
15.根据权利要求14所述的半导体存储器件，
其中所述掩埋接触与所述下间隔物接触。
16.根据权利要求14所述的半导体存储器件，
其中所述下间隔物的所述氧化物膜包括：
第一部分，沿着所述内间隔物的所述侧表面延伸；和
第二部分，在所述内间隔物上沿着所述沟槽的所述轮廓延伸。
17.根据权利要求14所述的半导体存储器件，
其中所述下间隔物设置在所述掩埋接触和所述直接接触之间，并且不设置在所述掩埋接触和位于所述直接接触上的所述位线结构之间。
18.根据权利要求14所述的半导体存储器件，
其中所述内间隔物包括硅氮化物。
19.根据权利要求14所述的半导体存储器件，
其中所述下间隔物的所述氮化物膜的碳的浓度朝向所述氧化物膜增大。
20.一种半导体存储器件，包括：
基板，包括沟槽和接触凹陷；
直接接触，设置在所述沟槽内部，并具有比所述沟槽的宽度小的宽度；
位线结构，设置在所述直接接触上，并具有比所述沟槽的所述宽度小的宽度；
间隔物结构，设置在所述直接接触的侧表面和所述位线结构的侧表面上；以及
掩埋接触，通过所述间隔物结构与所述直接接触和所述位线结构间隔开，并填充所述接触凹陷，
其中所述间隔物结构包括：
第一间隔物，沿着所述直接接触的所述侧表面和所述位线结构的所述侧表面以及所述沟槽的轮廓延伸；
氧化物膜，在所述沟槽内部设置在所述第一间隔物上并设置在所述直接接触和所述掩埋接触之间；
籽晶层，设置在所述氧化物膜上，并包括碳；
体层，在所述籽晶层上填充所述沟槽，并包括硅氮化物；以及
第二间隔物，沿着所述第一间隔物的侧表面延伸，并设置在所述氧化物膜、所述籽晶层和所述体层上，
其中所述籽晶层和所述体层设置在所述直接接触和所述掩埋接触之间，并且不设置在所述掩埋接触和位于所述直接接触上的所述位线结构之间，其中所述籽晶层包括：
第一部分，沿着所述直接接触的所述侧表面的轮廓延伸；和
第二部分，从所述第一部分弯曲并沿着所述沟槽的所述轮廓延伸，以及
其中所述掩埋接触不与所述籽晶层的所述第一部分接触，并与所述籽晶层的所述第二部分接触。
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