CN114627921A - 半导体存储器装置 - Google Patents

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Abstract

公开了一种半导体存储器装置。所述半导体存储器装置包括：基底，包括单元区域和限定在单元区域周围的外围区域，单元区域包括由元件分离膜限定的有源区；存储垫，连接到单元区域的有源区；外围栅极结构，设置在外围区域的基底上；外围接触插塞，设置在外围栅极结构的两侧上并且连接到基底；第一层间绝缘膜，设置在存储垫和外围接触插塞上，并且包括基于氮化物的绝缘材料；以及信息存储单元，连接到存储垫，其中，位于存储垫的上表面上的第一层间绝缘膜的厚度小于位于外围接触插塞的上表面上的第一层间绝缘膜的厚度。

Description

半导体存储器装置
技术领域
一些示例实施例涉及一种半导体存储器装置以及/或者一种用于制造半导体存储器装置的方法，更具体地，涉及设置有彼此交叉的多条布线和掩埋接触件的半导体存储器装置以及/或者用于制造该半导体存储器装置的方法。
背景技术
随着半导体元件越来越高度集成，各个电路图案变得更精细，以在相同区域中实现更多的半导体元件。例如，随着半导体元件的集成度增大，半导体元件的组件的设计规则减少并且/或者变得更加复杂。
在高度缩放的半导体元件中，形成多条布线以及置于多条布线之间的多个掩埋接触件(BC)的工艺变得越来越复杂并且/或者困难。
发明内容
一些示例实施例提供了能够改善可靠性和性能的半导体存储器装置。
可选地或另外地，一些示例实施例也提供了一种用于制造能够改善可靠性和性能的半导体存储器装置的方法。
然而，一些示例实施例的方面不限于在此阐述的方面。通过参照下面给出的示例实施例的详细描述，一些示例实施例的方面和其他方面将对于示例实施例所属领域的普通技术人员而言将变得更加明显。
根据一些示例实施例，提供了一种半导体装置，所述半导体装置包括：基底，包括单元区域和在单元区域周围的外围区域，单元区域包括由元件分离膜限定的有源区；存储垫，连接到单元区域的有源区；外围栅极结构，位于外围区域的基底上；外围接触插塞，位于外围栅极结构的两侧上并且连接到基底；第一层间绝缘膜，位于存储垫上以及位于外围接触插塞上，并且包括基于氮化物的绝缘材料；以及信息存储电路，连接到存储垫。位于存储垫的上表面上的第一层间绝缘膜的厚度小于位于外围接触插塞的上表面上的第一层间绝缘膜的厚度。
根据一些示例实施例，提供了一种半导体装置，所述半导体装置包括：基底，包括单元区域和在单元区域周围的外围区域，单元区域包括由元件分离膜限定的有源区；单元分离膜，限定基底中的单元区域；存储垫，连接到单元区域的有源区；外围栅极结构，位于外围区域的基底上；外围接触插塞，位于外围栅极结构的两侧上并且连接到基底，外围接触插塞的上表面与存储垫的上表面位于同一平面上；第一层间绝缘膜，位于存储垫上以及位于外围接触插塞上，并且包括基于氮化物的绝缘材料；以及电容器，包括连接到存储垫的下电极、位于下电极上的电容器介电膜以及位于电容器介电膜上的板上电极。第一层间绝缘膜的上表面包括在单元分离膜上的台阶结构。
根据一些示例实施例，提供了一种半导体装置，所述半导体装置包括：基底，包括单元区域和在单元区域周围的外围区域，单元区域包括由元件分离膜限定的有源区；单元分离膜，限定基底的单元区域；位线结构，包括单元导线和位于单元导线上的单元线盖膜，位线结构位于单元区域的基底上；单元栅电极，设置在单元区域的基底内部并且与单元导线交叉；存储垫，位于位线结构的侧表面上并且连接到单元区域的有源区；外围栅极结构，位于外围区域的基底上；外围接触插塞，位于外围栅极结构的两侧上并且连接到基底；电容器，包括连接到存储垫的下电极、位于下电极上的电容器介电膜以及位于电容器介电膜上的板上电极；下层间绝缘膜，位于外围接触插塞上并且包括基于氮化物的绝缘材料，下层间绝缘膜的末端被板上电极覆盖；以及上层间绝缘膜，位于下层间绝缘膜上并且覆盖板上电极的侧壁。下层间绝缘膜不位于存储垫的上表面上。
根据一些示例实施例，提供了一种用于制造半导体存储器装置的方法，所述方法包括：提供包括单元区域和在单元区域周围的外围区域的基底；在单元区域的基底中形成单元栅电极；形成包括单元导线和位于单元导线上的单元线盖膜的位线结构，位线结构位于单元区域的基底上；形成包括外围栅极导电膜和位于外围栅极导电膜上的外围盖膜的外围栅极结构，外围栅极结构位于外围区域的基底上；在位线结构的侧表面上形成存储垫；在外围栅极结构的两侧上外围接触插塞，外围接触插塞与存储垫同时形成；形成覆盖外围接触插塞的上表面和存储垫的上表面的预下层间绝缘膜；去除预下层间绝缘膜的一部分，以形成暴露存储垫的上表面的下层间绝缘膜，下层间绝缘膜覆盖外围接触插塞的上表面；形成覆盖单元区域和外围区域的蚀刻停止膜，蚀刻停止膜位于下层间绝缘膜上；以及形成穿透蚀刻停止膜并且连接到存储垫的下电极。
附图说明
通过参照附图详细描述其一些示例实施例，一些示例实施例的以上和其他方面和特征将变得更加明显，在附图中：
图1是根据一些示例实施例的半导体存储器装置的示意性布局图；
图2是图1的区域R1的示意性布局图；
图3是图1的区域R2的示意性布局图；
图4A和图4B是沿着图1的线A-A截取的示例剖视图；
图5是沿着图3的线B-B截取的剖视图；
图6是沿着图3的线C-C截取的剖视图；
图7和图8是用于解释根据一些示例实施例的半导体存储器装置的图；
图9是用于解释根据一些示例实施例的半导体存储器装置的图；
图10是用于解释根据一些示例实施例的半导体存储器装置的图；
图11是用于解释根据一些示例实施例的半导体存储器装置的图；
图12是用于解释根据一些示例实施例的半导体存储器装置的图；
图13是用于解释根据一些示例实施例的半导体存储器装置的图；
图14是用于解释根据一些示例实施例的半导体存储器装置的图；
图15是用于解释根据一些示例实施例的半导体存储器装置的图；
图16和图17是用于解释根据一些示例实施例的半导体存储器装置的图；
图18是用于解释根据一些示例实施例的半导体存储器装置的图；
图19是用于解释根据一些示例实施例的半导体存储器装置的布局图；
图20是用于解释根据一些示例实施例的半导体存储器装置的透视图；
图21是沿着图19的线D-D和线E-E截取的剖视图；
图22是用于解释根据一些示例实施例的半导体存储器装置的布局图；
图23是用于解释根据一些示例实施例的半导体存储器装置的透视图；以及
图24A至图27B是用于解释根据一些示例实施例的用于制造半导体存储器装置的方法的中间阶段图。
具体实施方式
图1是根据一些示例实施例的半导体存储器装置的示意性布局图。图2是图1的区域R1的示意性布局图。图3是图1的区域R2的示意性布局图。图4A和图4B是沿着图1的线A-A截取的示例剖视图。图5是沿着图3的线B-B截取的剖视图。图6是沿着图3的线C-C截取的剖视图。
作为参照，图4A和图4B可以是外围电路/外围逻辑区域(在此被称为外围区域)的晶体管形成区域的示例剖视图。
在与根据一些示例实施例的半导体存储器装置相关的附图中，尽管示出了DRAM(动态随机存取存储器)作为示例，但是示例实施例不限于此。
参照图1至图3，根据一些示例实施例的半导体存储器装置可以包括单元区域20、单元区域分离膜22和外围区域24。
单元区域分离膜22可以沿着单元区域20的外围/边界形成。单元区域分离膜22可以将单元区域20和外围区域24分离。外围区域24可以被限定在单元区域20周围。
单元区域20可以包括多个单元有源区ACT。单元有源区ACT可以由形成在基底(图4A的100)中/内的单元元件分离膜(图5和图6的105)限定。随着半导体存储器装置的设计规则的减少，单元有源区ACT可以以如示出的对角线(或斜线)的条的形式设置。例如，单元有源区ACT可以沿第三方向D3延伸。第三方向D3可以与第一方向D1成约70度的角度，然而，示例实施例不限于此。
多个栅电极可以跨过单元有源区ACT沿第一方向D1设置。多个栅电极可以彼此平行地延伸。多个栅电极可以是或者对应于例如多个行/多条字线WL。字线WL可以以相等的间隔设置。可以根据设计规则来确定字线WL的宽度、字线WL的节距和/或字线WL之间的间隔。
每个单元有源区ACT可以被沿第一方向D1延伸的两条字线WL划分成三个部分。单元有源区ACT可以包括存储连接区和位线连接区。位线连接区可以定位在单元有源区ACT的中心处，并且存储连接区可以定位在单元有源区ACT的端部处。尽管单元有源区ACT被示出为倾斜条，但是示例实施例不限于此。例如，单元有源区ACT可以包括或者可以具有在每个单元有源区ACT的中心中的延伸部(例如，翼)。
沿与字线WL正交的第二方向D2延伸的多个列/多条位线BL可以设置在字线WL上。多条位线BL可以延伸为彼此平行。位线BL可以以相等的间隔设置。位线BL的宽度和/或相邻的位线BL的节距和/或位线BL之间的间隔可以根据设计规则来确定。
边界位线BL_IF可以沿第二方向D2在位线BL旁边延伸。边界位线BL_IF的至少一部分可以设置为在第一方向D1上与单元区域分离膜22叠置。与示出的构造不同，根据一些示例实施例的半导体存储器装置可以不包括边界位线BL_IF。此外，在单元区域20内可以存在虚设位线(未示出)和/或虚设有源区(未示出)和/或虚设字线(未示出)。
边界外围栅极PR_ST1可以沿第二方向D2在边界位线BL_IF旁边延伸。边界外围栅极PR_ST1可以设置在单元区域分离膜22与外围区域24之间的边界处。与示出的构造不同，在根据一些示例实施例的半导体存储器装置中，边界外围栅极PR_ST1可以沿第一方向D1延伸。此外，根据一些示例实施例的半导体存储器装置可以不包括边界位线BL_IF和边界外围栅极PR_ST1中的任一者或两者。
根据一些示例实施例的半导体存储器装置可以包括形成在单元有源区ACT上的各种接触件布置。各种接触件布置可以包括例如数字线接触件或直接接触件DC、掩埋接触件BC以及接合垫LP。
这里，直接接触件DC可以指将单元有源区ACT电连接到位线BL的接触件。掩埋接触件BC可以指将单元有源区ACT连接到电容器的下电极(图5和图6的191)的接触件。鉴于布置结构，掩埋接触件BC与单元有源区ACT之间的接触面积可以是小的。因此，可以引入导电的接合垫LP以扩大与单元有源区ACT的接触面积并且扩大与电容器的下电极(图5和图6的191)的接触面积。通过包括导电的接合垫LP可以减小接触电阻。
接合垫LP可以设置在单元有源区ACT与掩埋接触件BC之间，并且可以设置在掩埋接触件BC与电容器的下电极(图5和图6的191)之间。在根据一些示例实施例的半导体存储器装置中，接合垫LP可以设置在掩埋接触件BC与电容器的下电极之间。通过经由引入接合垫LP来扩大接触面积，可以减小单元有源区ACT与电容器的下电极之间的接触电阻，这可以导致半导体装置的改善的感测余量和/或改善的性能。
直接接触件DC可以连接到位线连接区。掩埋接触件BC可以连接到存储连接区。当掩埋接触件BC设置在单元有源区ACT的两个端部处时，接合垫LP可以设置为与掩埋接触件BC部分地叠置，以与单元有源区ACT的两个端部相邻。可选地或另外地，掩埋接触件BC可以形成为与单元有源区ACT以及定位在相邻字线WL之间和相邻位线BL之间的单元元件分离膜(图5和图6的105)叠置。
字线WL可以形成为在基底100内部的掩埋结构。字线WL可以跨过单元有源区ACT设置在直接接触件DC与掩埋接触件BC之间。如所示出的，两条字线WL可以设置为与单个单元有源区ACT交叉。由于单元有源区ACT沿着第三方向D3延伸，所以字线WL可以与单元有源区ACT具有小于90度的角度。
直接接触件DC和掩埋接触件BC可以对称地设置。因此，直接接触件DC和掩埋接触件BC可以沿着第一方向D1和第二方向D2设置在直线上(例如，可以共线地设置)。另一方面，与直接接触件DC和掩埋接触件BC不同，接合垫LP可以在位线BL沿着其延伸的第二方向D2上以“之”字形设置。此外，接合垫LP可以设置为在字线WL沿着其延伸的第一方向D1上与每条位线BL的相同侧表面部分叠置。例如，第一线的接合垫LP中的每个与对应的位线BL的左侧表面叠置，并且第二线的接合垫LP中的每个可以与对应的位线BL的右侧表面叠置。
参照图1至图6，根据一些示例实施例的半导体存储器装置可以包括多个单元栅极结构110、多个位线结构140ST、多个存储垫160、信息存储单元190、外围栅极结构240ST和外围接触插塞260。
基底100可以包括单元区域20、单元区域分离膜22和外围区域24。基底100可以是或者可以包括单晶半导体基底(诸如硅基底或SOI(绝缘体上硅))。相反，基底100可以包括但不限于硅锗、SGOI(绝缘体上硅锗)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓。基底100可以是掺杂的，例如，可以用硼进行轻掺杂，然而，示例实施例不限于此。
多个单元栅极结构110、多个位线结构140ST、多个存储垫160和信息存储电路/单元190可以设置在单元区域20中。外围栅极结构240ST和外围接触插塞260可以设置在外围区域24中。
单元元件分离膜105可以形成在单元区域20的基底100内部。单元元件分离膜105可以具有具备优异/足够的元件分离特性的STI(浅沟槽隔离)结构。单元元件分离膜105可以限定在单元区域20内部的单元有源区ACT。由单元元件分离膜105限定的单元有源区ACT可以如图2中所示具有包括短轴和长轴的长岛形状。单元有源区ACT可以具有斜线形式，以相对于形成在单元元件分离膜105中的字线WL具有小于90度的角度。此外，单元有源区ACT可以具有斜线形式，以相对于形成在单元元件分离膜105上的位线BL具有小于90度的角度。
单元区域分离膜22可以形成具有STI结构的单元边界分离膜。单元区域20可以由单元区域分离膜22限定。
单元元件分离膜105和单元区域分离膜22可以包括但不限于例如氧化硅膜、氮化硅膜和氮氧化硅膜中的至少一种。尽管图5和图6示出了单元元件分离膜105和单元区域分离膜22均形成为单个绝缘膜，但这仅是为了便于解释，示例实施例不限于此。取决于单元元件分离膜105的宽度和单元区域分离膜22的宽度，单元元件分离膜105和单元区域分离膜22可以均形成为单个绝缘膜，并且可以形成为多个绝缘膜。此外，单元区域分离膜22的深度可以比单元元件分离膜105中的每个的深度深，然而，示例实施例不限于此。
尽管图5示出了单元元件分离膜105的上表面、基底100的上表面和单元区域分离膜22的上表面设置在同一平面上，但这仅是为了便于解释，示例实施例不限于此。
单元栅极结构110可以形成在基底100和单元元件分离膜105中。单元栅极结构110可以跨过单元元件分离膜105和由单元元件分离膜105限定的单元有源区ACT形成。单元栅极结构110可以包括形成在基底100和单元元件分离膜105内部的单元栅极沟槽115、单元栅极绝缘膜111、单元栅电极112、单元栅极盖图案113和单元栅极盖导电膜114。这里，单元栅电极112可以是或者对应于字线WL。与示出的构造不同，单元栅极结构110可以不包括单元栅极盖导电膜114。
单元栅极绝缘膜111可以用作与单元对应的晶体管的电介质。单元栅极绝缘膜111可以沿着单元栅极沟槽115的侧壁和底表面延伸。单元栅极绝缘膜111可以沿着单元栅极沟槽115的至少部分轮廓延伸。单元栅极绝缘膜111可以包括例如氧化硅、氮化硅、氮氧化硅以及具有比氧化硅的介电常数高的介电常数的高介电常数材料中的至少一种。高介电常数材料可以包括例如氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌及其组合中的一种或更多种。
单元栅电极112可以用作与单元对应的晶体管的栅极。单元栅电极112可以形成在单元栅极绝缘膜111上。单元栅电极112可以填充单元栅极沟槽115的一部分。单元栅极盖导电膜114可以沿着单元栅电极112的上表面延伸。
单元栅电极112可以包括金属、金属合金、导电金属氮化物、导电金属碳氮化物、导电金属碳化物、金属硅化物、掺杂的半导体材料(诸如掺杂的多晶硅)、导电金属氮氧化物和导电金属氧化物中的至少一种。单元栅电极112可以包括但不限于例如TiN、TaC、TaN、TiSiN、TaSiN、TaTiN、TiAlN、TaAlN、WN、Ru、TiAl、TiAlC-N、TiAlC、TiC、TaCN、W、Al、Cu、Co、Ti、Ta、Ni、Pt、Ni-Pt、Nb、NbN、NbC、Mo、MoN、MoC、WC、Rh、Pd、Ir、Ag、Au、Zn、V、RuTiN、TiSi、TaSi、NiSi、CoSi、IrOx、RuOx及其组合中的至少一种。单元栅极盖导电膜114可以包括但不限于例如多晶硅或多晶硅-锗。
单元栅极盖图案113可以设置在单元栅电极112和单元栅极盖导电膜114上。单元栅极盖图案113可以填充在形成单元栅电极112和单元栅极盖导电膜114之后剩下的单元栅极沟槽115。尽管单元栅极绝缘膜111示出为沿着单元栅极盖图案113的侧壁延伸，但是示例实施例不限于此。单元栅极盖图案113可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)及其组合中的至少一种。
尽管未示出，但是可以在单元栅极结构110的至少一侧上形成至少一个杂质掺杂区。杂质掺杂区可以包括诸如砷和磷中的至少一种的杂质，然而，示例实施例不限于此。杂质掺杂区可以用作晶体管的源区/漏区。
位线结构140ST可以对应于与单元对应的晶体管的漏极(或源极)。位线结构140ST可以包括单元导线140和单元线盖膜144。单元导线140可以形成在其上形成有单元栅极结构110的基底100和单元元件分离膜105上。单元导线140可以与单元元件分离膜105和由单元元件分离膜105限定的单元有源区ACT交叉。单元导线140可以形成为与单元栅极结构110交叉。这里，单元导线140可以对应于位线BL。
单元导线140可以是或者可以包括多层膜。单元导线140可以包括例如第一单元导电膜141、第二单元导电膜142和第三单元导电膜143。第一单元导电膜至第三单元导电膜141、142和143可以顺序地堆叠在基底100和单元元件分离膜105上。尽管单元导线140被示出为三层膜，但是示例实施例不限于此，可以存在包括在单元导线140中的多于或少于三个膜。
第一单元导电膜至第三单元导电膜141、142和143可以分别包括例如掺杂杂质的半导体材料(诸如掺杂的多晶硅)、导电硅化物化合物、导电金属氮化物、金属和金属合金中的至少一种。例如，第一单元导电膜141包括掺杂的半导体材料(诸如掺杂的多晶硅)，第二单元导电膜142包括导电硅化物化合物和导电金属氮化物中的至少一种，并且第三单元导电膜143可以包括但不限于金属和金属合金中的至少一种。
位线接触件146可以形成在单元导线140与基底100之间。例如，单元导线140可以形成在位线接触件146上。例如，位线接触件146可以形成在单元导线140与具有长岛形状的单元有源区ACT的中心部分交叉的点处。位线接触件146可以形成在单元有源区ACT的位线连接区与单元导线140之间。
位线接触件146可以将单元导线140和基底100电连接。这里，位线接触件146可以是或对应于直接接触件DC。位线接触件146可以包括例如掺杂杂质的半导体材料(诸如掺杂的多晶硅)、导电硅化物化合物、导电金属氮化物和金属中的至少一种。
在图5中，在与位线接触件146的上表面叠置的区域中，单元导线140可以包括第二单元导电膜142和第三单元导电膜143。在不与位线接触件146的上表面叠置的区域中，单元导线140可以包括第一单元导电膜至第三单元导电膜141、142和143。
尽管图5示出了位线接触件146未设置在单元导线140与最靠近单元区域分离膜22的基底100之间，但示例实施例不限于此。与示出的构造不同，位线接触件146可以设置在单元导线140与最靠近单元区域分离膜22的基底100之间。
单元线盖膜144可以设置在单元导线140上。单元线盖膜144可以沿着单元导线140的上表面在第二方向D2上延伸。此时，单元线盖膜144可以包括例如氮化硅、氮氧化硅、碳氮化硅和碳氮氧化硅中的至少一种。在根据一些示例实施例的半导体存储器装置中，单元线盖膜144可以包括例如氮化硅膜。尽管单元线盖膜144被示出为单个膜，但是示例实施例不限于此。作为示例，与示出的构造不同，单元线盖膜144可以具有双膜结构。作为另一示例，单元线盖膜144可以具有三层膜结构。作为又一示例，单元线盖膜144可以具有四重膜或更多膜的结构。此外，示例实施例不限于上述内容，上述特征都不一定彼此相互排斥。
单元绝缘膜130可以形成在基底100和单元元件分离膜105上。更具体地，单元绝缘膜130可以形成在其中未形成位线接触件146和存储接触件120的基底100上并且形成在单元元件分离膜105和单元区域分离膜22上。单元绝缘膜130可以形成在基底100与单元导线140之间以及在单元元件分离膜105与单元导线140之间。
尽管单元绝缘膜130可以是或者对应于单个膜，但是单元绝缘膜130可以是或者包括包含如所示出的第一单元绝缘膜131和第二单元绝缘膜132的多层膜。例如，第一单元绝缘膜131可以包括氧化硅膜，并且第二单元绝缘膜132可以包括氮化硅膜，但不限于此。与示出的构造不同，单元绝缘膜130可以是但不限于包括氧化硅膜、氮化硅膜和氧化硅膜的三层膜。单元绝缘膜130可以用氧化工艺和/或用沉积工艺形成，然而，示例实施例不限于此。
单元缓冲膜101可以设置在单元绝缘膜130与单元区域分离膜22之间。单元缓冲膜101可以包括但不限于例如氧化硅膜。
单元线间隔件150可以设置在单元导线140的侧壁和单元线盖膜144的侧壁上。在单元导线140的其中形成位线接触件146的部分中，单元线间隔件150可以形成在基底100和单元元件分离膜105上。单元线间隔件150可以设置在单元导线140的侧壁、单元线盖膜144的侧壁和位线接触件146的侧壁上。
然而，在单元导线140的其中未形成位线接触件146的其余部分中，单元线间隔件150可以设置在单元绝缘膜130上。单元线间隔件150可以设置在单元导线140的侧壁和单元线盖膜144的侧壁上。
尽管单元线间隔件150可以是或者对应于单个膜，但是单元线间隔件150可以是或者可以包括包含如所示出的第一单元线间隔件至第四单元线间隔件151、152、153和154的多膜。例如，第一单元线间隔件至第四单元线间隔件151、152、153和154可以包括但不限于氧化硅膜、氮化硅膜、氮氧化硅(SiON)膜、碳氮氧化硅(SiOCN)膜、诸如清洁干燥空气(CDA)的空气及其组合中的一种。
例如，第二单元线间隔件152不设置在单元绝缘膜130上，而是可以设置在位线接触件146的侧壁上。在图3和图5中，位线结构140ST可以沿第二方向D2长延伸。单元线间隔件150可以设置在位线结构140ST的侧壁之中的沿第二方向D2延伸的长侧壁上。
在图5中，虚设位线结构140ST_1可以设置在单元区域分离膜22上。虚设位线结构140ST_1可以具有与位线结构140ST的结构相同的结构，但是在半导体装置的操作期间可以不是电有源的。例如，虚设位线结构140ST_1可以包括单元导线140和单元线盖膜144。这里，虚设位线结构140ST_1的单元导线140可以对应于边界位线BL_IF。
保护图案/栅栏图案170可以设置在基底100和单元元件分离膜105上。栅栏图案170可以形成为与形成在基底100中的单元栅极结构110和单元元件分离膜105叠置。栅栏图案170可以设置在沿第二方向D2延伸的位线结构140ST之间。栅栏图案170可以包括例如氧化硅、氮化硅、氮氧化硅及其组合中的至少一种。
存储接触件120可以设置在沿第一方向D1彼此相邻的单元导线140之间。存储接触件120可以设置在沿第二方向D2彼此相邻的栅栏图案170之间。存储接触件120可以在相邻的单元导线140之间与基底100和单元元件分离膜105叠置。存储接触件120可以连接到单元有源区ACT的存储连接区。这里，存储接触件120可以对应于单元接触件/掩埋接触件BC。
存储接触件120可以包括例如掺杂杂质的半导体材料(诸如掺杂的多晶硅)、导电硅化物化合物、导电金属氮化物和金属中的至少一种。
存储垫160可以形成在存储接触件120上。存储垫160可以电连接到存储接触件120。存储垫160可以连接到单元有源区ACT的存储连接区。这里，存储垫160可以对应于接合垫LP。
存储垫160可以与位线结构140ST的上表面的部分叠置。存储垫160可以包括例如掺杂杂质的半导体材料(诸如掺杂的多晶硅)、导电硅化物化合物、导电金属氮化物、导电金属碳化物、金属和金属合金中的至少一种。
垫分离绝缘膜180可以形成在存储垫160和位线结构140ST上。例如，垫分离绝缘膜180可以设置在单元线盖膜144上。垫分离绝缘膜180可以限定形成多个隔离区域的存储垫160。垫分离绝缘膜180可以不覆盖存储垫160的上表面。垫分离绝缘膜180可以填充垫分离凹进180R。垫分离凹进180R可以将相邻的存储垫160分离。例如，基于基底100的上表面，存储垫的上表面160US的高度可以与垫分离绝缘膜180的上表面的高度相同。
垫分离绝缘膜180包括绝缘材料，并且可以将多个存储垫160彼此电分离。例如，垫分离绝缘膜180可以包括例如氧化硅膜、氮化硅膜、氮氧化硅膜、碳氮氧化硅膜和碳氮化硅膜中的至少一种。
外围元件分离膜26可以形成在外围区域24的基底100中。外围元件分离膜26可以在外围区域24内部限定外围有源区。尽管外围元件分离膜26的上表面被示出为与基底100的上表面设置在同一平面上，但是示例实施例不限于此。外围元件分离膜26可以包括但不限于例如氧化硅膜、氮化硅膜和氮氧化硅膜中的至少一种。外围元件分离膜26可以包括与单元元件分离膜105和/或单元区域分离膜22的材料相同或不同的材料，并且可以与单元元件分离膜105和/或单元区域分离膜22中的任一个或两者同时或在不同的时间形成。
外围栅极结构240ST可以设置在外围区域24的基底100上。外围栅极结构240ST可以设置在由外围元件分离膜26限定的外围有源区上。
外围栅极结构240ST可以包括顺序地堆叠在基底100上的外围栅极绝缘膜230、外围栅极导电膜240和外围盖膜244。外围栅极结构240ST可以包括设置在外围栅极导电膜240的侧壁上和外围盖膜244的侧壁上的外围间隔件245。
外围栅极导电膜240可以包括顺序地堆叠在外围栅极绝缘膜230上的第一外围导电膜至第三外围导电膜241、242和243。作为示例，可以不在外围栅极导电膜240与外围栅极绝缘膜230之间设置附加导电膜。作为另一示例，与示出的构造不同，附加导电膜(诸如功函数导电膜)可以设置在外围栅极导电膜240与外围栅极绝缘膜230之间。
尽管两个外围栅极结构240ST被示出为设置在相邻的外围元件分离膜26之间，但这仅是为了便于解释，示例实施例不限于此。外围栅极结构240ST可以对应于外围晶体管(诸如在行解码中、或在列解码中和/或在缓冲区中和/或在半导体装置中执行的其它逻辑功能中使用的晶体管)的栅极。外围栅极结构240ST可以对应于平面的CMOS晶体管，并且可以对应于N型晶体管栅极或P型晶体管栅极，然而，示例实施例不限于此。
阻挡导电结构240ST_1可以设置在单元区域20与外围区域24之间。尽管阻挡导电结构240ST_1的一部分被示出为与单元区域分离膜22叠置，但是示例实施例不限于此。阻挡导电结构240ST_1可以是在第一方向D1上最靠近虚设位线结构140ST_1的导电结构。
阻挡导电结构240ST_1可以包括顺序地堆叠在基底100上的阻挡栅极绝缘膜230_1、阻挡导线240_1和阻挡盖膜244_1。阻挡导电结构240ST_1可以包括设置在阻挡导线240_1的侧壁上和阻挡盖膜244_1的侧壁上的阻挡间隔件245_1。这里，阻挡导线240_1可以对应于边界外围栅极PR_ST1。
阻挡导线240_1可以包括顺序地堆叠在阻挡栅极绝缘膜230_1上的第一_1阻挡导电膜至第一_3阻挡导电膜241_1、242_1和243_1。在阻挡栅极绝缘膜230_1与阻挡盖膜244_1之间的阻挡导线240_1的堆叠膜结构可以与外围栅极导电膜240的堆叠膜结构相同，然而，示例实施例不限于此。
外围栅极结构240ST和阻挡导电结构240ST_1可以形成在相同水平处。这里，术语“相同水平”对应于两者都是通过相同的制造工艺形成的。外围栅极导电膜240和阻挡导线240_1可以具有与单元导线140的堆叠结构相同的堆叠结构。
第一外围导电膜241和第一_1阻挡导电膜241_1可以包括与第一单元导电膜141的材料相同的材料。第二外围导电膜242和第一_2阻挡导电膜242_1可以包括与第二单元导电膜142的材料相同的材料。第三外围导电膜243和第一_3阻挡导电膜243_1可以包括与第三单元导电膜143的材料相同的材料。第一外围导电膜241和第一_1阻挡导电膜241_1、第二外围导电膜242和第一_2阻挡导电膜242_1以及第三外围导电膜243和第一_3阻挡导电膜243_1中的任意一些可以包括彼此相同的材料。
外围栅极绝缘膜230和阻挡栅极绝缘膜230_1可以包括相同的材料，并且可以同时形成，然而，示例实施例不限于此。外围栅极绝缘膜230和阻挡栅极绝缘膜230_1可以包括例如氧化硅、氮化硅、氮氧化硅或者具有比氧化硅的介电常数高的介电常数的高介电常数材料。
外围间隔件245和阻挡间隔件245_1可以包括相同的材料，并且可以同时形成，然而，示例实施例不限于此。外围间隔件245和阻挡间隔件245_1可以包括例如氮化硅、氮氧化硅、氧化硅、碳氮化硅、碳氮氧化硅及其组合中的至少一种。尽管外围间隔件245和阻挡间隔件245_1被示出为单个膜，但这仅是为了便于解释，并且示例实施例不限于此。外围间隔件245和阻挡间隔件245_1可以是多膜。
外围盖膜244和阻挡盖膜244_1可以包括相同的材料，并且可以同时形成，然而，示例实施例不限于此。外围盖膜244和阻挡盖膜244_1可以包括例如氮化硅、氮氧化硅和氧化硅中的至少一种。
下蚀刻停止膜250可以设置在基底100上。下蚀刻停止膜250可以沿着外围栅极结构240ST的轮廓和阻挡导电结构240ST_1的轮廓形成。下蚀刻停止膜250可以沿着虚设位线结构140ST_1的侧壁延伸。下蚀刻停止膜250可以包括例如氮化硅、氮氧化硅、碳氮化硅和碳氮氧化硅中的至少一种。
下外围层间绝缘膜290可以设置在下蚀刻停止膜250上。下外围层间绝缘膜290可以设置在外围栅极结构240ST周围。下外围层间绝缘膜290可以在虚设位线结构140ST_1与阻挡导电结构240ST_1之间设置在单元区域分离膜22上。
下外围层间绝缘膜290可以包括基于氧化物的绝缘材料。下外围层间绝缘膜290的上表面可以与沿着外围栅极结构240ST的上表面延伸的下蚀刻停止膜250设置在同一平面上。
上外围层间绝缘膜291可以设置在外围栅极结构240ST和下外围层间绝缘膜290上。上外围层间绝缘膜291可以覆盖外围栅极结构240ST和下外围层间绝缘膜290。例如，基于基底100的上表面，上外围层间绝缘膜291的上表面的高度可以与单元线盖膜144的上表面的高度相同。
上外围层间绝缘膜291包括与下外围层间绝缘膜290的材料不同的材料。上外围层间绝缘膜291可以包括例如基于氮化物的绝缘材料，并且可以不包括基于氧化物的绝缘材料。例如，上外围层间绝缘膜291可以包括氮化硅。
外围接触插塞260可以设置在外围栅极结构240ST的两侧上。外围接触插塞260可以穿透上外围层间绝缘膜291和下外围层间绝缘膜290并且延伸到外围区域24的基底100。外围接触插塞260连接到外围区域24的基底100。外围布线265可以设置在上外围层间绝缘膜291上。外围接触插塞260和外围布线265可以通过布线分离凹进280R分离。布线分离凹进280R的宽度可以是各种的。
外围接触插塞260和外围布线265可以包括与存储垫160的材料相同的材料，并且可以彼此同时形成。外围接触插塞260和外围布线265可以与存储垫160形成在相同水平处。
外围接触插塞的上表面260US可以与外围布线的上表面265US设置在同一平面上。外围布线的上表面265US可以与存储垫的上表面160US设置在同一平面上。
第一层间绝缘膜295可以设置在单元区域20和外围区域24之上。第一层间绝缘膜295可以设置在存储垫160、外围接触插塞260和外围布线265上。第一层间绝缘膜295可以设置在上外围层间绝缘膜291上。
例如，参照图5，位于存储垫的上表面160US上的第一层间绝缘膜295的第一厚度t1小于/薄于位于外围接触插塞的上表面260US上的第一层间绝缘膜295的第二厚度t2。位于外围接触插塞的上表面260US上的第一层间绝缘膜295的厚度可以与位于外围布线的上表面265US上的第一层间绝缘膜295的厚度相同。
第一层间绝缘膜295可以包括第一下层间绝缘膜296和第一上层间绝缘膜297。例如，第一上层间绝缘膜297可以是上蚀刻停止膜。
在根据一些示例实施例的半导体存储器装置中，第一下层间绝缘膜296可以设置在外围接触插塞的上表面260US和外围布线的上表面265US上。第一下层间绝缘膜296不设置在存储垫的上表面160US上。
第一上层间绝缘膜297可以设置在外围接触插塞的上表面260US、外围布线的上表面265US和存储垫的上表面160US上。第一下层间绝缘膜296覆盖外围接触插塞的上表面260US和外围布线的上表面265US。
在根据一些示例实施例的半导体存储器装置中，第一层间绝缘膜295的第一厚度t1与第一层间绝缘膜295的第二厚度t2之间的差可以由第一下层间绝缘膜296的厚度造成/与第一下层间绝缘膜296的厚度相关。
第一下层间绝缘膜296可以填充布线分离凹进280R。在图4A中，第一下层间绝缘膜296可以完全填充布线分离凹进280R。在图4B中，由第一下层间绝缘膜296围绕的气隙AG可以设置在布线分离凹进280R内部。
第一层间绝缘膜的上表面295US可以包括台阶结构295US_ST。第一下层间绝缘膜296包括末端(terminal)296EP。第一层间绝缘膜295的台阶结构295US_ST可以形成在第一下层间绝缘膜的末端296EP处。
在根据一些示例实施例的半导体存储器装置中，第一下层间绝缘膜296不延伸到单元区域20。可选地，第一下层间绝缘膜的末端296EP可以定位在单元区域分离膜22上。第一下层间绝缘膜296包括设置在单元区域分离膜22上的第一下层间绝缘膜的末端296EP。第一下层间绝缘膜的末端296EP可以设置在与单元区域分离膜22的上表面竖直叠置(在第四方向D4上)的位置处。在下文中，术语“竖直方向”或“竖直”将被描述为第四方向D4，第四方向D4垂直于基底100的表面。
第一层间绝缘膜295的台阶结构295US_ST可以形成在单元区域分离膜22上/由单元区域分离膜22限定。
作为示例，第一下层间绝缘膜296和第一上层间绝缘膜297中的每者可以各自包括基于氮化物的绝缘材料。第一下层间绝缘膜296和第一上层间绝缘膜297可以分别包括例如氮化硅、碳氮化硅、碳氮氧化硅和硼氮化硅(SiBN)中的至少一种。
作为另一示例，第一下层间绝缘膜296可以包括基于氮化物的绝缘材料。第一上层间绝缘膜297可以包括例如碳氧化硅(SiOC)。
通过将在外围接触插塞的上表面260US上的第一层间绝缘膜295的第二厚度t2设定为大于在存储垫的上表面160US上的第一层间绝缘膜295的第一厚度t1，在制造信息存储单元190的工艺中包括的蚀刻工艺中，第一层间绝缘膜295可以保护或有助于保护下外围层间绝缘膜290，例如，保护或有助于保护下外围层间绝缘膜290的附带蚀刻。在制造信息存储单元190的工艺中包括的蚀刻工艺中，第一层间绝缘膜295可以防止或减少由蚀刻下外围层间绝缘膜290引起的缺陷的可能性以及/或者由蚀刻下外围层间绝缘膜290引起的缺陷的影响。
信息存储电路/单元190可以设置在存储垫160上。信息存储单元190可以电连接到存储垫160。信息存储单元190的一部分可以设置在第一上层间绝缘膜297中。信息存储单元190可以包括但不限于例如电容器。信息存储单元190包括第一下电极191、第一电容器介电膜192和第一上电极193。例如，第一上电极193可以是具有板形式的板上电极(或称为“板形上电极”或“板状上电极”)。
可选地或另外地，信息存储单元190可以包括忆阻器，并且/或者可以包括滞后器件和/或其他非线性电路。可选地或另外地，信息存储单元190可以是双端子电路、或三端子电路、或者具有多于三个电路的器件。信息存储单元190可以能够基于信息存储单元190的电性质和/或磁性质和/或物理性质来存储信息。
第一下电极191可以设置在存储垫160上。第一下电极191被示出为具有柱形状，但是示例实施例不限于此。第一下电极191可以具有圆柱形状。第一电容器介电膜192形成在第一下电极191上。第一电容器介电膜192可以沿着第一下电极191的轮廓形成。第一上电极193可以形成在第一电容器介电膜192上。第一上电极193可以包裹第一下电极191的外壁。
在根据一些示例实施例的半导体存储器装置中，第一电容器介电膜192可以包括与第一上电极193竖直叠置的第一部分以及不与第一上电极193竖直叠置的第二部分。第一电容器介电膜192的第二部分是未被第一上电极193覆盖的部分。
在根据一些示例实施例的半导体存储器装置中，第一上电极193可以覆盖第一下层间绝缘膜296的一部分。第一上电极193可以与第一下层间绝缘膜296竖直叠置。第一下层间绝缘膜296可以包括与第一上电极193竖直叠置的第一部分以及不与第一上电极193竖直叠置的第二部分。
第一上电极193可以覆盖第一下层间绝缘膜的末端296EP。第一层间绝缘膜295的台阶结构295US_ST可以形成在与第一上电极193竖直叠置的位置处。第一上层间绝缘膜297在第一下层间绝缘膜296与第一上电极193之间延伸。
第一下电极191和第一上电极193可以包括但不限于例如掺杂的半导体材料(诸如，掺杂的多晶硅)、导电金属氮化物(例如，氮化钛、氮化钽、氮化铌或氮化钨)、金属(例如，钌、铱、钛和钽等中的一种或多种)以及导电金属氧化物(例如，氧化铱和氧化铌等中的一种或多种)。第一上电极193示出为单个膜，但不限于此。第一上电极193可以包括多个导电膜，并且每个导电膜可以包括彼此不同的导电材料。
第一电容器介电膜192可以包括但不限于例如氧化硅、氮化硅、氮氧化硅、高介电常数材料及其组合中的一种。在根据一些示例实施例的半导体存储器装置中，第一电容器介电膜192可以具有其中氧化锆、氧化铝和氧化锆顺序地堆叠的堆叠膜结构。在根据一些示例实施例的半导体存储器装置中，第一电容器介电膜192可以包括包含铪(Hf)的介电膜。在根据一些示例实施例的半导体存储器装置中，第一电容器介电膜192可以具有铁电材料膜和顺电材料膜的堆叠膜结构。
尽管第一下电极191的高度示出为类似于从基底100的上表面到存储垫的上表面160US的高度，但这仅是为了便于解释，示例实施例不限于此。第一上电极193的边缘部被示出为具有L形，但是示例实施例不限于此。
第二层间绝缘膜292可以设置在第一层间绝缘膜295上。第二层间绝缘膜292覆盖第一上电极的侧壁193SW。
第一电容器介电膜192可以沿着第一层间绝缘膜295与第二层间绝缘膜292之间的边界延伸。第一上层间绝缘膜297在第一下层间绝缘膜296与第二层间绝缘膜292之间延伸。
第二层间绝缘膜292可以包括但不限于例如基于氧化物的绝缘材料。第二层间绝缘膜292可以包括具有蚀刻选择性的材料，例如，比第一上层间绝缘膜297慢地蚀刻。
图7和图8是用于解释根据一些示例实施例的半导体存储器装置的图。为了便于解释，将主要描述与使用图1至图6描述的点不同的点。
参照图7和图8，在根据一些示例实施例的半导体存储器装置中，第一电容器介电膜192设置在与第一上电极193竖直叠置的部分处。第一电容器介电膜192不设置在不与第一上电极193竖直叠置的部分中。
第一电容器介电膜192不包括在第一方向D1上突出超过第一上电极的侧壁193SW的部分。第一电容器介电膜192不沿着第一层间绝缘膜295与第二层间绝缘膜292之间的边界延伸。第一电容器介电膜192不设置在第一层间绝缘膜295与第二层间绝缘膜292之间。
第一电容器介电膜192不形成在未被第一上电极193覆盖的第一层间绝缘膜的上表面295US上。第一层间绝缘膜295可以与第二层间绝缘膜292接触(例如，直接接触)。
第一下层间绝缘膜296可以包括与第一上电极193竖直叠置的第一部分296_1以及不与第一上电极193竖直叠置的第二部分296_2。第一电容器介电膜192在第四方向D4上与第一下层间绝缘膜的第一部分296_1叠置。第一电容器介电膜192在第四方向D4上不与第一下层间绝缘膜的第二部分296_2叠置。
第一电容器介电膜192不沿着覆盖外围栅极结构240ST的第一层间绝缘膜的上表面295US延伸。
图9是用于解释根据一些示例实施例的半导体存储器装置的图。为了便于解释，将主要描述与使用图7和图8描述的点不同的点。
参照图9，在根据一些示例实施例的半导体存储器装置中，第一下层间绝缘膜的第一部分296_1的厚度t31可以大于或等于第一下层间绝缘膜的第二部分296_2的厚度t32。
在第一上电极的侧壁193SW附近，第一层间绝缘膜的上表面295US可以具有另一台阶结构。
根据一些示例实施例，可以蚀刻第一下层间绝缘膜296的不与第一上电极193竖直叠置的部分和第一上层间绝缘膜297。在这种情况下，第一下层间绝缘膜的第一部分296_1的厚度t31可以大于第一下层间绝缘膜的第二部分296_2的厚度t32。
在这种情况下，位于外围接触插塞的上表面260US上的第一层间绝缘膜(图4A的295)包括第一下层间绝缘膜的第二部分296_2。位于外围接触插塞的上表面260US上的第一层间绝缘膜的第二厚度t2可以与第一下层间绝缘膜的第二部分296_2的厚度t32相同。此外，在与第一上电极193竖直叠置的部分中，第一下层间绝缘膜296和第一上层间绝缘膜297的厚度的和可以是第一下层间绝缘膜的第一部分296_1的厚度t31与第一上层间绝缘膜297的第一厚度t1之和。
在一些示例实施例中，与示出的构造不同，可以蚀刻不与第一上电极193竖直叠置的第一上层间绝缘膜297。然而，可以不蚀刻不与第一上电极193竖直叠置的第一下层间绝缘膜296。在这种情况下，第一下层间绝缘膜的第一部分296_1的厚度t31可以与第一下层间绝缘膜的第二部分296_2的厚度t32相同。
在这种情况下，位于外围接触插塞的上表面260US上的第一层间绝缘膜(图4A的295)包括第一下层间绝缘膜296。位于外围接触插塞的上表面260US上的第一层间绝缘膜的第二厚度t2可以与第一下层间绝缘膜的第二部分296_2的厚度t32相同。
在一些示例实施例中，与所示的构造不同，可以蚀刻第一上层间绝缘膜297的不与第一上电极193竖直叠置的部分。在这种情况下，第一下层间绝缘膜的第一部分296_1的厚度t31可以与第一下层间绝缘膜的第二部分296_2的厚度t32相同。
在这种情况下，位于外围接触插塞的上表面260US上的第一层间绝缘膜(图4A的295)包括第一下层间绝缘膜296的部分和第一上层间绝缘膜297。位于外围接触插塞的上表面260US上的第一层间绝缘膜的第二厚度t2可以是第一下层间绝缘膜的第二部分296_2的厚度t32与剩余的第一上层间绝缘膜297的厚度之和。
图10是用于解释根据一些示例实施例的半导体存储器装置的图。为了便于解释，将主要描述与使用图1和图6描述的点不同的点。
参照图10，在根据一些示例实施例的半导体存储器装置中，第一上电极193不与第一下层间绝缘膜296竖直叠置。
第一下层间绝缘膜296不包括与第一上电极193竖直叠置的部分。
第一上电极193不覆盖第一下层间绝缘膜的末端296EP。第一层间绝缘膜295的台阶结构295US_ST可以形成在不与第一上电极193竖直叠置的位置处。
与示出的构造不同，第一上电极193可以覆盖第一层间绝缘膜295的一部分，但是可以不覆盖第一下层间绝缘膜296。在这种情况下，第一上电极193不覆盖第一下层间绝缘膜的末端296EP。可选地，第一层间绝缘膜295的台阶结构295US_ST可以形成在与第一上电极193竖直叠置的位置处。
图11是用于解释根据一些示例实施例的半导体存储器装置的图。为了便于解释，将主要描述与使用图10描述的点不同的点。
参照图11，根据一些示例实施例的半导体存储器装置还可以包括形成在第一层间绝缘膜295的台阶结构295US_ST中的介电膜间隔件192SP。
介电膜间隔件192SP包括与第一电容器介电膜192的材料相同的材料。可以在去除设置在不与第一上电极193竖直叠置的部分中的第一电容器介电膜192的同时形成介电膜间隔件192SP。
图12是用于解释根据一些示例实施例的半导体存储器装置的图。图13是用于解释根据一些示例实施例的半导体存储器装置的图。图14是用于解释根据一些示例实施例的半导体存储器装置的图。图15是用于解释根据一些示例实施例的半导体存储器装置的图。为了便于解释，将主要描述与使用图1至图6描述的点不同的点。
参照图12至图14，在根据一些示例实施例的半导体存储器装置中，第一下层间绝缘膜296可以形成为延伸到单元区域20。
第一下层间绝缘膜296的一部分可以形成在与单元区域20叠置的位置处。第一下层间绝缘膜296的一部分可以设置在单元区域20上。
在图12中，第一下层间绝缘膜296不延伸到最靠近单元区域分离膜22的存储垫160。第一下层间绝缘膜296不覆盖最靠近单元区域分离膜22的存储垫的上表面160US。
在图13和图14中，第一下层间绝缘膜296可以延伸到与单元区域分离膜22相邻的存储垫160。第一下层间绝缘膜296可以覆盖与单元区域分离膜22相邻的存储垫的上表面160US的至少一部分。
在图13中，第一下电极191可以穿过第一下层间绝缘膜296和第一上层间绝缘膜297，并且连接到存储垫160。在图14中，第一下电极191不穿过第一下层间绝缘膜296。第一下电极191不连接到最靠近单元区域分离膜22的存储垫160。
在图13和图14中，尽管第一下层间绝缘膜296示出为延伸到与单元区域分离膜22相邻的存储垫160，但这仅是为了便于解释，示例实施例不限于此。
参照图15，在根据一些示例实施例的半导体存储器装置中，第一下层间绝缘膜296不延伸到单元区域分离膜22。
第一下层间绝缘膜296不包括与单元区域分离膜22竖直叠置的部分。第一下层间绝缘膜的末端296EP可以定位在外围区域24上。
第一上电极193不与第一下层间绝缘膜296竖直叠置。
与示出的构造不同，第一上电极193可以与第一下层间绝缘膜296竖直叠置。第一下层间绝缘膜296可以包括与第一上电极193竖直叠置的部分。
图16和图17是用于解释根据一些示例实施例的半导体存储器装置的图。图18是用于解释根据一些示例实施例的半导体存储器装置的图。为了便于解释，将主要描述与使用图1至图6描述的点不同的点。
参照图16和图17，在根据一些示例实施例的半导体存储器装置中，第一下层间绝缘膜296可以包括顺序地堆叠在基底100上的多个绝缘膜296a和296b。
第一下层间绝缘膜296可以包括第一_1下层间绝缘膜296a和位于第一_1下层间绝缘膜296a上的第一_2下层间绝缘膜296b。在一些示例实施例中，第一_1下层间绝缘膜296a可以独立地作为嵌入层间绝缘膜。
第一_1下层间绝缘膜296a和第一_2下层间绝缘膜296b可以设置在外围接触插塞的上表面260US和外围布线的上表面265US上。第一-1下层间绝缘膜296a和第一-2下层间绝缘膜296b不设置在存储垫的上表面160US上。第一_1下层间绝缘膜296a和第一_2下层间绝缘膜296b覆盖外围接触插塞的上表面260US和外围布线的上表面265US。第一-1下层间绝缘膜296a和第一-2下层间绝缘膜296b不覆盖存储垫的上表面160US。
尽管第一下层间绝缘膜296被示出为包括两个绝缘膜，但这仅是为了便于解释，并且示例实施例不限于此。
参照图18，在根据一些示例实施例的半导体存储器装置中，布线分离凹进280R的部分未填充第一下层间绝缘膜296和第一上层间绝缘膜297。
在布线分离凹进280R中，未填充第一下层间绝缘膜296和第一上层间绝缘膜297的空间可以被填充有第一电容器介电膜192和/或第二层间绝缘膜292。
示例实施例不限于上述示例实施例。此外，上述示例实施例都不一定彼此相互排斥。例如，一些示例实施例可以包括参照一个附图描述的一些特征，并且还可以包括参照另一个附图描述的其他特征。
图19是用于解释根据一些示例实施例的半导体存储器装置的布局图。图20是用于解释根据一些示例实施例的半导体存储器装置的透视图。图21是沿着图19的线D-D和线E-E截取的剖视图。
作为参照，图19可以是图1的区域R1(单元区域)的放大图。此外，在将图19应用于单元区域的半导体存储器装置中，单元区域的边界部分的剖面(例如，图3的B-B)不同于图5的剖面。
参照图19至图21，根据一些示例实施例的半导体存储器装置可以包括基底100、多条第一导线420、沟道层430、栅电极440、栅极绝缘膜450和电容器480。根据一些示例实施例的半导体存储器装置可以是包括垂直沟道晶体管(VCT)的存储器装置。垂直沟道晶体管可以指其中沟道层430的沟道长度沿着竖直方向从基底100延伸的结构。
下绝缘层412可以设置在基底100上。位于下绝缘层412上的多条第一导线420可以在第一方向D1上彼此间隔开并且沿第二方向D2延伸。多个第一绝缘图案422可以设置在下绝缘层412上以填充多条第一导线420之间的空间。多个第一绝缘图案422可以沿第二方向D2延伸。多个第一绝缘图案422的上表面可以与多条第一导线420的上表面设置在同一水平处。多条第一导线420可以用作/对应于位线。
多条第一导线420可以包括掺杂的半导体材料(诸如，掺杂的多晶硅)、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或其组合。例如，多条第一导线420可以由但不限于掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合组成。多条第一导线420可以包括前述材料的单层或多层。在示例实施例中，多条第一导线420可以包括石墨烯、碳纳米管或其组合。
沟道层430可以在多条第一导线420上以在第一方向D1和第二方向D2上间隔开的矩阵形式布置。沟道层430可以具有沿着第一方向D1的第一宽度和沿着第四方向D4的第一高度，并且第一高度可以大于第一宽度。这里，第四方向D4与第一方向D1和第二方向D2交叉，并且可以是例如垂直于基底100的上表面的方向。例如，第一高度可以是但不限于第一宽度的约2倍至10倍。沟道层430的底部用作/对应于第三源区/漏区(未示出)，沟道层430的上部用作/对应于第四源区/漏区(未示出)，并且沟道层430的在第三源区/漏区与第四源区/漏区之间的部分可以用作沟道区(未示出)。
在示例实施例中，沟道层430可以包括氧化物半导体，并且氧化物半导体可以包括例如InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、InxGayO或其组合。沟道层430可以包括单层或多层的氧化物半导体。在一些示例实施例中，沟道层430可以具有大于硅的带隙能的带隙能。例如，沟道层430可以具有约1.5eV到5.6eV的带隙能。例如，当沟道层430具有约2.0eV至4.0eV的带隙能时，沟道层430可以具有最佳的沟道性能。例如，沟道层430可以是但不限于多晶或非晶的。在示例实施例中，沟道层430可以包括石墨烯、碳纳米管或其组合。
栅电极440可以在沟道层430的两个侧壁上沿第一方向D1延伸。栅电极440具有面对沟道层430的第一侧壁的第一子栅电极440P1以及面对与沟道层430的第一侧壁相对的第二侧壁的第二子栅电极440P2。由于单个沟道层430设置在第一子栅电极440P1与第二子栅电极440P2之间，所以半导体装置可以具有双栅极晶体管结构。然而，一些示例实施例的技术构思不限于此。省略了第二子栅电极440P2，并且可以形成面对沟道层430的第一侧壁的仅第一子栅电极440P1以实现单栅极晶体管结构。包括在栅电极440中的材料可以与单元栅电极112的解释相同。
栅极绝缘膜450围绕沟道层430的侧壁，并且可以置于沟道层430与栅电极440之间。例如，如图19中所示，沟道层430的整个侧壁可以被栅极绝缘膜450围绕，并且栅电极440的侧壁的一部分可以与栅极绝缘膜450接触。在一些示例实施例中，栅极绝缘膜450沿栅电极440的延伸方向(即，第一方向D1)延伸，并且在沟道层430的侧壁之中，仅面对栅电极440的两个侧壁可以与栅极绝缘膜450接触。在示例实施例中，栅极绝缘膜450可以由氧化硅膜、氮氧化硅膜、具有比氧化硅膜的介电常数高的介电常数的高介电常数材料或者其组合构成。
多个第二绝缘图案432可以在多个第一绝缘图案422上沿着第二方向D2延伸。沟道层430可以设置在多个第二绝缘图案432之中的两个相邻的第二绝缘图案432之间。此外，在两个相邻的第二绝缘图案432之间，第一掩埋层434和第二掩埋层436可以设置在两个相邻的沟道层430之间的空间中。第一掩埋层434可以设置在两个相邻的沟道层430之间的空间的底部处。第二掩埋层436可以形成为填充位于第一掩埋层434上的两个相邻的沟道层430之间的剩余空间。第二掩埋层436的上表面与沟道层430的上表面定位在同一水平处，并且第二掩埋层436可以覆盖栅电极440的上表面。相反，多个第二绝缘图案432由与多个第一绝缘图案422连续的材料层形成，或者第二掩埋层436也可以由与第一掩埋层434连续的材料层形成。
电容器接触件460可以设置在沟道层430上。电容器接触件460设置成与沟道层430竖直叠置，并且可以是在第一方向D1和第二方向D2上间隔开的矩阵形式。电容器接触件460可以由但不限于掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合组成。上绝缘层462可以在多个第二绝缘图案432和第二掩埋层436上围绕电容器接触件460的侧壁。
单元蚀刻停止膜470可以设置在上绝缘层462上。电容器480可以设置在单元蚀刻停止膜470上。单元蚀刻停止膜470可以对应于图6的第一上层间绝缘膜297。
电容器480可以包括第二下电极482、第二电容器介电膜484和第二上电极486。第二下电极482可以穿透单元蚀刻停止膜470并且电连接到电容器接触件460的上表面。第二下电极482可以但不限于以沿第四方向D4延伸的柱型形成。在示例实施例中，第二下电极482设置成与电容器接触件460竖直叠置，并且可以以在第一方向D1和第二方向D2上间隔开的矩阵形式布置。与此不同，接合垫(未示出)可以进一步设置在电容器接触件460与第二下电极482之间，并且第二下电极482可以布置成六边形形状。
图22是用于解释根据一些示例实施例的半导体存储器装置的布局图。图23是用于解释根据一些示例实施例的半导体存储器装置的透视图。
参照图22和图23，根据一些示例实施例的半导体存储器装置可以包括基底100、多条第一导线420A、沟道结构430A、接触栅电极440A以及多条第二导线442A和电容器480。根据一些示例实施例的半导体存储器装置可以是包括垂直沟道晶体管VCT的存储器装置。
多个有源区AC可以通过第一元件分离图案412A和第二元件分离图案414A限定在基底100上。沟道结构430A可以设置在每个有源区AC内部。沟道结构430A可以包括均竖直地延伸的第一有源柱430A1和第二有源柱430A2以及分别连接到第一有源柱430A1的底部和第二有源柱430A2的底部的连接件430L。第一源区/漏区SD1可以设置在连接件430L内部。第二源区/漏区SD2可以设置在第一有源柱430A1的上侧和第二有源柱430A2的上侧处。第一有源柱430A1和第二有源柱430A2可以均形成独立的单位存储器单元。
多条第一导线420A可以沿与多个有源区AC中的每个交叉的方向延伸，可以例如沿第二方向D2延伸。多条第一导线420A之中的一条第一导线420A可以设置在第一有源柱430A1与第二有源柱430A2之间的连接件430L上。一条第一导线420A可以设置在第一源区/漏区SD1上。与一条第一导线420A相邻的另一条第一导线420A可以设置在两个沟道结构430A之间。多条第一导线420A之中的一条第一导线420A可以用作包括在由设置在一条第一导线420A的两侧上的第一有源柱430A1和第二有源柱430A2形成的两个单位存储器单元中的共位线。
一个接触栅电极440A可以设置在沿第二方向D2彼此相邻的两个沟道结构430A之间。例如，接触栅电极440A可以设置在包括在一个沟道结构430A中的第一有源柱430A1与同第一有源柱430A1相邻的沟道结构430A的第二有源柱430A2之间。一个接触栅电极440A可以由设置在接触栅电极440A的两个侧壁上的第一有源柱430A1和第二有源柱430A2共用。栅极绝缘膜450A可以设置在接触栅电极440A与第一有源柱430A1之间以及在接触栅电极440A与第二有源柱430A2之间。多条第二导线442A可以在接触栅电极440A的上表面上沿第一方向D1延伸。多条第二导线442A可以用作半导体装置的字线。
电容器接触件460A可以设置在沟道结构430A上。电容器接触件460A可以设置在第二源区/漏区SD2上，并且电容器480可以设置在电容器接触件460A上。
图24A至图27B是用于解释根据一些示例实施例的用于生产/制造半导体存储器装置的方法的中间阶段图。在制造方法的描述中，将简要解释或省略使用图1至图18解释的内容的重复内容。
参照图1至图3、图24A和图24B，提供了包括单元区域20、外围区域24和单元区域分离膜22的基底100。
可以在单元区域20的基底100内部形成单元栅极结构110。单元栅极结构110可以沿第一方向D1长延伸。单元栅极结构110可以包括单元栅极沟槽115、单元栅极绝缘膜111、单元栅电极112、单元栅极盖图案113和单元栅极盖导电膜114。
随后，可以在单元区域20上形成单元绝缘膜130。单元绝缘膜130可以暴露外围区域24的基底100。单元绝缘膜130可以用氧化工艺和/或用诸如化学气相沉积工艺的沉积工艺形成。
随后，可以在单元区域20的基底100上形成位线结构140ST。位线结构140ST可以包括单元导线140和单元线盖膜144。单元导线140可以用CVD工艺和/或用物理气相沉积(PVD)工艺形成。单元线盖膜144可以用CVD工艺形成。
可以在外围区域24的基底100上形成外围栅极结构240ST。外围栅极结构240ST可以包括外围栅极绝缘膜230、外围栅极导电膜240、外围盖膜244和外围间隔件245。可以利用一个或多个氧化工艺、一个或多个CVD工艺以及/或者一个或多个PVD工艺来形成外围栅极结构240ST。
随后，可以形成设置在位线结构140ST的侧表面上的存储垫160。存储垫160可以由垫分离凹进180R分离。此外，可以形成设置在外围栅极结构240ST的两侧上的外围接触插塞260。可以在外围栅极结构240ST上形成外围布线265。外围接触插塞260和外围布线265可以通过布线分离凹进280R分离。可以存在氧化工艺中的一种或多种、CVD工艺中的一种或多种以及/或者PVD工艺中的一种或多种。
例如，可以同时形成存储垫160、外围接触插塞260和外围布线265。
参照图25A和图25B，可以在存储垫160、外围接触插塞260和外围布线265上形成预下层间绝缘膜296p。
预下层间绝缘膜296p覆盖外围接触插塞的上表面260US、外围布线的上表面265US和存储垫的上表面160US。预下层间绝缘膜296p可以填充垫分离凹进180R和布线分离凹进280R。
参照图26A和图26B，通过去除预下层间绝缘膜296p的一部分，可以形成暴露存储垫的上表面160US的第一下层间绝缘膜296。
第一下层间绝缘膜296可以覆盖外围接触插塞的上表面260US和外围布线的上表面265US。
在形成第一下层间绝缘膜296的同时，在垫分离凹进180R中形成垫分离绝缘膜180。
随后，在第一下层间绝缘膜296上形成覆盖单元区域20、外围区域24和单元区域分离膜22的第一上层间绝缘膜297。结果，形成第一层间绝缘膜295。
第一上层间绝缘膜297可以是上蚀刻停止膜。第一上层间绝缘膜297覆盖由第一下层间绝缘膜296暴露的存储垫的上表面160US。
参照图27A和图27B，可以形成穿透第一上层间绝缘膜297的第一下电极191。第一下电极191连接到存储垫160。
随后，在第一下电极191上形成第一电容器介电膜192。可以沿着第一下电极191的轮廓形成第一电容器介电膜192。
随后，在第一电容器介电膜192上形成预上电极193p。预上电极193p可以覆盖单元区域20、外围区域24和单元区域分离膜22。
随后，可以使预上电极193p图案化以形成第一上电极(图5的193)。
在总结详细描述时，本领域普通技术人员将理解的是，在基本不脱离一些示例实施例的原理的情况下，可以对示例实施例进行许多变化和/或修改以及/或者添加和/或删除。因此，公开的示例实施例仅在一般和描述性意义上使用，而不是为了限制的目的。

Claims (20)

1.一种半导体存储器装置，所述半导体存储器装置包括：
基底，包括单元区域和在单元区域周围的外围区域，单元区域包括由元件分离膜限定的有源区；
存储垫，连接到单元区域的有源区；
外围栅极结构，位于外围区域的基底上；
外围接触插塞，位于外围栅极结构的两侧上并且连接到基底；
第一层间绝缘膜，位于存储垫上以及位于外围接触插塞上，并且包括基于氮化物的绝缘材料；以及
信息存储电路，连接到存储垫，
其中，位于存储垫的上表面上的第一层间绝缘膜的厚度小于位于外围接触插塞的上表面上的第一层间绝缘膜的厚度。
2.根据权利要求1所述的半导体存储器装置，其中，第一层间绝缘膜包括下层间绝缘膜和位于下层间绝缘膜上的上层间绝缘膜，并且
下层间绝缘膜位于外围接触插塞的上表面上，并且不位于存储垫的上表面上。
3.根据权利要求2所述的半导体存储器装置，其中，第一层间绝缘膜还包括嵌入层间绝缘膜，
下层间绝缘膜位于嵌入层间绝缘膜上，并且
嵌入层间绝缘膜不位于存储垫的上表面上。
4.根据权利要求2所述的半导体存储器装置，其中，上层间绝缘膜位于存储垫的上表面和外围接触插塞的上表面上。
5.根据权利要求1所述的半导体存储器装置，其中，信息存储电路包括连接到存储垫的下电极、位于下电极上的电容器介电膜以及位于电容器介电膜上的板上电极。
6.根据权利要求5所述的半导体存储器装置，所述半导体存储器装置还包括：
第二层间绝缘膜，设置在第一层间绝缘膜上并且覆盖板上电极的侧壁，
其中，第二层间绝缘膜直接接触第一层间绝缘膜。
7.根据权利要求5所述的半导体存储器装置，所述半导体存储器装置还包括：
第二层间绝缘膜，位于第一层间绝缘膜上并且覆盖板上电极的侧壁，
其中，电容器介电膜沿着第一层间绝缘膜与第二层间绝缘膜之间的边界延伸。
8.根据权利要求5所述的半导体存储器装置，其中，第一层间绝缘膜包括下层间绝缘膜和位于下层间绝缘膜上的上层间绝缘膜，
下层间绝缘膜位于外围接触插塞的上表面上，并且不位于存储垫的上表面上，并且
下层间绝缘膜包括与板上电极竖直叠置的第一部分和不与板上电极竖直叠置的第二部分。
9.根据权利要求8所述的半导体存储器装置，其中，下层间绝缘膜的第一部分的厚度大于下层间绝缘膜的第二部分的厚度。
10.根据权利要求1所述的半导体存储器装置，其中，外围接触插塞的上表面与存储垫的上表面位于同一平面上。
11.一种半导体存储器装置，所述半导体存储器装置包括：
基底，包括单元区域和在单元区域周围的外围区域，单元区域包括由元件分离膜限定的有源区；
单元分离膜，限定基底中的单元区域；
存储垫，连接到单元区域的有源区；
外围栅极结构，位于外围区域的基底上；
外围接触插塞，位于外围栅极结构的两侧上并且连接到基底，外围接触插塞的上表面与存储垫的上表面位于同一平面上；
第一层间绝缘膜，位于存储垫上以及位于外围接触插塞上，并且包括基于氮化物的绝缘材料；以及
电容器，包括连接到存储垫的下电极、位于下电极上的电容器介电膜以及位于电容器介电膜上的板上电极，
其中，第一层间绝缘膜的上表面包括位于单元分离膜上的台阶结构。
12.根据权利要求11所述的半导体存储器装置，其中，位于外围接触插塞的上表面上的第一层间绝缘膜的厚度大于位于存储垫的上表面上的第一层间绝缘膜的厚度。
13.根据权利要求11所述的半导体存储器装置，其中，第一层间绝缘膜包括下层间绝缘膜和位于下层间绝缘膜上的上层间绝缘膜，
下层间绝缘膜包括位于单元分离膜上的末端，并且
台阶结构由下层间绝缘膜的末端限定。
14.根据权利要求13所述的半导体存储器装置，其中，下层间绝缘膜包括顺序地堆叠在基底上的多个绝缘膜。
15.根据权利要求11所述的半导体存储器装置，其中，台阶结构位于与板上电极竖直叠置的位置处。
16.根据权利要求11所述的半导体存储器装置，所述半导体存储器装置还包括：
第二层间绝缘膜，位于第一层间绝缘膜上并且覆盖板上电极的侧壁，
其中，第二层间绝缘膜直接接触第一层间绝缘膜。
17.一种半导体存储器装置，所述半导体存储器装置包括：
基底，包括单元区域和在单元区域周围的外围区域，单元区域包括由元件分离膜限定的有源区；
单元分离膜，限定基底的单元区域；
位线结构，包括单元导线和位于单元导线上的单元线盖膜，位线结构位于单元区域的基底上；
单元栅电极，设置在单元区域的基底内部并且与单元导线交叉；
存储垫，位于位线结构的侧表面上并且连接到单元区域的有源区；
外围栅极结构，位于外围区域的基底上；
外围接触插塞，位于外围栅极结构的两侧上并且连接到基底；
电容器，包括连接到存储垫的下电极、位于下电极上的电容器介电膜以及位于电容器介电膜上的板上电极；
下层间绝缘膜，位于外围接触插塞上并且包括基于氮化物的绝缘材料，下层间绝缘膜的末端被板上电极覆盖；以及
上层间绝缘膜，位于下层间绝缘膜上并且覆盖板上电极的侧壁，
其中，下层间绝缘膜不位于存储垫的上表面上。
18.根据权利要求17所述的半导体存储器装置，所述半导体存储器装置还包括：
蚀刻停止膜，位于存储垫的上表面上，
其中，蚀刻停止膜在下层间绝缘膜与板上电极之间延伸。
19.根据权利要求18所述的半导体存储器装置，其中，蚀刻停止膜在下层间绝缘膜与上层间绝缘膜之间延伸。
20.根据权利要求17所述的半导体存储器装置，其中，电容器介电膜不位于下层间绝缘膜与上层间绝缘膜之间。
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