CN118019328A - 半导体装置 - Google Patents

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金亮阧
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Abstract

提供了一种半导体装置，所述半导体装置包括：基底，包括有源区域；第一接合垫，连接到有源区域并且设置在基底上；第二接合垫，连接到有源区域，并且与第一接合垫间隔开，其中，第二接合垫设置在基底上；第一下电极，设置在第一接合垫上并且在与基底基本垂直的方向上延伸；第二下电极，设置在第二接合垫上并且在与基底基本垂直的方向上延伸；介电层，沿着第一下电极和第二下电极延伸；以及上电极，设置在介电层上，其中，第一接合垫的第一上表面相对于基底的下表面设置在第二接合垫的第二上表面下方。

Description

半导体装置
技术领域
本发明构思涉及一种半导体装置。
背景技术
最近，随着半导体装置的存储容量变得更大并且集成度更高，设计规则已经不断降低。这种趋势在作为存储器半导体装置之一的动态随机存取存储器(DRAM)装置中也是显著的。通常，为了使DRAM装置工作，对于每个单元使用了超过特定电平的电容。
为此，正在研究在电容器中利用具有高介电常数的介电层的方法或增加电容器的下电极与介电层之间的接触面积的方法。例如，当下电极的高度增大时，电容器与介电层之间的接触面积可以增加，从而使电容器的电容增大。
发明内容
根据本发明构思的实施例，一种半导体装置包括：基底，包括有源区域；第一接合垫，连接到有源区域并设置在基底上；第二接合垫，连接到有源区域，并且与第一接合垫间隔开，其中，第二接合垫设置在基底上；第一下电极，设置在第一接合垫上并且在与基底基本垂直的方向上延伸；第二下电极，设置在第二接合垫上并且在与基底基本垂直的方向上延伸；介电层，沿着第一下电极和第二下电极延伸；以及上电极，设置在介电层上，其中，第一接合垫的第一上表面相对于基底的下表面设置在第二接合垫的第二上表面下方。
根据本发明构思的实施例，一种半导体装置包括：基底，包括有源区域；第一接合垫，连接到有源区域并设置在基底上；第二接合垫，连接到有源区域，并且与第一接合垫间隔开，其中，第二接合垫设置在基底上；绝缘图案，设置在第一接合垫与第二接合垫之间；第一下电极，设置在第一接合垫上并且在与基底基本垂直的方向上延伸；第二下电极，设置在第二接合垫上并且在与基底基本垂直的方向上延伸；介电层，沿着第一下电极和第二下电极延伸；以及上电极，设置在介电层上，其中，第一接合垫和第二接合垫相对于基底的下表面在绝缘图案的上表面上方突出，并且介电层沿着第一接合垫和第二接合垫的在绝缘图案的上表面上方突出的侧表面的部分延伸。
根据本发明构思的实施例，一种半导体装置包括：栅极沟槽，设置在基底中；栅电极，填充栅极沟槽的一部分；存储接触件，设置在栅电极的至少一侧上并且连接到基底；第一接合垫，设置在存储接触件上；第二接合垫，设置在存储接触件上并且与第一接合垫间隔开；第一下电极，设置在第一接合垫上并且在与基底基本垂直的方向上延伸；第二下电极，设置在第二接合垫上并且在与基底基本垂直的方向上延伸；绝缘图案，设置在第一接合垫与第二接合垫之间；电极支撑件，与绝缘图案间隔开，并且设置在第一下电极的侧壁和第二下电极的侧壁上，其中，电极支撑件支撑第一下电极和第二下电极；介电层，沿着第一下电极、第二下电极、绝缘图案和电极支撑件延伸；以及上电极，设置在介电层上，其中，第一接合垫的上表面和第二接合垫的上表面相对于基底的下表面在彼此不同的高度处。
附图说明
通过参照附图详细描述本发明构思的实施例，本发明构思的上述和特征将变得更加清楚，在附图中：
图1是根据本发明构思的实施例的半导体装置的平面图。
图2是沿着图1的线A-A截取的剖视图。
图3是图2的部分P的放大图。
图4示出了根据本发明构思的实施例的半导体装置。
图5是图4的部分Q的放大图。
图6示出了根据本发明构思的实施例的半导体装置。
图7是根据本发明构思的实施例的半导体装置的示意性布局图。
图8是沿着图7的线B-B截取的剖视图。
图9是沿着图7的线C-C截取的剖视图。
图10示出了根据本发明构思的实施例的半导体装置。
图11是根据本发明构思的实施例的半导体装置的布局图。
图12是根据本发明构思的实施例的半导体装置的透视图。
图13是沿着图11的线D-D和E-E截取的剖视图。
图14是根据本发明构思的实施例的半导体装置的布局图。
图15是根据本发明构思的实施例的半导体装置的透视图。
图16、图17、图18、图19、图20、图21、图22、图23、图24、图25、图26、图27、图28和图29是示出根据本发明构思的实施例的制造半导体装置的方法的中间步骤的视图。
图30、图31、图32、图33、图34、图35、图36、图37、图38和图39是示出根据本发明构思的实施例的制造半导体装置的方法的中间步骤的视图。
具体实施方式
在下文中，将参照附图描述本发明构思的实施例。
图1是根据本发明构思的实施例的半导体装置的平面图。图2是沿着图1的线A-A截取的剖视图。图3是图2的部分P的放大图。
参照图1至图3，根据本发明构思的实施方式的半导体装置可以包括单元图案区域10和外围区域20。外围区域20可以至少部分地围绕单元图案区域10。外围区域20可以设置在重复设置的多个单元图案区域10之间。外围区域20可以使重复设置的单元图案区域10分离。
根据本发明构思的一些实施例的半导体装置可以包括多个接合垫120、多个下电极130、电极支撑件140、电容器介电层160和上电极170。
接合垫120可以设置在基底100上。接合垫120可以连接到基底100。接合垫120可以由第一层间绝缘层110彼此间隔开。接合垫120的侧表面可以至少部分地被第一层间绝缘层110围绕。
接合垫120可以电连接到形成在基底100上或基底100中的导电区域。接合垫120可以通过存储接触件105连接到基底100。接合垫120可以设置在存储接触件105上。
接合垫120可以包括第一接合垫121和第二接合垫122。第一接合垫121和第二接合垫122可以彼此间隔开。例如，第一接合垫121和第二接合垫122可以彼此间隔开，并且第一层间绝缘层110置于它们之间。
第一接合垫121和第二接合垫122可以在第一层间绝缘层110上方突出。例如，第一接合垫121的上表面121US可以设置在第一层间绝缘层110的上表面110US上方。此外，第二接合垫122的上表面122US可以设置在第一层间绝缘层110的上表面110US上方。
第一接合垫121的上表面121US可以与第二接合垫122的上表面122US在不同的高度处。例如，第一接合垫121的上表面121US可以基于基底100的下表面100BS而设置在第二接合垫122的上表面122US下方。
第二接合垫122可以比第一接合垫121从第一层间绝缘层110突出得多。例如，第二接合垫122的上表面122US可以基于基底100的下表面100BS而设置在第一接合垫121的上表面121US上方。
第二接合垫122可以包括延伸部分122a和连接部分122b。延伸部分122a可以设置在存储接触件105上。延伸部分122a可以连接到存储接触件105。延伸部分122a可以接触存储接触件105。延伸部分122a可以在与基底100基本垂直的方向上从存储接触件105延伸，以在第一层间绝缘层110的上表面110US上方突出。
连接部分122b可以设置在延伸部分122a上。连接部分122b可以连接到延伸部分122a。连接部分122b可以接触延伸部分122a。连接部分122b可以连接到第二下电极132的下表面132BS。例如，连接部分122b可以直接接触第二下电极132的下表面132BS。连接部分122b可以设置在延伸部分122a与第二下电极132之间。连接部分122b可以将延伸部分122a和第二下电极132彼此连接。
连接部分122b可以具有非恒定的宽度。例如，连接部分122b可以朝向第二下电极132变宽。例如，连接部分122b可以具有倒置的梯形形状。作为另一示例，连接部分122b可以具有锥形形状。
尽管连接部分122b在图3中具有倒置的梯形形状，但是本发明构思的实施例不限于此。例如，连接部分122b可以具有梯形形状。又例如，连接部分122b可以具有恒定的宽度。也就是说，连接部分122b可以具有矩形形状。
第一层间绝缘层110可以设置在基底100上。存储接触件105和接合垫120可以在基底100上设置在第一层间绝缘层110中。
基底100可以是体硅或绝缘体上硅(SOI)。另外，作为示例，基底100可以是(但不限于)硅基底或者由诸如硅锗、绝缘体上硅锗(SGOI)、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓和/或锑化镓的另一种材料制成的基底。在下面的描述中，基底100将被描述为硅基底。
第一层间绝缘层110可以包括例如氧化硅、氮化硅、氮氧化硅(SiON)、碳氮氧化硅(SiOCN)及其组合中的至少一种。
存储接触件105可以包括例如掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物和金属中的至少一种。接合垫120可以包括例如掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物和金属中的至少一种。在根据本发明构思的一些实施例的半导体装置中，接合垫120可以包括钨(W)。
下电极130可以设置在基底100上。下电极130可以设置在接合垫120上。下电极130可以连接到接合垫120。
例如，下电极130中的每个可以被塑形为类似于柱或圆柱形形状。下电极130可以在基底100的厚度方向上延伸。下电极130在基底100的厚度方向上延伸的长度大于下电极130在与基底100平行的方向DR1、DR2或DR3上延伸的长度。
例如，下电极130可以沿着第一方向DR1和第二方向DR2重复对齐。第一方向DR1和第二方向DR2可以彼此正交，但是本发明构思的实施例不限于此。在第一方向DR1上重复对齐的下电极130也可以在第二方向DR2上重复对齐。在第二方向DR2上重复对齐的下电极130可以不沿着第二方向DR2线性地布置。例如，在第二方向DR2上重复对齐的下电极130可以以Z字形图案或交替布置来布置。下电极130可以沿着第三方向DR3线性地布置。
作为示例，下电极130可以包括(但不限于)掺杂的半导体材料、导电金属氮化物(诸如氮化钛、氮化钽、氮化铌或氮化钨)、金属(诸如钌、铱、钛或钽)和/或导电金属氧化物(诸如氧化铱或氧化铌)。在根据本发明构思的一些实施例的半导体装置中，下电极130可以包括氮化钛(TiN)。另外，在根据本发明构思的一些实施例的半导体装置中，下电极130可以包括氮化铌(NbN)。
下电极130可以包括第一下电极131和第二下电极132。第一下电极131和第二下电极132可以彼此间隔开。例如，电容器介电层160和上电极170可以设置在第一下电极131与第二下电极132之间。又例如，电容器介电层160、电极支撑件140和上电极170可以设置在第一下电极131与第二下电极132之间。
第一下电极131可以设置在第一接合垫121上。第二下电极132可以设置在第二接合垫122上。
第一下电极131的下表面131BS可以与第二下电极132的下表面132BS在不同的高度处。例如，第一下电极131的下表面131BS可以基于基底100的下表面100BS设置在第二下电极132的下表面132BS下方。
第一下电极131可以包括第一部分131a和第二部分131b。第一部分131a可以设置在第一接合垫121上。例如，第一部分131a可以直接接触第一接合垫121。第二部分131b可以设置在第一部分131a上。例如，第二部分131b可以直接连接到第一部分131a。
例如，第一部分131a可以设置在第二下电极132的下表面132BS下方。第二部分131b可以设置在第二下电极132的下表面132BS上方。例如，第一下电极131的第一部分131a与第二部分131b之间的边界可以与第二下电极132的下表面132BS位于相同的平面中。然而，本发明构思的实施例不限于此。例如，第一下电极131的第一部分131a与第二部分131b之间的边界也可以设置在第二下电极132的下表面132BS上方。在本发明构思的实施例中，第一下电极131的第一部分131a与第二部分131b之间的边界可以设置在第二下电极132的下表面132BS下方。
第一部分131a和第二部分131b的宽度可以彼此不同。例如，第一部分131a的宽度W131a可以小于第二部分131b的宽度W131b。
第一下电极131的第一部分131a的宽度W131a可以等于第一接合垫121的宽度W121。第二部分131b的宽度W131b可以大于第一接合垫121的宽度W121。
第一下电极131可以具有非恒定宽度。例如，第一下电极131可以在第一点处具有第一宽度。第一下电极131可以在第二点处具有大于第一宽度的第二宽度。在这种情况下，第一点可以基于基底100的下表面100BS设置在第二点下方。例如，第一点可以包括在第一下电极131的第一部分131a中。第二点可以包括在第一下电极131的第二部分131b中。
尽管在图3中第一下电极131的第二部分131b的宽度W131b大于第一接合垫121的宽度W121，但是本发明构思的实施例不限于此。例如，第一下电极131的第二部分131b的宽度W131b可以等于第一接合垫121的宽度W121。另外，尽管在图3中第二下电极132的宽度大于第二接合垫122的延伸部分122a的宽度，但是本发明构思的实施例不限于此。例如，第二下电极132的宽度可以等于第二接合垫122的延伸部分122a的宽度。又例如，第二下电极132的宽度可以小于第二接合垫122的延伸部分122a的宽度。
电极支撑件140可以包括第一支撑件141和第二支撑件142。电极支撑件140可以与第一层间绝缘层110和接合垫120间隔开。
第一支撑件141可以设置在第一层间绝缘层110上。第一支撑件141可以与第一层间绝缘层110间隔开。第一支撑件141可以设置在相邻的下电极130之间。例如，第一支撑件141可以接触下电极130。
第二支撑件142可以设置在第一支撑件141上。第二支撑件142可以与第一支撑件141间隔开。第二支撑件142可以设置在相邻的下电极130之间。例如，第二支撑件142可以接触下电极130。例如，上电极170和电容器介电层160可以设置在第一支撑件141与第二支撑件142之间。
第一支撑件141和第二支撑件142可以包括绝缘材料，例如氮化硅、碳氮化硅、氮化硅硼、碳氧化硅、氮氧化硅、氧化硅和碳氮氧化硅中的至少一种。
电容器介电层160可以形成在下电极130、第一层间绝缘层110、接合垫120、第一支撑件141和第二支撑件142上。电容器介电层160可以沿着下电极130的轮廓延伸。电容器介电层160可以沿着第一支撑件141的上表面和下表面和第二支撑件142的上表面和下表面延伸。
电容器介电层160可以沿着接合垫120的侧表面中的每个侧表面的一部分延伸。例如，电容器介电层160可以沿着接合垫120的在第一层间绝缘层110的上表面110US上方突出的侧表面延伸。例如，电容器介电层160可以沿着第一接合垫121的在第一层间绝缘层110的上表面110US上方突出的侧表面延伸。另外，电容器介电层160可以沿着第二接合垫122的在第一层间绝缘层110的上表面110US上方突出的侧表面延伸。
电容器介电层160可以沿着第一层间绝缘层110延伸。例如，电容器介电层160可以在接合垫120之间沿着第一层间绝缘层110的上表面110US延伸。例如，电容器介电层160可以直接接触第一层间绝缘层110的上表面110US。
电容器介电层160的最下表面160BS可以设置在接合垫120的上表面下方。例如，电容器介电层160的最下表面160BS可以基于基底100的下表面100BS设置在第一接合垫121的上表面121US下方。另外，电容器介电层160的最下表面160BS可以基于基底100的下表面100BS设置在第二接合垫122的上表面122US下方。
电容器介电层160的最下表面160BS可以设置在下电极130的下表面下方。例如，电容器介电层160的最下表面160BS可以基于基底100的下表面100BS设置在第一下电极131的下表面131BS下方。另外，电容器介电层160的最下表面160BS可以基于基底100的下表面100BS设置在第二下电极132的下表面132BS下方。
电容器介电层160可以包括例如氧化硅、氮化硅、氮氧化硅或者包含金属的高k材料。尽管电容器介电层160被示出为单个层，但是这仅是为了易于描述而使用的示例，并且实施例不限于该示例。
在根据本发明构思的一些实施例的半导体装置中，电容器介电层160可以包括氧化锆、氧化铝和氧化锆顺序堆叠的结构。
在根据本发明构思的一些实施例的半导体装置中，电容器介电层160可以包括包含铪(Hf)的介电层。在根据本发明构思的一些实施例的半导体装置中，电容器介电层160可以具有铁电材料层和顺电材料层的堆叠结构。
铁电材料层可以具有铁电性质。铁电材料层可以足够厚以具有铁电性质。具有铁电性质的铁电材料层的厚度范围可以根据铁电材料而变化。
例如，铁电材料层可以包括单金属氧化物。铁电材料层可以包括单金属氧化物层。这里，单金属氧化物可以是由一种金属和氧组成的二元化合物。包括单金属氧化物的铁电材料层可以具有斜方晶系。
在示例中，包括在单金属氧化物层中的金属可以是铪(Hf)。单金属氧化物层可以是氧化铪(HfO)层。这里，氧化铪层可以具有符合化学计量的化学式或者可以具有不符合化学计量的化学式。
在另一示例中，包括在单金属氧化物层中的金属可以是属于镧系元素的稀土金属中的一种。单金属氧化物层可以是属于镧系元素的稀土金属氧化物层。这里，属于镧系元素的稀土金属氧化物层可以具有符合化学计量的化学式，或者可以具有不符合化学计量的化学式。当铁电材料层包括单金属氧化物层时，其可以具有例如约1nm至约10nm的厚度。
例如，铁电材料层可以包括双金属氧化物。铁电材料层可以包括双金属氧化物层。这里，双金属氧化物可以是由两种金属和氧组成的三元化合物。包括双金属氧化物的铁电材料层可以具有斜方晶系。
包括在双金属氧化物层中的金属可以是例如铪(Hf)和锆(Zr)。双金属氧化物层可以是氧化锆铪层(HfxZr(1-x)O)。在双金属氧化物层中，x可以是0.2至0.8。这里，铪锆氧化物层(HfxZr(1-x)O)可以具有符合化学计量的化学式，或者可以具有不符合化学计量的化学式。
当铁电材料层包括双金属氧化物层时，其可以具有例如约1nm至约20nm的厚度。
例如，顺电材料层可以是但不限于包括锆(Zr)的介电层或包括锆(Zr)的堆叠层。即使化学式相同，根据介电材料的晶体结构，也可以表现出铁电性质或顺电性质。
顺电材料可以具有正介电常数，而铁电材料可以在特定区段中具有负介电常数。例如，顺电材料可以具有正电容，铁电材料可以具有负电容。
通常，当具有正电容的两个或更多个电容器串联连接时，电容的总和减小。然而，当具有负电容的电容器和具有正电容的电容器串联连接时，电容的总和增大。
上电极170可以设置在电容器介电层160上。上电极170可以沿着电容器介电层160的轮廓延伸。例如，上电极170可以包括(但不限于)掺杂的半导体材料、导电金属氮化物(诸如氮化钛、氮化钽、氮化铌或氮化钨)、金属(诸如钌、铱、钛或钽)或导电金属氧化物(诸如氧化铱或氧化铌)。在根据本发明构思的一些实施例的半导体装置中，上电极170可以包括氮化钛(TiN)。另外，在根据本发明构思的一些实施例的半导体装置中，上电极170可以包括氮化铌(NbN)。
第二层间绝缘层150可以设置在上电极170上。第二层间绝缘层150可以覆盖上电极170的上表面和侧壁。在外围区域20中，第二层间绝缘层150可以设置在第一层间绝缘层110和电容器介电层160上。
第二层间绝缘层150可以包括例如氧化硅、氮化硅、氮氧化硅(SiON)、碳氮氧化硅(SiOCN)及其组合中的至少一种。
尽管电容器介电层160在图2中延伸到外围区域20，但是本发明构思的实施例不限于此。例如，电容器介电层160可以仅设置在单元图案区域10中。与图2中不同，电容器介电层160可以仅在单元图案区域10中设置在上电极170下面。例如，电容器介电层160可以不设置在外围区域20中。在这种情况下，第二层间绝缘层150可以在外围区域20中设置在第一层间绝缘层110上。
图4示出了根据本发明构思的实施例的半导体装置。图5是图4的部分Q的放大图。为了易于描述，以下描述将集中于与上面参照图1至图3描述的半导体装置的差异。因此，可以省略或简要讨论重复描述。
参照图4和图5，在根据本发明构思的一些实施例的半导体装置中，第一下电极131的第一部分131a的宽度W131a可以小于第一接合垫121的宽度W121。
电容器介电层160可以在第一接合垫121与第一下电极131的第二部分131b之间延伸。例如，在第一接合垫121与第二部分131b之间的电容器介电层160可以沿着第一部分131a的侧表面、第二部分131b的下表面和第一接合垫121的上表面121US延伸。
图6示出了根据本发明构思的实施例的半导体装置。为了易于描述，以下描述将集中于与上面参照图1至图5描述的半导体装置的差异。因此，可以省略或简要讨论重复描述。
参照图6，根据本发明构思的本实施例的半导体装置可以包括侧壁衬垫180。侧壁衬垫180可以包括第一衬垫181和第二衬垫182。
第一衬垫181可以沿着第一下电极131的一个侧壁延伸。第二衬垫182可以沿着第二下电极132的一个侧壁延伸。电极支撑件140可以不设置在第一衬垫181与第二衬垫182之间。例如，电极支撑件140可以不设置在其上设置有第一衬垫181的第一下电极131与其上设置有第二衬垫182的第二下电极132之间。
侧壁衬垫180可以包括与多个接合垫120的材料相同的材料。第一衬垫181和第二衬垫182可以包括与第二接合垫122的材料相同的材料。例如，第一衬垫181和第二衬垫182可以包括钨(W)。
图7是根据本发明构思的实施例的半导体装置的示意性布局图。图8是沿着图7的线B-B截取的剖视图。图9是沿着图7的线C-C截取的剖视图。
尽管图7示出了不包括电容器CAP的动态随机存取存储器(DRAM)的示例布局视图，但是本发明构思的实施例不限于这种情况。图7的第一方向DR1和第二方向DR2可以是图1的第一方向DR1和第二方向DR2。然而，本发明构思的实施例不限于这种情况。图7的第一方向DR1也可以对应于图1的第二方向DR2，并且图7的第二方向DR2也可以对应于图1的第一方向DR1。
参照图7，根据本发明构思的本实施例的半导体装置可以包括多个有源区域ACT。有源区域ACT可以由形成在基底100(见图8)中的器件隔离层305(见图8)限定。
随着半导体装置的设计规则减小，有源区域ACT可以以如图中所示的对角线或倾斜的条形形状设置。有源区域ACT可以成形为类似于在第四方向DR4上延伸的条形。
多个栅电极可以设置在有源区域ACT上，以在第一方向DR1上与有源区域ACT交叉。栅电极可以彼此平行地延伸。栅电极可以是例如多条字线WL。
字线WL可以以基本上相等的间隔设置。可以根据设计规则来确定每条字线WL的宽度或字线WL之间的间隙。
多条位线BL可以设置在字线WL上，以在与字线WL正交的第二方向DR2上延伸。位线BL可以彼此平行地延伸。
位线BL可以以基本上相等的间隔设置。可以根据设计规则来确定每条位线BL的宽度或位线BL之间的间隙。
根据本实施例的半导体装置可以包括形成在有源区域ACT上的各种接触件阵列。各种接触件阵列可以包括例如直接接触件DC、掩埋接触件BC和接合垫(landing pad)LP。
这里，直接接触件DC可以是将有源区域ACT电连接到位线BL的接触件。掩埋接触件BC可以是将有源区域ACT连接到电容器CAP(见图8)的下电极130(见图8)的接触件。
由于布置结构，每个掩埋接触件BC与对应的有源区域ACT之间的接触面积可以相对较小。因此，可以引入导电接合垫LP以增大与对应的有源区域ACT的接触面积，并增大与电容器CAP的对应的下电极130(见图8)的接触面积。
接合垫LP可以设置在每个掩埋接触件BC与对应的有源区域ACT之间，或者设置在每个掩埋接触件BC与电容器CAP的对应的下电极130之间。通过引入接合垫LP而增大的接触面积可以减小每个有源区域ACT与电容器CAP的对应下电极130之间的接触电阻。
在根据本实施例的半导体装置中，每个直接接触件DC可以设置在对应的有源区域ACT的中心部分中。掩埋接触件BC可以设置在每个有源区域ACT的两端。
由于掩埋接触件BC设置在每个有源区域ACT的两端处，因此接合垫LP可以邻近每个有源区域ACT的两端设置以与掩埋接触件BC部分地叠置。
换句话说，每个掩埋接触件BC可以形成为与位于相邻字线WL之间和相邻位线BL之间的有源区域ACT和器件隔离层305(见图8)叠置。
字线WL可以掩埋在基底100中。字线WL可以与直接接触件DC或掩埋接触件BC之间的有源区域ACT交叉。
如图所示，两条字线WL可以与一个有源区域ACT交叉。由于有源区域ACT倾斜地设置，因此字线WL可以与有源区域ACT成小于约90度的角度。
直接接触件DC和掩埋接触件BC可以对称地设置。因此，直接接触件DC和掩埋接触件BC可以位于沿着第一方向DR1和第二方向DR2的直线上。
与直接接触件DC和掩埋接触件BC不同，接合垫LP可以在位线BL延伸的第二方向DR2上以Z字形图案或交替布置来设置。另外，接合垫LP可以被设置为在字线WL延伸的第一方向DR1上与每条位线BL的相同侧叠置。
例如，第一线中的每个接合垫LP可以与对应的位线BL的左侧叠置，并且第二线中的每个接合垫LP可以与对应的位线BL的右侧叠置。
参照图7至图9，根据本发明构思的一些实施例的半导体装置可以包括栅极结构310、多个位线结构340ST、存储接触件320和电容器CAP。
器件隔离层305可以形成在基底100中。器件隔离层305可以具有具备优异的元件隔离特性的浅沟槽隔离(STI)结构。器件隔离层305可以限定在基底100上的有源区域ACT。
由器件隔离层305限定的有源区域ACT中的每个可以形成为如图7中所示出的包括短轴和长轴的岛形状。有源区域ACT可以具有相对于形成在器件隔离层305中的字线WL成小于约90度的角度的倾斜的形状。
例如，器件隔离层305中的每个可以包括(但不限于)氧化硅层、氮化硅层和氮氧化硅层中的至少一种。尽管器件隔离层305中的每个在附图中形成为单个绝缘层，但是这仅是为了易于描述而使用的示例，并且本发明构思的实施例不限于该示例。根据器件隔离层305的宽度，每个器件隔离层305可以形成为单个绝缘层或多个绝缘层。
另外，有源区域ACT可以具有相对于形成在器件隔离层305上的位线BL成小于约90度的角度的倾斜形状。例如，有源区域ACT可以在相对于第一方向DR1和第二方向DR2具有预定角度的第四方向DR4上延伸。
栅极结构310可以形成在基底100和器件隔离层305中。栅极结构310可以形成为横跨器件隔离层305，并且有源区域ACT由器件隔离层305限定。栅极结构310中的每个可以包括栅极沟槽315、栅极绝缘层311、栅电极312、栅极覆盖图案313和栅极覆盖导电层314。例如，栅极沟槽315可以形成在基底100和器件隔离层305中。这里，栅电极312可以与字线WL对应。与附图中不同，栅极结构310中的每个可以不包括栅极覆盖导电层314。
栅极绝缘层311可以沿着栅极沟槽315的侧壁和底表面延伸。栅极绝缘层311可以沿着栅极沟槽315的至少一部分的轮廓延伸。
栅极绝缘层311可以包括例如氧化硅、氮化硅、氮氧化硅和具有具有比氧化硅的介电常数高的介电常数的高k材料中的至少一种。高k材料可以包括例如氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌和其组合中的至少一种。
栅电极312可以形成在栅极绝缘层311上。栅电极312可以填充栅极沟槽315的至少一部分。栅极覆盖导电层314可以沿着栅电极312的上表面延伸。
栅电极312可以包括例如金属、金属合金、导电金属氮化物、导电金属碳氮化物、导电金属碳化物、金属硅化物、掺杂半导体材料、导电金属氮氧化物和导电金属氧化物中的至少一种。栅电极312可以包括(但不限于)例如TiN、TaC、TaN、TiSiN、TaSiN、TaTiN、TiAlN、TaAlN、WN、Ru、TiAl、TiAlC-N、TiAlC、TiC、TaCN、W、Al、Cu、Co、Ti、Ta、Ni、Pt、Ni-Pt、Nb、NbN、NbC、Mo、MoN、MoC、WC、Rh、Pd、Ir、Ag、Au、Zn、V、RuTiN、TiSi、TaSi、NiSi、CoSi、IrOx、RuOx和其组合中的至少一种。例如，栅极覆盖导电层314可以包括但不限于多晶硅或多晶硅锗。
栅极覆盖图案313可以设置在栅电极312和栅极覆盖导电层314上。栅极覆盖图案313可以填充栅极沟槽315的在形成栅电极312和栅极覆盖导电层314之后剩余部分。尽管在附图中栅极绝缘层311沿着栅极覆盖图案313的侧壁延伸，但是本发明构思的实施例不限于此。栅极覆盖图案313可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)及其组合中的至少一种。
例如，杂质掺杂区域可以形成在栅极结构310中的每个的至少一侧上。杂质掺杂区域可以是晶体管的源极/漏极区域。
位线结构340ST中的每个可以包括单元导电线340和单元线覆盖层344。单元导电线340可以形成在基底100和其中形成有器件隔离层305的栅极结构310上。单元导电线340可以与越器件隔离层305和有源区域ACT交叉。单元导电线340可以形成为与栅极结构310交叉。这里，单元导电线340可以对应于位线BL。
单元导电线340可以是多层的。单元导电线340可以包括例如第一单元导电层341、第二单元导电层342和第三单元导电层343。第一单元导电层341至第三单元导电层343可以顺序地堆叠在基底100和器件隔离层305上。尽管单元导电线340被示出为三层，但是本发明构思的实施例不限于此。
第一单元导电层341至第三单元导电层343中的每个可以包括例如掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物、金属和金属合金中的至少一种。例如，第一单元导电层341可以包括掺杂的半导体材料，第二单元导电层342可以包括导电硅化物化合物和导电金属氮化物中的至少一种。例如，第三单元导电层343可以包括金属和金属合金中的至少一种。然而，本发明构思的实施例不限于此。
位线接触件346可以形成在单元导电线340与基底100之间。也就是说，单元导电线340可以形成在位线接触件346上。例如，位线接触件346可以形成在基底100与第二单元导电层342之间。例如，位线接触件346可以形成在单元导电线340与类似岛状的有源区域ACT的中间部分交叉的点处。
位线接触件346可以将单元导电线340和基底100彼此电连接。这里，位线接触件346可以对应于直接接触件DC。位线接触件346可以包括例如掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物和金属中的至少一种。
在图8中，单元导电线340可以在与位线接触件346的上表面叠置的区域中仅包括第二单元导电层342和第三单元导电层343。单元导电线340可以在不与位线接触件346的上表面叠置的区域中包括第一单元导电层341至第三单元导电层343。
单元线覆盖层344可以设置在单元导电线340上。单元线覆盖层344可以沿着单元导电线340的上表面在第二方向DR2上延伸。这里，单元线覆盖层344可以包括例如氮化硅、氮氧化硅、碳氮化硅和碳氮氧化硅中的至少一种。在根据本发明构思的一些实施例的半导体存储器件中，单元线覆盖层344可以包括例如氮化硅层。尽管单元线覆盖层344被示出为单个层，但是本发明构思的实施例不限于此。单元线覆盖层344也可以是多个层。然而，当构成多个层的层由相同的材料制成时，单元线覆盖层344可以是单个层。
单元绝缘层330可以形成在基底100和器件隔离层305上。例如，单元绝缘层330可以形成在基底100和其上未形成位线接触件346的每个器件隔离层305上。单元绝缘层330可以形成在基底100与单元导电线340之间以及器件隔离层305与单元导电线340之间。
单元绝缘层330可以是单个层。然而，如图所示，单元绝缘层330也可以是包括第一单元绝缘层331和第二单元绝缘层332的多个层。例如，第一单元绝缘层331可以包括氧化硅层，第二单元绝缘层332可以包括氮化硅层，但是本发明构思的实施例不限于此。
单元线间隔件350可以设置在单元导电线340的侧壁和单元线覆盖层344的侧壁上。在单元导电线340的其下形成位线接触件346的一部分中，单元线间隔件350可以形成在基底100和器件隔离层305上。单元线间隔件350可以设置在单元导电线340的侧壁、单元线覆盖层344的侧壁以及位线接触件346的侧壁上。
然而，在单元导电线340的其下未形成位线接触件346的另一部分中，单元线间隔件350可以设置在单元绝缘层330上。单元线间隔件350可以设置在单元导电线340的侧壁和单元线覆盖层344的侧壁上。
单元线间隔件350中的每个可以是单个层。然而，如图中所示，单元线间隔件350中的每个也可以是包括第一单元线间隔件351至第四单元线间隔件354的多个层。例如，第一单元线间隔件351至第四单元线间隔件354可以包括(但不限于)氧化硅层、氮化硅层、氮氧化硅(SiON)层、碳氮氧化硅(SiOCN)层、空气及其组合中的至少一种。
例如，第二单元线间隔件352可以不设置在单元绝缘层330上，而是可以设置在位线接触件346的每个侧壁上。在每个栅极结构310的上表面上，第四单元线间隔件354可以沿着单元导电线340的在第一方向DR1上彼此相邻的侧壁以及沿着栅极覆盖图案313的上表面延伸。例如，第二单元线间隔件352可以不设置在单元绝缘层330上，而是可以设置在位线接触件346的每个侧壁上。
栅栏图案370可以设置在基底100和器件隔离层305上。栅栏图案370可以形成为与形成在基底100和器件隔离层305中的栅极结构310叠置。栅栏图案370中的每个可以设置在沿第二方向DR2延伸的位线结构340ST之间。栅栏图案370可以包括例如氧化硅、氮化硅、氮氧化硅和其组合中的至少一种。
存储接触件320中的每个可以设置在沿第一方向DR1彼此相邻的位线BL之间。例如，存储接触件320中的每个可以设置在沿第一方向DR1彼此相邻的单元导电线340之间。存储接触件320中的每个可以设置在沿第二方向DR2彼此相邻的栅栏图案370之间。存储接触件320中的每个可以在相邻的单元导电线340之间与基底100和器件隔离层305叠置。存储接触件320可以连接到有源区域ACT。这里，存储接触件320可以对应于掩埋接触件BC。另外，存储接触件320可以对应于图1至图6的存储接触件105。
存储接触件320可以包括例如掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物和金属中的至少一种。
接合垫360可以形成在存储接触件320上。接合垫360可以电连接到存储接触件320。接合垫360可以连接到有源区域ACT。接合垫360可以对应于图7的接合垫LP。另外，接合垫360可以对应于图1到6的接合垫120。
接合垫360可以与位线结构340ST的上表面部分地叠置。接合垫360可以包括例如掺杂有杂质的半导体材料、导电硅化物化合物、导电金属氮化物、导电金属碳化物、金属和金属合金中的至少一种。
垫分离绝缘图案380可以形成在接合垫360和位线结构340ST上。例如，垫分离绝缘图案380可以设置在单元线覆盖层344上。垫分离绝缘图案380可以通过形成多个隔离区域来限定接合垫360。垫分离绝缘图案380可以对应于图1至图6的第一层间绝缘层110。
垫分离绝缘图案380可以不覆盖接合垫360的上表面。例如，每个接合垫360的上表面可以相对于基底100的上表面在比每个垫分离绝缘图案380的上表面高的高度处。
垫分离绝缘图案380可以包括绝缘材料。垫分离绝缘图案380可以将接合垫360彼此电分离。例如，垫分离绝缘图案380可以包括例如氧化硅层、氮化硅层、氮氧化硅层、碳氮氧化硅层和碳氮化硅层中的至少一种。
接合垫360可以包括第一接合垫361和第二接合垫362。第二接合垫362的上表面可以高于第一接合垫361的上表面。例如，第二接合垫362的上表面362US可以基于基底100的下表面设置在第一接合垫361的上表面361US上方。
第一接合垫361和第二接合垫362可以在垫分离绝缘图案380上方突出。例如，第一接合垫361的上表面361US和第二接合垫362的上表面362US可以基于基底100的下表面设置在垫分离绝缘图案380的上表面380US上方。
电容器介电层160可以沿着垫分隔绝缘图案380的上表面380US延伸。例如，电容器介电层160可以直接接触垫分离绝缘图案380的上表面380US。另外，电容器介电层160可以沿着接合垫360的在垫分离绝缘图案380的上表面380US上方突出的侧表面延伸。
电容器CAP可以设置在接合垫360上。电容器CAP可以连接到接合垫360。例如，电容器CAP可以电连接到存储接触件320。
电容器CAP可以包括下电极130、电容器介电层160和上电极170。支撑下电极130的第一支撑件141和第二支撑件142可以形成在垫分离绝缘图案380上。
连接到电容器CAP的接合垫360、包括在电容器CAP中的下电极130、电容器介电层160和上电极170可以与上文参照图1至图6所描述的相应元件基本相同。例如，第二接合垫362的上表面可以设置在第一接合垫361的上表面上方。对于另一示例，第一下电极131的下表面可以设置在第二下电极132的下表面下方。
图10示出了根据本发明构思的实施例的半导体装置。作为参照，图10是沿着图7的线B-B截取的剖视图。为了易于描述，以下描述将集中于与上面参照图7至图9描述的半导体装置的差异。因此，可以省略或简要讨论重复描述。
参照图10，根据本实施例的半导体装置还可以包括节点垫325。
每个位线接触件346包括连接到单元导电线340的上表面和连接到基底100的有源区域ACT的下表面。每个位线接触件346的上表面在第一方向DR1上的宽度可以小于每个位线接触件346的下表面在第一方向DR1上的宽度。每个位线接触件346的宽度可以随着距单元导电线340的距离增大而逐渐增大。例如，位线接触件346可以从顶部到底部逐渐变宽。
节点垫325可以设置在基底100上。节点垫325可以设置在有源区域ACT上。节点垫325可以设置在第二存储接触件320与基底100之间。
基于器件隔离层305的上表面，节点垫325的上表面可以低于位线接触件346的上表面。基于器件隔离层305的上表面，节点垫325的上表面可以低于单元导电线340的下表面。
接触件分离图案341可以置于每个位线接触件346与同位线接触件346相邻的节点垫325之间。接触件分离图案341可以包括绝缘材料。
每个节点分离图案345可以置于相邻的节点垫325之间。节点分离图案345设置在基底100上。节点分离图案345中的每个可以使在第一方向DR1上彼此相邻的节点垫325分离。节点分离图案345中的每个可以覆盖节点垫325的在第一方向DR1上彼此相邻的上表面。在剖面中，节点分离图案345中的每个可以具有“T”形形状。
节点分离图案345的上表面可以与位线接触件346的上表面在同一平面中。节点分离图案345的上表面可以与位线接触件346的上表面位于距器件隔离层305的上表面相同的高度处。节点分离图案345的上表面可以相对于器件隔离层305的上表面与单元导电线340的下表面位于相同的高度处。
节点分离图案345可以包括例如绝缘材料。节点分离图案345的下表面可以与器件隔离层305的上表面位于相同的高度处。然而，本发明构思的实施例不限于此。例如，节点分离图案345的下表面也可以低于器件隔离层305的上表面。
单元导电线340的在与每个位线接触件346的上表面叠置的区域中的堆叠结构可以与单元导电线340的在与每个位线接触件346的上表面不叠置的区域中的堆叠结构相同。
第二存储接触件320连接到节点垫325。第二存储接触件320将节点垫325连接到接合垫360。
连接到电容器CAP的接合垫360和包括在电容器CAP中的下电极130、电容器介电层160以及上电极170可以与上文参照图1至图6所描述的相应元件基本相同。例如，第二接合垫362的上表面可以设置在第一接合垫361的上表面上方。对于另一示例，第一下电极131的下表面可以设置在第二下电极132的下表面下方。
图11是根据本发明构思的实施例的半导体装置的布局图。图12是根据本发明构思的实施例的半导体装置的透视图。图13是沿着图11的线D-D和E-E截取的剖视图。为了便于描述，以下描述将集中于与上面参照图1至图10描述的半导体装置的差异。因此，可以省略或简要讨论重复描述。
参照图11至图13，半导体装置可以包括基底100、多条第一导电线420、沟道层430、栅电极440、栅极绝缘层450和电容器CAP。图11至图13的半导体装置可以是包括垂直沟道晶体管(VCT)的存储器装置。垂直沟道晶体管可以指沟道层430的沟道长度在垂直方向上从基底100延伸的结构。
下绝缘层412可以设置在基底100上，并且第一导电线420可以设置在下绝缘层412上。第一导电线420可以在第一方向DR1上彼此间隔开，并且可以在第三方向DR3上延伸。多个第一绝缘图案422可以设置在下绝缘层412上以填充第一导电线420之间的空间。第一绝缘图案422可以在第三方向DR3上延伸，并且第一绝缘图案422的上表面可以与第一导电线420的上表面设置在相同的水平处。第一导电线420可以用作半导体装置的位线。
在本发明构思的一些实施例中，第一导电线420可以包括掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或其组合。例如，第一导电线420可以由(但不限于)掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合制成。第一导电线420可以包括上述材料的单个层或多个层。在本发明构思的一些实施例中，第一导电线420可以包括2D半导体材料，并且2D半导体材料可以包括例如石墨烯、碳纳米管或其组合。
沟道层430可以设置在第一导电线420上，并且可以以矩阵形式布置并在第一方向DR1和第三方向DR3上彼此间隔开。沟道层430可以具有沿着第一方向DR1的第一宽度和沿着第二方向DR2的第一高度，并且第一高度可以大于第一宽度。例如，第一高度可以是(但不限于)第一宽度的约2倍至约10倍。每个沟道层430的底部部分可以用作第一源极/漏极区域，并且每个沟道层430的上部部分可以用作第二源极/漏极区域。每个沟道层430的在第一源极/漏极区与第二源极/漏极区之间的部分可以用作沟道区域。
在本发明构思的一些实施例中，沟道层430可以包括氧化物半导体。例如，氧化物半导体可以包括InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、InxGayO或其组合。沟道层430可以包括氧化物半导体的单层或多层。在本发明构思的一些实施例中，沟道层430可以具有比硅的能带隙大的能带隙。例如，沟道层430可以具有约1.5eV至约5.6eV的能带隙。例如，沟道层430可以具有约2.0eV至约4.0eV的能带隙。例如，沟道层430可以是多晶的或非晶的，但是本发明构思的实施例不限于此。在本发明构思的一些实施例中，沟道层430可以包括2D半导体材料。例如，2D半导体材料可以包括石墨烯、碳纳米管或其组合。
栅电极440可以设置在每个沟道层430的两个侧壁上，以在第一方向DR1上延伸。栅电极440中的每个可以包括每对沟道层430的第一侧壁的第一子栅电极440P1和面对沟道层430的与第一侧壁相对的第二侧壁的第二子栅电极440P2。由于一个沟道层430设置在第一子栅电极440P1与第二子栅电极440P2之间，因此半导体装置可以具有双栅极晶体管结构。然而，本发明构思不限于此。也可以省略第二子栅电极440P2，并且可以仅形成面对每个沟道层430的第一侧壁的第一子栅电极440P1以实现单栅极晶体管结构。
栅电极440可以包括掺杂的多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或其组合。例如，栅电极440可以由(但不限于)掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合制成。
栅极绝缘层450可以至少部分地围绕沟道层430的侧壁，并且可以置于沟道层430与栅电极440之间。例如，如图11中所示，每个沟道层430的全部侧壁可以至少部分地被栅极绝缘层450围绕，并且每个栅电极440的侧壁的一部分可以接触栅极绝缘层450。在本发明构思的一些实施例中，栅极绝缘层450可以在栅电极440延伸的方向(例如，第一方向DR1)上延伸，并且每个沟道层430的侧壁中仅面对栅电极440的两个侧壁可以接触栅极绝缘层450。
在本发明构思的一些实施例中，栅极绝缘层450可以由氧化硅层、氮氧化硅层、具有比氧化硅层的介电常数高的介电常数的高k层或其组合制成。高k层可以由金属氧化物或金属氮氧化物制成。例如，可用作栅极绝缘层450的高k层可由HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO2、ZrO2、Al2O3或其组合制成，但不限于此。
多个第二绝缘图案432可以在第一绝缘图案422上沿着第三方向DR3延伸，并且每个沟道层430可以设置在第二绝缘图案432中的相邻的两个第二绝缘图案432之间。此外，第一掩埋层434和第二掩埋层436可以设置在相邻的两个沟道层430之间的每个空间中，每个第一掩埋层434和第二掩埋层436位于两个相邻的沟道层430之间。第一掩埋层434可以设置在相邻的两个沟道层430之间的每个空间的底部部分中，并且第二掩埋层436可以设置在第一掩埋层434上并且可以形成为填充相邻的两个沟道层430之间的空间的剩余部分。第二掩埋层436的上表面可以与沟道层430的上表面设置在相同的水平处，并且第二掩埋层436可以覆盖每个栅电极440的上表面。另外，第二绝缘图案432可以形成为与第一绝缘图案422连续的材料层，或者第二掩埋层436可以形成为与第一掩埋层434连续的材料层。
电容器接触件460可以设置在沟道层430上。电容器接触件460可以与沟道层430竖直叠置，并且可以以矩阵形式布置并在第一方向DR1和第三方向DR3上彼此间隔开。例如，电容器接触件460可以由(但不限于)掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合制成。
上绝缘层470可以设置在第二绝缘图案432和第二掩埋层436上，以至少部分地围绕电容器接触件460的侧壁。上绝缘层470可以对应于图2的第一层间绝缘层110。另外，电容器接触件460可以对应于图2的接合垫120。例如，电容器接触件460可以在上绝缘层470上方突出。又例如，电容器接触件460可以包括第一接触件461和第二接触件462。第一接触件461和第二接触件462的上表面可以在彼此不同的高度处。第一接触件461的上表面可以基于基底100的下表面设置在第二接触件462的上表面下方。
电容器CAP可以设置在上绝缘层470上。电容器CAP可以包括下电极130、电容器介电层160和上电极170。
下电极130可以电连接到电容器接触件460的上表面。下电极130可以形成为在第二方向DR2上延伸的柱型，但是本发明构思的实施例不限于此。在本发明构思的一些实施例中，下电极130可以与电容器接触件460竖直叠置，并且可以以矩阵形式布置并在第一方向DR1和第三方向DR3上彼此间隔开。另外，接合垫可以设置在电容器接触件460与下电极130之间，使得下电极130以六边形形状布置。
图11至图13的电容器CAP可以与上面参照图1至图6描述的电容器CAP相同。
例如，下电极130可以包括第一下电极131和第二下电极132。第一下电极131和第二下电极132的下表面可以在彼此不同的高度处。例如，第一下电极131的下表面可以基于基底100的下表面设置在第二下电极132的下表面下方。
电容器介电层160可以沿着上绝缘层470的上表面延伸。例如，电容器介电层160可以直接接触上绝缘层470的上表面。电容器介电层160可以沿着电容器接触件460的在上绝缘层470上方突出的侧表面延伸。
图14是根据本发明构思的实施例的半导体装置的布局图。图15是根据本发明构思的实施例的半导体装置的透视图。为了易于描述，以下描述将集中于与上面参照图1至图13描述的半导体装置的差异。因此，可以省略或简要讨论重复描述。
参照图14和图15，半导体装置可以包括基底100、多条第一导电线420A、沟道结构430A、接触栅电极440A、多条第二导电线442A和电容器CAP。半导体装置可以是包括垂直沟道晶体管的存储装置。
多个有源区域ACT可以在基底100中由第一器件隔离层412A和第二器件隔离层414A限定。沟道结构430A可以分别设置在有源区域ACT中。沟道结构430A中的每个可以包括在竖直方向上延伸的第一有源柱430A1和第二有源柱430A2以及连接到第一有源柱430A1的底部部分和第二有源柱430A2的底部部分的连接部分430L。第一源极/漏极区域SD1可以设置在连接部分430L中，并且第二源极/漏极区域SD2可以设置在第一有源柱430A1和第二有源柱430A2中的每个上。第一有源柱430A1和第二有源柱430A2中的每个可以形成独立单位存储器单元。
第一导电线420A可以在与有源区域ACT交叉的方向上(例如，在第三方向DR3上)延伸。第一导电线420A中的一条第一导电线420A可以设置在第一有源柱430A1与第二有源柱430A2之间的连接部分430L上并且可以设置在第一源极/漏极区域SD1上。与上面的第一导电线420A相邻的另一条第一导电线420A可以设置在两个沟道结构430A之间。第一导电线420A中的一条第一导电线420A可以用作包括在两个单位存储器单元中的公共位线，两个单位存储器单元由设置在第一导电线420A的两侧上的第一有源柱430A1和第二有源柱430A2形成。
一个接触栅电极440A可以设置在沿第三方向DR3彼此相邻的两个沟道结构430A之间。例如，接触栅电极440A可以设置在包括在一个沟道结构430A中的第一有源柱430A1和与沟道结构430A相邻的另一沟道结构430A的第二有源柱430A2之间。一个接触栅电极440A可以由设置在其两个侧壁上的第一有源柱430A1和第二有源柱430A2共用。栅极绝缘层450A可以设置在接触栅电极440A与第一有源柱430A1之间以及接触栅电极440A与第二有源柱430A2之间。第二导电线442A可以在接触栅电极440A的上表面上沿第一方向DR1延伸。第二导电线442A可以用作半导体装置的字线。
电容器接触件460A可以设置在沟道结构430A上。电容器接触件460A可以设置在第二源极/漏极区域SD2上，并且电容器CAP可以设置在电容器接触件460A上。电容器接触件460A可以对应于图2的接合垫120。电容器CAP可以对应于图8的电容器CAP。
图16至图29是示出根据本发明构思的实施例的制造半导体装置的方法的中间步骤的视图。作为参考，图16至图29是示出根据本发明构思的实施例的制造图2中所示的半导体装置的方法的中间步骤的视图。为了易于描述，以下描述将集中于与参照图1至图3给出的描述的差异。因此，可以省略或简要讨论重复描述。
参照图16，在第一层间绝缘层110中形成第一接合垫121和延伸部分122a。然后，在第一层间绝缘层110上形成第一氧化物层510和预蚀刻停止层520P。
第一接合垫121和延伸部分122a可以各自形成为基于基底100的下表面100BS在第一层间绝缘层110的上表面上方突出。例如，第一接合垫121的上表面和延伸部分122a的上表面可以设置在第一层间绝缘层110的上表面上方。
可以在第一层间绝缘层110上形成第一氧化物层510。第一接合垫121和延伸部分122a中的每个的一部分可以形成在第一氧化物层510中。第一氧化物层510可以部分地围绕第一接合垫121的侧表面和延伸部分122a的侧表面。
可以在第一接合垫121、延伸部分122a和第一氧化物层510上形成预蚀刻停止层520P。预蚀刻停止层520P可以覆盖第一接合垫121的上表面和延伸部分122a的上表面。预蚀刻停止层520P可以包括SiB。
参照图17，在预蚀刻停止层520P上顺序地形成下模制层111、第一预支撑件141P、上模制层112和第二预支撑件142P。
例如，下模制层111和上模制层112可以包括氧化硅。例如，第一预支撑件141P和第二预支撑件142P可以包括氮化硅。
参照图18，可以形成第一沟槽TR1和第二沟槽TR2。可以通过蚀刻预蚀刻停止层520P的一部分来形成蚀刻停止层520。
第一沟槽TR1可以穿透下模制层111、第一预支撑件141P、上模制层112、第二预支撑件142P和蚀刻停止层520。第一沟槽TR1可以暴露第一接合垫121。
第二沟槽TR2可以穿透下模制层111、第一预支撑件141P、上模制层112和第二预支撑件142P。第二沟槽TR2可以不穿透蚀刻停止层520。因此，第二沟槽TR2可以暴露蚀刻停止层520，但不能暴露延伸部分122a。
参照图19，可以在第一沟槽TR1和第二沟槽TR2中形成第二预氧化物层530P。
在第一沟槽TR1中的第二预氧化物层530P可以形成在第一接合垫121上。第二预氧化物层530P可以覆盖第一接合垫121。
在第二沟槽TR2中的第二预氧化物层530P可以形成在蚀刻停止层520上。第二预氧化物层530P可以覆盖蚀刻停止层520。
参照图20，可以通过蚀刻第二预氧化物层530P的一部分来形成第二氧化物层530。
参照图19和图20，可以部分地去除每个第一沟槽TR1中的第二预氧化物层530P。第一沟槽TR1中的第二氧化物层530可以暴露第一接合垫121。在第一沟槽TR1中，第二氧化物层530可以覆盖设置在第一沟槽TR1的侧壁上的蚀刻停止层520。
可以完全去除第二沟槽TR2中的第二预氧化物层530P。蚀刻停止层520可以在第二沟槽TR2中被暴露。
参照图21，可以形成第一下电极131和第二下电极132。
例如，第一下电极131和第二下电极132可以包括氮化钛(TiN)。
可以在第一沟槽TR1中形成第一下电极131。第一下电极131可以填充第一沟槽TR1。第一下电极131置于形成在第一接合垫121上。第一下电极131可以连接到第一接合垫121。例如，第一下电极131可以直接接触第一接合垫121。
可以在第二沟槽TR2中形成第二下电极132。第二下电极132可以填充第二沟槽TR2。第二下电极132可以形成在蚀刻停止层520上。第二下电极132可以不连接到延伸部分122a。蚀刻停止层520可以设置在第二下电极132与延伸部分122a之间。第二下电极132不会接触延伸部分122a。
第一下电极131的下表面和第二下电极132的下表面可以形成在彼此不同的高度处。例如，第一下电极131的下表面可以基于基底100的下表面100BS形成在第二下电极132的下表面下方。这可能是因为第一下电极131形成在已经从其中去除了蚀刻停止层520的第一沟槽TR1中，并且因为第二下电极132形成在未从其中去除蚀刻停止层520的第二沟槽TR2中。
参照图22和图23，可以形成第一掩模Mask1。然后，可以使用第一掩模Mask1形成第一支撑件141和第二支撑件142。
可以在下电极130和第二预支撑件142P上形成第一掩模Mask1。第一掩模Mask1可以覆盖下电极130的上表面。
可以使用第一掩模Mask1使下模制层111、第一预支撑件141P、上模制层112和第二预支撑件142P图案化。第一支撑件141和第二支撑件142中的每个可以接触每个下电极130的侧壁的一部分。第一支撑件141和第二支撑件142可以使相邻的下电极130连接。
参照图24，可以去除蚀刻停止层520。
可以使用例如自由基干式清洁工艺来去除蚀刻停止层520。在本发明构思的一些实施例中，可以相对于包括氧化硅的第一氧化物层510、第二氧化物层530、下模制层111和上模制层112以及包括氮化硅的第一支撑件141和第二支撑件142选择性地去除包括SiB的蚀刻停止层520。
蚀刻停止层520的去除可以暴露第一氧化物层510和第二氧化物层530。另外，可以暴露第二下电极132和延伸部分122a。延伸部分122a可以至少部分地被第一氧化物层510围绕。第二下电极132的侧表面可以被下模制层111覆盖。
参照图25，可以形成连接部分122b和第二接合垫122。
可以在延伸部分122a与第二下电极132之间形成连接部分122b。连接部分122b也可以包括钨(W)。
连接部分122b可以选择性地仅形成在第二下电极132的下表面与延伸部分122a的上表面之间。例如，连接部分122b可以不形成在第一氧化物层510、下模制层111和第二氧化物层530上。
例如，包括钨(W)的连接部分122b可以不形成在包括氧化硅的第一氧化物层510、下模制层111和第二氧化物层530上。包括钨(W)的连接部分122b可以仅形成在包括氮化钛(TiN)的第二下电极132上。包括钨(W)的连接部分122b可以仅形成在包括钨(W)的延伸部分122a上。
可以在未被下模制层111、上模制层112、第一支撑件141和第二支撑件142围绕的第一下电极131的侧表面和第二下电极132的侧表面上形成侧壁衬垫180(见图6)。例如，当形成包括钨(W)的连接部分122b时，可以在不被下模制层111、上模制层112、第一支撑件141和第二支撑件142围绕的第一下电极131的侧表面和第二下电极132的侧表面上形成包括钨(W)的侧壁衬垫180(见图6)。
包括连接部分122b的第二接合垫122的上表面可以形成为高于第一接合垫121的上表面。例如，第二接合垫122的上表面可以基于基底100的下表面100BS设置在第一接合垫121的上表面上方。
参照图26，可以去除第一氧化物层510、第二氧化物层530、下模制层111、上模制层112和第一掩模Mask1。
去除第一氧化物层510可以暴露第一层间绝缘层110。其侧表面至少部分地被第一氧化物层510围绕的第一接合垫121和第二接合垫122可以在第一层间绝缘层110上方突出。
可以在未形成第二支撑件142的区域中去除上模制层112。可以在未形成第一支撑件141的区域中去除下模制层111。
参照图27，可以形成电容器介电层160。
可以在第一层间绝缘层110、第一接合垫121、第二接合垫122、下电极130和电极支撑件140上形成电容器介电层160。电容器介电层160可以沿着第一接合垫121的侧表面和第二接合垫122的在第一层间绝缘层110上方突出的部分延伸。电容器介电层160可以沿着第一层间绝缘层110的通过去除第一氧化物层510而暴露的上表面延伸。
参照图28，可以形成上电极170。
可以在电容器介电层160上形成上电极170。上电极170可以在未由电极支撑件140连接的下电极130之间延伸。
参照图29，可以形成第二层间绝缘层150。
可以形成在上电极170上第二层间绝缘层150。第二层间绝缘层150可以覆盖上电极170。
图30至图39是示出根据本发明构思的实施例的制造半导体装置的方法的中间步骤的视图。作为参考，图30至图39是示出根据本发明构思的实施例的制造图2所示的半导体装置的方法的中间步骤的视图。另外，图30是示出图21之后的工序的视图。为了便于描述，以下描述将集中于与参照图1至图3和图16至图29给出的描述的差异。
参照图21和图30，可以形成第二掩模Mask2。
可以在下电极130和第二预支撑件142P上形成第二掩模Mask2。第二掩模Mask2可以覆盖下电极130的上表面。
在单元图案区域10中，第二掩模Mask2可以覆盖在下电极130之间的下模制层111、第一预支撑件141P、上模制层112和第二预支撑件142P中的全部。在外围区域20中，第二掩模Mask2可以不覆盖下模制层111、第一预支撑件141P、上模制层112和第二预支撑件142P中的任何一个。例如，外围区域20中的下模制层111、第一预支撑件141P、上模制层112和第二预支撑件142P可以在外围区域20中由第二掩模Mask2暴露。
参照图31，可以使用第二掩模Mask2部分地去除下模制层111、第一预支撑件141P、上模制层112和第二预支撑件142P。
在外围区域20中，可以全部去除下模制层111、第一预支撑件141P、上模制层112和第二预支撑件142P。蚀刻停止层520可以暴露在外围区域20中。
参照图32，可以形成第三预氧化物层540P。
可以在第二掩模Mask2、下模制层111、第一预支撑件141P、上模制层112、第二预支撑件142P和蚀刻停止层520上形成第三预氧化物层540P。第三预氧化物层540P可以沿着第二掩模Mask2、下模制层111、第一预支撑件141P、上模制层112、第二预支撑件142P和蚀刻停止层520的轮廓延伸。
参照图33，可以形成第三氧化物层540。
例如，参照图32和图33，可以去除第三预氧化物层540P的形成在第二掩模Mask2和蚀刻停止层520上的部分。第三氧化物层540可以形成在第二掩模Mask2、下模制层111、第一预支撑件141P、上模制层112和第二预支撑件142P的侧壁上。
参照图34，可以去除蚀刻停止层520。
可以去除单元图案区域10和外围区域20中未被第三氧化物层540覆盖的蚀刻停止层520。在平面图中，蚀刻停止层520的设置在下电极130之间的部分可以彼此连接。因此，在单元图案区域10中设置在下电极130之间的蚀刻停止层520可以使用在外围区域20中暴露的蚀刻停止层520来全部去除。蚀刻停止层520可以使用例如自由基干式清洁工艺来去除。
在本发明构思的一些实施例中，可以相对于包括氧化硅的第一氧化物层510、第二氧化物层530、第三氧化物层540、下模制层111和上模制层112以及包括氮化硅的第一预支撑件141P和第二预支撑件142P选择性地去除包括SiB的蚀刻停止层520。
参照图35，可以去除第三氧化物层540。
可以使用例如铪(Hf)来去除第三氧化物层540。
参照图36，可以形成连接部分122b和第二接合垫122。
连接部分122b可以将延伸部分122a和第二下电极132彼此连接。连接部分122b可以选择性地仅形成在第二下电极132的下表面与延伸部分122a的上表面之间。连接部分122b可以不形成在第一氧化物层510、下模制层111和第二氧化物层530上。
例如，参照图35和图36，第二下电极132和延伸部分122a可以至少部分地被下模制层111、第一氧化物层510和第二氧化物层530围绕。在本发明构思的一些实施例中，包括钨(W)的连接部分122b可以仅形成在包括氮化钛(TiN)的第二下电极132和包括钨(W)的延伸部分122a上。在本发明构思的一些实施例中，包括钨(W)的连接部分122b可以不形成在包括氧化硅的下模制层111、第一氧化物层510和第二氧化物层530上。
连接部分122b可以不形成在至少部分地被下模制层111、第一预支撑件141P、上模制层112和第二预支撑件142P围绕的第二下电极132的侧表面上。
参照图37，可以使第二掩模Mask2图案化。然后，可以使用第二掩模Mask2形成第二支撑件142。
可以通过去除第二掩模Mask2的一部分使第二掩模Mask2图案化。可以通过使用图案化的第二掩模Mask2去除第二预支撑件142P的一部分来形成第二支撑件142。第二支撑件142可以使相邻的下电极130连接。
上模制层112可以由图案化的第二掩模Mask2和第二支撑件142暴露。
参照图38，可以去除第一氧化物层510、第二氧化物层530、下模制层111和上模制层112。
可以在第二支撑件142与第一预支撑件141P之间形成空间。第一预支撑件141P可以使所有下电极130彼此连接。
参照图39，可以形成第一支撑件141。
可以通过使用第二掩模Mask2去除第一预支撑件141P的一部分来形成第一支撑件141。第一支撑件141可以使相邻的下电极130连接。
接下来，参照图2和图27，可以去除第二掩模Mask2，并且可以形成电容器介电层160和上电极170。
虽然已经参照本发明构思的示例性实施例描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离本发明构思的精神和范围的情况下，可以对其进行形式和细节上的各种改变。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
基底，包括有源区域；
第一接合垫，连接到有源区域并设置在基底上；
第二接合垫，连接到有源区域，并且与第一接合垫间隔开，其中，第二接合垫设置在基底上；
第一下电极，设置在第一接合垫上并且在与基底基本垂直的方向上延伸；
第二下电极，设置在第二接合垫上并且在与基底基本垂直的方向上延伸；
介电层，沿着第一下电极和第二下电极延伸；以及
上电极，设置在介电层上，
其中，第一接合垫的第一上表面相对于基底的下表面设置在第二接合垫的第二上表面下方。
2.根据权利要求1所述的半导体装置，其中，第一下电极的第一下表面相对于基底的下表面设置在第二下电极的第二下表面下方。
3.根据权利要求1所述的半导体装置，其中，第一下电极在第一点处具有第一宽度并且在第二点处具有大于第一宽度的第二宽度，其中，第二点相对于基底的下表面设置在第一点上方。
4.根据权利要求1所述的半导体装置，所述半导体装置还包括：绝缘图案，设置在第一接合垫与第二接合垫之间，其中，绝缘图案的上表面相对于基底的下表面设置在第一接合垫的上表面下方。
5.根据权利要求4所述的半导体装置，其中，介电层沿着绝缘图案的上表面延伸。
6.根据权利要求1所述的半导体装置，其中，介电层的最下表面相对于基底的下表面设置在第一接合垫的上表面和第二接合垫的上表面中的每个下方。
7.根据权利要求1所述的半导体装置，其中，上电极的下表面相对于基底的下表面设置在第二接合垫的上表面下方。
8.根据权利要求1所述的半导体装置，其中，包括在第一接合垫和第二接合垫中的每个中的第一材料不同于包括在第一下电极和第二下电极中的每个中的第二材料。
9.根据权利要求1所述的半导体装置，所述半导体装置还包括：电极支撑件，设置在第一下电极的侧壁和第二下电极的侧壁上并且支撑第一下电极和第二下电极。
10.根据权利要求1所述的半导体装置，所述半导体装置还包括：
第一衬垫，沿着第一下电极的侧表面延伸；以及
第二衬垫，沿着第二下电极的侧表面延伸。
11.根据权利要求10所述的半导体装置，其中，第一衬垫和第二衬垫中的每个包括包含在第二接合垫中的材料。
12.一种半导体装置，所述半导体装置包括：
基底，包括有源区域；
第一接合垫，连接到有源区域并且设置在基底上；
第二接合垫，连接到有源区域，并且与第一接合垫间隔开，其中，第二接合垫设置在基底上；
绝缘图案，设置在第一接合垫与第二接合垫之间；
第一下电极，设置在第一接合垫上并且在与基底基本垂直的方向上延伸；
第二下电极，设置在第二接合垫上并且在与基底基本垂直的方向上延伸；
介电层，沿着第一下电极和第二下电极延伸；以及
上电极，设置在介电层上，
其中，第一接合垫和第二接合垫相对于基底的下表面在绝缘图案的上表面上方突出，并且介电层沿着第一接合垫和第二接合垫的在绝缘图案的上表面上方突出的侧表面的部分延伸。
13.根据权利要求12所述的半导体装置，其中，介电层沿着绝缘图案的上表面延伸。
14.根据权利要求12所述的半导体装置，其中，第一下电极的第一下表面相对于基底的下表面设置在第二下电极的第二下表面下方。
15.根据权利要求12所述的半导体装置，其中，所述第一下电极包括：
第一部分，设置在第二接合垫的上表面下方；以及
第二部分，设置在第二接合垫的所述上表面上方并且设置在第一部分上，其中，第一部分的宽度小于第二部分的一部分的宽度。
16.根据权利要求12所述的半导体装置，其中，第二接合垫的上表面相对于基底的下表面设置在第一接合垫的上表面上方。
17.根据权利要求12所述的半导体装置，其中，介电层的最下表面相对于基底的下表面设置在第一下电极的下表面和第二下电极的下表面中的每个下方。
18.根据权利要求12所述的半导体装置，所述半导体装置还包括：
第一衬垫，沿着第一下电极的侧表面延伸；以及
第二衬垫，沿着第二下电极的侧表面延伸。
19.根据权利要求12所述的半导体装置，其中，第一下电极和第二下电极中的每个包括氮化钛，并且第一接合垫和第二接合垫中的每个包括钨。
20.一种半导体装置，所述半导体装置包括：
栅极沟槽，设置在基底中；
栅电极，填充栅极沟槽的一部分；
存储接触件，设置在栅电极的至少一侧上并且连接到基底；
第一接合垫，设置在存储接触件上；
第二接合垫，设置在存储接触件上并且与第一接合垫间隔开；
第一下电极，设置在第一接合垫上并且在与基底基本垂直的方向上延伸；
第二下电极，设置在第二接合垫上并且在与基底基本垂直的方向上延伸；
绝缘图案，设置在第一接合垫与第二接合垫之间；
电极支撑件，与绝缘图案间隔开，并且设置在第一下电极的侧壁和第二下电极的侧壁上，其中，电极支撑件支撑第一下电极和第二下电极；
介电层，沿着第一下电极、第二下电极、绝缘图案和电极支撑件延伸；以及
上电极，设置在介电层上，
其中，第一接合垫的上表面和第二接合垫的上表面相对于基底的下表面在彼此不同的高度处。
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