KR20230007773A - 커패시터 구조체, 그를 포함하는 반도체 메모리 장치, 그의 제조 방법 및 그를 포함하는 반도체 장치의 제조 방법 - Google Patents

커패시터 구조체, 그를 포함하는 반도체 메모리 장치, 그의 제조 방법 및 그를 포함하는 반도체 장치의 제조 방법 Download PDF

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Abstract

향상된 정전 용량 및 경감된 스트레스를 갖는 커패시터 구조체, 그를 포함하는 반도체 메모리 장치, 그의 제조 방법 및 그를 포함하는 반도체 장치의 제조 방법이 제공된다. 커패시터 구조체는, 하부 전극, 상부 전극, 및 하부 전극과 상부 전극 사이에 개재되는 커패시터 유전막을 포함하되, 하부 전극은, 제1 금속 원소를 포함하는 전극막과, 전극막과 커패시터 유전막 사이에 제1 금속 원소의 산화물을 포함하는 도핑 산화막을 포함하고, 도핑 산화막은, 5족 내지 11족 및 15족 금속 원소들 중 적어도 하나를 포함하는 제2 금속 원소와, 실리콘(Si), 알루미늄(Al), 지르코늄(Zr) 및 하프늄(Hf) 중 적어도 하나를 포함하는 불순물 원소를 더 포함한다.

Description

커패시터 구조체, 그를 포함하는 반도체 메모리 장치, 그의 제조 방법 및 그를 포함하는 반도체 장치의 제조 방법{CAPACITOR STRUCTURE, SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME, METHOD FOR FABRICATING THE SAME, AND METHOD FOR FABRICATING SEMICONDUCTOR MEMORY DEVICE INCLUDING THE SAME}
본 발명은 커패시터 구조체, 그를 포함하는 반도체 메모리 장치, 그의 제조 방법 및 그를 포함하는 반도체 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치가 점점 고집적화됨에 따라, 동일한 면적에 보다 많은 반도체 메모리 장치를 구현하기 위해 개별 회로 패턴들은 더욱 미세화되어 가고 있다. 이를 보상하기 위해 개별 회로 패턴들의 종횡비가 점점 증가하고 있으나, 증가된 종횡비는 공정 난이도를 증가시키며 패턴 쓰러짐과 같은 불량을 발생시키는 원인이 된다.
본 발명이 해결하고자 하는 기술적 과제는 향상된 커패시턴스 및 저감된 스트레스를 갖는 커패시터 구조체를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 향상된 정전 용량 및 경감된 스트레스를 갖는 커패시터 구조체를 포함하는 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 향상된 커패시턴스 및 저감된 스트레스를 갖는 커패시터 구조체의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 향상된 커패시턴스 및 저감된 스트레스를 갖는 커패시터 구조체를 포함하는 반도체 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 커패시터 구조체는, 하부 전극, 상부 전극, 및 하부 전극과 상부 전극 사이에 개재되는 커패시터 유전막을 포함하되, 하부 전극은, 제1 금속 원소를 포함하는 전극막과, 전극막과 커패시터 유전막 사이에 제1 금속 원소의 산화물을 포함하는 도핑 산화막을 포함하고, 도핑 산화막은, 5족 내지 11족 및 15족 금속 원소들 중 적어도 하나를 포함하는 제2 금속 원소와, 실리콘(Si), 알루미늄(Al), 지르코늄(Zr) 및 하프늄(Hf) 중 적어도 하나를 포함하는 불순물 원소를 더 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 커패시터 구조체는, 하부 전극, 상부 전극, 및 하부 전극과 상부 전극 사이에 개재되는 커패시터 유전막을 포함하되, 하부 전극은, 제1 금속 원소를 포함하는 전극막과, 전극막과 커패시터 유전막 사이에 제1 금속 원소의 산화물을 포함하는 금속 산화막과, 금속 산화막과 커패시터 유전막 사이에 제2 금속 원소가 도핑된 제1 금속 원소의 산화물을 포함하는 도핑 산화막을 포함하고, 도핑 산화막은 0.3 원자% 이하의 실리콘(Si)을 더 포함한다.
상기 다른 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 메모리 장치는, 활성 영역을 포함하는 기판, 기판 상에, 제1 방향으로 연장되며 활성 영역과 접속되는 제1 도전 라인, 기판 상에, 제1 도전 라인으로부터 이격되며 활성 영역과 접속되는 커패시터 콘택, 제1 도전 라인과 커패시터 콘택 사이의 활성 영역 상에, 제1 방향과 교차하는 제2 방향으로 연장되는 제2 도전 라인, 및 커패시터 콘택과 접속되는 하부 전극과, 하부 전극 상에 차례로 적층되는 커패시터 유전막 및 상부 전극을 포함하는 커패시터 구조체를 포함하되, 하부 전극은, 제1 금속 원소를 포함하는 전극막과, 전극막과 커패시터 유전막 사이에 제2 금속 원소가 도핑된 제1 금속 원소의 산화물을 포함하는 도핑 산화막을 포함하고, 도핑 산화막은, 실리콘(Si), 알루미늄(Al), 지르코늄(Zr) 및 하프늄(Hf) 중 적어도 하나를 포함하는 불순물 원소를 더 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 커패시터 구조체의 제조 방법은, 기판 상에, 제1 금속 원소를 포함하는 전극막을 형성하고, 전극막 상에, 제1 금속 원소의 산화물을 포함하는 금속 산화막을 형성하고, 금속 산화막 상에, 실리콘 산화물, 알루미늄 산화물, 지르코늄 산화물 및 하프늄 산화물 중 적어도 하나를 포함하는 블로킹막을 형성하고, 블로킹막 상에, 5족 내지 11족 및 15족 금속 원소들 중 적어도 하나를 포함하는 제2 금속 원소를 포함하는 도펀트막을 형성하고, 열처리 공정을 수행하여, 제2 금속 원소가 도핑된 제1 금속 원소의 산화물을 포함하는 도핑 산화막을 형성하고, 도핑 산화막 상에 차례로 적층되는 커패시터 유전막 및 상부 전극을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 커패시터 구조체를 설명하기 위한 예시적인 단면도이다.
도 2a 및 도 2b는 도 1의 하부 전극을 설명하기 위한 예시적인 그래프들이다.
도 3은 몇몇 실시예에 따른 커패시터 구조체를 설명하기 위한 다른 예시적인 단면도이다.
도 4는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 레이아웃도이다.
도 5는 도 4의 A-A를 따라 절단한 단면도이다.
도 6은 도 5의 R1 영역을 설명하기 위한 확대도이다.
도 7은 도 4의 B-B를 따라 절단한 단면도이다.
도 8은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 다른 예시적인 레이아웃도이다.
도 9는 도 8의 반도체 메모리 장치를 설명하기 위한 사시도이다.
도 10은 도 8의 C-C를 따라 절단한 단면도이다.
도 11은 도 10의 R2 영역을 설명하기 위한 확대도이다.
도 12는 도 8의 D-D를 따라 절단한 단면도이다.
도 13은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 또 다른 예시적인 레이아웃도이다.
도 14는 도 13의 반도체 메모리 장치를 설명하기 위한 사시도이다.
도 15 내지 도 21은 몇몇 실시예에 따른 커패시터 구조체의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 22 내지 도 24는 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 3을 참조하여, 예시적인 실시예들에 따른 커패시터 구조체를 설명한다.
도 1은 몇몇 실시예에 따른 커패시터 구조체를 설명하기 위한 예시적인 단면도이다. 도 2a 및 도 2b는 도 1의 하부 전극을 설명하기 위한 예시적인 그래프들이다.
도 1 내지 도 2b를 참조하면, 몇몇 실시예에 따른 커패시터 구조체(CS)는 기판(10) 및 하부 절연막(20) 상에 형성된다.
기판(10)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(10)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수도 있다. 또는, 기판(10)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
하부 절연막(20)은 기판(10) 상에 형성될 수 있다. 하부 절연막(20)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 실리콘 산화물보다 유전 상수가 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있다. 상기 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
커패시터 구조체(CS)는 하부 전극(30), 커패시터 유전막(40) 및 상부 전극(50)을 포함한다. 하부 전극(30), 커패시터 유전막(40) 및 상부 전극(50)은 기판(10) 및 하부 절연막(20) 상에 차례로 적층될 수 있다. 커패시터 구조체(CS)는 하부 전극(30)과 상부 전극(50) 사이에 발생되는 전위차를 이용하여 커패시터 유전막(40) 내에 전하를 저장할 수 있다.
하부 전극(30)은 전극막(32), 금속 산화막(34) 및 도핑 산화막(36)을 포함할 수 있다. 전극막(32), 금속 산화막(34) 및 도핑 산화막(36)은 기판(10) 및 하부 절연막(20) 상에 차례로 적층될 수 있다.
전극막(32)은 제1 금속 원소를 포함할 수 있다. 상기 제1 금속 원소는 예를 들어, 티타늄(Ti), 탄탈럼(Ta), 텅스텐(W), 루테늄(Ru) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 전극막(32)은 상기 제1 금속 원소의 질화물을 포함할 수 있다. 일례로, 전극막(32)은 티타늄 질화물을 포함할 수 있다.
금속 산화막(34)은 전극막(32) 상에 형성될 수 있다. 금속 산화막(34)은 전극막(32)과 도핑 산화막(36) 사이에 개재될 수 있다. 금속 산화막(34)은 상기 제1 금속 원소의 산화물을 포함할 수 있다. 일례로, 상기 제1 금속 원소가 티타늄(Ti)인 경우에, 금속 산화막(34)은 티타늄 산화물을 포함할 수 있다. 금속 산화막(34)은 전극막(32)에 대한 산화 공정에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다. 또는, 금속 산화막(34)은 전극막(32)의 자연 산화막일 수도 있다. 금속 산화막(34)의 두께(TH1)는 예를 들어, 약 10 Å 이하일 수 있다.
도핑 산화막(36)은 금속 산화막(34) 상에 형성될 수 있다. 도핑 산화막(36)은 금속 산화막(34)과 커패시터 유전막(40) 사이에 개재될 수 있다. 도핑 산화막(36)은 제2 금속 원소가 도핑된 상기 제1 금속 원소의 산화물을 포함할 수 있다. 일례로, 도핑 산화막(36)은 상기 제2 금속 원소가 도핑된 티타늄 산화물을 포함할 수 있다. 도핑 산화막(36)은 상기 제1 금속 원소의 산화물에 대한 상기 제2 금속 원소의 도핑 공정에 의해 형성될 수 있다. 예를 들어, 도핑 산화막(36)은 소정의 농도(예컨대, 0.01 원자%) 이상으로 상기 제2 금속 원소가 도핑된 상기 제1 금속 원소의 산화물을 포함할 수 있다. 도핑 산화막(36)의 두께(TH2)는 예를 들어, 약 10 Å 이하일 수 있다. 몇몇 실시예에서, 금속 산화막(34)의 두께(TH1)는 도핑 산화막(36)의 두께(TH2)보다 작을 수 있다.
몇몇 실시예에서, 상기 제2 금속 원소는 5족 내지 11족 및 15족 금속 원소들 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제2 금속 원소는 안티모니(Sb), 몰리브데넘(Mo), 코발트(Co), 나이오븀(Nb), 구리(Cu), 니켈(Ni) 및 탄탈럼(Ta) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
도핑 산화막(36)은 불순물 원소를 더 포함할 수 있다. 상기 불순물 원소는 실리콘(Si), 알루미늄(Al), 지르코늄(Zr) 및 하프늄(Hf) 중 적어도 하나를 포함할 수 있다. 일례로, 도핑 산화막(36)은 상기 제2 금속 원소 및 실리콘(Si)이 도핑된 티타늄 산화물을 포함할 수 있다. 도핑 산화막(36)의 상기 불순물 원소는 상기 제2 금속 원소가 도핑되는 과정에서 전극막(32) 또는 금속 산화막(34)이 과도하게 산화되는 것을 방지하여 커패시터 구조체(CS)에 인가되는 스트레스를 경감할 수 있다. 이에 관하여는, 도 15 내지 도 21에 관한 설명에서 보다 구체적으로 후술한다.
몇몇 실시예에서, 도핑 산화막(36)은 약 10 원자% 이하의 상기 제2 금속 원소를 포함할 수 있다. 예를 들어, 도핑 산화막(36)에서 상기 제2 금속 원소의 함량은 약 0.01 원자% 내지 약 10 원자%일 수 있다. 바람직하게는, 상기 제2 금속 원소의 함량은 약 0.01 원자% 내지 약 1 원자%일 수 있다.
몇몇 실시예에서, 도핑 산화막(36) 내 상기 제2 금속 원소의 함량은 도핑 산화막(36)의 상면으로부터 멀어짐에 따라 일정하거나 또는 감소할 수 있다. 일례로, 도 2a 및 도 2b에 도시된 것처럼, 도핑 산화막(36) 내 상기 제2 금속 원소(도 2a 및 도 2b의 M)의 농도는 도핑 산화막(36)의 상면의 일 지점(P1)으로부터 멀어짐에 따라 실질적으로 일정하다가 감소할 수 있다. 금속 산화막(34)은 상기 제2 금속 원소를 포함하지 않을 수 있다. 예를 들어, 금속 산화막(34)은 상기 제2 금속 원소의 도핑 공정에서 상기 제2 금속 원소가 확산되지 않는 영역일 수 있다.
몇몇 실시예에서, 도핑 산화막(36) 내 상기 제2 금속 원소의 함량은 도핑 산화막(36) 내 상기 불순물 원소의 함량보다 클 수 있다.
몇몇 실시예에서, 도핑 산화막(36)은 약 0.5 원자% 이하의 상기 불순물 원소를 포함할 수 있다. 예를 들어, 도핑 산화막(36)에서 상기 불순물 원소의 함량은 약 0.01 원자% 내지 약 0.5 원자%일 수 있다. 바람직하게는, 상기 불순물 원소의 함량은 약 0.01 원자% 내지 약 0.3 원자%일 수 있다.
몇몇 실시예에서, 도핑 산화막(36) 내 상기 불순물 원소의 함량은 도핑 산화막(36)의 상면으로부터 멀어짐에 따라 일정하거나 또는 감소할 수 있다. 일례로, 도 2a 및 도 2b에 도시된 것처럼, 도핑 산화막(36) 내 상기 불순물 원소(도 2a 및 도 2b의 Si)의 농도는 도핑 산화막(36)의 상면의 일 지점(P1)으로부터 멀어짐에 따라 실질적으로 일정하다가 감소할 수 있다.
몇몇 실시예에서, 금속 산화막(34)의 적어도 일부는 상기 불순물 원소를 포함할 수 있다. 일례로, 도 2a에 도시된 것처럼, 도핑 산화막(36)에 인접하는 금속 산화막(34)의 일부는 상기 불순물 원소를 포함할 수 있다. 예를 들어, 상기 불순물 원소는 금속 산화막(34)까지 확산될 수 있다.
다른 몇몇 실시예에서, 도 2b에 도시된 것처럼, 금속 산화막(34)은 상기 불순물 원소(도 2b의 Si)를 포함하지 않을 수 있다. 예를 들어, 상기 불순물 원소는 금속 산화막(34)까지 확산되지 않을 수 있다.
커패시터 유전막(40)은 하부 전극(30) 상에 형성될 수 있다. 커패시터 유전막(40)은 하부 전극(30)과 상부 전극(50) 사이에 개재될 수 있다. 커패시터 유전막(40)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 실리콘 산화물보다 유전 상수가 큰 고유전율(high-k) 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 알루미늄 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 납 아연 니오브산염 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는, 커패시터 유전막(40)은 알루미늄 산화물, 지르코늄 산화물 및 하프늄 산화물 중 적어도 하나를 포함할 수 있다.
상부 전극(50)은 커패시터 유전막(40) 상에 형성될 수 있다. 상부 전극(50)은 예를 들어, 티타늄, 티타늄 질화물, 탄탈럼, 탄탈럼 질화물, 텅스텐, 텅스텐 질화물 및 루테늄 중 적어도 하나를 포함할 수 있다. 몇몇 실시예에서, 상부 전극(50)은 상기 제1 금속 원소를 포함할 수 있다. 일례로, 상부 전극(50)은 티타늄 질화물을 포함할 수 있다.
몇몇 실시예에 따른 커패시터 구조체(CS)는 도핑 산화막(36)을 구비함으로써 향상된 정전 용량을 갖는다. 예를 들어, 티타늄 산화물 등을 포함하는 금속 산화막(34)은 하부 전극(30)에 전압(예컨대, 음의 전압)이 인가될 때 공핍 영역(depletion region)을 형성하여 커패시터 구조체(CS)의 정전 용량(capacitance)을 저하시키는 원인이 된다. 그러나, 상술한 것처럼, 도핑 산화막(36)은 금속 산화막(34)과 커패시터 유전막(40) 사이에 개재되어, 금속 산화막(34)으로 인한 공핍 영역의 형성을 경감할 수 있다. 또한, 상술한 것처럼, 도핑 산화막(36)은 5족 내지 11족 및 15족 금속 원소들 중 적어도 하나를 포함할 수 있다. 이를 통해, 도핑 산화막(36) 상에 형성되는 커패시터 유전막(40)은 정방정계 결정 구조(tetragonal crystal system) 및 사방정계 결정 구조(orthorhombic crystal system)를 모두 포함함으로써 향상된 유전율을 가질 수 있다. 이에 따라, 정전 용량이 향상된 커패시터 구조체(CS)가 제공될 수 있다.
몇몇 실시예에 따른 커패시터 구조체(CS)에서, 도핑 산화막(36)은 상기 불순물 원소를 포함함으로써 금속 산화막(34)의 형성을 최소화함으로써 경감된 스트레스를 갖는다. 예를 들어, 전극막(32) 또는 금속 산화막(34)은 상기 제2 금속 원소가 도핑되는 과정에서 과도하게 산화되어 과도한 두께의 산화막을 형성할 수 있고, 이는 커패시터 구조체(CS)에 인가되는 스트레스를 증가시키는 원인이 된다. 그러나, 상술한 것처럼, 도핑 산화막(36)의 상기 불순물 원소는 상기 제2 금속 원소가 도핑되는 과정에서 금속 산화막(34)이 과도하게 산화되는 것을 방지할 수 있다. 이에 따라, 스트레스가 경감된 커패시터 구조체(CS)가 제공될 수 있다.
도 3은 몇몇 실시예에 따른 커패시터 구조체를 설명하기 위한 다른 예시적인 단면도이다.
도 3을 참조하면, 몇몇 실시예에 따른 커패시터 구조체(CS)에서, 하부 전극(30)은 전극막(32) 및 도핑 산화막(36)을 포함한다.
하부 전극(30)은 도 1을 이용하여 상술한 금속 산화막(34)을 포함하지 않을 수 있다. 예를 들어, 도핑 산화막(36)은 전극막(32) 바로 위에 형성될 수 있다. 전극막(32)과 도핑 산화막(36) 사이에 금속 산화막(34)이 개재되지 않는 것을 제외하고는, 커패시터 구조체(CS)는 도 1을 이용하여 상술한 것과 유사하므로 이하에서 자세한 설명은 생략한다.
도 1 내지 도 3을 이용하여 상술한 것과 달리, 몇몇 실시예에 따른 커패시터 구조체(CS)는 커패시터 유전막(40)과 상부 전극(50) 사이에 나이오븀(Nb)이 도핑된 티타늄 산화막(TiN)을 더 포함할 수 있다.
몇몇 실시예에 따른 커패시터 구조체(CS)는 기판(10) 및 하부 절연막(20) 상에 차례로 적층되는 제1 티타늄 질화막(제1 TiN막), 제1 티타늄 산화막(TiO막), 실리콘 산화막(SiO막), 제1 나이오븀 산화막(제1 NbO막), 하프늄 산화막(HfO막), ZAZA(ZrO2/Al2O3/ZrO2/Al2O3)막, 제2 티타늄 산화막(제2 TiO막) 및 제2 티타늄 질화막(제2 TiN막)을 포함할 수 있다.
몇몇 실시예에 따른 커패시터 구조체(CS)는 기판(10) 및 하부 절연막(20) 상에 차례로 적층되는 제1 티타늄 질화막(제1 TiN막), 제1 티타늄 산화막(제1 TiO막), 실리콘 산화막(SiO막), 제1 나이오븀 산화막(제1 NbO막), 하프늄 산화막(HfO막), ZAZA(ZrO2/Al2O3/ZrO2/Al2O3)막, 제2 티타늄 산화막(제2 TiO막), 나이오븀 산화막(제2 NbO) 및 티타늄 질화막(제2 TiN막)을 포함할 수 있다.
몇몇 실시예에서, 상기 제1 티타늄 산화막(제1 TiO막)의 두께는 상기 실리콘 산화막(SiO막)의 두께보다 작을 수 있다.
몇몇 실시예에서, 상기 제1 티타늄 산화막(제1 TiO막)의 두께는 상기 제1 나이오븀 산화막(제1 NbO막)의 두께보다 작을 수 있다.
몇몇 실시예에서, 상기 제1 티타늄 산화막(제1 TiO막)의 두께는 상기 실리콘 산화막(SiO막)의 두께 및 상기 제1 나이오븀 산화막(제1 NbO막)의 두께의 합보다 작을 수 있다.
이하에서, 도 1 내지 도 14를 참조하여, 예시적인 실시예들에 따른 반도체 메모리 장치를 설명한다.
도 4는 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 5는 도 4의 A-A를 따라 절단한 단면도이다. 도 6은 도 5의 R1 영역을 설명하기 위한 확대도이다. 도 7은 도 4의 B-B를 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 3을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 4 내지 도 7을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 제1 기판(100), 제1 소자 분리막(110), 베이스 절연막(120), 제1 도전 라인(130; BL), 다이렉트 콘택(DC), 스페이서 구조체(140), 제2 도전 라인(160; WL), 제1 게이트 유전막(162), 제1 커패시터 콘택(BC, LP) 및 제1 커패시터 구조체(190)를 포함한다.
제1 기판(100)은 베이스 기판과 에피층이 적층된 구조일 수 있으나, 이에 제한되는 것은 아니다. 제1 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, SOI(Semiconductor On Insulator) 기판일 수도 있다. 예시적으로, 이하에서 제1 기판(100)은 실리콘 기판인 것으로 설명한다.
제1 기판(100)은 제1 활성 영역(AR)을 포함할 수 있다. 제1 활성 영역(AR)은 서로 평행한 방향으로 연장되는 복수 개의 바 형태일 수 있다. 또한, 복수의 제1 활성 영역(AR)들 중 하나의 제1 활성 영역(AR)의 중심은 다른 하나의 제1 활성 영역(AR)의 말단부와 인접하도록 배치될 수 있다. 몇몇 실시예에서, 제1 활성 영역(AR)은 사선의 바(bar) 형태로 형성될 수 있다. 예를 들어, 도 4에 도시된 것처럼, 제1 활성 영역(AR)은 제1 방향(Y1) 및 제2 방향(X1)이 연장되는 평면에서, 제1 방향(Y1) 및 제2 방향(X1)과 다른 제3 방향으로 연장되는 바 형태일 수 있다. 제2 방향(X1)과 상기 제3 방향이 이루는 예각은 예를 들어, 60°일 수 있으나, 이에 제한되는 것은 아니다.
제1 활성 영역(AR)은 불순물을 포함하여 소스/드레인 영역으로 기능할 수 있다. 몇몇 실시예에서, 제1 활성 영역(AR)의 제1 부분(예컨대, 중심부)은 다이렉트 콘택(DC)에 의해 제1 도전 라인(130)과 접속될 수 있고, 제1 활성 영역(AR)의 제2 부분(에컨대, 양 단부)는 제1 커패시터 콘택(BC, LP)에 의해 제1 커패시터 구조체(190)와 접속될 수 있다.
제1 소자 분리막(110)은 복수의 제1 활성 영역(AR)들을 정의할 수 있다. 도 5 및 도 7에서, 제1 소자 분리막(110)의 측면은 경사를 갖는 것으로 도시되었으나, 이는 공정 상의 특징일 뿐이며 이에 제한되는 것은 아니다.
제1 소자 분리막(110)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 소자 분리막(110)은 한 종류의 절연성 물질로 이루어지는 단일막일 수도 있고, 여러 종류의 절연성 물질들의 조합으로 이루어지는 다중막일 수도 있다.
베이스 절연막(120)은 제1 기판(100) 및 제1 소자 분리막(110) 상에 형성될 수 있다. 몇몇 실시예에서, 베이스 절연막(120)은 다이렉트 콘택(DC) 및 매몰 콘택(BC)이 형성되지 않은 영역에서 제1 기판(100)의 상면 및 제1 소자 분리막(110)의 상면을 따라 연장될 수 있다.
베이스 절연막(120)은 단일막일 수 있으나, 도시된 것처럼 다중막일 수도 있다. 일례로, 베이스 절연막(120)은 제1 기판(100) 상에 차례로 적층되는 제1 절연막(122), 제2 절연막(124) 및 제3 절연막(126)을 포함할 수 있다. 제1 절연막(122)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 제2 절연막(124)은 제1 절연막(122)과 다른 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제2 절연막(124)은 실리콘 질화물을 포함할 수 있다. 제3 절연막(126)은 제2 절연막(124)보다 유전 상수(dielectric constant)가 작은 물질을 포함할 수 있다. 예를 들어, 제3 절연막(126)은 실리콘 산화물을 포함할 수 있다.
제1 도전 라인(130)은 제1 기판(100), 제1 소자 분리막(110) 및 베이스 절연막(120) 상에 형성될 수 있다. 제1 도전 라인(130)은 제1 활성 영역(AR) 및 제2 도전 라인(160)을 가로질러 제1 방향(Y1)으로 길게 연장될 수 있다. 예를 들어, 제1 도전 라인(130)은 제1 활성 영역(AR)을 비스듬하게 가로지르고, 제2 도전 라인(160)을 수직하게 가로지를 수 있다. 복수의 제1 도전 라인(130)들은 서로 이격되어 제2 방향(X1)을 따라 등간격으로 배열될 수 있다. 각각의 제1 도전 라인(130)들은 제1 활성 영역(AR)과 접속되어 몇몇 실시예에 따른 반도체 메모리 장치의 비트 라인(BL)으로 기능할 수 있다.
몇몇 실시예에서, 제1 도전 라인(130)은 제1 기판(100) 상에 차례로 적층되는 제1 서브 도전 패턴(132), 제2 서브 도전 패턴(134) 및 제3 서브 도전 패턴(136)을 포함할 수 있다. 제1 서브 도전 패턴(132), 제2 서브 도전 패턴(134) 및 제3 서브 도전 패턴(136)은 예를 들어, 각각 폴리실리콘, TiN, TiSiN, 텅스텐, 텅스텐 실리사이드 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 일례로, 제1 서브 도전 패턴(132)은 폴리실리콘을 포함할 수 있고, 제2 서브 도전 패턴(134)은 TiSiN을 포함할 수 있고, 제3 서브 도전 패턴(136)은 텅스텐을 포함할 수 있다.
몇몇 실시예에서, 제1 도전 라인(130) 상에 제1 비트 라인 캡핑 패턴(138) 및 제2 비트 라인 캡핑 패턴(139)이 차례로 형성될 수 있다. 제1 비트 라인 캡핑 패턴(138) 및 제2 비트 라인 캡핑 패턴(139)은 제1 도전 라인(130)의 상면을 따라 연장될 수 있다. 제1 비트 라인 캡핑 패턴(138) 및 제2 비트 라인 캡핑 패턴(139)은 실리콘 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
다이렉트 콘택(DC)은 제1 기판(100) 및 제1 소자 분리막(110) 상에 형성될 수 있다. 다이렉트 콘택(DC)은 베이스 절연막(120)을 관통하여 제1 기판(100)의 제1 활성 영역(AR)과 제1 도전 라인(130)을 연결할 수 있다. 예를 들어, 제1 기판(100)은 제1 콘택 트렌치(CT1)를 포함할 수 있다. 제1 콘택 트렌치(CT1)는 베이스 절연막(120)을 관통하여 제1 활성 영역(AR)의 제1 부분(예컨대, 중심부)을 노출시킬 수 있다. 다이렉트 콘택(DC)은 제1 콘택 트렌치(CT1) 내에 형성되어 제1 활성 영역(AR)의 상기 제1 부분과 제1 도전 라인(130)을 연결할 수 있다.
몇몇 실시예에서, 제1 콘택 트렌치(CT1)의 일부는 제1 소자 분리막(110)의 일부와 중첩될 수도 있다. 이에 따라, 제1 콘택 트렌치(CT1)는 제1 활성 영역(AR)의 일부뿐만 아니라 제1 소자 분리막(110)의 일부를 노출시킬 수도 있다.
몇몇 실시예에서, 다이렉트 콘택(DC)의 폭은 제1 콘택 트렌치(CT1)의 폭보다 작을 수 있다. 예를 들어, 다이렉트 콘택(DC)은 제1 콘택 트렌치(CT1)에 의해 노출되는 제1 기판(100)의 일부와만 접촉할 수 있다. 몇몇 실시예에서, 제1 도전 라인(130)의 폭 또한 제1 콘택 트렌치(CT1)의 폭보다 작을 수 있다. 예를 들어, 제1 도전 라인(130)의 폭은 다이렉트 콘택(DC)의 폭과 동일할 수 있다.
다이렉트 콘택(DC)은 도전성 물질을 포함할 수 있다. 이에 따라, 제1 도전 라인(130)은 제1 기판(100)의 제1 활성 영역(AR)과 전기적으로 접속될 수 있다. 다이렉트 콘택(DC)과 접속되는 제1 활성 영역(AR)의 제1 부분(예컨대, 중심부)은 제2 도전 라인(160)을 포함하는 반도체 소자의 제1 소스/드레인 영역으로 기능할 수 있다.
몇몇 실시예에서, 다이렉트 콘택(DC)은 제1 서브 도전 패턴(132)과 동일한 물질을 포함할 수 있다. 예를 들어, 다이렉트 콘택(DC)은 폴리실리콘을 포함할 수 있다. 그러나, 이는 예시적인 것일 뿐이며, 제조 공정에 따라 다이렉트 콘택(DC)은 제1 서브 도전 패턴(132)과 다른 물질을 포함할 수도 있다.
스페이서 구조체(140)는 제1 도전 라인(130)의 측면 상에 형성될 수 있다. 스페이서 구조체(140)는 제1 도전 라인(130)의 측면을 따라 연장될 수 있다. 예를 들어, 스페이서 구조체(140)는 제1 방향(Y1)으로 길게 연장될 수 있다.
몇몇 실시예에서, 스페이서 구조체(140)는 제1 스페이서(141), 제2 스페이서(142), 제3 스페이서(143), 제4 스페이서(144) 및 제5 스페이서(145)를 포함할 수 있다.
제1 스페이서(141)는 제1 도전 라인(130)의 측면을 따라 연장될 수 있다. 예를 들어, 제1 스페이서(141)는 제1 도전 라인(130), 제1 비트 라인 캡핑 패턴(138) 및 제2 비트 라인 캡핑 패턴(139)의 측면을 따라 연장될 수 있다. 제1 콘택 트렌치(CT1)가 형성된 영역에서, 제1 스페이서(141)는 제1 도전 라인(130)의 측면, 다이렉트 콘택(DC)의 측면 및 제1 콘택 트렌치(CT1)를 따라 연장될 수 있다. 몇몇 실시예에서, 제1 스페이서(141)는 제1 도전 라인(130) 및 다이렉트 콘택(DC)과 접촉할 수 있다. 제1 콘택 트렌치(CT1)가 형성되지 않은 영역에서, 제1 스페이서(141)는 제1 도전 라인(130)의 측면 및 베이스 절연막(120)의 상면을 따라 연장될 수 있다.
제2 스페이서(142)는 제1 콘택 트렌치(CT1) 내의 제1 스페이서(141) 상에 형성될 수 있다. 예를 들어, 제2 스페이서(142)는 제1 콘택 트렌치(CT1) 내에서 제1 스페이서(141)의 프로파일을 따라 연장될 수 있다.
제3 스페이서(143)는 제1 콘택 트렌치(CT1) 내의 제2 스페이서(142) 상에 형성될 수 있다. 제3 스페이서(143)는 제1 스페이서(141) 및 제2 스페이서(142)가 형성되고 남은 제1 콘택 트렌치(CT1)의 영역을 채울 수 있다.
제4 스페이서(144)는 제2 스페이서(142) 및 제3 스페이서(143) 상에 형성될 수 있다. 제4 스페이서(144)는 제1 도전 라인(130)의 측면의 적어도 일부를 따라 연장될 수 있다. 예를 들어, 제4 스페이서(144)는 제2 스페이서(142)가 형성되지 않은 제1 스페이서(141)의 측면을 따라 연장될 수 있다.
제5 스페이서(145)는 제3 스페이서(143) 상에 형성될 수 있다. 제5 스페이서(145)는 제1 도전 라인(130)의 측면의 적어도 일부를 따라 연장될 수 있다. 예를 들어, 제5 스페이서(145)는 제4 스페이서(144)의 측면을 따라 연장될 수 있다. 몇몇 실시예에서, 제5 스페이서(145)의 하면은 제4 스페이서(144)의 하면보다 낮게 형성될 수 있다. 예를 들어, 제5 스페이서(145)의 하부는 제3 스페이서(143) 내에 매립되는 형태일 수 있다.
제1 스페이서(141), 제2 스페이서(142), 제3 스페이서(143), 제4 스페이서(144) 및 제5 스페이서(145)는 각각 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 일례로, 제1 스페이서(141)는 실리콘 질화물을 포함할 수 있고, 제2 스페이서(142)는 실리콘 산화물을 포함할 수 있고, 제3 스페이서(143)는 실리콘 질화물을 포함할 수 있고, 제4 스페이서(144)는 실리콘 산화물을 포함할 수 있고, 제5 스페이서(145)는 실리콘 질화물을 포함할 수 있다.
몇몇 실시예에서, 스페이서 구조체(140)는 에어 스페이서를 포함할 수 있다. 에어 스페이서(140A)는 에어(air) 또는 보이드(void)로 이루어질 수 있다. 에어 스페이서(140A)는 실리콘 산화물보다 유전 상수가 작으므로, 몇몇 실시예에 따른 반도체 메모리 장치의 기생 커패시턴스를 효과적으로 감소시킬 수 있다. 일례로, 제4 스페이서(144)는 에어 스페이서일 수 있다.
제2 도전 라인(160)은 제1 기판(100), 제1 소자 분리막(110) 상에 형성될 수 있다. 제2 도전 라인(160)은 제1 활성 영역(AR) 및 제1 도전 라인(130)을 가로질러 제2 방향(X1)으로 길게 연장될 수 있다. 예를 들어, 제2 도전 라인(160)은 제1 활성 영역(AR)을 비스듬하게 가로지르고, 제1 도전 라인(130)을 수직하게 가로지를 수 있다. 복수의 제2 도전 라인(160)들은 서로 이격되어 제1 방향(Y1)을 따라 등간격으로 배열될 수 있다. 각각의 제2 도전 라인(160)들은 다이렉트 콘택(DC)과 매몰 콘택(BC) 사이에 개재되어 몇몇 실시예에 따른 반도체 메모리 장치의 워드 라인(WL)으로 기능할 수 있다.
몇몇 실시예에서, 제2 도전 라인(160)은 제1 기판(100) 상에 차례로 적층되는 제4 서브 도전 패턴(164) 및 제5 서브 도전 패턴(166)을 포함할 수 있다. 제4 서브 도전 패턴(164) 및 제5 서브 도전 패턴(166)은 예를 들어, 각각 금속, 폴리실리콘 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 유전막(162)은 제1 기판(100)과 제2 도전 라인(160) 사이에 개재될 수 있다. 제1 게이트 유전막(162)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수가 큰 고유전율(high-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제2 도전 라인(160) 상에 워드 라인 캡핑 패턴(168)이 형성될 수 있다. 워드 라인 캡핑 패턴(168)은 실리콘 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에 따른 반도체 메모리 장치는 매립 채널 트랜지스터(buried channel array transistor; BCAT)를 포함하는 메모리 장치일 수 있다. 상기 매립 채널 트랜지스터는, 게이트 전극(예컨대, 제2 도전 라인(160))이 제1 기판(100) 내에 매립되는 구조를 지칭할 수 있다. 예를 들어, 제1 기판(100)은 제2 방향(X1)으로 연장되는 워드 라인 트렌치(WT)를 포함할 수 있다. 제1 게이트 유전막(162)은 워드 라인 트렌치(WT)의 프로파일을 따라 연장될 수 있다. 제2 도전 라인(160)은 제1 게이트 유전막(162) 상에서 워드 라인 트렌치(WT)의 일부를 채울 수 있다. 워드 라인 캡핑 패턴(168)은 제2 도전 라인(160) 상에서 워드 라인 트렌치(WT)의 다른 일부를 채울 수 있다. 이러한 경우에, 제2 도전 라인(160)의 상면은 제1 기판(100)의 상면보다 낮게 형성될 수 있다.
제1 커패시터 콘택(BC, LP)은 제1 기판(100) 및 제1 소자 분리막(110) 상에 형성될 수 있다. 제1 커패시터 콘택(BC, LP)은 베이스 절연막(120)을 관통하여 제1 기판(100)의 제1 활성 영역(AR)과 제1 커패시터 구조체(190)를 연결할 수 있다. 몇몇 실시예에서, 제1 커패시터 콘택(BC, LP)은 매몰 콘택(BC) 및 랜딩 패드(LP)를 포함할 수 있다.
매몰 콘택(BC)은 베이스 절연막(120)을 관통하여 제1 기판(100)의 제1 활성 영역(AR)과 랜딩 패드(LP)를 연결할 수 있다. 예를 들어, 제1 기판(100)은 제2 콘택 트렌치(CT2)를 포함할 수 있다. 제2 콘택 트렌치(CT2)는 베이스 절연막(120)을 관통하여 제1 활성 영역(AR)의 제2 부분(예컨대, 양 단부)을 노출시킬 수 있다. 매몰 콘택(BC)은 제2 콘택 트렌치(CT2) 내에 형성되어 제1 활성 영역(AR)의 상기 제2 부분과 랜딩 패드(LP)를 연결할 수 있다.
몇몇 실시예에서, 제2 콘택 트렌치(CT2)의 일부는 제1 소자 분리막(110)의 일부와 중첩될 수도 있다. 이에 따라, 제2 콘택 트렌치(CT2)는 제1 활성 영역(AR)의 일부뿐만 아니라 제1 소자 분리막(110)의 일부를 노출시킬 수도 있다.
매몰 콘택(BC)은 스페이서 구조체(140)의 측면 상에 형성될 수 있다. 매몰 콘택(BC)은 스페이서 구조체(140)에 의해 제1 도전 라인(130)으로부터 이격될 수 있다. 몇몇 실시예에서, 매몰 콘택(BC)의 상면은 제2 비트 라인 캡핑 패턴(139)의 상면보다 낮게 형성될 수 있다.
매몰 콘택(BC)은 서로 이격되는 복수의 고립 영역들을 형성할 수 있다. 예를 들어, 도 4에 도시된 것처럼, 복수의 매몰 콘택(BC)들은 복수의 제1 도전 라인(130)들 사이 및 복수의 제2 도전 라인(160)들 사이에 개재될 수 있다. 몇몇 실시예에서, 복수의 매몰 콘택(BC)들은 행렬(matrix) 형태로 배열될 수 있다.
매몰 콘택(BC)은 도전성 물질을 포함할 수 있다. 이에 따라, 매몰 콘택(BC)은 제1 기판(100)의 제1 활성 영역(AR)과 전기적으로 접속될 수 있다. 매몰 콘택(BC)과 접속되는 제1 활성 영역(AR)의 제2 부분(예컨대, 양 단부)은 제2 도전 라인(160)을 포함하는 반도체 소자의 제2 소스/드레인 영역으로 기능할 수 있다. 매몰 콘택(BC)은 예를 들어, 폴리실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
랜딩 패드(LP)는 매몰 콘택(BC) 상에 형성될 수 있다. 랜딩 패드(LP)는 매몰 콘택(BC)과 중첩되도록 배치될 수 있다. 여기서, 중첩이란, 제1 기판(100)의 상면과 수직하는 제1 수직 방향(Z1)에서 중첩됨을 의미한다. 랜딩 패드(LP)는 매몰 콘택(BC)의 상면과 접속되어 제1 활성 영역(AR)과 제1 커패시터 구조체(190)를 연결할 수 있다.
몇몇 실시예에서, 랜딩 패드(LP)는 매몰 콘택(BC)의 일부 및 제1 도전 라인(130)의 일부와 중첩되도록 배치될 수 있다. 예를 들어, 랜딩 패드(LP)는 매몰 콘택(BC)의 일부 및 제2 비트 라인 캡핑 패턴(139)의 일부와 중첩될 수 있다. 몇몇 실시예에서, 랜딩 패드(LP)의 상면은 제2 비트 라인 캡핑 패턴(139)의 상면보다 높게 형성될 수 있다. 이러한 경우에, 랜딩 패드(LP)는 제2 비트 라인 캡핑 패턴(139)의 상면의 일부를 덮을 수 있다.
랜딩 패드(LP)는 서로 이격되는 복수의 고립 영역들을 형성할 수 있다. 예를 들어, 도 4에 도시된 것처럼, 복수의 랜딩 패드(LP)들을 정의하는 패드 트렌치(PT)가 형성될 수 있다. 몇몇 실시예에서, 패드 트렌치(PT)의 일부는 제2 비트 라인 캡핑 패턴(139)의 일부를 노출시킬 수 있다. 예를 들어, 패드 트렌치(PT)의 하면은 제2 비트 라인 캡핑 패턴(139)의 상면보다 낮게 형성될 수 있다. 이러한 경우에, 복수의 랜딩 패드(LP)들은 제2 비트 라인 캡핑 패턴(139) 및 패드 트렌치(PT)에 의해 서로 분리될 수 있다. 몇몇 실시예에서, 복수의 랜딩 패드(LP)들은 벌집(honeycomb) 형태로 배열될 수 있다.
랜딩 패드(LP)는 도전성 물질을 포함할 수 있다. 이에 따라, 랜딩 패드(LP)는 매몰 콘택(BC)과 전기적으로 접속될 수 있다. 랜딩 패드(LP)는 예를 들어, 텅스텐(W)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 패드 트렌치(PT)를 채우는 제1 상부 절연막(180)이 형성될 수 있다. 제1 상부 절연막(180)은 랜딩 패드(LP) 및 제2 비트 라인 캡핑 패턴(139) 상에 형성될 수 있다. 이에 따라, 제1 상부 절연막(180)은 복수의 고립 영역들을 형성하는 랜딩 패드(LP)를 정의할 수 있다.
제1 상부 절연막(180)은 절연성 물질을 포함할 수 있다. 이에 따라, 복수의 랜딩 패드(LP)들은 서로 전기적으로 분리될 수 있다. 제1 상부 절연막(180)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 실리콘 산화물보다 유전 상수가 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 커패시터 구조체(190)는 제1 상부 절연막(180) 및 제1 커패시터 콘택(BC, LP) 상에 배치될 수 있다. 제1 커패시터 구조체(190)는 제1 커패시터 콘택(BC, LP)의 상면과 접속될 수 있다. 예를 들어, 제1 상부 절연막(180)은 랜딩 패드(LP)의 상면의 적어도 일부를 노출시키도록 패터닝될 수 있다. 제1 커패시터 구조체(190)는 제1 상부 절연막(180)에 의해 노출된 랜딩 패드(LP)의 상면의 일부와 접속될 수 있다. 이에 따라, 제1 커패시터 구조체(190)는 제1 커패시터 콘택(BC, LP)을 통해 제1 활성 영역(AR)의 제2 부분(예컨대, 양 단부)과 전기적으로 접속될 수 있다. 제1 커패시터 구조체(190)는 제1 도전 라인(130) 및 제2 도전 라인(160)에 의해 제어되어 데이터를 저장할 수 있다. 몇몇 실시예에서, 복수의 제1 커패시터 구조체(190)들은 벌집(honeycomb) 형태로 배열될 수 있다.
제1 커패시터 구조체(190)는 제1 하부 전극(192), 제1 커패시터 유전막(194) 및 제1 상부 전극(196)을 포함할 수 있다. 제1 커패시터 구조체(190)는 제1 하부 전극(192) 및 제1 상부 전극(196) 사이에 발생된 전위차를 이용하여 제1 커패시터 유전막(194) 내에 전하를 저장할 수 있다.
제1 하부 전극(192)은 제1 커패시터 콘택(BC, LP)과 접속될 수 있다. 예를 들어, 제1 하부 전극(192)은 제1 상부 절연막(180)에 의해 노출된 랜딩 패드(LP)의 상면의 일부와 접속될 수 있다. 도 5 및 도 7에서, 제1 하부 전극(192)은 랜딩 패드(LP)의 상면으로부터 제1 수직 방향(Z1)으로 연장되는 필라(pillar) 형태인 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 제1 하부 전극(192)은 랜딩 패드(LP)의 상면으로부터 제1 수직 방향(Z1)으로 연장되는 실린더(cylinder) 형태일 수도 있다.
제1 커패시터 유전막(194)은 제1 하부 전극(192) 상에 형성될 수 있다. 몇몇 실시예에서, 제1 커패시터 유전막(194)은 제1 하부 전극(192)의 측면 및 상면의 프로파일 및 제1 상부 절연막(180)의 상면의 프로파일을 따라 연장될 수 있다.
제1 상부 전극(196)은 제1 커패시터 유전막(194) 상에 형성될 수 있다. 도 5 및 도 7에서, 제1 상부 전극(196)은 인접하는 제1 커패시터 구조체(190)들 사이의 영역을 채우는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 제1 상부 전극(196)은 제1 커패시터 유전막(194)의 프로파일을 따라 연장될 수도 있다.
제1 하부 전극(192), 제1 커패시터 유전막(194) 및 제1 상부 전극(196)은 각각 도 1 내지 도 3을 이용하여 상술한 하부 전극(30), 커패시터 유전막(40) 및 상부 전극(50)에 대응될 수 있다. 예를 들어, 도 6에 도시된 것처럼, 제1 하부 전극(192)은 차례로 적층되는 전극막(32), 금속 산화막(34) 및 도핑 산화막(36)을 포함할 수 있다. 따라서, 이하에서 자세한 설명은 생략한다.
이를 통해, 향상된 정전 용량 및 경감된 스트레스를 갖는 제1 커패시터 구조체(190)를 포함하는 반도체 메모리 장치가 제공될 수 있다.
도 8은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 다른 예시적인 레이아웃도이다. 도 9는 도 8의 반도체 메모리 장치를 설명하기 위한 사시도이다. 도 10은 도 8의 C-C를 따라 절단한 단면도이다. 도 11은 도 10의 R2 영역을 설명하기 위한 확대도이다. 도 12는 도 8의 D-D를 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 3을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 8 내지 도 12를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 제2 기판(210), 제3 도전 라인(220), 채널층(230), 제4 도전 라인(240), 제2 게이트 유전막(250) 및 제2 커패시터 구조체(290)를 포함한다. 몇몇 실시예에 따른 반도체 메모리 장치는 수직 채널 트랜지스터(vertical channel transistor; VCT)를 포함하는 메모리 장치일 수 있다. 상기 수직 채널 트랜지스터는, 채널층(예컨대, 채널층(230))의 채널 길이가 제2 기판(210)의 상면과 수직하는 제2 수직 방향(Z2)으로 연장되는 구조를 지칭할 수 있다.
제2 기판(210) 상에는 제1 하부 절연막(212)이 배치될 수 있고, 제1 하부 절연막(212) 상에 복수의 제3 도전 라인(220)들이 제5 방향(X2)으로 서로 이격되고 제4 방향(Y2)으로 각각 연장될 수 있다. 제1 하부 절연막(212) 상에는 복수의 제1 절연 패턴(222)이 복수의 제3 도전 라인(220) 사이의 공간을 채우도록 배치될 수 있다. 복수의 제1 절연 패턴(222)은 제4 방향(Y2)으로 연장될 수 있고, 복수의 제1 절연 패턴(222)의 상면은 복수의 제3 도전 라인(220)의 상면과 동일 레벨에 배치될 수 있다. 각각의 제3 도전 라인(220)들은 몇몇 실시예에 따른 반도체 메모리 장치의 비트 라인(BL)으로 기능할 수 있다.
몇몇 실시예에서, 복수의 제3 도전 라인(220)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 복수의 제3 도전 라인(220)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 복수의 제3 도전 라인(220)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 몇몇 실시예에서, 복수의 제3 도전 라인(220)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
채널층(230)은 복수의 제3 도전 라인(220) 상에서 제4 방향(Y2) 및 제5 방향(X2)으로 이격되어 배치되는 행렬(matrix) 형태로 배열될 수 있다. 채널층(230)은 제5 방향(X2)에 따른 제1 폭과 제2 수직 방향(Z2)에 따른 제1 높이를 가질 수 있고, 제1 높이가 제1 폭보다 더 클 수 있다. 예를 들어, 상기 제1 높이는 상기 제1 폭의 약 2 내지 10배일 수 있으나, 이에 제한되는 것은 아니다. 채널층(230)의 하부(lower portion)는 제1 소스/드레인 영역(도시 생략)으로 기능하고, 채널층(230)의 상부(upper portion)는 제2 소스/드레인 영역(도시 생략)으로 기능하며, 상기 제1 소스/드레인 영역과 제2 소스/드레인 영역 사이의 상기 채널층(230)은 채널 영역(도시 생략)으로 기능할 수 있다.
몇몇 실시예에서, 채널층(230)은 산화물 반도체, 예를 들어, InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO 또는 이들의 조합을 포함할 수 있다. 채널층(230)은 상기 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 몇몇 실시예에서, 채널층(230)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(230)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(230)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다. 예를 들어, 채널층(230)은 다결정 또는 비정질일 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 채널층(230)은 2차원 반도체 물질, 예를 들어, 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
제4 도전 라인(240)은 채널층(230)의 양 측벽 상에서 제5 방향(X2)으로 연장될 수 있다. 복수의 제4 도전 라인(240)들은 제4 방향(Y2)으로 서로 이격되고 제5 방향(X2)으로 각각 연장될 수 있다. 각각의 제4 도전 라인(240)들은 몇몇 실시예에 따른 반도체 메모리 장치의 워드 라인(WL)으로 기능할 수 있다.
몇몇 실시예에서, 제4 도전 라인(240)은 채널층(230)의 제1 측벽과 마주보는 제1 서브 게이트 전극(240P1)과, 채널층(230)의 제1 측벽에 반대되는 제2 측벽과 마주보는 제2 서브 게이트 전극(240P2)을 포함할 수 있다. 제1 서브 게이트 전극(240P1)과 제2 서브 게이트 전극(240P2) 사이에 하나의 채널층(230)이 배치됨에 따라, 몇몇 실시예에 따른 반도체 메모리 장치는 듀얼 게이트 트랜지스터 구조를 가질 수 있다. 그러나, 이는 예시적인 것일 뿐이며, 제2 서브 게이트 전극(240P2)이 생략되고 채널층(230)의 제1 측벽과 마주보는 제1 서브 게이트 전극(240P1)만이 형성되어 싱글 게이트 트랜지스터 구조가 구현될 수도 있다.
제4 도전 라인(240)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제4 도전 라인(240)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제2 게이트 유전막(250)은 채널층(230)의 측벽을 둘러싸며, 채널층(230)과 제4 도전 라인(240) 사이에 개재될 수 있다. 예를 들어, 도 8에 도시된 것처럼, 채널층(230)의 전체 측벽이 제2 게이트 유전막(250)에 의해 둘러싸일 수 있고, 제4 도전 라인(240)의 측벽 일부분이 제2 게이트 유전막(250)과 접촉할 수 있다. 다른 몇몇 실시예에서, 제2 게이트 유전막(250)은 제4 도전 라인(240)의 연장 방향(즉, 제5 방향(X2))으로 연장되고, 채널층(230)의 측벽들 중 제4 도전 라인(240)과 마주보는 두 측벽들만이 제2 게이트 유전막(250)과 접촉할 수도 있다.
몇몇 실시예에서, 제2 게이트 유전막(250)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들어, 제2 게이트 유전막(250)으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
복수의 제1 절연 패턴(222) 상에는 복수의 제2 절연 패턴(232)이 제4 방향(Y2)을 따라 연장될 수 있고, 복수의 제2 절연 패턴(232) 중 인접한 2개의 제2 절연 패턴(232)들 사이에 채널층(230)이 배치될 수 있다. 또한 인접한 2개의 제2 절연 패턴(232)들 사이에서, 2개의 인접한 채널층(230) 사이의 공간에 제1 매립층(234) 및 제2 매립층(236)이 배치될 수 있다. 제1 매립층(234)은 2개의 인접한 채널층(230) 사이의 공간의 하부에 배치되고, 제2 매립층(236)은 제1 매립층(234) 상에서 2개의 인접한 채널층(230) 사이의 공간의 나머지를 채우도록 형성될 수 있다. 제2 매립층(236)의 상면은 채널층(230)의 상면과 동일한 레벨에 배치되며, 제2 매립층(236)은 제4 도전 라인(240)의 상면을 덮을 수 있다. 이와는 달리, 복수의 제2 절연 패턴(232)이 복수의 제1 절연 패턴(222)과 연속적인 물질층으로 형성되거나, 제2 매립층(236)이 제1 매립층(234)과 연속적인 물질층으로 형성될 수도 있다.
채널층(230) 상에는 제2 커패시터 콘택(260)이 배치될 수 있다. 제2 커패시터 콘택(260)은 채널층(230)과 수직 중첩되도록 배치되고, 제4 방향(Y2) 및 제5 방향(X2)으로 이격되어 배치되는 행령(matrix) 형태로 배열될 수 있다. 제2 커패시터 콘택(260)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
제2 상부 절연막(262)은 복수의 제2 절연 패턴(232)과 제2 매립층(236) 상에서 제2 커패시터 콘택(260)의 측벽을 둘러쌀 수 있다. 제2 상부 절연막(262) 상에는 식각 정지막(270)이 배치되고, 식각 정지막(270) 상에 제2 커패시터 구조체(290)가 배치될 수 있다. 제2 커패시터 구조체(290)는 제2 하부 전극(292), 제2 커패시터 유전막(294), 및 제2 상부 전극(296)을 포함할 수 있다.
제2 하부 전극(292)은 식각 정지막(270)을 관통하여 제2 커패시터 콘택(260)의 상면에 전기적으로 연결될 수 있다. 제2 하부 전극(292)은 제2 수직 방향(Z2)으로 연장되는 필라(pillar) 형태로 형성될 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제2 하부 전극(292)은 제2 커패시터 콘택(260)과 수직 중첩되도록 배치되고, 제4 방향(Y2) 및 제5 방향(X2)으로 이격되어 배치되는 행렬(matrix) 형태로 배열될 수 있다. 이와는 달리, 제2 커패시터 콘택(260)과 제2 하부 전극(292) 사이에 랜딩 패드(도시 생략)가 더 배치되어 제2 하부 전극(292)은 벌집(honeycomb) 형태로 배열될 수도 있다.
제2 하부 전극(292), 제2 커패시터 유전막(294), 및 제2 상부 전극(296)은 각각 도 1 내지 도 3을 이용하여 상술한 하부 전극(30), 커패시터 유전막(40) 및 상부 전극(50)에 대응될 수 있다. 예를 들어, 도 11에 도시된 것처럼, 제2 하부 전극(292)은 차례로 적층되는 전극막(32), 금속 산화막(34) 및 도핑 산화막(36)을 포함할 수 있다. 따라서, 이하에서 자세한 설명은 생략한다.
이를 통해, 향상된 정전 용량 및 경감된 스트레스를 갖는 제2 커패시터 구조체(290)를 포함하는 반도체 메모리 장치가 제공될 수 있다.
도 13은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 또 다른 예시적인 레이아웃도이다. 도 14는 도 13의 반도체 메모리 장치를 설명하기 위한 사시도이다. 설명의 편의를 위해, 도 1 내지 도 3을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 13 및 도 14를 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치는 제3 기판(310), 제5 도전 라인(320), 채널 구조체(330), 콘택 게이트 전극(340), 제6 도전 라인(342) 및 제3 커패시터 구조체(390)를 포함할 수 있다. 몇몇 실시예에 따른 반도체 메모리 장치는 수직 채널 트랜지스터(VCT)를 포함하는 메모리 장치일 수 있다. 상기 수직 채널 트랜지스터는, 채널층(예컨대, 채널 구조체(330))의 채널 길이가 제3 기판(310)의 상면과 수직하는 제3 수직 방향(Z3)으로 연장되는 구조를 지칭할 수 있다.
제3 기판(310)에는 제2 소자 분리막(312) 및 제3 소자 분리막(314)에 의해 복수의 제2 활성 영역(AC)이 정의될 수 있다. 채널 구조체(330)는 각각의 제2 활성 영역(AC) 내에 배치될 수 있다. 몇몇 실시예에서, 채널 구조체(330)는 각각 제3 수직 방향(Z3)으로 연장되는 제1 활성 필라(330P1) 및 제2 활성 필라(330P2)와, 제1 활성 필라(330P1)의 하부와 제2 활성 필라(330P2)의 하부에 연결되는 연결부(330L)를 포함할 수 있다. 연결부(330L) 내에 제1 소스/드레인 영역(SD1)이 배치될 수 있고, 제1 및 제2 활성 필라(230A1, 230A2)의 상부에 제2 소스/드레인 영역(SD2)이 배치될 수 있다. 제1 활성 필라(330P1) 및 제2 활성 필라(330P2)는 각각 독립적인 단위 메모리 셀을 구성할 수 있다.
제5 도전 라인(320)은 복수의 제2 활성 영역(AC)들 각각과 교차하는 방향, 예를 들어, 제6 방향(Y3)으로 연장될 수 있다. 복수의 제5 도전 라인(320)들은 제7 방향(X3)으로 서로 이격되고 제6 방향(Y3)으로 각각 연장될 수 있다. 복수의 제5 도전 라인(320)들 중 하나의 제5 도전 라인(320)은 제1 활성 필라(330P1) 및 제2 활성 필라(330P2) 사이에서 연결부(330L) 상에 배치될 수 있다. 또한, 상기 하나의 제5 도전 라인(320)은 제1 소스/드레인 영역(SD1) 상에 배치될 수 있다. 상기 하나의 제5 도전 라인(320)에 인접한 다른 하나의 제5 도전 라인(320)은 두 개의 채널 구조체(330)들 사이에 배치될 수 있다. 복수의 제5 도전 라인(320)들 중 하나의 제5 도전 라인(320)은, 상기 하나의 제5 도전 라인(320) 양 측에 배치되는 제1 활성 필라(330P1)와 제2 활성 필라(330P2)가 구성하는 2개의 단위 메모리 셀들에 포함되는 공통 비트 라인(BL)으로 기능할 수 있다.
제6 방향(Y3)으로 인접한 2개의 채널 구조체(330)들 사이에는 하나의 콘택 게이트 전극(340)이 배치될 수 있다. 예를 들어, 하나의 채널 구조체(330)에 포함되는 제1 활성 필라(330P1)와 이에 인접한 채널 구조체(330)의 제2 활성 필라(330P2) 사이에는 콘택 게이트 전극(340)이 배치될 수 있고, 하나의 콘택 게이트 전극(340)은 그 양 측벽 상에 배치되는 제1 활성 필라(330P1)와 제2 활성 필라(330P2)에 의해 공유될 수 있다. 콘택 게이트 전극(340)과 제1 활성 필라(330P1) 사이 및 콘택 게이트 전극(340)과 제2 활성 필라(330P2) 사이에는 게이트 절연층(250A)이 배치될 수 있다.
제6 도전 라인(342)은 콘택 게이트 전극(340)의 상면 상에서 제7 방향(X3)으로 연장될 수 있다. 복수의 제6 도전 라인(342)들은 제6 방향(Y3)으로 서로 이격되고 제7 방향(X3)으로 각각 연장될 수 있다. 각각의 제6 도전 라인(342)들은 몇몇 실시예에 따른 반도체 메모리 장치의 워드 라인(WL)으로 기능할 수 있다.
채널 구조체(330) 상에는 제3 커패시터 콘택(360)이 배치될 수 있다. 제3 커패시터 콘택(360)은 제2 소스/드레인 영역(SD2) 상에 배치될 수 있고, 제3 커패시터 콘택(360) 상에 제3 커패시터 구조체(390)가 배치될 수 있다. 제3 커패시터 구조체(390)는 제3 하부 전극(392), 제3 커패시터 유전막(도시 생략), 및 제3 상부 전극(도시 생략)을 포함할 수 있다.
제3 커패시터 구조체(390)는 도 1 내지 도 3을 이용하여 상술한 커패시터 구조체(CS)에 대응될 수 있다. 따라서, 이하에서 자세한 설명은 생략한다.
이를 통해, 향상된 정전 용량 및 경감된 스트레스를 갖는 제3 커패시터 구조체(390)를 포함하는 반도체 메모리 장치가 제공될 수 있다.
이하에서, 도 1 내지 도 3 및 도 15 내지 도 21을 참조하여, 예시적인 실시예들에 따른 커패시터 구조체를 설명한다.
도 15 내지 도 21은 몇몇 실시예에 따른 커패시터 구조체의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 3을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 15를 참조하면, 기판(10) 상에 하부 절연막(20) 및 전극막(32)을 형성한다.
하부 절연막(20)은 기판(10) 상에 형성될 수 있다. 하부 절연막(20)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 실리콘 산화물보다 유전 상수가 작은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있다.
전극막(32)은 하부 절연막(20) 상에 형성될 수 있다. 전극막(32)은 제1 금속 원소를 포함할 수 있다. 상기 제1 금속 원소는 예를 들어, 티타늄(Ti), 탄탈럼(Ta), 텅스텐(W), 루테늄(Ru) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 전극막(32)은 상기 제1 금속 원소의 질화물을 포함할 수 있다.
도 16을 참조하면, 전극막(32) 상에 금속 산화막(34)을 형성한다.
금속 산화막(34)은 전극막(32)을 덮을 수 있다. 금속 산화막(34)은 상기 제1 금속 원소의 산화물을 포함할 수 있다. 금속 산화막(34)은 전극막(32)에 대한 산화 공정에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다. 또는, 금속 산화막(34)은 전극막(32)의 자연 산화막일 수도 있다.
몇몇 실시예에서, 금속 산화막(34)을 형성하는 것은 전극막(32)에 대한 저온 산화 공정을 수행하는 것을 포함할 수 있다. 상기 저온 산화 공정은 예를 들어, 상온 내지 200 ℃ 이하의 온도에서 수행될 수 있다.
도 17을 참조하면, 금속 산화막(34) 상에 블로킹막(60)을 형성한다.
블로킹막(60)은 금속 산화막(34)을 덮을 수 있다. 블로킹막(60)은 불순물 원소를 포함할 수 있다. 상기 불순물 원소는 실리콘(Si), 알루미늄(Al), 지르코늄(Zr) 및 하프늄(Hf) 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 블로킹막(60)은 상기 불순물 원소의 산화물을 포함할 수 있다. 예를 들어, 블로킹막(60)은 실리콘 산화물, 알루미늄 산화물, 지르코늄 산화물 및 하프늄 산화물 중 적어도 하나를 포함할 수 있다. 블로킹막(60)은 단일막인 것만이 도시되었으나, 이는 예시적인 것일 뿐이며, 블로킹막(60)은 다중막일 수도 있다.
블로킹막(60)을 형성하는 것은 예를 들어, 화학적 기상 증착(chemical vapor deposition; CVD) 공정 또는 원자층 기상 증착(atomic layer deposition; ALD) 공정에 의해 형성될 수 있다. 일례로, 블로킹막(60)이 실리콘 산화물을 포함하는 경우에, 블로킹막(60)은 실리콘 전구체(Si precursor)를 이용하는 화학적 기상 증착(CVD) 공정 또는 원자층 기상 증착(ALD) 공정에 의해 형성될 수 있다.
도 18을 참조하면, 블로킹막(60) 상에 도펀트막(70)을 형성한다.
도펀트막(70)은 블로킹막(60)을 덮을 수 있다. 도펀트막(70)은 제2 금속 원소를 포함할 수 있다. 예를 들어, 도펀트막(70)은 상기 제2 금속 원소, 상기 제2 금속 원소의 산화물 또는 상기 제2 금속 원소의 질화물을 포함할 수 있다. 도펀트막(70)을 형성하는 것은 예를 들어, 증착 공정(예컨대, 화학적 기상 증착(CVD) 공정 또는 원자층 기상 증착(ALD) 공정)에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 상기 제2 금속 원소는 5족 내지 11족 및 15족 금속 원소들 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 제2 금속 원소는 안티모니(Sb), 몰리브데넘(Mo), 코발트(Co), 나이오븀(Nb), 구리(Cu), 니켈(Ni) 및 탄탈럼(Ta) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에 따른 커패시터 구조체의 제조 방법에서, 블로킹막(60)의 상기 불순물 원소는 도펀트막(70)을 형성하는 과정에서 전극막(32) 또는 금속 산화막(34)이 과도하게 산화되는 것을 방지할 수 있다. 예를 들어, 티타늄 산화물 등을 포함하는 금속 산화막(34)은 산소 원자(O)가 확산되기 용이한 그레인(grain) 구조를 갖는다. 또한, 예를 들어, 도펀트막(70)을 형성하기 위해 이용되는 오존 반응물(O3 reactant)은 전극막(32) 또는 금속 산화막(34)을 과도하게 산화시키는 원인이 된다. 그러나, 상술한 것처럼, 블로킹막(60)은 금속 산화막(34)과 도펀트막(70) 사이에 개재되어, 금속 산화막(34)이 과도하게 산화되는 것을 방지할 수 있다. 예를 들어, 블로킹막(60)의 상기 불순물 원자는 산소 원자(O)와 강한 결합력을 갖거나 산소 원자(O)가 금속 산화막(34)으로 확산되는 것을 방지할 수 있다.
도 19를 참조하면, 열처리 공정(HT)을 수행한다.
열처리 공정(HT)은 예를 들어, 어닐링(annealing) 공정을 포함할 수 있다. 몇몇 실시예에서, 열처리 공정(HT)은 약 200 ℃ 이상의 온도에서 수행될 수 있다. 예를 들어, 열처리 공정(HT)은 약 200 ℃ 내지 약 700℃의 온도에서 수행되는 어닐링 공정을 포함할 수 있다.
열처리 공정(HT)을 통해, 도펀트막(70)의 상기 제2 금속 원소의 적어도 일부는 블로킹막(60)을 거쳐 금속 산화막(34)으로 확산될 수 있다. 이에 따라, 도 20을 참조하면, 상기 제2 금속 원소가 도핑된 도핑 산화막(36)이 형성될 수 있다. 일례로, 전극막(32)과 블로킹막(60) 사이에 상기 제2 금속 원소가 도핑된 티타늄 산화물을 포함하는 도핑 산화막(36)이 형성될 수 있다.
몇몇 실시예에서, 도핑 산화막(36)은 블로킹막(60)의 상기 불순물 원소를 더 포함할 수 있다. 예를 들어, 열처리 공정(HT)을 통해, 블로킹막(60)의 상기 불순물 원소(예컨대, 실리콘(Si))의 적어도 일부는 금속 산화막(34)으로 확산될 수 있다. 이러한 경우에, 상기 불순물 원소의 적어도 일부는 형성되는 도핑 산화막(36) 내에 잔류할 수 있다. 또는, 열처리 공정(HT)을 통해, 금속 산화막(34)의 상기 제1 금속 원소의 적어도 일부는 블로킹막(60)으로 확산되어 도핑 산화막(36)의 일부를 구성할 수 있다. 이를 통해, 일례로, 전극막(32)과 블로킹막(60) 사이에 상기 제2 금속 원소 및 실리콘(Si)이 도핑된 티타늄 산화물을 포함하는 도핑 산화막(36)이 형성될 수 있다.
몇몇 실시예에서, 도펀트막(70)의 상기 제2 금속 원소의 적어도 일부는 블로킹막(60)을 거쳐 금속 산화막(34)의 하면까지 확산될 수 있다. 이러한 경우에, 도 3을 이용하여 상술한 도핑 산화막(36)이 형성될 수 있다.
도 21을 참조하면, 블로킹막(60) 및 도펀트막(70)을 제거한다.
블로킹막(60) 및 도펀트막(70)이 제거됨에 따라 도핑 산화막(36)이 노출될 수 있다. 블로킹막(60) 및 도펀트막(70)을 제거하는 것은 예를 들어, 클리닝 공정을 수행하는 것을 포함할 수 있다. 상기 클리닝 공정은 예를 들어, 불화수소(hydrogen fluoride; HF)를 이용하여 수행될 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 1을 참조하면, 도핑 산화막(36) 상에 커패시터 유전막(40) 및 상부 전극(50)을 차례로 형성한다. 이를 통해, 하부 전극(30), 커패시터 유전막(40) 및 상부 전극(50)을 포함하는 커패시터 구조체(CS)가 형성될 수 있다.
커패시터 유전막(40)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및 실리콘 산화물보다 유전 상수가 큰 고유전율(high-k) 물질 중 적어도 하나를 포함할 수 있다.
상부 전극(50)은 예를 들어, 티타늄, 티타늄 질화물, 탄탈럼, 탄탈럼 질화물, 텅스텐, 텅스텐 질화물 및 루테늄 중 적어도 하나를 포함할 수 있다. 몇몇 실시예에서, 상부 전극(50)은 상기 제1 금속 원소를 포함할 수 있다. 일례로, 상부 전극(50)은 티타늄 질화물을 포함할 수 있다.
이를 통해, 향상된 정전 용량 및 경감된 스트레스를 갖는 커패시터 구조체(CS)의 제조 방법이 제공될 수 있다.
이하에서, 도 4 내지 도 7, 도 22 내지 도 24를 참조하여, 예시적인 실시예들에 따른 커패시터 구조체를 설명한다.
도 22 내지 도 24는 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 4 내지 도 7, 도 15 내지 도 21을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 23은 도 22의 R1 영역을 설명하기 위한 확대도이다.
도 4, 도 22 및 도 23을 참조하면, 제1 기판(100) 및 제1 소자 분리막(110) 상에 베이스 절연막(120), 제1 도전 라인(130; BL), 다이렉트 콘택(DC), 스페이서 구조체(140), 제2 도전 라인(160; WL), 제1 게이트 유전막(162), 제1 커패시터 콘택(BC, LP) 및 제1 하부 전극(192)을 형성한다.
제1 하부 전극(192)은 제1 커패시터 콘택(BC, LP)과 접속될 수 있다. 예를 들어, 랜딩 패드(LP)들 및 제1 상부 절연막(180)을 덮는 전극막(32)이 형성될 수 있다. 이어서, 전극막(32)을 패터닝하는 패터닝 공정이 수행될 수 있다. 이를 통해, 각각의 랜딩 패드(LP)들과 접속되는 전극막(32)을 각각 포함하는 복수의 제1 하부 전극(192)들이 형성될 수 있다.
도 24를 참조하면, 전극막(32) 상에 금속 산화막(34) 및 도핑 산화막(36)을 차례로 형성한다. 이를 통해, 전극막(32), 금속 산화막(34) 및 도핑 산화막(36)을 포함하는 제1 하부 전극(192)이 형성될 수 있다. 금속 산화막(34) 및 도핑 산화막(36)을 형성하는 것은 도 16 내지 도 21을 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
이어서, 도 4 및 도 5를 참조하면, 도핑 산화막(36) 상에 제1 커패시터 유전막(194) 및 제1 상부 전극(196)을 차례로 형성한다. 이를 통해, 제1 하부 전극(192), 제1 커패시터 유전막(194) 및 제1 상부 전극(196)을 포함하는 제1 커패시터 구조체(190)가 형성될 수 있다. 제1 커패시터 유전막(194) 및 제1 상부 전극(196)을 형성하는 것은 도 1을 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
이를 통해, 향상된 정전 용량 및 경감된 스트레스를 갖는 제1 커패시터 구조체(190)를 포함하는 반도체 메모리 장치의 제조 방법이 제공될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 20: 하부 절연막
30: 하부 전극 32: 전극막
34: 금속 산화막 36: 도핑 산화막
40: 커패시터 유전막 50: 상부 전극
60: 블로킹막 70: 도펀트막

Claims (20)

  1. 하부 전극;
    상부 전극; 및
    상기 하부 전극과 상기 상부 전극 사이에 개재되는 커패시터 유전막을 포함하되,
    상기 하부 전극은, 제1 금속 원소를 포함하는 전극막과, 상기 전극막과 상기 커패시터 유전막 사이에 상기 제1 금속 원소의 산화물을 포함하는 도핑 산화막을 포함하고,
    상기 도핑 산화막은, 5족 내지 11족 및 15족 금속 원소들 중 적어도 하나를 포함하는 제2 금속 원소와, 실리콘(Si), 알루미늄(Al), 지르코늄(Zr) 및 하프늄(Hf) 중 적어도 하나를 포함하는 불순물 원소를 더 포함하는 커패시터 구조체.
  2. 제 1항에 있어서,
    상기 하부 전극은, 상기 전극막과 상기 도핑 산화막 사이에, 상기 제1 금속 원소의 산화물을 포함하며, 상기 제2 금속 원소를 비포함하는 금속 산화막을 더 포함하는 커패시터 구조체.
  3. 제 2항에 있어서,
    상기 금속 산화막은 상기 불순물 원소를 포함하는 커패시터 구조체.
  4. 제 1항에 있어서,
    상기 제1 금속 원소는 티타늄(Ti), 탄탈럼(Ta), 텅스텐(W) 및 루테늄(Ru) 중 적어도 하나를 포함하는 커패시터 구조체.
  5. 제 4항에 있어서,
    상기 도핑 산화막은 상기 제1 금속 원소의 질화물을 포함하는 커패시터 구조체.
  6. 제 1항에 있어서,
    상기 제2 금속 원소는 안티모니(Sb), 몰리브데넘(Mo), 코발트(Co), 나이오븀(Nb), 구리(Cu), 니켈(Ni) 및 탄탈럼(Ta) 중 적어도 하나를 포함하는 커패시터 구조체.
  7. 제 1항에 있어서,
    상기 도핑 산화막은 10 원자% 이하의 상기 제2 금속 원소를 포함하는 커패시터 구조체.
  8. 제 1항에 있어서,
    상기 불순물 원소는 실리콘(Si)을 포함하는 커패시터 구조체.
  9. 제 1항에 있어서,
    상기 도핑 산화막은 0.3 원자% 이하의 상기 불순물 원소를 포함하는 커패시터 구조체.
  10. 하부 전극;
    상부 전극; 및
    상기 하부 전극과 상기 상부 전극 사이에 개재되는 커패시터 유전막을 포함하되,
    상기 하부 전극은, 제1 금속 원소를 포함하는 전극막과, 상기 전극막과 상기 커패시터 유전막 사이에 상기 제1 금속 원소의 산화물을 포함하는 금속 산화막과, 상기 금속 산화막과 상기 커패시터 유전막 사이에 제2 금속 원소가 도핑된 상기 제1 금속 원소의 산화물을 포함하는 도핑 산화막을 포함하고,
    상기 도핑 산화막은 0.3 원자% 이하의 실리콘(Si)을 더 포함하는 커패시터 구조체.
  11. 제 10항에 있어서,
    상기 제1 금속 원소는 티타늄(Ti), 탄탈럼(Ta), 텅스텐(W) 및 루테늄(Ru) 중 적어도 하나를 포함하는 커패시터 구조체.
  12. 제 10항에 있어서,
    상기 제2 금속 원소는 5족 내지 11족 및 15족 금속 원소들 중 적어도 하나를 포함하는 커패시터 구조체.
  13. 제 10항에 있어서,
    상기 도핑 산화막은 1 원자% 이하의 상기 제2 금속 원소를 포함하는 커패시터 구조체.
  14. 제 10항에 있어서,
    상기 도핑 산화막의 두께는 10 Å 이하인 커패시터 구조체.
  15. 제 10항에 있어서,
    상기 커패시터 유전막은 알루미늄 산화물, 지르코늄 산화물 및 하프늄 산화물 중 적어도 하나를 포함하는 커패시터 구조체.
  16. 제 10항에 있어서,
    상기 상부 전극은 상기 제1 금속 원소를 포함하는 커패시터 구조체.
  17. 활성 영역을 포함하는 기판;
    상기 기판 상에, 제1 방향으로 연장되며 상기 활성 영역과 접속되는 제1 도전 라인;
    상기 기판 상에, 상기 제1 도전 라인으로부터 이격되며 상기 활성 영역과 접속되는 커패시터 콘택;
    상기 제1 도전 라인과 상기 커패시터 콘택 사이의 상기 활성 영역 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 도전 라인; 및
    상기 커패시터 콘택과 접속되는 하부 전극과, 상기 하부 전극 상에 차례로 적층되는 커패시터 유전막 및 상부 전극을 포함하는 커패시터 구조체를 포함하되,
    상기 하부 전극은, 제1 금속 원소를 포함하는 전극막과, 상기 전극막과 상기 커패시터 유전막 사이에 제2 금속 원소가 도핑된 상기 제1 금속 원소의 산화물을 포함하는 도핑 산화막을 포함하고,
    상기 도핑 산화막은, 실리콘(Si), 알루미늄(Al), 지르코늄(Zr) 및 하프늄(Hf) 중 적어도 하나를 포함하는 불순물 원소를 더 포함하는 반도체 메모리 장치.
  18. 제 17항에 있어서,
    상기 제1 금속 원소는 티타늄(Ti), 탄탈럼(Ta), 텅스텐(W) 및 루테늄(Ru) 중 적어도 하나를 포함하고,
    상기 제2 금속 원소는 안티모니(Sb), 몰리브데넘(Mo), 코발트(Co), 나이오븀(Nb), 구리(Cu), 니켈(Ni) 및 탄탈럼(Ta) 중 적어도 하나를 포함하고,
    상기 불순물 원소는 실리콘(Si)을 포함하는 반도체 메모리 장치.
  19. 제 18항에 있어서,
    상기 도핑 산화막은 10 원자% 이하의 상기 제2 금속 원소를 포함하고, 0.3 원자% 이하의 상기 불순물 원소를 포함하는 반도체 메모리 장치.
  20. 기판 상에, 제1 금속 원소를 포함하는 전극막을 형성하고,
    상기 전극막 상에, 상기 제1 금속 원소의 산화물을 포함하는 금속 산화막을 형성하고,
    상기 금속 산화막 상에, 실리콘 산화물, 알루미늄 산화물, 지르코늄 산화물 및 하프늄 산화물 중 적어도 하나를 포함하는 블로킹막을 형성하고,
    상기 블로킹막 상에, 5족 내지 11족 및 15족 금속 원소들 중 적어도 하나를 포함하는 제2 금속 원소를 포함하는 도펀트막을 형성하고,
    열처리 공정을 수행하여, 상기 제2 금속 원소가 도핑된 상기 제1 금속 원소의 산화물을 포함하는 도핑 산화막을 형성하고,
    상기 도핑 산화막 상에 차례로 적층되는 커패시터 유전막 및 상부 전극을 형성하는 것을 포함하는 커패시터 구조체의 제조 방법.
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