CN116261328A - 半导体存储器件 - Google Patents

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CN116261328A CN202211493126.8A CN202211493126A CN116261328A CN 116261328 A CN116261328 A CN 116261328A CN 202211493126 A CN202211493126 A CN 202211493126A CN 116261328 A CN116261328 A CN 116261328A
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朴建熹
申树浩
张贤禹
朴桐湜
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Abstract

一种半导体存储器件，包括：定位焊盘，位于衬底上；下电极，位于所述定位焊盘上并连接到所述定位焊盘；电介质层，位于所述下电极上并沿着所述下电极的轮廓延伸；上电极，位于所述电介质层上；以及上板电极，位于所述上电极上，所述上板电极包括掺杂有硼的第一子板电极和第二子板电极，所述第一子板电极中的所述硼的第一浓度大于所述第二子板电极中的所述硼的第二浓度。

Description

半导体存储器件
相关申请的交叉引用
本申请要求于2021年12月9日在韩国知识产权局提交的韩国专利申请No.10-2021-0175939的优先权及其全部权益，其公开内容通过引用整体合并于此。
技术领域
本公开涉及半导体存储器件及其制造方法，并且更具体地，涉及具有彼此相交的多个布线线路和节点焊盘的半导体存储器件及其制造方法。
背景技术
随着半导体元件越来越高度集成，各个电路图案变得更加小型化，以便在同一区域上实现更多的半导体元件。即，随着半导体元件的集成度增加，用于半导体元件的组件的设计规则减少。
发明内容
根据本公开的一方面，提供了一种半导体存储器件，所述半导体存储器件包括：定位焊盘，所述定位焊盘位于衬底上；下电极，所述下电极在所述定位焊盘上连接到所述定位焊盘；电介质层，所述电介质层在所述下电极上沿着所述下电极的轮廓延伸；上电极，所述上电极位于所述电介质层上；以及上板电极，所述上板电极设置在所述上电极上，并且包括掺杂有硼(B)的第一子板电极和第二子板电极，其中，所述第一子板电极中的所述硼的第一浓度大于所述第二子板电极中的所述硼的第二浓度。
根据本公开的另一方面，提供了一种半导体存储器件，所述半导体存储器件包括：定位焊盘，所述定位焊盘位于衬底上；下电极，所述下电极在所述定位焊盘上连接到所述定位焊盘；电介质层，所述电介质层在所述下电极上沿着所述下电极的轮廓延伸；上电极，所述上电极位于所述电介质层上；以及上板电极，所述上板电极设置在所述上电极上并且包括硅板电极和硅锗板电极，其中，所述硅板电极包括未掺杂的硅层，并且所述硅锗板电极包括掺杂有质量数为11的硼的硅锗层。
根据本公开的又一方面，提供了一种半导体存储器件，所述半导体存储器件包括：衬底，所述衬底包括由元件分隔层限定并在第一方向上延伸的有源区，所述有源区包括第一部分和限定在所述第一部分的两侧上的第二部分；字线，所述字线在不同于所述第一方向的第二方向上延伸，并且在所述衬底和所述元件分隔层中横跨在所述有源区的所述第一部分与所述有源区的所述第二部分之间；位线接触，所述位线接触连接到所述有源区的所述第一部分；位线，所述位线位于所述位线接触上，所述位线连接到所述位线接触并且在不同于所述第一方向和所述第二方向的第三方向上延伸；以及电容器，所述电容器连接到所述有源区的所述第二部分，其中，所述电容器包括：下电极，所述下电极连接到所述有源区的所述第二部分；电介质层，所述电介质层在所述下电极上沿着所述下电极的轮廓延伸；上电极，所述上电极位于所述电介质层上；以及上板电极，所述上板电极设置在所述上电极上并且包括硅板电极和硅锗板电极，所述硅锗板电极包括掺杂有硼(B)的第一子硅锗板电极和第二子硅锗板电极，并且所述第一子硅锗板电极中的所述硼的第一浓度大于所述第二子硅锗板电极中的所述硼的第二浓度。
附图说明
通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得清楚，其中：
图1是根据一些示例性实施例的半导体存储器件的示意性布局。
图2是仅示出图1的字线和单元有源区的布局。
图3是沿着图1的线A-A截取的示例性截面图。
图4是沿着图1的线B-B截取的示例性截面图。
图5是图3的部分P的放大视图。
图6和图7分别是掺杂在图5的上板电极中的硼浓度的图。
图8至图12是用于描述根据一些示例性实施例的半导体存储器件的视图。
图13和图14是用于描述根据一些示例性实施例的半导体存储器件的视图。
图15是根据一些示例性实施例的半导体存储器件的截面图。
图16是根据一些示例性实施例的半导体存储器件的截面图。
图17是根据一些示例性实施例的半导体存储器件的截面图。
图18至图20是根据一些示例性实施例的半导体存储器件的视图。
图21是根据一些示例性实施例的半导体存储器件的布局图。
图22是根据一些示例性实施例的半导体存储器件的立体图。
图23是沿着图21的线C-C和D-D截取的截面图。
图24是根据一些示例性实施例的半导体存储器件的布局图。
图25是根据一些示例性实施例的半导体存储器件的立体图。
具体实施方式
图1是根据一些示例性实施例的半导体存储器件的示意性布局。图2是仅示出图1的字线和单元有源区的布局。图3是沿着图1的线A-A截取的示例性截面图。图4是沿着图1的线B-B截取的示例性截面图。图5是图3的部分P的放大视图。图6和图7分别是用于解释掺杂在图5的上板电极中的硼浓度的视图。
在根据一些示例性实施例的半导体存储器件的附图中，作为示例，示出了动态随机存取存储器(DRAM)。然而，实施例可以类似地在其他存储器件中实现。
参考图1和图2，根据一些示例性实施例的半导体存储器件可以包括多个单元有源区ACT。单元有源区ACT可以由形成在衬底100中的单元元件分隔层105(在图3中)限定。随着半导体存储器件的设计规则减少，单元有源区ACT可以如图所示以对角线或斜线的条形设置。例如，单元有源区ACT可以在第三方向DR3上延伸。
可以设置横跨单元有源区ACT并在第一方向DR1上延伸的多个栅电极。多个栅电极可以彼此平行地延伸。多个栅电极可以是例如多条字线WL。字线WL可以以相等的间隔设置。可以根据设计规则来确定字线WL的宽度或字线WL之间的间距。
每个单元有源区ACT可以通过在第一方向DR1上延伸的两条字线WL被分成三个部分。单元有源区ACT可以包括存储连接区103b和位线连接区103a。位线连接区103a可以位于单元有源区ACT的中心部，并且存储连接区103b可以位于单元有源区ACT的端部。
例如，位线连接区103a可以是连接到位线BL的区域，并且存储连接区103b可以是连接到信息存储部190(在图3中)的区域。换言之，位线连接区103a可以对应于公共漏极区，并且存储连接区103b可以对应于源极区。每条字线WL以及与其相邻的位线连接区103a和存储连接区103b可以构成晶体管。
在与字线WL正交的第二方向DR2上延伸的多条位线BL可以设置在字线WL上。多条位线BL可以彼此平行地延伸。位线BL可以相等间隔设置。可以根据设计规则来确定位线BL的宽度或位线BL之间的间距。
第四方向DR4可以与第一方向DR1、第二方向DR2和第三方向DR3正交。第四方向DR4可以是衬底100的厚度方向。
根据一些示例性实施例的半导体存储器件可以包括形成在单元有源区ACT上的各种接触布置。例如，各种接触布置可以包括直接接触DC、节点焊盘XP和定位焊盘LP。
这里，直接接触DC可以指将单元有源区ACT电连接到位线BL的接触。节点焊盘XP可以是将单元有源区ACT连接到电容器的下电极191(在图3中)的连接焊盘。由于布置结构，节点焊盘XP与单元有源区ACT之间的接触面积可能小。因此，可以引入导电定位焊盘LP以扩大与单元有源区ACT的接触面积和与电容器的下电极191(在图3中)的接触面积。
定位焊盘LP可以设置在节点焊盘XP与电容器的下电极191(在图3中)之间。通过引入定位焊盘LP来扩大接触面积，可以减小单元有源区ACT与电容器的下电极191之间的接触电阻。
直接接触DC可以连接到位线连接区103a。节点焊盘XP可以连接到存储连接区103b。
在节点焊盘XP设置在单元有源区ACT的两个端部时，定位焊盘LP可以邻近于单元有源区ACT的两端设置以与节点焊盘XP至少部分地交叠。换言之，节点焊盘XP可以形成为与相邻字线WL之间和相邻位线BL之间的单元有源区ACT和单元元件分隔层105(在图3中)交叠。
字线WL可以形成在掩埋在衬底100中的结构中。字线WL可以与单元有源区ACT交叉地设置在直接接触DC或节点焊盘XP之间。如图所示，两条字线WL可以被设置为与一个单元有源区ACT交叉。由于单元有源区ACT在第三方向DR3上延伸，字线WL可以与单元有源区ACT成小于90度的角度。
直接接触DC和节点焊盘XP可以对称地设置。因此，直接接触DC和节点焊盘XP可以在第一方向DR1和第二方向DR2上设置在直线上。同时，与直接接触DC和节点焊盘XP不同，定位焊盘LP可以在位线BL延伸的第二方向DR2上以Z字形设置。另外，定位焊盘LP可以设置为在字线WL延伸的第一方向DR1上与每个位线BL的相同侧部分交叠。例如，第一线的定位焊盘LP中的每个定位焊盘LP可以与对应的位线BL的左侧交叠，并且第二线的定位焊盘LP中的每个定位焊盘LP可以与对应的位线BL的右侧交叠。
参考图1至图7，根据一些示例性实施例的半导体存储器件可以包括多个单元栅极结构110、多个位线结构140ST、多个节点连接焊盘125、多个位线接触146和信息存储部190。
例如，衬底100可以是硅衬底或绝缘体上硅(SOI)。在另一示例中，衬底100可以包括硅锗、绝缘体上硅锗(SGOI)、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓和锑化镓中的至少一种。
单元元件分隔层105可以形成在衬底100中。单元元件分隔层105可以具有浅沟槽隔离(STI)结构，其具有优异的元件隔离特性。单元元件分隔层105可以在存储单元区中限定单元有源区ACT。
由单元元件分隔层105限定的单元有源区ACT可以具有包括短轴和长轴的长岛形状，如图1和图2所示。单元有源区ACT可以具有倾斜形状，以相对于形成在单元元件分隔层105中的字线WL具有小于90度的角度。另外，单元有源区ACT可以具有倾斜形状，以相对于形成在单元元件分隔层105上的位线BL具有小于90度的角度。例如，单元元件分隔层105可以包括氧化硅层、氮化硅层和氮氧化硅层中的至少一个，但不限于此。
单元元件分隔层105被示出为形成为单个绝缘层，但是这仅是为了便于解释，并且本公开不限于此。例如，单元元件分隔层105可以根据相邻单元有源区ACT之间的距离而形成为单个绝缘层或多个绝缘层。单元元件分隔层的上表面105US和衬底100的上表面被示出为在同一平面上，但是这仅是为了便于解释，并且本公开不限于此。
单元栅极结构110可以形成在衬底100和单元元件分隔层105中。单元栅极结构110可以跨单元元件分隔层105和由单元元件分隔层105限定的单元有源区ACT形成。
单元栅极结构110可以包括单元栅极沟槽115、单元栅极绝缘层111、单元栅电极112、单元栅极覆盖图案113和单元栅极覆盖导电层114。这里，单元栅电极112可以对应于字线WL。例如，单元栅电极112可以是图1的字线WL。在另一示例中，与该图不同，单元栅极结构110可以不包括单元栅极覆盖导电层114。
详细地，单元栅极沟槽115可以在单元元件分隔层105中相对较深，并且在单元有源区ACT中相对较浅。字线WL的底表面可以是弯曲的。即，单元元件分隔层105中的单元栅极沟槽115的深度可以大于单元有源区ACT中的单元栅极沟槽115的深度。
单元栅极绝缘层111可以沿着单元栅极沟槽115的侧壁和底表面例如共形地延伸。单元栅极绝缘层111可以沿着单元栅极沟槽115的至少一部分的轮廓延伸。
单元栅极绝缘层111可以包括例如氧化硅、氮化硅、氮氧化硅或具有比氧化硅更高的介电常数的高k材料中的至少一种。高k材料可以包括例如氮化硼、氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌和它们的组合中的至少一种。
单元栅电极112可以设置在单元栅极绝缘层111上。单元栅电极112可以填充单元栅极沟槽115的一部分。单元栅极覆盖导电层114可以沿着单元栅电极112的上表面延伸。
单元栅电极112可以包括例如金属、金属合金、导电金属氮化物、导电金属碳氮化物、导电金属碳化物、导电金属硅化物、掺杂半导体材料、导电金属氮氧化物和导电金属氧化物中的至少一种。单元栅电极112可以包括例如TiN、TaC、TaN、TiSiN、TaSiN、TaTiN、TiAlN、TaAlN、WN、Ru、TiAl、TiAlC-N、TiAlC、TiC、TaCN、W、Al、Cu、Co、Ti、Ta、Ni、Pt、Ni-Pt、Nb、NbN、NbC、Mo、MoN、MoC、WC、Rh、Pd、Ir、Ag、Au、Zn、V、RuTiN、TiSi、TaSi、NiSi、CoSi、IrO、RuO和它们的组合中的至少一种。
单元栅极覆盖导电层114可以包括例如多晶硅、多晶硅锗、非晶硅和非晶硅锗中的一种，但不限于此。
单元栅极覆盖图案113可以设置在单元栅电极112和单元栅极覆盖导电层114上。单元栅极覆盖图案113可以填充形成单元栅电极112和单元栅极覆盖导电层114之后所剩余的单元栅极沟槽115。例如，单元栅极绝缘层111可以沿着单元栅极覆盖图案113的侧壁延伸。
单元栅极覆盖图案113可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)和它们的组合中的至少一种。例如，单元栅极覆盖图案113的上表面113US可以与单元元件分隔层的上表面105US位于同一平面上。
例如，可以在单元栅极结构110的至少一侧上形成杂质掺杂区。杂质掺杂区可以是晶体管的源极/漏极区。杂质掺杂区可以形成在图2的存储连接区103b和位线连接区103a中。
在图2中，当包括每条字线WL和与其相邻的位线连接区103a和存储连接区103b的晶体管是NMOS时，存储连接区103b和位线连接区103a可以包括掺杂的n型杂质，例如，磷(P)、砷(As)、锑(Sb)和铋(Bi)中的至少一种。当包括每条字线WL和与其相邻的位线连接区103a和存储连接区103b的晶体管是PMOS时，存储连接区103b和位线连接区103a可以包括掺杂的p型杂质，例如，硼(B)。
位线结构140ST可以包括单元导电线140和单元线覆盖层144。单元导电线140可以设置在其中形成有单元栅极结构110的衬底100和单元元件分隔层105上。单元导电线140可以与单元元件分隔层105和由单元元件分隔层105限定的单元有源区ACT相交。单元导电线140可以形成为与单元栅极结构110相交。这里，单元导电线140可以对应于位线BL。例如，单元导电线140可以是图1的位线BL。
单元导电线140可以包括例如掺杂有杂质的半导体材料、导电金属硅化物、导电金属氮化物、导电金属氧化物、二维(2D)材料、金属和金属合金中的至少一种。在根据一些示例性实施例的半导体存储器件中，2D材料可以为金属材料和/或半导体材料。2D材料可以包括二维同素异形体或二维化合物，并且可以包括例如石墨烯、二硫化钼(MoS2)、二硒化钼(MoSe2)、二硒化钨(WSe2)和二硫化钨(WS2)中的至少一种。
例如，如图3至图4中所示，单元导电线140可以为单层。在另一示例中，单元导电线140可以包括导电材料堆叠于其上的多个导电层。
单元线覆盖层144可以设置在单元导电线140上。单元线覆盖层144可以沿着单元导电线140的上表面在第二方向DR2上延伸。单元线覆盖层144可以包括例如氮化硅层、氮氧化硅、碳氮化硅和碳氮氧化硅中的至少一种。
在根据一些示例性实施例的半导体存储器件中，单元线覆盖层144可以包括氮化硅层。单元线覆盖层144可以是单层或多层。
位线接触146可以形成在单元导电线140与衬底100之间。单元导电线140可以设置在位线接触146上。位线接触146可以形成在单元有源区ACT的位线连接区103a与单元导电线140之间。位线接触146可以连接到位线连接区103a。
在平面图中，位线接触146可以具有圆形或椭圆形形状。位线接触146的平面面积可以大于位线连接区103a与一个单元导电线140的交叠面积。位线接触146的平面面积可以大于一个位线连接区103a的平面面积。
位线接触146可以包括连接到单元导电线140的上表面146US。随着距位线接触的上表面146US的距离增加，位线接触146在第一方向DR1上的宽度可以是恒定的，但是本公开不限于此，例如，位线接触146在第一方向DR1上的宽度可以随着距位线接触的上表面146US的距离增加而增加。
位线接触146可以形成在单元导电线140与衬底100之间。这里，位线接触146可以对应于直接接触DC。位线接触146可以包括例如掺杂有杂质的半导体材料、导电金属硅化物、导电金属氮化物、导电金属氧化物、金属和金属合金中的至少一种。
节点连接焊盘125可以设置在衬底100上。节点连接焊盘125可以设置在单元有源区ACT的存储连接区103b上。节点连接焊盘125可以连接到存储连接区103b。
节点连接焊盘125可以设置在在第一方向DR1上彼此相邻的单元导电线140之间。节点连接焊盘125可以设置在在第二方向DR2上彼此相邻的单元栅电极112之间。
基于单元元件分隔层105的上表面105US，节点连接焊盘125的上表面125US低于位线接触146的上表面146US。基于单元元件分隔层105的上表面105US，节点连接焊盘125的上表面125US低于单元导电线140的底表面。
节点连接焊盘125可以电连接信息存储部190和衬底100。这里，节点连接焊盘125可以对应于节点焊盘XP。节点连接焊盘125可以包括例如掺杂有杂质的半导体材料、导电金属硅化物、导电金属氮化物、导电金属氧化物、金属和金属合金中的至少一种。
焊盘分离结构145ST可以使在第一方向DR1上相邻的节点连接焊盘125分离。焊盘分离结构145ST还可以使在第二方向DR2上相邻的节点连接焊盘125分离。焊盘分离结构145ST覆盖节点连接焊盘的上表面125US。
焊盘分离结构145ST可以包括焊盘分离图案145和上单元绝缘层130。上单元绝缘层130可以设置在焊盘分离图案145上。
当节点连接焊盘125包括在第一方向DR1上彼此间隔开的第一节点连接焊盘和第二节点连接焊盘时，焊盘分离图案145可以在第一方向DR1上使第一节点连接焊盘和第二节点连接焊盘分离。焊盘分离图案145还可以使在第二方向DR2上相邻的节点连接焊盘125分离。
上单元绝缘层130覆盖节点连接焊盘的上表面125US。当节点连接焊盘125包括在第一方向DR1上彼此间隔开的第一节点连接焊盘和第二节点连接焊盘时，上单元绝缘层130可以覆盖第一节点连接焊盘的上表面和第二节点连接焊盘的上表面。
上单元绝缘层的上表面130US可以与位线接触的上表面146US位于同一平面上。即，相对于单元元件分隔层的上表面105US，上单元绝缘层的上表面130US的高度可以与位线接触的上表面146US的高度相同。
焊盘分离图案145和上单元绝缘层130可以设置在在第二方向DR2上相邻的位线接触146之间。单元导电线140可以设置在焊盘分离结构145ST的上表面上。单元导电线140可以设置在上单元绝缘层的上表面130US上。焊盘分离结构145ST的上表面可以为上单元绝缘层的上表面130US。焊盘分离结构145ST的上表面可以与单元导电线140的底表面位于同一平面上。
在图4中，位线接触间隔物146SP可以设置在位线接触146与焊盘分离图案145之间。位线接触间隔物146SP可以沿着位线接触146的侧壁设置。设置在位线接触146的侧壁上的位线接触间隔物146SP在第二方向DR2上彼此间隔开。
位线接触间隔物146SP可以包括例如氮化硅(SiN)、氮氧化硅(SiON)和氧化硅(SiO2)中的至少一种。位线接触间隔物146SP可以是单层或多层。
焊盘分离图案145可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)和它们的组合中的至少一种。例如，上单元绝缘层130可以为单层。在另一示例中，如图3中所示，上单元绝缘层130可以为包括第一上单元绝缘层131和第二上单元绝缘层132的多层。例如，第一上单元绝缘层131可以包括氧化硅层，并且第二上单元绝缘层132可以包括氮化硅层。上单元绝缘层130在第一方向DR1上的宽度被示出为随着距衬底100的距离增加而减小，但不限于此。
位线间隔物150可以设置在单元导电线140和单元线覆盖层144的侧壁上。在形成位线接触146的单元导电线140的部分中，位线间隔物150可以设置在单元导电线140、单元线覆盖层144和位线接触146的侧壁上。在未形成位线接触146的单元导电线140的剩余部分中，位线间隔物150可以设置在上单元绝缘层130上。
位线间隔物150可以为单层或具有多层结构。位线间隔物150可以包括例如氧化硅层、氮化硅层、氮氧化硅层(SiON)、碳氮氧化硅层(SiOCN)、空气和它们的组合中的一种。
存储焊盘160可以设置在每个节点连接焊盘125上。存储焊盘160可以电连接到节点连接焊盘125。存储焊盘160可以连接到单元有源区ACT的存储连接区103b。这里，存储焊盘160可以对应于定位焊盘LP。
在根据一些示例性实施例的半导体存储器件中，存储焊盘160可以延伸到节点连接焊盘125以连接到节点连接焊盘125。存储焊盘160可以与位线结构140ST的上表面的一部分交叠。存储焊盘160可以包括例如掺杂有杂质的半导体材料、导电金属硅化物、导电金属氮化物、导电金属碳化物、导电金属氧化物、金属和金属合金中的至少一种。
焊盘分离绝缘层180可以形成在存储焊盘160和位线结构140ST上。例如，焊盘分离绝缘层180可以设置在单元线覆盖层144上。焊盘分离绝缘层180可以限定形成多个隔离区的存储焊盘160。
焊盘分离绝缘层180不覆盖存储焊盘的上表面160US。焊盘分离绝缘层180可以填充焊盘分离凹部。焊盘分离凹部可以将彼此相邻的存储焊盘160分离。例如，存储焊盘的上表面160US可以与焊盘分离绝缘层的上表面180US位于同一平面上。
焊盘分离绝缘层180可以包括绝缘材料，并且可以将多个存储焊盘160彼此电分离。例如，焊盘分离绝缘层180可以包括例如氧化硅层、氮化硅层、氮氧化硅层、氧碳氮化硅层和碳氮化硅层中的至少一种。
第一蚀刻停止层195可以设置在存储焊盘160和焊盘分离绝缘层180上。第一蚀刻停止层195可以包括例如氮化硅层、碳氮化硅层、氮化硅硼层(SiBN)、氮氧化硅层和碳氧化硅层中的至少一种。
信息存储部190可以设置在存储焊盘160上。信息存储部190可以电连接到存储焊盘160。信息存储部190的一部分可以设置在第一蚀刻停止层195中。
信息存储部190可以包括电容器等。信息存储部190可以包括下电极191、电容器电介质层192、上电极193和上板电极194。
下电极191可以设置在存储焊盘160上。例如，如图3所示，下电极191可以具有柱形状。在另一示例中，下电极191也可以具有圆柱形状。下电极191可以包括例如导电金属氮化物(例如，氮化钛、氮化钽、氮化铌、氮化钨等)、金属(例如，钌、铱、钛、钽等)、导电金属氧化物(例如，氧化铱、氧化铌等)等。
电容器电介质层192可以形成在下电极191上。电容器电介质层192可以沿着下电极191的轮廓形成。电容器电介质层192可以沿着第一蚀刻停止层195的上表面延伸。
电容器电介质层192可以包括例如氧化硅、氮化硅、氮氧化硅、高k材料和它们的组合中的至少一种。在根据一些示例性实施例的半导体存储器件中，电容器电介质层192可以包括其中顺序堆叠氧化锆、氧化铝和氧化锆的堆叠层结构。在根据一些示例性实施例的半导体存储器件中，电容器电介质层192可以包括包含铪(Hf)的电介质层。在根据一些示例性实施例的半导体存储器件中，电容器电介质层192可以具有铁电材料层和顺电材料层的堆叠层结构。
上电极193可以形成在电容器电介质层192上。上电极193可以沿着电容器电介质层192的轮廓延伸。
上电极193可以包括例如导电金属氮化物(例如，氮化钛、氮化钽、氮化铌、氮化钨等)、金属(例如，钌、铱、钛、钽等)、导电金属氧化物(例如，氧化铱、氧化铌等)等。
上板电极194可以设置在上电极193上。上板电极194覆盖下电极191的外侧壁。如图5所示，上板电极194可以包括边界板电极194_IF、第一子板电极194_AF和第二子板电极194_BF。
边界板电极194_IF可以设置在上电极193上。边界板电极194_IF可以沿着上电极193的轮廓延伸。边界板电极194_IF可以设置在上电极193与第一子板电极194_AF之间。
边界板电极194_IF可以包括未掺杂的半导体材料层。这里，“未掺杂的半导体材料层”是指不包括有意注入或掺杂的杂质的半导体材料层。即，当形成半导体材料层时，p型杂质、n型杂质或其他杂质不被有意地引入到半导体材料层中。然而，未掺杂的半导体材料层可能包括已从相邻层扩散的杂质。
边界板电极194_IF可以包括例如未掺杂的硅层。边界板电极194_IF可以是硅板电极。
第一子板电极194_AF和第二子板电极194_BF可以顺序地设置在边界板电极194_IF上。第一子板电极194_AF可以设置在边界板电极194_IF与第二子板电极194_BF之间。
第一子板电极194_AF和第二子板电极194_BF均可以包括掺杂有硼(B)的半导体材料层。例如，第一子板电极194_AF和第二子板电极194_BF均可以包括掺杂有硼的硅锗层。
第一子板电极194_AF和第二子板电极194_BF可以是硅锗板电极。第一子板电极194_AF可以是第一子硅锗板电极，并且第二子板电极194_BF可以是第二子硅锗板电极。
掺杂到第一子板电极194_AF和第二子板电极194_BF中的硼可以包括第一硼和第二硼。第一硼可以是质量数为11的硼原子。第二硼可以是质量数为10的硼原子。第一子板电极194_AF和第二子板电极194_BF可以分别包括质量数为11的第一硼和质量数为10的第二硼。
例如，第一子板电极194_AF中的硼的第一浓度(/cm3)可以不同于第二子板电极194_BF中的硼的第二浓度(/cm3)。这将在下面参考图6和图7更详细地描述。
例如，在图6和图7中，硼的浓度被示出为在第一子板电极194_AF与第二子板电极194_BF之间的边界处以台阶形状改变，但是这仅是为了便于解释，并且本公开不限于此。在另一示例中，在第一子板电极194_AF与第二子板电极194_BF之间的边界处，硼的浓度可以逐渐改变。
例如，上板电极194可以包括一对第一子板电极194_AF和第二子板电极194_BF。在另一示例中，上板电极194可以包括交替堆叠的多个第一子板电极194_AF和多个第二子板电极194_BF。
例如，包括在上板电极194中的第一子板电极194_AF的数量可以与包括在上板电极194中的第二子板电极194_BF的数量相同。上板电极的上表面194US可以包括在第二子板电极194_BF中。
例如，参考图6，第一子板电极194_AF中的硼的第一浓度可以小于第二子板电极194_BF中的硼的第二浓度。由于掺杂有高浓度硼的第二子板电极194_BF设置在上板电极194的最外部分处，因此可以在制造半导体存储器件的工艺中防止由于湿蚀刻而导致的上板电极194的缺陷。
在另一示例中，参考图7，第一子板电极194_AF中的硼的第一浓度可以大于第二子板电极194_BF中的硼的第二浓度。由于掺杂有高浓度硼的第一子板电极194_AF设置成与上电极193相邻，因此可以减小上板电极194与上电极193之间的电阻。
返回参考图3至图5，层间绝缘层197可以设置在上板电极194上。层间绝缘层197可以覆盖上板电极的上表面194US。
层间绝缘层197可以包括例如氧化硅、氮化硅、氮氧化硅和低k材料中的至少一种。低k材料可以包括例如氟化四乙基原硅酸盐(FTEOS)、氢倍半硅氧烷(HSQ)、双苯并环丁烯(BCB)、四甲基原硅酸盐(TMOS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅氧烷(HMDS)、三甲基甲硅烷基硼酸酯(TMSB)、二乙酰氧基二叔丁硅氧烷(DADBS)、三甲基硅磷酸酯(TMSP)、聚四氟乙烯(PTFE)、东燃硅氮烷(Tonen Silazen，TOSZ)、氟硅酸盐玻璃(FSG)、例如聚环氧丙烷的聚酰亚胺纳米泡沫、碳掺杂氧化硅(CDO)、有机硅酸盐玻璃(OSG)、SiLK、无定形氟化碳、二氧化硅气凝胶、二氧化硅干凝胶、介孔二氧化硅或它们的组合，但不限于此。
如图3所示，接触插塞198可以设置在层间绝缘层197中。接触插塞198可以电连接到上板电极194。接触插塞198的一部分可以凹入上板电极194中。
接触插塞198可以包括例如金属、金属合金、金属氮化物、金属碳化物、金属碳氮化物、导电金属硅化物、金属氧化物和掺杂有杂质的半导体材料中的至少一种。接触插塞198可以是单层或多层。
图8至图12是根据一些示例性实施例的半导体存储器件的视图。为了便于解释，将仅主要描述与参考图1至图7描述的点不同的点。
作为参考，图8是图3的部分P的放大视图。图9至图12分别是掺杂在图8的上板电极194中的硼浓度的图。
参考图8至图12，在根据一些示例性实施例的半导体存储器件中，上板电极194还可以包括在第二子板电极194_BF上的第三子板电极194_CF。第二子板电极194_BF可以设置在第一子板电极194_AF与第三子板电极194_CF之间。
第三子板电极194_CF可以包括掺杂有硼(B)的半导体材料层。例如，第三子板电极194_CF可以包括掺杂有硼的硅锗层。第三子板电极194_CF可以是第三子硅锗板电极。第三子板电极194_CF可以包括质量数为11的第一硼和质量数为10的第二硼。
例如，第一子板电极194_AF中的硼的第一浓度(/cm3)可以不同于第二子板电极194_BF中的硼的第二浓度(/cm3)。第二子板电极194_BF中的硼的第二浓度(/cm3)可以不同于第三子板电极194_CF中的硼的第三浓度(/cm3)。
在图9中，第一子板电极194_AF中的硼的第一浓度可以小于第二子板电极194_BF中的硼的第二浓度。第三子板电极194_CF中的硼的第三浓度可以小于第二子板电极194_BF中的硼的第二浓度。当掺杂有高浓度硼的第二子板电极194_BF设置在上板电极194的中心附近时，可以减小接触插塞198(在图3中)与上板电极194之间的电阻。
在图10中，第一子板电极194_AF中的硼的第一浓度可以大于第二子板电极194_BF中的硼的第二浓度。第三子板电极194_CF中的硼的第三浓度可以大于第二子板电极194_BF中的硼的第二浓度。
由于掺杂有高浓度硼的第三子板电极194_CF设置在上板电极194的最外部分处，因此可以在制造半导体存储器件的工艺中防止由于湿蚀刻而导致的上板电极194的缺陷。另外，由于掺杂有高浓度硼的第一子板电极194_AF设置成与上电极193相邻，因此可以减小上板电极194与上电极193之间的电阻。
例如，在图9和图10中，第一子板电极194_AF中的硼的第一浓度与第三子板电极194_CF中的硼的第三浓度相同。在另一示例中，第一子板电极194_AF中的硼的第一浓度可以与第三子板电极194_CF中的硼的第三浓度不同。
例如，上板电极194可以包括如图9和图10所示的三层子板电极。上板电极的上表面194US可以包括在第三子板电极194_CF中。
在另一示例中，在上板电极194中，可以交替堆叠掺杂有高浓度硼的多个高浓度子板电极和掺杂有低浓度硼的多个低浓度子板电极。在这种情况下，高浓度子板电极的数量与低浓度子板电极的数量之间的差可以是一。
在图11中，第一子板电极194_AF中的硼的第一浓度可以小于第二子板电极194_BF中的硼的第二浓度。第三子板电极194_CF中的硼的第三浓度可以大于第二子板电极194_BF中的硼的第二浓度。
在图12中，第一子板电极194_AF中的硼的第一浓度可以大于第二子板电极194_BF中的硼的第二浓度。第三子板电极194_CF中的硼的第三浓度可以小于第二子板电极194_BF中的硼的第二浓度。
上板电极194可以包括三层子板电极，其中硼的浓度顺序地增大或减小，如图11和图12所示。
图13和图14是用于描述根据一些示例性实施例的半导体存储器件的视图。为了便于解释，将仅主要描述与参考图1至图7描述的点不同的点。
作为参考，图13是图3的部分P的放大视图。图14是掺杂在图13的上板电极194中的硼浓度的图。
参考图13和图14，在根据一些示例性实施例的半导体存储器件中，上板电极194可以包括掺杂有质量数为11的第一硼的第四子板电极194_DF。即，上板电极194可以包括位于边界板电极194_IF上的单个电极层，即，掺杂有质量数为11的第一硼的第四子板电极194_DF。
第四子板电极194_DF不包括质量数为10的第二硼。即，质量数为10的第二硼不掺杂到第四子板电极194_DF中。
第四子板电极194_DF可以包括掺杂有质量数为11的第一硼的半导体材料层。第四子板电极194_DF可以包括掺杂有质量数为11的第一硼的硅锗层。第四子板电极194_DF可以是第四子硅锗板电极。例如，上板电极194可以不包括掺杂有质量数为10的第二硼的硅锗层。
边界板电极194_IF可以例如直接设置在上电极193与第四子板电极194_DF之间。上板电极的上表面194US可以包括在第四子板电极194_DF中。
掺杂到半导体材料层中的质量数为10的第二硼可以通过热中子经历核裂变。由于质量数为10的第二硼的核裂变，半导体存储器件的性能和可靠性可能劣化。
然而，由于仅质量数为11的第一硼被掺杂到第四子板电极194_DF中，因此上板电极194中的硼的核裂变可以不发生。由此，可以提高半导体存储器件的性能和可靠性。
图15是根据一些示例性实施例的半导体存储器件的截面图。图16是根据一些示例性实施例的半导体存储器件的截面图。为了便于解释，将仅主要描述与参考图1至图14描述的点不同的点。
参考图15和图16，根据一些示例性实施例的半导体存储器件还可以包括设置在上板电极194上的覆盖金属电极196。上板电极194可以设置在覆盖金属电极196与上电极193之间。
覆盖金属电极196沿着上板电极的上表面194US延伸。覆盖金属电极196可以包括金属、金属合金、导电金属氮化物、导电金属碳氮化物、导电金属碳化物、导电金属氮氧化物和导电金属氧化物中的至少一种。
在图15中，接触插塞198可以穿过覆盖金属电极196。接触插塞198可以连接到上板电极194。接触插塞198的一部分可以凹入上板电极194中。
在图16中，接触插塞198不穿过覆盖金属电极196。接触插塞198可以设置在覆盖金属电极196上。接触插塞198可以与覆盖金属电极196接触。接触插塞198可以通过覆盖金属电极196连接到上板电极194。
图17是根据一些示例性实施例的半导体存储器件的截面图。为了便于解释，将仅主要描述与参考图1至图14描述的点不同的点。
参考图17，根据一些示例性实施例的半导体存储器件还可以包括设置在节点连接焊盘125与存储焊盘160之间的存储接触120。存储接触120可以连接节点连接焊盘125和存储焊盘160。存储接触120可以包括例如掺杂有杂质的半导体材料、导电金属硅化物、导电金属氮化物、导电金属氧化物、金属和金属合金中的至少一种。
图18至图20是根据一些示例性实施例的半导体存储器件的视图。为了便于解释，将仅主要描述与参考图1至图7描述的点不同的点。
作为参考，图18是根据一些示例性实施例的半导体存储器件的示意性布局。图19和图20分别是沿着图18的线A-A和B-B截取的截面图。
参考图18至图20，根据一些示例性实施例的半导体存储器件可以包括将单元有源区ACT连接到下电极191的掩埋接触BC，但不包括节点焊盘XP(在图1中)。定位焊盘LP可以设置在掩埋接触BC与下电极191之间。
详细地，下单元绝缘层135可以形成在衬底100和单元元件分隔层105上。更具体地，下单元绝缘层135可以设置在其上未形成位线接触146的衬底100和单元元件分隔层105上。下单元绝缘层135可以设置在衬底100与单元导电线140之间，并且设置在单元元件分隔层105与单元导电线140之间。
下单元绝缘层135可以是单层或包括第一下单元绝缘层136和第二下单元绝缘层137的多层。例如，第一下单元绝缘层136可以包括氧化硅层，并且第二下单元绝缘层137可以包括氮化硅层。与图中所示不同，下单元绝缘层137还可以包括三个或更多个绝缘层。
位线接触146的一部分可以凹入单元导电线140中。位线接触的上表面146US可以突出而高于下单元绝缘层135的上表面。基于单元元件分隔层105的上表面，位线接触的上表面146US的高度高于下单元绝缘层135的上表面的高度。
多个存储接触120可以设置在在第一方向DR1上相邻的单元导电线140之间。存储接触120可以在彼此相邻的单元导电线140之间与衬底100和单元元件分隔层105交叠。存储接触120可以连接到单元有源区ACT的存储连接区103b(在图2中)。这里，存储接触120可以对应于掩埋接触BC。多个存储接触120可以包括例如掺杂有杂质的半导体材料、导电金属硅化物、导电金属氮化物、导电金属碳化物、导电金属碳氮化物、导电金属氧化物、金属和金属合金中的至少一种。
存储焊盘160可以形成在存储接触120上。存储焊盘160可以电连接到存储接触120。
图21是根据一些示例性实施例的半导体存储器件的布局图。图22是根据一些示例性实施例的半导体存储器件的立体图。图23是沿着图21的线C-C和D-D截取的截面图。
参考图21至图23，根据一些示例性实施例的半导体存储器件可以包括衬底100、多条第一导电线220、沟道层230、栅电极240、栅极绝缘层250和信息存储部480。根据一些示例性实施例的半导体存储器件可以是包括垂直沟道晶体管(VCT)的存储器件。VCT可以指其中沟道层230的沟道长度从衬底100的上表面开始在垂直方向上(例如，沿着第四方向DR4)延伸的结构。
下绝缘层212可以设置在衬底100上。多条第一导电线220可以在下绝缘层212上在第一方向DR1上彼此间隔开且在第二方向DR2上延伸。多个第一绝缘图案222可以设置在下绝缘层212上以填充多条第一导电线220之间的空间。多个第一绝缘图案222可以在第二方向DR2上延伸。多个第一绝缘图案222的上表面可以与多条第一导电线220的上表面设置在同一高度。多条第一导电线220可以用作位线。
多条第一导电线220可以包括例如掺杂半导体材料、金属、金属合金、导电金属氮化物、导电金属硅化物、导电金属氧化物或它们的组合。例如，多条第一导电线220可以由掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO、RuO或它们的组合形成。多条第一导电线220可以包括上述材料的单层或多层。在示例性实施例中，多条第一导电线220可以包括例如石墨烯、碳纳米管或它们的组合。
沟道层230可以以矩阵形式布置，该矩阵形式被设置为在多条第一导电线220上在第一方向DR1和第二方向DR2上彼此间隔开。沟道层230可以具有在第一方向DR1上的第一宽度和在第四方向DR4上的第一高度，并且第一高度可以大于第一宽度。这里，第四方向DR4与第一方向DR1和第二方向DR2相交，并且可以是例如垂直于衬底100的上表面的方向。例如，第一高度可以是第一宽度的约2倍至约10倍。沟道层230的底部可以用作第一源极/漏极区，沟道层230的上部可以用作第二源极/漏极区，并且沟道层230的在第一源极/漏极区与第二源极/漏极区之间的部分可以用作沟道区。
在示例性实施例中，沟道层230可以包括氧化物半导体。例如，氧化物半导体可以包括InGaZnO、InGaSiO、InSnZnO、InZnO、ZnO、ZnSnO、ZnON、ZrZnSnO、SnO、HfInZnO、GaZnSnO、AlZnSnO、YbGaZnO、InGaO或它们的组合。沟道层230可以包括单层或多层氧化物半导体。在一些示例中，沟道层230可以具有大于硅的带隙能量的带隙能量。例如，沟道层230可以具有大约1.5eV至大约5.6eV的带隙能量。例如，当沟道层230具有大约2.0eV至4.0eV的带隙能量时，沟道层230可以具有最佳沟道性能。例如，沟道层230可以是多晶或非晶的。在示例性实施例中，沟道层230可以包括例如石墨烯、碳纳米管或它们的组合。
栅电极240可以在沟道层230的两个侧壁上在第一方向DR1上延伸。栅电极240可以包括面对沟道层230的第一侧壁的第一子栅电极240P1，以及面对与沟道层230的第一侧壁相对的第二侧壁的第二子栅电极240P2。例如，当一个沟道层230设置在第一子栅电极240P1与第二子栅电极240P2之间时，半导体存储器件可以具有双栅晶体管结构。在另一示例中，当省略第二子栅电极240P2并且仅形成面对沟道层230的第一侧壁的第一子栅电极240P1时，也可以实现单栅晶体管结构。包括在栅电极240中的材料可以与单元栅电极112的描述相同。
栅极绝缘层250可以围绕沟道层230的侧壁，并且可以介于沟道层230与栅电极240之间。例如，如图21所示，沟道层230的整个侧壁可以被栅极绝缘层250围绕，并且栅电极240的侧壁的一部分可以与栅极绝缘层250接触。在其他示例性实施例中，栅极绝缘层250可以在栅电极240的延伸方向(即，第一方向DR1)上延伸，并且沟道层230的侧壁中仅面对栅电极240的两个侧壁可以与栅极绝缘层250接触。在示例性实施例中，栅极绝缘层250可以由例如氧化硅层、氮氧化硅层、介电常数高于氧化硅层的介电常数的高k材料或它们的组合形成。
多个第二绝缘图案232可以在多个第一绝缘图案222上沿着第二方向DR2延伸。沟道层230可以设置在多个第二绝缘图案232中的两个相邻的第二绝缘图案232之间。另外，第一掩埋层234和第二掩埋层236可以设置在两个相邻的第二绝缘图案232之间的两个相邻的沟道层230之间的空间中。第一掩埋层234可以设置在两个相邻沟道层230之间的空间的底部上。第二掩埋层236可以形成为填充第一掩埋层234上的两个相邻沟道层230之间的剩余空间。第二掩埋层236的上表面可以与沟道层230的上表面设置在同一高度，并且第二掩埋层236可以覆盖栅电极240的上表面。在另一示例中，多个第二绝缘图案232可以由具有多个第一绝缘图案222的连续材料层形成，或第二掩埋层236可以由具有第一掩埋层234的连续材料层形成。
电容器接触260可以设置在沟道层230上。电容器接触260可以设置成与沟道层230垂直交叠，并且可以以在第一方向DR1和第二方向DR2上彼此间隔开的矩阵形式布置。电容器接触260可以由例如掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO、RuO或它们的组合形成。上绝缘层262可以在多个第二绝缘图案232和第二掩埋层236上围绕电容器接触260的侧壁。
第二蚀刻停止层270可以设置在上绝缘层262上。信息存储部190可以设置在第二蚀刻停止层270上。信息存储部190可以包括下电极191、电容器电介质层192、上电极193和上板电极194。下电极191可以穿过第二蚀刻停止层270以电连接到电容器接触260的上表面。例如，下电极191可以以在第四方向DR4上延伸的柱型形成。例如，下电极191可以设置成与电容器接触260垂直交叠，并且可以以在第一方向DR1和第二方向DR2上彼此间隔开的矩阵形式布置。在另一示例中，定位焊盘可以进一步设置在电容器接触460与下电极191之间，使得下电极191也可以以六边形形状布置。
图24是根据一些示例性实施例的半导体存储器件的布局图。图25是根据一些示例性实施例的半导体存储器件的立体图。
参考图24和图25，根据一些示例性实施例的半导体存储器件可以包括衬底100、多条第一导电线220A、沟道结构230A、接触栅电极240A、多条第二导电线242A和信息存储部190。根据一些示例性实施例的半导体存储器件可以是包括垂直沟道晶体管(VCT)的存储器件。
可以通过第一元件分离图案212A和第二元件分离图案214A在衬底100中限定多个有源区AC。沟道结构230A可以设置在每个有源区AC中。沟道结构230A可以包括分别在垂直方向上延伸的第一有源柱230A1和第二有源柱230A2，以及连接到第一有源柱230A1的底部和第二有源柱230A2的底部的连接部230L。第三源极/漏极区SD1可以设置在连接部230L中。第四源极/漏极区SD2可以设置在第一有源柱230A1和第二有源柱230A2的上侧上。第一有源柱230A1和第二有源柱230A2可以均构成独立单位存储单元。
多条第一导电线220A可以在与多个有源区AC中的每个有源区AC相交的方向上(例如，在第二方向DR2上)延伸。多条第一导电线220A中的一个第一导电线220A可以设置在第一有源柱230A1与第二有源柱230A2之间的连接部230L上。一个第一导电线220A可以设置在第三源极/漏极区SD1上。与一个第一导电线220A相邻的另一第一导电线220A可以设置在两个沟道结构230A之间。多条第一导电线220A中的一条第一导电线220A可以用作包括在由设置在一条第一导电线220A的两侧的第一有源柱230A1和第二有源柱230A2构成的两个单位存储单元中的公共位线。
一个接触栅电极240A可以设置在在第二方向DR2上相邻的两个沟道结构230A之间。例如，接触栅电极240A可以设置在包括在一个沟道结构230A中的第一有源柱230A1和与其相邻的沟道结构230A的第二有源柱230A2之间。一个接触栅电极240A可以由设置在其两个侧壁上的第一有源柱230A1和第二有源柱230A2共享。第四栅极绝缘层250A可以设置在接触栅电极240A与第一有源柱230A1之间，以及接触栅电极240A与第二有源柱230A2之间。多条第二导电线242A可以在接触栅电极240A的上表面上在第一方向DR1上延伸。多条第二导电线242A可以用作半导体存储器件的字线。
电容器接触260A可以设置在沟道结构230A上。电容器接触260A可以设置在第四源极/漏极区SD2上，并且信息存储部190可以设置在电容器接触260A上。
通过总结和回顾，在高度规模化的半导体元件中，形成多个布线线路和介于它们之间的多个掩埋接触的工艺变得越来越复杂和困难。因此，本公开的各方面提供了一种具有改善的可靠性和性能的高度集成的半导体存储器件。
即，根据实施例，电容器的上板电极可以包括具有两个或更多个硼掺杂浓度的两个或更多个层，其中一个层包括质量数为11的硼。由于掺杂有高浓度硼的上电极板与电容器的上电极相邻设置，因此可以减小上板电极与上电极之间的电阻。此外，由于掺杂有高浓度硼的上电极板被设置为最外层，因此可以防止缺陷。
本文已经公开了示例实施例，并且尽管采用了具体术语，但是它们被使用并且仅在一般和描述性意义上被解释，而不是为了限制的目的。在一些情况下，如本领域普通技术人员在提交本申请时将清楚的是，除非另有具体说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离如所附权利要求中阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种半导体存储器件，所述半导体存储器件包括：
衬底；
定位焊盘，所述定位焊盘位于所述衬底上；
下电极，所述下电极位于所述定位焊盘上并连接到所述定位焊盘；
电介质层，所述电介质层位于所述下电极上并沿着所述下电极的轮廓延伸；
上电极，所述上电极位于所述电介质层上；以及
上板电极，所述上板电极位于所述上电极上，所述上板电极包括掺杂有硼的第一子板电极和第二子板电极，所述第一子板电极中的所述硼的第一浓度大于所述第二子板电极中的所述硼的第二浓度。
2.根据权利要求1所述的半导体存储器件，其中，所述第一子板电极位于所述第二子板电极与所述上电极之间。
3.根据权利要求2所述的半导体存储器件，其中，所述上板电极还包括掺杂有硼的第三子板电极，所述第三子板电极中的所述硼的第三浓度大于所述硼的所述第一浓度，并且所述第三子板电极位于所述第一子板电极与所述上电极之间。
4.根据权利要求2所述的半导体存储器件，其中，所述上板电极还包括掺杂有硼的第三子板电极，所述第三子板电极中的所述硼的第三浓度大于所述硼的所述第二浓度，并且所述第二子板电极位于所述第一子板电极与所述第三子板电极之间。
5.根据权利要求1所述的半导体存储器件，其中，所述第二子板电极位于所述第一子板电极与所述上电极之间。
6.根据权利要求5所述的半导体存储器件，其中，所述上板电极还包括掺杂有硼的第三子板电极，所述第三子板电极中的所述硼的第三浓度大于所述硼的所述第一浓度，并且所述第一子板电极位于所述第三子板电极与所述第二子板电极之间。
7.根据权利要求5所述的半导体存储器件，其中，所述上板电极还包括掺杂有硼的第三子板电极，所述第三子板电极中的所述硼的第三浓度小于所述第一浓度，并且所述第一子板电极位于所述第二子板电极与所述第三子板电极之间。
8.根据权利要求1所述的半导体存储器件，所述半导体存储器件还包括位于所述上板电极上的覆盖金属电极，所述上板电极位于所述覆盖金属电极与所述上电极之间。
9.根据权利要求8所述的半导体存储器件，所述半导体存储器件还包括电连接到所述上板电极的接触插塞，所述接触插塞位于所述覆盖金属电极上。
10.根据权利要求8所述的半导体存储器件，所述半导体存储器件还包括穿过所述覆盖金属电极并连接到所述上板电极的接触插塞。
11.根据权利要求1所述的半导体存储器件，其中，所述上板电极包括沿着所述上电极的轮廓延伸的硅板电极，所述硅板电极包括未掺杂的硅层。
12.根据权利要求1所述的半导体存储器件，其中，所述第一子板电极和所述第二子板电极均包括硅锗层。
13.根据权利要求1所述的半导体存储器件，其中，所述硼包括质量数为11的第一硼和质量数为10的第二硼。
14.一种半导体存储器件，所述半导体存储器件包括：
衬底；
定位焊盘，所述定位焊盘位于所述衬底上；
下电极，所述下电极位于所述定位焊盘上并连接到所述定位焊盘；
电介质层，所述电介质层位于所述下电极上并沿着所述下电极的轮廓延伸；
上电极，所述上电极位于所述电介质层上；以及
上板电极，所述上板电极位于所述上电极上，所述上板电极包括硅板电极和硅锗板电极，所述硅板电极包括未掺杂的硅层，并且所述硅锗板电极包括掺杂有质量数为11的硼的硅锗层。
15.根据权利要求14所述的半导体存储器件，其中，所述硅板电极位于所述硅锗板电极与所述上电极之间。
16.根据权利要求14所述的半导体存储器件，所述半导体存储器件还包括位于所述上板电极上的覆盖金属电极，所述上板电极位于所述覆盖金属电极与所述上电极之间。
17.根据权利要求16所述的半导体存储器件，所述半导体存储器件还包括电连接到所述上板电极的接触插塞，所述接触插塞位于所述覆盖金属电极上。
18.根据权利要求16所述的半导体存储器件，所述半导体存储器件还包括穿过所述覆盖金属电极并连接到所述上板电极的接触插塞。
19.一种半导体存储器件，所述半导体存储器件包括：
衬底，所述衬底包括由元件分隔层限定并在第一方向上延伸的有源区，所述有源区包括第一部分和限定在所述第一部分的两侧的第二部分；
字线，所述字线在不同于所述第一方向的第二方向上延伸，并且在所述衬底和所述元件分隔层中横跨在所述有源区的所述第一部分与所述有源区的所述第二部分之间；
位线接触，所述位线接触连接到所述有源区的所述第一部分；
位线，所述位线位于所述位线接触上，所述位线连接到所述位线接触并且在不同于所述第一方向和所述第二方向的第三方向上延伸；以及
电容器，所述电容器连接到所述有源区的所述第二部分，所述电容器包括：
下电极，所述下电极连接到所述有源区的所述第二部分，
电介质层，所述电介质层在所述下电极上沿着所述下电极的轮廓延伸，
上电极，所述上电极位于所述电介质层上，以及
上板电极，所述上板电极位于所述上电极上并且包括硅板电极和硅锗板电极，所述硅锗板电极包括掺杂有硼的第一子硅锗板电极和第二子硅锗板电极，并且所述第一子硅锗板电极中的所述硼的第一浓度大于所述第二子硅锗板电极中的所述硼的第二浓度。
20.根据权利要求19所述的半导体存储器件，所述半导体存储器件还包括：
覆盖金属电极，所述覆盖金属电极位于所述上板电极上，所述上板电极位于所述覆盖金属电极与所述上电极之间；以及
接触插塞，所述接触插塞电连接到所述上板电极。
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