CN115588659A - 电容器结构和包括该电容器结构的半导体存储器件 - Google Patents

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姜相列
金洙焕
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Abstract

本发明提供一种电容器结构和包括该电容器结构的半导体存储器件。电容器结构包括下电极、上电极以及插设在下电极和上电极之间的电容器电介质膜，其中下电极包括包含第一金属元素的电极膜，以及在电极膜和电容器电介质膜之间的包含第一金属元素的氧化物的掺杂的氧化物膜，掺杂的氧化物膜进一步包括第二金属元素和杂质元素，第二金属元素包括第5族至第11族和第15族金属元素中的至少一种，杂质元素包括硅(Si)、铝(Al)、锆(Zr)和铪(Hf)中的至少一种。

Description

电容器结构和包括该电容器结构的半导体存储器件
技术领域
发明构思涉及电容器结构、包括该电容器结构的半导体存储器件、制造电容器结构的方法和/或制造包括电容器结构的半导体器件的方法。
背景技术
随着半导体存储器件变得逐渐集成化，各个电路图案变得更精细以在相同区域中实现更多半导体存储器件。尽管各个电路图案的高宽比逐渐增加以弥补这一点，但增加的高宽比增加了工艺难度和/或导致诸如图案崩塌的缺陷。
发明内容
发明构思的多个方面提供了一种具有改进的电容和/或减小的应力的电容器结构。
替代地或附加地，发明构思的多个方面还提供了一种包括具有改进的电容和/或减小的应力的电容器结构的半导体存储器件。
替代地或附加地，发明构思的多个方面还提供了一种用于制造具有改进的电容和/或减小的应力的电容器结构的方法。
替代地或附加地，发明构思的多个方面还提供了一种用于制造包括具有改进的电容和减小的应力的电容器结构的半导体存储器件的方法。
然而，发明构思的方面不限于在这里所阐述的方面。通过参照下面给出的发明构思的详细描述，发明构思的以上和其它方面对于发明构思所属领域的普通技术人员将变得更加明显。
根据本发明构思的一些示例实施方式，提供了一种电容器结构，该电容器结构包括下电极、上电极、以及在下电极和上电极之间的电容器电介质膜。下电极包括包含第一金属元素的电极膜，下电极包括在电极膜和电容器电介质膜之间的包含第一金属元素的氧化物的掺杂氧化物膜，并且掺杂的氧化物膜进一步包括第二金属元素和杂质元素，杂质元素包括硅(Si)、铝(Al)、锆(Zr)和铪(Hf)中的至少一种，并且第二金属元素包括第5族至第11族和第15族金属元素中的至少一种。
根据发明构思的一些示例实施方式，提供了一种电容器结构，该电容器结构包括下电极、上电极、以及在下电极和上电极之间的电容器电介质膜。下电极包括包含第一金属元素的电极膜，下电极包括在电极膜和电容器电介质膜之间的包含第一金属元素的氧化物的金属氧化物膜，并且下电极包括掺杂的氧化物膜，掺杂的氧化物膜包括掺杂有第二金属元素的第一金属元素的氧化物，掺杂的氧化物膜在金属氧化物膜和电容器电介质膜之间，并且掺杂的氧化物膜进一步包括0.3原子％或更少的硅(Si)。
根据发明构思的一些示例实施方式，提供了一种半导体存储器件，该半导体存储器件包括：包括有源区的衬底；在衬底上的第一导电线，第一导电线在第一方向上延伸并连接到有源区；电容器接触，在衬底上并与第一导电线间隔开并且连接到有源区；第二导电线，在第一导电线和电容器接触之间在有源区上，第二导电线在与第一方向交叉的第二方向上延伸；以及电容器结构，其包括连接到电容器接触的下电极，电容器结构包括顺序堆叠在下电极上的电容器电介质膜和上电极。下电极包括包含第一金属元素的电极膜，并且下电极包括掺杂的氧化物膜，掺杂的氧化物膜包括掺杂有第二金属元素的第一金属元素的氧化物，掺杂的氧化物膜在电极膜和电容器电介质膜之间，并且掺杂的氧化物膜进一步包括杂质元素，杂质元素包括硅(Si)、铝(Al)、锆(Zr)和铪(Hf)中的至少一种。
根据发明构思的一些示例实施方式，提供了一种制造电容器结构的方法，该方法包括：形成包括第一金属元素的氧化物的金属氧化物膜，金属氧化物膜形成在电极膜上；形成包括氧化硅、氧化铝、氧化锆和氧化铪中的至少一种的阻挡膜，阻挡膜形成在金属氧化物膜上；形成包括第二金属元素的掺杂剂膜，第二金属元素包括第5族至第11族和第15族金属元素中的至少一种，掺杂剂膜形成在阻挡膜上；执行热处理工艺以形成掺杂的氧化物膜，掺杂的氧化物膜包括掺杂有第二金属元素的第一金属元素的氧化物；以及形成顺序堆叠在掺杂的氧化物膜上的电容器电介质膜和上电极。
附图说明
通过参照附图详细描述发明构思的示例实施方式，发明构思的以上和其它方面和特征将变得更加明显，其中：
图1是用于说明根据一些实施方式的电容器结构的示例截面图。
图2A和图2B是用于说明图1的下电极的示例曲线图。
图3A和图3B是用于说明根据一些示例实施方式的电容器结构的其它示例截面图。
图4是用于说明根据一些示例实施方式的半导体存储器件的示例布局图。
图5是沿图4的A-A截取的截面图。
图6是用于说明图5的区域R1的放大图。
图7是沿图4的B-B截取的截面图。
图8是用于说明根据一些示例实施方式的半导体存储器件的另一示例布局图。
图9是用于说明图8的半导体存储器件的透视图。
图10是沿图8的C-C截取的截面图。
图11是用于说明图10的区域R2的放大图。
图12是沿图8的D-D截取的截面图。
图13是用于说明根据一些示例实施方式的半导体存储器件的又一示例布局图。
图14是用于说明图13的半导体存储器件的透视图。
图15至图21是用于说明根据一些示例实施方式的用于制造电容器结构的方法的中间阶段图。
图22至图24是用于说明根据一些示例实施方式的制造半导体器件的方法的中间阶段图。
具体实施方式
在下文中，将参照图1至图3B描述根据一些示例实施方式的电容器结构。
图1是用于说明根据一些示例实施方式的电容器结构的示例截面图。图2A和图2B是用于说明图1的下电极的示例曲线图。
参照图1至图2B，根据一些示例实施方式的电容器结构CS形成在衬底10和下绝缘膜20上。
衬底10可以是或者可以包括体硅或SOI(绝缘体上硅)。替代地或附加地，衬底10可以是或者可以包括硅衬底或者可以包括其它物质，例如硅锗、SGOI(绝缘体上硅锗)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓。衬底10可以是单晶的和/或可以是掺杂的，例如可以轻掺杂诸如硼的杂质；然而，示例实施方式不限于此。
下绝缘膜20可以形成在衬底10上。下绝缘膜20可以包括例如氧化硅、氮化硅、氮氧化硅和具有比氧化硅低的介电常数的低介电常数(低k)材料中的至少一种。低介电常数材料可以包括例如但不限于FOX(可流动氧化物)、TOSZ(东燃硅氮烷，Torene Silazene)、USG(未掺杂的硅玻璃)、BSG(硼硅玻璃)、PSG(磷硅玻璃)、BPSG(硼磷硅玻璃)、PETEOS(等离子增强原硅酸四乙酯)、FSG(氟硅酸盐玻璃)、CDO(碳掺杂氧化硅)、干凝胶、气凝胶、非晶氟化碳、OSG(有机硅酸盐玻璃)、聚对二甲苯、BCB(双苯并环丁烯)、SiLK、聚酰亚胺、多孔聚合物材料及其组合中的至少一种。
电容器结构CS包括下电极30、电容器电介质膜40和上电极50。下电极30、电容器电介质膜40和上电极50可以顺序堆叠在衬底10和下绝缘膜20上。电容器结构CS可以通过利用在下电极30和上电极50之间产生的电势差而在电容器电介质膜40中存储电荷，例如电子。
下电极30可以包括电极膜32、金属氧化物膜34和掺杂的氧化物膜36。电极膜32、金属氧化物膜34和掺杂的氧化物膜36可以顺序堆叠在衬底10和下绝缘膜20上。
电极膜32可以包括第一金属元素。第一金属元素可以包括例如但不限于钛(Ti)、钽(Ta)、钨(W)和钌(Ru)中的至少一种。在一些示例实施方式中，电极膜32可以包括第一金属元素的氮化物。作为示例，电极膜32可以包括氮化钛、氮化钽、氮化钨和氮化钌中的至少一种。
金属氧化物膜34可以形成在电极膜32上。金属氧化物膜34可以插设在电极膜32和掺杂的氧化物膜36之间。金属氧化物膜34可以包括第一金属元素的氧化物。作为示例，当第一金属元素是钛(Ti)时，金属氧化物膜34可以包括氧化钛。金属氧化物膜34可以通过对电极膜32的氧化工艺(例如其中电极膜32的至少部分被消耗并转化为金属氧化物的工艺)形成，但不限于此。替代地或附加地，金属氧化物膜34可以是电极膜32的自然氧化物膜/原生氧化物膜。金属氧化物膜34的厚度TH1可以是例如大约
Figure BDA0003728002140000041
或更小(0.1nm或更小)。
掺杂的氧化物膜36可以形成在金属氧化物膜34上。掺杂的氧化物膜36可以插设在金属氧化物膜34和电容器电介质膜40之间。掺杂的氧化物膜36可以包括掺杂有第二金属元素的第一金属元素氧化物。作为示例，掺杂的氧化物膜36可以包括掺杂有第二金属元素的钛氧化物。掺杂的氧化物膜36可以通过对第一金属元素氧化物的第二金属元素掺杂工艺形成。例如，掺杂的氧化物膜36可以包括以预定浓度(例如，0.01原子％或更高)掺杂有第二金属元素的第一金属元素氧化物。掺杂的氧化物膜36的厚度TH2可以是例如大约
Figure BDA0003728002140000051
或更小(0.1nm或更小)。在一些示例实施方式中，金属氧化物膜34的厚度TH1可以小于掺杂的氧化物膜36的厚度TH2。
在一些示例实施方式中，第二金属元素可以包括第5族至第11族元素和第15族金属元素中的至少一种。例如，第二金属元素可以包括但不限于锑(Sb)(第15族)、钼(Mo)(第6族)、钴(Co)(第9族)、铌(Nb)(第5族)、铜(Cu)(第11族)、镍(Ni)(第10族)和钽(Ta)(第5族)中的至少一种。
掺杂的氧化物膜36可以进一步包括杂质元素。杂质元素可以包括硅(Si)、铝(Al)、锆(Zr)和铪(Hf)中的至少一种。作为示例，掺杂的氧化物膜36可以包括掺杂有第二金属元素和硅(Si)的钛氧化物。掺杂的氧化物膜36的杂质元素可以防止或减少在被掺杂第二金属元素的过程中电极膜32或金属氧化物膜34被过度氧化的可能性和/或来自其的影响，以减小施加到电容器结构CS的应力。这将在图15至图21的描述中更具体地描述。
作为示例，掺杂的氧化物膜36可以包括TiSiNbO2膜、TiSiNbON膜、TiSiNbN膜、HfTiSiNbO2膜、HfTiSiNbON膜和HfTiSiNbN膜中的至少一种。
在一些示例实施方式中，掺杂的氧化物膜36可以包括大约10原子％或更少的第二金属元素。例如，掺杂的氧化物膜36中的第二金属元素的含量可以为大约0.01原子％至大约10原子％。作为示例，第二金属元素的含量可以为大约1原子％或更少，例如，第二金属元素的含量可以为大约0.01原子％至大约1原子％。
在一些示例实施方式中，掺杂的氧化物膜36内的第二金属元素的含量可以是恒定的，或者在远离掺杂的氧化物膜36的上侧的方向上减少。图2A和图2B中的垂直轴以任意单位表示，并且可以是指数的；然而，示例实施方式不限于此。图2A和图2B中所示的浓度可以通过一种或更多种分析技术确定，诸如但不限于二次离子质谱(SIMS)和/或透射电子显微镜(TEM)；然而，示例实施方式不限于此。作为示例，如图2A和图2B所示，掺杂的氧化物膜36内部的第二金属元素(图2A和图2B的M)的浓度可以基本恒定，然后在远离掺杂的氧化物膜36的上侧上的一个点P1的方向上降低。金属氧化物膜34可以不包括第二金属元素或者可以包括痕量的第二金属元素。例如，金属氧化物膜34可以是在第二金属元素的掺杂工艺中第二金属元素没有扩散或者最小地或部分地或禁止扩散的区域。
在一些示例实施方式中，掺杂的氧化物膜36中的第二金属元素的含量可以大于掺杂的氧化物膜36中的杂质元素的含量。
在一些示例实施方式中，掺杂的氧化物膜36可以包括大约0.5原子％或更少的杂质元素。例如，掺杂的氧化物膜36中的杂质元素的含量可以为大约0.01原子％至大约0.5原子％。作为示例，杂质元素的含量可以为大约0.3原子％或更少，例如，杂质元素的含量可以为大约0.01原子％至大约0.3原子％。
在一些示例实施方式中，掺杂的氧化物膜36中的杂质元素的含量可以是恒定的或者在远离掺杂的氧化物膜36的上侧的方向上降低。作为示例，如图2A和图2B所示，掺杂的氧化物膜36内部的杂质元素(图2A和图2B的Si)的浓度可以基本恒定，然后在远离掺杂的氧化物膜36的上侧上的一个点P1的方向上降低。
在一些示例实施方式中，金属氧化物膜34的至少一部分可以包括杂质元素。作为示例，如图2A所示，金属氧化物膜34的与掺杂的氧化物膜36相邻的一部分可以包括杂质元素。例如，杂质元素可以扩散到金属氧化物膜34。
在一些示例实施方式中，金属氧化物膜34可以不包括杂质元素(图2B的Si)，如图2B所示。例如，杂质元素可以不扩散到金属氧化物膜34。
电容器电介质膜40可以形成在下电极30上。电容器电介质膜40可以插设在下电极30和上电极50之间。电容器电介质膜40可以包括例如氧化硅、氮化硅、氮氧化硅和具有比氧化硅高的介电常数的高介电常数(高k)材料中的至少一种。高介电常数材料可以包括例如但不限于氧化铪、氧化铪硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物、铌酸铅锌及其组合中的至少一种。作为示例，电容器电介质膜40可以包括氧化铝、氧化锆和氧化铪中的至少一种。
电容器电介质膜40可以包括上述材料的单层或多层。作为示例，电容器电介质膜40可以包括堆叠在下电极30上的氧化铪膜(HfO膜)和ZAZA(ZrO2/Al2O3/ZrO2/Al2O3)膜。
上电极50可以形成在电容器电介质膜40上。上电极50可以包括例如钛、氮化钛、钽、氮化钽、钨、氮化钨和钌中的至少一种。在一些示例实施方式中，上电极50可以包括第一金属元素。作为示例，上电极50可以包括氮化钛。
根据一些示例实施方式的电容器结构CS通过包括掺杂的氧化物膜36而具有改进的电容。例如，包括氧化钛和/或类似物的金属氧化物膜34在电压(例如，负电压)被施加到下电极30时形成耗尽区，这导致电容器结构CS的电容减小。然而，如上所述，掺杂的氧化物膜36插设在金属氧化物膜34和电容器电介质膜40之间，并且可以减少由于金属氧化物膜34而导致的耗尽区的形成。此外，如上所述，掺杂的氧化物膜36可以包括第5族至第11族和第15族金属元素中的至少一种。因此，形成在掺杂的氧化物膜36上的电容器电介质膜40可以例如通过包括四方晶系和正交晶系两者而具有改进的介电常数。因此，可以提供具有改进的电容的电容器结构CS。
替代地或附加地，在根据一些示例实施方式的电容器结构CS中，掺杂的氧化物膜36通过包括前述杂质元素以最小化或降低形成金属氧化物膜34的可能性和/或来自形成金属氧化物膜34的影响而具有减小的应力。例如，电极膜32或金属氧化物膜34可能在掺杂第二金属元素的过程中被过度氧化从而形成过厚的氧化物膜，这可能导致施加到电容器结构CS的应力增加。然而，如上所述，掺杂的氧化物膜36的杂质元素可以防止或降低在掺杂第二金属元素的过程中金属氧化物膜34被过度氧化的可能性和/或来自其的影响。因此，可以提供具有减小的应力的电容器结构CS。
图3A和图3B是用于说明根据一些示例实施方式的电容器结构的示例截面图。为了便于说明，以上使用图1至图2B说明的内容的重复部分将被简要说明或省略。
参照图3A，在根据一些示例实施方式的电容器结构CS中，下电极30包括电极膜32和掺杂的氧化物膜36。
下电极30可以不包括以上使用图1说明的金属氧化物膜34。例如，在第二金属元素的掺杂过程中，第一金属元素的所有氧化物可以被掺杂第二金属元素。在这种情况下，掺杂的氧化物膜36可以形成在电极膜32的正上方/正上。
作为示例，电极膜32可以包括氮化钛膜(TiN膜)，并且掺杂的氧化物膜36可以包括TiSiNbO2膜、TiSiNbON膜、TiSiNbN膜、HfTiSiNbO2膜、HfTiSiNbON膜和HfTiSiNbN膜中的至少一种。
参照图3B，根据一些示例实施方式的电容器结构CS进一步包括上界面膜45。
上界面膜45可以插设在电容器电介质膜40和上电极50之间。上界面膜45可以通过包括在电容器电介质膜40中的元素的一部分扩散到上电极50而形成，但不限于此。例如，上界面膜45可以通过上电极50的与电容器电介质膜40相邻的部分的氧化(例如热氧化)而形成。作为示例，上电极可以包括氮化钛膜(TiN膜)，并且上界面膜45可以包括TiO2膜、TiON膜和AlTiON膜中的至少一种。替代地或附加地，上界面膜45可以通过沉积工艺形成。
在一些示例实施方式中，例如在氧化和/或沉积期间和/或在注入工艺期间，上界面膜45可以掺杂有第三金属元素。第三金属元素可以包括第5族至第11族和第15族金属元素中的至少一种。例如，第三金属元素可以包括但不限于锑(Sb)、钼(Mo)、钴(Co)、铌(Nb)、铜(Cu)、镍(Ni)和钽(Ta)中的至少一种。作为示例，第三金属元素可以是铌(Nb)。作为示例，上电极可以包括氮化钛膜(TiN膜)，上界面膜45可以包括TiNbO2膜、TiNbON膜和AlTiNbON膜中的至少一种。
在图3B中，虽然仅示出了包括金属氧化物膜34的电容器结构CS，但这只是示例。在一些示例实施方式中，电容器结构CS可以不包括金属氧化物膜34，如以上关于图3A所描述的。
作为示例，根据一些示例实施方式的电容器结构CS可以包括顺序堆叠在衬底10和下绝缘膜20上的第一氮化钛膜(第一TiN膜)、第一氧化钛膜(第一TiO膜)、氧化硅膜(SiO膜)、第一氧化铌膜(第一NbO膜)、氧化铪膜(HfO膜)、ZAZA(ZrO2/Al2O3/ZrO2/Al2O3)膜、第二氧化钛膜(第二TiO膜)和第二氮化钛膜(第二TiN膜)。
作为示例，根据一些示例实施方式的电容器结构CS可以包括顺序堆叠在衬底10和下绝缘膜20上的第一氮化钛膜(第一TiN膜)、第一氧化钛膜(第一TiO膜)、氧化硅膜(SiO膜)、第一氧化铌膜(第一NbO膜)、氧化铪膜(HfO膜)、ZAZA(ZrO2/Al2O3/ZrO2/Al2O3)膜、第二氧化钛膜(第二TiO膜)、第二氧化铌膜(第二NbO)和第二氮化钛膜(第二TiN膜)。
在一些示例实施方式中，第一氧化钛膜(第一TiO膜)的厚度可以小于氧化硅膜(SiO膜)的厚度。
在一些示例实施方式中，第一氧化钛膜(第一TiO膜)的厚度可以小于/少于第一氧化铌膜(第一NbO膜)的厚度。
在一些示例实施方式中，第一氧化钛膜(第一TiO膜)的厚度可以小于/少于氧化硅膜(SiO膜)的厚度与第一氧化铌膜(第一NbO膜)的厚度之和。
在下文中，将参照图4至图7描述根据一些示例实施方式的半导体存储器件。
图4是用于说明根据一些示例实施方式的半导体存储器件的示例布局图。图5是沿图4的A-A截取的截面图。图6是用于说明图5的区域R1的放大图。图7是沿图4的B-B截取的截面图。为了便于说明，以上使用图1至图3说明的内容的重复部分将被简要说明或省略。
参照图4至图7，根据一些示例实施方式的半导体存储器件包括第一衬底100、第一元件隔离膜110、基底绝缘膜120、第一导电线130(BL)(例如列)、直接接触(DC)(例如位线接触)、间隔物结构140、第二导电线160(WL)(例如行)、第一栅极电介质膜162、第一电容器接触(BC、LP)和第一电容器结构190。
第一衬底100可以具有其中基底衬底和外延层堆叠的结构，但不限于此。第一衬底100可以是或者可以包括硅衬底、砷化镓衬底、硅锗衬底或SOI(绝缘体上半导体)衬底。第一衬底100可以是轻掺杂的；然而，示例实施方式不限于此。作为示例，下面将第一衬底100描述为硅衬底，例如单晶硅衬底。
第一衬底100可以包括第一有源区AR。第一有源区AR可以是在彼此平行的方向上延伸的多个条的形式。此外，多个第一有源区AR中的一个的中心可以被设置为与其它第一有源区AR的末端部分相邻。在一些示例实施方式中，第一有源区AR可以以斜条的形式形成。例如，如图4所示，第一有源区AR可以是在第一方向Y1和第二方向X1延伸的平面中的在不同于第一方向Y1和第二方向X1的第三方向上延伸的条的形式。第二方向X1与第三方向所形成的锐角例如可以为60°，但不限于此。
第一有源区AR可以用作或可以是源极/漏极区，并且可以包括诸如但不限于磷和/或砷的杂质。在一些示例实施方式中，第一部分(例如，第一有源区AR的中心部分)可以通过直接接触DC连接到第一导电线130，并且有源区AR的第二部分(例如，两个端部)可以通过第一电容器接触BC、LP连接到第一电容器结构190。
第一元件隔离膜110可以限定多个第一有源区AR。在图5和图7中，尽管第一元件隔离膜110的侧面被示为具有倾斜度，但这仅是工艺特征，示例实施方式不限于此。
第一元件隔离膜110可以包括但不限于氧化硅、氮化硅和氮氧化硅中的至少一种。第一元件隔离膜110也可以是由一种绝缘材料构成的单层膜，并且也可以是由多种绝缘材料的组合构成的多层膜。
基底绝缘膜120可以形成在第一衬底100和第一元件隔离膜110上。在一些示例实施方式中，基底绝缘膜120可以在没有形成直接接触DC和掩埋接触BC的区域中沿着第一衬底100的上侧和第一元件隔离膜110的上侧延伸。
基底绝缘膜120可以是单层膜，但也可以是如图所示的多层膜。作为示例，基底绝缘膜120可以包括顺序堆叠在第一衬底100上的第一绝缘膜122、第二绝缘膜124和第三绝缘膜126。第一绝缘膜122可以包括例如氧化硅。第二绝缘膜124可以包括具有不同于(例如慢于或快于)第一绝缘膜122的蚀刻选择性的物质。例如，第二绝缘膜124可以包括氮化硅。第三绝缘膜126可以包括具有比第二绝缘膜124小的介电常数的物质。例如，第三绝缘膜126可以包括氧化硅。
第一导电线130可以形成在第一衬底100、第一元件隔离膜110和基底绝缘膜120上。第一导电线130可以在第一方向Y1上延伸得长并跨过第一有源区AR和第二导电线160。例如，第一导电线130可以斜地交叉第一有源区AR并且垂直地跨过第二导电线160。多条第一导电线130彼此间隔开并且可以沿第二方向X1以等间隔排列。根据一些示例实施方式，每条第一导电线130可以连接到第一有源区AR以用作半导体存储器件的位线BL。
在一些示例实施方式中，第一导电线130可以包括顺序堆叠在第一衬底100上的第一子导电图案132、第二子导电图案134和第三子导电图案136。第一子导电图案132、第二子导电图案134和第三子导电图案136可以包括例如但不限于多晶硅、TiN、TiSiN、钨、硅化钨及其组合中的至少一种。作为示例，第一子导电图案132可以包括多晶硅，第二子导电图案134可以包括TiSiN，第三子导电图案136可以包括钨。
在一些示例实施方式中，第一位线覆盖图案138和第二位线覆盖图案139可以顺序地形成在第一导电线130上。第一位线覆盖图案138和第二位线覆盖图案139可以沿着第一导电线130的上侧延伸。第一位线覆盖图案138和第二位线覆盖图案139可以包括但不限于氮化硅。
直接接触DC可以形成在第一衬底100和第一元件隔离膜110上。直接接触DC可以穿透基底绝缘膜120以连接第一导电线130和第一衬底100的第一有源区AR。例如，第一衬底100可以包括或限定第一接触沟槽CT1。第一接触沟槽CT1可以穿透基底绝缘膜120以暴露第一有源区AR的第一部分(例如，中心部分)。直接接触DC可以形成在第一接触沟槽CT1内以连接第一导电线130和第一有源区AR的第一部分。
在一些示例实施方式中，第一接触沟槽CT1的一部分也可以与第一元件隔离膜110的一部分重叠。因此，第一接触沟槽CT1不仅可以暴露第一有源区AR的一部分，而且可以暴露第一元件隔离膜110的一部分。
在一些示例实施方式中，直接接触DC的宽度可以小于第一接触沟槽CT1的宽度。例如，直接接触DC可以仅与第一衬底100的被第一接触沟槽CT1暴露的部分接触。在一些示例实施方式中，第一导电线130的宽度也可以小于第一接触沟槽CT1的宽度。例如，第一导电线130的宽度可以与直接接触DC的宽度相同。
直接接触DC可以包括导电材料。因此，第一导电线130可以电连接到第一衬底100的第一有源区AR。第一有源区AR的连接到直接接触DC的第一部分(例如，中心部分)可以用作包括第二导电线160的半导体器件的第一源极/漏极区。
在一些示例实施方式中，直接接触DC可以包括与第一子导电图案132相同的材料。例如，直接接触DC可以包括多晶硅，例如掺杂的多晶硅。然而，这仅是示例，直接接触DC还可以取决于制造工艺而包括与第一子导电图案132不同的材料。
间隔物结构140可以形成在第一导电线130的侧面上。间隔物结构140可以沿着第一导电线130的侧面延伸。例如，间隔物结构140可以在第一方向Y1上延伸得长。
在一些示例实施方式中，间隔物结构140可以包括第一间隔物141、第二间隔物142、第三间隔物143、第四间隔物144和第五间隔物145。
第一间隔物141可以沿着第一导电线130的侧面延伸。例如，第一间隔物141可以沿着第一导电线130、第一位线覆盖图案138和第二位线覆盖图案139的侧面延伸。在形成第一接触沟槽CT1的区域中，第一间隔物141可以沿着第一导电线130的侧面、直接接触DC的侧面和第一接触沟槽CT1的侧面延伸。在一些示例实施方式中，第一间隔物141可以与第一导电线130和直接接触DC接触。在没有形成第一接触沟槽CT1的区域中，第一间隔物141可以沿着第一导电线130的侧面和基底绝缘膜120的上侧延伸。
第二间隔物142可以在第一接触沟槽CT1内形成在第一间隔物141上。例如，第二间隔物142可以在第一接触沟槽CT1内沿着第一间隔物141的轮廓延伸。
第三间隔物143可以在第一接触沟槽CT1内形成在第二间隔物142上。第三间隔物143可以填充第一接触沟槽CT1的在形成第一间隔物141和第二间隔物142之后剩余的区域。
第四间隔物144可以形成在第二间隔物142和第三间隔物143上。第四间隔物144可以沿着第一导电线130的侧面的至少一部分延伸。例如，第四间隔物144可以沿着第一间隔物141的在其上未形成第二间隔物142的侧面延伸。
第五间隔物145可以形成在第三间隔物143上。第五间隔物145可以沿着第一导电线130的侧面的至少一部分延伸。例如，第五间隔物145可以沿着第四间隔物144的侧面延伸。在一些示例实施方式中，第五间隔物145的下侧可以形成为低于第四间隔物144的下侧。例如，第五间隔物145的下部可以是掩埋在第三间隔物143中的形式。
第一间隔物141、第二间隔物142、第三间隔物143、第四间隔物144和第五间隔物145可以各自包括氧化硅、氮氧化硅、氮化硅及其组合中的至少一种，并且可以包括相同或不同的材料。作为示例，第一间隔物141可以包括氮化硅，第二间隔物142可以包括氧化硅，第三间隔物143可以包括氮化硅，第四间隔物144可以包括氧化硅，第五间隔物145可以包括氮化硅。
在一些示例实施方式中，间隔物结构140可以包括空气间隔物。空气间隔物可以由空气或空隙(例如，真空下的空隙)构成，或可以包括空气或空隙(例如，真空下的空隙)。由于空气间隔物具有比氧化硅小的介电常数，所以可以有效地降低根据一些示例实施方式的半导体存储器件的寄生电容。作为示例，第四间隔物144可以是空气间隔物。
第二导电线160可以形成在第一衬底100和第一元件隔离膜110上。第二导电线160可以在第二方向X1上延伸得长并跨过第一有源区AR和第一导电线130。例如，第二导电线160可以斜地交叉第一有源区AR并且可以垂直地跨过第一导电线130。多条第二导电线160彼此间隔开并且可以沿着第一方向Y1以等间隔排列。每条第二导电线160可以插设在直接接触DC和掩埋接触BC之间以用作根据一些示例实施方式的半导体存储器件的字线WL。
在一些示例实施方式中，第二导电线160可以包括顺序堆叠在第一衬底100上的第四子导电图案164和第五子导电图案166。第四子导电图案164和第五子导电图案166可以各自包括例如但不限于金属、(掺杂的)多晶硅及其组合中的至少一种。
第一栅极电介质膜162可以插设在第一衬底100和第二导电线160之间。第一栅极电介质膜162可以包括例如但不限于氧化硅、氮氧化硅、氮化硅和具有比氧化硅高的介电常数的高介电常数(高k)材料中的至少一种。
在一些示例实施方式中，字线覆盖图案168可以形成在第二导电线160上。字线覆盖图案168可以包括但不限于氮化硅。
根据一些示例实施方式的半导体存储器件可以是包括掩埋沟道阵列晶体管(BCAT)的存储器件。掩埋沟道阵列晶体管可以指其中栅电极(例如，第二导电线160)被掩埋在第一衬底100中的结构。例如，第一衬底100可以包括在第二方向X1上延伸的字线沟槽WT。第一栅极电介质膜162可以沿着字线沟槽WT的轮廓延伸。第二导电线160可以在第一栅极电介质膜162上填充字线沟槽WT的一部分。字线覆盖图案168可以在第二导电线160上填充字线沟槽WT的其它部分。在这种情况下，第二导电线160的上侧可以形成为低于第一衬底100的上侧。
第一电容器接触BC、LP可以形成在第一衬底100和第一元件隔离膜110上。第一电容器接触BC、LP可以穿透基底绝缘膜120以连接第一衬底100的第一有源区AR和第一电容器结构190。在一些示例实施方式中，第一电容器接触BC、LP可以包括掩埋接触BC和着落焊盘LP。
掩埋接触BC可以穿透基底绝缘膜120以连接第一衬底100的第一有源区AR和着落焊盘LP。例如，第一衬底100可以包括第二接触沟槽CT2。第二接触沟槽CT2可以穿透基底绝缘膜120以暴露第一有源区AR的第二部分(例如，两个端部)。掩埋接触BC可以形成在第二接触沟槽CT2中以连接第一有源区AR的第二部分和着落焊盘LP。
在一些示例实施方式中，第二接触沟槽CT2的一部分也可以与第一元件隔离膜110的一部分重叠。因此，第二接触沟槽CT2不仅可以暴露第一有源区AR的一部分，而且可以暴露第一元件隔离膜110的一部分。
掩埋接触BC可以形成在间隔物结构140的侧面上。掩埋接触BC可以通过间隔物结构140与第一导电线130间隔开。在一些示例实施方式中，掩埋接触BC的上侧可以形成为低于第二位线覆盖图案139的上侧。
掩埋接触BC可以形成彼此间隔开的多个隔离区域。例如，如图4所示，多个掩埋接触BC可以插设在所述多条第一导电线130之间和所述多条第二导电线160之间。在一些示例实施方式中，所述多个掩埋接触BC可以以矩阵的形式设置。
掩埋接触BC可以包括导电材料。掩埋接触BC可以相应地电连接到第一衬底100的第一有源区AR。第一有源区AR的连接到掩埋接触BC的第二部分(例如，两个端部)可以用作包括第二导电线160的半导体器件的第二源极/漏极区。掩埋接触BC可以包括例如但不限于(掺杂的)多晶硅。
着落焊盘LP可以形成在掩埋接触BC上。着落焊盘LP可以被设置为与掩埋接触BC重叠。这里，术语“重叠”意指在垂直于第一衬底100的上侧的第一垂直方向Z1上重叠。着落焊盘LP连接到掩埋接触BC的上侧并且可以连接第一有源区AR和第一电容器结构190。
在一些示例实施方式中，着落焊盘LP可以被设置为与掩埋接触BC的一部分和第一导电线130的一部分重叠。例如，着落焊盘LP可以与掩埋接触BC的一部分和第二位线覆盖图案139的一部分重叠。在一些示例实施方式中，着落焊盘LP的上侧可以形成为高于第二位线覆盖图案139的上侧。在这种情况下，着落焊盘LP可以覆盖第二位线覆盖图案139的上侧的一部分。
着落焊盘LP可以形成彼此间隔开的多个隔离区域。例如，如图4所示，可以形成限定多个着落焊盘LP的焊盘沟槽PT。在一些示例实施方式中，焊盘沟槽PT的一部分可以暴露第二位线覆盖图案139的一部分。例如，焊盘沟槽PT的下侧可以形成为低于第二位线覆盖图案139的上侧。在这种情况下，所述多个着落焊盘LP可以通过第二位线覆盖图案139和焊盘沟槽PT彼此分离。在一些示例实施方式中，所述多个着落焊盘LP可以以蜂窝的形式布置。
着落焊盘LP可以包括导电材料。着落焊盘LP可以相应地电连接到掩埋接触BC。着落焊盘LP可以包括例如但不限于钨(W)。
在一些示例实施方式中，可以形成填充焊盘沟槽PT的第一上绝缘膜180。第一上绝缘膜180可以形成在着落焊盘LP和第二位线覆盖图案139上。因此，第一上绝缘膜180可以限定形成多个隔离区域的着落焊盘LP。
第一上绝缘膜180可以包括绝缘材料。因此，所述多个着落焊盘LP可以彼此电分离。第一上绝缘膜180可以包括例如但不限于氧化硅、氮化硅、氮氧化硅和具有比氧化硅低的介电常数的低介电常数(低k)材料中的至少一种。
第一电容器结构190可以设置在第一上绝缘膜180和第一电容器接触BC、LP上。第一电容器结构190可以连接到第一电容器接触BC、LP的上侧。例如，第一上绝缘膜180可以被图案化以暴露着落焊盘LP的上侧的至少一部分。第一电容器结构190可以连接到着落焊盘LP的上侧的由第一上绝缘膜180暴露的部分。因此，第一电容器结构190可以通过第一电容器接触BC、LP电连接到第一有源区AR的第二部分(例如，两个端部)。第一电容器结构190可以由第一导电线130和第二导电线160控制以存储数据。在一些示例实施方式中，多个第一电容器结构190可以以蜂窝的形式(例如六边形点阵，诸如正六边形点阵)布置。
第一电容器结构190可以包括第一下电极192、第一电容器电介质膜194和第一上电极196。第一电容器结构190可以利用在第一下电极192和第一上电极196之间产生的电势差而在第一电容器电介质膜194内部存储电荷，诸如电子。
第一下电极192可以连接到第一电容器接触BC、LP。例如，第一下电极192可以连接到着落焊盘LP的上侧的被第一上绝缘膜180暴露的部分。虽然图5和图7仅示出了第一下电极192具有从着落焊盘LP的上侧在第一垂直方向Z1上延伸的柱形状，但是这只是示例。作为另一示例，第一下电极192也可以是从着落焊盘LP的上侧在第一垂直方向Z1上延伸的圆柱体的形式。
第一电容器电介质膜194可以形成在第一下电极192上。在一些示例实施方式中，第一电容器电介质膜194可以沿着第一下电极192的侧面和上侧的轮廓以及第一上绝缘膜180的上侧的轮廓延伸。
第一上电极196可以形成在第一电容器电介质膜194上。在图5和图7中，虽然第一上电极196仅显示为填充相邻的第一电容器结构190之间的区域，但这只是示例。作为另一实施方式，第一上电极196可以沿着第一电容器电介质膜194的轮廓延伸。
第一下电极192、第一电容器电介质膜194和第一上电极196可以各自对应于上面使用图1至图3说明的下电极30、电容器电介质膜40和上电极50。例如，如图6所示，第一下电极192可以包括顺序堆叠的电极膜32、金属氧化物膜34和掺杂的氧化物膜36。因此，下面将不提供其详细描述。
因此，可以提供包括具有增强的电容和/或减小的应力的第一电容器结构190的半导体存储器件。
图8是用于说明根据一些示例实施方式的半导体存储器件的另一示例布局图。图9是用于说明图8的半导体存储器件的透视图。图10是沿图8的C-C截取的截面图。图11是用于说明图10的区域R2的放大图。图12是沿图8的D-D截取的截面图。为了便于说明，将简要说明或省略上面使用图1至图3说明的内容的重复部分。
参考图8至图12，根据一些示例实施方式的半导体存储器件包括第二衬底210、第三导电线220、沟道层230、第四导电线240、第二栅极电介质膜250和第二电容器结构290。根据一些示例实施方式的半导体存储器件可以是包括垂直沟道晶体管(VCT)的存储器件。垂直沟道晶体管可以指其中沟道层(例如，沟道层230)的沟道长度在垂直于第二衬底210的上侧的第二垂直方向Z2上延伸的结构。
第一下绝缘膜212可以设置在第二衬底210上，并且多条第三导电线220可以在第一下绝缘膜212上在第五方向X2上彼此间隔开，并且可以各自在第四方向Y2上延伸。多个第一绝缘图案222可以设置在第一下绝缘膜212上以填充所述多条第三导电线220之间的空间。所述多个第一绝缘图案222可以在第四方向Y2上延伸，并且所述多个第一绝缘图案222的上侧可以设置在与所述多条第三导电线220的上侧相同的水平处。每条第三导电线220可以用作根据一些示例实施方式的半导体存储器件的位线BL(例如，列)。
在一些示例实施方式中，所述多条第三导电线220可以包括掺杂的多晶硅、金属、导电的金属氮化物、导电的金属硅化物、导电的金属氧化物或其组合。例如，所述多条第三导电线220可以由掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合构成，但不限于此。所述多条第三导电线220可以包括单层或多层上述材料。在一些示例实施方式中，所述多条第三导电线220可以包括二维半导体材料，并且二维半导体材料可以包括例如石墨烯、碳纳米管或其组合。
沟道层230可以在所述多条第三导电线220上以在第四方向Y2和第五方向X2上间隔开的矩阵的形式布置。沟道层230可以具有沿第五方向X2的第一宽度和沿第二垂直方向Z2的第一高度，并且第一高度可以大于第一宽度。例如，第一高度可以是但不限于第一宽度的大约2至10倍。沟道层230的下部可以用作第一源极/漏极区(未示出)，沟道层230的上部可以用作第二源极/漏极区(未示出)，在第一源极/漏极区和第二源极/漏极区之间的沟道层230可以用作沟道区(未示出)。
在一些示例实施方式中，沟道层230可以包括氧化物半导体，例如，InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、InxGayO或其组合。沟道层230可以包括氧化物半导体的单层或多层。在一些示例实施方式中，沟道层230可以具有大于硅的带隙能量的带隙能量。例如，沟道层230可以具有大约1.5eV至5.6eV的带隙能量。例如，当具有大约2.0eV至4.0eV的带隙能量时，沟道层230可以具有最佳或改进的沟道性能。例如，沟道层230可以是但不限于多晶或非晶。在一些示例实施方式中，沟道层230可以包括二维半导体材料，例如，石墨烯、碳纳米管或其组合。
第四导电线240可以在沟道层230的两个侧壁上在第五方向X2上延伸。多条第四导电线240可以在第四方向Y2上彼此间隔开并且可以各自在第五方向X2上延伸。每条第四导电线240可以用作根据一些示例实施方式的半导体存储器件的字线WL。
在一些示例实施方式中，第四导电线240可以包括面向沟道层230的第一侧壁的第一子栅电极240P1和面向与沟道层230的第一侧壁相反的第二侧壁的第二子栅电极240P2。由于单个沟道层230设置在第一子栅电极240P1和第二子栅电极240P2之间，所以根据一些示例实施方式的半导体存储器件可以具有双栅极晶体管结构。然而，这仅是示例，可以省略第二子栅电极240P2，并且可以仅形成面向沟道层230的第一侧壁的第一子栅电极240P1以实现单栅极晶体管结构。
第四导电线240可以包括掺杂的多晶硅、金属、导电的金属氮化物、导电的金属硅化物、导电的金属氧化物或其组合。例如，第四导电线240可以由掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合构成，但不限于此。
第二栅极电介质膜250可以围绕沟道层230的侧壁并且插设在沟道层230和第四导电线240之间。例如，如图8所示，沟道层230的整个侧壁可以被第二栅极电介质膜250围绕，并且第四导电线240的侧壁的一部分可以与第二栅极电介质膜250接触。在一些其它实施方式中，第二栅极电介质膜250在第四导电线240的延伸方向(即，第五方向X2)上延伸，并且在沟道层230的侧壁当中，只有面向第四导电线240的两个侧壁可以与第二栅极电介质膜250接触。
在一些示例实施方式中，第二栅极电介质膜250可以由氧化硅膜、氮氧化硅膜、具有比氧化硅膜高的介电常数的高介电常数膜或其组合构成。高介电常数膜可以由金属氧化物或金属氮氧化物制成。例如，可用作第二栅极电介质膜250的高介电常数膜可以是但不限于HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或其组合。
多个第二绝缘图案232可以在所述多个第一绝缘图案222上沿着第四方向Y2延伸，并且沟道层230可以设置在所述多个第二绝缘图案232当中的在第五方向X2上的两个相邻的第二绝缘图案232之间。此外，第一掩埋层234和第二掩埋层236可以设置于在第四方向Y2上的两个相邻的沟道层230之间。第一掩埋层234设置在两个相邻的沟道层230之间的空间的下部，并且第二掩埋层236可以形成为在第一掩埋层234上填充两个相邻的沟道层230之间的剩余空间。第二掩埋层236的上侧设置在与沟道层230的上侧相同的水平处，第二掩埋层236可以覆盖第四导电线240的上侧。与此不同，多个第二绝缘图案232由与多个第一绝缘图案222连续的材料层形成，或者第二掩埋层236也可以由与第一掩埋层234连续的材料层形成。
第二电容器接触260可以设置在沟道层230上。第二电容器接触260被设置为垂直重叠沟道层230，并且可以布置成在第四方向Y2和第五方向X2上间隔开的矩阵形式。第二电容器接触260可以由掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其组合构成，但不限于此。
第二上绝缘膜262可以在所述多个第二绝缘图案232和第二掩埋层236上围绕第二电容器接触260的侧壁。蚀刻停止膜270可以设置在第二上绝缘膜262上，并且第二电容器结构290可以设置在蚀刻停止膜270上。第二电容器结构290可以包括第二下电极292、第二电容器电介质膜294和第二上电极296。
第二下电极292可以穿透蚀刻停止膜270并电连接到第二电容器接触260的上侧。第二下电极292可以形成为在第二垂直方向Z2上延伸的柱的形式，但不限于此。在一些示例实施方式中，第二下电极292可以布置成矩阵的形式，该矩阵被设置为与第二电容器接触260垂直重叠并且被设置为在第四方向Y2和第五方向X2上间隔开。与此不同，可以在第二电容器接触260和第二下电极292之间进一步设置着落焊盘(未示出)，并且第二下电极292也可以布置成蜂窝的形式，例如六边形点阵，诸如正六边形点阵。
第二下电极292、第二电容器电介质膜294和第二上电极296可以对应于以上使用图1至图3说明的下电极30、电容器电介质膜40和上电极50。例如，如图11所示，第二下电极292可以包括顺序堆叠的电极膜32、金属氧化物膜34和掺杂的氧化物膜36。因此，下面将不提供其详细描述。
因此，可以提供包括具有增强的电容和减小的应力的第二电容器结构290的半导体存储器件。
图13是用于说明根据一些示例实施方式的半导体存储器件的又一示例布局图。图14是用于说明图13的半导体存储器件的透视图。为了便于说明，以上使用图1至图3说明的内容的重复部分将被简要说明或省略。
参照图13和图14，根据一些示例实施方式的半导体存储器件可以包括第三衬底310、第五导电线320、沟道结构330、接触栅电极340、第六导电线342和第三电容器结构390。根据一些示例实施方式的半导体存储器件可以是包括垂直沟道晶体管(VCT)的存储器件。垂直沟道晶体管可以指其中沟道层(例如沟道结构330)的沟道长度在垂直于第三衬底310的上侧的第三垂直方向Z3上延伸的结构。
多个第二有源区AC可以通过第二元件隔离膜312和第三元件隔离膜314限定在第三衬底310上。沟道结构330可以设置在每个第二有源区AC内部。在一些示例实施方式中，沟道结构330可以包括各自在第三垂直方向Z3上延伸的第一有源柱330P1和第二有源柱330P2以及连接到第一有源柱330P1的下部和第二有源柱330P2的下部的连接部分330L。第一源极/漏极区SD1可以设置在连接部分330L内部，第二源极/漏极区SD2可以设置在第一有源柱330P1和第二有源柱330P2上方。第一有源柱330P1和第二有源柱330P2可以各自形成独立的单位存储单元。
第五导电线320可以在与所述多个第二有源区AC中的每个交叉的方向(例如，第六方向Y3)上延伸。多条第五导电线320可以在第七方向X3上彼此间隔开并且可以各自在第六方向Y3上延伸。在所述多条第五导电线320当中的单条第五导电线320可以设置在第一有源柱330P1和第二有源柱330P2之间的连接部分330L上。此外，单条第五导电线320可以设置在第一源极/漏极区SD1上。与单条第五导电线320相邻的另一条第五导电线320可以设置在这两个沟道结构330之间。所述多条第五导电线320当中的单条第五导电线320可以用作包括在由设置在单条第五导电线320的两侧的第一有源柱330P1和第二有源柱330P2形成的两个单位存储单元中的公共位线BL。
单个接触栅电极340可以设置于在第六方向Y3上彼此相邻的两个沟道结构330之间。例如，接触栅电极340可以设置在包括于沟道结构330中的第一有源柱330P1和在第六方向Y3上与其相邻的沟道结构330的第二有源柱330P2之间，并且单个接触栅电极340可以由设置在两个侧壁上的第一有源柱330P1和第二有源柱330P2共享。栅极绝缘层350可以设置在接触栅电极340和第一有源柱330P1之间以及在接触栅电极340和第二有源柱330P2之间。
第六导电线342可以在接触栅电极340的上侧上在第七方向X3上延伸。多条第六导电线342可以在第六方向Y3上彼此间隔开并且可以各自在第七方向X3上延伸。每条第六导电线342可以用作根据一些示例实施方式的半导体存储器件的字线WL。
第三电容器接触360可以设置在沟道结构330上。第三电容器接触360可以设置在第二源极/漏极区SD2上，并且第三电容器结构390可以设置在第三电容器接触360上。第三电容器结构390可以包括第三下电极392、第三电容器电介质膜(未示出)和第三上电极(未示出)。
第三电容器结构390可以对应于上面使用图1至图3说明的电容器结构CS。因此，下面将不提供其详细描述。
因此，可以提供包括具有增强的电容和/或减小的应力的第三电容器结构390的半导体存储器件。
在下文中，将参照图1至图3和图15至图21描述根据示例实施方式的电容器结构。
图15至图21是用于说明根据一些示例实施方式的用于制造电容器结构的方法的中间阶段图。为了便于说明，以上使用图1至图3说明的内容的重复部分将被简要说明或省略。
参照图15，在衬底10上形成下绝缘膜20和电极膜32。
下绝缘膜20可以形成在衬底10上。下绝缘膜20可以包括例如氧化硅、氮化硅、氮氧化硅和具有比氧化硅低的介电常数的低介电常数(低k)材料中的至少一种。下绝缘膜20可以通过例如原子层沉积(ALD)工艺或诸如等离子体增强化学气相沉积(PECVD)工艺的化学气相沉积(CVD)工艺中的至少一种来形成；然而，示例实施方式不限于此。
电极膜32可以形成在下绝缘膜20上。电极膜32可以包括第一金属元素。第一金属元素可以包括例如但不限于钛(Ti)、钽(Ta)、钨(W)和钌(Ru)中的至少一种。在一些示例实施方式中，电极膜32可以包括第一金属元素的氮化物。电极膜32例如可以通过ALD工艺、诸如PCVD工艺的CVD工艺或者诸如物理气相沉积(PVD)工艺的溅射工艺中的至少一种来形成；然而，示例实施方式不限于此。
参照图16，在电极膜32上形成金属氧化物膜34。
金属氧化物膜34可以覆盖电极膜32。金属氧化物膜34可以包括第一金属元素的氧化物。金属氧化物膜34可以通过对电极膜32的氧化工艺形成，但不限于此。替代地，金属氧化物膜34可以是电极膜32的自然氧化物膜。
在一些示例实施方式中，金属氧化物膜34的形成可以包括对电极膜32执行低温氧化工艺。低温氧化工艺可以例如在室温至200℃或更低的温度执行。
参照图17，在金属氧化物膜34上形成阻挡膜60。
阻挡膜60可以覆盖金属氧化物膜34。阻挡膜60可以包括杂质元素。杂质元素可以包括硅(Si)、铝(Al)、锆(Zr)和铪(Hf)中的至少一种。
在一些示例实施方式中，阻挡膜60可以包括杂质元素的氧化物。例如，阻挡膜60可以包括氧化硅、氧化铝、氧化锆和氧化铪中的至少一种。虽然阻挡膜60仅显示为单层膜，但这只是一个示例，阻挡膜60也可以是多个膜。
阻挡膜60可以例如通过化学气相沉积(CVD)工艺和/或原子层沉积(ALD)工艺形成。作为示例，当阻挡膜60包括氧化硅时，阻挡膜60可以通过化学气相沉积(CVD)工艺和/或利用硅(Si)前体的原子层沉积(ALD)工艺形成。
参照图18，在阻挡膜60上形成掺杂剂膜70。
掺杂剂膜70可以覆盖阻挡膜60。掺杂剂膜70可以包括第二金属元素。例如，掺杂剂膜70可以包括第二金属元素、第二金属元素的氧化物或第二金属元素的氮化物。掺杂剂膜70可以例如通过气相沉积工艺(例如，化学气相沉积(CVD)工艺和/或原子层沉积(ALD)工艺)形成，但不限于此。
在一些示例实施方式中，第二金属元素可以包括第5族至第11族和第15族金属元素中的至少一种。例如，第二金属元素可以包括但不限于锑(Sb)、钼(Mo)、钴(Co)、铌(Nb)、铜(Cu)、镍(Ni)和钽(Ta)中的至少一种。
在根据一些示例实施方式的制造电容器结构的方法中，阻挡膜60的杂质元素可以防止在形成掺杂剂膜70的过程中电极膜32或金属氧化物膜34的过度氧化。例如，包含氧化钛等的金属氧化物膜34具有其中氧原子(O)容易扩散的晶粒结构。此外，例如，用于形成掺杂剂膜70的臭氧(O3)反应物引起电极膜32或金属氧化物膜34的过度氧化。然而，如上所述，阻挡膜60可以插设在金属氧化物膜34和掺杂剂膜70之间以防止金属氧化物膜34被过度氧化。例如，阻挡膜60的杂质原子与氧原子O具有强结合力，或者可以防止氧原子O扩散到金属氧化物膜34。
参考图19，执行热处理工艺(HT)。
热处理工艺(HT)可以包括例如退火工艺。在一些示例实施方式中，热处理工艺(HT)可以在大约200℃或更高的温度执行。例如，热处理工艺(HT)可以包括在大约200℃至大约700℃的温度执行的退火工艺。
通过热处理工艺(HT)，掺杂剂膜70的第二金属元素的至少一部分可能通过阻挡膜60扩散到金属氧化物膜34。因此，参照图20，可以形成掺杂有第二金属元素的掺杂的氧化物膜36。作为示例，可以在电极膜32和阻挡膜60之间形成包括掺杂有第二金属元素的氧化钛的掺杂的氧化物膜36。
在一些示例实施方式中，掺杂的氧化物膜36可以进一步包括阻挡膜60的杂质元素。例如，阻挡膜60的杂质元素(例如，硅(Si))的至少一部分可以通过热处理工艺(HT)扩散到金属氧化物膜34中。在这种情况下，杂质元素的至少一部分可能保留在所形成的掺杂的氧化物膜36中。替代地或附加地，通过热处理工艺(HT)，金属氧化物膜34的第一金属元素的至少一部分扩散到阻挡膜60中以形成掺杂的氧化物膜36的一部分。因此，例如，可以在电极膜32和阻挡膜60之间形成掺杂的氧化物膜36，该掺杂的氧化物膜36包括掺杂有第二金属元素和硅(Si)的氧化钛。
在一些示例实施方式中，掺杂剂膜70的第二金属元素的至少一部分可以通过阻挡膜60扩散到金属氧化物膜34的下侧。在这种情况下，可以形成以上使用图3A说明的掺杂的氧化物膜36。
参照图21，去除阻挡膜60和掺杂剂膜70。
可以通过去除阻挡膜60和掺杂剂膜70来暴露掺杂的氧化物膜36。去除阻挡膜60和掺杂剂膜70可以包括例如执行清洁工艺。清洁工艺可以使用例如但不限于使用氟化氢(HF)的湿化学工艺来执行。
随后，参照图1，在掺杂的氧化物膜36上顺序形成电容器电介质膜40和上电极50。因此，可以形成包括下电极30、电容器电介质膜40和上电极50的电容器结构CS。
电容器电介质膜40可以包括例如氧化硅、氮化硅、氮氧化硅和具有比氧化硅高的介电常数的高介电常数(高k)材料中的至少一种。
上电极50可以包括例如钛、氮化钛、钽、氮化钽、钨、氮化钨和钌中的至少一种。在一些示例实施方式中，上电极50可以包括第一金属元素。作为示例，上电极50可以包括氮化钛。
因此，可以提供一种用于制造具有增强的电容和减小的应力的电容器结构CS的方法。
在下文中，将参照图4至图7和图22至图24描述根据示例实施方式的电容器结构。
图22至图24是用于说明根据一些示例实施方式的制造半导体器件的方法的中间阶段图。为了便于说明，以上使用图4至图7、图15至图21说明的内容的重复部分将被简要说明或省略。作为参考，图23是用于说明图22的区域R1的放大图。
参照图4、图22和图23，在第一衬底100和第一元件隔离膜110上形成基底绝缘膜120、第一导电线130(BL)、直接接触(DC)、间隔物结构140、第二导电线160(WL)、第一栅极电介质膜162、第一电容器接触BC、LP和第一下电极192。
第一下电极192可以连接到第一电容器接触BC、LP。例如，可以形成覆盖着落焊盘LP和第一上绝缘膜180的电极膜32。随后，可以执行对电极膜32进行图案化的图案化工艺。因此，可以形成多个第一下电极192，每个第一下电极192包括连接到各个着落焊盘LP的电极膜32。
参照图24，在电极膜32上顺序形成金属氧化物膜34和掺杂的氧化物膜36。因此，可以形成包括电极膜32、金属氧化物膜34和掺杂的氧化物膜36的第一下电极192。由于金属氧化物膜34和掺杂的氧化物膜36的形成与以上使用图16至图21说明的类似，因此以下将不提供其详细描述。
随后，参照图4和图5，在掺杂的氧化物膜36上顺序形成第一电容器电介质膜194和第一上电极196。因此，可以形成包括第一下电极192、第一电容器电介质膜194和第一上电极196的第一电容器结构190。由于第一电容器电介质膜194和第一上电极196的形成与以上使用图1说明的类似，因此下面将不提供其详细描述。
因此，可以提供一种制造包括具有增强的电容和/或减小的应力的第一电容器结构190的半导体存储器件的方法。
尽管已经参照发明构思的示例实施方式具体示出和描述了发明构思，但是本领域普通技术人员将理解，在不背离如由所附权利要求限定的发明构思的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。示例实施方式不一定相互排斥。例如，一些示例实施方式可以包括参照一个或更多个附图描述的特征，并且还可以包括参考一个或更多个其它附图描述的特征。因此希望所给出的实施方式在所有方面都被认为是说明性的而不是限制性的，参照所附权利要求而不是前面的描述来表示本发明的范围。
本申请要求于2021年7月6日提交的韩国专利申请第10-2021-0088511号的优先权，其公开内容通过引用整体合并于此。

Claims (20)

1.一种电容器结构，包括：
下电极；
上电极；以及
在所述下电极和所述上电极之间的电容器电介质膜，
其中所述下电极包括包含第一金属元素的电极膜，并且所述下电极包括在所述电极膜和所述电容器电介质膜之间的包含所述第一金属元素的氧化物的掺杂的氧化物膜，以及
所述掺杂的氧化物膜进一步包括第二金属元素和杂质元素，所述杂质元素包括硅(Si)、铝(Al)、锆(Zr)和铪(Hf)中的至少一种，并且所述第二金属元素包括第5族至第11族和第15族金属元素中的至少一种。
2.根据权利要求1所述的电容器结构，其中所述下电极进一步包括金属氧化物膜，所述金属氧化物膜包括所述第一金属元素的氧化物，而不包括所述第二金属元素，所述金属氧化物膜在所述电极膜和所述掺杂的氧化物膜之间。
3.根据权利要求2所述的电容器结构，其中所述金属氧化物膜进一步包括所述杂质元素。
4.根据权利要求1所述的电容器结构，其中所述第一金属元素包括钛(Ti)、钽(Ta)、钨(W)和钌(Ru)中的至少一种。
5.根据权利要求4所述的电容器结构，其中所述掺杂的氧化物膜进一步包括所述第一金属元素的氮化物。
6.根据权利要求1所述的电容器结构，其中所述第二金属元素包括锑(Sb)、钼(Mo)、钴(Co)、铌(Nb)、铜(Cu)、镍(Ni)和钽(Ta)中的至少一种。
7.根据权利要求1所述的电容器结构，其中所述掺杂的氧化物膜包括10原子％或更少的所述第二金属元素。
8.根据权利要求1所述的电容器结构，其中所述杂质元素包括硅(Si)。
9.根据权利要求1所述的电容器结构，其中所述掺杂的氧化物膜包括0.3原子％或更少的所述杂质元素。
10.一种电容器结构，包括：
下电极；
上电极；以及
在所述下电极和所述上电极之间的电容器电介质膜，
其中所述下电极包括包含第一金属元素的电极膜，所述下电极包括在所述电极膜和所述电容器电介质膜之间的包含所述第一金属元素的氧化物的金属氧化物膜，并且所述下电极包括掺杂的氧化物膜，所述掺杂的氧化物膜包括掺杂有第二金属元素的所述第一金属元素的氧化物，所述掺杂的氧化物膜在所述金属氧化物膜和所述电容器电介质膜之间，以及
所述掺杂的氧化物膜进一步包括0.3原子％或更少的硅(Si)。
11.根据权利要求10所述的电容器结构，其中，所述第一金属元素包括钛(Ti)、钽(Ta)、钨(W)和钌(Ru)中的至少一种。
12.根据权利要求10所述的电容器结构，其中所述第二金属元素包括第5族至第11族和第15族金属元素中的至少一种。
13.根据权利要求10所述的电容器结构，其中所述掺杂的氧化物膜包括1原子％或更少的所述第二金属元素。
14.根据权利要求10所述的电容器结构，其中所述掺杂的氧化物膜的厚度为0.1nm或更小。
15.根据权利要求10所述的电容器结构，其中所述电容器电介质膜包括氧化铝、氧化锆和氧化铪中的至少一种。
16.根据权利要求10所述的电容器结构，其中所述上电极包括所述第一金属元素。
17.一种半导体存储器件，包括：
包括有源区的衬底；
在所述衬底上的第一导电线，所述第一导电线在第一方向上延伸并连接到所述有源区；
电容器接触，在所述衬底上并与所述第一导电线间隔开并且连接到所述有源区；
第二导电线，在所述第一导电线与所述电容器接触之间在所述有源区上，所述第二导电线在与所述第一方向交叉的第二方向上延伸；以及
电容器结构，包括连接到所述电容器接触的下电极，所述电容器结构包括顺序堆叠在所述下电极上的电容器电介质膜和上电极，
其中所述下电极包括包含第一金属元素的电极膜，并且所述下电极包括掺杂的氧化物膜，所述掺杂的氧化物膜包括掺杂有第二金属元素的所述第一金属元素的氧化物，所述掺杂的氧化物膜在所述电极膜和所述电容器电介质膜之间，以及
所述掺杂的氧化物膜进一步包括杂质元素，所述杂质元素包括硅(Si)、铝(Al)、锆(Zr)和铪(Hf)中的至少一种。
18.根据权利要求17所述的半导体存储器件，其中所述第一金属元素包括钛(Ti)、钽(Ta)、钨(W)和钌(Ru)中的至少一种，
所述第二金属元素包括锑(Sb)、钼(Mo)、钴(Co)、铌(Nb)、铜(Cu)、镍(Ni)和钽(Ta)中的至少一种，以及
所述杂质元素包括硅(Si)。
19.根据权利要求18所述的半导体存储器件，其中所述掺杂的氧化物膜包括10原子％或更少的所述第二金属元素，并且包括0.3原子％或更少的所述杂质元素。
20.根据权利要求17所述的半导体存储器件，其中所述第一方向和所述第二方向中的每个都平行于所述衬底的上侧，以及
所述有源区在平行于所述衬底的所述上侧且不同于所述第一方向和所述第二方向的第三方向上延伸。
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