TW202316630A - 電容器結構及包括電容器結構的半導體記憶體裝置 - Google Patents

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Abstract

提供一種電容器結構及一種包括電容器結構的半導體記憶體裝置。所述電容器結構包括：下部電極；上部電極；以及電容器介電膜，夾置於下部電極與上部電極之間，其中下部電極包括包含第一金屬元素的電極膜以及位於電極膜與電容器介電膜之間的包含第一金屬元素的氧化物的摻雜氧化物膜，且摻雜氧化物膜更包含包括第5族至第11族及第15族金屬元素中的至少一者的第二金屬元素以及包括矽（Si）、鋁（Al）、鋯（Zr）及鉿（Hf）中的至少一者的雜質元素。

Description

電容器結構及包括電容器結構的半導體記憶體裝置
發明概念是有關於一種電容器結構、一種包括所述電容器結構的半導體記憶體裝置、一種用於製造所述電容器結構的方法及/或一種用於製造包括所述電容器結構的半導體記憶體裝置的方法。
本申請案主張於2021年7月6日提出申請的韓國專利申請案第10-2021-0088511號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
隨著半導體記憶體裝置變得逐漸積體化，各別電路圖案變得更精細，以在相同的面積上實施更多的半導體記憶體裝置。儘管各別電路圖案的長寬比（aspect ratio）逐漸增加以對此進行補償，然而增加的長寬比會增加製程難度及/或導致例如圖案塌陷（pattern collapse）等缺陷。
發明概念的態樣提供一種具有改善的電容及/或減小的應力的電容器結構。
作為另一選擇或另外，發明概念的態樣亦提供一種包括具有改善的電容及/或減小的應力的電容器結構的半導體記憶體裝置。
作為另一選擇或另外，發明概念的態樣亦提供一種用於製造具有改善的電容及/或減小的應力的電容器結構的方法。
作為另一選擇或另外，發明概念的態樣亦提供一種用於製造包括具有改善的電容及減小的應力的電容器結構的半導體記憶體裝置的方法。
然而，發明概念的態樣不限於本文中所述者。藉由參照以下給出的對發明概念的詳細說明，發明概念的以上及其他態樣對於此項技術中具有通常知識者而言將變得更顯而易見。
根據發明概念的一些示例性實施例，提供一種電容器結構，所述電容器結構包括：下部電極；上部電極；以及電容器介電膜，位於下部電極與上部電極之間。下部電極包括包含第一金屬元素的電極膜，且下部電極包括位於電極膜與電容器介電膜之間的包含第一金屬元素的氧化物的摻雜氧化物膜，且摻雜氧化物膜更包含包括雜質元素的第二金屬元素，雜質元素包括矽（Si）、鋁（Al）、鋯（Zr）及鉿（Hf）中的至少一者，且摻雜氧化物膜包含第5族至第11族或第15族金屬元素中的至少一者。
根據發明概念的一些示例性實施例，提供一種電容器結構，所述電容器結構包括：下部電極；上部電極；以及電容器介電膜，位於下部電極與上部電極之間。下部電極包括包含第一金屬元素的電極膜，下部電極包括位於電極膜與電容器介電膜之間的包含第一金屬元素的氧化物的金屬氧化物膜，且下部電極包括包含摻雜有第二金屬元素的第一金屬元素的氧化物的摻雜氧化物膜，摻雜氧化物膜位於金屬氧化物膜與電容器介電膜之間，且摻雜氧化物膜更包含為0.3原子%或小於0.3原子%的矽（Si）。
根據發明概念的一些示例性實施例，提供一種半導體記憶體裝置，所述半導體記憶體裝置包括：基板，包括主動區；第一導線，位於基板上，第一導線在第一方向上延伸且連接至主動區；電容器接觸件，位於基板上，且與第一導線間隔開且連接至主動區；第二導線，在主動區上位於第一導線與電容器接觸件之間，第二導線在與第一方向相交的第二方向上延伸；以及電容器結構，包括連接至電容器接觸件的下部電極，電容器結構包括依序堆疊於下部電極上的電容器介電膜及上部電極。下部電極包括包含第一金屬元素的電極膜，且下部電極包括包含摻雜有第二金屬元素的第一金屬元素的氧化物的摻雜氧化物膜，摻雜氧化物膜位於電極膜與電容器介電膜之間，且摻雜氧化物膜更包含雜質元素，雜質元素包括矽（Si）、鋁（Al）、鋯（Zr）及鉿（Hf）中的至少一者。
根據發明概念的一些示例性實施例，提供一種用於製造電容器結構的方法，所述方法包括：形成包含第一金屬元素的氧化物的金屬氧化物膜，金屬氧化物膜形成於所述電極膜上；形成包括氧化矽、氧化鋁、氧化鋯及氧化鉿中的至少一者的阻擋膜，阻擋膜形成於金屬氧化物膜上；形成包含第二金屬元素的摻雜劑膜，第二金屬元素包括第5族至第11族及第15族金屬元素中的至少一者，摻雜劑膜形成於阻擋膜上；執行熱處理製程以形成摻雜氧化物膜，摻雜氧化物膜包含摻雜有第二金屬元素的第一金屬元素的氧化物；以及形成依序堆疊於摻雜氧化物膜上的電容器介電膜及上部電極。
在下文中，將參照圖1至圖3B闡述根據一些示例性實施例的電容器結構。
圖1是用於闡釋根據一些示例性實施例的電容器結構的示例性剖視圖。圖2A及圖2B是用於闡釋圖1所示下部電極的示例性曲線圖。
參照圖1至圖2B，根據一些示例性實施例的電容器結構CS形成於基板10及下部絕緣膜20上。
基板10可為或可包含塊狀矽（bulk silicon）或絕緣體上矽（silicon-on-insulator，SOI）。作為另一選擇或另外，基板10可為或可包括矽基板，或者可包含例如矽鍺、絕緣體上矽鍺（silicon germanium on insulator，SGOI）、銻化銦、鉛碲化合物、銦砷、磷化銦、砷化鎵或銻化鎵等其他物質。基板10可為單晶的及/或可為經摻雜的，例如可利用例如硼等雜質進行輕摻雜；然而，示例性實施例不限於此。
下部絕緣膜20可形成於基板10上。下部絕緣膜20可包含例如氧化矽、氮化矽、氮氧化矽及具有較氧化矽低的介電常數的低介電常數（低k（low-k））材料中的至少一者。舉例而言，低介電常數材料可包括但不限於可流動氧化物（Flowable Oxide，FOX）、東燃矽氮烷（Torene SilaZene，TOSZ）、未經摻雜二氧化矽玻璃（Undoped Silica Glass，USG）、硼矽酸鹽玻璃（Borosilicate Glass，BSG）、磷矽酸鹽玻璃（PhosphoSilicate Glass，PSG）、硼磷矽酸鹽玻璃（BoroPhosphoSilicate Glass，BPSG）、電漿增強型正矽酸四乙酯（Plasma Enhanced Tetra Ethyl Ortho Silicate，PETEOS）、氟矽酸鹽玻璃（Fluoride Silicate Glass，FSG）、碳摻雜氧化矽（Carbon Doped silicon Oxide，CDO）、乾凝膠（Xerogel）、氣凝膠（Aerogel）、無定形氟化碳（Amorphous Fluorinated Carbon）、有機矽酸鹽玻璃（Organo Silicate Glass，OSG）、派瑞林（Parylene）、雙苯並環丁烯（bis-benzocyclobutenes，BCB）、希爾克（SiLK）、聚醯亞胺、多孔聚合材料及其組合中的至少一者。
電容器結構CS包括下部電極30、電容器介電膜40及上部電極50。下部電極30、電容器介電膜40及上部電極50可依序堆疊於基板10及下部絕緣膜20上。電容器結構CS可藉由利用在下部電極30與上部電極50之間產生的電位差而在電容器介電膜40中儲存例如電子等電荷。
下部電極30可包括電極膜32、金屬氧化物膜34及摻雜氧化物膜36。電極膜32、金屬氧化物膜34及摻雜氧化物膜36可依序堆疊於基板10及下部絕緣膜20上。
電極膜32可包含第一金屬元素。第一金屬元素可包括例如但不限於鈦（Ti）、鉭（Ta）、鎢（W）及釕（Ru）中的至少一者。在一些示例性實施例中，電極膜32可包含第一金屬元素的氮化物。作為實例，電極膜32可包含氮化鈦、氮化鉭、氮化鎢或氮化釕中的至少一者。
金屬氧化物膜34可形成於電極膜32上。金屬氧化物膜34可夾置於電極膜32與摻雜氧化物膜36之間。金屬氧化物膜34可包含第一金屬元素的氧化物。作為實例，當第一金屬元素是鈦（Ti）時，金屬氧化物膜34可包含氧化鈦。金屬氧化物膜34可藉由但不限於電極膜32上的氧化製程（例如，其中電極膜32的至少部分被消耗並轉換為金屬氧化物的製程）來形成。作為另一選擇或另外，金屬氧化物膜34可為電極膜32的自然氧化物膜（natural oxide film）/原生氧化物膜（native oxide film）。金屬氧化物膜34的厚度TH1可為例如約10埃或小於10埃（0.1奈米或小於0.1奈米）。
摻雜氧化物膜36可形成於金屬氧化物膜34上。摻雜氧化物膜36可夾置於金屬氧化物膜34與電容器介電膜40之間。摻雜氧化物膜36可包含摻雜有第二金屬元素的第一金屬元素的氧化物。作為實例，摻雜氧化物膜36可包含摻雜有第二金屬元素的氧化鈦。摻雜氧化物膜36可藉由第二金屬元素在第一金屬元素的氧化物上的摻雜製程來形成。舉例而言，摻雜氧化物膜36可包含以預定濃度（例如，0.01原子%或大於0.01原子%）摻雜有第二金屬元素的第一金屬元素的氧化物。摻雜氧化物膜36的厚度TH2可為例如約10埃或小於10埃（1奈米或小於1奈米）。在一些示例性實施例中，金屬氧化物膜34的厚度TH1可小於摻雜氧化物膜36的厚度TH2。
在一些示例性實施例中，第二金屬元素可包括第5族至第11族元素或第15族金屬元素中的至少一者。舉例而言，第二金屬元素可包括但不限於銻（Sb）（第15族）、鉬（Mo）（第6族）、鈷（Co）（第9族）、鈮（Nb）（第5族）、銅（Cu）（第11族）、鎳（Ni）（第10族）及鉭（Ta）（第5族）中的至少一者。
摻雜氧化物膜36可更包含雜質元素。雜質元素可包括矽（Si）、鋁（Al）、鋯（Zr）及鉿（Hf）中的至少一者。作為實例，摻雜氧化物膜36可包含摻雜有第二金屬元素及矽（Si）的氧化鈦。摻雜氧化物膜36的雜質元素可防止或減小電極膜32或金屬氧化物膜34在利用第二金屬元素進行摻雜的製程中被過度氧化的可能性及/或影響，以減小施加至電容器結構CS的應力。將在對圖15至圖21的說明中更具體地對此進行闡述。
作為實例，摻雜氧化物膜36可包括TiSiNbO 2膜、TiSiNbON膜、TiSiNbN膜、HfTiSiNbO 2膜、HfTiSiNbON膜及HfTiSiNbN膜中的至少一者。
在一些示例性實施例中，摻雜氧化物膜36可包含為約10原子%或小於10原子%的第二金屬元素。舉例而言，摻雜氧化物膜36中的第二金屬元素的含量可為約0.01原子%至約10原子%。作為實例，第二金屬元素的含量可為約0.01原子%至約1原子%。
在一些示例性實施例中，摻雜氧化物膜36內部的第二金屬元素的含量可為恆定的，或者在遠離摻雜氧化物膜36的上側的方向上減少。圖2A及圖2B中的垂直軸是任意單位，且可為指數性的（exponential）；然而，示例性實施例不限於此。圖2A及圖2B中所示濃度可藉由例如但不限於二次離子質譜術（secondary ion mass spectroscopy，SIMS）及/或透射電子顯微術（transmission electron microscopy，TEM）等一或多種分析技術來確定；然而，示例性實施例不限於此。作為實例，如圖2A及圖2B中所示，摻雜氧化物膜36內部的第二金屬元素（圖2A及圖2B所示M）的濃度可實質上恆定，且然後在從摻雜氧化物膜36的上側的一個點P1到金屬氧化物膜34的下側的另一個點P2的方向上減少。金屬氧化物膜34可不包含第二金屬元素，或者可包含痕量的第二金屬元素。舉例而言，金屬氧化物膜34可為其中在對第二金屬元素的摻雜製程中所述第二金屬元素不擴散或者最小限度地或者局部地或者過分地擴散的區。
在一些示例性實施例中，摻雜氧化物膜36中的第二金屬元素的含量可大於摻雜氧化物膜36中的雜質元素的含量。
在一些示例性實施例中，摻雜氧化物膜36可包含為約0.5原子%或小於0.5原子%的雜質元素。舉例而言，摻雜氧化物膜36中的雜質元素的含量可為約0.01原子%至約0.5原子%。作為實例，雜質元素的含量可為約0.01原子%至約0.3原子%。
在一些示例性實施例中，摻雜氧化物膜36中的雜質元素的含量可為恆定的，或者在遠離摻雜氧化物膜36的上側的方向上減少。作為實例，如圖2A及圖2B中所示，摻雜氧化物膜36中的雜質元素（圖2A及圖2B所示Si）的濃度可實質上恆定，且然後在從摻雜氧化物膜36的上側上的一個點P1到金屬氧化物膜34的下側的另一個點P2的方向上減少。
在一些示例性實施例中，金屬氧化物膜34的至少部分可包含雜質元素。作為實例，如圖2A中所示，金屬氧化物膜34的與摻雜氧化物膜36相鄰的部分可包含雜質元素。舉例而言，雜質元素可向上擴散至金屬氧化物膜34。
在一些示例性實施例中，如圖2B中所示，金屬氧化物膜34可不包含雜質元素（圖2B所示Si）。舉例而言，雜質元素可不向上擴散至金屬氧化物膜34。
電容器介電膜40可形成於下部電極30上。電容器介電膜40可夾置於下部電極30與上部電極50之間。電容器介電膜40可包含例如氧化矽、氮化矽、氮氧化矽及具有較氧化矽高的介電常數的高介電常數（高k（high-k））材料中的至少一者。高介電常數材料可包括例如但不限於氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、鈮酸鉛鋅及其組合中的至少一者。作為實例，電容器介電膜40可包含氧化鋁、氧化鋯及氧化鉿中的至少一者。
電容器介電膜40可包括由前述材料構成的單一層或多個層。作為實例，電容器介電膜40可包括堆疊於下部電極30上的氧化鉿膜（HfO膜）及ZAZA（ZrO 2/Al 2O 3/ZrO 2/Al 2O 3）膜。
上部電極50可形成於電容器介電膜40上。上部電極50可包含例如鈦、氮化鈦、鉭、氮化鉭、鎢、氮化鎢及釕中的至少一者。在一些示例性實施例中，上部電極50可包含第一金屬元素。作為實例，上部電極50可包含氮化鈦。
根據一些示例性實施例的電容器結構CS藉由包括摻雜氧化物膜36而具有改善的電容。舉例而言，當向下部電極30施加電壓（例如，負電壓）時，包含氧化鈦及/或類似物的金屬氧化物膜34會形成耗盡區（depletion region），此導致電容器結構CS的電容減小。然而，如上所述，摻雜氧化物膜36夾置於金屬氧化物膜34與電容器介電膜40之間，且可減少由於金屬氧化物膜34而形成耗盡區的情況。此外，如上所述，摻雜氧化物膜36可包含第5族至第11族及第15族金屬元素中的至少一者。據以，形成於摻雜氧化物膜36上的電容器介電膜40可例如藉由包含四方晶系及正交晶系而具有改善的介電常數。據以，可提供具有改善的電容的電容器結構CS。
作為另一選擇或另外，在根據一些示例性實施例的電容器結構CS中，摻雜氧化物膜36藉由包含前述雜質元素以最小化或減小金屬氧化物膜34形成的可能性及/或影響而具有減小的應力。舉例而言，電極膜32或金屬氧化物膜34可能在利用第二金屬元素進行摻雜的製程中被過度氧化而形成具有過度的厚度的氧化物膜，此可能導致施加至電容器結構CS的應力增加。然而，如上所述，摻雜氧化物膜36的雜質元素可防止或減小金屬氧化物膜34在利用第二金屬元素進行摻雜的製程中被過度氧化的可能性及/或影響。據以，可提供具有減小的應力的電容器結構CS。
圖3A及圖3B是用於闡釋根據一些示例性實施例的電容器結構的示例性剖視圖。為便於闡釋，將簡要闡釋或省略以上使用圖1至圖2B闡釋的內容的重複部分。
參照圖3A，在根據一些示例性實施例的電容器結構CS中，下部電極30包括電極膜32及摻雜氧化物膜36。
下部電極30可不包括以上使用圖1闡釋的金屬氧化物膜34。舉例而言，在第二金屬元素的摻雜製程中，第一金屬元素的所有氧化物可利用第二金屬元素來進行摻雜。在此種情形中，摻雜氧化物膜36可恰好形成於電極膜32上方/恰好形成於電極膜32上。
作為實例，電極膜32可包括氮化鈦膜（TiN膜），且摻雜氧化物膜36可包括TiSiNbO 2膜、TiSiNbON膜、TiSiNbN膜、HfTiSiNbO 2膜、HfTiSiNbON膜及HfTiSiNbN膜中的至少一者。
參照圖3B，根據一些示例性實施例的電容器結構CS更包括上部介面膜45。
上部介面膜45可夾置於電容器介電膜40與上部電極50之間。上部介面膜45可藉由但不限於電容器介電膜40中所包含的元素的部分向上部電極50的擴散來形成。舉例而言，上部介面膜45可藉由上部電極50的與電容器介電膜40相鄰的部分的氧化（例如，熱氧化）來形成。作為實例，上部電極可包括氮化鈦膜（TiN膜），且上部介面膜45可包括TiO 2膜、TiON膜及AlTiON膜中的至少一者。作為另一選擇或另外，上部介面膜45可藉由沈積製程來形成。
在一些示例性實施例中，上部介面膜45可例如在氧化及/或沈積期間及/或利用植入製程而摻雜有第三金屬元素。第三金屬元素可包括第5族至第11族及第15族金屬元素中的至少一者。舉例而言，第三金屬元素可包括但不限於銻（Sb）、鉬（Mo）、鈷（Co）、鈮（Nb）、銅（Cu）、鎳（Ni）及鉭（Ta）中的至少一者。作為實例，第三金屬元素可為鈮（Nb）。作為實例，上部電極可包括氮化鈦膜（TiN膜），且上部介面膜45可包括TiNbO 2膜、TiNbON膜及AlTiNbON膜中的至少一者。
在圖3B中，儘管僅示出包括金屬氧化物膜34的電容器結構CS，然而此僅為實例。在一些示例性實施例中，如以上參照圖3A所闡述，電容器結構CS可不包括金屬氧化物膜34。
作為實例，根據一些示例性實施例的電容器結構CS可包括依序堆疊於基板10及下部絕緣膜20上的第一氮化鈦膜（第一TiN膜）、第一氧化鈦膜（第一TiO膜）、氧化矽膜（SiO膜）、第一氧化鈮膜（第一NbO膜）、氧化鉿膜（HfO膜）、ZAZA（ZrO 2/Al 2O 3/ZrO 2/Al 2O 3）膜、第二氧化鈦膜（第二TiO膜）及第二氮化鈦膜（第二TiN膜）。
作為實例，根據一些示例性實施例的電容器結構CS可包括依序堆疊於基板10及下部絕緣膜20上的第一氮化鈦膜（第一TiN膜）、第一氧化鈦膜（第一TiO膜）、氧化矽膜（SiO膜）、第一氧化鈮膜（第一NbO膜）、氧化鉿膜（HfO膜）、ZAZA（ZrO 2/Al 2O 3/ZrO 2/Al 2O 3）膜、第二氧化鈦膜（第二TiO膜）、第二氧化鈮膜（第二NbO膜）及第二氮化鈦膜（第二TiN膜）。
在一些示例性實施例中，第一氧化鈦膜（第一TiO膜）的厚度可小於氧化矽膜（SiO膜）的厚度。
在一些示例性實施例中，第一氧化鈦膜（第一TiO膜）的厚度可小於/少於第一氧化鈮膜（第一NbO膜）的厚度。
在一些示例性實施例中，第一氧化鈦膜（第一TiO膜）的厚度可小於/少於氧化矽膜（SiO膜）的厚度與第一氧化鈮膜（第一NbO膜）的厚度之和。
在下文中，將參照圖1至圖14闡述根據一些示例性實施例的半導體記憶體裝置。
圖4是用於闡釋根據一些示例性實施例的半導體記憶體裝置的示例性佈局圖。圖5是沿圖4所示A-A截取的剖視圖。圖6是用於闡釋圖5所示區R1的放大圖。圖7是沿圖4所示B-B截取的剖視圖。為便於闡釋，將簡要闡釋或省略以上使用圖1至圖3闡釋的內容的重複部分。
參照圖4至圖7，根據一些示例性實施例的半導體記憶體裝置包括第一基板100、第一元件隔離膜110、基底絕緣膜120、第一導線130（BL）（例如，行）、直接接觸件（DC）（例如，數位接觸件）、間隔件結構140、第二導線160（WL）（例如，列）、第一閘極介電膜162、第一電容器接觸件（BC、LP）及第一電容器結構190。
第一基板100可具有但不限於其中堆疊有基底基板及磊晶層的結構。第一基板100可為或可包括矽基板、砷化鎵基板、矽鍺基板或絕緣體上半導體（Semiconductor On Insulator，SOI）基板。第一基板100可為經輕摻雜的；然而，示例性實施例不限於此。作為實例，以下將第一基板100作為例如單晶矽基板等矽基板來進行闡述。
第一基板100可包括第一主動區AR。第一主動區AR可呈在彼此平行的方向上延伸的多個條（bar）的形式。此外，所述多個第一主動區AR中的一者的中心可被放置成與其他第一主動區AR的末端部分相鄰。在一些示例性實施例中，第一主動區AR可以對角線條（diagonal bar）的形式形成。舉例而言，如圖4中所示，第一主動區AR可呈在其中第一方向Y1及第二方向X1延伸的平面中在與第一方向Y1及第二方向X1不同的第三方向上延伸的條的形式。由第二方向X1與第三方向形成的銳角可為例如但不限於60°。
第一主動區AR可用作或者可為源極/汲極區，且可包含例如但不限於磷及/或砷等雜質。在一些示例性實施例中，第一部分（例如，第一主動區AR的中心部分）可藉由直接接觸件DC連接至第一導線130，且主動區AR的第二部分（例如，兩個端部部分）可藉由第一電容器接觸件BC、LP連接至第一電容器結構190。
第一元件隔離膜110可界定多個第一主動區AR。在圖5及圖7中，儘管第一元件隔離膜110的側面被示出為具有傾斜度，然而此僅為製程特徵，且示例性實施例不限於此。
第一元件隔離膜110可包含但不限於氧化矽、氮化矽及氮氧化矽中的至少一者。第一元件隔離膜110亦可為由一種絕緣材料製成的單一膜，且亦可為由各種絕緣材料的組合製成的多個膜。
基底絕緣膜120可形成於第一基板100及第一元件隔離膜110上。在一些示例性實施例中，基底絕緣膜120可在其中未形成直接接觸件DC及隱埋接觸件BC的區中沿第一基板100的上側及第一元件隔離膜110的上側延伸。
基底絕緣膜120可為單一膜，但亦可為如所示的多個膜。作為實例，基底絕緣膜120可包括依序堆疊於第一基板100上的第一絕緣膜122、第二絕緣膜124及第三絕緣膜126。第一絕緣膜122可包含例如氧化矽。第二絕緣膜124可包含具有與第一絕緣膜122不同（例如，慢於或快於第一絕緣膜122）的蝕刻選擇性的物質。舉例而言，第二絕緣膜124可包含氮化矽。第三絕緣膜126可包含具有較第二絕緣膜124小的介電常數的物質。舉例而言，第三絕緣膜126可包含氧化矽。
第一導線130可形成於第一基板100、第一元件隔離膜110及基底絕緣膜120上。第一導線130可橫跨第一主動區AR及第二導線160在第一方向Y1上伸長。舉例而言，第一導線130可與第一主動區AR成對角線地交叉，且與第二導線160垂直地交叉。所述多個第一導線130彼此間隔開，且可沿第二方向X1以相等的間隔佈置。每一第一導線130可連接至第一主動區AR，以用作根據一些示例性實施例的半導體記憶體裝置的位元線BL。
在一些示例性實施例中，第一導線130可包括依序堆疊於第一基板100上的第一子導電圖案132、第二子導電圖案134及第三子導電圖案136。第一子導電圖案132、第二子導電圖案134及第三子導電圖案136可包含例如但不限於多晶矽、TiN、TiSiN、鎢、矽化鎢及其組合中的至少一者。作為實例，第一子導電圖案132可包含多晶矽，第二子導電圖案134可包含TiSiN，且第三子導電圖案136可包含鎢。
在一些示例性實施例中，第一導線130上可依序形成有第一位元線頂蓋圖案138及第二位元線頂蓋圖案139。第一位元線頂蓋圖案138及第二位元線頂蓋圖案139可沿第一導線130的上側延伸。第一位元線頂蓋圖案138及第二位元線頂蓋圖案139可包含但不限於氮化矽。
直接接觸件DC可形成於第一基板100及第一元件隔離膜110上。直接接觸件DC可穿透基底絕緣膜120以對第一基板100的第一主動區AR與第一導線130進行連接。舉例而言，第一基板100可包括或界定第一接觸溝渠CT1。第一接觸溝渠CT1可穿透基底絕緣膜120以暴露出第一主動區AR的第一部分（例如，中心部分）。直接接觸件DC可形成於第一接觸溝渠CT1內部，以對第一主動區AR的第一部分與第一導線130進行連接。
在一些示例性實施例中，第一接觸溝渠CT1的部分亦可與第一元件隔離膜110的部分交疊。據以，第一接觸溝渠CT1可不僅暴露出第一主動區AR的部分，而且暴露出第一元件隔離膜110的部分。
在一些示例性實施例中，直接接觸件DC的寬度可小於第一接觸溝渠CT1的寬度。舉例而言，直接接觸件DC可僅與第一基板100的藉由第一接觸溝渠CT1而暴露出的部分接觸。在一些示例性實施例中，第一導線130的寬度亦可小於第一接觸溝渠CT1的寬度。舉例而言，第一導線130的寬度可與直接接觸件DC的寬度相同。
直接接觸件DC可包含導電材料。據以，第一導線130可電性連接至第一基板100的第一主動區AR。連接至直接接觸件DC的第一主動區AR的第一部分（例如，中心部分）可用作所述半導體裝置的包括第二導線160的第一源極/汲極區。
在一些示例性實施例中，直接接觸件DC可包含與第一子導電圖案132相同的材料。舉例而言，直接接觸件DC可包含例如經摻雜多晶矽等多晶矽。然而，此僅為實例，且端視製造製程而定，直接接觸件DC亦可包含與第一子導電圖案132不同的材料。
間隔件結構140可形成於第一導線130的側面上。間隔件結構140可沿第一導線130的側面延伸。舉例而言，間隔件結構140可在第一方向Y1上伸長。
在一些示例性實施例中，間隔件結構140可包括第一間隔件141、第二間隔件142、第三間隔件143、第四間隔件144及第五間隔件145。
第一間隔件141可沿第一導線130的側面延伸。舉例而言，第一間隔件141可沿第一導線130、第一位元線頂蓋圖案138及第二位元線頂蓋圖案139的側面延伸。在其中形成有第一接觸溝渠CT1的區中，第一間隔件141可沿第一導線130的側面、直接接觸件DC的側面及第一接觸溝渠CT1的側面延伸。在一些示例性實施例中，第一間隔件141可與第一導線130及直接接觸件DC接觸。在其中未形成第一接觸溝渠CT1的區中，第一間隔件141可沿第一導線130的側面及基底絕緣膜120的上側延伸。
第二間隔件142可在第一接觸溝渠CT1內部形成於第一間隔件141上。舉例而言，第二間隔件142可在第一接觸溝渠CT1內部沿第一間隔件141的輪廓延伸。
第三間隔件143可在第一接觸溝渠CT1內部形成於第二間隔件142上。第三間隔件143可填充第一接觸溝渠CT1的在形成第一間隔件141及第二間隔件142之後保留下來的區。
第四間隔件144可形成於第二間隔件142及第三間隔件143上。第四間隔件144可沿第一導線130的側面的至少部分延伸。舉例而言，第四間隔件144可沿第一間隔件141的上面未形成第二間隔件142的側面延伸。
第五間隔件145可形成於第三間隔件143上。第五間隔件145可沿第一導線130的側面的至少部分延伸。舉例而言，第五間隔件145可沿第四間隔件144的側面延伸。在一些示例性實施例中，第五間隔件145的下側可被形成為低於第四間隔件144的下側。舉例而言，第五間隔件145的下部部分可呈隱埋於第三間隔件143中的形式。
第一間隔件141、第二間隔件142、第三間隔件143、第四間隔件144及第五間隔件145可各自包含氧化矽、氮氧化矽、氮化矽及其組合中的至少一者，且可包含相同或不同的材料。作為實例，第一間隔件141可包含氮化矽，第二間隔件142可包含氧化矽，第三間隔件143可包含氮化矽，第四間隔件144可包含氧化矽，且第五間隔件145可包含氮化矽。
在一些示例性實施例中，間隔件結構140可包括空氣間隔件。空氣間隔件可由空氣或空隙（void）（例如真空下的空隙）製成，或者可包括空氣或空隙（例如真空下的空隙）。由於空氣間隔件具有較氧化矽小的介電常數，因此可有效地減小根據一些示例性實施例的半導體記憶體裝置的寄生電容。作為實例，第四間隔件144可為空氣間隔件。
第二導線160可形成於第一基板100及第一元件隔離膜110上。第二導線160可橫跨第一主動區AR及第一導線130在第二方向X1上伸長。舉例而言，第二導線160可與第一主動區AR成對角線地交叉，且可與第一導線130垂直地交叉。所述多個第二導線160彼此間隔開，且可沿第一方向Y1以相等的間隔佈置。每一第二導線160可夾置於直接接觸件DC與隱埋接觸件BC之間，以用作根據一些示例性實施例的半導體記憶體裝置的字元線WL。
在一些示例性實施例中，第二導線160可包括依序堆疊於第一基板100上的第四子導電圖案164及第五子導電圖案166。第四子導電圖案164及第五子導電圖案166可各自包含例如但不限於金屬、（經摻雜）多晶矽及其組合中的至少一者。
第一閘極介電膜162可夾置於第一基板100與第二導線160之間。第一閘極介電膜162可包含例如但不限於氧化矽、氮氧化矽、氮化矽及具有較氧化矽高的介電常數的高介電常數（高k）材料中的至少一者。
在一些示例性實施例中，第二導線160上可形成有字元線頂蓋圖案168。字元線頂蓋圖案168可包含但不限於氮化矽。
根據一些示例性實施例的半導體記憶體裝置可為包括隱埋通道陣列電晶體（buried channel array transistor，BCAT）的記憶體裝置。隱埋通道陣列電晶體可指代其中閘極電極（例如，第二導線160）隱埋於第一基板100中的結構。舉例而言，第一基板100可包括在第二方向X1上延伸的字元線溝渠WT。第一閘極介電膜162可沿字元線溝渠WT的輪廓延伸。第二導線160可填充字元線溝渠WT的位於第一閘極介電膜162上的部分。字元線頂蓋圖案168可填充字元線溝渠WT的位於第二導線160上的另一部分。在此種情形中，第二導線160的上側可被形成為低於第一基板100的上側。
第一電容器接觸件BC、LP可形成於第一基板100及第一元件隔離膜110上。第一電容器接觸件BC、LP可穿透基底絕緣膜120，以對第一基板100的第一主動區AR與第一電容器結構190進行連接。在一些示例性實施例中，第一電容器接觸件BC、LP可包括隱埋接觸件BC及搭接接墊LP。
隱埋接觸件BC可穿透基底絕緣膜120，以對第一基板100的第一主動區AR與搭接接墊LP進行連接。舉例而言，第一基板100可包括第二接觸溝渠CT2。第二接觸溝渠CT2可穿透基底絕緣膜120以暴露出第一主動區AR的第二部分（例如，兩個端部部分）。隱埋接觸件BC可形成於第二接觸溝渠CT2中，以對第一主動區AR的第二部分與搭接接墊LP進行連接。
在一些示例性實施例中，第二接觸溝渠CT2的部分亦可與第一元件隔離膜110的部分交疊。據以，第二接觸溝渠CT2可不僅暴露出第一主動區AR的部分，而且暴露出第一元件隔離膜110的部分。
隱埋接觸件BC可形成於間隔件結構140的側面上。隱埋接觸件BC可藉由間隔件結構140與第一導線130間隔開。在一些示例性實施例中，隱埋接觸件BC的上側可被形成為低於第二位元線頂蓋圖案139的上側。
隱埋接觸件BC可形成彼此間隔開的多個隔離區。舉例而言，如圖4中所示，在所述多個第一導線130之間及所述多個第二導線160之間可夾置有多個隱埋接觸件BC。在一些示例性實施例中，所述多個隱埋接觸件BC可以矩陣的形式放置。
隱埋接觸件BC可包含導電材料。據以，隱埋接觸件BC可電性連接至第一基板100的第一主動區AR。連接至隱埋接觸件BC的第一主動區AR的第二部分（例如，兩個端部部分）可用作所述半導體裝置的包括第二導線160的第二源極/汲極區。隱埋接觸件BC可包含例如但不限於（經摻雜）多晶矽。
搭接接墊LP可形成於隱埋接觸件BC上。搭接接墊LP可被放置成與隱埋接觸件BC交疊。此處，用語「交疊」意指在垂直於第一基板100的上側的第一垂直方向Z1上的交疊。搭接接墊LP連接至隱埋接觸件BC的上側，且可對第一主動區AR與第一電容器結構190進行連接。
在一些示例性實施例中，搭接接墊LP可被放置成與隱埋接觸件BC的部分及第一導線130的部分交疊。舉例而言，搭接接墊LP可與隱埋接觸件BC的部分及第二位元線頂蓋圖案139的部分交疊。在一些示例性實施例中，搭接接墊LP的上側可被形成為高於第二位元線頂蓋圖案139的上側。在此種情形中，搭接接墊LP可覆蓋第二位元線頂蓋圖案139的上側的部分。
搭接接墊LP可形成彼此間隔開的多個隔離區。舉例而言，如圖4中所示，可形成界定所述多個搭接接墊LP的接墊溝渠PT。在一些示例性實施例中，接墊溝渠PT的部分可暴露出第二位元線頂蓋圖案139的部分。舉例而言，接墊溝渠PT的下側可被形成為低於第二位元線頂蓋圖案139的上側。在此種情形中，所述多個搭接接墊LP可藉由第二位元線頂蓋圖案139及接墊溝渠PT而彼此分開。在一些示例性實施例中，所述多個搭接接墊LP可以蜂巢的形式佈置。
搭接接墊LP可包含導電材料。據以，搭接接墊LP可電性連接至隱埋接觸件BC。搭接接墊LP可包含例如但不限於鎢（W）。
在一些示例性實施例中，可形成填充接墊溝渠PT的第一上部絕緣膜180。第一上部絕緣膜180可形成於搭接接墊LP及第二位元線頂蓋圖案139上。因此，第一上部絕緣膜180可界定形成多個隔離區的搭接接墊LP。
第一上部絕緣膜180可包含絕緣材料。據以，所述多個搭接接墊LP可彼此電性分開。第一上部絕緣膜180可包含例如但不限於氧化矽、氮化矽、氮氧化矽及具有較氧化矽低的介電常數的低介電常數（低k）材料中的至少一者。
第一電容器結構190可放置於第一上部絕緣膜180及第一電容器接觸件BC、LP上。第一電容器結構190可連接至第一電容器接觸件BC、LP的上側。舉例而言，第一上部絕緣膜180可被圖案化成暴露出搭接接墊LP的上側的至少部分。第一電容器結構190可連接至搭接接墊LP的上側的藉由第一上部絕緣膜180暴露出的部分。據以，第一電容器結構190可藉由第一電容器接觸件BC、LP電性連接至第一主動區AR的第二部分（例如，兩個端部部分）。第一電容器結構190可由第一導線130及第二導線160控制以儲存資料。在一些示例性實施例中，所述多個第一電容器結構190可以蜂巢（例如，六方晶格（例如規則六方晶格））的形式佈置。
第一電容器結構190可包括第一下部電極192、第一電容器介電膜194及第一上部電極196。第一電容器結構190可使用在第一下部電極192與第一上部電極196之間產生的電位差來在第一電容器介電膜194內部儲存例如電子等電荷。
第一下部電極192可連接至第一電容器接觸件BC、LP。舉例而言，第一下部電極192可連接至搭接接墊LP的上側的藉由第一上部絕緣膜180暴露出的部分。儘管圖5及圖7僅示出第一下部電極192具有在第一垂直方向Z1上自搭接接墊LP的上側延伸的柱形狀，然而此僅為實例。作為另一實例，第一下部電極192亦可呈在第一垂直方向Z1上自搭接接墊LP的上側延伸的圓柱體的形式。
第一電容器介電膜194可形成於第一下部電極192上。在一些示例性實施例中，第一電容器介電膜194可沿第一下部電極192的側面及上側的輪廓以及第一上部絕緣膜180的上側的輪廓延伸。
第一上部電極196可形成於第一電容器介電膜194上。在圖5及圖7中，儘管第一上部電極196僅被示出為填充位於相鄰的第一電容器結構190之間的區，然而此僅為實例。作為另一個實施例，第一上部電極196可沿第一電容器介電膜194的輪廓延伸。
第一下部電極192、第一電容器介電膜194及第一上部電極196可各自對應於以上使用圖1至圖3闡釋的下部電極30、電容器介電膜40及上部電極50。舉例而言，如圖6中所示，第一下部電極192可包括依序堆疊的電極膜32、金屬氧化物膜34及摻雜氧化物膜36。因此，以下將不再對其予以贅述。
據以，可提供一種包括具有增強的電容及/或減小的應力的第一電容器結構190的半導體記憶體裝置。
圖8是用於闡釋根據一些示例性實施例的半導體記憶體裝置的另一示例性佈局圖。圖9是用於闡釋圖8所示半導體記憶體裝置的立體圖。圖10是沿圖8所示C-C截取的剖視圖。圖11是用於闡釋圖10所示區R2的放大圖。圖12是沿圖8所示D-D截取的剖視圖。為便於闡釋，將簡要闡釋或省略以上使用圖1至圖3闡釋的內容的重複部分。
參照圖8至圖12，根據一些示例性實施例的半導體記憶體裝置包括第二基板210、第三導線220、通道層230、第四導線240、第二閘極介電膜250及第二電容器結構290。根據一些示例性實施例的半導體記憶體裝置可為包括垂直通道電晶體（vertical channel transistor，VCT）的記憶體裝置。垂直通道電晶體可指代其中通道層（例如，通道層230）的通道長度在垂直於第二基板210的上側的第二垂直方向Z2上延伸的結構。
第二基板210上可放置有第一下部絕緣膜212，且多個第三導線220可在第一下部絕緣膜212上在第五方向X2上彼此間隔開，且可各自在第四方向Y2上延伸。第一下部絕緣膜212上可放置有多個第一絕緣圖案222，以填充所述多個第三導線220之間的空間。所述多個第一絕緣圖案222可在第四方向Y2上延伸，且所述多個第一絕緣圖案222的上側可放置於與所述多個第三導線220的上側相同的水平高度處。每一第三導線220可用作根據一些示例性實施例的半導體記憶體裝置的位元線BL（例如，行）。
在一些示例性實施例中，所述多個第三導線220可包含經摻雜多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，所述多個第三導線220可由經摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合製成，但不限於此。所述多個第三導線220可包括由前述材料形成的單一層或多個層。在一些示例性實施例中，所述多個第三導線220可包含二維半導體材料，且所述二維半導體材料可包括例如石墨烯、碳奈米管或其組合。
通道層230可以在第四方向Y2及第五方向X2上間隔開的矩陣的形式佈置於所述多個第三導線220上。通道層230可沿第五方向X2具有第一寬度且沿第二垂直方向Z2具有第一高度，且第一高度可大於第一寬度。舉例而言，第一高度可為但不限於第一寬度的約2倍至10倍。通道層230的下部部分可用作第一源極/汲極區（未示出），通道層230的上部部分可用作第二源極/汲極區（未示出），且位於第一源極/汲極區與第二源極/汲極區之間的通道層230可用作通道區（未示出）。
在一些示例性實施例中，通道層230可包含例如In xGa yZn zO、In xGa ySi zO、In xSn yZn zO、In xZn yO、Zn xO、Zn xSn yO、Zn xO yN、Zr xZn ySn zO、Sn xO、Hf xIn yZn zO、Ga xZn ySn zO、Al xZn ySn zO、Yb xGa yZn zO、In xGa yO或其組合等氧化物半導體。通道層230可包括由所述氧化物半導體形成的單一層或多個層。在一些示例性實施例中，通道層230可具有較矽的帶隙能量（bandgap energy）大的帶隙能量。舉例而言，通道層230可具有為約1.5電子伏至5.6電子伏的帶隙能量。舉例而言，當具有為約2.0電子伏至4.0電子伏的帶隙能量時，通道層230可具有最佳的或改善的通道效能。舉例而言，通道層230可為但不限於多晶或非晶的。在一些示例性實施例中，通道層230可包含例如石墨烯、碳奈米管或其組合等二維半導體材料。
第四導線240可在通道層230的兩個側壁上在第五方向X2上延伸。所述多個第四導線240可在第四方向Y2上彼此間隔開，且可各自在第五方向X2上延伸。每一第四導線240可用作根據一些示例性實施例的半導體記憶體裝置的字元線WL。
在一些示例性實施例中，第四導線240可包括面對通道層230的第一側壁的第一子閘極電極240P1及面對通道層230的與第一側壁相對的第二側壁的第二子閘極電極240P2。由於單一通道層230放置於第一子閘極電極240P1與第二子閘極電極240P2之間，因此根據一些示例性實施例的半導體記憶體裝置可具有雙閘極電晶體結構。然而，此僅為實例，且可省略第二子閘極電極240P2，且可僅形成面對通道層230的第一側壁的第一子閘極電極240P1來實施單一閘極電晶體結構。
第四導線240可包含經摻雜多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，第四導線240可由經摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合製成，但不限於此。
第二閘極介電膜250可環繞通道層230的側壁，且夾置於通道層230與第四導線240之間。舉例而言，如圖8中所示，通道層230的整個側壁可由第二閘極介電膜250環繞，且第四導線240的側壁的部分可與第二閘極介電膜250接觸。在一些其他實施例中，第二閘極介電膜250在第四導線240的延伸方向（即，第五方向X2）上延伸，且在通道層230的側壁之中，只有面對第四導線240的兩個側壁可與第二閘極介電膜250接觸。
在一些示例性實施例中，第二閘極介電膜250可由氧化矽膜、氮氧化矽膜、具有較氧化矽膜高的介電常數的高介電常數膜或其組合製成。高介電常數膜可由金屬氧化物或金屬氮氧化物製成。舉例而言，可用作第二閘極介電膜250的高介電常數膜可為但不限於HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO 2、Al 2O 3或其組合。
多個第二絕緣圖案232可在所述多個第一絕緣圖案222上沿第四方向Y2延伸，且通道層230可放置於所述多個第二絕緣圖案232之中的兩個相鄰的第二絕緣圖案232之間。另外，第一隱埋層234及第二隱埋層236可在所述兩個相鄰的第二絕緣圖案232之間放置於所述兩個相鄰的通道層230之間的空間中。第一隱埋層234放置於所述兩個相鄰通道層230之間的空間的下部部分處，且第二隱埋層236可被形成為在第一隱埋層234上填充所述兩個相鄰的通道層230之間的空間的其餘部分。第二隱埋層236的上側放置於與通道層230的上側相同的水平高度處，且第二隱埋層236可覆蓋第四導線240的上側。與此不同，多個第二絕緣圖案232是由與多個第一絕緣圖案222連續的材料層形成，或者第二隱埋層236亦可由與第一隱埋層234連續的材料層形成。
通道層230上可放置有第二電容器接觸件260。第二電容器接觸件260被放置成與通道層230垂直地交疊，且可以在第四方向Y2及第五方向X2上間隔開的矩陣的形式佈置。第二電容器接觸件260可由經摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO x、RuO x或其組合製成，但不限於此。
第二上部絕緣膜262可在所述多個第二絕緣圖案232及第二隱埋層236上環繞第二電容器接觸件260的側壁。蝕刻終止膜270可放置於第二上部絕緣膜262上，且第二電容器結構290可放置於蝕刻終止膜270上。第二電容器結構290可包括第二下部電極292、第二電容器介電膜294及第二上部電極296。
第二下部電極292可穿透蝕刻終止膜270且電性連接至第二電容器接觸件260的上側。第二下部電極292可以在第二垂直方向Z2上延伸的柱的形式形成，但不限於此。在一些示例性實施例中，第二下部電極292可以矩陣的形式佈置，所述矩陣被放置成與第二電容器接觸件260垂直地交疊且被放置成在第四方向Y2及第五方向X2上間隔開。與此不同，第二電容器接觸件260與第二下部電極292之間可進一步放置有搭接接墊（未示出），且第二下部電極292亦可以蜂巢（例如，六方晶格（例如規則六方晶格））的形式佈置。
第二下部電極292、第二電容器介電膜294及第二上部電極296可對應於以上使用圖1至圖3闡釋的下部電極30、電容器介電膜40及上部電極50。舉例而言，如圖11中所示，第二下部電極292可包括依序堆疊的電極膜32、金屬氧化物膜34及摻雜氧化物膜36。因此，以下將不再對其予以贅述。
據以，可提供一種包括具有增強的電容及減小的應力的第二電容器結構290的半導體記憶體裝置。
圖13是用於闡釋根據一些示例性實施例的半導體記憶體裝置的又一示例性佈局圖。圖14是用於闡釋圖13所示半導體記憶體裝置的立體圖。為便於闡釋，將簡要闡釋或省略以上使用圖1至圖3闡釋的內容的重複部分。
參照圖13及圖14，根據一些示例性實施例的半導體記憶體裝置可包括第三基板310、第五導線320、通道結構330、接觸閘極電極340、第六導線342及第三電容器結構390。根據一些示例性實施例的半導體記憶體裝置可為包括垂直通道電晶體（VCT）的記憶體裝置。垂直通道電晶體可指代其中通道層（例如，通道結構330）的通道長度在垂直於第三基板310的上側的第三垂直方向Z3上延伸的結構。
多個第二主動區AC可藉由第二元件隔離膜312及第三元件隔離膜314界定於第三基板310上。通道結構330可放置於每一第二主動區AC內部。在一些示例性實施例中，通道結構330可包括各自在第三垂直方向Z3上延伸的第一主動柱330P1及第二主動柱330P2以及連接至第一主動柱330P1的下部部分及第二主動柱330P2的下部部分的連接部分330L。連接部分330L的內部可放置有第一源極/汲極區SD1，且第一主動柱330P1及第二主動柱330P2上方可放置有第二源極/汲極區SD2。第一主動柱330P1及第二主動柱330P2可各自形成獨立的單位記憶體胞元。
第五導線320可在與各所述多個第二主動區AC相交的方向（例如，第六方向Y3）上延伸。所述多個第五導線320可在第七方向X3上彼此間隔開，且可各自在第六方向Y3上延伸。所述多個第五導線320之中的單一第五導線320可在連接部分330L上放置於第一主動柱330P1與第二主動柱330P2之間。此外，所述單一第五導線320可放置於第一源極/汲極區SD1上。與所述單一第五導線320相鄰的另一第五導線320可放置於所述兩個通道結構330之間。所述多個第五導線320之中的所述單一第五導線320可用作兩個單位記憶體胞元中所包括的共用位元線BL，所述兩個單位記憶體胞元由放置於所述單一第五導線320的兩側上的第一主動柱330P1及第二主動柱330P2形成。
在第六方向Y3上彼此相鄰的兩個通道結構330之間可放置有單一接觸閘極電極340。舉例而言，接觸閘極電極340可放置於單一通道結構330中所包括的第一主動柱330P1與和其相鄰的通道結構330的第二主動柱330P2之間，且所述單一接觸閘極電極340可由放置於兩個側壁上的第一主動柱330P1與第二主動柱330P2共用。在接觸閘極電極340與第一主動柱330P1之間以及接觸閘極電極340與第二主動柱330P2之間可放置有閘極絕緣層350。
第六導線342可在接觸閘極電極340的上側上在第七方向X3上延伸。所述多個第六導線342可在第六方向Y3上彼此間隔開，且可各自在第七方向X3上延伸。每一第六導線342可用作根據一些示例性實施例的半導體記憶體裝置的字元線WL。
通道結構330上可放置有第三電容器接觸件360。第三電容器接觸件360可放置於第二源極/汲極區SD2上，且第三電容器接觸件360上可放置有第三電容器結構390。第三電容器結構390可包括第三下部電極392、第三電容器介電膜（未示出）及第三上部電極（未示出）。
第三電容器結構390可對應於以上使用圖1至圖3闡釋的電容器結構CS。因此，以下將不再對其予以贅述。
據以，可提供一種包括具有增強的電容及/或減小的應力的第三電容器結構390的半導體記憶體裝置。
在下文中，將參照圖1至圖3及圖15至圖21闡述根據示例性實施例的電容器結構。
圖15至圖21是用於闡釋根據一些示例性實施例的用於製造電容器結構的方法的中間階段圖。為便於闡釋，將簡要闡釋或省略以上使用圖1至圖3闡釋的內容的重複部分。
參照圖15，在基板10上形成下部絕緣膜20及電極膜32。
可在基板10上形成下部絕緣膜20。下部絕緣膜20可包含例如氧化矽、氮化矽、氮氧化矽及具有較氧化矽低的介電常數的低介電常數（低k）材料中的至少一者。可利用例如原子層沈積（atomic layer deposition，ALD）製程或例如電漿增強型化學氣相沈積（plasma enhanced chemical vapor deposition，PECVD）製程等化學氣相沈積（chemical vapor deposition，CVD）製程中的至少一者來形成下部絕緣膜20；然而，示例性實施例不限於此。
可在下部絕緣膜20上形成電極膜32。電極膜32可包含第一金屬元素。第一金屬元素可包括例如但不限於鈦（Ti）、鉭（Ta）、鎢（W）及釕（Ru）中的至少一者。在一些示例性實施例中，電極膜32可包括第一金屬元素的氮化物。可利用例如ALD製程、例如PCVD製程等CVD製程或例如物理氣相沈積（physical vapor deposition，PVD）製程等濺鍍製程中的至少一者來形成電極膜32；然而，示例性實施例不限於此。
參照圖16，在電極膜32上形成金屬氧化物膜34。
金屬氧化物膜34可覆蓋電極膜32。金屬氧化物膜34可包含第一金屬元素的氧化物。可藉由但不限於氧化製程來在電極膜32上形成金屬氧化物膜34。作為另一選擇，金屬氧化物膜34可為電極膜32的自然氧化物膜。
在一些示例性實施例中，金屬氧化物膜34的形成可包括對電極膜32執行低溫氧化製程。可例如在為室溫至200℃或低於200℃的溫度下執行所述低溫氧化製程。
參照圖17，在金屬氧化物膜34上形成阻擋膜60。
阻擋膜60可覆蓋金屬氧化物膜34。阻擋膜60可包含雜質元素。所述雜質元素可包括矽（Si）、鋁（Al）、鋯（Zr）及鉿（Hf）中的至少一者。
在一些示例性實施例中，阻擋膜60可包含所述雜質元素的氧化物。舉例而言，阻擋膜60可包含氧化矽、氧化鋁、氧化鋯及氧化鉿中的至少一者。儘管阻擋膜60僅被示出為單一膜，然而此僅為實例，且阻擋膜60亦可為多個膜。
可例如藉由化學氣相沈積（CVD）製程及/或原子層沈積（ALD）製程來形成阻擋膜60。作為實例，當阻擋膜60包含氧化矽時，可藉由利用矽（Si）前驅物的化學氣相沈積（CVD）製程及/或原子層沈積（ALD）製程來形成阻擋膜60。
參照圖18，在阻擋膜60上形成摻雜劑膜70。
摻雜劑膜70可覆蓋阻擋膜60。摻雜劑膜70可包含第二金屬元素。舉例而言，摻雜劑膜70可包含第二金屬元素、第二金屬元素的氧化物或第二金屬元素的氮化物。可例如但不限於藉由氣相沈積製程（例如，化學氣相沈積（CVD）製程及/或原子層沈積（ALD）製程）來形成摻雜劑膜70。
在一些示例性實施例中，第二金屬元素可包括第5族至第11族及第15族金屬元素中的至少一者。舉例而言，第二金屬元素可包括但不限於銻（Sb）、鉬（Mo）、鈷（Co）、鈮（Nb）、銅（Cu）、鎳（Ni）及鉭（Ta）中的至少一者。
在根據一些示例性實施例的用於製造電容器結構的方法中，阻擋膜60的雜質元素可防止電極膜32或金屬氧化物膜34在形成摻雜劑膜70的製程中的過度氧化。舉例而言，包含氧化鈦或類似物的金屬氧化物膜34具有其中氧原子（O）容易擴散的晶粒結構（grain structure）。此外，舉例而言，用於形成摻雜劑膜70的臭氧（O 3）反應物會引起電極膜32或金屬氧化物膜34的過度氧化。然而，如上所述，可使阻擋膜60夾置於金屬氧化物膜34與摻雜劑膜70之間，以防止金屬氧化物膜34被過度氧化。舉例而言，阻擋膜60的雜質原子與氧原子O具有強的鍵合力，或者可防止氧原子O擴散至金屬氧化物膜34。
參照圖19，執行熱處理製程（HT）。
熱處理製程（HT）可包括例如退火製程。在一些示例性實施例中，可在為約200℃或高於200℃的溫度下執行熱處理製程（HT）。舉例而言，熱處理製程（HT）可包括在為約200℃至約700℃的溫度下執行的退火製程。
藉由熱處理製程（HT），摻雜劑膜70的第二金屬元素的至少部分可經由阻擋膜60擴散至金屬氧化物膜34。據以，參照圖20，可形成摻雜有第二金屬元素的摻雜氧化物膜36。作為實例，可在電極膜32與阻擋膜60之間形成包含摻雜有第二金屬元素的氧化鈦的摻雜氧化物膜36。
在一些示例性實施例中，摻雜氧化物膜36可更包含阻擋膜60的雜質元素。舉例而言，藉由熱處理製程（HT），阻擋膜60的雜質元素（例如，矽（Si））的至少部分可擴散至金屬氧化物膜34中。在此種情形中，所述雜質元素的至少部分可保留於所形成的摻雜氧化物膜36中。作為另一選擇或另外，藉由熱處理製程（HT），金屬氧化物膜34的第一金屬元素的至少部分擴散至阻擋膜60中，以形成摻雜氧化物膜36的部分。據以，舉例而言，可在電極膜32與阻擋膜60之間形成包含摻雜有第二金屬元素及矽（Si）的氧化鈦的摻雜氧化物膜36。
在一些示例性實施例中，摻雜劑膜70的第二金屬元素的至少部分可經由阻擋膜60向上擴散至金屬氧化物膜34的下側。在此種情形中，可形成以上使用圖3A闡釋的摻雜氧化物膜36。
參照圖21，移除阻擋膜60及摻雜劑膜70。
隨著阻擋膜60及摻雜劑膜70的移除，摻雜氧化物膜36可被暴露出。阻擋膜60及摻雜劑膜70的移除可包括例如執行清潔製程。可使用例如但不限於利用氟化氫（HF）的濕化學製程來執行所述清潔製程。
隨後，參照圖1，在摻雜氧化物膜36上依序形成電容器介電膜40及上部電極50。據以，可形成包括下部電極30、電容器介電膜40及上部電極50的電容器結構CS。
電容器介電膜40可包含例如氧化矽、氮化矽、氮氧化矽及具有較氧化矽高的介電常數的高介電常數（高k）材料中的至少一者。
上部電極50可包含例如鈦、氮化鈦、鉭、氮化鉭、鎢、氮化鎢及釕中的至少一者。在一些示例性實施例中，上部電極50可包含第一金屬元素。作為實例，上部電極50可包含氮化鈦。
據以，可提供一種用於製造具有增強的電容及減小的應力的電容器結構CS的方法。
在下文中，將參照圖4至圖7及圖22至圖24闡述根據示例性實施例的電容器結構。
圖22至圖24是用於闡釋根據一些示例性實施例的用於製造半導體裝置的方法的中間階段圖。為便於闡釋，將簡要闡釋或省略以上使用圖4至圖7、圖15至圖21闡釋的內容的重複部分。作為參考，圖23是用於闡釋圖22所示區R1的放大圖。
參照圖4、圖22及圖23，在第一基板100及第一元件隔離膜110上形成基底絕緣膜120、第一導線130（BL）、直接接觸件（DC）、間隔件結構140、第二導線160（WL）、第一閘極介電膜162、第一電容器接觸件BC、LP及第一下部電極192。
第一下部電極192可連接至第一電容器接觸件BC、LP。舉例而言，可形成覆蓋搭接接墊LP及第一上部絕緣膜180的電極膜32。隨後，可執行對電極膜32進行圖案化的圖案化製程。據以，可形成各自包括與相應的搭接接墊LP連接的電極膜32的多個第一下部電極192。
參照圖24，在電極膜32上依序形成金屬氧化物膜34及摻雜氧化物膜36。據以，可形成包括電極膜32、金屬氧化物膜34及摻雜氧化物膜36的第一下部電極192。由於金屬氧化物膜34及摻雜氧化物膜36的形成相似於以上使用圖16至圖21所闡釋者，因此以下將不再對其予以贅述。
隨後，參照圖4及圖5，在摻雜氧化物膜36上依序形成第一電容器介電膜194及第一上部電極196。據以，可形成包括第一下部電極192、第一電容器介電膜194及第一上部電極196的第一電容器結構190。由於第一電容器介電膜194及第一上部電極196的形成相似於以上使用圖1所闡釋者，因此以下將不再對其予以贅述。
據以，可提供一種用於製造包括具有增強的電容及/或減小的應力的第一電容器結構190的半導體記憶體裝置的方法。
儘管已參照發明概念的示例性實施例具體示出並闡述了發明概念，然而此項技術中具有通常知識者將理解，在不背離如由以下申請專利範圍所界定的發明概念的精神及範圍的情況下，可對其作出形式及細節上的各種改變。示例性實施例未必彼此相互排斥。舉例而言，一些示例性實施例可包括參照一或多個圖而闡述的特徵，且亦可包括參照一或多個其他圖而闡述的特徵。因此，期望本發明實施例在所有方面皆被視為例示性的而非限制性的，參照所附申請專利範圍而非前述說明來指示本發明的範圍。
10:基板 20:下部絕緣膜 30:下部電極 32:電極膜 34:金屬氧化物膜 36:摻雜氧化物膜 40:電容器介電膜 45:上部介面膜 50:上部電極 60:阻擋膜 70:摻雜劑膜 100:第一基板 110:第一元件隔離膜 120:基底絕緣膜 122:第一絕緣膜 124:第二絕緣膜 126:第三絕緣膜 130:第一導線 132:第一子導電圖案 134:第二子導電圖案 136:第三子導電圖案 138:第一位元線頂蓋圖案 139:第二位元線頂蓋圖案 140:間隔件結構 141:第一間隔件 142:第二間隔件 143:第三間隔件 144:第四間隔件 145:第五間隔件 160:第二導線 162:第一閘極介電膜 164:第四子導電圖案 166:第五子導電圖案 168:字元線頂蓋圖案 180:第一上部絕緣膜 190:第一電容器結構 192:第一下部電極 194:第一電容器介電膜 196:第一上部電極 210:第二基板 212:第一下部絕緣膜 220:第三導線 222:第一絕緣圖案 230:通道層 232:第二絕緣圖案 234:第一隱埋層 236:第二隱埋層 240:第四導線 240P1:第一子閘極電極 240P2:第二子閘極電極 250:第二閘極介電膜 260:第二電容器接觸件 262:第二上部絕緣膜 270:蝕刻終止膜 290:第二電容器結構 292:第二下部電極 294:第二電容器介電膜 296:第二上部電極 310:第三基板 312:第二元件隔離膜 314:第三元件隔離膜 320:第五導線 330:通道結構 330L:連接部分 330P1:第一主動柱 330P2:第二主動柱 340:接觸閘極電極 342:第六導線 360:第三電容器接觸件 390:第三電容器結構 392:第三下部電極 AC:第二主動區 AR:第一主動區/主動區 BC:隱埋接觸件/第一電容器接觸件 BL:位元線 CS:電容器結構 CT1:第一接觸溝渠 CT2:第二接觸溝渠 DC:直接接觸件 HT:熱處理製程 LP:搭接接墊/第一電容器接觸件 P1:點 PT:接墊溝渠 R1、R2:區 SD1:第一源極/汲極區 SD2:第二源極/汲極區 TH1、TH2:厚度 WL:字元線 WT:字元線溝渠 X1:第二方向 X2:第五方向 X3:第七方向 Y1:第一方向 Y2:第四方向 Y3:第六方向 Z1:第一垂直方向 Z2:第二垂直方向 Z3:第三垂直方向
藉由參照附圖詳細闡述發明概念的示例性實施例，發明概念的以上及其他態樣及特徵將變得更顯而易見，在附圖中： 圖1是用於闡釋根據一些實施例的電容器結構的示例性剖視圖。 圖2A及圖2B是用於闡釋圖1所示下部電極的示例性曲線圖。 圖3A及圖3B是用於闡釋根據一些示例性實施例的電容器結構的其他示例性剖視圖。 圖4是用於闡釋根據一些示例性實施例的半導體記憶體裝置的示例性佈局圖。 圖5是沿圖4所示A-A截取的剖視圖。 圖6是用於闡釋圖5所示區R1的放大圖。 圖7是沿圖4所示B-B截取的剖視圖。 圖8是用於闡釋根據一些示例性實施例的半導體記憶體裝置的另一示例性佈局圖。 圖9是用於闡釋圖8所示半導體記憶體裝置的立體圖。 圖10是沿圖8所示C-C截取的剖視圖。 圖11是用於闡釋圖10所示區R2的放大圖。 圖12是沿圖8所示D-D截取的剖視圖。 圖13是用於闡釋根據一些示例性實施例的半導體記憶體裝置的又一示例性佈局圖。 圖14是用於闡釋圖13所示半導體記憶體裝置的立體圖。 圖15至圖21是用於闡釋根據一些示例性實施例的用於製造電容器結構的方法的中間階段圖。 圖22至圖24是用於闡釋根據一些示例性實施例的用於製造半導體裝置的方法的中間階段圖。
10:基板
20:下部絕緣膜
30:下部電極
32:電極膜
34:金屬氧化物膜
36:摻雜氧化物膜
40:電容器介電膜
50:上部電極
CS:電容器結構
P1:點
TH1、TH2:厚度

Claims (20)

  1. 一種電容器結構，包括： 下部電極； 上部電極；以及 電容器介電膜，在所述下部電極與所述上部電極之間， 其中所述下部電極包括包含第一金屬元素的電極膜，且所述下部電極包括在所述電極膜與所述電容器介電膜之間的包含所述第一金屬元素的氧化物的摻雜氧化物膜，且 所述摻雜氧化物膜更包含包括雜質元素的第二金屬元素，所述雜質元素包括矽（Si）、鋁（Al）、鋯（Zr）及鉿（Hf）中的至少一者，且所述摻雜氧化物膜包含第5族至第11族或第15族金屬元素中的至少一者。
  2. 如請求項1所述的電容器結構，其中所述下部電極更包括金屬氧化物膜，所述金屬氧化物膜包含所述第一金屬元素的氧化物且不包含所述第二金屬元素，所述金屬氧化物膜在所述電極膜與所述摻雜氧化物膜之間。
  3. 如請求項2所述的電容器結構，其中所述金屬氧化物膜更包含所述雜質元素。
  4. 如請求項1所述的電容器結構，其中所述第一金屬元素包括鈦（Ti）、鉭（Ta）、鎢（W）及釕（Ru）中的至少一者。
  5. 如請求項4所述的電容器結構，其中所述摻雜氧化物膜更包含所述第一金屬元素的氮化物。
  6. 如請求項1所述的電容器結構，其中所述第二金屬元素包括銻（Sb）、鉬（Mo）、鈷（Co）、鈮（Nb）、銅（Cu）、鎳（Ni）及鉭（Ta）中的至少一者。
  7. 如請求項1所述的電容器結構，其中所述摻雜氧化物膜包含10原子%或小於10原子%的所述第二金屬元素。
  8. 如請求項1所述的電容器結構，其中所述雜質元素包括矽（Si）。
  9. 如請求項1所述的電容器結構，其中所述摻雜氧化物膜包含0.3原子%或小於0.3原子%的所述雜質元素。
  10. 一種電容器結構，包括： 下部電極； 上部電極；以及 電容器介電膜，在所述下部電極與所述上部電極之間， 其中所述下部電極包括包含第一金屬元素的電極膜，所述下部電極包括在所述電極膜與所述電容器介電膜之間的包含所述第一金屬元素的氧化物的金屬氧化物膜，且所述下部電極包括包含摻雜有第二金屬元素的所述第一金屬元素的氧化物的摻雜氧化物膜，所述摻雜氧化物膜在所述金屬氧化物膜與所述電容器介電膜之間，且 所述摻雜氧化物膜更包含0.3原子%或小於0.3原子%的矽（Si）。
  11. 如請求項10所述的電容器結構，其中所述第一金屬元素包括鈦（Ti）、鉭（Ta）、鎢（W）及釕（Ru）中的至少一者。
  12. 如請求項10所述的電容器結構，其中所述第二金屬元素包括第5族至第11族及第15族金屬元素中的至少一者。
  13. 如請求項10所述的電容器結構，其中所述摻雜氧化物膜包含1原子%或小於1原子%的所述第二金屬元素。
  14. 如請求項10所述的電容器結構，其中所述摻雜氧化物膜的厚度為0.1奈米或小於0.1奈米。
  15. 如請求項10所述的電容器結構，其中所述電容器介電膜包含氧化鋁、氧化鋯及氧化鉿中的至少一者。
  16. 如請求項10所述的電容器結構，其中所述上部電極包含所述第一金屬元素。
  17. 一種半導體記憶體裝置，包括： 基板，包括主動區； 第一導線，在所述基板上，所述第一導線在第一方向上延伸且連接至所述主動區； 電容器接觸件，在所述基板上，且與所述第一導線間隔開且連接至所述主動區； 第二導線，在所述主動區上位於所述第一導線與所述電容器接觸件之間，所述第二導線在與所述第一方向相交的第二方向上延伸；以及 電容器結構，包括連接至所述電容器接觸件的下部電極，所述電容器結構包括依序堆疊於所述下部電極上的電容器介電膜及上部電極， 其中所述下部電極包括包含第一金屬元素的電極膜，且所述下部電極包括包含摻雜有第二金屬元素的所述第一金屬元素的氧化物的摻雜氧化物膜，所述摻雜氧化物膜在所述電極膜與所述電容器介電膜之間，且 所述摻雜氧化物膜更包含雜質元素，所述雜質元素包括矽（Si）、鋁（Al）、鋯（Zr）及鉿（Hf）中的至少一者。
  18. 如請求項17所述的半導體記憶體裝置，其中所述第一金屬元素包括鈦（Ti）、鉭（Ta）、鎢（W）及釕（Ru）中的至少一者， 所述第二金屬元素包括銻（Sb）、鉬（Mo）、鈷（Co）、鈮（Nb）、銅（Cu）、鎳（Ni）及鉭（Ta）中的至少一者，且 所述雜質元素包括矽（Si）。
  19. 如請求項18所述的半導體記憶體裝置，其中所述摻雜氧化物膜包含10原子%或小於10原子%的所述第二金屬元素，且包含0.3原子%或小於0.3原子%的所述雜質元素。
  20. 如請求項17所述的半導體記憶體裝置，其中所述第一方向及所述第二方向中的每一者平行於所述基板的上側，且 所述主動區在平行於所述基板的所述上側且與所述第一方向及所述第二方向不同的第三方向上延伸。
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