CN114784004A - 半导体装置及其制造方法 - Google Patents

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CN114784004A CN202111573504.9A CN202111573504A CN114784004A CN 114784004 A CN114784004 A CN 114784004A CN 202111573504 A CN202111573504 A CN 202111573504A CN 114784004 A CN114784004 A CN 114784004A
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林汉镇
郑圭镐
赵哲珍
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Abstract

提供了半导体装置。半导体装置包括：着陆焊盘，其位于衬底上；下电极，其位于着陆焊盘上并且连接到着陆焊盘；电容器电介质膜，其位于下电极上并且包括四方晶系和斜方晶系二者；第一掺杂层，其位于下电极和电容器电介质膜之间并且包括第一金属；以及上电极，其位于电容器电介质膜上。

Description

半导体装置及其制造方法
相关申请的交叉引用
本申请要求于2021年1月22日在韩国知识产权局提交的韩国专利申请No.10-2021-0009158的优先权，其公开内容通过引用整体结合于此。
技术领域
本公开涉及一种半导体装置及其制造方法。
背景技术
一种埋置沟道阵列晶体管(BCAT)可包括埋置在沟槽中的栅电极，以克服DRAM结构的短沟道效应。
另一方面，随着半导体元件越来越高度集成，单独的电路图案已被进一步小型化以在相同面积中实现更多的半导体元件。也就是说，半导体元件的组件的设计规则减少。由于DRAM装置也是高度集成的，所以电容器中充电的电荷量稳定地减少。因此，正在进行用于增加存储在电容器中的电荷量并改善泄漏特性的研究。
发明内容
本公开提供了半导体装置和用于制造半导体装置的方法，其中，通过在下电极和电容器电介质膜之间设置包含具有四价或更多价的价电子的金属的掺杂层，电容器电介质膜包含正方晶系和斜方晶系。结果，可增加电容器电介质膜的介电常数，并且可增加电容器的电容。
根据本公开的一些实施例，提供了一种半导体装置，包括：着陆焊盘，其位于衬底上；下电极，其位于着陆焊盘上并且连接到着陆焊盘；电容器电介质膜，其位于下电极上并且包括四方晶系和斜方晶系二者；第一掺杂层，其位于下电极和电容器电介质膜之间并且包括第一金属；以及上电极，其位于电容器电介质膜上。
根据本公开的一些实施例，提供了一种半导体装置，包括：沟槽，其位于衬底中；栅电极，其位于沟槽中(例如，填充沟槽的一部分)；埋置接触件，其位于栅电极的至少一侧上并且连接(例如，电连接)到衬底；着陆焊盘，其位于埋置接触件上；蚀刻停止层，其位于着陆焊盘上；第一支撑件图案，其位于蚀刻停止层上；第二支撑件图案，其在第一支撑件图案上与第一支撑件图案间隔开；下电极，其与第一支撑件图案和第二支撑件图案的侧壁接触；电容器电介质膜，其位于下电极、第一支撑件图案和第二支撑件图案上并且包括四方晶系和斜方晶系两者；第一掺杂层，其位于下电极和电容器电介质膜之间并且包括(例如，通过掺杂而包括)具有四价或更高价的价电子的第一金属；以及上电极，其位于电容器电介质膜上。
根据本公开的一些实施例，提供了一种制造半导体装置的方法，包括：在衬底上顺序地堆叠蚀刻停止层、第一模制层、第一支撑件层、第二模制层和第二支撑件层；形成垂直地穿透蚀刻停止层、第一模制层、第一支撑件层、第二模制层和第二支撑件层的下电极图案；去除第一模制层和第二模制层以暴露下电极图案；在暴露的下电极图案上形成包括第一金属的第一金属层；通过用第一金属层的第一金属掺杂下电极图案的一部分来形成第一掺杂层；去除第一金属层；在第一掺杂层上形成电容器电介质膜；以及在电容器电介质膜上形成上电极，其中，电容器电介质膜包括四方晶系和斜方晶系二者。
根据本公开的一些实施例，提供了一种半导体装置，包括：电容器，其包括第一电极和第二电极、在第一电极和第二电极之间延伸并且包括四方晶系和斜方晶系两者的电容器电介质膜、以及位于第一电极和电容器电介质膜之间并且包括具有四个或更多个价电子的第一金属的第一掺杂层。
然而，本公开不限于本文所阐述的内容。通过参考下面给出的本公开的详细描述，本公开的上述和其它方面对于本公开所属领域的普通技术人员将变得更加显而易见。
附图说明
通过参照附图详细描述本公开的一些实施例，本公开的上述和其它方面和特征将变得更加显而易见，在附图中：
图1是用于解释根据本公开的一些实施例的半导体装置的示图；
图2是图1的区域R1的放大示图；
图3是根据本公开的一些实施例的半导体装置的极化-电场的曲线图；
图4至图8是用于解释根据本公开的一些实施例的制造半导体装置的方法的示图；
图9是用于解释根据本公开的一些其它实施例的半导体装置的示图；
图10是图9的区域R2的放大示图；
图11是用于解释根据本公开的一些其它实施例的半导体装置的示图；
图12是图11的区域R3的放大示图；
图13和图14是用于解释根据本公开的一些其它实施例的制造半导体装置的方法的示图；
图15是用于解释根据本公开的一些其它实施例的半导体装置的示图；
图16是用于解释根据本公开的一些其它实施例的半导体装置的示图；
图17是用于解释根据本公开的一些其它实施例的半导体装置的示图；
图18是用于解释根据本公开的一些其它实施例的半导体装置的示图；
图19是用于解释根据本公开的一些实施例的半导体装置的布局图；
图20是沿图19的线A-A'截取的截面图；
图21是用于解释根据本公开的一些其它实施例的半导体装置的布局图；
图22是用于解释根据本公开的一些其它实施例的半导体装置的透视图；
图23是沿图21的线F-F和G-G截取的截面图；
图24是用于解释根据本公开的一些其它实施例的半导体装置的布局图；以及
图25是用于解释根据本公开的一些其它实施例的半导体装置的透视图。
具体实施方式
在下文中，将参照图1至图3描述根据本公开的一些实施例的半导体装置。
图1是用于解释根据本公开的一些实施例的半导体装置的示图。图2是图1的区域R1的放大示图。图3是根据本公开的一些实施例的半导体装置的极化-电场的曲线图。
参照图1至图3，根据本公开的一些实施例的半导体装置包括衬底100、第一层间绝缘膜110、存储接触件115、着陆焊盘118、蚀刻停止层120、下电极130、第一掺杂层135、第一支撑件图案141、第二支撑件图案142、电容器电介质膜150、上电极160和第二层间绝缘膜170。
衬底100可以是块状硅(bulk silicon)或SOI(绝缘体上硅)。在一些实施例中，衬底100可以是硅衬底，或可包括其它材料，但不限于例如硅锗、SGOI(绝缘体上硅锗)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓。在以下描述中，将衬底100描述为硅衬底。
尽管未示出，但是用作字线的栅电极可设置在衬底100内部。单元有源区和元件隔离区可形成在衬底100上。例如，两个晶体管可形成在单个单元有源区内。
第一层间绝缘膜110可设置在衬底100上。第一层间绝缘膜110可包括例如氧化硅(SiO2)、氮化硅(SiN)和氮氧化硅(SiON)中的至少一种。第一层间绝缘膜110可以是单层或多层。
存储接触件115可设置在衬底100上的第一层间绝缘膜110内。着陆焊盘118可设置在衬底100上的第一层间绝缘膜110内。着陆焊盘118可设置在存储接触件115上。着陆焊盘118可经由存储接触件115连接到衬底100。着陆焊盘118可电连接到形成在衬底100上或内部的导电区域。
蚀刻停止层120可设置在第一层间绝缘膜110上。蚀刻停止层120可围绕与第一层间绝缘膜110的上表面相邻地形成的下电极130的侧壁的一部分。
蚀刻停止层120可包括相对于包括氧化物的第一模制层(例如，图4的第一模制层10)和第二模制层(例如，图4的第二模制层20)具有蚀刻选择性的材料。蚀刻停止层120可包括例如氮化硅(SiN)、碳氮化硅(SiCN)、硼氮化硅(SiBN)、碳氧化硅(SiCO)、氮氧化硅(SiON)、氧化硅(SiO)和碳氮氧化硅(SiOCN)中的至少一种。例如，碳氧化硅(SiCO)包括硅(Si)、碳(C)和氧(O)，但不表示硅(Si)、碳(C)和氧(O)之间的比率。硅(Si)、碳(C)和氧(O)之间的比例可以不是1:1:1。
下电极130可设置在着陆焊盘118上。下电极130连接到着陆焊盘118。下电极130可在垂直方向DR3上纵向延伸。下电极130在垂直方向DR3上的长度大于下电极130在第一水平方向DR1上延伸的长度。可替换地，下电极130在垂直方向DR3上的长度大于下电极130在第一水平方向DR1上的宽度。下电极130可具有例如柱形。在下电极130的下表面上，下电极130的下侧壁的一部分可与蚀刻停止层120接触。如本文所使用的，“元件A在X方向上延伸”(或类似的语言)是指元件A在X方向上纵向地延伸。
尽管下电极130可包括例如掺杂半导体材料、导电金属氮化物(例如，氮化钛、氮化钽、氮化铌或氮化钨等)、金属(例如，钌、铱、钛或钽等)和导电金属氧化物(例如，氧化铱、氧化铌等)，但是本公开不限于此。
第一支撑件图案141可设置在蚀刻停止层120上。第一支撑件图案141可在垂直方向DR3上与蚀刻停止层120间隔开。第一支撑件图案141可与下电极130接触。第一支撑件图案141可与下电极130的侧壁的一部分接触。
例如，第一支撑件图案141可连接在第一水平方向DR1上彼此相邻的下电极130。尽管图1示出了两个下电极130通过第一支撑件图案141连接，但是这是为了便于解释，本公开不限于此。
第二支撑件图案142可设置在第一支撑件图案141上。第二支撑件图案142可在垂直方向DR3上与第一支撑件图案141间隔开。第二支撑件图案142可与下电极130接触。第二支撑件图案142可与下电极130的侧壁的一部分接触。
例如，第二支撑件图案142可连接沿第一水平方向DR1彼此相邻的下电极130。尽管图1示出了两个下电极130通过第二支撑件图案142连接，但是这是为了便于解释，本公开不限于此。
第一支撑件图案141和第二支撑件图案142中的每一个可包括例如氮化硅(SiN)、碳氮化硅(SiCN)、硼氮化硅(SiBN)、碳氧化硅(SiCO)、氮氧化硅(SiON)、氧化硅(SiO)和碳氮氧化硅(SiOCN)中的至少一种。
第一支撑件图案141在垂直方向DR3上的厚度可小于第二支撑件图案142在垂直方向DR3上的厚度。在一些其它实施例中，第一支撑件图案141和第二支撑件图案142中的仅一个可设置在下电极130的侧壁上。此外，在一些其它实施例中，可在蚀刻停止层120和第一支撑件图案141之间或在第一支撑件图案141和第二支撑件图案142之间设置附加的支撑件图案。
电容器电介质膜150可设置在下电极130上。电容器电介质膜150可沿下电极130的侧壁和上表面设置。此外，电容器电介质膜150可沿蚀刻停止层120的上表面、第一支撑件图案141的上表面和下表面以及第二支撑件图案142的上表面和下表面设置。电容器电介质膜150可与蚀刻停止层120的上表面、第一支撑件图案141的上表面和下表面以及第二支撑件图案142的上表面和下表面中的每一个接触。
电容器电介质膜150不设置在下电极130与第一支撑件图案141之间以及下电极130与第二支撑件图案142之间。此外，电容器电介质膜150不设置在下电极130与蚀刻停止层120之间。
尽管电容器电介质膜150可包括例如氧化硅、氮化硅、氮氧化硅、氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌及它们的组合中的一种，但是本公开不限于此。尽管在图1中将电容器电介质膜150示出为单个膜，但是本公开不限于此。在一些实施例中，电容器电介质膜150可包括多个层。
电容器电介质膜150可包括正方晶系和斜方晶系。图3示出了包括四方晶系和斜方晶系的电容器电介质膜150的极化(P)-电场(E)曲线。材料的介电常数可与极化(P)-电场(E)曲线的斜率(dP/dE)成比例。也就是说，考虑到电容的定义，电容可与极化(P)-电场(E)曲线的斜率(dP/dE)成比例。
如图3所示，当电容器电介质膜150包括正方晶系和斜方晶系时，可知道在低电压区LPR中极化(P)-电场(E)曲线的斜率增加。即，可知道在包括四方晶系和斜方晶系的电容器电介质膜150中，介电常数增大。
再次参照图1和图2，第一掺杂层135可设置在下电极130和电容器电介质膜150之间。第一掺杂层135可与下电极130和电容器电介质膜150中的每一个接触。第一掺杂层135可通过用第一金属掺杂下电极图案(图6的130p)来形成。
第一掺杂层135可沿着下电极130的侧壁和上表面设置。第一掺杂层135不设置在下电极130和蚀刻停止层120之间、下电极130和第一支撑件图案141之间以及下电极130和第二支撑件图案142之间。
在第一掺杂层135中掺杂的第一金属可具有四价或更多价的价电子。第一金属可包括四个或更多个价电子。第一金属可包括例如钌(Ru)、钨(W)、钼(Mo)、钒(V)、铬(Cr)、锰(Mn)、铌(Nb)和钽(Ta)中的至少一种。例如，第一掺杂层135包括2at％至10at％的量的第一金属。
第一掺杂层135的厚度t可以是例如
Figure BDA0003423993970000071
至
Figure BDA0003423993970000072
第一掺杂层135的最上表面135a可与第二支撑件图案142的最上表面142a形成在相同的平面上。
上电极160可设置在电容器电介质膜150上。上电极160可设置为覆盖下电极130的侧壁和上表面。此外，上电极160可设置在蚀刻停止层120和第一支撑件图案141之间，以及第一支撑件图案141和第二支撑件图案142之间。
尽管上电极160可包括例如掺杂半导体材料、导电金属氮化物(例如，氮化钛、氮化钽、氮化铌或氮化钨等)、金属(例如，钌、铱、钛或钽等)和导电金属氧化物(例如，氧化铱、氧化铌等)，但是本公开不限于此。
第二层间绝缘膜170可设置在上电极160上。第二层间绝缘膜170可包括例如氧化硅膜、氮化硅膜、氮氧化硅(SiON)膜、碳氮氧化硅(SiOCN)膜及它们的组合中的至少一种。
在根据本公开的一些实施例的半导体装置中，通过将掺杂有具有四价或更多价的价电子的金属的第一掺杂层135设置在下电极130与电容器电介质膜150之间，电容器电介质膜150可包括四方晶系和斜方晶系两者。因此，根据本公开的一些实施例的半导体装置可增加电容器电介质膜150的介电常数，以增加电容器的电容。
下面将参照图1、图4至图8描述根据本公开的一些实施例的制造半导体装置的方法。
图4至图8是用于解释本公开的一些实施例中的制造半导体装置的方法的中间阶段图。
参照图4，可在衬底100上的第一层间绝缘膜110内形成存储接触件115和着陆焊盘118。随后，可在第一层间绝缘膜110上顺序地形成蚀刻停止层120、第一模制层10、第一支撑件层141L、第二模制层20和第二支撑件层142L。
随后，可在着陆焊盘118上形成在垂直方向DR3上穿透蚀刻停止层120、第一模制层10、第一支撑件层141L、第二模制层20和第二支撑件层142L中的每一个的下电极图案130p。
参照图5，可形成连接相邻下电极130的第一支撑件图案141和第二支撑件图案142。第一支撑件图案141和第二支撑件图案142中的每一个可与下电极130的侧壁的一部分接触。
可通过去除第二支撑件层142L的一部分来形成第二支撑件图案142。可通过其中未形成第二支撑件图案142的区域来去除第二模制层20。随后，可通过去除第一支撑件层141L的一部分来形成第一支撑件图案141。可通过其中未形成第一支撑件图案141的区域来去除第一模制层10。可通过去除第一模制层10和第二模制层20来暴露出下电极图案130p的侧壁。因此，可在蚀刻停止层120和第一支撑件图案141之间以及第一支撑件图案141和第二支撑件图案142之间形成空间。
参照图6，可在暴露的下电极图案130p上形成包括第一金属的第一金属层181。第一金属可具有例如四价或更高价的价电子。第一金属可包括例如钌(Ru)、钨(W)、钼(Mo)、钒(V)、铬(Cr)、锰(Mn)、铌(Nb)和钽(Ta)中的至少一种。
也可在蚀刻停止层120的上表面、第一支撑件图案141的下表面和上表面、以及第二支撑件图案142的下表面和上表面上形成第一金属层181。随后，可对第一金属层181执行退火工艺。退火工艺例如可在200℃至700℃的温度范围内进行。
参照图7，可通过退火工艺使用第一金属层181将第一金属掺杂到下电极图案130p内来形成第一掺杂层135。在下电极130和蚀刻停止层120之间、下电极130和第一支撑件图案141之间以及下电极130和第二支撑件图案142之间不形成第一掺杂层135。
下电极图案130p的除了其中形成有第一掺杂层135的部分之外其余部分可形成为下电极130。第一掺杂层135可例如以
Figure BDA0003423993970000091
至
Figure BDA0003423993970000092
的厚度形成。
随后，可去除第一金属层181。因此，可暴露第一掺杂层135。
参照图8，可在第一掺杂层135上形成电容器电介质膜150。也可在蚀刻停止层120的上表面、第一支撑件图案141的下表面和上表面、以及第二支撑件图案142的下表面和上表面上形成电容器电介质膜150。
通过在第一掺杂层135中掺杂具有四价或更多价的价电子的第一金属，电容器电介质膜150可具有正方晶系和斜方晶系。
参照图1，可在电容器电介质膜150上形成上电极160。上电极160可形成为覆盖下电极130的侧壁和上表面。此外，上电极160可形成在蚀刻停止层120和第一支撑件图案141之间，以及第一支撑件图案141和第二支撑件图案142之间。
随后，通过在上电极160上形成第二层间绝缘膜170，可制造图1所示的半导体装置。
以下将参照图9和10描述根据本公开的一些其它实施例的半导体装置。将主要描述与图1和图2所示的半导体装置的不同之处。
图9是用于解释根据本公开的一些其它实施例的半导体装置的示图。图10是图9的区域R2的放大示图。
参照图9和图10，在根据本公开的一些其它实施例的半导体装置中，第二掺杂层290可设置在电容器电介质膜150和上电极160之间。第二掺杂层290可与电容器电介质膜150和上电极160中的每一个接触。
第二掺杂层290可沿着电容器电介质膜150的轮廓设置。第二掺杂层290可掺杂有第二金属。在第二掺杂层290中掺杂的第二金属可具有四价或更多价的价电子。第二金属可包括四个或更多个价电子。第二金属可包括例如钌(Ru)、钨(W)、钼(Mo)、钒(V)、铬(Cr)、锰(Mn)、铌(Nb)和钽(Ta)中的至少一种。例如，第二金属在第二掺杂层290内部可具有2at％至10at％的原子百分比。
以下，将参照图11和图12描述根据本公开的一些其它实施例的半导体装置。将主要描述与图1和图2所示的半导体装置的不同之处。
图11是用于解释根据本公开的一些其它实施例的半导体装置的示图。图12是图11的区域R3的放大示图。
参照图11和图12，根据本公开的一些其它实施例的半导体装置可具有设置在第二掺杂层390和上电极160之间的第二金属层382。第二金属层382可与第二掺杂层390和上电极160中的每一个接触。
第二金属层382可沿着第二掺杂层390的轮廓设置。第二金属层382可包括第二金属。第二金属可具有例如四价或更高价的价电子。第二金属可包括四个或更多个价电子。第二金属可包括例如钌(Ru)、钨(W)、钼(Mo)、钒(V)、铬(Cr)、锰(Mn)、铌(Nb)和钽(Ta)中的至少一种。
通过退火工艺扩散包括在第二金属层382中的第二金属，可形成第二掺杂层390。
下面将参照图9、图10、图13和图14描述根据本公开的一些其它实施例的制造半导体装置的方法。
图13和图14是用于解释根据本公开的一些其它实施例的制造半导体装置的方法的中间阶段图。
参照图13，在执行图4至图8所示的制造工艺之后，可在电容器电介质膜150上顺序地堆叠预掺杂层390p和第二金属层382。
具体地，可在电容器电介质膜150上形成预掺杂层390p。预掺杂层390p可沿着电容器电介质膜150的轮廓形成。尽管预掺杂层390p可包括例如掺杂的半导体材料、导电金属氮化物(例如，氮化钛、氮化钽、氮化铌或氮化钨等)、金属(例如，钌、铱、钛或钽等)和导电金属氧化物(例如，氧化铱、氧化铌等)，但是本公开不限于此。
可在预掺杂层390p上形成第二金属层382。第二金属层382可沿着预掺杂层390p的轮廓形成。第二金属层382可包括例如具有四价或更多价的价电子的第二金属。第二金属可包括四个或更多个价电子。随后，可对第二金属层382执行退火工艺。退火工艺例如可在200℃至700℃的温度范围内进行。
参照图14，通过退火工艺使用第二金属层382将第二金属掺杂到预掺杂层390p内，可形成第二掺杂层390。
参照图11，可在第二金属层382上形成上电极160。上电极160可形成为覆盖下电极130的侧壁和上表面。此外，可在蚀刻停止层120和第一支撑件图案141之间、以及第一支撑件图案141和第二支撑件图案142之间形成上电极160。
随后，通过在上电极160上形成第二层间绝缘膜170，可制造图11所示的半导体装置。
在一些其它实施例中，参照图9，在执行图4至图8、图13和图14中所示的制造工艺之后，可去除第二金属层(图14的382)。即，在形成第二掺杂层290之后，可通过退火工艺去除第二金属层(图14的382)。
随后，可在第二掺杂层290上形成上电极160。上电极160可形成为覆盖下电极130的侧壁和上表面。此外，可在蚀刻停止层120和第一支撑件图案141之间、以及第一支撑件图案141和第二支撑件图案142之间形成上电极160。
随后，通过在上电极160上形成第二层间绝缘膜170，可制造图9所示的半导体装置。
以下将参照图15描述根据本公开的一些其它实施例的半导体装置。将主要描述与图1和图2所示的半导体装置的不同之处。
图15是用于解释根据本公开的一些其它实施例的半导体装置的示图。
参照图15，在根据本公开的一些其它实施例的半导体装置中，下电极430可具有圆柱形状。例如，下电极430可具有圆柱形形状，其具有侧壁和底表面并且具有空的内部。下电极430的侧壁可在垂直方向DR3上延伸。
第一掺杂层435可设置在下电极430上。第一掺杂层435不设置在下电极430和蚀刻停止层120之间、下电极430和第一支撑件图案141之间以及下电极430和第二支撑件图案142之间。
电容器电介质膜450可设置在第一掺杂层435上。此外，电容器电介质膜450可沿蚀刻停止层120的上表面、第一支撑件图案141的上表面和下表面以及第二支撑件图案142的上表面和下表面设置。
上电极160可设置在电容器电介质膜450上。上电极160的一部分可填充具有圆柱形状的下电极430的侧壁之间的空间。
以下将参照图16描述根据本公开的一些其它实施例的半导体装置。将主要描述与图15所示的半导体装置的不同之处。
图16是用于解释根据本公开的一些其它实施例的半导体装置的示图。
参照图16，根据本公开的一些其它实施例的半导体装置可具有设置在电容器电介质膜450与上电极160之间的第二掺杂层590。第二掺杂层590可与电容器电介质膜450和上电极160中的每一个接触。
第二掺杂层590可沿着电容器电介质膜450的轮廓设置。第二掺杂层590可掺杂有第二金属。在第二掺杂层590中掺杂的第二金属可具有四价或更高价的价电子。第二金属可包括四个或更多个价电子。第二金属可包括例如钌(Ru)、钨(W)、钼(Mo)、钒(V)、铬(Cr)、锰(Mn)、铌(Nb)和钽(Ta)中的至少一种。例如，第二掺杂层590包括2at％至10at％的量的第二金属。
以下将参照图17描述根据本公开的一些其它实施例的半导体装置。将主要描述与图1和图2中所示的半导体装置的不同之处。
图17是用于解释根据本公开的一些其它实施例的半导体装置的示图。
参照图17，根据本公开的一些其它实施例的半导体装置可包括设置在两个下电极630之间的绝缘图案645。绝缘图案645可沿不同于第一水平方向DR1的第二水平方向DR2延伸。
着陆焊盘118可设置在蚀刻停止层620内。下电极630可设置在着陆焊盘118上。下电极630可具有L形。例如，下电极630可包括在第一水平方向DR1上延伸的第一部分和在垂直方向DR3上延伸的第二部分。
下电极630的第一部分可与着陆焊盘118接触。下电极630的第二部分可连接到下电极630的第一部分的一端。下电极630的第二部分可包括第一侧壁630s1和与第一侧壁630s1相对的第二侧壁630s2。
绝缘图案645可设置在下电极630的一侧上。绝缘图案645可设置在下电极630的第二部分的第二侧壁630s2上。例如，绝缘图案645可设置在两个下电极630的第二部分的第二侧壁630s2之间。绝缘图案645可与下电极630的第二部分的第二侧壁630s2接触。
电容器电介质膜650可设置在蚀刻停止层620、下电极630和绝缘图案645上。电容器电介质膜650可与蚀刻停止层620的上表面和绝缘图案645的上表面中的每一个接触。电容器电介质膜650不设置在下电极630和绝缘图案645之间。尽管未示出，但是电容器电介质膜650可沿第二水平方向DR2与绝缘图案645的侧壁接触。
第一掺杂层635可设置在下电极630和电容器电介质膜650之间。例如，第一掺杂层635可沿着下电极630的第一部分的侧壁和上表面以及下电极630的第二部分的第一侧壁630s1和上表面设置。
第一掺杂层635可与下电极630和电容器电介质膜650中的每一个接触。设置在下电极630的最上表面上的第一掺杂层635可与绝缘图案645的侧壁接触。第一掺杂层635不设置在绝缘图案645和电容器电介质膜650之间。例如，第一掺杂层635的最上表面可与绝缘图案645的上表面形成在相同的平面上。然而，本公开不限于此。上电极660可设置在电容器电介质膜650上。
以下将参照图18描述根据本公开的一些其它实施例的半导体装置。将主要描述与图17所示的半导体装置的不同之处。
图18是用于解释根据本公开的一些其它实施例的半导体装置的示图。
参照图18，根据本公开的一些其它实施例的半导体装置可具有设置在电容器电介质膜650和上电极660之间的第二掺杂层790。第二掺杂层790可与电容器电介质膜650和上电极660中的每一个接触。
第二掺杂层790可沿着电容器电介质膜650的轮廓设置。第二掺杂层790可掺杂有第二金属。在第二掺杂层790中掺杂的第二金属可具有四价或更多价的价电子。第二金属可包括四个或更多个价电子。第二金属可包括例如钌(Ru)、钨(W)、钼(Mo)、钒(V)、铬(Cr)、锰(Mn)、铌(Nb)和钽(Ta)中的至少一种。例如，第二掺杂层790可包括2at％至10at％的量的第二金属。
下面将参照图19和图20描述根据本公开的一些实施例的半导体装置。
图19是用于解释根据本公开的一些实施例的半导体装置的布局图。图20是沿图19的线A-A'截取的截面图。图19和图20是详细示出图1所示的半导体装置的示图。
参照图19，根据本公开的一些实施例的半导体装置可包括多个有源区AC。有源区AC可由设置在衬底(图20的100)内部的元件隔离膜(图20的805)限定。
随着半导体装置的设计规则的减少，有源区AC可以以对角线或斜线的条的形式设置，如图19所示。有源区AC可具有在第三水平方向DR4上延伸的条的形式。
多个栅电极可跨有源区AC在第一水平方向DR1上设置在有源区AC上。多个栅电极可彼此平行地延伸。多个栅电极可以是例如多条字线WL。字线WL可以以相等间隔设置。字线WL的宽度或字线WL之间的间隔可根据设计规则确定。
在第二水平方向DR2上延伸的多条位线BL可设置在字线WL上。多条位线BL可彼此平行地延伸。位线BL可以以相等的间隔设置。位线BL的宽度或位线BL之间的间隔可根据设计规则确定。
根据本公开的一些实施例的半导体装置可包括设置在有源区AC上的各种接触件布置。各种接触件布置可包括例如直接接触件DC、埋置接触件BC和着陆焊盘LP。这里，直接接触件DC可指将有源区AC电连接到位线BL的接触件。埋置接触件BC可指将有源区AC电连接到电容器的下电极(图20的130)的接触件。由于其布局，埋置接触件BC和有源区AC之间的接触面积可以很小。因此，可设置导电着陆焊盘LP以增大与有源区AC的接触面积，并增大与电容器的下电极(图20的130)的接触面积。
着陆焊盘LP可设置在有源区AC和埋置接触件BC之间，并且可设置在埋置接触件BC和电容器的下电极(图20的130)之间。着陆焊盘LP可设置在埋置接触件BC和电容器的下电极(图20的130)之间。通过引入着陆焊盘LP来扩大接触面积，可减小有源区AC与电容器的下电极(图20的130)之间的接触电阻。
直接接触件DC可设置在有源区AC的中心部分中。埋置接触件BC可设置在有源区AC的两个端部。通过在有源区AC的两个端部设置埋置接触件BC，可设置着陆焊盘LP以部分地与埋置接触件BC重叠，以与有源区AC的两端相邻。换句话说，埋置触点BC可设置成与有源区AC和相邻字线WL之间以及相邻位线BL之间的元件隔离膜(图20的805)重叠。
字线WL可设置为埋置在衬底(图20的100)内部的结构。字线WL可设置为横跨直接接触件DC和埋置接触件BC之间的有源区AC。如图19所示，两条字线WL可设置为与单个有源区AC交叉。由于有源区AC是倾斜设置的，因此字线WL可与有源区AC成小于90度的角。直接接触件DC和埋置接触件BC可对称地设置。因此，直接接触件DC和埋置接触件BC可沿第一水平方向DR1和第二水平方向DR2上在直线上设置。
另一方面，与直接接触件DC和埋置接触件BC不同，着陆焊盘LP可以以Z字形方式设置在位线BL延伸所沿的第二水平方向DR2上。此外，着陆焊盘LP可设置为在字线WL延伸所沿着的第一水平方向DR1上与每条位线BL的相同侧表面部分重叠。例如，第一线的每个着陆焊盘LP可与对应的位线BL的左侧表面重叠，并且第二线的每个着陆焊盘LP可与对应的位线BL的右侧表面重叠。
参照图19和图20，根据本公开一些实施例的半导体装置可包括衬底100、栅极结构801、802和803、元件隔离膜805、存储接触件115、着陆焊盘118、下层间绝缘膜811、上层间绝缘膜812、蚀刻停止层120、下电极130、第一掺杂层135、第一支撑件图案141、第二支撑件图案142、电容器电介质膜150、上电极160和第二层间绝缘膜170。
元件隔离膜805可设置在衬底100内部。元件隔离膜805可具有具有优良的元件隔离特性的STI(浅沟槽隔离)结构。元件隔离膜805可在衬底100上限定有源区AC。由元件隔离膜805限定的有源区AC可具有包括长轴和短轴的长岛状，如图19所示。
有源区AC可具有倾斜形状，以相对于设置在元件隔离膜805内部的字线WL具有小于90度的角度。此外，有源区AC可具有斜线，以相对于设置在元件隔离膜805上的位线BL具有小于90度的角度。也就是说，有源区AC可在相对于第一水平方向DR1和第二水平方向DR2具有预定角度的第三水平方向DR4上纵向延伸。
栅极结构801、802和803可设置在衬底100和元件隔离膜805的内部。栅极结构801、802和803可设置为横跨元件隔离膜805和由元件隔离膜805限定的有源区AC。栅极结构801、802和803可分别设置在衬底100的有源区AC内和元件隔离膜805内。
栅极结构801、802和803可设置在形成在衬底100和元件隔离膜805内部的沟槽GT中。栅极结构801、802和803可包括栅极绝缘膜801、栅电极802和封盖图案803。栅电极802可对应于字线WL。
例如，形成在衬底100上的沟槽GT的深度可不同于形成在元件隔离膜805上的沟槽GT的深度。栅极绝缘膜801可沿着沟槽GT的侧壁和底表面设置。栅极绝缘膜801可沿着沟槽GT的至少一部分的轮廓设置。栅极绝缘膜801可包括例如氧化硅、氮氧化硅、氮化硅和与二氧化硅相比具有更高的介电常数的高介电常数材料中的至少一种。
栅电极802可设置在栅极绝缘膜801上。栅电极802可填充沟槽GT的一部分。栅电极802可包括掺杂杂质的半导体材料、导电硅化物化合物、导电金属氮化物、导电金属氧化物、导电金属氮氧化物和金属中的至少一种。
封盖图案803可设置在栅电极802上。封盖图案803可填充其中形成了栅电极802的沟槽GT的其余部分。封盖图案803可包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)及它们的组合中的至少一种。
下层间绝缘膜811可设置在衬底100和元件隔离膜805上。下层间绝缘膜811可覆盖栅极结构801、802和803。上层间绝缘膜812可设置在下层间绝缘膜811上。上层间绝缘膜812可围绕着陆焊盘118。上层间绝缘膜812和下层间绝缘膜811可对应于图1所示的第一层间绝缘膜110。
存储接触件115可设置在下层间绝缘膜811的内部。存储接触件115可连接到衬底100。具体地，存储接触件115可连接到形成在衬底100的有源区AC中的源极/漏极区。存储接触件115可设置在栅极结构801、802和803的至少一侧上。例如，存储接触件115可设置在栅极结构801、802和803的两侧上。存储接触件115可对应于埋置接触件BC。
着陆焊盘118可设置在存储接触件115上。着陆焊盘118可电连接到存储接触件115。蚀刻停止层120可设置在上层间绝缘膜812和着陆焊盘118上。
图20中所示的下电极130、第一掺杂层135、第一支撑件图案141、第二支撑件图案142、电容器电介质膜150、上电极160和第二层间绝缘膜170中的每一个可与图1中所示的下电极130、第一掺杂层135、第一支撑件图案141、第二支撑件图案142、电容器电介质膜150、上电极160和第二层间绝缘膜170中的每一个基本上相同。
下面将参照图21至图23描述根据本公开的一些其它实施例的半导体装置。
图21是用于解释根据本公开的一些其它实施例的半导体装置的布局图。图22是用于解释根据本公开的一些其它实施例的半导体装置的透视图。图23是沿图21的线F-F和G-G截取的截面图。
参照图21至图23，根据本公开的一些其它实施例的半导体装置可包括衬底100、多条第一导线920、沟道层930、栅电极940、栅极绝缘膜950和电容器980。根据本公开的一些其它实施例的半导体装置可包括垂直沟道晶体管(VCT)。垂直沟道晶体管可指其中沟道层930的沟道长度从衬底100沿着垂直方向DR3延伸的结构。
下绝缘层912可设置在衬底100上。在下绝缘层912上，多条第一导线920在第一水平方向DR1上彼此间隔开，并且可在第二水平方向DR2上延伸。多个第一绝缘图案922可设置在下绝缘层912上，以填充多条第一导线920之间的空间。多个第一绝缘图案922可在第二水平方向DR2上延伸。多个第一绝缘图案922的上表面可与多条第一导线920的上表面设置在相同的水平面上。多条第一导线920可用作位线。
多条第一导线920可包括掺杂的半导体材料、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物或它们的组合。例如，多条第一导线920可由掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或它们的组合构成，但不限于此。多条第一导线920可包括单层或多层的上述材料。在一些实施例中，多条第一导线920可包括石墨烯、碳纳米管或它们的组合。
沟道层930可以以矩阵形式设置，该矩阵形式设置在沿第一水平方向DR1和第二水平方向DR2彼此隔开的多条第一导电线920上。沟道层930可具有沿第一水平方向DR1的第一宽度和沿垂直方向DR3的第一高度，并且第一高度可大于第一宽度。这里，垂直方向DR3可与第一水平方向DR1和第二水平方向DR2相交，并且可以是例如垂直于衬底100的上表面的方向。例如，尽管第一高度可以是第一宽度的大约2至10倍，但是本公开不限于此。沟道层930的底部可用作第一源极/漏极区(未示出)，沟道层930的上部可用作第二源极/漏极区(未示出)，并且沟道层930的在第一源极/漏极区和第二源极/漏极区之间的部分可用作沟道区(未示出)。
在一些实施例中，沟道层930可包括氧化物半导体，并且氧化物半导体可包括例如InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、InxGayO或它们的组合。沟道层930可包括单层或多层的上述氧化物半导体。在一些实施例中，沟道层930可具有比硅的带隙能量更大的带隙能量。例如，沟道层930可具有大约1.5eV到5.6eV的带隙能量。例如，当沟道层930具有约2.0eV至4.0eV的带隙能量时，其可具有最佳的沟道性能。例如，沟道层930可以是但不限于多晶的或非晶的。在一些实施例中，沟道层930可包括石墨烯、碳纳米管或它们的组合。
栅电极940可在沟道层930的两个侧壁上沿第一水平方向DR1延伸。栅电极940可包括面对沟道层930的第一侧壁的第一子栅电极940P1，以及面对与沟道层930的第一侧壁相对的第二侧壁的第二子栅电极940P2。由于单沟道层930设置在第一子栅电极940P1与第二子栅电极940P2之间，因此半导体装置可具有双栅晶体管结构。然而，本公开不限于此。省略第二子栅电极940P2，仅形成面向沟道层930的第一侧壁的第一子栅电极940P1，并且可实现单栅晶体管结构。包括在栅电极940中的材料可与栅电极(图20的802)的描述相同。
栅极绝缘膜950包围沟道层930的侧壁，并且可介于沟道层930和栅电极940之间。例如，如图21所示，沟道层930的整个侧壁可被栅极绝缘膜950包围，并且栅电极940的侧壁的一部分可与栅绝缘膜950接触。在一些其它实施例中，栅极绝缘膜950可沿栅电极940的延伸方向(即，第一水平方向DR1)延伸，并且在沟道层930的侧壁之中，仅面对栅电极940的两个侧壁可与栅极绝缘膜950接触。在一些实施例中，栅极绝缘膜950可由氧化硅膜、氮氧化硅膜、与二氧化硅膜相比具有更高的介电常数的高介电常数材料或它们的组合构成。
多个第二绝缘图案932可在多个第一绝缘图案922上沿着第二水平方向DR2延伸。沟道层930可设置在多个第二绝缘图案932中的两个相邻的第二绝缘图案932之间。此外，在两个相邻的第二绝缘图案932之间，第一埋置层934和第二埋置层936可设置在两个相邻的沟道层930之间的空间中。第一埋置层934可位于两个相邻的沟道层930之间的空间的底部。第二埋置层936可形成在第一埋置层934上，以填充两个相邻的沟道层930之间的其余空间。第二埋置层936的上表面与沟道层930的上表面设置在相同的水平，并且第二埋置层936可覆盖栅电极940的上表面。相反，多个第二绝缘图案932可由与多个第一绝缘图案922连续的材料层形成，或第二埋置层936可由与第一埋置层934连续的材料层形成。在一些实施例中，多个第二绝缘图案932和多个第一绝缘图案922可包括相同的材料，或第二埋置层936和第一埋置层934可包括相同的材料。
电容器接触件960可设置在沟道层930上。电容器接触件960设置为在垂直方向DR3上与沟道层930叠置，并且可布置为在第一水平方向DR1和第二水平方向DR2上设为彼此间隔开的矩阵形式。尽管电容器接触件960可由掺杂的多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或它们的组合制成，但是本公开不限于此。上绝缘层962可围绕多个第二绝缘图案932和第二埋层936上的电容器接触件960的侧壁。
蚀刻停止层970可设置在上绝缘层962上。电容器980可设置在蚀刻停止层970上。电容器980可包括下电极982、掺杂层990、电容器电介质膜984和上电极986。下电极982可穿透蚀刻停止层970并电连接到电容器接触件960的上表面。尽管下电极982可形成为在垂直方向DR3上延伸的柱状，但是本公开不限于此。在一些实施例中，下电极982设置成在垂直方向DR3上与电容器接触件960叠置，并且可以以设置成在第一水平方向DR1和第二水平方向DR2上彼此间隔开的矩阵形式布置。在一些实施例中，还可在电容器接触件960和下电极982之间进一步设置着陆焊盘(未示出)，并且下电极982可布置为六边形形状。
掺杂层990可设置在下电极982和电容器电介质膜984之间。掺杂层990可包括掺杂金属。掺杂层990中掺杂的金属可具有四价或更高价的价电子。该金属可包括四个或更多个价电子。金属可包括例如钌(Ru)、钨(W)、钼(Mo)、钒(V)、铬(Cr)、锰(Mn)、铌(Nb)和钽(Ta)中的至少一种。例如，掺杂层990可包括2at％至10at％的量的金属。
电容器电介质膜984可包括正方晶系和斜方晶系两者。
在下文中，将参照图24和25描述根据本公开的一些其它实施例的半导体装置。
图24是用于解释根据本公开的一些其它实施例的半导体装置的布局图。图25是用于解释根据本公开的一些其它实施例的半导体装置的透视图。
参照图24和图25，根据本公开的一些其它实施例的半导体装置可包括衬底100、多条第一导线920A、沟道结构930A、接触栅电极940A、多条第二导线942A和电容器980。根据本公开的一些其它实施例的半导体装置可包括垂直沟道晶体管VCT。
多个有源区AC可通过第一元件隔离图案912A和第二元件隔离图案914A限定在衬底100中。沟道结构930A可设置在多个有源区AC中的每一个的内部。沟道结构930A可包括各自沿垂直方向DR3延伸的第一有源柱930A1和第二有源柱930A2，以及连接到第一有源柱930A1的底部和第二有源柱930A2的底部的连接部分930L。第一源极/漏极区SD1可设置在连接部分930L内。第二源极/漏极区SD2可设置在第一有源柱930A1和第二有源柱930A2的上侧。第一有源柱930A1和第二有源柱930A2可各自形成独立的单位存储器单元。
多条第一导线920A可在与多个有源区AC中的每一个相交的方向上延伸，并且可例如在第二水平方向DR2上延伸。多条第一导线920A中的一条第一导线920A可设置在第一有源柱930A1和第二有源柱930A2之间的连接部分930L上。一条第一导线920A可设置在第一源极/漏极区SD1上。与一条第一导线920A相邻的另一条第一导线920A可设置在两个沟道结构930A之间。多条第一导线920A中的一条第一导线920A可用作包括在两个单位存储器单元中的公共位线，这两个单位存储器单元由设置在一条第一导线920A的两侧上的第一有源柱930A1和第二有源柱930A2形成。
一个接触栅电极940A可设置在沿第二水平方向DR2彼此相邻的两个沟道结构930A之间。例如，接触栅电极940A可设置在包括在一个沟道结构930A中的第一有源柱930A1和与其相邻的沟道结构930A的第二有源柱930A2之间。一个接触栅电极940A可由设置在其两个侧壁上的第一有源柱930A1和第二有源柱930A2共享。栅极绝缘膜950A可设置在接触栅电极940A与第一有源柱930A1之间，以及接触栅电极940A与第二有源柱930A2之间。多条第二导线942A可在接触栅电极940A的上表面上沿第一水平方向DR1延伸。多条第二导线942A可用作半导体装置的字线。
电容器接触件960A可设置在沟道结构930A上。电容器接触件960A可设置在第二源极/漏极区域SD2上，电容器980可设置在电容器接触件960A上。电容器980可包括图23所示的下电极982、掺杂层990、电容器电介质膜984和上电极986。
总结详细描述，本领域技术人员将理解，可在基本上不脱离本公开的范围的情况下对本文描述的实施例进行许多变化和修改。因此，本公开公开的实施例仅用于一般性和描述性的意义而不出于限制的目的。

Claims (20)

1.一种半导体装置，包括：
着陆焊盘，其位于衬底上；
下电极，其位于所述着陆焊盘上并且电连接到所述着陆焊盘；
电容器电介质膜，其位于所述下电极上，并且包括正方晶系和斜方晶系；
第一掺杂层，其位于所述下电极和所述电容器电介质膜之间，并且包括第一金属；以及
上电极，其位于所述电容器电介质膜上。
2.如权利要求1所述的半导体装置，其中，所述第一金属具有四个或更多个价电子。
3.如权利要求1所述的半导体装置，其中，所述第一掺杂层包括2at％至10at％的量的所述第一金属。
4.如权利要求1所述的半导体装置，其中，所述第一掺杂层的厚度为
Figure FDA0003423993960000011
至
Figure FDA0003423993960000012
5.如权利要求1所述的半导体装置，还包括：
支撑件图案，其位于所述下电极的至少一侧上，并且与所述下电极的侧壁和所述电容器电介质膜接触。
6.如权利要求5所述的半导体装置，其中，所述第一掺杂层的最上表面和所述支撑件图案的最上表面是共面的。
7.如权利要求1所述的半导体装置，还包括：
第二掺杂层，其位于所述电容器电介质膜与所述上电极之间，并且包括第二金属。
8.如权利要求7所述的半导体装置，其中，所述第二金属具有四个或更多个价电子，并且所述第二掺杂层包括2at％至10at％的量的所述第二金属。
9.如权利要求7所述的半导体装置，还包括：
金属层，其位于所述第二掺杂层与所述上电极之间，并且包括所述第二金属。
10.如权利要求1所述的半导体装置，还包括：
绝缘图案，其位于所述下电极的一侧上，
其中，所述下电极具有L形，
所述电容器电介质膜沿所述下电极的第一侧壁延伸，并且
所述绝缘图案沿所述下电极的与所述下电极的所述第一侧壁相对的第二侧壁延伸。
11.一种半导体装置，包括：
沟槽，其位于衬底中；
栅电极，其位于所述沟槽中；
埋置接触件，其位于所述栅电极的至少一侧上，并且电连接至所述衬底；
着陆焊盘，其位于所述埋置接触件上；
蚀刻停止层，其位于所述着陆焊盘上；
第一支撑件图案，其位于所述蚀刻停止层上；
第二支撑件图案，其在所述第一支撑件图案上与所述第一支撑件图案间隔开；
下电极，其与所述第一支撑件图案和所述第二支撑件图案的侧壁接触；
电容器电介质膜，其位于所述下电极、所述第一支撑件图案和所述第二支撑件图案上，并且包括四方晶系和斜方晶系；
第一掺杂层，其位于所述下电极和所述电容器电介质膜之间，并且包含具有四个或更多个价电子的第一金属；以及
上电极，其位于所述电容器电介质膜上。
12.如权利要求11所述的半导体装置，还包括：
第二掺杂层，其位于所述电容器电介质膜与所述上电极之间，并且包括第二金属。
13.如权利要求12所述的半导体装置，还包括：
金属层，其位于所述第二掺杂层与所述上电极之间，并且包括所述第二金属。
14.如权利要求11所述的半导体装置，其中，所述第一掺杂层包括2at％至10at％的量的所述第一金属。
15.如权利要求11所述的半导体装置，其中，第一掺杂层的厚度为
Figure FDA0003423993960000031
至
Figure FDA0003423993960000032
16.如权利要求11所述的半导体装置，其中，所述第一掺杂层的最上表面和所述第二支撑件图案的最上表面是共面的。
17.一种半导体装置，包括：
电容器，其包括：
第一电极和第二电极；
电容器电介质膜，其在所述第一电极与所述第二电极之间延伸，并且包括正方晶系和斜方晶系二者；以及
第一掺杂层，其位于所述第一电极与所述电容器电介质膜之间，并且包括具有四个或更多个价电子的第一金属。
18.如权利要求17所述的半导体装置，其中，所述第一电极和所述第一掺杂层包括相同的材料。
19.如权利要求17所述的半导体装置，其中，所述第一掺杂层包括2at％至10at％的量的所述第一金属。
20.如权利要求17所述的半导体装置，还包括：
第二掺杂层，其位于所述第二电极与所述电容器电介质膜之间，并且包括具有四个或更多个价电子的第二金属。
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