KR20210142356A - 반도체 장치 - Google Patents

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KR20210142356A
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진현수
강세훈
임기빈
윤경렬
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Abstract

본 기술은 높은 유전상수를 갖는 유전층 스택을 포함하는 반도체 장치에 관한 것으로, 본 기술에 따른 반도체 장치는 제1전극; 제2전극; 및 상기 제1전극과 제2전극 사이에 위치하되, 제1반강유전층, 제2반강유전층 및 상기 제1반강유전층과 제2반강유전층 사이의 강유전층을 포함하는 유전층 스택을 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 반강유전성물질 및 강유전성 물질을 포함하는 반도체 장치에 관한 것이다.
캐패시터를 더욱 스케일링(scaling)하면서 충분한 동작 특성을 보장하기 위해서는 충분한 캐패시턴스를 유지해야한다. 이러한 경우 유전물질의 유전상수를 증가시켜야 하나, 반도체공정과 정합성을 가지는 물질들로는 유전상수의 상승에 한계가 있다.
본 발명의 실시예는 높은 유전상수를 갖는 유전층 스택을 포함하는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 제1전극; 제2전극; 및 상기 제1전극과 제2전극 사이에 위치하되, 제1반강유전층, 제2반강유전층 및 상기 제1반강유전층과 제2반강유전층 사이의 강유전층을 포함하는 유전층 스택을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 제1전극; 제2전극; 및 상기 제1전극과 제2전극 사이에 위치하되 복수의 유전층 스택과 복수의 누설방지층이 교번하여 적층된 교번 스택을 포함하고, 상기 유전층 스택들의 개별 유전층 스택은 각각 제1반강유전층, 제2반강유전층 및 상기 제1반강유전층과 제2반강유전층 사이의 강유전층을 포함할 수 있다.
본 기술은 강유전성 물질과 반강유전성 물질 간의 조성비 제어를 이용하여 유전층 스택의 스위칭 전압, 캐패시턴스 및 분극을 제어할 수 있다. 이에 따라, 휘발성 메모리를 구현할 수 있다.
도 1은 일 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2a 내지 도 2c는 분극 특성을 설명하기 위한 도면이다.
도 3 내지 도 8b는 다른 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9a 내지 도 9c는 메모리 셀을 도시한 도면이다.
도 10a 내지 도 10f는 메모리셀의 캐패시터의 응용예들을 도시한 도면이다.
도 11은 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
하프늄산화물(HfO2) 및 지르코늄산화물(ZrO2)의 조성은 강유전성(Ferroelectric) 또는 반강유전성(Anti-ferroelectric)을 갖도록 조절할 수 있다. 이에 따라 분극스위칭(polarization switching)이 DRAM의 동작 전압 주변에서 발생하도록 조절하고, 그 부분에서 극대화된 유전상수를 사용할 필요가 요구된다.
강유전성 물질의 경우, 동작 전압인 항전계(coercive field)는 낮지만 전압을 제거해 0V로 하더라도 분극(polarization)이 0이 되지 않고 잔류 분극(remnant polarization)이 남아 휘발성 메모리(volatile memory)인 DRAM으로의 사용에는 제한된다.
반강유전성 물질을 사용할 경우, 분극 스위칭(polarization switching)이 되는 항전계가 비교적 커서 DRAM 사용을 위해서는 이를 낮출 필요가 있다.
결국, DRAM의 캐패시터의 유전물질로는 강유전성 물질의 낮은 항전계와 반강유전성 물질의 미잔류 분극(no remnant polarization), 그리고 강유전성 물질과 반강유전성 물질 모두의 특징인 분극 스위칭 동작시의 높은 유전상수가 조합된 물질이 요구된다.
강유전성물질의 유전상수는 항전계(coercieve field) 주변에서 가장 크게 나타나는데 이 항전계가 상대적으로 낮은 강유전성 물질을 이용하여 메모리 소자를 만드려는 연구가 지속 진행되어왔다. 그러나 0V에서 분극이 0이 되지 않고 잔류분극이 남는 문제로 인해 휘발성 메모리로는 사용하는데 한계가 있었다. 반면 반강유전성 물질은 0V에서 분극이 0이 되지만 상대적으로 항전계가 높아 휘발성 메모리로의 응용에 한계가 있다.
후술하는 실시예들에서는 강유전성 물질과 반강유전성 물질을 스택 구조로 제조하여 낮은 스위칭전압(switching voltage), 즉, 낮은 항전계와 높은 캐패시턴스 및 미잔류분극을 달성할 수 있다.
도 1은 일 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 장치(100)는 메모리의 일부 일 수 있다. 반도체 장치(100)는 휘발성 메모리(Volatile memory)의 일부 일 수 있다. 반도체 장치(100)는 DRAM의 일부일 수 있다. 반도체 장치(100)는 DRAM 캐패시터를 포함할 수 있다.
반도체 장치(100)는 제1전극(101), 제2전극(102) 및 제1전극(101)과 제2전극(102) 사이의 유전층 스택(Dielectric Layer Stack, 110)을 포함할 수 있다.
제1전극(101)은 금속함유물질(metal-containing material)을 포함할 수 있다. 제1전극(101)은 금속(Metal), 금속질화물(Metal nitride), 금속탄화물(Metal carbide), 도전성 금속질화물(conducitve metal nitride), 도전성 금속산화물(conductive metal oxide) 또는 이들의 조합을 포함할 수 있다. 제1전극(101)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 이리듐(Ir), 루테늄산화물(RuO2), 이리듐산화물(IrO2), 니오븀질화물(NbN), 몰리브덴질화물(MoN) 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 제1전극(101)은 실리콘함유물질(silicon-containing material)을 포함할 수 있다. 제1전극(101)은 실리콘, 실리콘저마늄 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 제1전극(101)은 금속함유물질과 실리콘함유물질의 스택을 포함할 수 있다. 제1전극(101)은 '하부 전극(bottom electrode) 또는 스토리지노드(storage node)'라고 지칭될 수 있다.
제2전극(102)은 실리콘함유물질, 저마늄함유물질, 금속함유물질 또는 이들의 조합을 포함할 수 있다. 제2전극(102)은 금속, 금속질화물, 금속탄화물, 도전성 금속질화물, 도전성 금속산화물 또는 이들의 조합을 포함할 수 있다. 제2전극(102)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 티타늄탄소질화물(TiCN), 탄탈륨탄소질화물(TaCN), 텅스텐(W), 텅스텐질화물(WN), 루테늄(Ru), 이리듐(Ir), 루테늄산화물(RuO2), 니오븀질화물(NbN), 몰리브덴질화물(MoN), 이리듐산화물(IrO2), 실리콘(Si), 저마늄(Ge), 실리콘저마늄(SiGe) 또는 이들의 조합을 포함할 수 있다. 제2전극(102)은 실리콘 상에 실리콘저마늄이 적층된 'Si/SiGe 스택'을 포함할 수 있다. 제2전극(102)은 저마늄 상에 실리콘저마늄이 적층된 'Ge/SiGe' 스택을 포함할 수 있다. 제2전극(102)은 금속질화물 상에 실리콘저마늄을 적층하여 형성할 수 있다. 예컨대, 제2전극(102)은 티타늄질화물(TiN) 상에 실리콘저마늄(SiGe)을 적층하여 형성할 수 있다. 다른 실시예에서, 제2전극(102)은 티타늄질화물(TiN), 실리콘저마늄(SiGe) 및 텅스텐(W)의 순서로 적층될 수도 있다. 다른 실시예에서, 제2전극(102)은 티타늄질화물(TiN), 실리콘저마늄(SiGe) 및 텅스텐질화물(WN)의 순서로 적층될 수도 있다.
유전층 스택(110)은 약 7 이상의 높은 유전율을 갖는 고유전율 물질을 포함할 수 있다. 유전층 스택(110)은 적어도 하나의 고유전율 물질(High-k material)을 포함할 수 있다. 고유전율 물질은 실리콘산화물(silicon oxide) 및 실리콘질화물(silicon nitride)보다 유전율(dielectric constant)이 큰 물질을 지칭할 수 있다. 유전층 스택(110)은 적어도 하나의 극고유전율(ultra high-k) 물질을 포함할 수 있다. 극고유전율 물질은 고유전율 물질보다 유전율이 높은 물질일 수 있다. 극고유전율 물질은 약 60 이상의 높은 유전율을 가질 수 있다. 유전층 스택(110)은 적어도 하나의 강유전물질(ferroelectric material) 또는 반강유전물질(anti-ferroelectric material)을 포함할 수 있다.
유전층 스택(110)은 서로 다른 유전물질의 다층 스택(Multi-layered stack)을 포함할 수 있다. 유전층 스택(110)은 제1유전층(111), 제2유전층(112) 및 제3유전층(113)을 포함하는 3중 스택을 포함할 수 있다. 제3유전층(113)은 제1유전층(111)과 제2유전층(112) 사이에 위치할 수 있다. 제1유전층(111), 제2유전층(112) 및 제3유전층(113)은 제1전극(101)과 제2전극(102) 사이에서 수직하게 배열될 수 있다.
제1유전층(111), 제2유전층(112) 및 제3유전층(113) 중 적어도 하나는 강유전성 물질(FE)일 수 있다. 예를 들어, 제3유전층(113)은 강유전성 물질(FE)일 수 있다. 제1유전층(111) 및 제2유전층(112)은 제3유전층(113)과 다른 물질일 수 있다. 제1유전층(111) 및 제2유전층(112)은 동일 물질이거나 서로 다른 물질일 수 있다. 제1유전층(111) 및 제2유전층(112)은 반강유전성 물질(AFE)일 수 있다.
제1유전층(111)은 제1반강유전성물질(AFE1)을 포함할 수 있고, 제2유전층(112)은 제2반강유전성물질(AFE2)을 포함할 수 있다. 제1반강유전성물질(AFE1)과 제2반강유전성물질(AFE2)은 동일 반강유전성 물질일 수 있다. 다른 실시예에서, 제1반강유전성물질(AFE1)과 제2반강유전성물질(AFE2)은 서로 다른 반강유전성물질일 수 있다. 제1반강유전성물질(AFE1)과 제2반강유전성물질(AFE2)은 하프늄(Hf)과 지르코늄(Zr)을 포함할 수 있다. 제1반강유전성물질(AFE1)과 제2반강유전성물질(AFE2)은 하프늄(Hf) 및 지르코늄(Zr)을 포함하는 산화물(oxide)일 수 있다. 제1반강유전성물질(AFE1)과 제2반강유전성물질(AFE2)은 제1하프늄지르코늄산화물(HfZrO)을 포함할 수 있다.
다른 실시예에서, 제1반강유전성물질(AFE1)과 제2반강유전성물질(AFE2)은 PbZrO3, PbHfO3, PbMgWO3, PbZrTiO3, BiNaTiO3 또는 NaNbO3를 포함할 수 있다.
제3유전층(113)은 강유전성물질(FE)을 포함할 수 있다. 강유전성물질(FE)은 하프늄(Hf)과 지르코늄(Zr)을 포함할 수 있다. 강유전성물질(FE)은 하프늄(Hf) 및 지르코늄(Zr)을 포함하는 산화물(oxide)일 수 있다. 강유전성물질(FE)은 제2하프늄지르코늄산화물(HfZrO)을 포함할 수 있다.
다른 실시예에서, 강유전성 물질(FE)은 BaTiO3, PbTiO3, BiFeO3, SrTiO3, PbMgNdO3, PbMgNbTiO3, PbZrNbTiO3, PbZrTiO3, KNbO3, LiNbO3, GeTe, LiTaO3, KNaNbO3 또는 BaSrTiO3를 포함할 수 있다.
제1반강유전성물질(AFE1)과 제2반강유전성물질(AFE2)은 제1하프늄지르코늄산화물을 포함할 수 있고, 제3유전층(113)은 제2하프늄지르코늄산화물을 포함할 수 있다. 제1하프늄지르코늄산화물과 제2하프늄지르코늄산화물은 서로 다른 하프늄 조성비를 가질 수 있다. 제1하프늄지르코늄산화물과 제2하프늄지르코늄산화물은 서로 다른 지르코늄 조성비를 가질 수 있다. 제1하프늄지르코늄산화물과 제2하프늄지르코늄산화물은 하프늄 조성비 및 지르코늄 조성비가 서로 다를 수 있다.
도 1의 반도체 장치(100)의 유전층 스택(110)은 강유전성물질과 반강유전성물질을 포함하는 다층 레이어드 스택 구조를 포함할 수 있다. 강유전성 물질(FE)에 의해 낮은 항전계를 얻을 수 있고, 제1,2반강유전성물질들(AFE1, AFE2)에 의해 잔류분극이 남지 않는 미잔류분극을 유지할 수 있다.
제1전극(101) 및 제2전극(102)에 근접하도록 제1,2반강유전성 물질들(AFE1, AFE2)을 형성하므로써, 제1전극(101)과 제2전극(102) 사이에 0V가 인가될때 분극이 "0"인 반강유전성을 얻을 수 있다. 제1전극(101)과 제2전극(102) 사이에 인가되는 전압을 점차 증가시키면 강유전성 물질(FE)이 먼저 스위칭이 시작되면서 높은 유전상수를 확보할 수 있다. 그리고 인가 전압을 끄게 되면(즉, OV) 분극은 다시 "0"이 되어 휘발성 메모리로의 동작이 구현될 수 있다.
유전층 스택(110)은 2개의 반강유전성물질들(AFE1, AFE2) 사이에 하나의 강유전성물질(FE)이 위치하므로, 'AFE-FE-AFE 스택'이라고 지칭할 수 있다. 유전층 스택(110)은 2개의 분극 특성(AFE like, FE like)를 나타내는 히스테리시스 루프(hysteresis loops)를 갖는 분극-전압 특성(polarity-voltage)을 갖는다. 유전층 스택(110)의 히스테리시스 루프는 비선형(non-linear) 다이렉트 접점(direct contact point)을 가질 수 있다. 여기서, 비선형 다이렉트 접점은 분극이 "0"일 수 있다.
도 2a 내지 도 2c는 분극(P)-전압(V) 특성을 설명하기 위한 도면이다. 도 2a는 강유전성 물질의 분극-전압 특성을 설명하고 있고, 도 2b는 반강유전성 물질의 분극 -전압 특성을 설명하고 있으며, 도 2c는 AFE-FE-AFE 스택의 분극-전압 특성을 설명하고 있다.
도 2a를 참조하면, 강유전성 물질(FE)은 저전압에서 캐패시턴스가 높으나 잔류분극(Pr, -Pr)이 존재한다.
도 2b를 참조하면, 반강유전성 물질(AFE)은 잔류분극(Pr)이 없으나 저전압에서 캐패시턴스가 낮다.
도 2c를 참조하면, AFE-FE-AFE 스택은 2개의 분극 특성(AFE like, FE like)를 나타내는 분극-전압 특성(polarity-voltage)을 갖는다. AFE-FE-AFE 스택의 히스테리시스 루프는 강유전성 분극(FE like), 반강유전성 분극(AFE like), 비선형(non-linear) 다이렉트 접점(direct contact point)을 가질 수 있다. 여기서, 비선형 다이렉트 접점은 인가전압이 OV일 때, 분극이 "0"일 수 있다. 도 2b의 반강유전성 히스테리시스 루프는 분극이 "0"인 구간이 선형(linear)일 수 있다.
도 2c로 미루어 볼 때, AFE-FE-AFE 스택은 저전압에서 캐패시턴스가 높고, 아울러 잔류 분극이 존재하지 않는 히스테리시스 루프를 가짐을 알 수 있다.
도 3은 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 2의 반도체 장치(200)는 유전층 스택(120)을 제외한 나머지 구성요소들은 도 1의 반도체 장치(100)와 동일할 수 있다. 이하, 제1전극 및 제2전극에 대한 자세한 설명은 도 1 및 그에 다른 설명을 참조하기로 한다. 반도체 장치(200)는 메모리의 일부 일 수 있다. 반도체 장치(200)는 휘발성 메모리(Volatile memory)의 일부 일 수 있다. 반도체 장치(200)는 DRAM의 일부일 수 있다. 반도체 장치(200)는 DRAM 캐패시터를 포함할 수 있다.
도 3을 참조하면, 반도체 장치(200)는 제1전극(101), 제2전극(102) 및 제1전극(101)과 제2전극(102) 사이의 유전층 스택(120)을 포함할 수 있다.
유전층 스택(120)은 서로 다른 하프늄지르코늄산화물들이 적층될 수 있다. 여기서, 서로 다른 하프늄지르코늄산화물들은 하프늄 조성비, 지르코늄 조성비 또는 하프늄조성비 및 지르코늄조성비가 서로 다를 수 있다. 서로 다른 하프늄지르코늄산화물들은 두께가 서로 다를 수 있다. 서로 다른 하프늄지르코늄산화물들은 분극 특성이 서로 다를 수 있다. 이하, 하프늄지르코늄산화물은 HfxZryO(x>0,y>0, x+y=1)을 포함할 수 있다.
하프늄지르코늄산화물(HfxZryO)은 하프늄 함량(x)과 지르코늄 함량(y)의 비율에 따라 강유전성 또는 반강유전성을 가질 수 있다. 강유전성 하프늄지르코늄산화물은 하프늄 함량(x)이 0.46~0.75이고, 지르코늄 함량(y)이 0.25~0.54일 수 있다. 반강유전성 하프늄지르코늄산화물은 하프늄 함량(x)이 0.2~0.45이고, 지르코늄 함량(y)이 0.55~0.8일 수 있다.
유전층 스택(120)은 제1하프늄지르코늄산화물(HZO1, 121), 제2하프늄지르코늄산화물(HZO2, 122) 및 제1하프늄지르코늄산화물(121)과 제2하프늄지르코늄산화물(122) 사이의 제3하프늄지르코늄산화물(HZO3, 123)을 포함할 수 있다. 도면부호 HZO1, HZO2, HZO3는 각각 HfxZryO를 지칭할 수 있다.
제1하프늄지르코늄산화물(121)과 제3하프늄지르코늄산화물(123)은 서로 다른 하프늄 조성비를 가질 수 있다. 제1하프늄지르코늄산화물(121)과 제3하프늄지르코늄산화물(123)은 서로 다른 지르코늄 조성비를 가질 수 있다. 제1하프늄지르코늄산화물(121)과 제3하프늄지르코늄산화물(123)은 하프늄 조성비 및 지르코늄 조성비가 서로 다를 수 있다. 제1하프늄지르코늄산화물(121)과 제2하프늄지르코늄산화물(122)은 하프늄 조성비 및 지르코늄 조성비가 동일할 수 있다.
제1하프늄지르코늄산화물(121)은 HfxZryO(x>0,y>0, x=0.46~0.75, y=0.25~0.54, x+y=1)를 포함할 수 있다. HfxZryO에서, 하프늄 함량(Hf content, x)과 지르코늄함량(Zr content, y)은 동일할 수 있다. 일예로, 하프늄 함량(x)은 0.5일 수 있고, 지르코늄 함량(y)은 0.5일 수 있다.
제2하프늄지르코늄산화물(122)은 HfxZryO(x>0,y>0, x=0.46~0.75, y=0.25~0.54, x+y=1)를 포함할 수 있다. HfxZryO에서, 하프늄 함량(Hf content, x)과 지르코늄함량(Zr content, y)은 동일할 수 있다. 하프늄 함량(x)과 지르코늄 함량(y)의 비율은 1:1일 수 있다. 일예로, 하프늄 함량(x)은 0.5일 수 있고, 지르코늄 함량(y)은 0.5일 수 있다.
제3하프늄지르코늄산화물(123)은 HfxZryO(x>0,y>0, x=0.2~0.45, y=0.55~0.8, x:y=1:2)를 포함할 수 있다. HfxZryO에서, 하프늄 함량(Hf content, x)은 지르코늄함량(Zr content, y)보다 작을 수 있다. 지르코늄 함량(y)은 하프늄 함량(x)보다 적어도 2배 이상일 수 있다. 예를 들어, 지르코늄 함량(y)과 하프늄 함량(x)의 비율은 2:1일 수 있다. 일예로, 하프늄 함량(x)은 0.3일 수 있고, 지르코늄 함량(y)은 0.7일 수 있다. 이와 같이, 지르코늄 함량(y)이 높은 하프늄지르코늄산화물을 '지르코늄 리치(Zr rich)- 하프늄지르코늄산화물' 또는 '지르코늄산화물-리치 하프늄지르코늄산화물'이라고 지칭할 수 있다. 제3하프늄지르코늄산화물(123)은 제1 및 제2하프늄지르코늄산화물(121, 122)보다 지르코늄 함량이 더 클 수 있다.
하프늄지르코늄산화물(HfxZryO)은 하프늄함량(x) 및 지르코늄함량(y)에 따라 강유전성(FE) 또는 반강유전성(AFE)을 갖는다. 강유전성(FE) 및 반강유전성(AFE)의 특성 변화가 나타나는 임계 두께는 하프늄함량(x) 및 지르코늄함량(y)에 따라 상이할 수 있다.
하프늄 함량(x)과 지르코늄 함량(y)이 동일한 경우, 예를 들어, Hf0.5Zr0.5O는 강유전성을 가질 수 있다.
지르코늄 함량이 하프늄 함량보다 큰 경우(즉, 지르코늄-리치 HfxZryO), 예를 들어 Hf0.3Zr0.7O의 경우에 반강유전성(AFE)을 가질 수 있다.
도 3에 따르면, 강유전성을 갖는 제3하프늄지르코늄산화물(123)은 하프늄 함량과 지르코늄 함량이 1:1로 조절할 수 있고, 반강유전성을 갖는 제1 및 제2하프늄지르코늄산화물(121, 122)은 지르코늄 함량과 하프늄 함량을 적어도 2배 이상(예, 2:1)로 조절할 수 있다.
이와 같이 지르코늄 함량과 하프늄 함량의 조성을 조절하여 유전층(123)을 형성함에 따라, 분극 전압 커브(polarization-voltage curve)는 낮은 전압에서 스위칭이 시작되며, "0V"에서는 분극이 다시 "0"이 되는 휘발성 메모리로서의 동작을 구현한다.
도 4는 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 4의 반도체 장치(300)는 계면층(331)을 제외한 나머지 구성요소들은 도 1의 반도체 장치(100)와 동일할 수 있다. 이하, 제1전극 및 제2전극에 대한 자세한 설명은 도 1 및 그에 다른 설명을 참조하기로 한다. 반도체 장치(300)는 메모리의 일부 일 수 있다. 반도체 장치(300)는 휘발성 메모리의 일부일 수 있다. 반도체 장치(300)는 DRAM의 일부일 수 있다. 반도체 장치(300)는 DRAM 캐패시터를 포함할 수 있다.
도 4를 참조하면, 반도체 장치(300)는 제1전극(101), 제2전극(102) 및 제1전극(101)과 제2전극(102) 사이의 유전층 스택(320)을 포함할 수 있다. 반도체 장치(300)는 제2전극(102)과 유전층 스택(320) 사이의 계면층(331)을 더 포함할 수 있다.
유전층 스택(320)은 서로 다른 유전물질의 다층 스택을 포함할 수 있다. 유전층 스택(320)은 제1반강유전층(321), 제2반강유전층(322) 및 강유전층(323)을 포함하는 3중 스택을 포함할 수 있다. 강유전층(323)은 제1반강유전층(321)과 제2반강유전층(322) 사이에 위치할 수 있다.
제1반강유전층(321) 및 제2반강유전층(322)은 동일 반강유전성 물질이거나 서로 다른 반강유전성 물질일 수 있다. 제1반강유전층(321)과 제2반강유전층(322)은 하프늄(Hf)과 지르코늄(Zr)을 포함할 수 있다. 제1반강유전층(321)과 제2반강유전층(322)은 하프늄(Hf) 및 지르코늄(Zr)을 포함하는 산화물(oxide)일 수 있다. 제1반강유전층(321)과 제2반강유전층(322)은 지르코늄 리치 하프늄지르코늄산화물(Zr-rich HfZrO)을 포함할 수 있다. 제1반강유전층(321)과 제2반강유전층(322)은 지르코늄함량과 하프늄 함량이 2:1인 지르코늄 리치 하프늄지르코늄산화물(Zr-rich HfZrO)을 포함할 수 있다. 다른 실시예에서, 제1,2반강유전층(321, 322)은 PbZrO3, PbHfO3, PbMgWO3, PbZrTiO3, BiNaTiO3 또는 NaNbO3를 포함할 수 있다.
강유전층(323)은 하프늄(Hf)과 지르코늄(Zr)을 포함할 수 있다. 강유전층(323)은 하프늄(Hf) 및 지르코늄(Zr)을 포함하는 산화물(oxide)일 수 있다. 강유전층(323)은 지르코늄함량과 하프늄 함량이 1:1인 하프늄지르코늄산화물(HfZrO)을 포함할 수 있다. 다른 실시예에서, 강유전층(323)은 BaTiO3, PbTiO3, BiFeO3, SrTiO3, PbMgNdO3, PbMgNbTiO3, PbZrNbTiO3, PbZrTiO3, KNbO3, LiNbO3, GeTe, LiTaO3, KNaNbO3 또는 BaSrTiO3를 포함할 수 있다.
계면층(331)은 유전층 스택(320)의 누설전류를 억제하는 역할을 할 수 있다. 계면층(331)은 제2전극(102) 형성시 유전층 스택(320)을 보호하는 역할을 할 수 있다. 계면층(331)은 제2전극(102) 형성시 유전층 스택(320)보다 먼저 환원되는 물질을 포함할 수 있다. 계면층(331)은 유효일함수(effective work function, eWF)가 크며 컨덕선밴드오프셋(Conduction Band Offset, CBO)이 큰 누설전류장벽(Leakage current barrier) 역할을 할 수 있다. 또한, 계면층(331)은 유전층 스택(320)의 등가산화막두께(Tox)를 증가시키지 않을 수 있다. 계면층(331)은 제2전극(102)의 일부로서 역할을 할 수도 있다.
계면층(331)은 전기음성도(Electronegativity)가 큰 물질일 수 있다. 계면층(331)은 유전층 스택(320)보다 폴링 전기음성도(Pauling Electronegativity)가 클 수 있다. 계면층(331)은 제1,2반강유전층(321, 322) 및 강유전층(323)보다 폴링 전기음성도(이하, '전기음성도'라고 약칭함)가 큰 물질을 포함할 수 있다. 전기음성도가 크면 산화되기 어렵고 환원되기 쉽다. 따라서, 계면층(331)이 유전층 스택(320)을 대신하여 산소를 빼앗길 수 있고, 이에 따라 계면층(331)은 유전층 스택(320)의 산소 손실(oxygen loss)을 방지할 수 있다.
계면층(331)은 전기음성도가 큰 원자, 예컨대, 금속원자, 실리콘원자 또는 저마늄원자를 포함할 수 있다. 계면층(331)은 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 주석(Sn), 몰리브덴(Mo), 루테늄(Ru), 이리듐(Ir), 니오븀(Nb), 저마늄(Ge), 실리콘(Si), 니켈(Ni) 또는 이들의 조합을 포함할 수 있다.
계면층(331)은 티타늄산화물(Titanium oxide), 탄탈륨산화물(Tantalum oxide), 니오븀산화물(Niobium oxide), 알루미늄산화물(Aluminum oxide), 실리콘산화물(Silicon oxide, SiO2), 주석산화물(Tin oxide), 저마늄산화물(Germanium oxide), 이산화몰리브덴(molybdenum dioxide), 삼산화몰리브덴(molybdenum trioxide), 이리듐산화물(Iridium oxide), 루테늄산화물(Ruthenium oxide), 니켈산화물(nickel oxide) 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 계면층(331)은 몰리브덴과 몰리브덴질화물의 스택(Mo/MoN) 또는 텅스텐과 텅스텐질화물의 스택(W/WN)을 포함할 수도 있다.
도 5는 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 5의 반도체 장치(301)는 추가 계면층(332)을 제외한 나머지 구성요소들은 도 4의 반도체 장치(300)와 동일할 수 있다. 반도체 장치(301)는 메모리의 일부 일 수 있다. 반도체 장치(301)는 휘발성 메모리의 일부일 수 있다. 반도체 장치(301)는 DRAM의 일부일 수 있다. 반도체 장치(301)는 DRAM 캐패시터를 포함할 수 있다.
도 5를 참조하면, 반도체 장치(301)는 제1전극(101), 제2전극(102), 제1전극(101)과 제2전극(102) 사이의 유전층 스택(320) 및 제2전극(102)과 유전층 스택(320) 사이의 계면층(331)을 포함할 수 있다. 반도체 장치(301)는 제1전극(101)과 유전층 스택(320) 사이의 추가 계면층(332)을 더 포함할 수 있다.
유전층 스택(320)은 서로 다른 유전물질의 다층 스택을 포함할 수 있다. 유전층 스택(320)은 제1반강유전층(321), 제2반강유전층(322) 및 강유전층(323)을 포함하는 3중 스택을 포함할 수 있다. 강유전층(323)은 제1반강유전층(321)과 제2반강유전층(322) 사이에 위치할 수 있다.
제1반강유전층(321) 및 제2반강유전층(322)은 동일 반강유전성 물질이거나 서로 다른 반강유전성 물질일 수 있다. 제1반강유전층(3211)과 제2반강유전층(322)은 하프늄(Hf)과 지르코늄(Zr)을 포함할 수 있다. 제1반강유전층(321)과 제2반강유전층(322)은 하프늄(Hf) 및 지르코늄(Zr)을 포함하는 산화물(oxide)일 수 있다. 제1반강유전층(321)과 제2반강유전층(322)은 지르코늄 리치 하프늄지르코늄산화물(Zr-rich HfZrO)을 포함할 수 있다. 제1반강유전층(321)과 제2반강유전층(322)은 지르코늄함량과 하프늄 함량이 2:1인 지르코늄 리치 하프늄지르코늄산화물(Zr-rich HfZrO)을 포함할 수 있다. 다른 실시예에서, 제1,2반강유전층(321, 322)은 PbZrO3, PbHfO3, PbMgWO3, PbZrTiO3, BiNaTiO3 또는 NaNbO3를 포함할 수 있다.
강유전층(323)은 하프늄(Hf)과 지르코늄(Zr)을 포함할 수 있다. 강유전층(323)은 하프늄(Hf) 및 지르코늄(Zr)을 포함하는 산화물(oxide)일 수 있다. 강유전층(323)은 지르코늄함량과 하프늄 함량이 1:1인 하프늄지르코늄산화물(HfZrO)을 포함할 수 있다. 다른 실시예에서, 강유전층(323)은 BaTiO3, PbTiO3, BiFeO3, SrTiO3, PbMgNdO3, PbMgNbTiO3, PbZrNbTiO3, PbZrTiO3, KNbO3, LiNbO3, GeTe, LiTaO3, KNaNbO3 또는 BaSrTiO3를 포함할 수 있다.
계면층(331) 및 추가 계면층(332)은 유전층 스택(320)의 누설전류를 억제하는 역할을 할 수 있다. 계면층(331)은 제2전극(102) 형성시 유전층 스택(320)을 보호하는 역할을 할 수 있다. 계면층(331)은 제2전극(102) 형성시 유전층 스택(320)보다 먼저 환원되는 물질을 포함할 수 있다. 계면층(331) 및 추가 계면층(332)은 유효일함수(effective work function, eWF)가 크며 컨덕선밴드오프셋(Conduction Band Offset, CBO)이 큰 누설전류장벽(Leakage current barrier) 역할을 할 수 있다. 또한, 계면층(331) 및 추가 계면층(332)은 유전층 스택(320)의 등가산화막두께(Tox)를 증가시키지 않을 수 있다. 계면층(331)은 제2전극(102)의 일부로서 역할을 할 수도 있다.
계면층(331) 및 추가 계면층(332)은 동일 물질일 수 있다. 계면층(331) 및 추가 계면층(332)은 동일 두께일 수 있다. 계면층(331) 및 추가 계면층(332)은 제1,2반강유전층(321, 322) 및 강유전층(323)보다 얇을 수 있다.
추가 계면층(332)은 전기음성도(Electronegativity)가 큰 물질일 수 있다. 추가 계면층(332)은 유전층 스택(320)보다 폴링 전기음성도(Pauling Electronegativity)가 클 수 있다. 추가 계면층(332)은 제1,2반강유전층(321, 322) 및 강유전층(323)보다 폴링 전기음성도(이하, '전기음성도'라고 약칭함)가 큰 물질을 포함할 수 있다. 전기음성도가 크면 산화되기 어렵고 환원되기 쉽다.
계면층(331) 및 추가 계면층(332)은 전기음성도가 큰 원자, 예컨대, 금속원자, 실리콘원자 또는 저마늄원자를 포함할 수 있다. 계면층(331)은 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 주석(Sn), 몰리브덴(Mo), 루테늄(Ru), 이리듐(Ir), 니오븀(Nb), 저마늄(Ge), 실리콘(Si), 니켈(Ni) 또는 이들의 조합을 포함할 수 있다.
계면층(331) 및 추가 계면층(332)은 티타늄산화물(Titanium oxide), 탄탈륨산화물(Tantalum oxide), 니오븀산화물(Niobium oxide), 알루미늄산화물(Aluminum oxide), 실리콘산화물(Silicon oxide, SiO2), 주석산화물(Tin oxide), 저마늄산화물(Germanium oxide), 이산화몰리브덴(molybdenum dioxide), 삼산화몰리브덴(molybdenum trioxide), 이리듐산화물(Iridium oxide), 루테늄산화물(Ruthenium oxide), 니켈산화물(nickel oxide) 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 계면층(331)은 몰리브덴과 몰리브덴질화물의 스택(Mo/MoN) 또는 텅스텐과 텅스텐질화물의 스택(W/WN)을 포함할 수도 있다.
도 6은 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 6의 반도체 장치(400)는 도 1의 반도체 장치(100)와 유사할 수 있다. 반도체 장치(400)는 메모리의 일부일 수 있다. 반도체 장치(400)는 휘발성 메모리의 일부일 수 있다. 반도체 장치(400)는 DRAM의 일부일 수 있다. 반도체 장치(400)는 DRAM 캐패시터를 포함할 수 있다.
도 6을 참조하면, 반도체 장치(400)는 제1전극(101), 제2전극(102), 제1전극(101)과 제2전극(102) 사이의 유전층 스택(420)을 포함할 수 있다. 이하, 제1전극(101) 및 제2전극(102)에 대한 자세한 설명은 도 1 및 그에 다른 설명을 참조하기로 한다.
유전층 스택(420)은 적어도 하나의 반강유전층 및 적어도 하나의 강유전층을 포함할 수 있다. 유전층 스택(420)은 제1스택(420A) 및 제2스택(420B)을 포함할 수 있다. 유전층 스택(420)은 제1스택(420A)과 제2스택(420B) 사이의 고밴드갭층(High energy band gap layer, 424)을 더 포함할 수 있다.
제1스택(420A)은 서로 다른 유전물질의 다층 스택을 포함할 수 있다. 제1스택(420A)은 제1반강유전층(421), 제2반강유전층(422) 및 강유전층(423)을 포함하는 3중 스택을 포함할 수 있다. 강유전층(423)은 제1반강유전층(421)과 제2반강유전층(422) 사이에 위치할 수 있다. 제1반강유전층(421) 및 제2반강유전층(422)은 동일 반강유전성 물질이거나 서로 다른 반강유전성 물질일 수 있다. 제1반강유전층(421)과 제2반강유전층(422)은 하프늄(Hf)과 지르코늄(Zr)을 포함할 수 있다. 제1반강유전층(421)과 제2반강유전층(422)은 하프늄(Hf) 및 지르코늄(Zr)을 포함하는 산화물(oxide)일 수 있다. 제1반강유전층(421)과 제2반강유전층(422)은 지르코늄 리치 하프늄지르코늄산화물(Zr-rich HfZrO)을 포함할 수 있다. 제1반강유전층(421)과 제2반강유전층(422)은 지르코늄함량과 하프늄 함량이 2:1인 지르코늄 리치 하프늄지르코늄산화물(Zr-rich HfZrO)을 포함할 수 있다. 다른 실시예에서, 제1,2반강유전층(421, 422)은 PbZrO3, PbHfO3, PbMgWO3, PbZrTiO3, BiNaTiO3 또는 NaNbO3를 포함할 수 있다. 강유전층(423)은 하프늄(Hf)과 지르코늄(Zr)을 포함할 수 있다. 강유전층(423)은 하프늄(Hf) 및 지르코늄(Zr)을 포함하는 산화물(oxide)일 수 있다. 강유전층(423)은 지르코늄함량과 하프늄 함량이 1:1인 하프늄지르코늄산화물(HfZrO)을 포함할 수 있다. 다른 실시예에서, 강유전층(423)은 BaTiO3, PbTiO3, BiFeO3, SrTiO3, PbMgNdO3, PbMgNbTiO3, PbZrNbTiO3, PbZrTiO3, KNbO3, LiNbO3, GeTe, LiTaO3, KNaNbO3 또는 BaSrTiO3를 포함할 수 있다.
제2스택(420B)은 서로 다른 유전물질의 다층 스택을 포함할 수 있다. 제2스택(420B)은 제1반강유전층(421'), 제2반강유전층(422') 및 강유전층(423')을 포함하는 3중 스택을 포함할 수 있다. 강유전층(423')은 제1반강유전층(421')과 제2반강유전층(422') 사이에 위치할 수 있다. 제1반강유전층(421') 및 제2반강유전층(422')은 동일 반강유전성 물질이거나 서로 다른 반강유전성 물질일 수 있다. 제1반강유전층(421')과 제2반강유전층(422')은 하프늄(Hf)과 지르코늄(Zr)을 포함할 수 있다. 제1반강유전층(421')과 제2반강유전층(422')은 하프늄(Hf) 및 지르코늄(Zr)을 포함하는 산화물(oxide)일 수 있다. 제1반강유전층(421')과 제2반강유전층(422')은 지르코늄 리치 하프늄지르코늄산화물(Zr-rich HfZrO)을 포함할 수 있다. 제1반강유전층(421')과 제2반강유전층(422')은 지르코늄함량과 하프늄 함량이 2:1인 지르코늄 리치 하프늄지르코늄산화물(Zr-rich HfZrO)을 포함할 수 있다. 다른 실시예에서, 제1,2반강유전층(421', 422')은 PbZrO3, PbHfO3, PbMgWO3, PbZrTiO3, BiNaTiO3 또는 NaNbO3를 포함할 수 있다. 강유전층(423')은 하프늄(Hf)과 지르코늄(Zr)을 포함할 수 있다. 강유전층(423')은 하프늄(Hf) 및 지르코늄(Zr)을 포함하는 산화물(oxide)일 수 있다. 강유전층(423')은 지르코늄함량과 하프늄 함량이 1:1인 하프늄지르코늄산화물(HfZrO)을 포함할 수 있다. 다른 실시예에서, 강유전층(423')은 BaTiO3, PbTiO3, BiFeO3, SrTiO3, PbMgNdO3, PbMgNbTiO3, PbZrNbTiO3, PbZrTiO3, KNbO3, LiNbO3, GeTe, LiTaO3, KNaNbO3 또는 BaSrTiO3를 포함할 수 있다.
제1스택(420A)의 높이(두께)와 제2스택(420B)의 높이(두께)가 동일하거나 서로 다를 수 있다. 제1스택(420A)과 제2스택(420B)은 동일 구조일 수 있다.
본 실시예에서, 제1스택(420A)과 제2스택(420B)은 각각 2개의 반강유전층 및 하나의 강유전층을 포함하는 3중 스택 구조일 수 있다. 제1스택(420A)의 제1반강유전층(421)과 제2스택(420B)의 제1반강유전층(421')은 동일 반강유전성 물질이거나 서로 다른 반강유전성 물질일 수 있다. 제1스택(420A)의 제2반강유전층(422)과 제2스택(420B)의 제2반강유전층(422')은 동일 반강유전성 물질이거나 서로 다른 반강유전성 물질일 수 있다. 제1스택(420A)의 강유전층(423)과 제2스택(420B)의 강유전층(423)은 동일 강유전성 물질이거나 서로 다른 강유전성 물질일 수 있다.
제1반강유전층들(421, 421')과 제2반강유전층들(422, 422')은 지르코늄 리치 하프늄지르코늄산화물(Zr-rich HfZrO)을 포함할 수 있다. 제1반강유전층들(421, 421')과 제2반강유전층들(422, 422')은 지르코늄함량과 하프늄 함량이 2:1인 지르코늄 리치 하프늄지르코늄산화물(Zr-rich HfZrO)을 포함할 수 있다. 다른 실시예에서, 제1반강유전층들(421, 421')과 제2반강유전층들(422, 422')은 PbZrO3, PbHfO3, PbMgWO3, PbZrTiO3, BiNaTiO3 또는 NaNbO3를 포함할 수 있다. 강유전층들(423, 423')은 지르코늄함량과 하프늄 함량이 1:1인 하프늄지르코늄산화물(HfZrO)을 포함할 수 있다. 다른 실시예에서, 강유전층들(423, 423')은 BaTiO3, PbTiO3, BiFeO3, SrTiO3, PbMgNdO3, PbMgNbTiO3, PbZrNbTiO3, PbZrTiO3, KNbO3, LiNbO3, GeTe, LiTaO3, KNaNbO3 또는 BaSrTiO3를 포함할 수 있다.
고밴드갭층(High bandgap layer, 424)은 유전층 스택(420)의 누설전류를 방지하는 역할을 할 수 있다. 고밴드갭층(424)은 고에너지밴드갭 물질(High band gap material)을 포함할 수 있다. 고밴드갭층(424)은 약 8.8eV~10.6eV의 에너지밴드갭을 가질 수 있다. 고밴드갭층(424)은 제1스택(420A) 및 제2스택(420B)보다 에너지밴드갭이 큰 물질을 포함할 수 있다. 고밴드갭층(424)은 제1반강유전층들(421, 421'), 제2반강유전층들(422, 422') 및 강유전층들(423, 423')보다 에너지밴드갭이 큰 물질을 포함할 수 있다. 고밴드갭층(424)은 제1스택(420A) 및 제2스택(420B)과 다른 물질을 포함할 수 있다. 고밴드갭층(424)은 고유전율 물질을 포함하되, 제1스택(420A) 및 제2스택(420B)보다 낮은 유전율을 가질 수 있다. 고밴드갭층(424)은 실리콘산화물 및 실리콘질화물보다 높은 유전율을 가질 수 있다. 고밴드갭층(424)은 알루미늄산화물(Aluminum oxide) 또는 베릴륨산화물(Beryllim Oxide)을 포함할 수 있다. 고밴드갭층(424)은 제1스택(420A) 및 제2스택(420B)보다 얇을 수 있다. 고밴드갭층(424)이 제1스택(420A) 및 제2스택(420B)보다 상대적으로 낮은 유전율을 가지므로, 캐패시턴스 증가를 위해 고밴드갭층(424)은 극히 얇게 형성될 수 있다.
도 7은 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 7의 반도체 장치(401)는 도 4의 반도체 장치(400)와 유사할 수 있다. 반도체 장치(401)는 메모리의 일부일 수 있다. 반도체 장치(401)는 휘발성 메모리의 일부일 수 있다. 반도체 장치(401)는 DRAM의 일부일 수 있다. 반도체 장치(401)는 DRAM 캐패시터를 포함할 수 있다.
도 7을 참조하면, 반도체 장치(401)는 제1전극(101), 제2전극(102), 제1전극(101)과 제2전극(102) 사이의 유전층 스택(420')을 포함할 수 있다. 이하, 제1전극(101) 및 제2전극(102)에 대한 자세한 설명은 도 1 및 그에 다른 설명을 참조하기로 한다.
유전층 스택(420')은 적어도 하나의 반강유전층 및 적어도 하나의 강유전층을 포함할 수 있다. 유전층 스택(420')은 적어도 하나의 3중 스택(TL) 및 적어도 하나의 고밴드갭층(HBG)을 포함할 수 있다. 유전층 스택(420')은 3중 스택(TL)과 고밴드갭층(HBG)이 적어도 2회 이상 번갈아 교번하여 적층될 수 있다. 이에 따라, 유전층 스택(420')은 복수의 3중 스택(TL)과 복수의 고밴드갭층(HBG)을 포함하는 교번스택일 수 있다. 복수의 3중 스택(TL) 중 최하위 3중 스택(TL)은 제1전극(101)에 직접 접촉할 수 있고, 복수의 3중 스택(TL) 중 최상위 3중 스택(TL)은 제2전극(102)에 직접 접촉할 수 있다. 고밴드갭층(HBG)은 제1전극(101) 및 제2전극(102)에 직접 접촉하지 않을 수 있다. 다른 실시예에서, 최상위 3중 스택(TL)과 제2전극(102) 사이에 고밴드갭층(HBG)이 추가될 수도 있다.
3중 스택(TL)은 도 6의 제1스택(420A) 또는 제2스택(420B')에 대응될 수 있다. 3중 스택(TL)은 반강유전층들 사이에 강유전층이 위치하는 구조일 수 있다. 고밴드갭층(HBG)은 도 6의 고밴드갭층(424)에 대응될 수 있다.
3중 스택(TL)은 제1반강유전층(AFEL1), 제2반강유전층(AFEL2) 및 제1반강유전층(AFEL1)과 제2반강유전층(AFEL2) 사이의 강유전층(FEL)을 포함할 수 있다. 제1반강유전층(AFEL1) 및 제2반강유전층(AFEL2)은 동일 반강유전성 물질이거나 서로 다른 반강유전성 물질일 수 있다. 제1반강유전층(AFEL1)과 제2반강유전층(AFEL2)은 하프늄(Hf)과 지르코늄(Zr)을 포함할 수 있다. 제1반강유전층(AFEL1)과 제2반강유전층(AFEL2)은 하프늄(Hf) 및 지르코늄(Zr)을 포함하는 산화물(oxide)일 수 있다. 제1반강유전층(AFEL1)과 제2반강유전층(AFEL2)은 지르코늄 리치 하프늄지르코늄산화물(Zr-rich HfZrO)을 포함할 수 있다. 제1반강유전층(AFEL1)과 제2반강유전층(AFEL2)은 지르코늄함량과 하프늄 함량이 2:1인 지르코늄 리치 하프늄지르코늄산화물(Zr-rich HfZrO)을 포함할 수 있다. 다른 실시예에서, 제1,2반강유전층(AFEL1, AFEL2)은 PbZrO3, PbHfO3, PbMgWO3, PbZrTiO3, BiNaTiO3 또는 NaNbO3를 포함할 수 있다. 강유전층(FEL)은 하프늄(Hf)과 지르코늄(Zr)을 포함할 수 있다. 강유전층(FEL)은 하프늄(Hf) 및 지르코늄(Zr)을 포함하는 산화물(oxide)일 수 있다. 강유전층(FEL)은 지르코늄함량과 하프늄 함량이 1:1인 하프늄지르코늄산화물(HfZrO)을 포함할 수 있다. 다른 실시예에서, 강유전층(FEL)은 BaTiO3, PbTiO3, BiFeO3, SrTiO3, PbMgNdO3, PbMgNbTiO3, PbZrNbTiO3, PbZrTiO3, KNbO3, LiNbO3, GeTe, LiTaO3, KNaNbO3 또는 BaSrTiO3를 포함할 수 있다.
고밴드갭층(HBG)은 유전층 스택(420')의 누설전류를 방지하는 역할을 할 수 있다. 고밴드갭층(HBG)은 고에너지밴드갭 물질(High band gap material)을 포함할 수 있다. 고밴드갭층(HBG)은 약 8.8eV~10.6eV의 에너지밴드갭을 가질 수 있다. 고밴드갭층(HBG)은 3중 스택(TL)보다 에너지밴드갭이 큰 물질을 포함할 수 있다. 고밴드갭층(HBG)은 제1,2반강유전층들(AFEL1, AFEL2) 및 강유전층(FEL)보다 에너지밴드갭이 큰 물질을 포함할 수 있다. 고밴드갭층(HBG)은 3중 스택(TL)과 다른 물질을 포함할 수 있다. 고밴드갭층(HBG)은 고유전율 물질을 포함하되, 3중 스택(TL)보다 낮은 유전율을 가질 수 있다. 고밴드갭층(HBG)은 실리콘산화물 및 실리콘질화물보다 높은 유전율을 가질 수 있다. 고밴드갭층(HBG)은 알루미늄산화물(Aluminum oxide) 또는 베릴륨산화물(Beryllim Oxide)을 포함할 수 있다. 고밴드갭층(HBG)은 3중 스택(TL)보다 얇을 수 있다. 고밴드갭층(HBG)이 3중 스택(TL)보다 상대적으로 낮은 유전율을 가지므로, 캐패시턴스 증가를 위해 고밴드갭층(HBG)은 극히 얇게 형성될 수 있다.
도 8a 및 도 8b는 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 8a의 반도체 장치(402) 및 도 8b의 반도체 장치(403)는 도 6의 반도체 장치(400)와 유사할 수 있다. 반도체 장치들(402, 403)은 메모리의 일부일 수 있다. 반도체 장치들(402, 403)은 휘발성 메모리의 일부일 수 있다. 반도체 장치들(402, 403)은 DRAM의 일부일 수 있다. 반도체 장치들(402, 403)은 DRAM 캐패시터를 포함할 수 있다.
도 8a를 참조하면, 반도체 장치(402)는 제1전극(101), 제2전극(102), 제1전극(101)과 제2전극(102) 사이의 유전층 스택(420) 및 제2전극(102)과 유전층 스택(420) 사이의 계면층(431)을 포함할 수 있다.
유전층 스택(420)은 제1스택(420A), 제2스택(420B) 및 제1스택(420A)과 제2스택(420B) 사이의 고밴드갭층(424)을 포함할 수 있다. 제1스택(420A)은 제1반강유전층(421), 제2반강유전층(422) 및 제1반강유전층(421)과 제2반강유전층(422) 사이의 강유전층(423)을 포함할 수 있다. 제2스택(420B)은 제1반강유전층(421'), 제2반강유전층(422') 및 제1반강유전층(421')과 제2반강유전층(422') 사이의 강유전층(423')을 포함할 수 있다.
이하, 제1전극(101), 제2전극(102) 및 유전층 스택(420)에 대한 자세한 설명은 전술한 실시예들을 참조하기로 한다.
계면층(431)은 도 4의 계면층(331)에 대응될 수 있다.
계면층(431)은 제2스택(420B)과 제2전극(102) 사이에 위치할 수 있다. 계면층(431)은 전기음성도(Electronegativity)가 큰 물질일 수 있다. 계면층(431)은 유전층 스택(420)보다 폴링 전기음성도(Pauling Electronegativity)가 클 수 있다. 계면층(431)은 제1반강유전층들(421, 421'), 제2반강유전층들(422, 422') 및 강유전층들(423, 423')보다 전기음성도가 큰 물질을 포함할 수 있다. 이에 따라, 계면층(431)은 유전층 스택(420)의 산소 손실을 방지할 수 있다.
계면층(431)은 전기음성도가 큰 원자, 예컨대, 금속원자, 실리콘원자 또는 저마늄원자를 포함할 수 있다. 계면층(431)은 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 주석(Sn), 몰리브덴(Mo), 루테늄(Ru), 이리듐(Ir), 니오븀(Nb), 저마늄(Ge), 실리콘(Si), 니켈(Ni) 또는 이들의 조합을 포함할 수 있다.
계면층(431)은 티타늄산화물(Titanium oxide), 탄탈륨산화물(Tantalum oxide), 니오븀산화물(Niobium oxide), 알루미늄산화물(Aluminum oxide), 실리콘산화물(Silicon oxide, SiO2), 주석산화물(Tin oxide), 저마늄산화물(Germanium oxide), 이산화몰리브덴(molybdenum dioxide), 삼산화몰리브덴(molybdenum trioxide), 이리듐산화물(Iridium oxide), 루테늄산화물(Ruthenium oxide), 니켈산화물(nickel oxide) 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 계면층(331)은 몰리브덴과 몰리브덴질화물의 스택(Mo/MoN) 또는 텅스텐과 텅스텐질화물의 스택(W/WN)을 포함할 수도 있다.
도 8b의 반도체 장치(403)는 추가 계면층(432)을 제외한 나머지 구성요소들은 도 8a의 반도체 장치(402)와 동일할 수 있다.
반도체 장치(403)는 제1전극(101), 제2전극(102), 제1전극(101)과 제2전극(102) 사이의 유전층 스택(420), 제2전극(102)과 유전층 스택(420) 사이의 계면층(431) 및 제1전극(101)과 유전층 스택(420) 사이의 추가 계면층(432)을 포함할 수 있다.다.
추가 계면층(432) 및 계면층(431)은 유전층 스택(420)의 누설전류를 억제하는 역할을 할 수 있다. 계면층(431)은 제2전극(102) 형성시 유전층 스택(420)을 보호하는 역할을 할 수 있다. 계면층(431)은 제2전극(102) 형성시 유전층 스택(420)보다 먼저 환원되는 물질을 포함할 수 있다. 계면층(431) 및 추가 계면층(432)은 유효일함수(eWF)가 크며 컨덕선밴드오프셋(CBO)이 큰 누설전류장벽 역할을 할 수 있다. 또한, 계면층(431) 및 추가 계면층(432)은 유전층 스택(420)의 등가산화막두께(Tox)를 증가시키지 않을 수 있다. 계면층(431)은 제2전극(102)의 일부로서 역할을 할 수도 있다.
계면층(431) 및 추가 계면층(432)은 동일 물질일 수 있다. 계면층(431) 및 추가 계면층(432)은 동일 두께일 수 있다. 계면층(331) 및 추가 계면층(332)은 제1,2반강유전층(321, 322) 및 강유전층(323)보다 얇을 수 있다.
추가 계면층(432)은 전기음성도가 큰 물질일 수 있다. 추가 계면층(432)은 유전층 스택(420)보다 폴링 전기음성도가 클 수 있다. 추가 계면층(432)은 제1반강유전층들(421, 421'), 제2반강유전층들(422, 422') 및 강유전층들(423, 423')보다 전기음성도가 큰 물질을 포함할 수 있다.
추가 계면층(432)은 전기음성도가 큰 원자, 예컨대, 금속원자, 실리콘원자 또는 저마늄원자를 포함할 수 있다. 계면층(331)은 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 주석(Sn), 몰리브덴(Mo), 루테늄(Ru), 이리듐(Ir), 니오븀(Nb), 저마늄(Ge), 실리콘(Si), 니켈(Ni) 또는 이들의 조합을 포함할 수 있다.
추가 계면층(432)은 티타늄산화물(Titanium oxide), 탄탈륨산화물(Tantalum oxide), 니오븀산화물(Niobium oxide), 알루미늄산화물(Aluminum oxide), 실리콘산화물(Silicon oxide, SiO2), 주석산화물(Tin oxide), 저마늄산화물(Germanium oxide), 이산화몰리브덴(molybdenum dioxide), 삼산화몰리브덴(molybdenum trioxide), 이리듐산화물(Iridium oxide), 루테늄산화물(Ruthenium oxide), 니켈산화물(nickel oxide) 또는 이들의 조합을 포함할 수 있다.
다른 실시예에서, 반도체 장치들(402, 403)의 유전층 스택(420)은 도 7의 유전층 스택(420')에 대응되는 교번 스택으로 대체될 수도 있다.
도 9a 내지 도 9c는 메모리 셀을 도시한 도면이다. 도 9b는 도 9a의 A-A'선에 따른 단면도이다. 도 9c는 도 9a의 B-B'선에 따른 단면도이다
메모리 셀(500)은 매립워드라인(508)을 포함하는 셀트랜지스터, 비트라인(514) 및 캐패시터(600)를 포함할 수 있다. 캐패시터(600)는 유전층 스택을 포함할 수 있고, 유전층 스택은 전술한 실시예들의 유전층 스택들 중 어느 하나를 포함할 수 있다.
메모리 셀(500)을 자세히 살펴보기로 한다.
기판(501)에 소자분리층(503) 및 활성영역(504)이 형성될 수 있다. 소자분리층(503)에 의해 복수의 활성영역(504)이 정의될 수 있다. 기판(501)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(501)은 반도체기판을 포함할 수 있다. 기판(501)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(501)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(501)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(501)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(501)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다. 소자분리층(503)은 STI(Shallow Trench Isolation) 공정에 의해 소자분리트렌치(502) 내에 형성될 수 있다.
기판(501)에 워드라인트렌치(506)가 형성될 수 있다. 워드라인트렌치(506)는 게이트트렌치라고 지칭될 수 있다. 워드라인트렌치(506)의 표면 상에 게이트절연층(507)이 형성된다. 게이트절연층(507) 상에 워드라인트렌치(506)를 부분적으로 채우는 매립워드라인(508)이 형성될 수 있다. 매립워드라인(508)은 매립게이트전극이라고 지칭될 수 있다. 매립워드라인(508) 상에 워드라인캡핑층(509)이 형성될 수 있다. 매립워드라인(508)의 상단표면은 기판(501)의 표면보다 낮은 레벨일 수 있다. 매립워드라인(508)은 저저항 금속물질일 수 있다. 매립워드라인(508)은 티타늄질화물과 텅스텐이 차례로 적층될 수 있다. 다른 실시예에서, 매립워드라인(508)은 티타늄질화물 단독(TiN Only)으로 형성될 수 있다.
기판(501)에 제1 및 제2불순물영역(510, 511)이 형성될 수 있다. 제1 및 제2불순물영역(510, 511)은 워드라인트렌치(506)에 의해 서로 이격될 수 있다. 제1 및 제2불순물영역(510, 511)은 제1 및 제2소스/드레인영역이라고 지칭될 수 있다. 제1 및 제2불순물영역(510, 511)은 비소(As) 또는 인(P) 등의 N형 불순물을 포함할 수 있다. 이로써, 매립워드라인(508), 제1 및 제2불순물영역(510, 511)은 셀트랜지스터가 될 수 있다. 셀트랜지스터는 매립워드라인(508)에 의해 숏채널효과를 개선할 수 있다.
기판(501) 상에 비트라인콘택플러그(513)가 형성될 수 있다. 비트라인콘택플러그(513)는 제1불순물영역(510)에 접속될 수 있다. 비트라인콘택플러그(513)는 비트라인콘택홀(512) 내에 위치할 수 있다. 비트라인콘택홀(512)은 하드마스크층(505)에 형성될 수 있다. 하드마스크층(505)은 기판(501) 상에 형성될 수 있다. 비트라인콘택홀(512)은 제1불순물영역(510)을 노출시킬 수 있다. 비트라인콘택플러그(513)의 하부면은 기판(501)의 상부면보다 낮을 수 있다. 비트라인콘택플러그(513)는 폴리실리콘 또는 금속물질로 형성될 수 있다. 비트라인콘택플러그(513)의 일부는 비트라인콘택홀(512)의 직경보다 더 작은 선폭을 가질 수 있다. 비트라인콘택플러그(513) 상에 비트라인(514)이 형성될 수 있다. 비트라인(514) 상에 비트라인하드마스크(515)가 형성될 수 있다. 비트라인(514) 및 비트라인하드마스크(514)의 적층구조물은 비트라인구조물(BL)이라고 지칭할 수 있다. 비트라인(514)은 매립워드라인(508)과 교차하는 방향으로 연장된 라인 형상을 가질 수 있다. 비트라인(514)의 일부는 비트라인콘택플러그(513)와 접속될 수 있다. 비트라인(514)은 금속물질을 포함할 수 있다. 비트라인하드마스크(515)는 절연물질을 포함할 수 있다.
비트라인구조물(BL)의 측벽에 비트라인스페이서(516)가 형성될 수 있다. 비트라인스페이서(516)의 바텀부는 비트라인콘택플러그(513) 양측벽에 형성되도록 연장될 수 있다. 비트라인스페이서(516)는 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 비트라인스페이서(516)는 에어갭을 포함할 수 있다. 예컨대, 실리콘질화물 사이에 에어갭이 위치하는 NAN(Nitride-Air gap-Nitride) 구조일 수 있다.
이웃하는 비트라인구조물(BL) 사이에 스토리지노드콘택플러그(SNC)가 형성될 수 있다. 스토리지노드콘택플러그(SNC)는 스토리지노드콘택홀(518)에 형성될 수 있다. 스토리지노드콘택플러그(SNC)는 제2불순물영역(511)에 접속될 수 있다. 스토리지노드콘택플러그(SNC)는 하부 플러그(519)와 상부 플러그(521)를 포함할 수 있다. 스토리지노드콘택플러그(SNC)는 하부 플러그(519)와 상부 플러그(521) 사이의 오믹콘택층(520)을 더 포함할 수 있다. 오믹콘택층(520)은 금속실리사이드를 포함할 수 있다. 상부 플러그(521)는 금속물질을 포함할 수 있고, 하부 플러그(519)는 실리콘함유물질을 포함할 수 있다.
비트라인구조물(BL)과 평행하는 방향에서 볼 때, 이웃하는 스토리지노드콘택플러그(SNC) 사이에 플러그분리층(517)이 형성될 수 있다. 플러그분리층(517)은 이웃하는 비트라인구조물(BL) 사이에 형성되며, 하드마스크층(505)과 함께 스토리지노드콘택홀(518)을 제공할 수 있다.
캐패시터(600)는 스토리지노드콘택플러그(SNC)에 접속될 수 있다.
도 10a 내지 도 10f는 메모리셀의 캐패시터(600)의 응용예들을 도시한 도면이다. 이하, 하부전극(601, 601P, 601L)은 전술한 실시예들의 제1전극(101)에 대응할 수 있고, 상부전극(602)은 제2전극(102)에 대응할 수 있다.
도 10a를 참조하면, 캐패시터(611)는 하부전극(601), 유전층 스택(603) 및 상부전극(602)을 포함할 수 있다. 하부전극(601)은 실린더 형상일 수 있다. 유전층 스택(603)은 전술한 실시예들의 유전층 스택 중 어느 하나에 대응될 수 있다. 따라서, 유전층 스택(603)은 제1반강유전층, 제2반강유전층 및 제1반강유전층과 제2반강유전층 사이의 강유전층을 포함할 수 있다. 유전층 스택(603)은 2개의 지르코늄 리치 하프늄지르코늄산화물층들 및 하나의 하프늄지르코늄산화물층을 포함할 수 있다. 2개의 지르코늄리치 하프늄지르코늄산화물층들은 지르코늄함량과 하프늄 함량이 2:1인 지르코늄 리치 하프늄지르코늄산화물(Zr-rich HfZrO)을 포함할 수 있다. 하나의 하프늄지르코늄산화물층은 지르코늄함량과 하프늄 함량이 1:1인 하프늄지르코늄산화물을 포함할 수 있다.
이하, 도 10b 내지 도 10f에서 도 10a의 실시예와 중복되는 내용에 대한 상세한 설명은 생략하기로 한다.
도 10b를 참조하면, 캐패시터(612)는 실린더 형상의 하부전극(601), 유전층 스택(603) 및 상부전극(602)을 포함할 수 있다. 캐패시터(612)는 서포터(600S)를 더 포함할 수 있다. 서포터(600S)는 하부전극(601)의 외벽을 지지하는 구조물이다. 서포터(600S)는 실리콘질화물을 포함할 수 있다. 다른 실시예에서, 복수의 서포터(600S)로 이루어진 다층 레벨 서포터가 하부전극(601)을 지지할 수 있다. 예를 들어, 다층 레벨 서포터는 하위 레벨 서포터 및 상위 레벨 서포터로 이루어진 2층 레벨 서포터 구조일 수 있다. 또한, 다층 레벨 서포터는 하위 레벨 서포터, 중간 레벨 서포터 및 상위 레벨 서포터로 이루어진 3층 레벨 서포터 구조일 수 있다.
도 10c 및 도 10d를 참조하면, 캐패시터(613, 614)는 필라 형상의 하부전극(601P), 유전층 스택(603) 및 상부전극(602)을 포함할 수 있다. 도 10d의 캐패시터(614)는 서포터(600S)를 더 포함할 수 있다.
도 10e 및 도 10f를 참조하면, 캐패시터(615, 616)는 필린더 형상의 하부전극(601L), 유전층 스택(603) 및 상부전극(602)을 포함할 수 있다. 도 10f의 캐패시터(616)는 서포터(600S)를 더 포함할 수 있다. 하부전극(601L)은 필라 형상과 실린더 형상이 머지된 하이브리드 구조일 수 있다. 이와 같이, 필라 형상과 실린더 형상의 하이브리드 구조를 필린더 형상(Pylinder-shape)이라고 지칭할 수 있다.
상술한 실시예들에 따른 유전층 스택은 DRAM의 주변회로에 적용될 수 있다. 예를 들어, DRAM은 메모리셀(도 9a의 500)를 포함하는 메모리셀영역 및 주변트랜지스터를 포함하는 주변회로영역을 포함할 수 있다. 주변트랜지스터의 게이트절연층은 전술한 실시예들의 유전층 스택들 중에서 어느 하나를 포함할 수 있다. 예를 들어, 주변트랜지스터의 게이트절연층은 제1반강유전층, 제2반강유전층 및 제1반강유전층과 제2반강유전층 사이의 강유전층을 포함할 수 있다. 주변트랜지스터의 게이트절연층은 2개의 지르코늄 리치 하프늄지르코늄산화물층들 및 하나의 하프늄지르코늄산화물층을 포함할 수 있다. 2개의 지르코늄리치 하프늄지르코늄산화물층들은 지르코늄함량과 하프늄 함량이 2:1인 지르코늄 리치 하프늄지르코늄산화물(Zr-rich HfZrO)을 포함할 수 있다. 하나의 하프늄지르코늄산화물층은 지르코늄함량과 하프늄 함량이 1:1인 하프늄지르코늄산화물을 포함할 수 있다.
도 11은 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11을 참조하면, 반도체 장치(700)는 트랜지스터를 포함할 수 있다. 반도체 장치(700)는 반도체 기판(701), 게이트절연층(710), 게이트전극(720), 소스영역(740) 및 드레인영역(750)을 포함할 수 있다. 반도체 기판(701) 상에 게이트절연층(710)이 형성될 수 있고, 게이트절연층(710) 상에 게이트전극(720)이 형성될 수 있다. 소스영역(740) 및 드레인영역(750)은 반도체 기판(701) 내에 형성될 수 있다.
게이트절연층(710)은 상술한 실시예들에 따른 유전층 스택들 중 어느 하나를 포함할 수 있다. 본 실시예에서, 게이트절연층(710)은 제1반강유전층(711), 제2반강유전층(712) 및 제1반강유전층(711)과 제2반강유전층(712) 사이의 강유전층(713)을 포함하는 3중 스택일 수 있다. 제1반강유전층(711) 및 제2반강유전층(712)은 동일 반강유전성 물질이거나 서로 다른 반강유전성 물질일 수 있다. 제1반강유전층(711)과 제2반강유전층(712)은 하프늄(Hf)과 지르코늄(Zr)을 포함할 수 있다. 제1반강유전층(711)과 제2반강유전층(712)은 하프늄(Hf) 및 지르코늄(Zr)을 포함하는 산화물(oxide)일 수 있다. 제1반강유전층(711)과 제2반강유전층(712)은 지르코늄 리치 하프늄지르코늄산화물(Zr-rich HfZrO)을 포함할 수 있다. 제1반강유전층(711)과 제2반강유전층(712)은 지르코늄함량과 하프늄 함량이 2:1인 지르코늄 리치 하프늄지르코늄산화물(Zr-rich HfZrO)을 포함할 수 있다. 다른 실시예에서, 제1,2반강유전층(711, 712)은 PbZrO3, PbHfO3, PbMgWO3, PbZrTiO3, BiNaTiO3 또는 NaNbO3를 포함할 수 있다. 강유전층(713)은 하프늄(Hf)과 지르코늄(Zr)을 포함할 수 있다. 강유전층(713)은 하프늄(Hf) 및 지르코늄(Zr)을 포함하는 산화물(oxide)일 수 있다. 강유전층(713)은 지르코늄함량과 하프늄 함량이 1:1인 하프늄지르코늄산화물(HfZrO)을 포함할 수 있다. 다른 실시예에서, 강유전층(713)은 BaTiO3, PbTiO3, BiFeO3, SrTiO3, PbMgNdO3, PbMgNbTiO3, PbZrNbTiO3, PbZrTiO3, KNbO3, LiNbO3, GeTe, LiTaO3, KNaNbO3 또는 BaSrTiO3를 포함할 수 있다.
게이트전극(720)은 금속-베이스 물질(metal-base material)을 포함하는 금속 게이트전극일 수 있다. 게이트전극(720)은 텅스텐, 알루미늄, 텅스텐질화물, 티타늄질화물, 티타늄 또는 이들의 조합을 포함할 수 있다.
소스영역(740) 및 드레인영역(750)은 동일 도전형 불순물을 포함할 수 있다. 소스영역(740) 및 드레인영역(750)은 N형 불순물 또는 P형 불순물을 포함할 수 있다. N형 불순물은 인(Phosphorus) 또는 비소(Arsenic)를 포함할 수 있고, P형 불순물은 보론(Boron) 또는 인듐(Indium)을 포함할 수 있다.
다른 실시예에서, 게이트절연층(710)과 반도체 기판(701) 사이에 얇은 계면층(thin interface layer)이 더 형성될 수 있다. 여기서, 얇은 계면층은 실리콘산화물 또는 실리콘산화질화물을 포함할 수 있다.
다른 실시예에서, 게이트절연층(710)은 FinFET의 게이트절연층에 적용될 수 있다.
상술한 실시예들에 따른 유전층 스택은 MIM(Metal-Insulator-Metal) 캐패시터에 적용될 수 있다. 예를 들어, MIM 캐패시터는 제1금속전극, 제2금속전극, 제1금속전극과 제2금속전극 사이에 형성된 유전층 스택을 포함할 수 있다. MIM 캐패시터의 유전층 스택은 전술한 실시예들의 유전층 스택들 중에서 어느 하나를 포함할 수 있다. 예를 들어, 유전층 스택은 제1반강유전층, 제2반강유전층 및 제1반강유전층과 제2반강유전층 사이의 강유전층을 포함할 수 있다.
상술한 실시예들에 따른 유전층 스택은 임베디드 DRAM(Embededd DRAM)에 적용될 수 있다. 예를 들어, 임베디드 DRAM은 로직회로 및 임베디드 DRAM을 포함하고, 임베디드 DRAM의 캐패시터는 하부전극, 유전층 스택 및 상부전극을 포함할 수 있다. 임베디드 DRAM의 캐패시터의 유전층 스택은 전술한 실시예들의 유전층 스택들 중에서 어느 하나를 포함할 수 있다. 예를 들어, 유전층 스택은 제1반강유전층, 제2반강유전층 및 제1반강유전층과 제2반강유전층 사이의 강유전층을 포함할 수 있다.
상술한 실시예들에 따른 유전층 스택은 3D NAND(Three Dimensional NAND)에 적용될 수 있다. 예를 들어, 3D NAND는 필라형 채널층, 필라형 채널층을 에워싸는 워드라인 및 필라형 채널층과 워드라인 사이의 터널절연층을 포함하는 유전층 스택을 포함할 수 있다. 3D NAND의 유전층 스택 중 적어도 터널절연층은 전술한 실시예들의 제1반강유전층, 제2반강유전층 및 강유전층 중 적어도 하나를 포함할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101 : 제1전극 102 : 제2전극
110, 120, 320, 420 : 유전층 스택
111 : 제1유전층
112 : 제2유전층
113 : 제3유전층

Claims (29)

  1. 제1전극;
    제2전극; 및
    상기 제1전극과 제2전극 사이에 위치하되, 제1반강유전층, 제2반강유전층 및 상기 제1반강유전층과 제2반강유전층 사이의 강유전층을 포함하는 유전층 스택
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1반강유전층, 강유전층 및 제2반강유전층은 상기 제1전극과 제2전극 사이에서 수직하게 배열되는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1반강유전층 및 제2반강유전층은, 동일 반강유전성 물질 또는 서로 다른 반강유전성 물질을 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1반강유전층, 제2반강유전층 및 강유전층은, 하프늄, 지르코늄 및 산소를 포함하는 산화물을 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제1반강유전층 및 제2반강유전층은 반강유전성 하프늄지르코늄산화물을 포함하고, 상기 강유전층은 강유전성 하프늄지르코늄산화물을 포함하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제1반강유전층 및 제2반강유전층은 지르코늄함량이 하프늄함량보다 큰 하프늄지르코늄산화물을 포함하는 반도체 장치.
  7. 제1항에 있어서,
    상기 강유전층은 하프늄과 지르코늄의 함량이 동일한 하프늄지르코늄산화물을 포함하는 반도체 장치.
  8. 제1항에 있어서,
    상기 제1반강유전층, 제2반강유전층 및 강유전층은, 각각 하프늄지르코늄산화물을 포함하되, 상기 제1반강유전층 및 제2반강유전층은 지르코늄함량이 하프늄함량보다 적어도 2배 이상이고, 상기 강유전층은 하프늄함량과 지르코늄함량의 비율이 1:1인 반도체 장치.
  9. 제1항에 있어서,
    상기 제1반강유전층 및 제2반강유전층은, PbZrO3, PbHfO3, PbMgWO3, PbZrTiO3, BiNaTiO3 또는 NaNbO3를 포함하는 반도체 장치.
  10. 제1항에 있어서,
    상기 강유전층은, BaTiO3, PbTiO3, BiFeO3, SrTiO3, PbMgNdO3, PbMgNbTiO3, PbZrNbTiO3, PbZrTiO3, KNbO3, LiNbO3, GeTe, LiTaO3, KNaNbO3 또는 BaSrTiO3를 포함하는 반도체 장치.
  11. 제1항에 있어서,
    상기 유전층 스택과 제2전극 사이의 계면층; 및
    상기 제1전극과 유전층 사이의 추가 계면층
    을 더 포함하는 반도체 장치.
  12. 제11항에 있어서,
    상기 계면층은 상기 유전층 스택보다 먼저 환원되는 물질을 포함하는 반도체 장치.
  13. 제11항에 있어서,
    상기 계면층 및 추가 계면층은 상기 제1,2반강유전층 및 강유전층보다 전기음성도가 큰 물질을 포함하는 반도체 장치.
  14. 제11항에 있어서,
    상기 계면층 및 추가 계면층은, 티타늄산화물(Titanium oxide), 탄탈륨산화물(Tantalum oxide), 니오븀산화물(Niobium oxide) 또는 주석산화물(Tin oxide)을 포함하는 반도체 장치.
  15. 제1전극;
    제2전극; 및
    상기 제1전극과 제2전극 사이에 위치하되 복수의 유전층 스택과 복수의 누설방지층이 교번하여 적층된 교번 스택을 포함하고,
    상기 유전층 스택들의 개별 유전층 스택은 각각 제1반강유전층, 제2반강유전층 및 상기 제1반강유전층과 제2반강유전층 사이의 강유전층
    을 포함하는 반도체 장치.
  16. 제15항에 있어서,
    상기 제1반강유전층, 강유전층 및 제2반강유전층은 상기 제1전극과 제2전극 사이에서 수직하게 배열되는 반도체 장치.
  17. 제15항에 있어서,
    상기 제1반강유전층 및 제2반강유전층은 반강유전성 하프늄지르코늄산화물을 포함하고, 상기 강유전층은 강유전성 하프늄지르코늄산화물을 포함하는 반도체 장치.
  18. 제15항에 있어서,
    상기 제1반강유전층 및 제2반강유전층은 지르코늄함량이 하프늄함량보다 큰 하프늄지르코늄산화물을 포함하는 반도체 장치.
  19. 제15항에 있어서,
    상기 강유전층은 하프늄과 지르코늄의 함량이 동일한 하프늄지르코늄산화물을 포함하는 반도체 장치.
  20. 제15항에 있어서,
    상기 제1반강유전층 및 제2반강유전층은, PbZrO3, PbHfO3, PbMgWO3, PbZrTiO3, BiNaTiO3 또는 NaNbO3를 포함하는 반도체 장치.
  21. 제15항에 있어서,
    상기 강유전층은, BaTiO3, PbTiO3, BiFeO3, SrTiO3, PbMgNdO3, PbMgNbTiO3, PbZrNbTiO3, PbZrTiO3, KNbO3, LiNbO3, GeTe, LiTaO3, KNaNbO3 또는 BaSrTiO3를 포함하는 반도체 장치.
  22. 제15항에 있어서,
    상기 제2전극과 교번 스택 사이의 계면층; 및
    상기 제1전극과 교번 스택 사이의 추가 계면층
    을 더 포함하는 반도체 장치.
  23. 제22항에 있어서,
    상기 계면층은 상기 유전층 스택보다 먼저 환원되는 물질을 포함하는 반도체 장치.
  24. 제22항에 있어서,
    상기 계면층 및 추가 계면층은 상기 제1,2반강유전층 및 강유전층보다 전기음성도가 큰 물질을 포함하는 반도체 장치.
  25. 제22항에 있어서,
    상기 계면층 및 추가 계면층은, 티타늄산화물(Titanium oxide), 탄탈륨산화물(Tantalum oxide), 니오븀산화물(Niobium oxide) 또는 주석산화물(Tin oxide)을 포함하는 반도체 장치.
  26. 제15항에 있어서,
    상기 제1전극은 실린더 형상, 필라 형상 또는 실린더 형상과 필라 형상이 머지된 필린더 형상을 포함하는 반도체 장치.
  27. 제15항에 있어서,
    상기 제1전극을 지지하는 서포터를 더 포함하는 반도체 장치.
  28. 제15항에 있어서,
    제1도핑영역 및 제2도핑영역을 포함하는 반도체 기판;
    상기 제1도핑영역과 제2도핑영역 사이의 반도체 기판에 매립된 워드라인;
    상기 워드라인 상부에 형성되고, 상기 제1도핑영역에 접속된 비트라인; 및
    상기 제2도핑영역에 접속된 스토리지노드콘택플러그를 더 포함하고,
    상기 제1전극은 상기 스토리지노드콘택플러그에 전기적으로 접속되는
    반도체 장치.
  29. 제15항에 있어서,
    상기 제1전극, 교번스택 및 제2전극은 DRAM 캐패시터인 반도체 장치.
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