CN113690226A - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括：第一电极；第二电极；以及位于第一电极与第二电极之间电介质层叠层，该电介质层叠层包括第一反铁电层、第二反铁电层以及在第一反铁电层与第二反铁电层之间的铁电层。

Description

半导体器件
相关申请的交叉引用
本申请要求于2020年5月18日提交的申请号为10-2020-0059084的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各种实施例总体上涉及一种半导体器件，并且更具体地，涉及一种包括反铁电材料和铁电材料两者的改进的半导体器件。
背景技术
为了在进一步按比例缩小半导体器件中的电容器的尺寸的情况下确保足够的操作特性，必须保持足够的电容。实现此目的的一种方法包括增大电容器中采用的电介质材料的介电常数。但是，与半导体加工兼容的已知材料是有限的，因此当前的限制在于在保持有效电容的情况下按比例缩小半导体器件中的电容器的尺寸。
发明内容
本发明的实施例针对一种包括具有高介电常数的电介质层叠层(dielectriclayer stack)的半导体器件。半导体器件可以包括电容器。
根据本发明的一个实施例，一种半导体器件包括：第一电极；第二电极；和电介质层叠层，其位于所述第一电极与所述第二电极之间，该电介质层叠层包括第一反铁电层、第二反铁电层以及设置在所述第一反铁电层与所述第二反铁电层之间的铁电层。
根据本发明的另一实施例，一种半导体器件包括：第一电极；第二电极；以及交替叠层，其位于所述第一电极与所述第二电极之间，该交替叠层包括交替层叠的多个电介质层叠层与多个泄漏阻挡层，其中，多个电介质层叠层中的每个包括第一反铁电层、第二反铁电层和设置在第一反铁电层与第二反铁电层之间的铁电层。
从以下附图和详细描述，本发明所属领域的普通技术人员将理解本发明的这些和其他特征和优点。
附图说明
图1示出了根据本发明的实施例的半导体器件。
图2A和图2B分别示出了铁电材料和反铁电材料的极化特性。
图2C示出了包括铁电材料和反铁电材料两者的叠层的极化特性。
图3至图8B示出了根据本发明的其他实施例的半导体器件。
图9A至图9C是示出存储单元的视图。
图10A至图10F是示出存储单元的电容器的应用示例的视图。
图11是示出根据本发明的另一实施例的半导体器件的截面图。
具体实施方式
下面将参考附图更详细地描述本发明的各种实施例。然而，本发明可以以不同的形式实施，并且不应被解释为限于本文中所阐述的实施例。相反，提供这些实施例以使得本公开将是透彻和完整的，并且将向本领域技术人员充分传达本发明的范围。贯穿本公开，在本发明的各个附图和实施例中，相同的附图标记指代相同的部分。
附图不一定是按比例绘制的，并且在某些情况下，可能已经放大了比例，以便清楚地示出实施例的特征。当第一层被称为在“第二层上”或“在衬底上”时，不仅指第一层被直接形成在第二层或衬底上的情况，而且还指在第一层与第二层或衬底之间存在第三层的情况。
还将理解的是，当一个元件被称为“连接至”或“耦接至”另一元件时，它可以直接位于另一元件上、直接连接到或耦接到另一元件，或者可以存在或一个或更多个中间元件。此外，连接/耦接可以不限于物理连接，还可以包括非物理连接，例如无线连接。
另外，还将理解的是，当一个元件被称为在两个元件之间时，它可以是这两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。
当第一元件被称为在第二元件“上方”时，其不仅指第一元件被直接形成在第二元件上的情况，而且还指第三元件存在于第一元件与第二元件之间的情况。
应该理解，附图是所描述的器件的简化示意图，并且可以不包括公知的细节，以避免使本发明的特征模糊不清。
还应注意，在不脱离本发明的范围的情况下，一个实施例中存在的特征可以与另一实施例的一个或更多个特征一起使用。
还要注意的是，在各个附图中，相同的附图标记表示相同的元件。
氧化铪(HfO2)与氧化锆(ZrO2)的组合可以被调整以具有铁电特性或反铁电特性。因此，需要控制极化切换发生在诸如动态随机存取存储器(DRAM)之类的易失性存储器的工作电压附近并且在该区域中使用最大化的介电常数。
当使用铁电材料时，作为工作电压的矫顽场可以较低，但是即使在去除了工作电压时(例如，工作电压为0V)，极化也不变为0并且保留了剩余极化。这可能会限制铁电材料用于DRAM。
当使用反铁电材料时，由于其中发生极化切换的矫顽场相对较大，因此需要降低矫顽场以便使用DRAM。
根据本发明的实施例的DRAM的电容器的电介质材料提供了低矫顽场(这是铁电材料的特性)、无剩余极化(这是反铁电材料的特性)和在极化切换操作期间的高介电常数(这是铁电材料和反铁电材料的共同特征)的组合。
铁电材料的介电常数在矫顽场的附近最大。一些研究人员正在使用具有相对低矫顽场的铁电材料来开发存储器件。但是，这类器件可能会存在问题，因为极化在0V时不会变为0并且会保留剩余极化。因此，在易失性存储器中使用铁电材料受到限制。另一方面，反铁电材料的极化在0V时为0，但是具有相对高的矫顽场，这限制了其在易失性存储器中的应用。
在本发明的以下实施例中，提供了一种包括叠层结构的半导体器件，其采用了铁电材料和反铁电材料两者。叠层结构实现了低切换电压(即，低矫顽场)、高电容以及无剩余极化。
图1示出了根据本发明的实施例的半导体器件100。
参考图1，半导体器件100可以是存储器的一部分。半导体器件100可以是易失性存储器的一部分。半导体器件100可以是DRAM的一部分。半导体器件100可以包括DRAM电容器。
半导体器件100可以包括第一电极101、第二电极102和电介质层叠层110，所述电介质层叠层110位于第一电极101与第二电极102之间。电介质层叠层110可以与第一电极101和第二电极102直接接触。
第一电极101可以包括含金属材料。第一电极101可以包括例如金属、金属氮化物、金属碳化物、导电金属氮化物、导电金属氧化物或它们的组合。第一电极101可以包括例如钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、钨(W)、氮化钨(WN)、钌(Ru)、铱(Ir)、氧化钌(RuO2)、氧化铱(IrO2)、氮化铌(NbN)、氮化钼(MoN)或它们的组合。根据本发明的另一实施例，第一电极101可以包括含硅材料。第一电极101可以包括例如硅、锗硅或它们的组合。根据本发明的另一实施例，第一电极101可以包括含金属材料与含硅材料的叠层。第一电极101也可以被称为‘底部电极’或储存节点。
第二电极102可以包括含硅材料、含锗材料、含金属材料或它们的组合。第二电极102可以包括例如金属、金属氮化物、金属碳化物、导电金属氮化物、导电金属氧化物或它们的组合。第二电极102可以包括例如钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、碳氮化钛(TiCN)、碳氮化钽(TaCN)、钨(W)、氮化钨(WN)、钌(Ru)、铱(Ir)、氧化钌(RuO2)、氮化铌(NbN)、氮化钼(MoN)、氧化铱(IrO2)、硅(Si)、锗(Ge)、锗硅(SiGe)或它们的组合。第二电极102可以包括其中锗硅层叠在硅上的‘Si/SiGe叠层’。在一个实施例中，第二电极102可以包括其中锗硅层叠在锗上的‘Ge/SiGe叠层’。在另一实施例中，第二电极102可以通过在金属氮化物上层叠锗硅而形成。例如，可以通过在氮化钛(TiN)上层叠锗硅(SiGe)来形成第二电极102。根据本发明的另一实施例，第二电极102可以包括氮化钛(TiN)、锗硅(SiGe)和钨(W)，它们以所述顺序层叠。根据本发明的另一实施例，第二电极102可以包括氮化钛(TiN)、锗硅(SiGe)和氮化钨(WN)，它们以所述顺序层叠。
电介质层叠层110可以包括至少一种高k材料，该高k材料具有约7或更高的高介电常数。高k材料可以具有比氧化硅和氮化硅高的介电常数。电介质层叠层110可以包括至少一种超高k材料。超高k材料可以是介电常数比高k材料高的材料。超高k材料可以具有约60或更高的高介电常数。电介质层叠层110可以包括至少一种铁电材料和至少一种反铁电材料。
电介质层叠层110可以包括不同电介质材料的多层叠层。电介质层叠层110可以包括三层的叠层，所述叠层包括第一电介质层111、第二电介质层112和第三电介质层113。第三电介质层113可以位于第一电介质层111与第二电介质层112之间。第一电介质层111、第二电介质层112和第三电介质层113可以垂直地布置在第一电极101与第二电极102之间。
在第一电介质层111、第二电介质层112和第三电介质层113中的至少一个可以是铁电材料FE。例如，第三电介质层113可以是铁电材料FE。第一电介质层111和第二电介质层112可以是与第三电介质层113不同的材料。第一电介质层111和第二电介质层112可以是相同的材料或不同的材料。第一电介质层111和第二电介质层112中的至少一个可以是反铁电材料AFE。在图1的该实施例中，第一电介质层111和第二电介质层112都可以是反铁电材料AFE1、AFE2。
第一电介质层111可以包括第一反铁电材料AFE1，并且第二电介质层112可以包括例如第二反铁电材料AFE2。第一反铁电材料AFE1和第二反铁电材料AFE2可以是相同的反铁电材料。可替代地，第一反铁电材料AFE1和第二反铁电材料AFE2可以是不同的反铁电材料。例如，第一反铁电材料AFE1和第二反铁电材料AFE2可以包括例如铪(Hf)和锆(Zr)。第一反铁电材料AFE1和第二反铁电材料AFE2可以由包括铪(Hf)和锆(Zr)的氧化物制成。第一反铁电材料AFE1和第二反铁电材料AFE2可以由第一铪锆氧化物(HfZrO)制成。
用于第一反铁电材料AFE1和第二反铁电材料AFE2的其他合适的材料可以包括PbZrO3、PbHfO3、PbMgWO3、PbZrTiO3、BiNaTiO3、NaNbO3或它们的组合。
第三电介质层113可以包括铁电材料FE。铁电材料FE可以包括例如铪(Hf)和锆(Zr)。铁电材料FE可以由包括铪(Hf)和锆(Zr)的氧化物制成。铁电材料FE可以包括例如第二铪锆氧化物(HfZrO)。
用于铁电材料FE的其他合适的材料可以包括BaTiO3、PbTiO3、BiFeO3、SrTiO3、PbMgNdO3、PbMgNbTiO3、PbZrNbTiO3、PbZrTiO3、KNbO3、LiNbO3、GeTe、LiTaO3、KNaNbO3、BaSrTiO3和它们的组合。
第一反铁电材料AFE1和第二反铁电材料AFE2可以包括第一铪锆氧化物，并且第三电介质层113可以包括例如第二铪锆氧化物。第一铪锆氧化物和第二铪锆氧化物可以具有不同的铪组分比率。第一铪锆氧化物和第二铪锆氧化物可以具有不同的锆组分比率。第一铪锆氧化物和第二铪锆氧化物可以具有不同的铪组分比率和锆组分比率。
图1的半导体器件100的电介质层叠层110可以包括铁电材料与反铁电材料的多层叠层结构。低矫顽场可以通过铁电材料FE来获得，并且无剩余极化(即，零水平的剩余极化)可以通过第一反铁电材料AFE1和第二反铁电材料AFE2来保持。
在图1的实施例中，形成分别与第一电极101和第二电极102直接接触的第一反铁电材料AFE1和第二反铁电材料AFE2使得能在第一电极101与第二电极102之间未施加电压(0V)时获得‘0’的极化。当在第一电极101与第二电极102之间施加的电压逐渐增大时，随着铁电材料FE首先开始切换，可以确保高介电常数。然后，当施加的电压关断时(即，0V)，极化再次变为‘0’(即，无剩余极化)，从而实现了对易失性存储器的操作。
因为一个铁电材料FE位于两个反铁电材料AFE1和AFE2之间，所以电介质层叠层110可以被称为“AFE-FE-AFE叠层”。电介质层叠层110可以具有其电滞回线显示出两种极化特性(AFE类和FE类)的极性-电压特性。电介质层叠层110的电滞回线可以具有非线性直接接触点。在此，非线性直接接触点的极化可以是‘0’。
图2A描述了铁电材料的极性-电压特性。图2B示出了反铁电材料的极性-电压特性。图2C示出了AFE-FE-AFE叠层的极性-电压特性。
参考图2A，铁电材料FE可以在低电压下具有高电容，但是可能存在剩余极化(Pr和-Pr)。
参考图2B，反铁电材料AFE可以没有剩余极化(Pr)，但是可以在低电压下具有低电容。
参考图2C，AFE-FE-AFE叠层可以具有表现出两种极化特性(AFE类和FE类)的极性-电压特性。AFE-FE-AFE叠层的电滞回线可以具有铁电极化(FE类)、反铁电极化(AFE类)和非线性直接接触点。在此，当施加的电压为0V时，非线性直接接触点的极化可以为‘0’。在图2B的反铁电电滞回线中，极化为‘0’的部分可以是线性的。
参考图2C，可以看出，AFE-FE-AFE叠层在低电压下具有高电容，并且具有无剩余极化的电滞回线。
图3示出了根据本发明的另一实施例的半导体器件。
除了电介质层叠层120之外，图2所示的半导体器件200的组成元件可以与图1所示的半导体器件100的组成元件相同。在下文中，关于第一电极和第二电极的描述，将参考图1。半导体器件200可以是存储器的一部分。半导体器件200可以是易失性存储器的一部分。半导体器件200可以是DRAM的一部分。半导体器件200可以包括DRAM电容器。
参考图3，半导体器件200可以包括第一电极101、第二电极102以及在第一电极101与第二电极102之间的电介质层叠层120。
电介质层叠层120可以包括彼此层叠的不同的铪锆氧化物。在此，不同的铪锆氧化物可以具有不同的铪组分比率，可以具有不同的锆组分比率，或者可以具有不同的铪组分比率和锆组分比率。不同的铪锆氧化物可以具有不同的厚度。不同的铪锆氧化物可以具有不同的极化特性。铪锆氧化物可以包括HfxZryO(x>0，y>0，并且x+y＝1)。
根据铪含量(x)与锆含量(y)的比率，铪锆氧化物(HfxZryO)可以具有铁电特性或反铁电特性。铁电铪锆氧化物可以具有约0.46至约0.75的铪含量(x)以及约0.25至约0.54的锆含量(y)。反铁电铪锆氧化物可以具有约0.2至约0.45的铪含量(x)以及约0.55至约0.8的锆含量(y)。
电介质层叠层120可以包括第一铪锆氧化物(HZO1)121、第二铪锆氧化物(HZO2)122以及在第一铪锆氧化物121与第二铪锆氧化物122之间的第三铪锆氧化物(HZO3)123。参考标记HZO1、HZO2和HZO3可以分别表示HfxZryO。
第一铪锆氧化物121和第三铪锆氧化物123可以具有不同的铪组分比率。第一铪锆氧化物121和第三铪锆氧化物123可以具有不同的锆组分比率。第一铪锆氧化物121和第三铪锆氧化物123可以具有不同的铪组分比率和不同的锆组分比率。第一铪锆氧化物121和第二铪锆氧化物122可以具有相同的铪组分比率和相同的锆组分比率。
第一铪锆氧化物121可以包括HfxZryO(x>0，y>0，x＝0.46～0.75，y＝0.25～0.54，x+y＝1)。在HfxZryO中，铪含量(x)和锆含量(y)可以是相同的。在一个示例中，铪含量(x)可以是0.5，并且锆含量(y)可以是0.5。
第二铪锆氧化物122可以包括HfxZryO(x>0，y>0，x＝0.46～0.75，y＝0.25～0.54，x+y＝1)。在第二铪锆氧化物122中，铪含量(x)和锆含量(y)可以是相同的。例如，铪含量(x)与锆含量(y)的比率可以为约1:1。例如，铪含量(x)可以为约0.5，并且锆含量(y)可以为约0.5。
第三铪锆氧化物123可以包括HfxZryO(x>0，y>0，x＝0.2～0.45，y＝0.55～0.8，x+y＝1，并且y>x)。在HfxZryO中，铪含量(x)可以小于锆含量(y)。例如，锆含量(y)可以至少是铪含量(x)的两倍。例如，锆含量(y)与铪含量(x)的比率可以约为2:1。作为示例，铪含量(x)可以为约0.3，并且锆含量(y)可以为约0.7。这样，具有高的锆含量(y)的铪锆氧化物可以被称为‘富锆(Zr)的铪锆氧化物’或‘富氧化锆的铪锆氧化物’。第三铪锆氧化物123可以具有比第一铪锆氧化物121和第二铪锆氧化物122大的锆含量。
铪锆氧化物(HfxZryO)可以基于铪含量(x)和锆含量(y)而具有铁电FE特性或反铁电AFE特性。另外，在铁电FE特性与反铁电AFE特性之间的变化显现处的临界浓度可以基于铪含量(x)和锆含量(y)而不同。
例如，当铪含量(x)和锆含量(y)相同时，Hf0.5Zr0.5O可以具有铁电特性。
当锆含量大于铪含量(即，富锆的HfxZryO)，例如Hf0.3Zr0.7O，它可以具有反铁电AFE特性。
参考图3，具有铁电特性的第三铪锆氧化物123可以被控制为铪含量与锆含量之比为1:1，并且具有反铁电特性的第一铪锆氧化物121和第二铪锆氧化物122可以被控制为锆含量与铪含量之比为锆至少是铪的2倍或更多(例如y/x至少等于2:1)。
随着通过以这种方式控制锆含量与铪含量的组合来形成电介质层123，极化-电压曲线可以在低压下开始切换，并且极化在‘0V’时再次变为‘0’，从而作为易失性存储器来实施操作。
在图1的实施例中，第一电介质层111和第二电介质层112分别与第一电极101和第二电极102直接接触。此外，在图3的实施例中，第一铪锆氧化物121和第二铪锆氧化物122分别与第一电极101和第二电极102直接接触。
图4是用于描述根据本发明的另一实施例的半导体器件的视图。除了界面层331以外，图4的半导体器件300可以具有与图1的半导体器件100相同的组成元件。在下文中，关于第一电极和第二电极的详细说明，可以参考图1及其描述。半导体器件300可以是存储器的一部分。半导体器件300可以是易失性存储器的一部分。半导体器件300可以是DRAM的一部分。半导体器件300可以包括DRAM电容器。
参考图4，半导体器件300可以包括第一电极101、第二电极102和电介质层叠层320，该电介质层叠层320设置在第一电极101与第二电极102之间。半导体器件300还可以包括设置在第二电极102与电介质层叠层320之间的界面层331。
电介质层叠层320可以包括不同电介质材料的多层叠层。电介质层叠层320可以具有三层的叠层，所述叠层包括第一反铁电层321、第二反铁电层322和铁电层323。铁电层323可以位于第一反铁电层321与第二反铁电层322之间。
第一反铁电层321和第二反铁电层322可以由相同的反铁电材料或不同的反铁电材料制成。第一反铁电层321和第二反铁电层322可以包括例如铪(Hf)和锆(Zr)。第一反铁电层321和第二反铁电层322可以由包括铪(Hf)和锆(Zr)的氧化物制成。第一反铁电层321和第二反铁电层322可以包括富锆的铪锆氧化物(富Zr的HfZrO)。第一反铁电层321和第二反铁电层322可以包括锆含量与铪含量之比为2:1的富锆的铪锆氧化物(富Zr的HfZrO)。用于第一反铁电层321和第二反铁电层322的其他合适的材料可以包括PbZrO3、PbHfO3、PbMgWO3、PbZrTiO3、BiNaTiO3、NaNbO3及它们的组合。
铁电层323可以包括例如铪(Hf)和锆(Zr)。铁电层323可以由包括铪(Hf)和锆(Zr)的氧化物制成。铁电层323可以包括锆含量与铪含量之比为1:1的铪锆氧化物(HfZrO)。用于铁电层323的其他合适的材料可以包括BaTiO3、PbTiO3、BiFeO3、SrTiO3、PbMgNdO3、PbMgNbTiO3、PbZrNbTiO3、PbZrTiO3、KNbO3、LiNbO3、GeTe、LiTaO3、KNaNbO3、BaSrTiO3、它们的组合。
界面层331可以用于抑制电介质层叠层320的泄漏电流。在形成第二电极102时，界面层331可以用于保护电介质层叠层320。界面层331可以包括在形成第二电极102时先于电介质层叠层320被还原的材料。界面层331可以用作泄漏电流阻挡，其具有大的有效功函数(eWF)和大的导带偏移(CBO)。此外，界面层331可以不增大电介质层叠层320的等效氧化物膜厚度Tox。界面层331可以用作第二电极102的一部分。
界面层331可以是具有大的电负性的材料。界面层331可以具有比电介质层叠层320大的鲍林电负性(Pauling electronegativity)。界面层331可以包括其鲍林电负性(以下简称为‘电负性’)比第一反铁电层321和第二反铁电层322以及铁电层323大的材料。界面层331可以具有足够大的电负性，使得其几乎不被氧化并且易于被还原。因此，界面层331可以代替电介质层叠层320而损失氧，因此界面层331可以防止电介质层叠层320的氧损失。
界面层331可以包括具有大的电负性的原子，例如，金属原子、硅原子或锗原子。界面层331可以包括例如钛(Ti)、钽(Ta)、铝(Al)、锡(Sn)、钼(Mo)、钌(Ru)、铱(Ir)、铌(Nb)、锗(Ge)、硅(Si)、镍(Ni)或它们的组合。
界面层331可以包括例如氧化钛、氧化钽、氧化铌、氧化铝、氧化硅(SiO2)、氧化锡、氧化锗、二氧化钼、三氧化钼、氧化铱、氧化钌、氧化镍或它们的组合。根据本发明的另一实施例，界面层331可以包括钼与氮化钼的叠层(Mo/MoN)或钨与氮化钨的叠层(W/WN)。
图5是描述根据本发明的另一实施例的半导体器件301的视图。除了附加界面层332之外，图5的半导体器件301的组成元件可以与图4所示的半导体器件300的那些相同。半导体器件301可以是存储器的一部分。半导体器件301可以是易失性存储器的一部分。半导体器件301可以是DRAM的一部分。半导体器件301可以包括DRAM电容器。
参考图5，半导体器件301可以包括：第一电极101；第二电极102；电介质层叠层320，其设置在第一电极101与第二电极102之间；以及界面层331，其在第二电极102与电介质层叠层320之间。半导体器件301还可以包括附加界面层332，其设置在第一电极101与电介质层叠层320之间。
电介质层叠层320可以包括不同电介质材料的多层叠层。电介质层叠层320可以包括三层的叠层，所述叠层包括第一反铁电层321、第二反铁电层322和铁电层323。铁电层323可以位于第一反铁电层321与第二反铁电层322之间。
第一反铁电层321和第二反铁电层322可以是相同的反铁电材料或不同的反铁电材料。第一反铁电层321和第二反铁电层322可以包括例如铪(Hf)和锆(Zr)。第一反铁电层321和第二反铁电层322可以是包括铪(Hf)和锆(Zr)的氧化物。第一反铁电层321和第二反铁电层322可以包括富锆的铪锆氧化物(富Zr的HfZrO)。第一反铁电层321和第二反铁电层322可以包括锆含量与铪含量之比约为2:1的富锆的铪锆氧化物(富Zr的HfZrO)。用于第一反铁电层321和第二反铁电层322的其他合适的材料可以包括PbZrO3、PbHfO3、PbMgWO3、PbZrTiO3、BiNaTiO3、NaNbO3以及它们的组合。
铁电层323可以包括例如铪(Hf)和锆(Zr)。铁电层323可以由包括铪(Hf)和锆(Zr)的氧化物制成。铁电层323可以包括锆含量与铪含量之比约为1:1的铪锆氧化物(HfZrO)。用于铁电层323的其他合适的材料可以包括BaTiO3、PbTiO3、BiFeO3、SrTiO3、PbMgNdO3、PbMgNbTiO3、PbZrNbTiO3、PbZrTiO3、KNbO3、LiNbO3、GeTe、LiTaO3、KNaNbO3、BaSrTiO3及它们的组合。
界面层331和附加界面层332可以用于抑制电介质层叠层320的泄漏电流。在形成第二电极102时，界面层331可以用于保护电介质层叠层320。界面层331可以包括在形成第二电极102时先于电介质层叠层320被还原的材料。界面层331和附加界面层332可以用作泄漏电流阻挡，其具有大的有效功函数(eWF)和大的导带偏移(CBO)。此外，界面层331和附加界面层332可以不增大电介质层叠层320的等效氧化物膜厚度Tox。界面层331可以用作第二电极102的一部分。
界面层331和附加界面层332可以是相同的材料。界面层331和附加界面层332可以具有相同的厚度。界面层331和附加界面层332可以比第一反铁电层321和第二反铁电层322以及铁电层323薄。
附加界面层332可以是具有大的电负性的材料。附加界面层332可以具有比电介质层叠层320大的鲍林电负性。附加界面层332可以包括其鲍林电负性(以下简称为‘电负性’)比第一反铁电层321和第二反铁电层322以及铁电层323大的材料。附加界面层332可以具有足够大的电负性，使得其几乎不被氧化并易于被还原。
界面层331和附加界面层332可以包括具有大的电负性的原子，诸如金属原子、硅原子或锗原子。界面层331可以包括例如钛(Ti)、钽(Ta)、铝(Al)、锡(Sn)、钼(Mo)、钌(Ru)、铱(Ir)、铌(Nb)、锗(Ge)、硅(Si)、镍(Ni)或它们的组合。
界面层331和附加界面层332可以包括氧化钛、氧化钽、氧化铌、氧化铝、氧化硅(SiO2)、氧化锡、氧化锗、二氧化钼、三氧化钼、氧化铱、氧化钌、氧化镍或它们的组合。根据本发明的另一实施例，界面层331可以包括钼与氮化钼的叠层(Mo/MoN)或钨与氮化钨的叠层(W/WN)。
图6示出了根据本发明的另一实施例的半导体器件400。图6的半导体器件400可以类似于图1的半导体器件100。半导体器件400可以是存储器的一部分。半导体器件400可以是易失性存储器的一部分。半导体器件400可以是DRAM的一部分。半导体器件400可以包括DRAM电容器。
参考图6，半导体器件400可以包括第一电极101、第二电极102以及在第一电极101与第二电极102之间的电介质层叠层420。以下，关于第一电极101和第二电极102的详细描述，可以参考图1及其描述。
电介质层叠层420可以包括至少一个反铁电层和至少一个铁电层。电介质层叠层420可以包括第一叠层420A和第二叠层420B。电介质层叠层420还可以包括高带隙层424，该高带隙层424设置在第一叠层420A与第二叠层420B之间。
叠层420A可以包括不同电介质材料的多层叠层。叠层420A可以包括三层的叠层，其包括第一反铁电层421、第二反铁电层422和铁电层423。铁电层423可以位于第一反铁电层421与第二反铁电层422之间。第一反铁电层421和第二反铁电层422可以是相同的反铁电材料或不同的反铁电材料。第一反铁电层421和第二反铁电层422可以包括例如铪(Hf)和锆(Zr)。第一反铁电层421和第二反铁电层422可以由包括铪(Hf)和锆(Zr)的氧化物制成。第一反铁电层421和第二反铁电层422可以包括富锆的铪锆氧化物(富Zr的HfZrO)。第一反铁电层421和第二反铁电层422可以包括锆含量与铪含量约为2:1的富锆的铪锆氧化物(富Zr的HfZrO)。用于第一反铁电层421和第二反铁电层422的其他合适的材料可以包括PbZrO3、PbHfO3、PbMgWO3、PbZrTiO3、BiNaTiO3、NaNbO3以及它们的组合。铁电层423可以包括例如铪(Hf)和锆(Zr)。铁电层423可以由包括铪(Hf)和锆(Zr)的氧化物制成。铁电层423可以包括锆含量与铪含量之比约为1:1的铪锆氧化物(HfZrO)。用于铁电层423的其他合适的材料可以包括BaTiO3、PbTiO3、BiFeO3、SrTiO3、PbMgNdO3、PbMgNbTiO3、PbZrNbTiO3、PbZrTiO3、KNbO3、LiNbO3、GeTe、LiTaO3、KNaNbO3、BaSrTiO3及它们的组合。
第二叠层420B可以包括不同电介质材料的多层叠层。第二叠层420B可以包括三层的叠层，所述叠层包括第一反铁电层421′、第二反铁电层422′和铁电层423′。铁电层423′可以位于第一反铁电层421′与第二反铁电层422′之间。第一反铁电层421′和第二反铁电层422′可以是相同的反铁电材料或不同的反铁电材料。第一反铁电层421′和第二反铁电层422′可以包括例如铪(Hf)和锆(Zr)。第一反铁电层421′和第二反铁电层422′可以由包括铪(Hf)和锆(Zr)的氧化物制成。第一反铁电层421′和第二反铁电层422′可以包括富锆的铪锆氧化物(富Zr的HfZrO)。第一反铁电层421′和第二反铁电层422′可以包括锆含量与铪含量约为2:1的富锆的铪锆氧化物(富Zr的HfZrO)。用于第一反铁电层421′和第二反铁电层422′的其他合适的材料可以包括PbZrO3、PbHfO3、PbMgWO3、PbZrTiO3、BiNaTiO3或NaNbO3。铁电层423′可以包括例如铪(Hf)和锆(Zr)。铁电层423′可以由包括铪(Hf)和锆(Zr)的氧化物制成。铁电层423′可以包括锆含量与铪含量约为1:1的铪锆氧化物(HfZrO)。用于铁电层423′的其他合适的材料可以包括BaTiO3、PbTiO3、BiFeO3、SrTiO3、PbMgNdO3、PbMgNbTiO3、PbZrNbTiO3、PbZrTiO3、KNbO3、LiNbO3、GeTe、LiTaO3、KNaNbO3、BaSrTiO3以及它们的组合。
第一叠层420A的高度(厚度)和第二叠层420B的高度(厚度)可以相同或不同。第一叠层420A和第二叠层420B可以具有相同的结构。
在该实施例中，第一叠层420A和第二叠层420B可以各自具有包括两个反铁电层和一个铁电层的三层叠层结构。第一叠层420A的第一反铁电层421和第二叠层420B的第一反铁电层421′可以由相同的反铁电材料或不同的反铁电材料制成。第一叠层420A的第二反铁电层422和第二叠层420B的第二反铁电层422′可以由相同的反铁电材料或不同的反铁电材料制成。第一叠层420A的铁电层423和第二叠层420B的铁电层423′可以由相同的铁电材料或不同的铁电材料制成。
第一反铁电层421和421′以及第二反铁电层422和422′可以包括富锆的铪锆氧化物(富Zr的HfZrO)。第一反铁电层421和421′以及第二反铁电层422和422′可以包括锆含量与铪含量之比约为2:1的富锆的铪锆氧化物(富Zr的HfZrO)。用于第一反铁电层421和421′以及第二反铁电层422和422′的其他合适的材料可以包括PbZrO3、PbHfO3、PbMgWO3、PbZrTiO3、BiNaTiO3、NaNbO3以及它们的组合。铁电层423和423′可以包括锆含量与铪含量之比约1:1的铪锆氧化物(HfZrO)。用于铁电层423和423′的其他合适的材料可以包括BaTiO3、PbTiO3、BiFeO3、SrTiO3、PbMgNdO3、PbMgNbTiO3、PbZrNbTiO3、PbZrTiO3、KNbO3、LiNbO3、GeTe、LiTaO3、KNaNbO3、BaSrTiO3及它们的组合。
高带隙层424可以用来防止电介质层叠层420的泄漏电流。高带隙层424可以包括高带隙能材料。高带隙层424可以具有约8.8eV至约10.6eV的带隙能。高带隙层424可以包括带隙能比第一叠层420A和第二叠层420B高的材料。高带隙层424可以包括带隙能比第一反铁电层421和421′、第二反铁电层422和422′以及铁电层423和423′高的材料。高带隙层424可以包括与第一叠层420A和第二叠层420B不同的材料。高带隙层424可以包括高k材料，但是可以具有比第一叠层420A和第二叠层420B低的介电常数。高带隙层424可以具有比氧化硅和氮化硅高的介电常数。高带隙层424可以包括氧化铝或氧化铍。高带隙层424可以比第一叠层420A和第二叠层420B薄。由于与第一叠层420A和第二叠层420B的介电常数相比，高带隙层424具有相对低的介电常数，因此高带隙层424可以被形成得非常薄以增大电容。
图7示出了根据本发明的另一实施例的半导体器件401。图7的半导体器件401可以类似于图6的半导体器件400。半导体器件401可以是存储器的一部分。半导体器件401可以是易失性存储器的一部分。半导体器件401可以是DRAM的一部分。半导体器件401可以包括DRAM电容器。
参考图7，半导体器件401可以包括第一电极101、第二电极102以及在第一电极101与第二电极102之间的电介质层叠层420′。下文中，对于第一电极101和第二电极102的详细描述，可以参考图1及其描述。
电介质层叠层420′可以包括至少一个反铁电层和至少一个铁电层。电介质层叠层420′可以包括至少一个三层叠层TL和至少一个高带隙层HBG。可以通过将三层叠层TL与高带隙层HBG交替地层叠至少两次或更多次来形成电介质层叠层420′。因此，电介质层叠层420′可以是包括多个交替的三层叠层TL与高带隙层HBG的叠层。在三层叠层TL之中的底部的三层叠层TL可以直接接触第一电极101，并且在三层叠层TL之中的顶部的三层叠层TL可以直接接触第二电极102。高带隙层HBG可以不与第一电极101和第二电极102直接接触。根据本发明的另一实施例，可以在顶部的三层叠层TL与第二电极102之间加入高带隙层HBG。
三层叠层TL可以对应于图6的第一叠层420A或第二叠层420B。三层叠层TL可以具有其中铁电层位于反铁电层之间的结构。高带隙层HBG可以对应于图6的高带隙层424。
三层叠层TL可以包括第一反铁电层AFEL1、第二反铁电层AFEL2和设置在第一反铁电层AFEL1与第二反铁电层AFEL2之间的铁电层FEL。第一反铁电层AFEL1和第二反铁电层AFEL2可以由相同的反铁电材料或不同的反铁电材料制成。第一反铁电层AFEL1和第二反铁电层AFEL2可以包括例如铪(Hf)和锆(Zr)。第一反铁电层AFEL1和第二反铁电层AFEL2可以由包括铪(Hf)和锆(Zr)的氧化物制成。第一反铁电层AFEL1和第二反铁电层AFEL2可以包括富锆的铪锆氧化物(富Zr的HfZrO)。第一反铁电层AFEL1和第二反铁电层AFEL2可以包括锆含量与铪含量之比约为2:1的富锆的铪锆氧化物(富Zr的HfZrO)。根据本发明的另一实施例，第一反铁电层AFEL1和第二反铁电层AFEL2可以由其他合适的材料制成，所述其他合适的材料包括PbZrO3、PbHfO3、PbMgWO3、PbZrTiO3、BiNaTiO3、NaNbO3及它们的组合。铁电层FEL可以包括例如铪(Hf)和锆(Zr)。铁电层FEL可以由包括铪(Hf)和锆(Zr)的氧化物制成。铁电层FEL可以包括锆含量与铪含量之比约为1:1的铪锆氧化物(HfZrO)。根据本发明的另一实施例，铁电层FEL可以由其他合适的材料制成，所述其他合适的材料包括BaTiO3、PbTiO3、BiFeO3、SrTiO3、PbMgNdO3、PbMgNbTiO3、PbZrNbTiO3、PbZrTiO3、KNbO3、LiNbO3、GeTe、LiTaO3、KNaNbO3、BaSrTiO3及它们的组合。
高带隙层HBG可以用来防止电介质层叠层420′的泄漏电流。高带隙层HBG可以包括高带隙能材料。高带隙层HBG可以具有约8.8eV至约10.6eV的带隙能。高带隙层HBG可以包括具有比三层叠层TL高的带隙能的材料。高带隙层HBG可以包括带隙能比第一反铁电层AFEL1和第二反铁电层AFEL2以及铁电层FEL高的材料。高带隙层HBG可以包括与三层叠层TL不同的材料。高带隙层HBG可以包括高k材料，但是可以具有比三层叠层TL低的介电常数。高带隙层HBG可以具有比氧化硅和氮化硅高的介电常数。高带隙层HBG可以包括氧化铝或氧化铍。高带隙层HBG可以比三层叠层TL薄。由于高带隙层HBG相比三层叠层TL具有相对低的介电常数，因此高带隙层HBG可以被形成得非常薄以增大电容。
图8A和图8B示出了根据本发明的其他实施例的半导体器件。图8A的半导体器件402和图8B的半导体器件403可以类似于图6的半导体器件400。半导体器件402和403中的每一个可以是存储器的一部分。半导体器件402和403中的每一个可以是易失性存储器的一部分。半导体器件402和403中的每一个可以是DRAM的一部分。半导体器件402和403中的每一个可以包括DRAM电容器。
参考图8A，半导体器件402可以包括：第一电极101；第二电极102；电介质层叠层420，其在第一电极101与第二电极102之间；以及界面层431，其在第二电极102与电介质层叠层420之间。
电介质层叠层420可以包括第一叠层420A、第二叠层420B以及高带隙层424，该高带隙层424设置在第一叠层420A与第二叠层420B之间。第一叠层420A可以包括第一反铁电层421、第二反铁电层422以及铁电层423，该铁电层423设置在第一反铁电层421与第二反铁电层422之间。第二叠层420B可以包括第一反铁电层421′、第二反铁电层422′以及铁电层423′，该铁电层423′设置在第一反铁电层421′与第二反铁电层422′之间。
在下文中，将参考本发明的上述实施例来描述对于第一电极101、第二电极102和电介质层叠层420的详细说明。
界面层431可以对应于图4的界面层331。
界面层431可以位于第二叠层420B与第二电极102之间。界面层431可以是具有大的电负性的材料。界面层431可以具有比电介质层叠层420高的鲍林电负性。界面层431可以包括电负性比第一反铁电层421和421′、第二反铁电层422和422′以及铁电层423和423′大的材料。因此，界面层431可以防止电介质层叠层420的氧损失。
界面层431可以包括具有大的电负性的原子，诸如金属原子、硅原子或锗原子。界面层431可以包括例如钛(Ti)、钽(Ta)、铝(Al)、锡(Sn)、钼(Mo)、钌(Ru)、铱(Ir)、铌(Nb)、锗(Ge)、硅(Si)、镍(Ni)或它们的组合。
界面层431可以包括氧化钛、氧化钽、氧化铌、氧化铝、氧化硅(SiO2)、氧化锡、氧化锗、二氧化钼、三氧化钼、氧化铱、氧化钌、氧化镍或它们的组合。根据本发明的另一实施例，界面层431可以包括钼与氮化钼的叠层(Mo/MoN)或者钨与氮化钨的叠层(W/WN)。
除了附加界面层432之外，图8B的半导体器件403可以具有与图8A的半导体器件402的那些相同的组成元件。
半导体器件403可以包括：第一电极101；第二电极102；电介质层叠层420，其设置在第一电极101与第二电极102之间；界面层431，其在第二电极102与电介质层叠层420之间；以及附加界面层432，其设置在第一电极101与电介质层叠层420之间。
附加界面层432和界面层431可以用于抑制电介质层叠层420的泄漏电流。在形成第二电极102时，界面层431可以用于保护电介质层叠层420。界面层431可以包括在形成第二电极102时先于电介质层叠层420被还原的材料。界面层431和附加界面层432可以用作大的泄漏电流阻挡，其具有大的有效功函数(eWF)和大的导带偏移(CBO)。此外，界面层431和附加界面层432可以不增大电介质层叠层420的等效氧化物膜厚度Tox。界面层431可以用作第二电极102的一部分。
界面层431和附加界面层432可以由相同的材料制成。界面层431和附加界面层432可以具有相同的厚度。界面层431和附加界面层432可以比第一反铁电层421和第二反铁电层422以及铁电层423薄。
附加界面层432可以是具有大的电负性的材料。附加界面层432可以具有比电介质层叠层420大的鲍林电负性。附加界面层432可以包括电负性比第一反铁电层421和421′、第二反铁电层422和422′以及铁电层423和423′大的材料。
附加界面层432可以包括具有大的电负性的原子，诸如金属原子、硅原子或锗原子。界面层331可以包括例如钛(Ti)、钽(Ta)、铝(Al)、锡(Sn)、钼(Mo)、钌(Ru)、铱(Ir)、铌(Nb)、锗(Ge)、硅(Si)、镍(Ni)或它们的组合。
附加界面层432可以包括氧化钛、氧化钽、氧化铌、氧化铝、氧化硅(SiO2)、氧化锡、氧化锗、二氧化钼、三氧化钼、氧化铱、氧化钌、氧化镍或它们的组合。
根据本发明的另一实施例，半导体器件402和403的电介质层叠层420可以被替换为与图7的电介质层叠层420′相对应的交替叠层。
图9A至图9C是示出存储单元的视图。图9B是沿着图9A中的线A-A′截取的截面图。图9C是沿着图9A中的线B-B′截取的截面图。
存储单元500可以包括单元晶体管，该单元晶体管包括掩埋字线508、位线514和电容器600。电容器600可以包括电介质层叠层，并且该电介质层叠层可以包括本发明上述实施例的电介质层叠层之中的一种。
现在将详细描述存储单元500。
可以在衬底501之上形成隔离层503和有源区504。可以由隔离层503限定多个有源区504。衬底501可以是适合于半导体加工的材料。衬底501可以包括半导体衬底。衬底501可以由含硅材料形成。衬底501可以包括例如硅、单晶硅、多晶硅、非晶硅、锗硅、单晶锗硅、多晶锗硅、掺杂碳的硅、它们的组合或它们的多层。衬底501也可以包括其他半导体材料，诸如锗。衬底501可以包括III/V族半导体衬底，例如化合物半导体衬底，诸如GaAs。衬底501可以包括绝缘体上硅(SOI)衬底。隔离层503可以通过浅沟槽隔离(STI)工艺形成在隔离沟槽502中。
可以在衬底501中形成字线沟槽506。字线沟槽506可以被称为栅极沟槽。可以在字线沟槽506的表面上形成栅极电介质层507。可以在栅极电介质层507上方形成部分地填充字线沟槽506的掩埋字线508。掩埋字线508可以被称为掩埋栅电极。可以在掩埋字线508上方形成字线覆盖层509。掩埋字线508的顶表面可以位于比衬底501的表面低的水平处。掩埋字线508可以由低电阻的金属材料制成。掩埋字线508可以由其中顺序地层叠有氮化钛与钨的叠层制成。根据本发明的另一实施例，掩埋字线508可以仅由氮化钛(仅TiN)形成。
可以在衬底501中形成第一杂质区域510和第二杂质区域511。第一杂质区域510和第二杂质区域511可以通过字线沟槽506彼此间隔开。第一杂质区域510和第二杂质区域511可以被称为第一源极/漏极区和第二源极/漏极区。第一杂质区域510和第二杂质区域511可以包括诸如砷(As)或磷(P)的N型杂质。因此，掩埋字线508以及第一杂质区域510和第二杂质区域511可以变成单元晶体管。单元晶体管可以通过掩埋字线508改善短沟道效应。
可以在衬底501上方形成位线接触插塞513。位线接触插塞513可以耦接到第一杂质区域510。位线接触插塞513可以位于位线接触孔512中。可以利用硬掩模层505来形成位线接触孔512。可以在衬底501上方形成硬掩模层505。位线接触孔512可以暴露出第一杂质区域510。位线接触插塞513的底表面可以低于衬底501的顶表面。位线接触插塞513可以由例如多晶硅或金属材料形成。位线接触插塞513的一部分可以具有比位线接触孔512的直径小的线宽。位线514可以形成在位线接触插塞513上方。位线硬掩模515可以形成在位线514上方。位线514与位线硬掩模515的叠层结构可以被称为位线结构BL。位线514可以具有在与掩埋字线508交叉的方向上延伸的线形。位线514的一部分可以耦接到位线接触插塞513。位线514可以包括金属材料。位线硬掩模515可以包括电介质材料。
位线间隔件516可以形成在位线结构BL的侧壁上。位线间隔件516的底部部分可以延伸以形成在位线接触插塞513的两侧。位线间隔件516可以包括例如氧化硅、氮化硅或它们的组合。根据本发明的另一实施例，位线间隔件516可以包括气隙。例如，它可以是NAN(氮化物-气隙-氮化物)结构，其中气隙位于氮化硅之间。
储存节点接触插塞SNC可以形成在相邻的位线结构BL之间。储存节点接触插塞SNC可以形成在储存节点接触孔518中。储存节点接触插塞SNC可以耦接到第二杂质区域511。储存节点接触插塞SNC可以包括下部插塞519和上部插塞521。储存节点接触插塞SNC还可以包括设置在下部插塞519与上部插塞521之间的欧姆接触层520。欧姆接触层520可以包括金属硅化物。上部插塞521可以包括金属材料，而下部插塞519可以包括含硅材料。
从平行于位线结构BL的方向的角度来看，可以在相邻的储存节点接触插塞SNC之间形成插塞隔离层517。插塞隔离层517可以形成在相邻的位线结构BL之间，并且可以与硬掩模层505一起提供储存节点接触孔518。
电容器600可以耦接到储存节点接触插塞SNC。
图10A至图10F是示出存储单元的电容器600的应用示例的视图。在下文中，下电极601、601P和601L可以对应于本发明上述实施例的第一电极101，并且上电极602可以对应于第二电极102。
参考图10A，电容器611可以包括下电极601、电介质层叠层603和上电极602。下电极601可以具有圆筒状(cylindrical shape)。电介质层叠层603可以对应于上述实施例的电介质层叠层之中的一种。因此，电介质层叠层603可以包括第一反铁电层、第二反铁电层以及设置在第一反铁电层与第二反铁电层之间的铁电层。电介质层叠层603可以包括例如两个富锆的铪锆氧化物层和一个铪锆氧化物层。两个富锆的铪锆氧化物层可以包括锆含量与铪含量之比约为2:1的富锆的铪锆氧化物(富Zr的HfZrO)。一个铪锆氧化物层可以包括锆含量与铪含量之比约为1:1的铪锆氧化物。
在下文中，将省略对于图10B至图10F中的与图10A的实施例重合的部分的详细描述。
参考图10B，电容器612可以包括下电极601、电介质层叠层603和上电极602，三者被形成为圆筒状。电容器612还可以包括支撑件600S。支撑件600S可以是支撑下电极601的外壁的结构。支撑件600S可以包括例如氮化硅。根据本发明的另一实施例，由多个支撑件600S形成的多级支撑件可以支撑下电极601。例如，多级支撑件可以是由下级支撑件和上级支撑件形成的两级支撑件结构。此外，多级支撑件可以是由下级支持件、中级支持件和上级支持件形成的三级支持件结构。
参考图10C和图10D，电容器613和电容器614可以包括下电极601P、电介质层叠层603和上电极602，其中下电极具有柱状。图10D中的电容器614还可以包括支撑件600S。
参考图10E和图10F，电容器615和电容器616可以包括下电极601L、电介质层叠层603和上电极602，其中下部电极具有柱状(图10E)或混合的柱-筒状(hybrid pillar-cylinder shape)(图10F)。图10F的电容器616还可以包括支撑件600S。下电极601L可以是其中合并了柱状和圆筒状的混合结构。更具体地，下电极601L可以具有柱状的下部和圆筒状的上部。这种柱状与圆筒状的混合结构可以简单地称为混合的柱-筒状。在一个实施例中，支撑件600S可以与下电极601L的柱状接触。
根据本发明上述实施例的电介质层叠层可以应用于DRAM的外围电路。例如，DRAM可以包括：包括存储单元(图9A中的500)的存储单元区域和包括外围晶体管的外围电路区域。外围晶体管的栅极电介质层可以包括本发明上述实施例的电介质层叠层之中的一种。例如，外围晶体管的栅极电介质层可以包括第一反铁电层、第二反铁电层以及在第一反铁电层与第二反铁电层之间的铁电层。外围晶体管的栅极电介质层可以包括两个富锆的铪锆氧化物层和一个铪锆氧化物层。两个富锆的铪锆氧化物层可以包括锆含量与铪含量之比约为2:1的富锆的铪锆氧化物(富Zr的HfZrO)。一个铪锆氧化物层可以包括锆含量与铪含量之比约为1:1的铪锆氧化物。
图11是示出根据本发明另一实施例的半导体器件的截面图。
参考图11，半导体器件700可以包括晶体管。半导体器件700可以包括半导体衬底701、栅极电介质层710、栅电极720、源极区740和漏极区750。可以在半导体衬底701上方形成栅极电介质层710，并且可以在栅极电介质层710上方形成栅电极720。可以在半导体衬底701中形成源极区740和漏极区750。
栅极电介质层710可以包括根据本发明上述实施例的电介质层叠层之中的一种。在该实施例中，栅极电介质层710可以是三层的叠层，所述叠层包括第一反铁电层711、第二反铁电层712以及铁电层713，所述铁电层713设置在第一反铁电层711与第二反铁电层712之间。第一反铁电层711和第二反铁电层712可以由相同的反铁电材料或不同的反铁电材料制成。第一反铁电层711和第二反铁电层712可以包括例如铪(Hf)和锆(Zr)。第一反铁电层711和第二反铁电层712可以由包括铪(Hf)和锆(Zr)的氧化物制成。第一反铁电层711和第二反铁电层712可以包括富锆的铪锆氧化物(富Zr的HfZrO)。第一反铁电层711和第二反铁电层712可以包括锆含量与铪含量约为2:1的富锆的铪锆氧化物(富Zr的HfZrO)。用于第一反铁电层711和第二反铁电层712的其他合适的材料可以包括PbZrO3、PbHfO3、PbMgWO3、PbZrTiO3、BiNaTiO3、NaNbO3以及它们的组合。铁电层713可以包括例如铪(Hf)和锆(Zr)。铁电层713可以由包括铪(Hf)和锆(Zr)的氧化物制成。铁电层713可以包括锆含量与铪含量之比约为1:1的铪锆氧化物(HfZrO)。用于铁电层713的其他合适的材料可以包括BaTiO3、PbTiO3、BiFeO3、SrTiO3、PbMgNdO3、PbMgNbTiO3、PbZrNbTiO3、PbZrTiO3、KNbO3、LiNbO3、GeTe、LiTaO3、KNaNbO3、BaSrTiO3及它们的组合。
栅电极720可以是金属栅电极，其包括金属基材料。栅电极720可以包括例如钨、铝、氮化钨、氮化钛、钛或它们的组合。
源极区740和漏极区750可以包括相同导电类型的杂质。源极区740和漏极区750可以包括N型杂质或P型杂质。N型杂质可以包括例如磷或砷，并且P型杂质可以包括硼或铟。
根据本发明的另一实施例，可以在栅极电介质层710与半导体衬底701之间进一步形成薄的界面层。该薄的界面层可以包括例如氧化硅或氮氧化硅。
根据本发明的另一实施例，栅极电介质层710可以应用于鳍形FET的栅极电介质层。
根据本发明的上述实施例的电介质层叠层可以应用于金属-绝缘体-金属(MIM)电容器。例如，MIM电容器可以包括第一金属电极、第二金属电极以及形成在第一金属电极与第二金属电极之间的电介质层叠层。MIM电容器的电介质层叠层可以包括本发明上述实施例的电介质层叠层之中的一种。例如，电介质层叠层可以包括第一反铁电层、第二反铁电层以及设置在第一反铁电层与第二反铁电层之间的铁电层。
根据本发明上述实施例的电介质层叠层可以应用于嵌入式DRAM。例如，嵌入式DRAM可以包括逻辑电路和电容器，并且嵌入式DRAM的电容器可以包括下电极、电介质层叠层和上电极。嵌入式DRAM的电容器的电介质层叠层可以包括本发明上述实施例的电介质层叠层之中的一种。例如，该电介质层叠层可以包括第一反铁电层、第二反铁电层以及设置在第一反铁电层与第二反铁电层之间的铁电层。
根据本发明上述实施例的电介质层叠层可以应用于3D NAND(三维NAND)。例如，3DNAND可以包括电介质层叠层，该电介质层叠层包括：柱型沟道层；字线，其围绕柱型沟道层；以及隧穿电介质层，其在柱型沟道层与字线之间。至少3D NAND的电介质层叠层中的隧道电介质层可以包括本发明上述实施例的第一反铁电层、第二反铁电层和铁电层之中的至少一种。
根据本发明的实施例，可以通过控制铁电材料与反铁电材料之间的组成比率来控制电介质层叠层的切换电压、电容和极化。因此，可以实现易失性存储器。
尽管已经针对特定实施例描述了本发明，但是对本领域技术人员而言显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (29)

1.一种半导体器件，包括：
第一电极；
第二电极；以及
电介质层叠层，其位于所述第一电极与所述第二电极之间，该电介质层叠层包括第一反铁电层、第二反铁电层以及设置在所述第一反铁电层与所述第二反铁电层之间的铁电层。
2.根据权利要求1所述的半导体器件，其中，所述第一反铁电层、所述铁电层和所述第二反铁电层垂直地布置在所述第一电极与所述第二电极之间。
3.根据权利要求1所述的半导体器件，其中，所述第一反铁电层和所述第二反铁电层包括相同的反铁电材料或不同的反铁电材料。
4.根据权利要求1所述的半导体器件，其中，所述第一反铁电层、所述第二反铁电层和所述铁电层包括含有铪、锆和氧的氧化物。
5.根据权利要求1所述的半导体器件，其中，所述第一反铁电层和所述第二反铁电层包括反铁电铪锆氧化物，并且所述铁电层包括铁电铪锆氧化物。
6.根据权利要求1所述的半导体器件，其中，所述第一反铁电层和所述第二反铁电层包括锆含量大于铪含量的铪锆氧化物。
7.根据权利要求1所述的半导体器件，其中，所述铁电层包括其铪含量与锆含量相同的铪锆氧化物。
8.根据权利要求1所述的半导体器件，其中，所述第一反铁电层、所述第二反铁电层和所述铁电层中的每个包括铪锆氧化物，并且
所述第一反铁电层和所述第二反铁电层的锆含量至少是铪含量的两倍，以及
所述铁电层的铪含量与锆含量之比为1:1。
9.根据权利要求1所述的半导体器件，其中，所述第一反铁电层和所述第二反铁电层包括PbZrO3、PbHfO3、PbMgWO3、PbZrTiO3、BiNaTiO3或NaNbO3。
10.根据权利要求1所述的半导体器件，其中，所述铁电层包括BaTiO3、PbTiO3、BiFeO3、SrTiO3、PbMgNdO3、PbMgNbTiO3、PbZrNbTiO3、PbZrTiO3、KNbO3、LiNbO3、GeTe、LiTaO3、KNaNbO3或BaSrTiO3。
11.根据权利要求1所述的半导体器件，还包括：
界面层，其设置在所述电介质层叠层与所述第二电极之间；以及
附加界面层，其设置在所述第一电极与所述电介质层叠层之间。
12.根据权利要求11所述的半导体器件，其中，所述界面层包括先于所述电介质层叠层被还原的材料。
13.根据权利要求11所述的半导体器件，其中，所述界面层和所述附加界面层包括电负性比所述第一反铁电层和所述第二反铁电层以及所述铁电层大的材料。
14.根据权利要求11所述的半导体器件，其中，所述界面层和所述附加界面层包括氧化钛、氧化钽、氧化铌或氧化锡。
15.一种半导体器件，包括：
第一电极；
第二电极；以及
交替叠层，其位于所述第一电极与所述第二电极之间，所述交替叠层包括交替层叠的多个电介质层叠层与多个泄漏阻挡层，
其中，所述多个电介质层叠层中的每个包括第一反铁电层、第二反铁电层以及设置在所述第一反铁电层与所述第二反铁电层之间的铁电层。
16.根据权利要求15所述的半导体器件，其中，所述第一反铁电层、所述铁电层和所述第二反铁电层垂直地布置在所述第一电极与所述第二电极之间。
17.根据权利要求15所述的半导体器件，其中，所述第一反铁电层和所述第二反铁电层包括反铁电铪锆氧化物，并且所述铁电层包括铁电铪锆氧化物。
18.根据权利要求15所述的半导体器件，其中，所述第一反铁电层和所述第二反铁电层包括锆含量大于铪含量的铪锆氧化物。
19.根据权利要求15所述的半导体器件，其中，所述铁电层包括其铪含量与锆含量相同的铪锆氧化物。
20.根据权利要求15所述的半导体器件，其中，所述第一反铁电层和所述第二反铁电层包括PbZrO3、PbHfO3、PbMgWO3、PbZrTiO3、BiNaTiO3或NaNbO3。
21.根据权利要求15所述的半导体器件，其中所述铁电层包括BaTiO3、PbTiO3、BiFeO3、SrTiO3、PbMgNdO3、PbMgNbTiO3、PbZrNbTiO3、PbZrTiO3、KNbO3、LiNbO3、GeTe、LiTaO3、KNaNbO3或BaSrTiO3。
22.根据权利要求15所述的半导体器件，还包括：
界面层，其设置在所述第二电极与所述交替叠层之间；以及
附加界面层，其设置在所述第一电极与所述交替叠层之间。
23.根据权利要求22所述的半导体器件，其中，所述界面层包括先于所述电介质层叠层被还原的材料。
24.根据权利要求22所述的半导体器件，其中，所述界面层和所述附加界面层包括电负性比所述第一反铁电层和所述第二反铁电层以及所述铁电层大的材料。
25.根据权利要求22所述的半导体器件，其中，所述界面层和所述附加界面层包括氧化钛、氧化钽、氧化铌或氧化锡。
26.根据权利要求15所述的半导体器件，其中，所述第一电极包括圆筒状、柱状或混合的柱筒状。
27.根据权利要求15所述的半导体器件，还包括：
支撑件，其用于支撑所述第一电极。
28.根据权利要求15所述的半导体器件，还包括：
半导体衬底，其包括第一掺杂区域和第二掺杂区域；
字线，其掩埋在所述第一掺杂区域与所述第二掺杂区域之间的半导体衬底中；
位线，其形成在所述字线上方并耦接到所述第一掺杂区域；以及
储存节点接触插塞，其耦接到所述第二掺杂区域，
其中，所述第一电极电连接到所述储存节点接触插塞。
29.根据权利要求15所述的半导体器件，其中，所述第一电极、所述交替叠层和所述第二电极形成动态随机存取存储器DRAM电容器。
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