KR20220091660A - 반도체 소자 - Google Patents

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KR20220091660A
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protrusion
insulating layer
line
conductive line
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한원규
이명수
김락환
장우진
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삼성전자주식회사
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Abstract

반도체 소자는 기판 상의 제1 층간 절연막, 상기 제1 층간 절연막 상의 도전 라인, 상기 제1 층간 절연막 상에 배치되고 상기 도전 라인의 측면을 덮는 제2 층간 절연막, 및 상기 제1 층간 절연막을 관통하여 상기 도전 라인에 연결되는 콘택 플러그를 포함한다. 상기 콘택 플러그는 상기 제1 층간 절연막의 상면보다 위로 돌출된 돌출부를 포함한다. 상기 도전 라인은 상기 돌출부의 일부와 중첩하고, 상기 제2 층간 절연막은 상기 돌출부의 다른 일부와 중첩한다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 대한 것으로, 보다 상세하게는, 콘택 플러그 및 이에 연결된 도전 라인을 포함하는 반도체 소자에 대한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성이 개선된 반도체 소자를 제공하는데 있다.
본 발명에 따른 반도체 소자는 기판 상의 제1 층간 절연막; 상기 제1 층간 절연막 상의 도전 라인; 상기 제1 층간 절연막 상에 배치되고 상기 도전 라인의 측면을 덮는 제2 층간 절연막; 및 상기 제1 층간 절연막을 관통하여 상기 도전 라인에 연결되는 콘택 플러그를 포함할 수 있다. 상기 콘택 플러그는 상기 제1 층간 절연막의 상면보다 위로 돌출된 돌출부를 포함할 수 있다. 상기 도전 라인은 상기 돌출부의 일부와 중첩하고, 상기 제2 층간 절연막은 상기 돌출부의 다른 일부와 중첩할 수 있다.
본 발명에 따른 반도체 소자는 기판 상의 제1 층간 절연막; 상기 제1 층간 절연막 상의 도전 라인; 상기 제1 층간 절연막 상에 배치되고 상기 도전 라인의 측면을 덮는 제2 층간 절연막; 상기 도전 라인의 상기 측면과 상기 제2 층간 절연막 사이의 라인 배리어 패턴; 및 상기 제1 층간 절연막을 관통하여 상기 도전 라인에 연결되는 콘택 플러그를 포함할 수 있다. 상기 콘택 플러그는 상기 제1 층간 절연막의 상면보다 위로 돌출된 돌출부를 포함할 수 있다. 상기 라인 배리어 패턴은 상기 돌출부의 상면 상에 배치될 수 있다.
본 발명의 개념에 따르면, 반도체 소자의 전기적 특성이 개선될 수 있고, 동시에, 상기 반도체 소자의 설계 자유도의 증가가 용이할 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다.
도 2는 도 1의 I-I'에 따른 단면도이다.
도 3 내지 도 9는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 도면들로, 도 1의 I-I'에 대응하는 단면도들이다.
도 10 내지 도 12는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 1의 I-I'에 대응하는 단면도들이다.
도 13 및 도 14는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 1의 I-I'에 대응하는 단면도들이다.
도 15 및 도 16은 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 단면도들이다.
도 17은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다.
도 18은 도 17의 A-A'선 및 B-B'선에 따른 단면도이다.
도 19는 도 17의 C-C'선에 따른 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 예시적인 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다. 도 2는 도 1의 I-I'에 따른 단면도이다.
도 1 및 도 2를 참조하면, 기판(100) 상에 제1 층간 절연막(200)이 배치될 수 있다. 상기 기판(100)은 반도체 기판을 포함할 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 SOI(Silicon on insulator) 기판을 포함할 수 있다. 상기 제1 층간 절연막(200)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
도전 라인(290)이 상기 제1 층간 절연막(200) 상에 배치될 수 있고, 콘택 플러그(240)가 상기 제1 층간 절연막(200)을 관통하여 상기 도전 라인(290)에 전기적으로 연결될 수 있다. 일 예로, 상기 도전 라인(290)은 상기 기판(100)의 상면(100U)에 평행한 제1 방향(D1)으로 길게 연장될 수 있다. 상기 도전 라인(290)은 금속(일 예로, 구리)를 포함할 수 있다.
제2 층간 절연막(270)이 상기 제1 층간 절연막(200) 상에 배치될 수 있고, 상기 도전 라인(290)의 측면(290S)을 덮을 수 있다. 상기 제2 층간 절연막(270)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
상기 콘택 플러그(240)는 상기 제1 층간 절연막(200)을 관통하는 바디부(210), 및 상기 제1 층간 절연막(200)의 상면(200U)보다 위로 돌출된 돌출부(230)를 포함할 수 있다. 상기 돌출부(230)는 상기 바디부(210)로부터 상기 기판(100)의 상면(100U)에 수직한 제2 방향(D2)으로 돌출될 수 있고, 상기 비디부(210)와 직접 접촉할 수 있다. 일부 실시예들에 따르면, 상기 바디부(210)와 상기 돌출부(230)는 서로 동일한 물질을 포함할 수 있다. 일 예로, 상기 바디부(210)와 상기 돌출부(230)는 서로 동일한 금속(일 예로, 구리)을 포함할 수 있다. 이 경우, 상기 바디부(210)와 상기 돌출부(230)는 경계면 없이 서로 접하여 일체를 이룰 수 있다. 다른 실시예들에 따르면, 상기 바디부(210)와 상기 돌출부(230)는 서로 다른 물질을 포함할 수도 있다. 일 예로, 상기 바디부(210)와 상기 돌출부(230)는 서로 다른 금속을 포함할 수 있다. 이 경우, 상기 콘택 플러그(240)는 상기 바디부(210)와 상기 돌출부(230) 사이의 접촉 계면을 가질 수 있고, 상기 돌출부(230)의 적어도 일부가 상기 바디부(210) 내로 연장될 수 있다.
상기 콘택 플러그(240)는 상기 제1 층간 절연막(200)과 상기 바디부(210) 사이의 콘택 배리어 패턴(220)을 더 포함할 수 있다. 상기 콘택 배리어 패턴(220)은 상기 바디부(210)의 측면과 상기 제1 층간 절연막(200) 사이에 개재될 수 있고, 상기 바디부(210)의 바닥면과 상기 제1 층간 절연막(200) 사이로 연장될 수 있다. 상기 콘택 플러그(240)의 상기 바디부(210)는 상기 콘택 배리어 패턴(220)을 사이에 두고 상기 제1 층간 절연막(200)으로부터 이격될 수 있다. 일부 실시예들에 따르면, 상기 콘택 플러그(240)의 상기 돌출부(230)는 상기 바디부(210)의 최상부면 및 상기 콘택 배리어 패턴(220)의 최상부면을 덮을 수 있다. 상기 콘택 배리어 패턴(220)은 상기 바디부(210) 및 상기 돌출부(230)와 다른 물질을 포함할 수 있다. 일 예로, 상기 콘택 배리어 패턴(220)은 상기 바디부(210) 및 상기 돌출부(230)와 다른 금속을 포함할 수 있고, 금속 및/또는 도전성 금속 질화물(일 예로, Ta 및/또는 TaN)을 포함할 수 있다.
상기 도전 라인(290)은 상기 콘택 플러그(240)의 상기 돌출부(230)의 일부와 중첩할 수 있고, 상기 제2 층간 절연막(270)은 상기 콘택 플러그(240)의 상기 돌출부(230)의 다른 일부와 중첩할 수 있다. 상기 도전 라인(290)은 상기 돌출부(230)의 일부를 덮을 수 있고, 상기 제2 층간 절연막(270)은 상기 돌출부(230)의 다른 일부를 덮을 수 있다. 상기 도전 라인(290)의 상기 측면(290S)은 상기 돌출부(230)의 상면(230U) 상에 위치할 수 있다. 일부 실시예들에 따르면, 상기 도전 라인(290)의 상기 측면(290S)은 이에 인접한 상기 도전 라인(290)의 바닥면에 대하여 둔각을 가지도록 기울어질 수 있다. 즉, 상기 도전 라인(290)의 상기 측면(290S)과 이에 인접한 상기 도전 라인(290)의 바닥면 사이의 각도(θ)는 둔각일 수 있다(θ>90도). 일 예로, 상기 각도(θ)는 약 90도 내지 약 105도 범위에 있을 수 있다.
라인 배리어 패턴(280)이 상기 도전 라인(290)의 상기 측면(290S)과 상기 제2 층간 절연막(270) 사이에 개재될 수 있다. 일부 실시예들에 따르면, 상기 라인 배리어 패턴(280)은 상기 콘택 플러그(240)의 상기 돌출부(230)와 상기 도전 라인(290) 사이, 및 상기 제1 층간 절연막(200)과 상기 도전 라인(290) 사이로 연장될 수 있다. 상기 라인 배리어 패턴(280)은 상기 도전 라인(290)의 상기 측면(290S)과 상기 제2 층간 절연막(270) 사이의 제1 부분(P1), 상기 도전 라인(290)과 상기 제1 층간 절연막(200) 사이의 제2 부분(P2), 및 상기 도전 라인(290)과 상기 돌출부(230) 사이의 제3 부분(P3)을 포함할 수 있다. 상기 라인 배리어 패턴(280)의 상기 제1 부분(P1)은 상기 돌출부(230)의 상면(230U) 상에 배치될 수 있고, 상기 라인 배리어 패턴(280)의 상기 제3 부분(P3)은 상기 돌출부(230)의 상면(230U)의 일부를 따라 연장될 수 있다. 상기 라인 배리어 패턴(280)의 상기 제2 부분(P2)은 상기 제1 층간 절연막(200)의 상면(200U)을 따라 연장될 수 있고, 상기 제1 층간 절연막(200)의 상면(200U)과 접촉할 수 있다. 상기 라인 배리어 패턴(280)은 금속 및/또는 도전성 금속 질화물(일 예로, Ta 및/또는 TaN)을 포함할 수 있고, 상기 라인 배리어 패턴(280)의 두께(280T)는 약 10Å 내지 약 90Å일 수 있다.
식각 정지막(260)이 상기 제1 층간 절연막(200)과 상기 제2 층간 절연막(270) 사이에 개재될 수 있고, 상기 콘택 플러그(240)의 상기 돌출부(230)와 상기 제2 층간 절연막(270) 사이로 연장될 수 있다. 상기 라인 배리어 패턴(280)은 상기 식각 정지막(260)과 상기 도전 라인(290) 사이에 개재될 수 있고, 상기 식각 정지막(260)은 상기 돌출부(230)의 상면(230U) 상에서 상기 라인 배리어 패턴(280)의 상기 제1 부분(P1)과 접촉할 수 있다. 상기 식각 정지막(260)은 상기 제1 층간 절연막(200)과 상기 제2 층간 절연막(270) 사이의 제1 부분(PP1), 및 상기 콘택 플러그(240)의 상기 돌출부(230)와 상기 제2 층간 절연막(270) 사이의 제2 부분(PP5)을 포함할 수 있다. 상기 식각 정지막(260)의 상기 제1 부분(PP1)은 상기 제1 층간 절연막(200)의 상면(200U)을 따라 연장될 수 있고, 상기 제1 층간 절연막(200)의 상면(200U)과 접촉할 수 있다. 상기 식각 정지막(260)의 상기 제2 부분(PP2)은 상기 돌출부(230)의 상면(230U)의 다른 일부를 따라 연장될 수 있고, 상기 돌출부(230)의 상면(230U) 상에서 상기 라인 배리어 패턴(280)과 접촉할 수 있다.
상기 식각 정지막(260)의 상기 제1 부분(PP1)의 바닥면(PP1_L)은 상기 기판(100)으로부터 상기 라인 배리어 패턴(280)의 상기 제2 부분(P2)의 바닥면(P2_L)과 실질적으로 동일한 높이에 위치할 수 있다. 일부 실시예들에 따르면, 상기 콘택 플러그(240)의 상기 돌출부(230)의 최상부면(230U) 상에서, 상기 식각 정지막(260)의 제2 부분(PP2)의 바닥면(PP2_L)은 상기 기판(100)으로부터 상기 라인 배리어 패턴(280)의 상기 제3 부분(P3)의 바닥면(P3_L)과 실질적으로 동일한 높이에 위치할 수 있다.
상기 식각 정지막(260)은 금속 질화물을 포함할 수 있고, 상기 라인 배리어 패턴(280)과 다른 금속을 포함할 수 있다. 일 예로, 상기 식각 정지막(260)은 알루미늄 질화물(AlN)를 포함할 수 있다. 상기 식각 정지막(260)의 두께(260T)는 일 예로, 약 10Å 내지 약 25Å일 수 있다.
캐핑막(250)이 상기 콘택 플러그(240)의 상기 돌출부(230)와 상기 식각 정지막(260) 사이에 개재될 수 있다. 상기 식각 정지막(260)은 상기 캐핑막(250)을 사이에 두고 상기 콘택 플러그(240)의 상기 돌출부(230)로부터 이격될 수 있다. 일부 실시예들에 따르면, 상기 캐핑막(250)은 상기 콘택 플러그(240)의 상기 돌출부(230)와 상기 라인 배리어 패턴(280) 사이로 연장될 수 있다. 상기 라인 배리어 패턴(280)은 상기 캐핑막(250)을 사이에 두고 상기 콘택 플러그(240)의 상기 돌출부(230)로부터 이격될 수 있다. 상기 캐핑막(250)은 상기 콘택 플러그(240)의 상기 돌출부(230)의 상면(230U)을 따라 연장될 수 있고, 상기 돌출부(230)의 상면(230U)과 접촉할 수 있다. 상기 캐핑막(250)은 상기 콘택 플러그(240)와 다른 금속을 포함할 수 있다. 상기 캐핑막(250)은 상기 콘택 플러그(240)의 상기 돌출부(230) 및 상기 바디부(210)와 다른 금속을 포함할 수 있고, 상기 콘택 배리어 패턴(220)과 다른 금속을 포함할 수 있다. 상기 캐핑막(250)은 일 예로, 코발트(Co)를 포함할 수 있다.
상기 라인 배리어 패턴(280)의 상기 제3 부분(P3)은 상기 캐핑막(250)과 상기 도전 라인(290) 사이에 개재될 수 있고, 상기 식각 정지막(260)의 상기 제2 부분(PP2)은 상기 캐핑막(250)과 상기 제2 층간 절연막(270) 사이에 개재될 수 있다.
반도체 소자의 설계 자유도의 증가를 위해, 상기 도전 라인(290)은 그 아래에 배치되는 콘택 플러그와 부분적으로 중첩하도록 형성될 수 있다. 이 경우, 상기 도전 라인(290)과 상기 콘택 플러그 사이의 접촉 면적이 감소될 수 있고, 이에 따라, 상기 도전 라인(290)과 상기 콘택 플러그 사이의 저항이 증가될 수 있다.
본 발명의 개념에 따르면, 상기 콘택 플러그(240)는 상기 돌출부(230)를 포함할 수 있고, 상기 도전 라인(290)은 상기 콘택 플러그(240)의 상기 돌출부(230)와 부분적으로 중첩하도록 형성될 수 있다. 상기 도전 라인(290)이 상기 돌출부(230)와 부분적으로 중첩함에 따라, 상기 콘택 플러그(240)와 상기 도전 라인(290) 사이의 접촉 면적이 상대적으로 증가할 수 있고, 이에 따라, 상기 도전 라인(290)과 상기 콘택 플러그(240) 사이의 저항이 감소될 수 있다. 따라서, 반도체 소자의 전기적 특성이 개선될 수 있고, 동시에, 상기 반도체 소자의 설계 자유도의 증가가 용이할 수 있다.
도 3은 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 1 및 도 3을 참조하면, 라인 배리어 패턴(280)이 상기 도전 라인(290)의 상기 측면(290S)과 상기 제2 층간 절연막(270) 사이에 개재될 수 있다. 일부 실시예들에 따르면, 상기 라인 배리어 패턴(280)은 상기 도전 라인(290)의 상기 측면(290S)과 상기 제2 층간 절연막(270) 사이의 제1 부분(P1), 및 상기 도전 라인(290)과 상기 제1 층간 절연막(200) 사이의 제2 부분(P2)을 포함할 수 있다. 본 실시예들에 따르면, 상기 라인 배리어 패턴(280)은 도 2의 상기 제3 부분(P3)을 포함하지 않을 수 있다. 상기 라인 배리어 패턴(280)의 상기 제1 부분(P1)은 상기 돌출부(230)의 상면(230U) 상에 배치될 수 있다. 상기 라인 배리어 패턴(280)의 상기 제2 부분(P2)은 상기 제1 층간 절연막(200)의 상면(200U)을 따라 연장될 수 있고, 상기 제1 층간 절연막(200)의 상면(200U)과 접촉할 수 있다.
식각 정지막(260)이 상기 제1 층간 절연막(200)과 상기 제2 층간 절연막(270) 사이에 개재될 수 있고, 상기 콘택 플러그(240)의 상기 돌출부(230)와 상기 제2 층간 절연막(270) 사이로 연장될 수 있다. 상기 라인 배리어 패턴(280)의 상기 제1 부분(P1)은 상기 식각 정지막(260)과 상기 도전 라인(290) 사이에 개재될 수 있고, 상기 식각 정지막(260)은 상기 돌출부(230)의 상면(230U) 상에서 상기 라인 배리어 패턴(280)의 상기 제1 부분(P1)과 접촉할 수 있다. 상기 식각 정지막(260)은 상기 제1 층간 절연막(200)과 상기 제2 층간 절연막(270) 사이의 제1 부분(PP1), 및 상기 콘택 플러그(240)의 상기 돌출부(230)와 상기 제2 층간 절연막(270) 사이의 제2 부분(PP5)을 포함할 수 있다. 상기 식각 정지막(260)의 상기 제1 부분(PP1)은 상기 제1 층간 절연막(200)의 상면(200U)을 따라 연장될 수 있고, 상기 제1 층간 절연막(200)의 상면(200U)과 접촉할 수 있다. 상기 식각 정지막(260)의 상기 제2 부분(PP2)은 상기 돌출부(230)의 상면(230U)의 일부를 따라 연장될 수 있고, 상기 돌출부(230)의 상면(230U) 상에서 상기 라인 배리어 패턴(280)의 상기 제1 부분(P1)과 접촉할 수 있다.
상기 식각 정지막(260)의 상기 제1 부분(PP1)의 바닥면(PP1_L)은 상기 기판(100)으로부터 상기 라인 배리어 패턴(280)의 상기 제2 부분(P2)의 바닥면(P2_L)과 실질적으로 동일한 높이에 위치할 수 있다.
캐핑막(250)이 상기 콘택 플러그(240)의 상기 돌출부(230)와 상기 식각 정지막(260) 사이에 개재될 수 있다. 상기 식각 정지막(260)은 상기 캐핑막(250)을 사이에 두고 상기 콘택 플러그(240)의 상기 돌출부(230)로부터 이격될 수 있다. 일부 실시예들에 따르면, 상기 캐핑막(250)은 상기 콘택 플러그(240)의 상기 돌출부(230)와 상기 도전 라인(290) 사이로 연장될 수 있다. 상기 도전 라인(290)은 상기 캐핑막(250)의 일부와 접촉할 수 있다. 상기 라인 배리어 패턴(280)의 상기 제1 부분(P1) 및 상기 제2 부분(P2)의 각각은 상기 캐핑막(250)을 사이에 두고 상기 콘택 플러그(240)의 상기 돌출부(230)로부터 이격될 수 있다. 상기 캐핑막(250)은 상기 콘택 플러그(240)의 상기 돌출부(230)의 상면(230U)을 따라 연장될 수 있고, 상기 돌출부(230)의 상면(230U)과 접촉할 수 있다.
도 4는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 1 및 도 4를 참조하면, 라인 배리어 패턴(280)이 상기 도전 라인(290)의 상기 측면(290S)과 상기 제2 층간 절연막(270) 사이에 개재될 수 있다. 일부 실시예들에 따르면, 상기 라인 배리어 패턴(280)은 상기 콘택 플러그(240)의 상기 돌출부(230)와 상기 도전 라인(290) 사이, 및 상기 제1 층간 절연막(200)과 상기 도전 라인(290) 사이로 연장될 수 있다. 상기 라인 배리어 패턴(280)은 상기 도전 라인(290)의 상기 측면(290S)과 상기 제2 층간 절연막(270) 사이의 제1 부분(P1), 상기 도전 라인(290)과 상기 제1 층간 절연막(200) 사이의 제2 부분(P2), 및 상기 도전 라인(290)과 상기 돌출부(230) 사이의 제3 부분(P3)을 포함할 수 있다. 상기 라인 배리어 패턴(280)의 상기 제1 부분(P1)은 상기 돌출부(230)의 상면(230U) 상에 배치될 수 있다. 상기 라인 배리어 패턴(280)의 상기 제3 부분(P3)은 상기 돌출부(230)의 상면(230U)의 일부를 따라 연장될 수 있고, 상기 돌출부(230)의 상면(230U)의 일부와 접촉할 수 있다. 상기 라인 배리어 패턴(280)의 상기 제2 부분(P2)은 상기 제1 층간 절연막(200)의 상면(200U)을 따라 연장될 수 있고, 상기 제1 층간 절연막(200)의 상면(200U)과 접촉할 수 있다.
식각 정지막(260)이 상기 제1 층간 절연막(200)과 상기 제2 층간 절연막(270) 사이에 개재될 수 있고, 상기 콘택 플러그(240)의 상기 돌출부(230)와 상기 제2 층간 절연막(270) 사이로 연장될 수 있다. 상기 라인 배리어 패턴(280)은 상기 식각 정지막(260)과 상기 도전 라인(290) 사이에 개재될 수 있고, 상기 식각 정지막(260)은 상기 돌출부(230)의 상면(230U) 상에서 상기 라인 배리어 패턴(280)의 상기 제1 부분(P1)과 접촉할 수 있다. 상기 식각 정지막(260)은 상기 제1 층간 절연막(200)과 상기 제2 층간 절연막(270) 사이의 제1 부분(PP1), 및 상기 콘택 플러그(240)의 상기 돌출부(230)와 상기 제2 층간 절연막(270) 사이의 제2 부분(PP5)을 포함할 수 있다. 상기 식각 정지막(260)의 상기 제1 부분(PP1)은 상기 제1 층간 절연막(200)의 상면(200U)을 따라 연장될 수 있고, 상기 제1 층간 절연막(200)의 상면(200U)과 접촉할 수 있다. 상기 식각 정지막(260)의 상기 제2 부분(PP2)은 상기 돌출부(230)의 상면(230U)의 다른 일부를 따라 연장될 수 있고, 상기 돌출부(230)의 상면(230U) 상에서 상기 라인 배리어 패턴(280)과 접촉할 수 있다.
상기 식각 정지막(260)의 상기 제1 부분(PP1)의 바닥면(PP1_L)은 상기 기판(100)으로부터 상기 라인 배리어 패턴(280)의 상기 제2 부분(P2)의 바닥면(P2_L)과 실질적으로 동일한 높이에 위치할 수 있다. 일부 실시예들에 따르면, 상기 콘택 플러그(240)의 상기 돌출부(230)의 최상부면(230U) 상에서, 상기 식각 정지막(260)의 제2 부분(PP2)의 바닥면(PP2_L)은 상기 기판(100)으로부터 상기 라인 배리어 패턴(280)의 상기 제3 부분(P3)의 바닥면(P3_L)보다 높은 높이에 위치할 수 있다.
캐핑막(250)이 상기 콘택 플러그(240)의 상기 돌출부(230)와 상기 식각 정지막(260) 사이에 개재될 수 있다. 상기 식각 정지막(260)은 상기 캐핑막(250)을 사이에 두고 상기 콘택 플러그(240)의 상기 돌출부(230)로부터 이격될 수 있다. 일부 실시예들에 따르면, 상기 캐핑막(250)은 상기 돌출부(230)의 상면(230U) 상에서 상기 라인 배리어 패턴(280)과 접촉할 수 있다.
도 5는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 1 및 도 5를 참조하면, 라인 배리어 패턴(280)이 상기 도전 라인(290)의 상기 측면(290S)과 상기 제2 층간 절연막(270) 사이에 개재될 수 있다. 일부 실시예들에 따르면, 상기 라인 배리어 패턴(280)은 상기 도전 라인(290)의 상기 측면(290S)과 상기 제2 층간 절연막(270) 사이의 제1 부분(P1), 및 상기 도전 라인(290)과 상기 제1 층간 절연막(200) 사이의 제2 부분(P2)을 포함할 수 있다. 본 실시예들에 따르면, 상기 라인 배리어 패턴(280)은 도 2의 상기 제3 부분(P3)을 포함하지 않을 수 있다. 상기 라인 배리어 패턴(280)의 상기 제1 부분(P1)은 상기 돌출부(230)의 상면(230U) 상에 배치될 수 있다. 상기 라인 배리어 패턴(280)의 상기 제2 부분(P2)은 상기 제1 층간 절연막(200)의 상면(200U)을 따라 연장될 수 있고, 상기 제1 층간 절연막(200)의 상면(200U)과 접촉할 수 있다.
식각 정지막(260)이 상기 제1 층간 절연막(200)과 상기 제2 층간 절연막(270) 사이에 개재될 수 있고, 상기 콘택 플러그(240)의 상기 돌출부(230)와 상기 제2 층간 절연막(270) 사이로 연장될 수 있다. 상기 라인 배리어 패턴(280)의 상기 제1 부분(P1)은 상기 식각 정지막(260)과 상기 도전 라인(290) 사이에 개재될 수 있고, 상기 식각 정지막(260)은 상기 돌출부(230)의 상면(230U) 상에서 상기 라인 배리어 패턴(280)의 상기 제1 부분(P1)과 접촉할 수 있다. 상기 식각 정지막(260)은 상기 제1 층간 절연막(200)과 상기 제2 층간 절연막(270) 사이의 제1 부분(PP1), 및 상기 콘택 플러그(240)의 상기 돌출부(230)와 상기 제2 층간 절연막(270) 사이의 제2 부분(PP5)을 포함할 수 있다. 상기 식각 정지막(260)의 상기 제1 부분(PP1)은 상기 제1 층간 절연막(200)의 상면(200U)을 따라 연장될 수 있고, 상기 제1 층간 절연막(200)의 상면(200U)과 접촉할 수 있다. 상기 식각 정지막(260)의 상기 제2 부분(PP2)은 상기 돌출부(230)의 상면(230U)의 일부를 따라 연장될 수 있고, 상기 돌출부(230)의 상면(230U) 상에서 상기 라인 배리어 패턴(280)의 상기 제1 부분(P1)과 접촉할 수 있다.
상기 식각 정지막(260)의 상기 제1 부분(PP1)의 바닥면(PP1_L)은 상기 기판(100)으로부터 상기 라인 배리어 패턴(280)의 상기 제2 부분(P2)의 바닥면(P2_L)과 실질적으로 동일한 높이에 위치할 수 있다.
캐핑막(250)이 상기 콘택 플러그(240)의 상기 돌출부(230)와 상기 식각 정지막(260) 사이에 개재될 수 있다. 상기 식각 정지막(260)은 상기 캐핑막(250)을 사이에 두고 상기 콘택 플러그(240)의 상기 돌출부(230)로부터 이격될 수 있다. 일부 실시예들에 따르면, 상기 캐핑막(250)은 상기 돌출부(230)의 상면(230U)의 일부를 따라 연장될 수 있고, 상기 돌출부(230)의 상면(230U) 상에서 상기 라인 배리어 패턴(280)의 상기 제1 부분(P1)과 접촉할 수 있다. 상기 도전 라인(290)은 상기 콘택 플러그(240)의 상기 돌출부(230)의 일부와 접촉할 수 있다. 상기 라인 배리어 패턴(280)의 상기 제1 부분(P1) 및 상기 제2 부분(P2)의 각각은 상기 콘택 플러그(240)의 상기 돌출부(230)와 접촉할 수 있다.
도 6은 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 1 및 도 6을 참조하면, 라인 배리어 패턴(280)이 상기 도전 라인(290)의 상기 측면(290S)과 상기 제2 층간 절연막(270) 사이에 개재될 수 있다. 일부 실시예들에 따르면, 상기 라인 배리어 패턴(280)은 상기 콘택 플러그(240)의 상기 돌출부(230)와 상기 도전 라인(290) 사이, 및 상기 제1 층간 절연막(200)과 상기 도전 라인(290) 사이로 연장될 수 있다. 상기 라인 배리어 패턴(280)은 상기 도전 라인(290)의 상기 측면(290S)과 상기 제2 층간 절연막(270) 사이의 제1 부분(P1), 상기 도전 라인(290)과 상기 제1 층간 절연막(200) 사이의 제2 부분(P2), 및 상기 도전 라인(290)과 상기 돌출부(230) 사이의 제3 부분(P3)을 포함할 수 있다. 상기 라인 배리어 패턴(280)의 상기 제1 부분(P1)은 상기 돌출부(230)의 상면(230U) 상에 배치될 수 있고, 상기 돌출부(230)의 상면(230U)과 접촉할 수 있다. 상기 라인 배리어 패턴(280)의 상기 제3 부분(P3)은 상기 돌출부(230)의 상면(230U)의 일부를 따라 연장될 수 있고, 상기 돌출부(230)의 상면(230U)의 일부와 접촉할 수 있다. 상기 라인 배리어 패턴(280)의 상기 제2 부분(P2)은 상기 제1 층간 절연막(200)의 상면(200U)을 따라 연장될 수 있고, 상기 제1 층간 절연막(200)의 상면(200U)과 접촉할 수 있다.
식각 정지막(260)이 상기 제1 층간 절연막(200)과 상기 제2 층간 절연막(270) 사이에 개재될 수 있고, 상기 콘택 플러그(240)의 상기 돌출부(230)와 상기 제2 층간 절연막(270) 사이로 연장될 수 있다. 상기 라인 배리어 패턴(280)은 상기 식각 정지막(260)과 상기 도전 라인(290) 사이에 개재될 수 있고, 상기 식각 정지막(260)은 상기 돌출부(230)의 상면(230U) 상에서 상기 라인 배리어 패턴(280)과 접촉할 수 있다. 상기 식각 정지막(260)은 상기 제1 층간 절연막(200)과 상기 제2 층간 절연막(270) 사이의 제1 부분(PP1), 및 상기 콘택 플러그(240)의 상기 돌출부(230)와 상기 제2 층간 절연막(270) 사이의 제2 부분(PP5)을 포함할 수 있다. 상기 식각 정지막(260)의 상기 제1 부분(PP1)은 상기 제1 층간 절연막(200)의 상면(200U)을 따라 연장될 수 있고, 상기 제1 층간 절연막(200)의 상면(200U)과 접촉할 수 있다. 상기 식각 정지막(260)의 상기 제2 부분(PP2)은 상기 돌출부(230)의 상면(230U)의 다른 일부를 따라 연장될 수 있고, 상기 돌출부(230)의 상면(230U)의 다른 일부와 접촉할 수 있다. 상기 식각 정지막(260)의 상기 제2 부분(PP2)은 상기 돌출부(230)의 상면(230U) 상에서 상기 라인 배리어 패턴(280)과 접촉할 수 있다.
상기 식각 정지막(260)의 상기 제1 부분(PP1)의 바닥면(PP1_L)은 상기 기판(100)으로부터 상기 라인 배리어 패턴(280)의 상기 제2 부분(P2)의 바닥면(P2_L)과 실질적으로 동일한 높이에 위치할 수 있다. 일부 실시예들에 따르면, 상기 콘택 플러그(240)의 상기 돌출부(230)의 최상부면(230U) 상에서, 상기 식각 정지막(260)의 제2 부분(PP2)의 바닥면(PP2_L)은 상기 기판(100)으로부터 상기 라인 배리어 패턴(280)의 상기 제3 부분(P3)의 바닥면(P3_L)과 실질적으로 동일한 높이에 위치할 수 있다.
도 7은 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 1 및 도 7을 참조하면, 라인 배리어 패턴(280)이 상기 도전 라인(290)의 상기 측면(290S)과 상기 제2 층간 절연막(270) 사이에 개재될 수 있다. 일부 실시예들에 따르면, 상기 라인 배리어 패턴(280)은 상기 도전 라인(290)의 상기 측면(290S)과 상기 제2 층간 절연막(270) 사이의 제1 부분(P1), 및 상기 도전 라인(290)과 상기 제1 층간 절연막(200) 사이의 제2 부분(P2)을 포함할 수 있다. 본 실시예들에 따르면, 상기 라인 배리어 패턴(280)은 도 2의 상기 제3 부분(P3)을 포함하지 않을 수 있다. 상기 라인 배리어 패턴(280)의 상기 제1 부분(P1)은 상기 돌출부(230)의 상면(230U) 상에 배치될 수 있다. 상기 라인 배리어 패턴(280)의 상기 제2 부분(P2)은 상기 제1 층간 절연막(200)의 상면(200U)을 따라 연장될 수 있고, 상기 제1 층간 절연막(200)의 상면(200U)과 접촉할 수 있다. 상기 도전 라인(290)은 상기 콘택 플러그(240)의 상기 돌출부(230)의 일부와 접촉할 수 있다. 상기 라인 배리어 패턴(280)의 상기 제1 부분(P1) 및 상기 제2 부분(P2)의 각각은 상기 콘택 플러그(240)의 상기 돌출부(230)와 접촉할 수 있다.
식각 정지막(260)이 상기 제1 층간 절연막(200)과 상기 제2 층간 절연막(270) 사이에 개재될 수 있고, 상기 콘택 플러그(240)의 상기 돌출부(230)와 상기 제2 층간 절연막(270) 사이로 연장될 수 있다. 상기 라인 배리어 패턴(280)의 상기 제1 부분(P1)은 상기 식각 정지막(260)과 상기 도전 라인(290) 사이에 개재될 수 있고, 상기 식각 정지막(260)은 상기 돌출부(230)의 상면(230U) 상에서 상기 라인 배리어 패턴(280)의 상기 제1 부분(P1)과 접촉할 수 있다. 상기 식각 정지막(260)은 상기 제1 층간 절연막(200)과 상기 제2 층간 절연막(270) 사이의 제1 부분(PP1), 및 상기 콘택 플러그(240)의 상기 돌출부(230)와 상기 제2 층간 절연막(270) 사이의 제2 부분(PP5)을 포함할 수 있다. 상기 식각 정지막(260)의 상기 제1 부분(PP1)은 상기 제1 층간 절연막(200)의 상면(200U)을 따라 연장될 수 있고, 상기 제1 층간 절연막(200)의 상면(200U)과 접촉할 수 있다. 상기 식각 정지막(260)의 상기 제2 부분(PP2)은 상기 돌출부(230)의 상면(230U)의 일부를 따라 연장될 수 있고, 상기 돌출부(230)의 상면(230U)의 일부와 접촉할 수 있다. 상기 식각 정지막(260)의 상기 제2 부분(PP2)은 상기 돌출부(230)의 상면(230U) 상에서 상기 라인 배리어 패턴(280)의 상기 제1 부분(P1)과 접촉할 수 있다.
상기 식각 정지막(260)의 상기 제1 부분(PP1)의 바닥면(PP1_L)은 상기 기판(100)으로부터 상기 라인 배리어 패턴(280)의 상기 제2 부분(P2)의 바닥면(P2_L)과 실질적으로 동일한 높이에 위치할 수 있다.
도 8은 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 1 및 도 8을 참조하면, 일부 실시예들에 따르면, 상기 콘택 플러그(240)의 상기 돌출부(230)는 상기 기판(100)의 상면(100U)에 평행한 방향(일 예로, 상기 제1 방향(D1) 및 상기 제1 방향(D1)의 반대 방향)으로 볼록한 형태를 가질 수 있다. 이에 따라, 상기 돌출부(230)의 상면(230U)은 상기 기판(100)의 상면(100U)에 평행한 방향(일 예로, 상기 제1 방향(D1) 및 상기 제1 방향(D1)의 반대 방향)으로 볼록한 상면(230CU)을 포함할 수 있다. 상술한 차이를 제외하고, 본 실시예들에 따른 반도체 소자는 도 1 및 도 2를 참조하여 설명한 반도체 소자와 실질적으로 동일하다.
도 9는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 도면으로, 도 1의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 1 및 도 9를 참조하면, 상기 도전 라인(290)은 상기 콘택 플러그(240)의 상기 돌출부(230)의 일부와 중첩할 수 있고, 상기 제2 층간 절연막(270)은 상기 콘택 플러그(240)의 상기 돌출부(230)의 다른 일부와 중첩할 수 있다. 상기 라인 배리어 패턴(280)은 상기 도전 라인(290)의 상기 측면(290S)과 상기 제2 층간 절연막(270) 사이에 개재될 수 있고, 상기 콘택 플러그(240)의 상기 돌출부(230)와 상기 도전 라인(290) 사이, 및 상기 제1 층간 절연막(200)과 상기 도전 라인(290) 사이로 연장될 수 있다.
일부 실시예들에 따르면, 상기 도전 라인(290)과 중첩하는 상기 돌출부(230)의 일부는 라운드진 상면(230RU)을 가질 수 있고, 상기 제2 층간 절연막(270)과 중첩하는 상기 돌출부(230)의 다른 일부는 각진 상면(230AU)을 가질 수 있다. 이에 따라, 상기 돌출부(230)는 비대칭 형상을 가질 수 있고, 상기 돌출부(230)의 상면(230U)은 상기 라운드진 상면(230RU) 및 상기 각진 상면(230AU)을 포함할 수 있다.
상기 라인 배리어 패턴(280)은 상기 돌출부(230)의 일부의 상기 라운드진 상면(230U)을 따라 연장될 수 있고, 상기 라운드진 상면(230U)과 접촉할 수 있다.
식각 정지막(260)이 상기 제1 층간 절연막(200)과 상기 제2 층간 절연막(270) 사이에 개재될 수 있고, 상기 콘택 플러그(240)의 상기 돌출부(230)와 상기 제2 층간 절연막(270) 사이로 연장될 수 있다. 상기 식각 정지막(260)은 상기 돌출부(230)의 다른 일부의 상기 각진 상면(230AU)을 따라 연장될 수 있다. 캐핑막(250)이 상기 콘택 플러그(240)의 상기 돌출부(230)와 상기 식각 정지막(260) 사이에 개재될 수 있다. 상기 캐핑막(250)은 상기 돌출부(230)의 다른 일부의 상기 각진 상면(230AU)을 따라 연장될 수 있고, 상기 각진 상면(230AU)과 접촉할 수 있다. 상기 식각 정지막(260) 및 상기 캐핑막(250)의 각각은 상기 돌출부(230)의 상면(230U) 상에서 상기 라인 배리어 패턴(280)과 접촉할 수 있다.
상술한 차이를 제외하고, 본 실시예들에 따른 반도체 소자는 도 1 및 도 2를 참조하여 설명한 반도체 소자와 실질적으로 동일하다.
도 10 내지 도 12는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 1의 I-I'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 1 내지 도 9를 참조하여 설명한 반도체 소자와 중복되는 설명은 생략된다.
도 1 및 도 10을 참조하면, 기판(100) 상에 제1 층간 절연막(200)이 형성될 수 있고, 콘택 홀(200H)이 상기 제1 층간 절연막(200)을 관통하도록 형성될 수 있다. 상기 콘택 홀(200H)을 형성하는 것은, 일 예로, 상기 제1 층간 절연막(200) 상에 상기 콘택 홀(200H)이 형성될 영역을 정의하는 마스크 패턴을 형성하는 것, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 제1 층간 절연막(200)을 이방성 식각하는 것, 및 상기 식각 공정 후 상기 마스크 패턴을 제거하는 것을 포함할 수 있다.
콘택 플러그의 바디부(210) 및 콘택 배리어 패턴(220)이 상기 콘택 홀(200H) 내에 형성될 수 있다. 상기 바디부(210) 및 상기 콘택 배리어 패턴(220)을 형성하는 것은, 일 예로, 상기 제1 층간 절연막(200) 상에 상기 콘택 홀(200H)의 일부를 채우는 콘택 배리어 막을 형성하는 것, 상기 콘택 상기 배리어 막 상에 상기 콘택 홀(200H)의 잔부를 채우는 콘택 도전막을 형성하는 것, 및 상기 제1 층간 절연막(200)의 상면이 노출될 때까지 상기 콘택 배리어 막 및 상기 콘택 도전막을 평탄화하는 것을 포함할 수 있다. 상기 콘택 배리어 막 및 상기 콘택 도전막을 평탄화하는 것은 일 예로, 에치-백 공정 또는 화학적 기계적 연마공정을 수행하는 것을 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 바디부(210) 및 상기 콘택 배리어 패턴(220)은 상기 콘택 홀(200H) 내에 국소적으로 형성될 수 있다. 일부 실시예들에 따르면, 상기 평탄화 공정에 의해, 상기 바디부(210)의 상부가 손실될 수 있고, 이에 따라, 상기 바디부(210)의 상부 내에 덴트 영역(dent region, 210D)이 형성될 수 있다.
도 1 및 도 11을 참조하면, 콘택 플러그의 돌출부(230)가 상기 바디부(210) 상에 선택적으로 증착될 수 있다. 상기 돌출부(230)는 무전해 도금(electroless deposition) 또는 화학기상증착 방법에 의해 상기 바디부(210) 상에 선택적으로 증착될 수 있다. 상기 돌출부(230)는 상기 제1 층간 절연막(200)의 상면(200U)으로부터 위로 돌출되도록 형성될 수 있고, 상기 돌출부(230)의 두께(230T)는 약 20Å 내지 약 100Å일 수 있다. 상기 돌출부(230)의 두께(230T)는 상기 제1 층간 절연막(200)의 상면(200U)으로부터 측정된 두께일 수 있다. 일부 실시예들에 따르면, 상기 돌출부(230)는 상기 바디부(210)의 상기 덴트 영역(210D)을 채우도록 형성될 수 있고, 상기 콘택 배리어 패턴(220)의 최상부면을 덮도록 형성될 수 있다. 상기 바디부(210), 상기 돌출부(230), 및 상기 콘택 배리어 패턴(220)은 콘택 플러그(240)를 구성할 수 있다.
일부 실시예들에 따르면, 상기 선택적 증착 동안, 상기 돌출부(230)는, 도 8을 참조하여 설명한 바와 같이, 상기 기판(100)의 상면(100U)에 평행한 방향(일 예로, 상기 제1 방향(D1) 및 상기 제1 방향(D1)의 반대 방향)으로 볼록한 형태를 가지도록 형성될 수 있다. 이에 따라, 상기 돌출부(230)의 상면(230U)은 상기 기판(100)의 상면(100U)에 평행한 방향(일 예로, 상기 제1 방향(D1) 및 상기 제1 방향(D1)의 반대 방향)으로 볼록한 상면(230CU)을 포함할 수 있다.
캐핑막(250)이 상기 돌출부(230)의 상면(230U)을 덮도록 형성될 수 있고, 식각 정지막(260) 및 제2 층간 절연막(270)이 상기 캐핑막(250) 상에 차례로 형성될 수 있다. 상기 식각 정지막(260)은 상기 제1 층간 절연막(200)과 상기 제2 층간 절연막(270) 사이에 개재될 수 있고, 상기 돌출부(230)의 상면(230U)을 따라 연장될 수 있다. 상기 캐핑막(250)은 상기 돌출부(230)과 상기 식각 정지막(260) 사이에서 상기 돌출부(230)의 상면(230U)을 따라 연장될 수 있다. 상기 식각 정지막(260)은 상기 캐핑막(250)을 사이에 두고 상기 돌출부(230)로부터 이격될 수 있다. 상기 식각 정지막(260)의 두께(260T)는 약 10Å 내지 약 25Å일 수 있다. 상기 제2 층간 절연막(270)은 상기 돌출부(230) 및 상기 제1 층간 절연막(200)을 덮도록 형성될 수 있다. 상기 캐핑막(250) 및 상기 식각 정지막(260)은 상기 돌출부(230)와 상기 제2 층간 절연막(270) 사이에 개재될 수 있고, 상기 식각 정지막(260)은 상기 제1 층간 절연막(200)과 상기 제2 층간 절연막(270) 사이로 연장될 수 있다.
도 1 및 도 12를 참조하면, 라인 트렌치(290T)가 상기 제2 층간 절연막(270) 내에 형성될 수 있다. 상기 라인 트렌치(290T)를 형성하는 것은, 상기 제2 층간 절연막(270)의 일부 및 상기 식각 정지막(260)의 일부를 식각하는 것을 포함할 수 있다. 상기 라인 트렌치(290T)는 상기 캐핑막(250)의 일부, 및 상기 제1 층간 절연막(200)의 상면(200U)의 일부를 노출할 수 있다. 상기 라인 트렌치(290T)의 내측면(290T_S)은 상기 돌출부(230)의 상면(230U) 상에 위치할 수 있다. 일부 실시예들에 따르면, 상기 라인 트렌치(290T)의 내측면(290T_S)은 이에 인접한 상기 라인 트렌치(290T)의 바닥면에 대해 둔각을 가지도록 기울어질 수 있다.
일부 실시예들에 따르면, 도 2에 도시된 바와 같이, 라인 배리어 패턴(280) 및 도전 라인(290)이 상기 라인 트렌치(290T) 내에 형성될 수 있다. 상기 라인 배리어 패턴(280) 및 상기 도전 라인(290)을 형성하는 것은, 일 예로, 상기 제2 층간 절연막(270) 상에 상기 라인 트렌치(290T)의 일부를 채우는 라인 배리어막을 형성하는 것, 상기 라인 배리어막 상에 상기 라인 트렌치(290T)의 잔부를 채우는 도전막을 형성하는 것, 및 상기 제2 층간 절연막(270)의 상면이 노출될 때까지 상기 라인 배리어막 및 상기 도전막을 평탄화하는 것을 포함할 수 있다.
다른 실시예들에 따르면, 도 3에 도시된 바와 같이, 라인 배리어 패턴(280) 및 도전 라인(290)이 상기 라인 트렌치(290T) 내에 형성될 수 있다 상기 라인 배리어 패턴(280) 및 상기 도전 라인(290)을 형성하는 것은, 일 예로, 상기 제2 층간 절연막(270) 상에 상기 라인 트렌치(290T)의 일부를 채우는 라인 배리어막을 형성하는 것, 상기 돌출부(230)의 상면(230U)에 인접하는 상기 라인 배리어막의 일부를 제거하는 것, 상기 라인 배리어막 상에 상기 라인 트렌치(290T)의 잔부를 채우는 도전막을 형성하는 것, 및 상기 제2 층간 절연막(270)의 상면이 노출될 때까지 상기 라인 배리어막 및 상기 도전막을 평탄화하는 것을 포함할 수 있다. 본 실시예들에 따르면, 상기 돌출부(230)의 상면(230U)에 인접하는 상기 라인 배리어막의 일부가 제거됨에 따라, 상기 캐핑막(250)의 일부가 노출될 수 있다. 상기 도전 라인(290)은 상기 캐핑막(250)의 상기 노출된 부분과 접촉할 수 있다.
또 다른 실시예들에 따르면, 도 4에 도시된 바와 같이, 상기 라인 트렌치(290T)를 형성하는 것은, 상기 제2 층간 절연막(270)의 일부, 상기 식각 정지막(260)의 일부, 및 상기 캐핑막(230)의 일부를 식각하는 것을 포함할 수 있다. 이 경우, 상기 라인 트렌치(290T)는 상기 돌출부(230)의 상면(230U)의 일부 및 상기 제1 층간 절연막(200)의 상면(200U)의 일부를 노출할 수 있다. 본 실시예들에 따르면, 라인 배리어 패턴(280) 및 도전 라인(290)이 상기 라인 트렌치(290T) 내에 형성될 수 있고, 상기 라인 배리어 패턴(280)은 상기 돌출부(230)의 상면(230U)의 일부와 접촉할 수 있다.
또 다른 실시예들에 따르면, 도 5에 도시된 바와 같이, 상기 라인 트렌치(290T)를 형성하는 것은, 상기 제2 층간 절연막(270)의 일부, 상기 식각 정지막(260)의 일부, 및 상기 캐핑막(230)의 일부를 식각하는 것을 포함할 수 있다. 이 경우, 상기 라인 트렌치(290T)는 상기 돌출부(230)의 상면(230U)의 일부 및 상기 제1 층간 절연막(200)의 상면(200U)의 일부를 노출할 수 있다. 라인 배리어 패턴(280) 및 도전 라인(290)이 상기 라인 트렌치(290T) 내에 형성될 수 있다 상기 라인 배리어 패턴(280) 및 상기 도전 라인(290)을 형성하는 것은, 일 예로, 상기 제2 층간 절연막(270) 상에 상기 라인 트렌치(290T)의 일부를 채우는 라인 배리어막을 형성하는 것, 상기 돌출부(230)의 상면(230U)에 인접하는 상기 라인 배리어막의 일부를 제거하는 것, 상기 라인 배리어막 상에 상기 라인 트렌치(290T)의 잔부를 채우는 도전막을 형성하는 것, 및 상기 제2 층간 절연막(270)의 상면이 노출될 때까지 상기 라인 배리어막 및 상기 도전막을 평탄화하는 것을 포함할 수 있다. 본 실시예들에 따르면, 상기 돌출부(230)의 상면(230U)에 인접하는 상기 라인 배리어막의 일부가 제거됨에 따라, 상기 돌출부(230)의 상면(230U)의 일부가 노출될 수 있다. 상기 도전 라인(290)은 상기 돌출부(230)의 상면(230U)의 상기 노출된 부분과 접촉할 수 있다.
또 다른 실시예들에 따르면, 도 9에 도시된 바와 같이, 상기 라인 트렌치(290T)를 형성하는 것은, 상기 제2 층간 절연막(270)의 일부, 상기 식각 정지막(260)의 일부, 및 상기 캐핑막(230)의 일부를 식각하는 것을 포함할 수 있다. 이 경우, 상기 라인 트렌치(290T)는 상기 돌출부(230)의 상면(230U)의 일부 및 상기 제1 층간 절연막(200)의 상면(200U)의 일부를 노출할 수 있다. 라인 배리어 패턴(280) 및 도전 라인(290)이 상기 라인 트렌치(290T) 내에 형성될 수 있고, 상기 라인 배리어 패턴(280)은 상기 돌출부(230)의 상면(230U)의 일부와 접촉할 수 있다. 본 실시예들에 따르면, 상기 라인 배리어 패턴(280)은 물리기상증착 방법으로 형성될 수 있고, 이 경우, 상기 돌출부(230)의 상면(230U)의 일부가 라운드질 수 있다. 이에 따라, 상기 돌출부(230)는 비대칭 형상을 가질 수 있고, 상기 돌출부(230)의 상면(230U)은 상기 도전 라인(290)과 중첩하는 라운드진 상면(230RU), 및 상기 제2 층간 절연막(290)과 중첩하는 각진 상면(230AU)을 포함할 수 있다.
도 13 및 도 14는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 1의 I-I'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 10 내지 도 12를 참조하여 설명한 반도체 소자의 제조방법과 차이점을 주로 설명한다.
도 1 및 도 13을 참조하면, 콘택 플러그의 돌출부(230)가 상기 바디부(210) 상에 선택적으로 증착될 수 있다. 상기 바디부(210), 상기 돌출부(230), 및 상기 콘택 배리어 패턴(220)은 콘택 플러그(240)를 구성할 수 있다. 일부 실시예들에 따르면, 식각 정지막(260)이 상기 돌출부(230)의 상면(230U)을 덮도록 형성될 수 있고, 상기 돌출부(230)의 상면(230U)과 접촉할 수 있다. 본 실시예들에 따르면, 도 11을 참조하여 설명한, 상기 캐핑막(250)은 생략될 수 있다. 상기 식각 정지막(260)은 상기 제1 층간 절연막(200)의 상면(200U) 상으로 연장될 수 있다. 제2 층간 절연막(270)이 상기 식각 정지막(260) 상에 형성될 수 있다. 상기 제2 층간 절연막(270)은 상기 돌출부(230) 및 상기 제1 층간 절연막(200)을 덮도록 형성될 수 있다. 상기 식각 정지막(260)은 상기 돌출부(230)와 상기 제2 층간 절연막(270) 사이에 개재될 수 있고, 상기 제1 층간 절연막(200)과 상기 제2 층간 절연막(270) 사이로 연장될 수 있다.
도 1 및 도 14를 참조하면, 라인 트렌치(290T)가 상기 제2 층간 절연막(270) 내에 형성될 수 있다. 상기 라인 트렌치(290T)를 형성하는 것은, 상기 제2 층간 절연막(270)의 일부 및 상기 식각 정지막(260)의 일부를 식각하는 것을 포함할 수 있다. 상기 라인 트렌치(290T)는 상기 돌출부(230)의 상면(230U)의 일부, 및 상기 제1 층간 절연막(200)의 상면(200U)의 일부를 노출할 수 있다.
일부 실시예들에 따르면, 도 6에 도시된 바와 같이, 라인 배리어 패턴(280) 및 도전 라인(290)이 상기 라인 트렌치(290T) 내에 형성될 수 있다. 상기 라인 배리어 패턴(280)은 상기 도전 라인(290)과 상기 돌출부(230) 사이에 개재될 수 있고, 상기 돌출부(230)의 상면(230U)의 일부와 접촉할 수 있다.
다른 실시예들에 따르면, 도 7에 도시된 바와 같이, 라인 배리어 패턴(280) 및 도전 라인(290)이 상기 라인 트렌치(290T) 내에 형성될 수 있다 상기 라인 배리어 패턴(280) 및 상기 도전 라인(290)을 형성하는 것은, 일 예로, 상기 제2 층간 절연막(270) 상에 상기 라인 트렌치(290T)의 일부를 채우는 라인 배리어막을 형성하는 것, 상기 돌출부(230)의 상면(230U)에 인접하는 상기 라인 배리어막의 일부를 제거하는 것, 상기 라인 배리어막 상에 상기 라인 트렌치(290T)의 잔부를 채우는 도전막을 형성하는 것, 및 상기 제2 층간 절연막(270)의 상면이 노출될 때까지 상기 라인 배리어막 및 상기 도전막을 평탄화하는 것을 포함할 수 있다. 본 실시예들에 따르면, 상기 돌출부(230)의 상면(230U)에 인접하는 상기 라인 배리어막의 일부가 제거됨에 따라, 상기 돌출부(230)의 상면(230U)의 일부가 노출될 수 있다. 상기 도전 라인(290)은 상기 돌출부(230)의 상면(230U)의 상기 노출된 부분와 접촉할 수 있다.
도 15는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 15를 참조하면, 활성영역(102)을 포함하는 기판(100)이 제공될 수 있다. 상기 기판(100)은 반도체 기판일 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판 또는 SOI(Silicon on insulator) 기판일 수 있다. 상기 활성영역(102)은 상기 기판(100)의 상면(100U)에 평행한 제1 방향(D1)으로 연장될 수 있고, 상기 기판(100)의 상면(100U)에 수직한 제2 방향(D2)을 따라 상기 기판(100)의 하부로부터 위로 돌출될 수 있다. 도시되지 않았지만, 소자분리 패턴들이 상기 기판(100) 상에 배치되어 상기 활성영역(102)을 정의할 수 있다.
채널 패턴(CH) 및 소스/드레인 패턴들(SD)이 상기 활성 영역(102) 상에 배치될 수 있다. 상기 소스/드레인 패턴들(SD)은 상기 채널 패턴(CH)을 사이에 두고 상기 제1 방향(D1)으로 서로 이격될 수 있다. 일부 실시예들에 따르면, 상기 채널 패턴(CH)은 상기 제2 방향(D2)을 따라 서로 이격되는 복수의 반도체 패턴들(110)을 포함할 수 있다. 상기 반도체 패턴들(110) 중 최하층의 반도체 패턴(110)은 상기 제2 방향(D2)을 따라 상기 활성 영역(102)으로부터 이격될 수 있다. 상기 반도체 패턴들(110)은 상기 소스/드레인 패턴들(SD) 사이에 개재할 수 있고, 상기 소스/드레인 패턴들(SD)에 연결될 수 있다. 상기 소스/드레인 패턴들(SD)의 각각은 상기 반도체 패턴들(110)의 측면들과 접할 수 있다. 상기 반도체 패턴들(110)의 각각은 상기 소스/드레인 패턴들(SD)을 서로 연결할 수 있다. 상기 반도체 패턴들(110)의 수는 3개로 도시되었으나, 본 발명의 개념은 이에 한정되지 않는다. 상기 반도체 패턴들(110)은 실리콘(Si), 실리콘 게르마늄(SiGe), 및 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다.
상기 소스/드레인 패턴들(SD)은 상기 반도체 패턴들(110) 및 상기 활성 영역(102)을 시드로 이용하여 형성된 에피택시얼 패턴들일 수 있다. 상기 소스/드레인 패턴들(SD)은 실리콘 게르마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다. 일부 실시예들에 따르면, 상기 소스/드레인 패턴들(SD)은 상기 채널 패턴(CH)에 인장성 스트레인을 제공하도록 구성될 수 있다. 일 예로, 상기 반도체 패턴들(110)이 실리콘(Si)를 포함하는 경우, 상기 소스/드레인 패턴들(SD)은 실리콘(Si) 및/또는 실리콘 카바이드(SiC)를 포함할 수 있다. 다른 실시예들에 따르면, 상기 소스/드레인 패턴들(SD)은 상기 채널 패턴(CH)에 압축성 스트레인을 제공하도록 구성될 수 있다. 일 예로, 상기 반도체 패턴들(110)이 실리콘(Si)를 포함하는 경우, 상기 소스/드레인 패턴들(SD)은 실리콘 게르마늄(SiGe)을 포함할 수 있다. 상기 소스/드레인 패턴들(SD)은 불순물을 더 포함할 수 있다. 상기 불순물은 상기 소스/드레인 패턴들(SD)을 포함하는 트랜지스터의 전기적 특성을 개선하기 위해 채용될 수 있다. 상기 트랜지스터가 NMOSFET인 경우, 상기 불순물은 일 예로, 인(P)일 수 있다. 상기 트랜지스터가 PMOSFET인 경우, 상기 불순물은 일 예로, 보론(B)일 수 있다.
게이트 구조체(GS)가 상기 채널 패턴(CH) 상에 제공되고 상기 채널 패턴(CH)을 가로지를 수 있다. 상기 채널 패턴(CH)은 상기 게이트 구조체(GS)와 중첩할 수 있고, 상기 소스/드레인 패턴들(SD)은 상기 게이트 구조체(GS)의 양 측에 각각 배치될 수 있다.
상기 게이트 구조체(GS)는 게이트 전극(GE), 상기 게이트 전극(GE)과 상기 채널 패턴(CH) 사이의 게이트 절연 패턴(GI), 상기 게이트 전극(GE)의 측면들 상의 게이트 스페이서들(GSP), 및 상기 게이트 전극(GE)의 상면 상의 게이트 캐핑 패턴(CAP)을 포함할 수 있다. 상기 게이트 절연 패턴(GI)은 상기 게이트 전극(GE)과 상기 게이트 스페이서들(GSP) 사이로 연장될 수 있고, 상기 게이트 절연 패턴(GI)의 최상부면은 상기 게이트 전극(GE)의 상기 상면과 실질적으로 공면을 이룰 수 있다. 상기 게이트 전극(GE)은 상기 채널 패턴(CH)의 최상부면을 덮을 수 있고, 상기 채널 패턴(CH)과 상기 활성 영역(102) 사이 및 상기 반도체 패턴들(110) 사이의 공간들을 채울 수 있다. 상기 게이트 절연 패턴(GI)은 상기 반도체 패턴들(110)의 각각과 상기 게이트 전극(GE) 사이에 개재될 수 있다. 상기 반도체 패턴들(110)의 각각은 상기 게이트 절연 패턴(GI)을 사이에 두고 상기 게이트 전극(GE)으로부터 이격될 수 있다. 상기 게이트 구좇(GS), 상기 채널 패턴(CH), 및 상기 소스/드레인 패턴들(SD)은 멀티 브릿지 채널 전계 효과 트랜지스터(Multi-Bridge Channel Field Effect Transistor, MBCFET)를 구성할 수 있다.
상기 게이트 전극(GE)은 도핑된 반도체, 도전성 금속 질화물 및/또는 금속을 포함할 수 있다. 상기 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 고유전막 중 적어도 하나를 포함할 수 있다. 상기 고유전막은 하프늄 산화막(HfO), 알루미늄 산화막(AlO) 또는 탄탈륨 산화막(TaO)과 같이 실리콘 산화막보다 유전상수가 큰 물질을 포함할 수 있다. 상기 게이트 스페이서들(GSP) 및 상기 게이트 캐핑 패턴(CAP)의 각각은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
스페이서 패턴들(120)이 상기 소스/드레인 패턴들(SD)의 각각과 상기 게이트 전극(GE) 사이에 제공될 수 있다. 상기 스페이서 패턴들(120)은 상기 게이트 전극(GE)의 일 측에 제공될 수 있고, 상기 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 스페이서 패턴들(120) 및 상기 반도체 패턴들(110)은 상기 제2 방향(D2)을 따라 교대로 그리고 반복적으로 적층될 수 있다. 상기 스페이서 패턴들(120)의 각각은 서로 인접하는 반도체 패턴들(110) 사이, 또는 상기 최하층의 반도체 패턴(110)과 상기 활성 영역(102) 사이에 배치될 수 있다. 상기 소스/드레인 패턴들(SD)의 각각은 상기 반도체 패턴들(110)과 접할 수 있고, 상기 스페이서 패턴들(120)을 사이에 두고 상기 게이트 전극(GE)으로부터 이격될 수 있다. 상기 게이트 절연 패턴(GI)은 상기 게이트 전극(GE)과 상기 반도체 패턴들(110)의 각각 사이에 개재되되, 상기 게이트 전극(GE)과 상기 스페이서 패턴들(120)의 각각 사이로 연장될 수 있다. 상기 스페이서 패턴들(120)의 각각은 상기 게이트 절연 패턴(GI)과 접할 수 있다.
하부 층간 절연막(130)이 상기 기판(100) 상에 제공되고 상기 게이트 구조체(GS) 및 상기 소스/드레인 패턴들(SD)을 덮을 수 있다. 상기 하부 층간 절연막(130)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 상기 게이트 캐핑 패턴(CAP)의 상면은 상기 하부 층간 절연막(130)의 상면과 실질적으로 공면을 이룰 수 있다. 상기 게이트 스페이서(GSP)는 상기 게이트 캐핑 패턴(CAP)과 상기 하부 층간 절연막(130) 사이에 개재될 수 있다. 상부 층간 절연막(140)이 상기 하부 층간 절연막(130) 상에 배치될 수 있고, 상기 게이트 캐핑 패턴(CAP)의 상기 상면을 덮을 수 있다. 상기 상부 층간 절연막(140)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
하부 콘택 플러그들(150)이 상기 하부 층간 절연막(120) 및 상기 상부 층간 절연막(140)을 관통하여 상기 소스/드레인 패턴들(SD)에 전기적으로 연결될 수 있다. 상기 하부 콘택 플러그들(150)은 상기 게이트 구조체(GS)의 양 측에 배치될 수 있고, 상기 하부 콘택 플러그들(150)의 각각은 상기 소스/드레인 패턴들(SD) 중 대응하는 하나에 연결될 수 있다. 상기 하부 콘택 플러그들(150)은 금속 및/또는 도전성 금속 질화물을 포함할 수 있다.
제1 층간 절연막(200)이 상기 상부 층간 절연막(140) 상에 배치될 수 있다. 상기 제1 층간 절연막(200)은 도 1 내지 도 9를 참조하여 설명한 상기 제1 층간 절연막(200)과 실질적으로 동일하다.
도전 라인(290) 및 제2 층간 절연막(270)이 상기 제1 층간 절연막(200) 상에 배치될 수 있고, 콘택 플러그(240)가 상기 제1 층간 절연막(200)을 관통하여 상기 도전 라인(290)에 전기적으로 연결될 수 있다. 상기 도전 라인(290)은 상기 콘택 플러그(240)의 돌출부(230)의 일부와 중첩할 수 있고, 상기 제2 층간 절연막(270)은 상기 콘택 플러그(240)의 상기 돌출부(230)의 다른 일부와 중첩할 수 있다. 상기 콘택 플러그(240)는 상기 제1 층간 절연막(200)을 관통하여 상기 하부 콘택 플러그들(150) 중 대응하는 하나에 연결될 수 있다. 상기 도전 라인(290), 상기 제2 층간 절연막(270) 및 상기 콘택 플러그(240)는 도 1 내지 도 9를 참조하여 설명한, 상기 도전 라인(290), 상기 제2 층간 절연막(270) 및 상기 콘택 플러그(240)와 실질적으로 동일하게 구성될 수 있다.
라인 배리어 패턴(280)이 상기 도전 라인(290)과 상기 제1 층간 절연막(200) 사이 및 상기 도전 라인(290)과 상기 제2 층간 절연막(270) 사이에 개재될 수 있다. 일부 실시예들에 따르면, 상기 라인 배리어 패턴(280)은 상기 도전 라인(290)과 상기 콘택 플러그(240)의 상기 돌출부(230) 사이로 연장될 수 있다. 식각 정지막(260)이 상기 제2 층간 절연막(270)과 상기 제1 층간 절연막(200) 사이에 개재될 수 있고, 상기 제2 층간 절연막(270)과 상기 콘택 플러그(240)의 상기 돌출부(230) 사이로 연장될 수 있다. 캐핑막(250)이 상기 식각 정지막(260)과 상기 콘택 플러그(240)의 상기 돌출부(230) 사이에 개재될 수 있다. 일부 실시예들에 따르면, 상기 캐핑막(250)은 상기 라인 배리어 패턴(280)과 상기 콘택 플러그(240)의 상기 돌출부(230) 사이로 연장될 수 있다. 상기 라인 배리어 패턴(280), 상기 식각 정지막(260), 및 상기 캐핑막(250)은 도 1 내지 도 9를 참조하여 설명한 상기 라인 배리어 패턴(280), 상기 식각 정지막(260), 및 상기 캐핑막(250)과 실질적으로 동일하게 구성될 수 있다.
도 16은 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 단면도이다. 설명의 간소화를 위해, 도 15를 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 16을 참조하면, 활성영역(102)을 포함하는 기판(100)이 제공될 수 있다. 상기 활성영역(102)은 상기 기판(100)의 상면(100U)에 평행한 제1 방향(D1)으로 연장될 수 있고, 상기 기판(100)의 상면(100U)에 수직한 제2 방향(D2)을 따라 상기 기판(100)의 하부로부터 위로 돌출될 수 있다. 도시되지 않았지만, 소자분리 패턴들이 상기 기판(100) 상에 배치되어 상기 활성영역(102)을 정의할 수 있다.
채널 패턴(CH) 및 소스/드레인 패턴들(SD)이 상기 활성 영역(102) 상에 배치될 수 있다. 상기 소스/드레인 패턴들(SD)은 상기 채널 패턴(CH)을 사이에 두고 상기 제1 방향(D1)으로 서로 이격될 수 있다. 일부 실시예들에 따르면, 상기 채널 패턴(CH)은 상기 소자분리 패턴들에 의해 노출된, 상기 활성 영역(102)의 상부일 수 있다. 상기 소스/드레인 패턴들(SD)은 상기 채널 패턴(CH) 및 상기 활성 영역(102)을 시드로 이용하여 형성된 에피택시얼 패턴들일 수 있다.
게이트 구조체(GS)가 상기 채널 패턴(CH) 상에 제공되고 상기 채널 패턴(CH)을 가로지를 수 있다. 상기 채널 패턴(CH)은 상기 게이트 구조체(GS)와 중첩할 수 있고, 상기 소스/드레인 패턴들(SD)은 상기 게이트 구조체(GS)의 양 측에 각각 배치될 수 있다. 도시되지 않았으나, 상기 채널 패턴(CH)은 상기 기판(100)의 상면(100U)에 평행하고 상기 제1 방향(D1)에 수직한 제3 방향으로 서로 대향하는 측면들을 가질 수 있고, 상기 게이트 구조체(GS)는 상기 채널 패턴(CH)의 상기 대향하는 측면들을 덮을 수 있다. 상기 게이트 구조체(GS), 상기 채널 패턴(CH), 및 상기 소스/드레인 패턴들(SD)은 핀 전계 효과 트랜지스터(Fin Field Effect Transistor, FINFET)를 구성할 수 있다.
하부 층간 절연막(130)이 상기 기판(100) 상에 제공되고 상기 게이트 구조체(GS) 및 상기 소스/드레인 패턴들(SD)을 덮을 수 있다. 상부 층간 절연막(140)이 상기 하부 층간 절연막(130) 상에 배치될 수 있다. 하부 콘택 플러그들(150)이 상기 하부 층간 절연막(120) 및 상기 상부 층간 절연막(140)을 관통하여 상기 소스/드레인 패턴들(SD)에 전기적으로 연결될 수 있다.
제1 층간 절연막(200)이 상기 상부 층간 절연막(140) 상에 배치될 수 있다. 상기 제1 층간 절연막(200)은 도 1 내지 도 9를 참조하여 설명한 상기 제1 층간 절연막(200)과 실질적으로 동일하다.
도전 라인(290) 및 제2 층간 절연막(270)이 상기 제1 층간 절연막(200) 상에 배치될 수 있고, 콘택 플러그(240)가 상기 제1 층간 절연막(200)을 관통하여 상기 도전 라인(290)에 전기적으로 연결될 수 있다. 상기 도전 라인(290)은 상기 콘택 플러그(240)의 돌출부(230)의 일부와 중첩할 수 있고, 상기 제2 층간 절연막(270)은 상기 콘택 플러그(240)의 상기 돌출부(230)의 다른 일부와 중첩할 수 있다. 상기 콘택 플러그(240)는 상기 제1 층간 절연막(200)을 관통하여 상기 하부 콘택 플러그들(150) 중 대응하는 하나에 연결될 수 있다. 상기 도전 라인(290), 상기 제2 층간 절연막(270) 및 상기 콘택 플러그(240)는 도 1 내지 도 9를 참조하여 설명한, 상기 도전 라인(290), 상기 제2 층간 절연막(270) 및 상기 콘택 플러그(240)와 실질적으로 동일하게 구성될 수 있다.
라인 배리어 패턴(280)이 상기 도전 라인(290)과 상기 제1 층간 절연막(200) 사이 및 상기 도전 라인(290)과 상기 제2 층간 절연막(270) 사이에 개재될 수 있다. 일부 실시예들에 따르면, 상기 라인 배리어 패턴(280)은 상기 도전 라인(290)과 상기 콘택 플러그(240)의 상기 돌출부(230) 사이로 연장될 수 있다. 식각 정지막(260)이 상기 제2 층간 절연막(270)과 상기 제1 층간 절연막(200) 사이에 개재될 수 있고, 상기 제2 층간 절연막(270)과 상기 콘택 플러그(240)의 상기 돌출부(230) 사이로 연장될 수 있다. 캐핑막(250)이 상기 식각 정지막(260)과 상기 콘택 플러그(240)의 상기 돌출부(230) 사이에 개재될 수 있다. 일부 실시예들에 따르면, 상기 캐핑막(250)은 상기 라인 배리어 패턴(280)과 상기 콘택 플러그(240)의 상기 돌출부(230) 사이로 연장될 수 있다. 상기 라인 배리어 패턴(280), 상기 식각 정지막(260), 및 상기 캐핑막(250)은 도 1 내지 도 9를 참조하여 설명한 상기 라인 배리어 패턴(280), 상기 식각 정지막(260), 및 상기 캐핑막(250)과 실질적으로 동일하게 구성될 수 있다.
본 발명의 일부 실시예들에 따른 반도체 소자는 네거티브 커패시터(Negative Capacitor)를 이용한 NC(Negative Capacitance) FET을 포함할 수 있다. 일 예로, 상기 게이트 절연 패턴(GI)은 강유전체 특성을 갖는 강유전체 물질막과, 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10nm 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
일 예로, 상기 게이트 절연 패턴(GI)은 하나의 강유전체 물질막을 포함할 수 있다. 다른 예로, 상기 게이트 절연 패턴(GI)은 서로 이격된 복수의 강유전체 물질막들을 포함할 수 있다. 상기 게이트 절연 패턴(GI)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
도 17은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다. 도 18은 도 17의 A-A'선 및 B- B'선에 따른 단면도이다. 도 19는 도 17의 C- C'선에 따른 단면도이다.
도 17 내지 도 19를 참조하면, 기판(SUB) 상에 로직 셀(LC)이 제공될 수 있다. 로직 셀(LC)은 특정 기능을 수행하는 논리 소자(예를 들어, 인버터, 플립 플롭 등)를 의미할 수 있다. 로직 셀(LC)은 논리 소자를 구성하는 수직형 트랜지스터들(Vertical FET) 및 상기 수직형 트랜지스터들을 서로 연결하는 배선들을 포함할 수 있다.
기판(SUB) 상의 로직 셀(LC)은, 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함할 수 있다. 예를 들어, 제1 활성 영역(PR)은 PMOSFET 영역일 수 있고, 제2 활성 영역(NR)은 NMOSFET 영역일 수 있다. 기판(SUB)의 상부에 형성된 트렌치(TR)에 의해 제1 및 제2 활성 영역들(PR, NR)이 정의될 수 있다. 제1 및 제2 활성 영역들(PR, NR)은 제1 방향(D1)으로 서로 이격될 수 있다.
제1 활성 영역(PR) 상에 제1 하부 에피 패턴(SOP1)이 제공될 수 있고, 제2 활성 영역(NR) 상에 제2 하부 에피 패턴(SOP2)이 제공될 수 있다. 평면적 관점에서, 제1 하부 에피 패턴(SOP1)은 제1 활성 영역(PR)과 중첩될 수 있고, 제2 하부 에피 패턴(SOP2)은 제2 활성 영역(NR)과 중첩될 수 있다. 제1 및 제2 하부 에피 패턴들(SOP1, SOP2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 제1 하부 에피 패턴(SOP1)은 기판(SUB)의 제1 리세스 영역(RS1) 내에 제공될 수 있고, 제2 하부 에피 패턴(SOP2)은 기판(SUB)의 제2 리세스 영역(RS2) 내에 제공될 수 있다.
제1 활성 영역(PR) 상에 제1 활성 패턴들(AP1)이 제공될 수 있고, 제2 활성 영역(NR) 상에 제2 활성 패턴들(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 각각은 수직하게 돌출된 핀(Fin) 형태를 가질 수 있다. 평면적 관점에서, 제1 및 제2 활성 패턴들(AP1, AP2) 각각은 X 방향으로 연장되는 바 형태를 가질 수 있다. 제1 활성 패턴들(AP1)은 Y 방향을 따라 배열될 수 있고, 제2 활성 패턴들(AP2)은 Y 방향을 따라 배열될 수 있다.
각각의 제1 활성 패턴들(AP1)은, 제1 하부 에피 패턴(SOP1)으로부터 수직하게 돌출된 제1 채널 패턴(CHP1) 및 제1 채널 패턴(CHP1) 상의 제1 상부 에피 패턴(DOP1)을 포함할 수 있다. 각각의 제2 활성 패턴들(AP2)은, 제2 하부 에피 패턴(SOP2)으로부터 수직하게 돌출된 제2 채널 패턴(CHP2) 및 제2 채널 패턴(CHP2) 상의 제2 상부 에피 패턴(DOP2)을 포함할 수 있다.
기판(SUB) 상에 소자 분리막(ST)이 제공되어 트렌치(TR)를 채울 수 있다. 소자 분리막(ST)은 제1 및 제2 하부 에피 패턴들(SOP1, SOP2)의 상면들을 덮을 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
소자 분리막(ST) 상에, 제1 방향(D1)으로 서로 평행하게 연장되는 복수개의 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 Y 방향을 따라 배열될 수 있다. 게이트 전극(GE)은 제1 활성 패턴(AP1)의 제1 채널 패턴(CHP1)을 감쌀 수 있고, 제2 활성 패턴(AP2)의 제2 채널 패턴(CHP2)을 감쌀 수 있다. 예를 들어, 제1 활성 패턴(AP1)의 제1 채널 패턴(CHP1)은 제1 내지 제4 측벽들(SW1-SW4)을 가질 수 있다. 제1 및 제2 측벽들(SW1, SW2)은 Y 방향으로 서로 대향할 수 있고, 제3 및 제4 측벽들(SW3, SW4)은 X 방향으로 서로 대향할 수 있다. 게이트 전극(GE)은 제1 내지 제4 측벽들(SW1-SW4) 상에 제공될 수 있다. 다시 말하면, 게이트 전극(GE)은 제1 내지 제4 측벽들(SW1-SW4)을 둘러쌀 수 있다.
게이트 전극(GE)과 각각의 제1 및 제2 채널 패턴들(CHP1, CHP2) 사이에 게이트 절연 패턴(GI)이 개재될 수 있다. 게이트 절연 패턴(GI)은 게이트 전극(GE)의 바닥면과 게이트 전극(GE)의 내측벽을 덮을 수 있다. 예를 들어, 게이트 절연 패턴(GI)은 제1 활성 패턴(AP1)의 제1 내지 제4 측벽들(SW1-SW4)을 직접 덮을 수 있다.
제1 및 제2 상부 에피 패턴들(DOP1, DOP2)은 게이트 전극(GE) 위로 수직하게 돌출될 수 있다. 게이트 전극(GE)의 상면은, 제1 및 제2 상부 에피 패턴들(DOP1, DOP2) 각각의 바닥면보다 낮을 수 있다. 다시 말하면, 제1 및 제2 활성 패턴들(AP1, AP2) 각각은, 기판(SUB)으로부터 수직하게 돌출되어 게이트 전극(GE)을 관통하는 구조를 가질 수 있다.
본 실시예에 따른 반도체 소자는, 캐리어들이 Z 방향으로 이동하는 수직형 트랜지스터들을 포함할 수 있다. 예를 들어, 게이트 전극(GE)에 전압이 인가되어 트랜지스터가 "온(on)"될 경우, 하부 에피 패턴(SOP1, SOP2)으로부터 채널 패턴(CHP1, CHP2)을 통해 상부 에피 패턴(DOP1, DOP2)으로 캐리어들이 이동할 수 있다. 본 실시예에 따른 게이트 전극(GE)은 채널 패턴(CHP1, CHP2)의 측벽(SW1-SW4)을 완전히 둘러쌀 수 있다. 본 발명에 따른 트랜지스터는, 게이트 올 어라운드(gate all around) 구조를 갖는 3차원 전계 효과 트랜지스터(예를 들어, VFET)일 수 있다. 게이트가 채널을 둘러싸기 때문에, 본 발명에 따른 반도체 소자는 우수한 전기적 특성을 가질 수 있다.
소자 분리막(ST) 상에, 게이트 전극들(GE) 및 제1 및 제2 활성 패턴들(AP1, AP2)을 덮는 스페이서(SPC)가 제공될 수 있다. 스페이서(SPC)는 실리콘 질화막 또는 실리콘 산화질화막을 함유할 수 있다. 스페이서(SPC)는 하부 스페이서(LS), 상부 스페이서(US) 및 하부 및 상부 스페이서들(LS, US) 사이의 게이트 스페이서(GS)를 포함할 수 있다.
하부 스페이서(LS)는 소자 분리막(ST)의 상면을 직접 덮을 수 있다. 하부 스페이서(LS)에 의해 게이트 전극들(GE)이 소자 분리막(ST)으로부터 제3 방향(D3)으로 이격될 수 있다. 게이트 스페이서(GS)는 게이트 전극들(GE) 각각의 상면 및 외측벽을 덮을 수 있다. 상부 스페이서(US)는 제1 및 제2 상부 에피 패턴들(DOP1, DOP2)을 덮을 수 있다. 상부 스페이서(US)는 제1 및 제2 상부 에피 패턴들(DOP1, DOP2)의 상면들을 덮지 못하고 상기 상면들을 노출할 수 있다.
스페이서(SPC) 상에 제1 하부 층간 절연막(ILD1)이 제공될 수 있다. 제1 하부 층간 절연막(ILD1)의 상면은 제1 및 제2 상부 에피 패턴들(DOP1, DOP2)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 하부 층간 절연막(ILD1) 상에 제2 하부 층간 절연막(ILD2), 제1 상부 층간 절연막(ILD3), 및 제2 상부 층간 절연막(ILD4)이 순차적으로 적층될 수 있다. 제2 하부 층간 절연막(ILD2)은 제1 및 제2 상부 에피 패턴들(DOP1, DOP2)의 상면들을 덮을 수 있다.
제2 하부 층간 절연막(ILD2)을 관통하여 제1 및 제2 상부 에피 패턴들(DOP1, DOP2)에 접속하는 적어도 하나의 제1 활성 콘택(AC1)이 제공될 수 있다. 제2 하부 층간 절연막(ILD2), 제1 하부 층간 절연막(ILD1), 하부 스페이서(LS) 및 소자 분리막(ST)을 순차적으로 관통하여, 제1 및 제2 하부 에피 패턴들(SOP1, SOP2)에 접속하는 적어도 하나의 제2 활성 콘택(AC2)이 제공될 수 있다. 제2 하부 층간 절연막(ILD2), 제1 하부 층간 절연막(ILD1), 및 게이트 스페이서(GS)를 순차적으로 관통하여, 게이트 전극(GE)에 접속하는 게이트 콘택(GC)이 제공될 수 있다.
제1 상부 층간 절연막(ILD3) 내에 제1 금속층(M1)이 제공될 수 있다. 제2 상부 층간 절연막(ILD4) 내에 제2 금속층(M2)이 제공될 수 있다. 제1 상부 층간 절연막(ILD3) 및 제1 금속층(M1), 또는 제2 상부 층간 절연막(ILD4) 및 제2 금속층(M2)은 도 1 내지 도 9를 참조하여 설명한, 상기 제1 및 제2 층간 절연막들(200, 270), 상기 콘택 플러그(240), 상기 도전 라인(290), 상기 라인 배리어 패턴(280), 상기 식각 정지막(260), 및 상기 캐핑층(250)을 포함할 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (20)

  1. 기판 상의 제1 층간 절연막;
    상기 제1 층간 절연막 상의 도전 라인;
    상기 제1 층간 절연막 상에 배치되고 상기 도전 라인의 측면을 덮는 제2 층간 절연막; 및
    상기 제1 층간 절연막을 관통하여 상기 도전 라인에 연결되는 콘택 플러그를 포함하되,
    상기 콘택 플러그는 상기 제1 층간 절연막의 상면보다 위로 돌출된 돌출부를 포함하고,
    상기 도전 라인은 상기 돌출부의 일부와 중첩하고, 상기 제2 층간 절연막은 상기 돌출부의 다른 일부와 중첩하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 콘택 플러그는 상기 제1 층간 절연막을 관통하는 바디부를 더 포함하고,
    상기 돌출부는 상기 바디부로부터 상기 기판의 상면에 수직한 방향으로 돌출되고, 상기 바디부와 직접 접촉하는 반도체 소자.
  3. 청구항 2에 있어서,
    상기 콘택 플러그는 상기 제1 층간 절연막과 상기 바디부 사이의 콘택 배리어 패턴을 더 포함하고,
    상기 돌출부는 상기 콘택 배리어 패턴의 최상부면을 덮는 반도체 소자.
  4. 청구항 3에 있어서,
    상기 돌출부 및 상기 바디부는 서로 동일한 금속을 포함하고,
    상기 콘택 배리어 패턴은 상기 돌출부 및 상기 바디부와 다른 물질을 포함하는 반도체 소자.
  5. 청구항 1에 있어서,
    상기 도전 라인의 상기 측면과 상기 제2 층간 절연막 사이에 개재되는 라인 배리어 패턴을 더 포함하되,
    상기 라인 배리어 패턴은 상기 돌출부의 상면 상에 배치되는 반도체 소자.
  6. 청구항 5에 있어서,
    상기 도전 라인의 상기 측면은 이에 인접한 상기 도전 라인의 바닥면에 대하여 둔각을 가지도록 기울어진 반도체 소자.
  7. 청구항 5에 있어서,
    상기 제2 층간 절연막과 상기 제1 층간 절연막 사이에 개재되고, 상기 제2 층간 절연막과 상기 돌출부 사이로 연장되는 식각 정지막을 더 포함하되,
    상기 라인 배리어 패턴은 상기 도전 라인과 상기 식각 정지막 사이에 개재되는 반도체 소자.
  8. 청구항 7에 있어서,
    상기 식각 정지막과 상기 돌출부 사이의 캐핑막을 더 포함하되,
    상기 캐핑막은 상기 도전 라인과 상기 돌출부 사이로 연장되는 반도체 소자.
  9. 청구항 8에 있어서,
    상기 캐핑막은 상기 콘택 플러그와 다른 금속을 포함하는 반도체 소자.
  10. 청구항 8에 있어서,
    상기 라인 배리어 패턴은 상기 캐핑막과 상기 도전 라인 사이, 및 상기 제1 층간 절연막과 상기 도전 라인 사이로 연장되는 반도체 소자.
  11. 청구항 8에 있어서,
    상기 라인 배리어 패턴은:
    상기 도전 라인의 상기 측면과 상기 제2 층간 절연막 사이의 제1 부분; 및
    상기 도전 라인과 상기 제1 층간 절연막 사이의 제2 부분을 포함하고,
    상기 도전 라인은 상기 캐핑막과 접촉하는 반도체 소자.
  12. 청구항 7에 있어서,
    상기 식각 정지막과 상기 돌출부 사이의 캐핑막을 더 포함하되,
    상기 라인 배리어 패턴은 상기 돌출부와 접촉하고, 상기 캐핑막은 상기 돌출부의 상기 상면 상에서 상기 라인 배리어 배턴과 접촉하는 반도체 소자.
  13. 청구항 12에 있어서,
    상기 라인 배리어 패턴은 상기 돌출부와 상기 도전 라인 사이, 및 상기 제1 층간 절연막과 상기 도전 라인 사이로 연장되는 반도체 소자.
  14. 청구항 12에 있어서,
    상기 라인 배리어 패턴은:
    상기 도전 라인의 상기 측면과 상기 제2 층간 절연막 사이의 제1 부분; 및
    상기 도전 라인과 상기 제1 층간 절연막 사이의 제2 부분을 포함하고,
    상기 도전 라인은 상기 돌출부와 접촉하는 반도체 소자.
  15. 청구항 7에 있어서,
    상기 라인 배리어 패턴은 상기 돌출부와 접촉하고, 상기 돌출부와 상기 도전 라인 사이, 및 상기 제1 층간 절연막과 상기 도전 라인 사이로 연장되는 반도체 소자.
  16. 청구항 7에 있어서,
    상기 라인 배리어 패턴은:
    상기 도전 라인의 상기 측면과 상기 제2 층간 절연막 사이의 제1 부분; 및
    상기 도전 라인과 상기 제1 층간 절연막 사이의 제2 부분을 포함하고,
    상기 도전 라인은 상기 돌출부와 접촉하는 반도체 소자.
  17. 청구항 7에 있어서,
    상기 라인 배리어 패턴은 상기 도전 라인의 상기 측면과 상기 제2 층간 절연막 사이의 제1 부분, 및 상기 도전 라인과 상기 제1 층간 절연막 사이의 제2 부분을 포함하고,
    상기 식각 정지막은 상기 제2 층간 절연막과 상기 제1 층간 절연막 사이의 제1 부분, 및 상기 제2 층간 절연막과 상기 돌출부 사이의 제2 부분을 포함하고,
    상기 식각 정지막의 상기 제1 부분의 바닥면은 상기 라인 배리어 패턴의 상기 제1 부분의 바닥면과 동일한 높이에 위치하는 반도체 소자.
  18. 청구항 17에 있어서,
    상기 라인 배리어 패턴은 상기 도전 라인과 상기 돌출부 사이의 제3 부분을 포함하고,
    상기 돌출부의 최상부면 상에서, 상기 라인 배리어 패턴의 상기 제3 부분의 바닥면은 상기 식각 정지막의 상기 제2 부분의 바닥면과 동일하거나 낮은 높이에 위치하는 반도체 소자.
  19. 청구항 1에 있어서,
    상기 도전 라인과 중첩하는 상기 돌출부의 상기 일부는 라운드진 상면을 가지고,
    상기 제2 층간 절연막과 중첩하는 상기 돌출부의 상기 다른 일부는 각진 상면을 가지는 반도체 소자.
  20. 기판 상의 제1 층간 절연막;
    상기 제1 층간 절연막 상의 도전 라인;
    상기 제1 층간 절연막 상에 배치되고 상기 도전 라인의 측면을 덮는 제2 층간 절연막;
    상기 도전 라인의 상기 측면과 상기 제2 층간 절연막 사이의 라인 배리어 패턴; 및
    상기 제1 층간 절연막을 관통하여 상기 도전 라인에 연결되는 콘택 플러그를 포함하되,
    상기 콘택 플러그는 상기 제1 층간 절연막의 상면보다 위로 돌출된 돌출부를 포함하고,
    상기 라인 배리어 패턴은 상기 돌출부의 상면 상에 배치되는 반도체 소자.
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