TWI835549B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI835549B
TWI835549B TW112104196A TW112104196A TWI835549B TW I835549 B TWI835549 B TW I835549B TW 112104196 A TW112104196 A TW 112104196A TW 112104196 A TW112104196 A TW 112104196A TW I835549 B TWI835549 B TW I835549B
Authority
TW
Taiwan
Prior art keywords
layer
electrode
lower electrode
disposed
semiconductor device
Prior art date
Application number
TW112104196A
Other languages
English (en)
Other versions
TW202347719A (zh
Inventor
蔡弘植
金泰均
李珍秀
林義郞
林漢鎭
丁炯碩
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202347719A publication Critical patent/TW202347719A/zh
Application granted granted Critical
Publication of TWI835549B publication Critical patent/TWI835549B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一種半導體裝置包括：基板；接觸插塞，位於基板上；下部電極，電性連接至接觸插塞，並且包括依序堆疊的第一電極層、第一緩衝層及第二電極層；第一支撐層，與下部電極的上表面接觸，並被設置成與下部電極的至少一部分交疊，第一支撐層在與基板的上表面平行的方向上延伸；介電層，設置於下部電極及第一支撐層上；以及上部電極，設置於介電層上。下部電極包括：第一區，與第一支撐層交疊，並且具有第一高度；以及第二區，不與第一支撐層交疊，並且具有較第一高度低的第二高度。

Description

半導體裝置 [相關申請案的交叉參考]
本申請案主張於2022年2月9日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0016677號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
本發明概念是有關於一種半導體裝置。
根據對半導體裝置的高整合度及小型化的需求，亦可對半導體裝置的電容器的大小進行小型化。因此，已經進行了各種研究來對能夠在動態隨機存取記憶體(dynamic random-access memory，DRAM)中儲存資訊的電容器的結構進行最佳化。
本發明概念的態樣是提供一種具有改善的電性特性及可靠性的半導體裝置。
根據本發明概念的態樣，一種半導體裝置可包括：基板；接觸插塞，位於基板上；下部電極，電性連接至接觸插塞，並且 包括依序堆疊的第一電極層、第一緩衝層及第二電極層；第一支撐層，與下部電極的上表面接觸，並被設置成與下部電極的至少一部分交疊，且在與基板的上表面平行的方向上延伸；介電層，設置於下部電極及第一支撐層上；以及上部電極，設置於介電層上。下部電極包括：第一區，與第一支撐層交疊，並且具有第一高度；以及第二區，不與第一支撐層交疊，並且具有較第一高度低的第二高度。
根據本發明概念的態樣，一種半導體裝置可包括：基板；下部電極，設置於基板上；支撐層，與下部電極接觸，並連接相鄰的下部電極，支撐層具有開口；介電層，設置於下部電極及支撐層上；以及上部電極，設置於介電層上，其中下部電極可包括：第一電極層，設置於基板上，並且包含第一材料；第一緩衝層，設置於第一電極層上，並且包含第二材料；以及第二電極層，設置於第一緩衝層上，並且包含第三材料。下部電極中的至少一者可包括第一區及第二區，第一區與支撐層垂直地交疊並與支撐層接觸，第二區與開口垂直地交疊。開口可設置於相鄰的支撐層之間。第二材料不同於第一材料及第三材料中的每一者。
根據本發明概念的態樣，一種半導體裝置可包括：下部電極，包括第一區及第二區；介電層，設置於下部電極上；以及上部電極，設置於介電層上。下部電極可包括：多個電極層；以及至少一個緩衝層，夾置於所述多個電極層之間，並且包含至少一種金屬氧化物。第一區具有第一高度，且第二區具有較第一高 度低的第二高度。
100、100a、100b、100c、100d、200:半導體裝置
110、210:基板
120:裝置隔離區
125:主動區
130:掩埋閘極結構
133、240:閘極電極層
136:閘極介電層
139:閘極頂蓋層
140:層間絕緣層
143:第一層間絕緣層
146:第二層間絕緣層
149:第三層間絕緣層
150、260:接觸插塞
155:著陸接墊
160、261:蝕刻終止層
170、170a、170b、170c、170d、270:下部電極
171、171a、171b、171c:第一電極層
171d:第一電極層/電極層
172、172a、172c、172d:緩衝層
172b:第一緩衝層/緩衝層
173、173a、173b、173c:第二電極層
173d:第二電極層/電極層
174b:第二緩衝層/緩衝層
175b:第三電極層/電極層
180、280:介電層
185:最上部支撐層/支撐層
185o:側壁
190、290:上部電極
212:下部絕緣層
220:第一導線
222:第一絕緣圖案
230:通道層
232:第二絕緣圖案
234:第一掩埋層
236:第二掩埋層
240P1:第一子閘極電極
240P2:第二子閘極電極
250:閘極絕緣層
262:上部絕緣層
CP、CPa、CPb、CPc、CPd:電容器
I-I'、II-II'、III-III':線
SD:雜質區
SL:模製層
TL:空的空間
X、Y、Z:方向
藉由結合附圖閱讀以下詳細說明，將更清楚地理解本發明概念的上述及其他態樣、特徵及優點，在附圖中：圖1是根據實例性實施例的半導體裝置的示意性佈局圖。
圖2是根據實例性實施例的半導體裝置的示意性剖視圖。
圖3是根據實例性實施例的半導體裝置的示意性剖視圖。
圖4是根據實例性實施例的半導體裝置的示意性剖視圖。
圖5是根據實例性實施例的半導體裝置的示意性剖視圖。
圖6是根據實例性實施例的半導體裝置的示意性剖視圖。
圖7A至圖7G是用於示出根據實例性實施例的製造半導體裝置的方法的示意性剖視圖。
圖8是根據實例性實施例的半導體裝置的示意性佈局圖。
圖9是根據實例性實施例的半導體裝置的示意性剖視圖。
在下文中，將參照附圖來闡述本發明概念的較佳實施例。
將參照圖1及圖2來闡述根據實例性實施例的半導體裝置。
圖1是根據實例性實施例的半導體裝置的示意性佈局 圖。圖2是根據實例性實施例的半導體裝置的示意性剖視圖。圖2示出沿著圖1的線I-I'截取的橫截面。
參照圖1及圖2，半導體裝置100可包括基板110、設置於基板110上的下部電極170、設置於下部電極170上的介電層180、以及設置於介電層180上的上部電極190。下部電極170、介電層180及上部電極190可構成電容器CP。半導體裝置100可更包括對基板110與電容器CP進行連接的接觸插塞150及著陸接墊155。
基板110可包含例如IV族半導體、III-V族化合物半導體或II-VI族化合物半導體等半導體材料或由所述半導體材料形成。舉例而言，IV族半導體可包含矽、鍺或矽鍺。基板110可更包含雜質。基板110可為包括矽基板、絕緣體上矽(silicon-on insulator，SOI)基板、鍺基板、絕緣體上鍺(germanium-on insulator，GOI)基板、矽鍺基板或磊晶層在內的基板。
基板110可包括裝置隔離區120、以及由裝置隔離區120界定的主動區125。
主動區125可具有條形狀，並且可設置成在基板110中在一個方向上延伸的島形狀。舉例而言，主動區125可被設置成相對於X方向及Y方向以恆定的角度傾斜，並且可以相同的間隔重複地佈置。由於主動區125的傾斜佈置，可增加基板110的每單位面積的胞元密度，同時確保鄰近的主動區125之間的分離距離。
主動區125可具有自基板110的上表面起具有預定深度的雜質區SD。雜質區SD可彼此間隔開。雜質區SD可被設置為由字元線WL(閘極電極層133)形成的電晶體的源極/汲極區。在實例性實施例中，源極區中的雜質區SD的深度與汲極區中的雜質區SD的深度可彼此不同。
裝置隔離區120可藉由淺溝槽隔離(shallow trench isolation，STI)製程形成。裝置隔離區120可圍繞主動區125，並且可使主動區125彼此電性隔離。裝置隔離區120可由絕緣材料製成，且例如可為氧化矽、氮化矽或其組合。裝置隔離區120可根據基板110被蝕刻的溝槽的寬度而包括具有不同下部深度的多個區。
基板110可更包括掩埋在基板110中並在第一方向(Y方向)上延伸的掩埋閘極結構130。
掩埋閘極結構130可包括閘極電極層133、閘極介電層136及閘極頂蓋層139。閘極電極層133可設置成在第一方向(Y方向)上延伸的線形狀，以構成字元線。字元線可被設置成與主動區125交叉並在第一方向(Y方向)上延伸。舉例而言，一對相鄰的字元線可被設置成與一個主動區125交叉。
閘極電極層133的上表面可定位於較基板110的上表面低的水平高度上。在本說明書中，用語「水平高度(level)」的高度及深度可基於基板110的實質上平坦的上表面來定義。閘極電極層133可構成掩埋通道陣列電晶體(buried channel array transistor，BCAT)的閘極，但其實例性實施例並非僅限於此。在實例性實施例中，閘極電極層133可具有設置於基板110之上的形狀。
閘極電極層133可包含導電材料。閘極電極層133可包含例如複晶矽(Si)、鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)及鋁(Al)中的至少一者。在一些實例性實施例中，閘極電極層133可具有由不同材料形成的雙層式結構。
閘極介電層136可共形地覆蓋閘極電極層133的側表面及底表面。閘極介電層136可包含氧化矽、氮化矽及氮氧化矽中的至少一者。
閘極頂蓋層139可設置於閘極電極層133之上。閘極頂蓋層139可包含絕緣材料，例如氮化矽。
半導體裝置100可更包括設置於基板110上的層間絕緣層140。可形成有多個層間絕緣層140。層間絕緣層140可包括例如第一層間絕緣層143、第二層間絕緣層146及第三層間絕緣層149。第一層間絕緣層143、第二層間絕緣層146及第三層間絕緣層149中的每一者可包含絕緣材料。舉例而言，第一層間絕緣層143、第二層間絕緣層146及第三層間絕緣層149中的每一者可包含氧化矽、氮化矽及氮氧化矽中的至少一者。
接觸插塞150可設置於基板110上。接觸插塞150可貫穿層間絕緣層140的至少一部分形成。在實例性實施例中，接觸 插塞150可貫穿第一層間絕緣層143及第二層間絕緣層146進行設置。
接觸插塞150可連接至主動區125的一個區。應理解，當一個元件被稱為「連接」或「耦合」至另一元件或「位於」另一元件「上」時，其可直接連接或耦合至所述另一元件或直接位於所述另一元件上，抑或可存在中間元件。相反，當一個元件被稱為「直接連接」或「直接耦合」至另一元件、或者被稱為「接觸」另一元件或「與」另一元件「接觸」時，則在接觸點處不存在中間元件。接觸插塞150可設置於字元線(閘極電極層133)之間。接觸插塞150的下表面可定位於與基板110的上表面相同的水平高度上。接觸插塞150可包含導電材料。接觸插塞150可包含例如複晶矽(Si)、鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、釕(Ru)、鎢(W)或鉬(Mo)、鉑(Pt)、鎳(Ni)及鈷(Co)中的至少一者、或其氮化物，但並非僅限於此。
半導體裝置100可更包括設置於接觸插塞150與電容器CP之間的著陸接墊155。著陸接墊155可電性連接接觸插塞150與電容器CP的下部電極170。著陸接墊155可設置於接觸插塞150上，以穿透層間絕緣層140的至少一部分。在實例性實施例中，著陸接墊155可貫穿第三層間絕緣層149進行設置。著陸接墊155可包含導電材料，例如複晶矽(Si)、鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、釕(Ru)、鎢(W)、鉬(Mo)、鉑(Pt)、鎳(Ni)及鈷(Co)中的至少一者、或其氮化物，但並非僅限於此。
半導體裝置100可更包括設置於層間絕緣層140上的蝕刻終止層160。電容器CP的下部電極170可穿透蝕刻終止層160，並且與著陸接墊155接觸。蝕刻終止層160可包含絕緣材料，所述絕緣材料在特定蝕刻條件下相對於模製層(圖8A中的SL)具有蝕刻選擇性。在實例性實施例中，當模製層(圖8A中的SL)包含氧化矽時，蝕刻終止層160可包含氮化矽(SiN)、氮化矽硼(SiBN)或碳氮化矽(SiCN)中的至少一者。
電容器CP可包括下部電極170、介電層180及上部電極190。半導體裝置100可更包括支撐層185，支撐層185與電容器CP接觸，在平行於基板110的方向上延伸，並將相鄰的下部電極170彼此連接。
下部電極170可穿透蝕刻終止層160。下部電極170的下表面可與著陸接墊155接觸，且下部電極170可電性連接至接觸插塞150及主動區125。下部電極170的上表面可包括與最上部支撐層185接觸的部分。
下部電極170可具有不對稱的結構。下部電極170可包括在垂直方向(Z方向)上與最上部支撐層185交疊並與最上部支撐層185接觸的第一區、以及不在垂直方向(Z方向)上與最上部支撐層185交疊的第二區。下部電極170的第二區可在垂直方向(Z方向)上與由最上部支撐層185的側壁185o所界定的開口交疊。舉例而言，第一區與第二區可在第二方向(X方向)上彼此連接。
第一區可具有第一高度，且第二區可具有較第一高度低的第二高度。在實例性實施例中，第一區的上表面可具有實質上平行於基板110的上表面的平面形狀，且第二區的上表面可具有朝向基板110的上表面凹陷的形狀。
下部電極170可包括依序堆疊的第一電極層171、緩衝層172及第二電極層173。第一電極層171及第二電極層173中的每一者可包含導電材料。在實例性實施例中，第一電極層171及第二電極層173中的每一者可包含金屬及金屬氮化物中的至少一者。第一電極層171及第二電極層173中的每一者可包含例如鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、釕(Ru)、鎢(W)及鉬(Mo)、鉑(Pt)、鎳(Ni)及鈷(Co)中的至少一者及/或其氮化物，或者由例如所述材料中的至少一者及/或其氮化物形成。第一電極層171中所包含的材料與第二電極層173中所包含的材料可彼此相同或不同。
緩衝層172可設置於第一電極層171與第二電極層173之間。緩衝層172可包含與第一電極層171的材料及第二電極層173的材料不同的材料。緩衝層172可由具有壓應力(compressive stress)的材料形成。緩衝層172可包含具有壓應力的金屬、金屬氮化物及金屬氧化物中的至少一者，或者由具有壓應力的金屬、金屬氮化物及金屬氧化物中的至少一者形成。在實例性實施例中，緩衝層172可包含金屬氧化物或者由金屬氧化物形成。緩衝層172可包含例如氧化鈦(TiO)、氧化鉭(TaO)、氧化鎢(WO) 等，或者由例如氧化鈦(TiO)、氧化鉭(TaO)、氧化鎢(WO)等形成，但並非僅限於此。
當下部電極具有不對稱的結構時，下部電極可具有不對稱的應力。舉例而言，當下部電極170由具有張應力(tensile stress)的導電材料形成時，具有相對高的高度的第一區的張應力可大於具有相對低的高度的第二區的抗張強度。由於此種不對稱的張應力，下部電極可能會在一個方向上發生彎曲。
在根據本發明概念的實例性實施例的下部電極170中，緩衝層172可夾置於第一電極層171與第二電極層173之間，從而可解決具有不對稱的結構的下部電極170的不對稱的應力。舉例而言，當第一電極層171及第二電極層173具有張應力時，具有壓應力的緩衝層172可設置於第一電極層171與第二電極層173之間。由於第一電極層171及第二電極層173的張應力可被緩衝層172的壓應力抵消，因此可解決下部電極170的不對稱的應力。
在實例性實施例中，第一電極層171可具有包括下表面及側表面的圓柱形狀。緩衝層172可設置於第一電極層171上以與第一電極層171接觸，並且可具有包括下表面及側表面的圓柱形狀。第二電極層173可設置於緩衝層172上以與緩衝層172接觸，並且可填充由緩衝層172形成的空間。第二電極層173可具有例如柱形狀。在實例性實施例中，第一電極層171與第二電極層173可藉由緩衝層172而彼此間隔開。
由於下部電極170具有其中緩衝層172設置於第一電極 層171與第二電極層173之間的結構，因此可藉由包括多個電極層而確保足夠的導電性。此外，嵌置於所述多個電極層之間的緩衝層172可抵消下部電極170的不對稱的應力，以解決彎曲問題。此外，由於可以不同方式對形成第一電極層171的材料、形成緩衝層172的材料、以及形成第二電極層173的材料進行控制，因此下部電極170的應力控制範圍為寬，並且可提高批量生產率。舉例而言，當緩衝層172由壓應力較第一電極層171的張應力強的材料形成時，第二電極層173可由張應力足以抵消緩衝層172的壓應力的材料形成。可慮及下部電極170的內部應力等以各種方式改變第一電極層171的材料、緩衝層172的材料及第二電極層173的材料的組合。
第一電極層171、緩衝層172及第二電極層173可分別包括與最上部支撐層185接觸的部分。在實例性實施例中，與最上部支撐層185接觸的第一電極層171、緩衝層172及第二電極層173可實質上共面。舉例而言，第一電極層171、緩衝層172及第二電極層173中的每一者的最上部表面可設置於與最上部支撐層185的底表面相同的水平高度處。
支撐層185可與下部電極170接觸，並且可在平行於基板110的方向上延伸。支撐層185可包括多個支撐層。支撐層185中的每一者可被設置成在垂直於基板110的上表面的Z方向上彼此間隔開。支撐層185的最上部支撐層可與下部電極170的上表面接觸，並且可包括在Z方向上與下部電極170交疊的部分。其 餘的支撐層可與下部電極170的側表面接觸。
支撐層185可為支撐具有高的縱橫比的多個下部電極170的結構。在本文中，為了便於說明，用語「所述多個下部電極」與「下部電極」可互換使用。儘管圖中未示出，但支撐層185可將相鄰的下部電極170彼此連接。舉例而言，圖2的半導體裝置100的一部分可以相同的間隔重複地佈置。因此，支撐層185可將相鄰的下部電極170彼此連接。支撐層185可包含例如氧化矽、氮化矽及氮氧化矽中的至少一者。
介電層180可設置於蝕刻終止層160上，以覆蓋下部電極170及支撐層185。介電層180可覆蓋下部電極170的上表面及側表面、蝕刻終止層160的上表面、以及支撐層185的被暴露出的表面。
介電層180可包含高介電材料、氧化矽、氮化矽或其組合。然而，在一些實例性實施例中，介電層180可包含含有鉿(Hf)、鋁(Al)、鋯(Zr)及鑭(La)中的一者的氧化物、氮化物、矽化物、氧氮化物或矽化氧氮化物。
在實例性實施例中，介電層180可具有壓應力。當具有壓應力的介電層180設置於具有不對稱的應力的下部電極上時，下部電極170的彎曲現象可因介電層180的壓應力而加劇。根據本發明概念的實例性實施例的下部電極170具有夾置於第一電極層171與第二電極層173之間的緩衝層，以減輕下部電極170的不對稱的應力，從而即使在具有壓應力的介電層180設置於具有 不對稱的結構的下部電極170上時亦可減輕下部電極170的彎曲現象。
上部電極190可具有覆蓋所述多個下部電極170、介電層180及支撐層185的結構。上部電極190可具有對所述多個下部電極170之間的空間、以及支撐層185之間的空間進行填充的結構。上部電極190可與介電層180接觸。
圖2示出其中上部電極190被配置為單個電極層的實例性實施例，但並非僅限於此。在其他實例性實施例中，上部電極190可包括多個電極層。上部電極190可包含導電材料。上部電極190可包含例如複晶矽(Si)、鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鎢(W)及氮化鎢(WN)中的至少一者。
圖3至圖6是根據實例性實施例的半導體裝置的示意性剖視圖。
就電容器CPa、CPb、CPc及CPd的結構而言，圖3至圖6不同於圖1及圖2的前述實例性實施例。在圖3至圖6的實例性實施例中，使用與圖1及圖2的參考編號相同但字母不同的參考編號來闡述不同於圖1及圖2的實例性實施例。利用與上述參考編號相同的參考編號闡述的特徵可相同或相似。
圖3是根據實例性實施例的半導體裝置的示意性剖視圖。
參照圖3，半導體裝置100a可包括基板110、設置於基板110上的下部電極170a、設置於下部電極170a上的介電層180、以及設置於介電層180上的上部電極190。下部電極170a可包括 第一電極層171a、緩衝層172a及第二電極層173a。半導體裝置100a在緩衝層172a等的形狀方面不同於圖1及圖2的實施例。
如圖3所示，緩衝層172a可設置於在中心軸線與下部電極170a的外側表面之間靠近下部電極170a的外側表面的位置處。因此，相較於圖2的實例性實施例，第一電極層171a的圓柱體的厚度可減小，緩衝層172a的圓柱體的直徑可增大，第二電極層173a的圓柱體的直徑可增大，並且第二電極層173a的柱的直徑可增大。可慮及第一電極層171a及第二電極層173a的張應力等來改變緩衝層172a的形狀及嵌置位置。
圖4是根據實例性實施例的半導體裝置的示意性剖視圖。
參照圖4，半導體裝置100b可包括基板110、設置於基板110上的下部電極170b、設置於下部電極170b上的介電層180、以及設置於介電層180上的上部電極190。下部電極170b可包括第一電極層171b、第二電極層173b及第三電極層175b、以及第一緩衝層172b及第二緩衝層174b。半導體裝置100b與圖1及圖2的實例性實施例的不同之處在於：下部電極170b更包括第二緩衝層174b。
如圖4所示，下部電極170b可具有其中第一電極層171b、第一緩衝層172b、第二電極層173b、第二緩衝層174b及第三電極層175b依序堆疊的結構。在實例性實施例中，第一電極層171b可具有圓柱形狀。第一緩衝層172b設置於第一電極層171b上以與第一電極層171b接觸，並且可具有圓柱形狀。第二電極層 173b可設置於第一緩衝層172b上以與第一緩衝層172b接觸，並且可具有圓柱形狀。第二緩衝層174b可設置於第二電極層173b上以與第二電極層173b接觸，並且可具有圓柱形狀。第三電極層175b可設置於第二緩衝層174b上以與第二緩衝層174b接觸，並且可具有對第二緩衝層174b的圓柱體的內部進行填充的柱形狀。
下部電極170b可包括設置於電極層171b、173b及175b之間的多個緩衝層172b及174b，從而可更有效地解決不對稱的應力。由於下部電極170b包括多個緩衝層，因此下部電極170b的應力控制範圍可拓寬。由於所述多個電極層171b、173b及175b可由不同的材料形成，因此可拓寬可能的材料範圍，並且可提高批量生產率。
構成下部電極170b的電極層及緩衝層的數目及設置次序並非僅限於此。舉例而言，下部電極170b可包括四或更多個電極層、以及夾置於電極層之間的三或更多個緩衝層。在其他實例性實施例中，緩衝層及電極層的設置次序可發生改變，或者構成下部電極170b的電極層及緩衝層的數目可相同。
圖5是根據實例性實施例的半導體裝置的示意性剖視圖。
參照圖5，半導體裝置100c可包括基板110、設置於基板110上的下部電極170c、設置於下部電極170c上的介電層180、以及設置於介電層180上的上部電極190。下部電極170c可包括第一電極層171c、緩衝層172c及第二電極層173c。半導體裝置100c與圖1及圖2的實施例的不同之處在於下部電極170c的緩衝 層172c的厚度。
如圖5C所示，藉由增加夾置於第一電極層171c與第二電極層173c之間的緩衝層172c的厚度，可更有效地解決下部電極170c的不對稱的應力。相較於其中配置有多個緩衝層的實例性實施例，可減少製程步驟的數目以提高製造效率，並確保具有足夠的壓應力來解決不對稱的應力。此外，由於藉由對緩衝層172c的厚度進行控制可確保足夠的壓應力，因此可用作第一電極層171c及第二電極層173c的材料的範圍可拓寬，並且可提高生產率。
圖6是根據實例性實施例的半導體裝置的示意性剖視圖。
參照圖6，半導體裝置100d可包括基板110、設置於基板110上的下部電極170d、設置於下部電極170d上的介電層180、以及設置於介電層180上的上部電極190。下部電極170d可包括第一電極層171d、緩衝層172d及第二電極層173d。半導體裝置100d與圖1及圖2的實施例的不同之處在於下部電極170d的結構。
如圖6所示，第一電極層171d可具有柱形狀。緩衝層172d可設置於第一電極層171d上，並且可具有層形狀或管柱形狀(column shape)。第二電極層173d可設置於緩衝層172d上，並且可具有不對稱的結構。在實例性實施例中，第二電極層173d可於不在垂直方向(Z方向)上與最上部支撐層185交疊的區中具有朝向基板110的上表面凹陷的圓柱形狀。然而，下部電極170d的凹陷形狀並非僅限於此。在其他實例性實施例中，凹陷區可延 伸至緩衝層172d或第一電極層171d。
不同於設置於具有圓柱形狀的電極層與具有柱形狀的電極層之間的先前實例性實施例，下部電極170d的緩衝層172d可設置於具有柱形狀的電極層之間。緩衝層172d的厚度及位置可端視下部電極170d的縱橫比、構成第一電極層171d的材料類型及構成第二電極層173d的材料類型等而變化。
在圖6所示的實例性實施例中，下部電極170d可包括二個電極層171d及173d、以及設置於電極層171d與173d之間的一個緩衝層172d，但下部電極170d的結構並非僅限於此。在其他實例性實施例中，下部電極170d可包括三或更多個電極層、以及夾置於所述電極層之間的二或更多個緩衝層。作為另外一種選擇，下部電極170d可包括相同數目的電極層與緩衝層。
圖7A至圖7G是用於示出根據實例性實施例的製造半導體裝置的製程的示意性剖視圖。圖7A至圖7G的剖視圖示出對應於圖2的橫截面。
參照圖7A，可形成包括基板110的下部結構，並且可在下部結構上交替地堆疊模製層SL與支撐層185。可形成穿過模製層SL及支撐層185的孔。
可在基板110上形成主動區125、以及界定主動區125的裝置隔離區120。可移除基板110的一部分以形成在第一方向(Y方向)上延伸的溝槽，並且可在溝槽中形成掩埋閘極結構130。可在掩埋閘極結構130的兩側上形成雜質區SD，並且可在與第一方 向(Y方向)交叉的第二方向(X方向)上形成位元線結構(圖中未示出)。
可形成覆蓋基板110的第一層間絕緣層143及第二層間絕緣層146。可形成用於藉由第一層間絕緣層143及第二層間絕緣層146而暴露出主動區125的一部分的開口。可藉由利用導電材料對開口進行填充來形成接觸插塞150。在實例性實施例中，接觸插塞150可包含複晶矽(Si)、鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、釕(Ru)、鎢(W)、鉬(Mo)、鉑(Pt)、鎳(Ni)及鈷(Co)中的至少一者、或其氮化物。
可形成覆蓋第二層間絕緣層146及接觸插塞150的第三層間絕緣層149。可貫穿第三層間絕緣層149形成開口，以暴露出接觸插塞150的至少一部分。可利用導電材料對開口進行填充以形成著陸接墊155。在實例性實施例中，著陸接墊155可包含摻雜複晶矽(Si)。
可形成覆蓋第三層間絕緣層149及著陸接墊155的蝕刻終止層160。蝕刻終止層160可包含在特定蝕刻條件下相對於模製層SL具有蝕刻選擇性的絕緣材料。在實例性實施例中，當模製層SL包含氧化矽時，蝕刻終止層160可包含氮化矽(SiN)及碳氮化矽(SiCN)中的至少一者。
可藉由在蝕刻終止層160上交替地堆疊模製層SL與支撐層185來形成多層式結構。在實例性實施例中，模製層SL包括三個層，但支撐層185包括二個層，但層的數目並非僅限於此。模 製層SL與支撐層185可具有相同的厚度或不同的厚度。在實例性實施例中，最下部模製層SL可具有較最上部模製層SL大的厚度。
此後，可形成穿過多層式結構的多個孔。所述多個孔可穿透蝕刻終止層160以暴露出著陸接墊155。
參照圖7B，可共形地在多個孔內及多層式結構的上表面上形成第一電極層171。
第一電極層171可藉由例如化學氣相沈積(chemical vapor deposition，CVD)、原子層沈積(atomic layer deposition，ALD)等形成。第一電極層171可包含導電材料。在實例性實施例中，第一電極層171可包含金屬、金屬氮化物等。第一電極層171可包含例如鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、釕(Ru)、鎢(W)、鉬(Mo)、鉑(Pt)、鎳(Ni)及鈷(Co)中的至少一者及/或其氮化物。
參照圖7C，可在第一電極層171上形成緩衝層172。
緩衝層172可形成於第一電極層171上，以抵消由第一電極層171引起的應力。緩衝層172可抵消由在稍後將闡述的圖7D的製程中形成的第二電極層173引起的應力。在實例性實施例中，當第一電極層171由具有張應力的材料形成時，緩衝層172可由具有壓應力的材料形成。在實例性實施例中，緩衝層172可包含金屬、金屬氮化物、金屬氧化物等。緩衝層172可由例如金屬氧化物形成。
緩衝層172可藉由例如化學氣相沈積(CVD)、原子層沈 積(ALD)等製程形成。當緩衝層172包含金屬氧化物時，緩衝層172可藉由利用氧氣(O2)、臭氧(O3)或其電漿進行氧化而形成。
參照圖7D，可在緩衝層172上形成第二電極層173。
第二電極層173可被形成為對由緩衝層172在多個孔中提供的空的空間進行填充，並覆蓋緩衝層172的上表面。第二電極層173可藉由例如化學氣相沈積(CVD)、原子層沈積(ALD)等形成。
第二電極層173可包含導電材料。在實例性實施例中，第二電極層173可包含金屬、金屬氮化物等。第二電極層173可包含例如鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、釕(Ru)、鎢(W)、鉬(Mo)、鉑(Pt)、鎳(Ni)及鈷(Co)中的至少一者及/或其氮化物。第二電極層173可由相同於第一電極層171的材料形成，或者可由與第一電極層171的材料不同的材料形成。
參照圖7E，在移除第一電極層171、緩衝層172及第二電極層173直至暴露出多層式結構的上表面之後，可形成覆蓋多層式結構的上表面的最上部支撐層185。
可對第一電極層171、緩衝層172及第二電極層173實行平坦化製程，以暴露出最上部模製層SL的上表面。作為平坦化製程，舉例而言，可實行化學機械研磨(chemical mechanical polishing，CMP)製程。藉由平坦化製程形成於多個孔中的第一電極層171的上表面、緩衝層172的上表面及第二電極層173的 上表面可與最上部模製層SL的上表面實質上共面。
形成於所述多個孔中的第一電極層171、緩衝層172及第二電極層173可彼此分離。第一電極層171、緩衝層172及第二電極層173中的每一者可構成下部電極。
此後，可形成覆蓋最上部模製層SL的上表面、第一電極層171的上表面、緩衝層172的上表面及第二電極層173的上表面的最上部支撐層185。支撐層185可包含例如氧化矽、氮化矽及氮氧化矽中的至少一者。
參照圖7F，可移除最上部支撐層185的一部分及下部電極170的一部分，並且可移除支撐層185的一部分、以及模製層SL。
可形成覆蓋最上部支撐層185的一部分的遮罩(圖中未示出)，並且可藉由蝕刻來移除不在垂直方向(Z方向)上與遮罩交疊的最上部支撐層185及下部電極170。
最上部支撐層185可藉由蝕刻而被部分地移除，以包括開口。開口可由最上部支撐層185的側壁185o來界定。舉例而言，開口可設置於在第二方向(X方向)上相鄰的最上部支撐層185之間。
藉由蝕刻製程，下部電極170可具有不對稱的結構。在實例性實施例中，下部電極170可包括與最上部支撐層185接觸並且在垂直方向(Z方向)上與最上部支撐層185交疊的第一區、以及在垂直方向(Z方向)上與最上部支撐層185的開口交疊的 第二區。下部電極170的第一區可具有第一高度。下部電極170的第二區可具有較第一高度低的第二高度。在第一區中，下部電極170可不被蝕刻，而在第二區中，下部電極170可被蝕刻。在第二區中，下部電極170的上表面可具有朝向基板110的上表面凹陷的形狀。
儘管下部電極170的第一區與第二區形成不對稱的結構，但下部電極170的不對稱的應力可被減輕。舉例而言，當第一電極層171及第二電極層173中的每一者具有張應力時，第一電極層171及第二電極層173中的每一者在第一區與第二區中可具有不同量值的張應力。然而，根據本發明概念的實例性實施例，由於下部電極170包括在第一電極層171與第二電極層173之間具有壓應力的緩衝層172，因此由第一電極層171及第二電極層173引起的張應力可被抵消。
參照圖7G，可形成覆蓋下部電極170、以及與下部電極170接觸的支撐層185的介電層180。
介電層180可共形地覆蓋下部電極170的上表面及側表面、蝕刻終止層160的上表面、以及支撐層185的被暴露出的表面。介電層180可包含高介電質、氧化矽、氮化矽、氮氧化矽或其組合。
返回參照圖2，可在介電層180上形成上部電極190。
上部電極190可填充下部電極170之間、以及支撐層185之間的空的空間(圖7G中的TL)，並覆蓋下部電極170及支撐層 185。上部電極190可包含導電材料，例如複晶矽(Si)、鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鎢(W)及氮化鎢(WN)中的至少一者。
圖8及圖9示出根據實例性實施例的半導體裝置。
圖8是根據實例性實施例的半導體裝置的佈局圖。圖9是根據實例性實施例的半導體裝置的剖視圖。圖9示出沿著圖8的II-II'及III-III'截取的橫截面。
參照圖8及圖9，半導體裝置200可包括基板210、多條第一導線220、通道層230、閘極電極層240、閘極絕緣層250及電容器CP。半導體裝置200可為包括垂直通道電晶體(vertical channel transistor，VCT)的記憶體裝置。垂直通道電晶體可指代其中通道層230的通道長度自基板210在垂直方向上延伸的結構。
下部絕緣層212可設置於基板210上，並且多條第一導線220可在下部絕緣層212上在X方向上彼此間隔開並在Y方向上延伸。多個第一絕緣圖案222可被設置成對下部絕緣層212上的所述多條第一導線220之間的空間進行填充。所述多個第一絕緣圖案222可在Y方向上延伸，並且所述多個第一絕緣圖案222的上表面可設置於與所述多條第一導線220的上表面相同的水平高度處。所述多條第一導線220可充當半導體裝置200的位元線。
在實例性實施例中，所述多條第一導線220可包含摻雜複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，所述多條第一導線220可包含摻雜複 晶矽、鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、釕(Ru)、鎢(W)、鉬(Mo)、鉑(Pt)、鎳(Ni)及鈷(Co)中的至少一者，或者包含其氮化物，但並非僅限於此。所述多條第一導線220可包含單層或多層上述材料。在實例性實施例中，所述多條第一導線220可包含2D半導體材料，舉例而言，2D半導體材料可包含石墨烯、碳奈米管或其組合。
通道層230可在所述多條第一導線220上以在X方向及Y方向上彼此間隔開的矩陣形式進行佈置。通道層230可在X方向上具有第一寬度，且在Z方向上具有第一高度，並且第一高度可大於第一寬度。舉例而言，第一高度可為第一寬度的約2倍至10倍，但並非僅限於此。通道層230的底部部分可充當第一源極/汲極區(圖中未示出)，且通道層230的上部部分可充當第二源極/汲極區(圖中未示出)，並且通道層230的位於第一源極/汲極區與第二源極/汲極區之間的部分可充當通道區(圖中未示出)。
在實例性實施例中，通道層230可包含氧化物半導體，舉例而言，氧化物半導體可包含InxGayZnzO、InxGaySizO、InxSnyZnzO、InxZnyO、ZnxO、ZnxSnyO、ZnxOyN、ZrxZnySnzO、SnxO、HfxInyZnzO、GaxZnySnzO、AlxZnySnzO、YbxGayZnzO、InxGayO或其組合。通道層230可包含單層或多層氧化物半導體。在一些實例中，通道層230可具有較矽的帶隙能量大的帶隙能量。舉例而言，通道層230可具有為約1.5電子伏特(eV)至5.6電子伏特的帶隙能量。舉例而言，當通道層具有約2.0電子伏特至4.0電子伏 特的帶隙能量時，通道層230可具有最佳的通道效能。舉例而言，通道層230可為複晶的或非晶的，但並非僅限於此。在實例性實施例中，通道層230可包含2D半導體材料，並且舉例而言，2D半導體材料可包含石墨烯、碳奈米管或其組合。
閘極電極層240可在通道層230的二個側壁上在X方向上延伸。閘極電極層240可包括面向通道層230的第一側壁的第一子閘極電極240P1、以及面向與通道層230的第一側壁相對的第二側壁的第二子閘極電極240P2。由於一個通道層230設置於第一子閘極電極240P1與第二子閘極電極240P2之間，因此半導體裝置200可具有雙閘極電晶體結構。然而，本發明概念的技術精神並非僅限於此，且可省略第二子閘極電極240P2，並且可僅形成面向通道層230的第一側壁的第一子閘極電極240P1以形成單個閘極。因此，可實作電晶體結構。
閘極電極層240可包含摻雜複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。舉例而言，閘極電極層240可包含摻雜複晶矽、鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、釕(Ru)、鎢(W)、鉬(Mo)、鉑(Pt)、鎳(Ni)及鈷(Co)中的至少一者，或者可包含其氮化物，但並非僅限於此。
閘極絕緣層250可圍繞通道層230的側壁，並且可夾置於通道層230與閘極電極層240之間。舉例而言，如圖8及圖9所示，通道層230的整個側壁可被閘極絕緣層250圍繞，並且閘極電極層240的側壁的一部分可與閘極絕緣層250接觸。在其他 實例性實施例中，閘極絕緣層250可在閘極電極層240的延伸方向(即，第二方向(X方向))上延伸，並且僅面向閘極電極層240的二個側壁亦可與閘極絕緣層250接觸。
在實例性實施例中，閘極絕緣層250可由氧化矽膜、氮氧化矽膜、介電常數高於氧化矽膜的介電常數的高介電常數膜、或其組合形成。高介電常數膜可由金屬氧化物或金屬氧氮化物形成。舉例而言，可用作閘極絕緣層250的高介電常數膜可由HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或其組合製成，但並非僅限於此。
多個第二絕緣圖案232可在所述多個第一絕緣圖案222上在第一方向(Y方向)上延伸，並且通道層230可設置於所述多個第二絕緣圖案232中相鄰的二個第二絕緣圖案232之間。此外，第一掩埋層234及第二掩埋層236可設置於二個相鄰的第二絕緣圖案232之間的二個相鄰的通道層230之間的空間中。第一掩埋層234可設置於二個相鄰的通道層230之間的空間的底部部分中，而第二掩埋層236可被形成為對第一掩埋層234上的二個相鄰的通道層230之間的空間的其餘部分進行填充。第二掩埋層236的上表面可設置於與通道層230的上表面相同的水平高度處，並且第二掩埋層236可覆蓋閘極電極層240的上表面。作為另外一種選擇，所述多個第二絕緣圖案232可由具有所述多個第一絕緣圖案222的連續材料層形成，或者第二掩埋層236可由具有第一掩埋層234的連續材料層形成。
接觸插塞260可設置於通道層230上。接觸插塞260可被設置成與通道層230垂直地交疊，並且可以在X方向及Y方向上彼此間隔開的矩陣形式進行佈置。接觸插塞260可包含摻雜複晶矽、鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、釕(Ru)、鎢(W)、鉬(Mo)、鉑(Pt)、鎳(Ni)及鈷(Co)中的至少一者，或者可包含其氮化物，但並非僅限於此。上部絕緣層262可在所述多個第二絕緣圖案232及第二掩埋層236上圍繞接觸插塞260的側壁。
蝕刻終止層261可設置於上部絕緣層262上，並且電容器CP可設置於蝕刻終止層261上。電容器CP可包括下部電極270、介電層280及上部電極290。在實例性實施例中，電容器CP可具有與參照圖1至圖6闡述的結構相同或相似的結構。
如上所述，藉由解決其下部電極具有不對稱結構的電容器的彎曲問題，半導體裝置的可靠性可得以提高。
儘管以上已經示出並闡述了實例性實施例，但對熟習此項技術者顯而易見的是，在不背離由所附申請專利範圍界定的本發明概念的範圍的情況下，可做出各種潤飾及變化。
100:半導體裝置 110:基板 120:裝置隔離區 125:主動區 130:掩埋閘極結構 133:閘極電極層 136:閘極介電層 139:閘極頂蓋層 140:層間絕緣層 143:第一層間絕緣層 146:第二層間絕緣層 149:第三層間絕緣層 150:接觸插塞 155:著陸接墊 160:蝕刻終止層 170:下部電極 171:第一電極層 172:緩衝層 173:第二電極層 180:介電層 185:最上部支撐層/支撐層 185o:側壁 190:上部電極 CP:電容器 I-I':線 SD:雜質區 X、Y、Z:方向

Claims (10)

  1. 一種半導體裝置，包括： 基板； 接觸插塞，位於所述基板上； 下部電極，電性連接至所述接觸插塞，並且所述下部電極包括依序堆疊的第一電極層、第一緩衝層及第二電極層； 第一支撐層，與所述下部電極的上表面接觸，並且所述第一支撐層被設置成與所述下部電極的至少一部分交疊，所述第一支撐層在與所述基板的上表面平行的方向上延伸； 介電層，設置於所述下部電極及所述第一支撐層上；以及 上部電極，設置於所述介電層上， 其中所述下部電極包括： 第一區，與所述第一支撐層交疊，並且具有第一高度；以及 第二區，不與所述第一支撐層交疊，並且具有較所述第一高度低的第二高度。
  2. 如請求項1所述的半導體裝置，其中所述第一電極層及所述第一緩衝層中的每一者具有圓柱形狀，並且 其中所述第二電極層具有填充所述第一緩衝層的內部的柱形狀。
  3. 如請求項1所述的半導體裝置，其中所述第一電極層、所述第一緩衝層及所述第二電極層中的每一者包括與所述第一支撐層接觸的部分。
  4. 如請求項1所述的半導體裝置，其中所述下部電極更包括： 第二緩衝層，設置於所述第二電極層上；以及 第三電極層，設置於所述第二緩衝層上。
  5. 如請求項1所述的半導體裝置，其中所述第一電極層具有柱形狀， 其中所述第一緩衝層設置於所述第一電極層的上表面上，並且 其中所述第二電極層設置於所述第一緩衝層的上表面上。
  6. 一種半導體裝置，包括： 基板； 下部電極，設置於所述基板上； 支撐層，與所述下部電極接觸，並連接所述下部電極中相鄰的下部電極，所述支撐層具有開口； 介電層，設置於所述下部電極及所述支撐層上；以及 上部電極，設置於所述介電層上， 其中所述下部電極中的每一者包括： 第一電極層，設置於所述基板上，並且包含第一材料； 第一緩衝層，設置於所述第一電極層上，並且包含第二材料；以及 第二電極層，設置於所述第一緩衝層上，並且包含第三材料， 其中所述下部電極中的至少一者包括第一區及第二區，所述第一區與所述支撐層垂直地交疊並與所述支撐層接觸，所述第二區與所述開口垂直地交疊， 其中所述開口設置於相鄰的支撐層之間，並且 其中所述第二材料不同於所述第一材料及所述第三材料中的每一者。
  7. 如請求項6所述的半導體裝置，其中所述第一材料及所述第三材料中的每一者包含金屬及金屬氮化物中的至少一者。
  8. 如請求項6所述的半導體裝置，其中所述第二材料包含金屬、金屬氮化物及金屬氧化物中的至少一者。
  9. 如請求項6所述的半導體裝置，其中所述下部電極更包括： 第二緩衝層，設置於所述第二電極層上，並且包含第四材料；以及 第三電極層，設置於所述第二緩衝層上，並且包含第五材料， 其中所述第四材料具有壓應力，並且所述第四材料不同於所述第一材料、所述第三材料及所述第五材料。
  10. 一種半導體裝置，包括： 下部電極，包括第一區及第二區； 介電層，設置於所述下部電極上；以及 上部電極，設置於所述介電層上， 其中所述下部電極包括： 多個電極層；以及 至少一個緩衝層，夾置於所述多個電極層之間，並且所述至少一個緩衝層包含至少一種金屬氧化物，且 其中所述第一區具有第一高度，且所述第二區具有較所述第一高度低的第二高度。
TW112104196A 2022-02-09 2023-02-07 半導體裝置 TWI835549B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2022-0016677 2022-02-09
KR1020220016677A KR20230120286A (ko) 2022-02-09 2022-02-09 반도체 장치

Publications (2)

Publication Number Publication Date
TW202347719A TW202347719A (zh) 2023-12-01
TWI835549B true TWI835549B (zh) 2024-03-11

Family

ID=87520295

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112104196A TWI835549B (zh) 2022-02-09 2023-02-07 半導體裝置

Country Status (4)

Country Link
US (1) US20230253445A1 (zh)
KR (1) KR20230120286A (zh)
CN (1) CN116583104A (zh)
TW (1) TWI835549B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220238532A1 (en) * 2021-01-20 2022-07-28 Micron Technology, Inc. Capacitors with electrodes having a portion of material removed, and related semiconductor devices, systems, and methods

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6992346B2 (en) * 2003-06-26 2006-01-31 Samsung Electronics Co., Ltd. Integrated circuit devices with metal-insulator-metal capacitors
US20110306208A1 (en) * 2010-06-11 2011-12-15 Jung-Won Lee Method for Fabricating Semiconductor Device
US20190189619A1 (en) * 2016-12-09 2019-06-20 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
WO2021254030A1 (zh) * 2020-06-19 2021-12-23 长鑫存储技术有限公司 半导体器件、电容装置及电容装置的制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6992346B2 (en) * 2003-06-26 2006-01-31 Samsung Electronics Co., Ltd. Integrated circuit devices with metal-insulator-metal capacitors
US20110306208A1 (en) * 2010-06-11 2011-12-15 Jung-Won Lee Method for Fabricating Semiconductor Device
US20190189619A1 (en) * 2016-12-09 2019-06-20 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
WO2021254030A1 (zh) * 2020-06-19 2021-12-23 长鑫存储技术有限公司 半导体器件、电容装置及电容装置的制造方法

Also Published As

Publication number Publication date
US20230253445A1 (en) 2023-08-10
CN116583104A (zh) 2023-08-11
KR20230120286A (ko) 2023-08-17
TW202347719A (zh) 2023-12-01

Similar Documents

Publication Publication Date Title
US11626409B2 (en) Semiconductor devices having buried gates
KR20220048131A (ko) 반도체 장치 및 이의 제조 방법
US11929366B2 (en) Semiconductor device
US20220352173A1 (en) Semiconductor device
TW202339206A (zh) 半導體裝置
TWI835549B (zh) 半導體裝置
CN112786595A (zh) 半导体存储器装置
US20230225113A1 (en) Semiconductor device
TWI778796B (zh) 半導體裝置
CN115696914A (zh) 半导体器件
US20230284434A1 (en) Semiconductor device and method for fabricating the same
US20230178634A1 (en) Semiconductor devices having spacer structures
US11716840B2 (en) Semiconductor memory device including capacitor
US20230113319A1 (en) Semiconductor device including contact plug
US20230337412A1 (en) Semiconductor device and method of fabricating the same
US20230371235A1 (en) Semiconductor device
US20230290814A1 (en) Semiconductor device
US20230309292A1 (en) Capacitor and dram device including the same
US20220344341A1 (en) Semiconductor devices having air gaps
US20220406786A1 (en) Semiconductor devices having dummy gate structures
CN118284039A (zh) 半导体器件
JP2023165406A (ja) 半導体素子
CN117641893A (zh) 半导体器件
KR20220091660A (ko) 반도체 소자
TW202407887A (zh) 半導體記憶體裝置