KR20230120286A - 반도체 장치 - Google Patents
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Abstract
본 발명의 실시예에 따른 반도체 장치는, 기판; 상기 기판 상의 콘택 플러그; 상기 콘택 플러그와 전기적으로 연결되며, 순차적으로 적층된 제1 전극층, 제1 버퍼층 및 제2 전극층을 포함하는 하부 전극; 상기 하부 전극의 상부면과 접촉하고 상기 하부 전극의 적어도 일부와 중첩되도록 배치될 수 있다. 상기 기판과 평행한 방향으로 연장되는 제1 서포터층; 상기 하부 전극 및 상기 제1 서포터층 상에 배치되는 유전층; 및 상기 유전층 상에 배치되는 상부 전극을 포함할 수 있다. 상기 하부 전극은, 상기 제1 서포터층과 중첩되고, 제1 높이를 갖는 제1 영역; 및 상기 제1 서포터층과 중첩되지 않으며, 상기 제1 높이보다 작은 제2 높이를 갖는 제2 영역을 포함할 수 있다.
Description
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 고집적화 및 소형화 요구에 따라 반도체 장치의 커패시터의 크기 또한 미세화되고 있다. 이에 따라, 디램(Dynamic random-access memory, DRAM)에서 정보를 저장할 수 있는 커패시터의 구조를 최적화하기 위한 다양한 연구가 시도되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 전기적 특성 및 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치는, 기판; 상기 기판 상의 콘택 플러그; 상기 콘택 플러그와 전기적으로 연결되며, 순차적으로 적층된 제1 전극층, 제1 버퍼층 및 제2 전극층을 포함하는 하부 전극; 상기 하부 전극의 상부면과 접촉하고 상기 하부 전극의 적어도 일부와 중첩되도록 배치될 수 있다. 상기 기판과 평행한 방향으로 연장되는 제1 서포터층; 상기 하부 전극 및 상기 제1 서포터층 상에 배치되는 유전층; 및 상기 유전층 상에 배치되는 상부 전극을 포함할 수 있다. 상기 하부 전극은, 상기 제1 서포터층과 중첩되고, 제1 높이를 갖는 제1 영역; 및 상기 제1 서포터층과 중첩되지 않으며, 상기 제1 높이보다 작은 제2 높이를 갖는 제2 영역을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 기판; 상기 기판 상에 배치되는 하부 전극들; 상기 하부 전극들과 접촉하며, 이웃하는 상기 하부 전극들을 연결하는 하나 이상의 서포터층; 상기 하부 전극들 및 상기 서포터층 상에 배치되는 유전층; 및 상기 유전층 상에 배치되는 상부 전극을 포함할 수 있다. 각각의 상기 하부 전극들은, 상기 기판 상에 배치되며, 제1 물질을 포함하는 제1 전극층, 상기 제1 전극층 상에 배치되며, 제2 물질을 포함하는 제1 버퍼층, 및 상기 제1 버퍼층 상에 배치되며, 제3 물질을 포함하는 제2 전극층을 포함할 수 있다. 상기 제2 물질은 압축 응력(compressive stress)을 가지며, 상기 제1 및 제3 물질과 다를 수 있다.
예시적인 실시예들에 따른 반도체 장치는, 하부 전극; 상기 하부 전극 상에 배치되는 유전층; 및 상기 유전층 상에 배치되는 상부 전극을 포함할 수 있다. 상기 하부 전극은, 복수 개의 전극층들; 및 상기 복수 개의 전극층들 사이에 개재되며, 금속 산화물을 적어도 포함하는 하나 이상의 버퍼층을 포함할 수 있다. 상기 하부 전극은, 제1 높이를 갖는 제1 영역; 및 상기 제1 높이보다 작은 제2 높이를 갖는 제2 영역을 포함할 수 있다.
비대칭 구조의 하부 전극을 갖는 커패시터의 벤딩(bending) 문제를 해소함으로써, 반도체 장치의 신뢰성을 향상시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 개략적인 레이아웃도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 7a 내지 도 7g는 예시적인 실시예들에 따른 반도체 장치의 제조 공정을 설명하기 위한 개략적인 단면도들이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 레이아웃도이다.
도 9는 예시적인 실시에들에 따른 반도체 장치의 개략적인 단면도들이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 5는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 7a 내지 도 7g는 예시적인 실시예들에 따른 반도체 장치의 제조 공정을 설명하기 위한 개략적인 단면도들이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 레이아웃도이다.
도 9는 예시적인 실시에들에 따른 반도체 장치의 개략적인 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1 및 도 2를 참조하여, 예시적인 실시예들에 따른 반도체 장치에 대해 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 반도체 장치(100)의 개략적인 레이아웃도다. 도 2는 예시적인 실시예들에 따른 반도체 장치(100)의 개략적인 단면도이다. 도 2는 도 1의 Ⅰ-Ⅰ'를 따른 단면을 도시한 것이다.
도 1 및 도 2를 참조하면, 반도체 장치(100)는 기판(110), 기판(110) 상의 하부 전극(170), 하부 전극(170) 상의 유전층(180), 및 유전층 상의 상부 전극(190)을 포함할 수 있다. 하부 전극(170), 유전층(180) 및 상부 전극(190)은 커패시터(CP)를 구성할 수 있다. 반도체 장치(100)는 기판(110)과 커패시터(CP)를 연결하는 콘택 플러그(150) 및 랜딩 패드(155)를 더 포함할 수 있다.
기판(110)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(110)은 불순물들을 더 포함할 수 있다. 기판(110)은 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator, SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator, GOI) 기판, 실리콘-게르마늄 기판, 또는 에피택셜층을 포함하는 기판일 수 있다.
기판(110)은 소자 분리 영역(120) 및 소자 분리 영역(120)에 의해 정의되는 활성 영역들(125)을 포함할 수 있다.
활성 영역들(125)은 바(bar) 형태일 수 있으며, 기판(110) 내에 일 방향으로 연장되는 아일랜드 형상으로 배치될 수 있다. 활성 영역들(125)은 예를 들어, X 방향과 Y 방향에 대하여 일정한 각도로 경사지게 배치되고, 동일한 간격으로 반복적으로 다수 배열될 수 있다. 활성 영역들(125)의 경사진 배열에 의해 이웃하는 활성 영역들(125) 간의 이격 거리를 확보하면서 기판(110)의 단위 면적당 셀 밀도를 높일 수 있다.
활성 영역들(125)은 기판(110)의 상면으로부터 소정 깊이의 불순물 영역들(SD)을 가질 수 있다. 불순물 영역들(SD)은 서로 이격될 수 있다. 불순물 영역들(SD)은 워드 라인(게이트 전극층(133))에 의해 구성되는 트랜지스터의 소스/드레인 영역으로 제공될 수 있다. 예시적인 실시예들에서, 소스 영역과 드레인 영역에서 불순물 영역들(SD)의 깊이가 서로 다를 수도 있다.
소자 분리 영역(120)은 쉘로우 트렌치 소자 분리(shallow trench isolation, STI) 공정에 의하여 형성될 수 있다. 소자 분리 영역(120)은 활성 영역들(125)을 둘러싸면서 이들을 서로 전기적으로 분리할 수 있다. 소자 분리 영역(120)은 절연 물질로 이루어질 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 그들의 조합일 수 있다. 소자 분리 영역(120)은 기판(110)이 식각된 트렌치의 너비에 따라 상이한 하단 깊이를 갖는 복수의 영역들을 포함할 수 있다. 소자 분리 영역(120)은 활성 영역들(125)을 정의할 수 있다.
기판(110)은 기판(110) 내에 매립되어 제1 방향(Y 방향)으로 연장되는 매립 게이트 구조물(130)을 더 포함할 수 있다.
매립 게이트 구조물(130)은 게이트 전극층(133), 게이트 유전막(136) 및 게이트 캡핑층(139)을 포함할 수 있다. 게이트 전극층(133)은 제1 방향(Y 방향)을 따라 연장되는 라인 형상으로 제공되어 워드 라인(word
line)을 구성할 수 있다. 워드 라인은 활성 영역(125)을 가로질러 제1 방향(Y 방향)으로 연장되도록 배치될 수 있다. 예를 들어, 서로 인접하는 한 쌍의 워드 라인들은 하나의 활성 영역(125)을 가로지르도록 배치될 수 있다.
게이트 전극층(133)의 상면은 기판(110)의 상면보다 낮은 레벨에 위치할 수 있다. 본 명세서에서, 사용되는 용어 "레벨"의 높고 낮음은 기판(101)의 실질적으로 편평한 상면을 기준으로 정의될 수 있다. 게이트 전극층(133)은 BCAT(buried channel array transistor)의 게이트를 구성할 수 있으나, 이에 한정되지는 않는다. 실시예들에 따라, 게이트 전극층(133)은 기판(110)의 상부에 배치되는 형태를 가질 수도 있다.
게이트 전극층(133)은 도전성 물질을 포함할 수 있다. 게이트 전극층(133)은 예를 들어, 다결정 실리콘(Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 및 알루미늄(Al) 중 하나 이상을 포함할 수 있다. 실시예들에 따라, 게이트 전극층(133)은 서로 다른 물질로 형성되는 이중층 구조를 가질 수도 있다.
게이트 유전막(136)은 게이트 전극층(133)의 측면 및 바닥면을 컨포멀하게 덮을 수 있다. 게이트 유전막(136)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
게이트 캡핑층(139)은 게이트 전극층(133)의 상부에 배치될 수 있다. 게이트 캡핑층(139)은 절연 물질, 예를 들어, 실리콘 질화물을 포함할 수 있다.
반도체 장치(100)는 기판(110) 상에 배치되는 층간 절연층(140)을 더 포함할 수 있다. 층간 절연층(140)은 복수 개로 형성될 수 있다. 층간 절연층(140)은 예를 들어, 제1 내지 제3 층간 절연층들(143, 146, 149)을 포함할 수 있다. 제1 내지 제3 층간 절연층들(143, 146, 149)은 각각 절연 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 층간 절연층들(143, 146, 149)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
콘택 플러그(150)는 기판(110) 상에 배치될 수 있다. 콘택 플러그(150)는 층간 절연층(140)의 적어도 일부를 관통하여 형성될 수 있다. 예시적인 실시예에서, 콘택 플러그(150)는 제1 및 제2 층간 절연층들(143, 146)을 관통하여 배치될 수 있다.
콘택 플러그(150)는 활성 영역(125)의 일 영역에 연결될 수 있다. 콘택 플러그(150)는 워드 라인들(게이트 전극층들(133)) 사이에 배치될 수 있다. 콘택 플러그(150)의 하면은, 기판(110)의 상면보다 낮은 레벨에 위치할 수 있다. 콘택 플러그(150)는 도전성 물질을 포함할 수 있다. 콘택 플러그(150)는 예를 들어, 다결정 실리콘(Si), 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 텅스텐(W), 몰리브덴(Mo), 백금(Pt), 니켈(Ni) 및 코발트(Co) 중 하나 이상을 포함하거나, 이들의 질화물을 포함할 수 있으나, 이에 한정되는 것은 아니다.
반도체 장치(100)는 콘택 플러그(150)와 커패시터(CP) 사이에 배치되는 랜딩 패드(155)를 더 포함할 수 있다. 랜딩 패드(155)는 콘택 플러그(150)와 커패시터(CP)의 하부 전극(170)을 전기적으로 연결할 수 있다. 랜딩 패드(155)는 콘택 플러그(150) 상에서 층간 절연층(140)의 적어도 일부를 관통하여 배치될 수 있다. 예시적인 실시예에서, 랜딩 패드(155)는 제3 층간 절연층(149)을 관통하여 배치될 수 있다. 랜딩 패드(155)는 도전성 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘(Si), 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 텅스텐(W), 몰리브덴(Mo), 백금(Pt), 니켈(Ni) 및 코발트(Co) 중 하나 이상을 포함하거나, 이들의 질화물을 포함할 수 있으나, 이에 한정되는 것은 아니다.
반도체 장치(100)는 층간 절연층(140) 상에 배치되는 식각 정지층(160)을 더 포함할 수 있다. 커패시터(CP)의 하부 전극(170)은 식각 정지층(160)을 관통하여, 랜딩 패드(155)와 접촉할 수 있다. 식각 정지층(160)은 몰드층들(도 8a 등의 SL)과 특정 식각 조건에서 식각 선택성을 갖는 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 몰드층들(도 8a 등의 SL)이 실리콘 산화물을 포함하는 경우, 식각 정지층(160)은 실리콘 질화물(SiN), 실리콘 붕질화물(SiBN) 또는 실리콘 탄질화물(SiCN) 중 적어도 하나를 포함할 수 있다.
커패시터(CP)는 하부 전극(170), 유전층(180) 및 상부 전극(190)을 포함할 수 있다. 반도체 장치(100)는 커패시터(CP)와 접촉하며, 기판(110)과 평행한 방향으로 연장되며, 이웃하는 하부 전극들(170)을 서로 연결하는 서포터층(185)을 더 포함할 수 있다.
하부 전극(170)은 식각 정지층(160)을 관통할 수 있다. 하부 전극(170)의 하부면은 랜딩 패드(155)와 접촉하여, 하부 전극(170)은 콘택 플러그(150) 및 활성 영역(125)과 전기적으로 연결될 수 있다. 하부 전극(170)의 상부면은 최상부 서포터층(185)과 접촉하는 부분을 포함할 수 있다.
하부 전극(170)은 비대칭적 구조를 가질 수 있다. 하부 전극(170)은, 최상부 서포터층(185)과 수직 방향(Z 방향)에서 중첩하며 최상부 서포터층(185)과 접촉하는 제1 영역, 및 최상부 서포터층(185)과 수직 방향(Z 방향)에서 중첩하지 않는 제2 영역을 포함할 수 있다. 하부 전극(170)의 제2 영역은 최상부 서포터층(185)의 측벽(185o)에 의해 정의되는 개구부와 수직 방향(Z 방향)에서 중첩할 수 있다.
제1 영역은 제1 높이를 갖고, 제2 영역은 제1 높이보다 작은 제2 높이를 가질 수 있다. 예시적인 실시예들에서, 제1 영역의 상부면은 기판(110)의 상부면과 실질적으로 평행한 평면 형상을 가지고, 제2 영역의 상부면은 기판(110)의 상부면을 향하여 리세스된 형상을 가질 수 있다.
하부 전극(170)은 순차적으로 적층된 제1 전극층(171), 버퍼층(172) 및 제2 전극층(173)을 포함할 수 있다. 제1 전극층(171) 및 제2 전극층(173)은 도전 물질을 포함할 수 있다. 예시적인 실시예들에서, 제1 전극층(171) 및 제2 전극층(173) 각각은 금속 및 금속 질화물 중 하나 이상을 포함할 수 있다. 제1 전극층(171) 및 제2 전극층(173)은, 예를 들어, 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 텅스텐(W), 몰리브덴(Mo), 백금(Pt), 니켈(Ni) 및 코발트(Co) 중 하나 이상, 및/또는 이들의 질화물을 포함할 수 있다. 제1 전극층(171)과 제2 전극층(173)에 포함된 물질은 서로 동일하거나 다를 수 있다.
버퍼층(172)은 제1 전극층(171)과 제2 전극층(173) 사이에 배치될 수 있다. 버퍼층(172)은 제1 전극층(171) 및 제2 전극층(173)과 다른 물질을 포함할 수 있다. 버퍼층(172)은 압축 응력(compressive stress)을 갖는 물질로 형성될 수 있다. 버퍼층(172)은 압축 응력을 갖는 금속, 금속 질화물 및 금속 산화물 중 하나 이상을 포함할 수 있으다. 예시적인 실시예들에서, 버퍼층(172)은 금속 산화물을 포함할 수 있다. 버퍼층(172)은 예를 들어, 티타늄 산화물(TiO), 탄탈륨 산화물(TaO), 텅스텐 산화물(WO) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.
하부 전극이 비대칭 구조를 갖는 경우, 하부 전극은 비대칭 응력(stress)을 가질 수 있다. 예를 들어, 하부 전극(170)이 인장 응력(tensile stress)을 갖는 도전 물질로 형성되는 경우, 상대적으로 큰 높이를 갖는 제1 영역의 인장 응력은, 상대적으로 작은 높이를 갖는 제2 영역의 인장 응력에 비해 클 수 있다. 이와 같은 비대칭 인장 응력에 의해, 하부 전극이 일 방향으로 벤딩(bending)될 수 있다.
본 발명의 예시적인 실시예들에 따른 하부 전극(170)은, 제1 전극층(171) 및 제2 전극층(173) 사이에 버퍼층(172)을 개재함으로써, 비대칭 구조를 갖는 하부 전극(170)의 비대칭 응력을 해소할 수 있다. 예를 들어, 제1 및 제2 전극층들(171, 173)이 인장 응력을 갖는 경우, 제1 및 제2 전극층들(171, 173) 사이에 압축 응력을 갖는 버퍼층(172)을 배치할 수 있다. 제1 및 제2 전극층들(171, 173)의 인장 응력이 버퍼층(172)의 압축 응력에 의해 상쇄되므로, 하부 전극(170)의 비대칭 응력이 해소될 수 있다.
예시적인 실시예들에서, 제1 전극층(171)은 하부면 및 측면을 갖는 실린더 형상을 가질 수 있다. 버퍼층(172)은 제1 전극층(171) 상에서 제1 전극층(171)과 접촉하도록 배치되며, 하부면 및 측면을 갖는 실린더 형상을 가질 수 있다. 제2 전극층(173)은 버퍼층(172) 상에서 버퍼층(172)과 접촉하도록 배치되며, 버퍼층(172)에 의해 형성되는 공간을 채울 수 있다. 제2 전극층(173)은 예를 들어, 기둥(pillar) 형상을 가질 수 있다. 예시적인 실시예들에서, 제1 전극층(171)과 제2 전극층(173)은 버퍼층(172)에 의해 서로 이격될 수 있다.
하부 전극(170)은 제1 및 제2 전극층들(171, 173) 사이에 버퍼층(172)이 배치된 구조를 가짐으로써, 복수의 전극층들을 포함하여 충분한 전기 전도도를 확보할 수 있다. 이와 함께, 복수의 전극층들 사이에 삽입된 버퍼층(172)은, 하부 전극(170)의 비대칭 응력을 상쇄하여 벤딩 문제를 해소할 수 있다. 또한, 제1 전극층(171), 버퍼층(172) 및 제2 전극층(173)을 형성하는 물질을 각각 다르게 제어할 수 있으므로, 하부 전극(170)의 스트레스 제어 범위가 넓으며, 양산성이 향상될 수 있다. 예를 들어, 버퍼층(172)이 제1 전극층(171)의 인장 응력에 비해 강한 압축 응력을 갖는 물질로 형성되는 경우, 제2 전극층(173)은 버퍼층(172)의 압축 응력을 상쇄할 수 있는 정도의 인장 응력을 갖는 물질로 형성될 수 있다. 하부 전극(170)의 내부 응력 등을 고려하여, 제1 전극층(171), 버퍼층(172) 및 제2 전극층(173)의 물질의 조합을 다양하게 변경할 수 있다.
제1 전극층(171), 버퍼층(172) 및 제2 전극층(173)은 최상부 서포터층(185)과 접촉하는 부분을 각각 포함할 수 있다. 예시적인 실시예들에서, 최상부 서포터층(185)과 접촉하는 제1 전극층(171), 버퍼층(172) 및 제2 전극층(173)은 실질적으로 공면(coplanar)을 이룰 수 있다.
서포터층(185)은 하부 전극(170)과 접촉하며, 기판(110)에 평행한 방향으로 연장될 수 있다. 서포터층(185)은 복수 개의 서포터층들을 포함할 수 있다. 각각의 서포터층(185)은 기판(110)의 상면에 수직한 Z 방향으로 서로 이격되어 배치될 수 있다. 서포터층(185) 중 최상부 서포터층은 하부 전극(170)의 상부면과 접촉하며, 하부 전극(170)과 Z 방향으로 중첩되는 부분을 포함할 수 있다. 나머지 서포터층은 하부 전극(170)의 측면과 접촉할 수 있다.
서포터층(185)은 높은 종횡비를 가지는 복수의 하부 전극들(170)을 지지하는 구조물일 수 있다. 서포터층(185)은 인접한 하부 전극들(170)을 서로 연결할 수 있다. 서포터층(185)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 하나 이상을 포함할 수 있다.
유전층(180)은 식각 정지층(160) 상에서 하부 전극(170) 및 서포터층(185)을 덮도록 배치될 수 있다. 유전층(180)은 하부 전극(170)의 상부면 및 측면, 식각 정지층(160)의 상부면, 및 서포터층(185)의 노출된 표면들을 덮을 수 있다.
유전층(180)은 고유전체 물질, 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다. 다만, 실시예들에 따라, 유전층(180)은 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr), 및 란탄(La) 중 하나를 포함하는 산화물, 질화물, 규화물, 산질화물, 또는 규화산질화물을 포함할 수도 있다.
예시적인 실시예들에서, 유전층(180)은 압축 응력을 가질 수 있다. 압축 응력을 갖는 유전층(180)이 비대칭 응력을 갖는 하부 전극 상에 배치되는 경우, 유전층(180)의 압축 응력에 의해, 하부 전극(170)의 벤딩 현상이 심화될 수 있다. 본 발명의 예시적인 실시예들에 따른 하부 전극(170)은 제1 및 제2 전극층들(171, 173) 사이에 버퍼층을 개재하여, 하부 전극(170)의 비대칭 응력을 완화할 수 있으므로, 비대칭 구조를 갖는 하부 전극(170) 상에 압축 응력을 갖는 유전층(180)을 배치하더라도, 하부 전극(170)의 벤딩 현상이 완화될 수 있다.
상부 전극(190)은 복수의 하부 전극들(170), 유전층(180) 및 서포터층(185)을 덮는 구조일 수 있다. 상부 전극(190)은 복수의 하부 전극들(170) 사이의 공간 및 서포터층(185) 사이의 공간을 채우는 구조일 수 있다. 상부 전극(190)은 유전층(180)과 직접 접촉할 수 있다.
도 2에는 상부 전극(190)이 단일 전극층으로 구성된 실시예가 도시되어 있으나, 이에 한정되지 않는다. 다른 실시예들에서, 상부 전극(190)은 복수의 전극층들을 포함할 수 있다. 상부 전극(190)은 도전성 물질을 포함할 수 있다. 상부 전극(190)은 예를 들어, 다결정 실리콘(Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다.
도 3 내지 도 6은 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도들을 도시한 것이다.
도 3 내지 도 6의 실시예들은 커패시터(CPa, CPb, CPc, CPd) 구조 등에 있어서, 앞선 도 1 및 도 2의 실시예와 차이가 있다. 도 3 내지 도 6의 실시예들에서, 앞선 도 1 및 도 2와 동일한 도면 번호를 가지지만 알파벳이 다른 경우에는, 도 1 및 도 2와 다른 실시예를 설명하기 위한 것이다. 앞서 서술한 동일한 도면 번호에서 설명한 특징은 동일하거나 유사할 수 있다.
도 3의 반도체 장치(100a)는 버퍼층(172a)의 형상 등에 있어서, 도 1 및 도 2의 실시예와 차이가 있다.
도 3을 참조하면, 버퍼층(172a)은 하부 전극(170)의 중심축과 외측면 사이에서, 하부 전극(170)의 외측면에 가까운 위치에 배치될 수 있다. 이에 따라, 도 2의 실시예와 비교하여, 제1 전극층(171a)의 실린더의 두께는 작아지고, 버퍼층(172a)의 실린더의 직경은 커지며, 제2 전극층(173a)의 기둥의 직경은 커질 수 있다. 버퍼층(172a)의 형상, 삽입 위치 등은, 제1 및 제2 전극층들(171a, 173a)의 인장 응력 등을 고려하여 변경될 수 있다.
도 4의 반도체 장치(100b)는, 하부 전극층(170b)이 제2 버퍼층(174b)을 더 포함한다는 점에서, 도 1 및 도 2의 실시예와 차이가 있다.
도 4를 참조하면, 하부 전극층(170b)은 제1 전극층(171b), 제1 버퍼층(172b), 제2 전극층(173b), 제2 버퍼층(174b) 및 제3 전극층(175b)이 순차적으로 적층된 구조를 가질 수 있다. 예시적인 실시예들에서, 제1 전극층(171b)은 실린더 형상을 가질 수 있다. 제1 버퍼층(172b)은 제1 전극층(171b) 상에서 제1 전극층(171b)과 접촉하도록 배치되며, 실린더 형상을 가질 수 있다. 제2 전극층(173b)은 제1 버퍼층(172b) 상에서 제1 버퍼층(172b)과 접촉하도록 배치되며, 실린더 형상을 가질 수 있다. 제2 버퍼층(174b)은 제2 전극층(173b) 상에서 제2 전극층(173b)과 접촉하도록 배치되며, 실린더 형상을 가질 수 있다. 제3 전극층(175b)은 제2 버퍼층(174b) 상에서 제2 버퍼층(174b)과 접촉하도록 배치되며, 제2 버퍼층(174b)의 실린더 내부를 채우는 기둥 형상을 가질 수 있다.
하부 전극 (170b)은 전극층(171b, 173b, 175b)들 사이에 배치된 복수의 버퍼층들(172b, 174b)을 포함하여, 비대칭 응력이 더욱 효과적으로 해소될 수 있다. 하부 전극(170b)이 버퍼층들을 복수 개 포함함으로써, 하부 전극(170b)의 스트레스 제어 범위가 넓어질 수 있다. 복수의 전극층들(171b, 173b, 175b)을 각각 다른 물질로 형성할 수 있으므로, 가능한 물질의 범위가 넓어지며 양산성이 향상될 수 있다.
하부 전극층(170b)을 구성하는 전극층들 및 버퍼층들의 개수, 배치 순서 등은 이에 한정되지 않는다. 예를 들어, 하부 전극층(170b)을 4 이상의 전극층들과, 전극층들 사이에 개재된 3 이상의 버퍼층들을 포함할 수 있다. 다른 실시예들에서, 버퍼층들과 전극층들의 배치 순서가 변경되거나, 하부 전극층(170b)을 구성하는 전극층들과 버퍼층들의 개수는 동일할 수도 있다.
도 5의 반도체 장치(100c)는, 하부 전극(170c)의 버퍼층(172c)의 두께에 있어서, 도 1 및 도 2의 실시예와 차이가 있다.
도 5에 도시된 바와 같이, 제1 및 제2 전극층들(171c, 173c) 사이에 개재된 버퍼층(172c)의 두께를 증가시킴으로써, 하부 전극(170c)의 비대칭 응력을 더욱 효과적으로 해소할 수 있다. 버퍼층을 복수 개로 구성하는 실시예와 비교하여, 공정 스텝 수를 줄여 제조의 효율을 향상시키면서도, 충분한 압축 응력을 확보하여 비대칭 응력을 해소할 수 있다. 또한, 버퍼층(172c)의 두께 제어를 통해 충분한 압축 응력을 확보할 수 있으므로, 제1 및 제2 전극층들(171c, 173c)로 사용할 수 있는 물질의 범위가 넓어지고 양산성이 향상될 수 있다.
도 6의 반도체 장치(100d)는, 하부 전극(170d)의 구조에 있어서, 도 1 및 도 2의 실시예와 차이가 있다.
도 6을 참조하면, 제1 전극층(171d)은 기둥 형상을 가질 수 있다. 버퍼층(172d)은 제1 전극층(171d) 상에 배치되어, 층(layer) 또는 기둥 형상을 가질 수 있다. 제2 전극층(173d)은 버퍼층(172d) 상에 배치되며, 비대칭 구조를 가질 수 있다. 예시적인 실시예들에서, 제2 전극층(173d)은 최상부 서포터층(185)과 수직 방향(Z 방향)으로 중첩되지 않는 영역에서, 기판(110)의 상부면을 향하여 리세스된 원기둥 형상을 가질 수 있다. 다만, 하부 전극(170d)의 리세스 형상은 이에 한정되지 않는다. 다른 실시예들에서, 리세스 영역은 버퍼층(172d) 또는 제1 전극층(171d)까지 연장될 수도 있다.
하부 전극(170d)의 버퍼층(172d)은, 실린더 형상의 전극층들 사이, 또는 실린더 형상의 전극층과 기둥 형상의 전극층 사이에 배치되는 앞선 실시예들과 달리, 기둥 형상의 전극층들 사이에 배치될 수 있다. 버퍼층(172d)의 두께, 위치 등은 하부 전극(170d)의 종횡비, 제1 및 제2 전극층들(171d, 173d)을 구성하는 물질 종류 등에 따라 달라질 수 있다.
도 6에 도시된 실시예에서, 하부 전극(170d)은 두개의 전극층들(171d, 173d) 및 상기 전극층들(171d, 173d) 사이에 배치된 하나의 버퍼층(172d)을 포함하나, 하부 전극(170d)의 구조는 이에 한정되지 않는다. 다른 실시예들에서, 하부 전극(170d)은 3 이상의 전극층들과 그 사이에 개재된 2 이상의 버퍼층들을 포함할 수도 있다. 또는, 하부 전극(170d)은 동일한 수의 전극층들과 버퍼층들을 포함할 수도 있다.
도 7a 내지 도 7g는 예시적인 실시예들에 따른 반도체 장치의 제조 공정을 설명하기 위한 개략적인 단면도들이다. 도 7a 내지 도 7g의 단면도들은 도 2에 대응하는 단면들을 도시한 것이다.
도 7a를 참조하면, 기판(110)을 포함하는 하부 구조물을 형성하고, 하부 구조물 상에 몰드층들(SL) 및 서포터층들(185)을 교대로 적층할 수 있다. 몰드층들(SL) 및 서포터층들(185)을 관통하는 홀들을 형성할 수 있다.
기판(110)에 활성 영역들(125) 및 활성 영역들(125)을 정의하는 소자 분리 영역(120)을 형성할 수 있다. 기판(110)의 일부를 제거하여 제1 방향(Y 방향)으로 연장되는 트렌치들을 형성하고, 트렌치들 내에 매립 게이트 구조물들(130)을 형성할 수 있다. 매립 게이트 구조물들(130) 양측에 불순물 영역들(SD)을 형성하고, 제1 방향(Y 방향)과 교차하는 제2 방향(X 방향)을 따라 비트 라인 구조물들(미도시)을 형성할 수 있다.
기판(110)을 덮는 제1 및 제2 층간 절연층들(143, 146)을 형성할 수 있다. 제1 및 제2 층간 절연층들(143, 146)을 관통하여, 활성 영역(125)의 일부를 노출시키는 개구부를 형성할 수 있다. 개구부를 도전성 물질로 채워 콘택 플러그들(150)을 형성할 수 있다. 예시적인 실시예에서, 콘택 플러그들(150)은 다결정 실리콘(Si), 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 텅스텐(W), 몰리브덴(Mo), 백금(Pt), 니켈(Ni) 및 코발트(Co) 중 하나 이상을 포함하거나, 이들의 질화물을 포함할 수 있다.
제2 층간 절연층(146) 및 콘택 플러그들(150)을 덮는 제3 층간 절연층(149)을 형성할 수 있다. 제3 층간 절연층(149)을 관통하여, 콘택 플러그들(150)의 적어도 일부를 노출시키는 개구부를 형성할 수 있다. 개구부를 도전성 물질로 채워 랜딩 패드들(155)을 형성할 수 있다. 예시적인 실시예에서, 랜딩 패드들(155)은 도핑된 다결정 실리콘(Si)을 포함할 수 있다.
제3 층간 절연층(149) 및 랜딩 패드들(155)을 덮는 식각 정지층(160)을 형성할 수 있다. 식각 정지층(160)은 몰드층들(SL)과 특정 식각 조건에서 식각 선택성을 갖는 절연성 물질을 포함할 수 있다. 예시적인 실시예에서, 몰드층들(SL)이 실리콘 산화물을 포함하는 경우, 식각 정지층(160)은 실리콘 질화물(SiN) 또는 실리콘 탄질화물(SiCN) 중 적어도 하나를 포함할 수 있다.
식각 정지층(160) 상에, 몰드층들(SL)과 서포터층들(185)을 교대로 적층하여, 적층 구조물을 형성할 수 있다. 예시적인 실시예에서, 몰드층들(SL)은 3개의 층을 포함하고, 서포터층들(185)은 2개의 층을 포함할 수 있으나, 층의 개수는 이에 한정되지 않는다. 몰드층(SL) 및 서포터층들(185)은 동일한 두께를 갖거나, 다른 두께를 가질 수 있다. 예시적인 실시예에서, 최하부 몰드층(SL)은 최상부 몰드층(SL)보다 큰 두께를 가질 수 있다.
이후, 적층 구조물을 관통하는 복수의 홀들을 형성할 수 있다. 복수의 홀들은 식각 정지층(160)을 관통하여 랜딩 패드(155)를 노출시킬 수 있다.
도 7b를 참조하면, 복수의 홀들의 내부와 적층 구조물들의 상면 상에 제1 전극층(171)을 컨포멀하게 형성할 수 있다.
제1 전극층(171)은 예를 들어, 화학 기상 증착(Chemical Vapor Deposition, CVD), 원자층 증착(Atomic Layer Deposition, ALD) 등의 공정으로 형성될 수 있다. 제1 전극층(171)은 도전성 물질을 포함할 수 있다. 예시적인 실시예들에서, 제1 전극층(171)은 금속, 금속 질화물 등을 포함할 수 있다. 제1 전극층(171)은 예를 들어, 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 텅스텐(W), 몰리브덴(Mo), 백금(Pt), 니켈(Ni) 및 코발트(Co) 중 하나 이상, 및/또는 이들의 질화물을 포함할 수 있다.
도 7c를 참조하면, 제1 전극층(171) 상에 버퍼층(172)을 형성할 수 있다.
버퍼층(172)은 제1 전극층(171) 상에 형성되어, 제1 전극층(171)에 의한 응력을 상쇄할 수 있다. 버퍼층(172)은 후술하는 도 7d 공정에서 형성되는 제2 전극층(173)에 의한 응력을 상쇄할 수도 있다. 예시적인 실시예들에서, 제1 전극층(171)이 인장 응력을 갖는 물질로 형성되는 경우, 버퍼층(172)은 압축 응력을 갖는 물질로 형성될 수 있다. 예시적인 실시예들에서, 버퍼층(172)은 금속, 금속 질화물, 금속 산화물 등을 포함할 수 있다. 버퍼층(172)은 예를 들어, 금속 산화물로 형성될 수 있다.
버퍼층(172)은 화학 기상 증착(Chemical Vapor Deposition, CVD), 원자층 증착(Atomic Layer Deposition, ALD) 등의 공정으로 형성될 수 있다. 버퍼층(172)이 금속 산화물을 포함하는 경우, 제1 버퍼층(172)에 산소(O2), 오존(O3), 또는 이들의 플라즈마에 의한 산화에 의해 형성될 수도 있다.
도 7d를 참조하면, 버퍼층(172) 상에 제2 전극층(173)을 형성할 수 있다.
제2 전극층(173)은, 복수의 홀들 내부에서 버퍼층(172)에 의해 제공되는 빈 공간을 채우며, 버퍼층(172)의 상부면을 덮도록 형성될 수 있다. 제2 전극층(173)은 예를 들어, 화학 기상 증착(Chemical Vapor Deposition, CVD), 원자층 증착(Atomic Layer Deposition, ALD) 등의 공정으로 형성될 수 있다.
제2 전극층(173)은 도전성 물질을 포함할 수 있다. 예시적인 실시예들에서, 제2 전극층(173)은 금속, 금속 질화물 등을 포함할 수 있다. 제2 전극층(173)은 예를 들어, 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 텅스텐(W), 몰리브덴(Mo), 백금(Pt), 니켈(Ni) 및 코발트(Co) 중 하나 이상, 및/또는 이들의 질화물을 포함할 수 있다. 제2 전극층(173)은 제1 전극층(171)과 동일한 물질로 형성되거나, 제1 전극층(171)과 다른 물질로 형성될 수 있다.
도 7e를 참조하면, 적층 구조물의 상면이 노출될 때까지 제1 전극층(171), 버퍼층(172) 및 제2 전극층(173)을 제거한 후, 적층 구조물의 상면을 덮는 최상부 서포터층(185)을 형성할 수 있다.
제1 전극층(171), 버퍼층(172) 및 제2 전극층(173)에 평탄화 공정을 수행하여, 최상부 몰드층(SL)의 상면을 노출시킬 수 있다. 평탄화 공정으로서, 예를 들어 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정이 수행될 수 있다. 평탄화 공정에 의해, 복수의 홀들 내부에 형성된 제1 전극층(171), 버퍼층(172) 및 제2 전극층(173)의 상부면은, 최상부 몰드층(SL)의 상부면과 실질적으로 공면(coplanar)을 이룰 수 있다.
복수의 홀들에 형성된 제1 전극층(171), 버퍼층(172) 및 제2 전극층(173)은 서로 분리될 수 있다. 각각의 제1 전극층(171), 버퍼층(172) 및 제2 전극층(173)은 하부 전극을 구성할 수 있다.
이후, 최상부 몰드층(SL), 제1 전극층(171), 버퍼층(172) 및 제2 전극층(173)의 상부면을 덮는 최상부 서포터층(185)을 형성할 수 있다. 서포터층(185)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 하나 이상을 포함할 수 있다.
도 7f를 참조하면, 최상부 서포터층(185)의 일부 및 하부 전극(170)의 일부를 제거하고, 서포터층들(185)의 일부와 몰드층들(SL)을 제거할 수 있다.
최상부 서포터층(185)의 일부를 덮는 마스크(미도시)를 형성하고, 마스크와 수직 방향(Z 방향)으로 중첩되지 않는 최상부 서포터층(185) 및 하부 전극(170)을 식각에 의해 제거할 수 있다.
최상부 서포터층(185)은 식각에 의해 일부 제거되어, 개구부를 포함할 수 있다. 개구부는 최상부 서포터층(185)의 측벽(185o)에 의해 정의될 수 있다.
하부 전극(170)은 식각 공정에 의해 비대칭 구조를 가질 수 있다. 예시적인 실시예에서, 하부 전극(170)은 최상부 서포터층(185)과 접촉하며 최상부 서포터층(185)과 수직 방향(Z 방향)에서 중첩하는 제1 영역, 및 최상부 서포터층(185)의 개구부와 수직 방향(Z 방향)에서 중첩하는 제2 영역을 포함할 수 있다. 하부 전극(170)의 제1 영역은 제1 높이를 가질 수 있다. 하부 전극(170)의 제2 영역은 제1 높이보다 작은 제2 높이를 가질 수 있다. 제1 영역에서 하부 전극(170)은 식각되지 않고, 제2 영역에서 하부 전극(170)은 식각될 수 있다. 제2 영역에서, 하부 전극(170)의 상부면은 기판(110)의 상부면을 향해 리세스된 형상을 가질 수 있다.
하부 전극(170)의 제1 및 제2 영역들에 의한 비대칭 구조에도 불구하고, 하부 전극(170)의 비대칭 응력은 완화될 수 있다. 예를 들어, 제1 및 제2 전극층들(171, 173)이 각각 인장 응력을 갖는 경우, 제1 및 제2 전극층들(171, 173) 각각은 제1 영역과 제2 영역에서 서로 다른 크기의 인장 응력을 가질 수 있다. 다만, 본 발명의 예시적인 실시예들에 따르면, 하부 전극(170)은 제1 전극층(171)과 제2 전극층(173) 사이에서 압축 응력을 갖는 버퍼층(172)을 포함하므로, 제1 및 제2 전극층들(171, 173)에 의한 인장 응력을 상쇄할 수 있다.
도 7g를 참조하면, 하부 전극(170) 및 하부 전극(170)과 접촉하는 서포터층들(185)을 덮는 유전층(180)을 형성할 수 있따.
유전층(180)은 하부 전극(170)의 상부면 및 측면들, 식각 정지층(160)의 상부면, 및 서포터층들(185)의 노출된 표면들을 컨포멀하게 덮을 수 있다. 유전층(180)은 고유전체, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
다시 도 2를 참조하면, 유전층(180) 상에 상부 전극(190)을 형성할 수 있다.
상부 전극(190)은 하부 전극들(170) 사이 및 서포터층들(185) 사이의 빈 공간(도 7g의 TL)을 채우며, 하부 전극들(170) 및 서포터층들(185)을 덮을 수 있다. 상부 전극(190)은 도전성 물질을 포함할 수 있으며, 예를 들어 다결정 실리콘(Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 텅스텐(W), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다.
도 8 및 도 9은 예시적인 실시예들에 따른 반도체 소자(200)를 도시한 것이다.
도 8은 예시적인 실시예들에 따른 반도체 소자(200)의 레이아웃도다. 도 9은 예시적인 실시예들에 따른 반도체 소자의 단면도이다. 도 9은 도 8의 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 를 따른 단면을 도시한 것이다.
도 8 및 도 9을 참조하면, 반도체 소자(200)는 기판(210), 복수의 제1 도전 라인(220), 채널층(230), 게이트 전극층(240), 게이트 절연층(250), 및 커패시터(CP)를 포함할 수 있다. 반도체 소자(200)는 수직 채널 트랜지스터(vertical channel transistor, VCT)를 포함하는 메모리 장치일 수 있다. 상기 수직 채널 트랜지스터는, 채널층(230)의 채널 길이가 기판(210)으로부터 수직 방향을 따라 연장되는 구조를 가리킬 수 있다.
기판(210) 상에는 하부 절연층(212)이 배치될 수 있고, 하부 절연층(212) 상에 복수의 제1 도전 라인(220)이 X 방향으로 서로 이격되고 Y 방향으로 연장될 수 있다. 하부 절연층(212) 상에는 복수의 제1 절연 패턴(222)이 복수의 제1 도전 라인(220) 사이의 공간을 채우도록 배치될 수 있다. 복수의 제1 절연 패턴(222)은 Y 방향으로 연장될 수 있고, 복수의 제1 절연 패턴(222)의 상면은 복수의 제1 도전 라인(220)의 상면과 동일 레벨에 배치될 수 있다. 복수의 제1 도전 라인(220)은 반도체 소자(200)의 비트 라인으로 기능할 수 있다.
예시적인 실시예들에서, 복수의 제1 도전 라인(220)은 도핑된 다결정 실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 복수의 제1 도전 라인(220)은 도핑된 다결정 실리콘, 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 텅스텐(W), 몰리브덴(Mo), 백금(Pt), 니켈(Ni) 및 코발트(Co) 중 하나 이상을 포함하거나, 이들의 질화물을 포함할 수 있으나, 이에 한정되는 것은 아니다. 복수의 제1 도전 라인(220)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 예시적인 실시예들에서, 복수의 제1 도전 라인(220)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
채널층(230)은 복수의 제1 도전 라인(220) 상에서 X 방향 및 Y 방향으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 채널층(230)은 X 방향에 따른 제1 폭과 Z 방향에 따른 제1 높이를 가질 수 있고, 제1 높이가 제1 폭보다 더 클 수 있다. 예를 들어, 제1 높이는 제1 폭의 약 2 내지 10배일 수 있으나, 이에 한정되는 것은 아니다. 채널층(230)의 바닥부는 제1 소스/드레인 영역(미도시)으로 기능하고, 채널층(230)의 상부(upper portion)는 제2 소스/드레인 영역(미도시)으로 기능하며, 제1 및 제2 소스/드레인 영역 사이의 상기 채널층(230)의 일부분은 채널 영역(미도시)으로 기능할 수 있다.
예시적인 실시예들에서, 채널층(230)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO 또는 이들의 조합을 포함할 수 있다. 채널층(230)은 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 일부 예시들에서, 채널층(230)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(230)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(230)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다. 예를 들어, 채널층(230)은 다결정 또는 비정질일 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 채널층(230)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
게이트 전극층(240)은 채널층(230)의 양 측벽 상에서 X 방향으로 연장될 수 있다. 게이트 전극층(240)은 채널층(230)의 제1 측벽과 마주보는 제1 서브 게이트 전극(240P1)과, 채널층(230)의 제1 측벽에 반대되는 제2 측벽과 마주보는 제2 서브 게이트 전극(240P2)을 포함할 수 있다. 제1 서브 게이트 전극(240P1)과 제2 서브 게이트 전극(240P2) 사이에 하나의 채널층(230)이 배치됨에 따라 반도체 소자(200)는 듀얼 게이트 트랜지스터 구조를 가질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제2 서브 게이트 전극(240P2)이 생략되고 채널층(230)의 제1 측벽과 마주보는 제1 서브 게이트 전극(240P1)만이 형성되어 싱글 게이트 트랜지스터 구조가 구현될 수도 있다.
게이트 전극층(240)은 도핑된 다결정 실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 게이트 전극층(240)은 도핑된 다결정 실리콘, 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 텅스텐(W), 몰리브덴(Mo), 백금(Pt), 니켈(Ni) 및 코발트(Co) 중 하나 이상을 포함하거나, 이들의 질화물을 포함할 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연층(250)은 채널층(230)의 측벽을 둘러싸며, 채널층(230)과 게이트 전극층(240) 사이에 개재될 수 있다. 예를 들어, 도 8 및 도 9에 도시된 것과 같이, 채널층(230)의 전체 측벽이 게이트 절연층(250)에 의해 둘러싸일 수 있고, 게이트 전극층(240)의 측벽 일부분이 게이트 절연층(250)과 접촉할 수 있다. 다른 실시예들에서, 게이트 절연층(250)은 게이트 전극층(240)의 연장 방향(즉, 제1 방향(X 방향))으로 연장되고, 채널층(230)의 측벽들 중 게이트 전극층(240)과 마주보는 두 측벽들만이 게이트 절연층(250)과 접촉할 수도 있다.
예시적인 실시예들에서, 게이트 절연층(250)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 게이트 절연층(250)으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 제1 절연 패턴(222) 상에는 복수의 제2 절연 패턴(232)이 제2 방향(Y 방향)을 따라 연장될 수 있고, 복수의 제2 절연 패턴(232) 중 인접한 2개의 제2 절연 패턴(232) 사이에 채널층(230)이 배치될 수 있다. 또한 인접한 2개의 제2 절연 패턴(232) 사이에서, 2개의 인접한 채널층(230) 사이의 공간에 제1 매립층(234) 및 제2 매립층(236)이 배치될 수 있다. 제1 매립층(234)은 2개의 인접한 채널층(230) 사이의 공간의 바닥부에 배치되고, 제2 매립층(236)은 제1 매립층(234) 상에서 2개의 인접한 채널층(230) 사이의 공간의 나머지를 채우도록 형성될 수 있다. 제2 매립층(236)의 상면은 채널층(230)의 상면과 동일한 레벨에 배치되며, 제2 매립층(236)은 게이트 전극층(240)의 상면을 덮을 수 있다. 이와 달리, 복수의 제2 절연 패턴(232)이 복수의 제1 절연 패턴(222)과 연속적인 물질층으로 형성되거나, 제2 매립층(236)이 제1 매립층(234)과 연속적인 물질층으로 형성될 수도 있다.
채널층(230) 상에는 콘택 플러그(260)가 배치될 수 있다. 콘택 플러그(260)는 채널층(230)과 수직 오버랩되도록 배치되고, X 방향 및 Y 방향으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 콘택 플러그(260)는 도핑된 다결정 실리콘, 알루미늄(Al), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 텅스텐(W), 몰리브덴(Mo), 백금(Pt), 니켈(Ni) 및 코발트(Co) 중 하나 이상을 포함하거나, 이들의 질화물을 포함할 수 있으나, 이에 한정되는 것은 아니다. 상부 절연층(262)은 복수의 제2 절연 패턴(232)과 제2 매립층(236) 상에서 콘택 플러그(260)의 측벽을 둘러쌀 수 있다.
상부 절연층(262) 상에는 식각 정지층(261)이 배치되고, 식각 정지층(261)상에 커패시터(CP)가 배치될 수 있다. 커패시터(CP)는 하부 전극(270), 유전층(280), 및 상부 전극(290)을 포함할 수 있다. 예시적인 실시예에서, 커패시터(CP)는 도 1 내지 도 6을 참조로 설명한 것과 동일하거나 유사한 구조를 가질 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 장치
110: 기판
120: 소자 분리 영역 125: 활성 영역
130: 매립 게이트 구조물 140: 층간 절연층
150: 콘택 플러그 155: 랜딩 패드
160: 식각 정지층 CP: 커패시터
170: 하부 전극 180: 유전막
185: 서포터층 190: 상부 전극
120: 소자 분리 영역 125: 활성 영역
130: 매립 게이트 구조물 140: 층간 절연층
150: 콘택 플러그 155: 랜딩 패드
160: 식각 정지층 CP: 커패시터
170: 하부 전극 180: 유전막
185: 서포터층 190: 상부 전극
Claims (10)
- 기판;
상기 기판 상의 콘택 플러그;
상기 콘택 플러그와 전기적으로 연결되며, 순차적으로 적층된 제1 전극층, 제1 버퍼층 및 제2 전극층을 포함하는 하부 전극;
상기 하부 전극의 상부면과 접촉하고 상기 하부 전극의 적어도 일부와 중첩되도록 배치되며, 상기 기판의 상부면과 평행한 방향으로 연장되는 제1 서포터층;
상기 하부 전극 및 상기 제1 서포터층 상에 배치되는 유전층; 및
상기 유전층 상에 배치되는 상부 전극을 포함하되,
상기 하부 전극은,
상기 제1 서포터층과 중첩되고, 제1 높이를 갖는 제1 영역; 및
상기 제1 서포터층과 중첩되지 않으며, 상기 제1 높이보다 작은 제2 높이를 갖는 제2 영역을 포함하는, 반도체 장치.
- 제1항에 있어서,
상기 제1 전극층 및 상기 제1 버퍼층은 각각 실린더 형상을 갖고,
상기 제2 전극층은 상기 제1 버퍼층의 내부를 채우는 기둥(pillar) 형상을 갖는, 반도체 장치.
- 제1항에 있어서,
각각의 상기 제1 전극층, 상기 제1 버퍼층, 및 상기 제2 전극층은, 상기 제1 서포터층과 접촉하는 부분을 포함하는, 반도체 장치.
- 제1항에 있어서,
상기 하부 전극은,
상기 제2 전극층 상에 배치되는 제2 버퍼층; 및
상기 제2 버퍼층 상에 배치되는 제3 전극층을 더 포함하는, 반도체 장치.
- 제1항에 있어서,
상기 제1 전극층은 기둥 형상을 갖고,
상기 제1 버퍼층은 상기 제1 전극층의 상부면 상에 배치되고,
상기 제2 전극층은 상기 제1 버퍼층의 상부면 상에 배치되는, 반도체 장치.
- 기판;
상기 기판 상에 배치되는 하부 전극들;
상기 하부 전극들과 접촉하며, 이웃하는 상기 하부 전극들을 연결하고, 개구부를 갖는 서포터층;
상기 하부 전극들 및 상기 서포터층 상에 배치되는 유전층; 및
상기 유전층 상에 배치되는 상부 전극을 포함하고,
각각의 상기 하부 전극들은,
상기 기판 상에 배치되며, 제1 물질을 포함하는 제1 전극층,
상기 제1 전극층 상에 배치되며, 제2 물질을 포함하는 제1 버퍼층, 및
상기 제1 버퍼층 상에 배치되며, 제3 물질을 포함하는 제2 전극층을 포함하고,
상기 하부 전극들 중 적어도 하나는, 상기 서포터층과 수직하게 중첩하며 상기 서포터층과 접촉하는 제1 영역, 및 상기 개구부와 수직하게 중첩하는 제2 영역을 포함하고,
상기 제2 물질은 상기 제1 및 제3 물질과 다른, 반도체 장치.
- 제6항에 있어서,
상기 제1 물질과 상기 제3 물질은 각각 금속 및 금속 질화물 중 적어도 하나를 포함하는, 반도체 장치.
- 제6항에 있어서,
상기 제2 물질은 금속, 금속 질화물 및 금속 산화물 중 적어도 하나를 포함하는, 반도체 장치.
- 제6항에 있어서,
상기 하부 전극들은,
상기 제2 전극층 상에 배치되며, 제4 물질을 포함하는 제2 버퍼층; 및
상기 제2 버퍼층 상에 배치되며, 제5 물질을 포함하는 제3 전극층을 더 포함하고,
상기 제4 물질은 압축 응력을 가지며, 상기 제1 물질, 상기 제3 물질 및 상기 제5 물질과 다른, 반도체 장치.
- 하부 전극;
상기 하부 전극 상에 배치되는 유전층; 및
상기 유전층 상에 배치되는 상부 전극을 포함하되,
상기 하부 전극은,
복수 개의 전극층들; 및
상기 복수 개의 전극층들 사이에 개재되며, 금속 산화물을 적어도 포함하는 하나 이상의 버퍼층을 포함하고,
상기 하부 전극은,
제1 높이를 갖는 제1 영역; 및
상기 제1 높이보다 작은 제2 높이를 갖는 제2 영역을 포함하는, 반도체 장치.
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