TW202349757A - 半導體裝置 - Google Patents

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朴正敏
林漢鎭
丁炯碩
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南韓商三星電子股份有限公司
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Abstract

可提供一種半導體裝置，所述半導體裝置包括：基板；多個下部電極，位於基板上；介電層堆疊，覆蓋所述多個下部電極；以及上部電極，覆蓋介電層堆疊。介電層堆疊可包括：第一介電層，位於所述多個下部電極上，第一介電層包含具有反鐵電性或順電性的材料；以及第二介電層，位於第一介電層與上部電極之間，第二介電層包含具有鐵電性的材料。上部電極可包括包含N型雜質的第一上部電極層。

Description

半導體裝置
[相關申請案的交叉參考]
本申請案主張於2022年6月10日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0070569號的優先權的權益，所述韓國專利申請案的揭露內容全文併入本案供參考。
一或多個實例性實施例是有關於半導體裝置。
根據對半導體裝置的高積體度及小型化的需求，半導體裝置的電容器的大小亦減小。因此，已經進行了各種研究來使能夠在動態隨機存取記憶體（dynamic random-access memory，DRAM）中儲存資訊的電容器的結構最佳化。
一個態樣提供一種具有改善的電性質及可靠性的半導體裝置。
根據實例性實施例，一種半導體裝置可包括：基板；多個下部電極，位於基板上；介電層堆疊，覆蓋所述多個下部電極；以及上部電極，覆蓋介電層堆疊。介電層堆疊可包括：第一介電層，位於所述多個下部電極上，第一介電層包含具有反鐵電性或順電性的材料；以及第二介電層，位於第一介電層與上部電極之間，第二介電層包含具有鐵電性的材料。上部電極可包括包含N型雜質的第一上部電極層。
根據實例性實施例，一種半導體裝置可包括：基板；多個下部電極，位於基板上；介電層堆疊，覆蓋所述多個下部電極，介電層堆疊包括多個介電層；以及上部電極，覆蓋介電層堆疊，上部電極包含具有第一原子價的第一金屬。介電層堆疊可包括鐵電層，鐵電層相較於鄰近於所述多個下部電極而言更鄰近於上部電極，鐵電層具有為約5埃至約20埃的厚度。上部電極可包括第一上部電極層，第一上部電極層包含第一金屬及第二金屬，第二金屬具有較第一原子價大的第二原子價。
根據實例性實施例，一種半導體裝置可包括：隔離層，在基板上界定主動區；閘極電極，跨過主動區並延伸至隔離層中；第一雜質區及第二雜質區，位於主動區中，並且第一雜質區中的一個第一雜質區與第二雜質區中和所述第一雜質區中的所述一個第一雜質區鄰近的一個第二雜質區成一對並位於閘極電極中的對應的一個閘極電極的相對側上；位元線，位於閘極電極上方並連接至第一雜質區；導電圖案，位於位元線的側表面上並連接至第二雜質區；多個下部電極，在導電圖案上垂直延伸並分別連接至導電圖案；至少一個支撐體層，在垂直方向上與基板的上表面間隔開，在與基板的上表面平行的方向上延伸，並與所述多個下部電極的鄰近於所述至少一個支撐體層的側表面接觸；第一介電層，覆蓋所述多個下部電極及至少一個支撐體層，第一介電層包含具有反鐵電性或順電性的材料；第二介電層，覆蓋第一介電層，第二介電層包含具有鐵電性的材料；以及上部電極，覆蓋第二介電層，上部電極包括包含N型雜質的第一上部電極層。
根據實例性實施例的半導體裝置可包括電容器，所述電容器包括鐵電層及包含N型雜質的摻雜層，藉此減小漏電流。
實例性實施例的各種有益優點及效果並非僅限於以上說明，並且在闡述特定實例性實施例的過程中將更容易理解。
在下文中，將參照附圖來闡述一些實例性實施例。
當本文中使用的例如「...中的至少一者」等表達出現於一系列元件之前時，是修飾整個系列的元件而非修飾所述一系列中的各別元件。因此，舉例而言，「A、B或C中的至少一者」及「A、B及C」兩種表達皆意指A、B、C或其任意組合。
儘管在對實例性實施例的說明中使用用語「相同（same）」、「相等（equal）」或「等同（identical）」，但應理解，可能存在一些不精確性。因此，當一個元件被稱為與另一元件相同時，應理解，一個元件或值在期望的製造容差範圍或操作容差範圍（例如，±10%）內與另一元件相同。
當在本說明書中結合數值使用用語「約（about）」或「實質上（substantially）」時，旨在使相關聯的數值包括在所敘述數值左右的製造容差或操作容差（例如±10%）。此外，當詞語「約」及「實質上」與幾何形狀結合使用時，其意指不需要幾何形狀的精確性，但對所述形狀的寬容度（latitude）處於本揭露的範圍內。此外，無論數值或形狀是否被潤飾為「約」或「實質上」，皆應理解，該些值及形狀應被解釋為包括在所敘述數值或形狀左右的製造容差或操作容差（例如，±10%）。
圖1A及圖1B是示出根據實例性實施例的半導體裝置的平面圖。
圖2是示出根據實例性實施例的半導體裝置的剖視圖。圖2示出沿著切割線I-I'及II-II'截取的圖1A的半導體裝置的橫截面。
圖3是示出根據實例性實施例的半導體裝置的一部分的局部放大圖。圖3是圖2的區「A」的放大圖。
為了便於闡述，在圖1A、圖1B、圖2及圖3中僅示出了半導體裝置的主要組件。
參照圖1A、圖2及圖3，半導體裝置100可包括：基板101，包括主動區ACT；隔離層110，在基板101中界定主動區ACT；字元線結構WLS，掩埋於基板101中以進行延伸，字元線結構WLS包括字元線WL；位元線結構BLS，在基板101上延伸以與字元線結構WLS相交，位元線結構BLS包括位元線BL；以及電容器結構CAP，位於位元線結構BLS上。半導體裝置100可更包括位於主動區ACT上的下部導電圖案150、位於下部導電圖案150上的上部導電圖案160、以及穿過上部導電圖案160的絕緣圖案165。
半導體裝置100可包括例如動態隨機存取記憶體（DRAM）的胞元陣列。舉例而言，位元線BL可連接至主動區ACT的第一雜質區105a，且主動區ACT的第二雜質區105b可藉由下部導電圖案150及上部導電圖案160而電性連接至上部導電圖案160上的電容器結構CAP。電容器結構CAP可包括下部電極170、位於下部電極170上的介電層堆疊180、以及位於介電層堆疊180上的上部電極190。介電層堆疊180可包括第一介電層181及第二介電層182。上部電極190可包括第一上部電極層191及第二上部電極層192。電容器結構CAP可更包括蝕刻終止層168、以及支撐體層SP1及SP2。
半導體裝置100可包括胞元陣列區及周邊電路區，在所述胞元陣列區中設置有胞元陣列，在所述周邊電路區中設置有用於驅動設置於胞元陣列中的記憶體胞元的周邊電路。周邊電路區可設置於胞元陣列區周圍。
基板101可包含半導體材料，例如IV族半導體、III-V族化合物半導體、或II-VI族化合物半導體。舉例而言，IV族半導體可包含矽、鍺或矽鍺。基板101可更包含雜質。基板101可為矽基板、絕緣體上矽（silicon on insulator，SOI）基板、鍺基板、絕緣體上鍺（germanium on insulator，GOI）基板、矽鍺基板、或者包括磊晶層的基板。
可藉由隔離層110在基板101中界定主動區ACT。主動區ACT可具有條形形狀，並且可被設置成具有在基板101中在一個方向上延伸的島形狀。所述一個方向可為相對於字元線WL的延伸方向及位元線BL的延伸方向傾斜的方向。主動區ACT可被佈置成彼此平行，並且一個主動區ACT的端部可被佈置成鄰近於和所述一個主動區ACT鄰近的另一主動區ACT的中心部分。
主動區ACT可具有距基板101的上表面具有期望的（或者作為另外一種選擇，預定的）深度的第一雜質區105a及第二雜質區105b。第一雜質區105a與第二雜質區105b可彼此間隔開。第一雜質區105a及第二雜質區105b可充當由字元線WL形成的電晶體的源極/汲極區。端視最終形成的電晶體的電路配置而定，由藉由摻雜或離子植入實質上相同的雜質而產生的第一雜質區105a及第二雜質區105b所形成的源極區與汲極區可互換地指代。雜質可包含導電類型與基板101的導電類型相反的雜質。在一些實例性實施例中，源極區及汲極區中的第一雜質區105a的深度與第二雜質區105b的深度可彼此不同。
隔離層110可藉由淺溝槽隔離（shallow trench isolation，STI）製程形成。隔離層110可在圍繞主動區ACT的同時使主動區ACT彼此電性隔離。隔離層110可由例如氧化矽、氮化矽或其組合等絕緣材料形成。隔離層110可根據其中基板101被蝕刻的溝槽的寬度而包括具有不同下端深度的多個區。
字元線結構WLS可設置於在基板101中延伸的閘極溝槽115中。字元線結構WLS中的每一者可包括閘極介電層120、字元線WL及閘極頂蓋層125。在本說明書中，「閘極120與WL（gate 120 and WL）」可被稱為包括閘極介電層120及字元線WL的結構，並且字元線WL可被稱為「閘極電極」，且字元線結構WLS可被稱為「閘極結構」。
字元線WL可在第一方向X上延伸跨越主動區ACT。舉例而言，彼此鄰近的一對字元線WL可被設置成跨過一個主動區ACT。字元線WL可形成掩埋通道陣列電晶體（buried channel array transistor，BCAT）的閘極，但本揭露並非僅限於此。在一些實例性實施例中，字元線WL可設置於基板101的上部部分上。字元線WL可設置於閘極溝槽115的下部部分上，以具有期望的（或者作為另外一種選擇，預定的）厚度。字元線WL的上表面可定位於較基板101的上表面的水平高度低的水平高度處。在本說明書中，用語「水平高度（level）」的高與低可基於基板101的實質上平坦的上表面來定義。
字元線WL可包含導電材料，例如複晶矽（Si）、鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）、鎢（W）、氮化鎢（WN）及鋁（Al）中的至少一者。舉例而言，字元線WL可包括由不同材料形成的下部圖案與上部圖案。下部圖案可包含鎢（W）、鈦（Ti）、鉭（Ta）、氮化鎢（WN）、氮化鈦（TiN）及氮化鉭（TaN）中的至少一者。上部圖案可為包含摻雜有P型雜質或N型雜質的複晶矽的半導體圖案。
閘極介電層120可設置於閘極溝槽115的底表面及內側表面上。閘極介電層120可共形地覆蓋閘極溝槽115的內壁。閘極介電層120可包含氧化矽、氮化矽及氮氧化矽中的至少一者。閘極介電層120可為例如氧化矽膜或具有高介電常數的絕緣膜。在一些實例性實施例中，閘極介電層120可為藉由對主動區ACT進行氧化而形成的層、或者藉由沈積而形成的層。
閘極頂蓋層125可在字元線WL的上部部分上填充閘極溝槽115。閘極頂蓋層125的上表面可定位於與基板101的上表面的水平高度實質上相同的水平高度處。閘極頂蓋層125可由例如氮化矽等絕緣材料形成。
位元線結構BLS可在垂直於字元線WL的方向（例如，第二方向Y）上延伸。位元線結構BLS可包括位元線BL、以及位於位元線BL上的位元線頂蓋圖案BC。
位元線BL可包括依序堆疊的第一導電圖案141、第二導電圖案142及第三導電圖案143。位元線頂蓋圖案BC可設置於第三導電圖案143上。緩衝絕緣層128可設置於第一導電圖案141與基板101之間，並且第一導電圖案141的一部分（在下文中，稱為位元線接觸圖案DC）可與主動區ACT的第一雜質區105a接觸。位元線BL可藉由位元線接觸圖案DC而電性連接至第一雜質區105a。位元線接觸圖案DC的下表面可定位於較基板101的上表面的水平高度低的水平高度處，並且可定位於較字元線WL的上表面的水平高度高的水平高度處。在一些實例性實施例中，位元線接觸圖案DC可形成於基板101中，以局部地設置於暴露出第一雜質區105a的位元線接觸孔中。
第一導電圖案141可包含例如複晶矽等半導體材料。第一導電圖案141可與第一雜質區105a直接接觸。第二導電圖案142可包含金屬-半導體化合物。所述金屬-半導體化合物可為例如藉由對第一導電圖案141的一部分進行矽化而獲得的層。舉例而言，所述金屬-半導體化合物可包括矽化鈷（CoSi）、矽化鈦（TiSi）、矽化鎳（NiSi）、矽化鎢（WSi）或其他金屬矽化物。第三導電圖案143可包含例如鈦（Ti）、鉭（Ta）、鎢（W）及鋁（Al）等金屬材料。在一些實例性實施例中，形成位元線BL的導電圖案的數目、材料的類型及/或堆疊次序可以各種方式進行改變。
位元線頂蓋圖案BC可包括依序堆疊於第三導電圖案143上的第一頂蓋圖案146、第二頂蓋圖案147及第三頂蓋圖案148。第一頂蓋圖案146、第二頂蓋圖案147及第三頂蓋圖案148中的每一者可包含例如氮化矽膜等絕緣材料。第一頂蓋圖案146、第二頂蓋圖案147及第三頂蓋圖案148可由不同的材料形成。即使在第一頂蓋圖案146、第二頂蓋圖案147及第三頂蓋圖案148包含相同的材料時，亦可藉由物理性質的差異來彼此區分第一頂蓋圖案146、第二頂蓋圖案147及第三頂蓋圖案148。第二頂蓋圖案147的厚度可分別窄於第一頂蓋圖案146的厚度及第三頂蓋圖案148的厚度。在一些實例性實施例中，頂蓋圖案的數目及/或形成位元線頂蓋圖案BC的材料的類型可以各種方式進行改變。
間隔件結構SS可設置於位元線結構BLS中的每一者的相對側壁上，以在一個方向（例如，Y方向）上延伸。間隔件結構SS可設置於位元線結構BLS與下部導電圖案150之間。間隔件結構SS可沿著位元線BL的側壁及位元線頂蓋圖案BC的側壁進行延伸。設置於一個位元線結構BLS的相對側上的一對間隔件結構SS可具有關於位元線結構BLS不對稱的形狀。在一些實例性實施例中，間隔件結構SS中的每一者可包括多個間隔件層，並且可更包括空氣間隔件。
下部導電圖案150可連接至主動區ACT的區，例如第二雜質區105b。下部導電圖案150可設置於位元線BL之間、以及字元線WL之間。下部導電圖案150可穿過緩衝絕緣層128以連接至主動區ACT的第二雜質區105b。下部導電圖案150可與第二雜質區105b直接接觸。下部導電圖案150的下表面可定位於較基板101的上表面的水平高度低的水平高度處，並且可定位於較位元線接觸圖案DC的下表面的水平高度高的水平高度處。下部導電圖案150可藉由間隔件結構SS而與位元線接觸圖案DC絕緣。下部導電圖案150可由導電材料形成。舉例而言，下部導電圖案150可包含複晶矽（Si）、鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）、鎢（W）、氮化鎢（WN）及鋁（Al）中的至少一者。在一些實例性實施例中，下部導電圖案150可包括多個層。
金屬-半導體化合物層155可設置於下部導電圖案150與上部導電圖案160之間。當下部導電圖案150包含半導體材料時，金屬-半導體化合物層155可為例如藉由對下部導電圖案150的一部分進行矽化而獲得的層。金屬-半導體化合物層155可包含例如矽化鈷（CoSi）、矽化鈦（TiSi）、矽化鎳（NiSi）、矽化鎢（WSi）或其他金屬矽化物。在一些實例性實施例中，可省略金屬-半導體化合物層155。
上部導電圖案160可設置於下部導電圖案150上。上部導電圖案160可在間隔件結構SS之間延伸，以覆蓋金屬-半導體化合物層155的上表面。上部導電圖案160可包括障壁層162及導電層164。障壁層162可覆蓋導電層164的下表面及側表面。障壁層162可包含金屬氮化物，例如氮化鈦（TiN）、氮化鉭（TaN）及氮化鎢（WN）中的至少一者。導電層164可包含導電材料，例如複晶矽（Si）、鈦（Ti）、鉭（Ta）、鎢（W）、釕（Ru）、銅（Cu）、鉬（Mo）、鉑（Pt）、鎳（Ni）、鈷（Co）、鋁（Al）、氮化鈦（TiN）、氮化鉭（TaN）及氮化鎢（WN）中的至少一者。
絕緣圖案165可穿過上部導電圖案160。上部導電圖案160可由絕緣圖案165劃分成多個上部導電圖案。絕緣圖案165可包含絕緣材料，例如氧化矽、氮化矽及氮氧化矽中的至少一者。
蝕刻終止層168可覆蓋位於下部電極170之間的絕緣圖案165。蝕刻終止層168可與下部電極170的側表面的下部區接觸。蝕刻終止層168可設置於支撐體層SP1及SP2之下。蝕刻終止層168的上表面可包括與介電層堆疊180直接接觸的一部分。蝕刻終止層168可包含例如氮化矽及氮氧化矽中的至少一者。
下部電極170可設置於上部導電圖案160上。下部電極170可穿過蝕刻終止層168以與上部導電圖案160接觸。下部電極170可具有圓柱形形狀，但並非僅限於此。在一些實例性實施例中，下部電極170可具有中空圓柱形狀或杯形狀、或者平面形狀。對下部電極170進行支撐的支撐體層SP1及SP2中的至少一者可設置於鄰近的下部電極170之間。舉例而言，與下部電極170接觸的第一支撐體層SP1及第二支撐體層SP2可設置於鄰近的下部電極170之間。下部電極170可包含複晶矽（Si）、鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）、鎢（W）、氮化鎢（WN）及鋁（Al）中的至少一者。
參照圖1A及圖1B，在自上方觀察的平面圖中，下部電極170可具有規則的佈置。在一些實例性實施例中，下部電極170可在第一方向X上彼此間隔開期望的（或者作為另外一種選擇，預定的）距離，並且可在第二方向Y上以鋸齒形圖案進行設置。然而，下部電極170的佈置並非僅限於此。
所述多個鄰近的下部電極170之間可設置有貫穿孔圖案（through-hole pattern）。在一些實例性實施例中，如在圖1A的半導體裝置100中所示，可在四個鄰近的下部電極170之間設置一個貫穿孔圖案。在一些實例性實施例中，如在圖1B的半導體裝置100'中所示，可在三個鄰近的下部電極170之間設置一個貫穿孔圖案。然而，貫穿孔圖案並非僅限於此。舉例而言，可在六個鄰近的下部電極170之間設置一個貫穿孔圖案。
支撐體層SP1及SP2可包括第一支撐體層SP1、以及位於第一支撐體層SP1上的第二支撐體層SP2。支撐體層SP1及SP2可在垂直於基板101的上表面的Z方向上與基板101間隔開。支撐體層SP1及SP2可與下部電極170接觸，並且可在與基板101的上表面平行的方向上延伸。支撐體層SP1及SP2可包括與下部電極170及介電層堆疊180直接接觸的一部分。第二支撐體層SP2可具有較第一支撐體層SP1的厚度大的厚度，但本揭露並非僅限於此。支撐體層SP1及SP2可為對具有高縱橫比的下部電極170進行支撐的層。支撐體層SP1及SP2中的每一者可包含例如氮化矽及氮氧化矽中的至少一種、或者與其類似的材料。支撐體層SP1及SP2的數目及厚度、及/或支撐體層SP1與SP2之間的佈置關係並非僅限於附圖中所示的數目及厚度及/或佈置關係，並且在一些實例性實施例中可以各種方式進行改變。
介電層堆疊180可在下部電極170的表面上覆蓋下部電極170。介電層堆疊180可設置於下部電極170與上部電極190之間。介電層堆疊180可覆蓋支撐體層SP1及SP2的上表面及下表面。介電層堆疊180可覆蓋蝕刻終止層168的上表面。
參照圖2及圖3，介電層堆疊180可包括第一介電層181及第二介電層182。在一些實例性實施例中，第一介電層181可與下部電極170以及支撐體層SP1及SP2接觸。第一介電層181可覆蓋下部電極170的表面、以及支撐體層SP1及SP2的上表面及下表面。第二介電層182可設置於第一介電層181上。第二介電層182可與上部電極190接觸。在一些實例性實施例中，第二介電層182可與上部電極190的第一上部電極層191接觸。
第二介電層182可由具有鐵電性的材料形成。在一些實例性實施例中，第二介電層182可包含氧化鉿（HfO 2）、氧化鉿鋯（Hf xZr 1-xO 2，0.5≤x＜1）、摻雜有矽（Si）的氧化鉿（HfO 2）、摻雜有鑭（La）的氧化鉿（HfO 2）、及摻雜有釔（Y）的氧化鉿（HfO 2）中的至少一者。在一些實例性實施例中，第二介電層182可由具有鈣鈦礦晶體結構的材料形成。第二介電層182可包含例如BaTiO 3、BiFeO、PbTiO 3、PbZr xTi 1-xO 3（0＜x＜1）及SrTiO 3中的至少一者。
第一介電層181可由與第二介電層182的材料不同的材料形成。第一介電層181可由具有反鐵電性或順電性的材料形成。在一些實例性實施例中，第一介電層181可藉由對具有反鐵電性的材料、具有鐵電性的材料及具有順電性的材料中的一或多者進行堆疊或摻雜來形成。第一介電層181可由例如氧化鉿鋯（Hf xZr 1-xO 2，0＜x＜0.5）形成。
第一介電層181及第二介電層182可分別具有第一厚度t1及第二厚度t2。第一介電層181可具有較第二介電層182的第二厚度t2大的第一厚度t1。在一些實例性實施例中，第二介電層182的第二厚度t2可具有約5埃至約20埃的範圍。當第二介電層182的第二厚度t2具有所述範圍時，可在確保第二介電層182的鐵電性質的同時充分地確保電容器結構CAP的儲存容量。介電層堆疊180的整體厚度可不超過約60埃。
上部電極190可覆蓋所述多個下部電極170、支撐體層SP1及SP2、以及介電層堆疊180。上部電極190可填充所述多個下部電極170之間的空間、以及支撐體層SP1與SP2之間的空間。上部電極190可與介電層堆疊180直接接觸。
上部電極190可包括第一上部電極層191及第二上部電極層192。在一些實例性實施例中，第一上部電極層191可被設置成與介電層堆疊180的第二介電層182接觸，並且第二上部電極層192可設置於第一上部電極層191上。如圖2所示，第二上部電極層192可由單個導電層形成，但本揭露並非僅限於此。在一些實例性實施例中，第二上部電極層192可包括多個導電層。
上部電極190可包含導電材料。第二上部電極層192可由導電材料形成，且第一上部電極層191可由摻雜有雜質的導電材料形成。在一些實例性實施例中，第二上部電極層192可包含具有第一原子價的第一金屬。除了第一金屬之外，第一上部電極層191還可包含具有較第一原子價大的第二原子價的第二金屬。舉例而言，第二上部電極層192可包含四價金屬元素，且第一上部電極層191可包含四價金屬元素及原子價為5或大於5的N型雜質。第一上部電極層191及第二上部電極層192可包含例如複晶矽（Si）、鈦（Ti）及氮化鈦（TiN）中的至少一者。第一上部電極層191可更包含鈮（Nb）、釩（V）及鉭（Ta）中的至少一者作為N型雜質。然而，上部電極190中所包含的導電材料及N型雜質並非僅限於此。在一些實例性實施例中，第一上部電極層191及第二上部電極層192可包含作為金屬氮化物的氮化鈮（NbN）、氮化鉻（CrN）、氮化鉬（MoN）等，可包含作為貴金屬的鉑（Pt）、釕（Ru）、金（Au）、銥（Ir）等，或者可包含作為金屬氧化物的氧化釕（RuO x）、氧化銥（IrO x）等。除了上述導電材料之外，第一上部電極層191還可包含N型雜質。
以介電層堆疊180與第一上部電極層191的原子總數計，第一上部電極層191中所包含的N型雜質的濃度可在約2原子%至約10原子%的範圍內。第一上部電極層191可藉由含有約2原子%或大於2原子%的N型雜質來有效地控制漏電流，並且可藉由含有約10原子%或小於10原子%的N型雜質來確保足夠的電容。
半導體裝置100可包括具有鐵電性的第二介電層182、以及包含N型雜質的第一上部電極層191，從而調節第二介電層182中的極化方向，藉此減小漏電流。一起參照圖3，圖3示出在向下部電極170施加電壓時，在第二介電層182及第一上部電極層191中的每一層中形成的電荷及能帶圖。舉例而言，在向下部電極170施加負電壓時，在下部電極170的與第一介電層181接觸的表面上可形成負電荷。在第一介電層181的與下部電極170接觸的表面上可形成正電荷，且在第一介電層181的與第二介電層182接觸的表面上可形成負電荷。第二介電層182的極化方向可根據電壓方向而朝向第一介電層181進行對準。在第二介電層182的與第一介電層181接觸的表面上可形成正電荷，並且在第二介電層182的與第一上部電極層191接觸的表面上可形成負電荷。在包含N型雜質的第一上部電極層191中可形成正電荷，從而形成空乏區（depletion region）。由於存在在第一上部電極層191中形成的空乏區，第二介電層182與第一上部電極層191之間的能量障壁高度ф可增加。因此，電容器結構CAP的漏電流可得到減小。
形成下部電極170、介電層堆疊180及上部電極190的相應各層可具有不同的材料組成，且因此可藉由例如穿透式電子顯微鏡能量色散x射線光譜（transmission electron microscopy energy-dispersive x-ray spectroscopy，TEM-EDS）等分析來彼此實際進行區分。
圖4至圖6是示出根據實例性實施例的半導體裝置的電容器的局部區的局部放大剖視圖。圖4至圖6示出對應於圖3的區。
在圖4至圖6的實例性實施例中，儘管具有與圖1A至圖3相同的參考編號但由不同的字母表示的組件用於闡述與圖1A至圖3的實例性實施例不同的實例性實施例，並且具有相同參考編號的組件可具有與上述特徵相同或類似的特徵。
參照圖4，就下部電極170a的結構及介電層堆疊180a的結構而言，半導體裝置100a可不同於圖1A至圖3的半導體裝置100。
半導體裝置100a可包括下部電極170a、介電層堆疊180a及上部電極190。介電層堆疊180a可包括第一介電層181、設置於第一介電層181與上部電極190之間的第二介電層182、以及設置於第一介電層181與下部電極170之間的第三介電層183。第二介電層182及第三介電層183可由具有鐵電性的材料形成。第一介電層181可由具有反鐵電性或順電性的材料形成。
上部電極190可包括與第二介電層182接觸的第一上部電極層191、以及設置於第一上部電極層191上的第二上部電極層192。下部電極170a可包括與第三介電層183接觸的第一下部電極層171、以及設置於第一下部電極層171上的第二下部電極層172。上部電極190的第一上部電極層191、以及下部電極170的第一下部電極層171中的每一者可由摻雜有N型雜質的導電材料形成。在一些實例性實施例中，第一上部電極層191及第一下部電極層171中的每一者可由摻雜有鈮（Nb）、釩（V）及鉭（Ta）中的至少一種雜質的氮化鈦（TiN）形成。然而，第一上部電極層191及第一下部電極層171中所包含的導電材料及N型雜質並非僅限於此。
參照圖5，就上部電極190b的結構而言，半導體裝置100b可不同於圖1A至圖3的半導體裝置100。
半導體裝置100b的上部電極190b可包括第一上部電極層191b、第二上部電極層192b及第三上部電極層193。第二上部電極層192b及第三上部電極層193可由導電材料形成，且第一上部電極層191b可由包含N型雜質的導電材料形成。第一上部電極層191b可設置於第二上部電極層192b與第三上部電極層193之間。第二上部電極層192b可設置於第二介電層182與第一上部電極層191b的第一表面之間，且第三上部電極層193可設置於與第一上部電極層191b的第一表面相對的第二表面上。第三上部電極層193可與第二上部電極層192b間隔開。第二上部電極層192b與第三上部電極層193可由相同的導電材料或不同的材料形成。
第二上部電極層192b及第三上部電極層193可在X方向上具有不同的厚度。舉例而言，第三上部電極層193的厚度可為第二上部電極層192b的厚度的約兩倍。然而，第二上部電極層192b及第三上部電極層193的厚度並非僅限於此。第二上部電極層192b可具有與第三上部電極層193的厚度實質上相同的厚度，或者可具有較第三上部電極層193的厚度大的厚度。
參照圖6，就介電層堆疊180c的形狀而言，半導體裝置100c可不同於圖1A至圖3的半導體裝置100。
介電層堆疊180c可包括具有反鐵電性或順電性的第一介電層181c、以及具有鐵電性的第二介電層182。第一介電層181c可包括由不同材料形成的多個單元層L1及L2。在一些實例性實施例中，第一介電層181c可包括交替且重複地堆疊的第一單元層L1與第二單元層L2。第一單元層L1可為例如氧化鋯（ZrO 2）層，且第二單元層L2可為例如氧化鉿（HfO 2）層。在第一介電層181c中，鋯（Zr）的濃度可大於鉿（Hf）的濃度。舉例而言，第一單元層L1的厚度可大於第二單元層L2的厚度。第二介電層182可為例如氧化鉿（HfO 2）層或氧化鉿鋯（Hf xZr 1-xO 2，其中x為0.5或大於0.5且小於1）層。
圖7A至圖7F是示出根據實例性實施例的製造半導體裝置的方法的剖視圖。圖7A至圖7F示出對應於圖2的I-I'及II-II'的橫截面。
參照圖7A，可在基板101上形成隔離層110以界定主動區ACT。可在基板101中形成隔離溝槽，並且隔離層110可填充隔離溝槽。在平面圖中，主動區ACT可具有在相對於字元線WL的延伸方向傾斜的方向上延伸的細長條形形狀。可藉由使用隔離層110作為離子植入遮罩實行離子植入製程而在主動區ACT的上部部分上形成雜質區。可對主動區ACT及隔離層110進行圖案化以形成閘極溝槽115。一對閘極溝槽115可跨過主動區ACT，但本揭露並非僅限於此。雜質區亦可藉由閘極溝槽115而彼此隔離，以形成第一雜質區105a及第二雜質區105b。
閘極介電層120可在閘極溝槽115的內表面上形成為具有實質上共形的厚度。隨後，可形成字元線WL以填充閘極溝槽115的至少一部分。可使字元線WL的上表面凹陷至低於主動區ACT的上表面。藉由在基板101上堆疊絕緣層以填充閘極溝槽115並對所述絕緣層進行蝕刻，可在字元線WL上形成閘極頂蓋層125。
可在基板101的前表面上依序形成絕緣層及導電層並對所述絕緣層及導電層進行圖案化，以形成依序堆疊的緩衝絕緣層128及第一導電圖案141。緩衝絕緣層128可由氧化矽、氮化矽及氮氧化矽中的至少一者形成。多個緩衝絕緣層128可彼此間隔開。第一導電圖案141可具有與緩衝絕緣層128的平面形狀對應的形狀。緩衝絕緣層128可同時覆蓋二個鄰近的主動區ACT的端部（例如，二個鄰近的第二雜質區105b中的每一者）。藉由使用緩衝絕緣層128及第一導電圖案141作為蝕刻遮罩來對隔離層110的上部部分、基板101的上部部分及閘極頂蓋層125的上部部分進行蝕刻，可形成位元線接觸孔。位元線接觸孔可暴露出第一雜質區105a。
可形成填充位元線接觸孔的位元線接觸圖案DC。形成位元線接觸圖案DC可包括形成填充位元線接觸孔的導電層並實行平坦化製程。舉例而言，位元線接觸圖案DC可由複晶矽形成。在第一導電圖案141上依序形成第二導電圖案142、第三導電圖案143以及第一頂蓋圖案146、第二頂蓋圖案147及第三頂蓋圖案148之後，可使用第一頂蓋圖案146、第二頂蓋圖案147及第三頂蓋圖案148作為蝕刻遮罩來依序對第一導電圖案141、第二導電圖案142及第三導電圖案143進行蝕刻。因此，可形成包括位元線BL及位元線頂蓋圖案BC的位元線結構BLS，位元線BL包括第一導電圖案141、第二導電圖案142及第三導電圖案143，位元線頂蓋圖案BC包括第一頂蓋圖案146、第二頂蓋圖案147及第三頂蓋圖案148。
可在位元線結構BLS的側表面上形成間隔件結構SS。間隔件結構SS可由多個層形成。可在間隔件結構SS之間形成柵欄絕緣圖案154。柵欄絕緣圖案154可包含氮化矽或氮氧化矽。可藉由使用柵欄絕緣圖案154及第三頂蓋圖案148作為蝕刻遮罩來實行各向異性蝕刻製程而形成暴露出第二雜質區105b的開口。
可在開口的下部部分上形成下部導電圖案150。下部導電圖案150可由例如複晶矽等半導體材料形成。舉例而言，可藉由形成填充開口的複晶矽層且然後實行回蝕製程來形成下部導電圖案150。
可在下部導電圖案150上形成金屬-半導體化合物層155。形成金屬-半導體化合物層155可包括金屬層沈積製程及熱處理製程。
可在開口的上部部分上形成上部導電圖案160。形成上部導電圖案160可包括依序形成障壁層162及導電層164。此後，可對障壁層162及導電層164實行圖案化製程，以形成穿過其中的絕緣圖案165。因此，可形成包括基板101、字元線結構WLS及位元線結構BLS的下部結構。
可在下部結構上共形地形成蝕刻終止層168，並且可在蝕刻終止層168上交替地堆疊模製層118與初步支撐體層SP1'及SP2'。蝕刻終止層168可包含在特定蝕刻條件下相對於模製層118具有蝕刻選擇性的絕緣材料（例如，氧化矽、氮化矽、碳化矽、碳氧化矽及碳氮化矽中的至少一者）。模製層118可包括第一模製層118a及位於第一模製層118a上的第二模製層118b。第一初步支撐體層SP1'可形成於第一模製層118a與第二模製層118b之間，且第二初步支撐體層SP2'可形成於第二模製層118b上。舉例而言，模製層118可由氧化矽形成，並且初步支撐體層SP1'及SP2'可由氮化矽形成。
參照圖7B，可形成穿過模製層118及初步支撐體層SP1'及SP2'的多個孔H1。在形成所述多個孔H1的操作中，蝕刻終止層168可充當終止蝕刻製程的終止體。所述多個孔H1可穿過蝕刻終止層168以暴露出上部導電圖案160。作為欲在其中形成下部電極170的區的所述多個孔H1可在平面上以期望的（或者作為另一選擇，預定的）間隔彼此間隔開，從而以規則的佈置形成，如在圖1A及圖1B中所示。
參照圖7C，可藉由使用導電材料來填充多個孔H1而形成下部電極170。下部電極170可在所述多個孔H1的下部端部處連接至上部導電圖案160。形成下部電極170可包括在所述多個孔H1中及在所述多個孔H1上形成導電材料層，並對導電材料層實行平坦化製程，例如化學機械研磨（chemical mechanical polishing，CMP）製程。因此，下部電極170可具有藉由節點隔離而彼此間隔開的多個圖案。可使用例如原子層沈積（atomic layer deposition，ALD）製程來形成導電材料層。導電材料層的沈積溫度可為例如約450℃至約700℃。
參照圖7D，可在第二初步支撐體層SP2'上形成遮罩，並且可使用所述遮罩來移除模製層118的至少部分、以及初步支撐體層SP1'及SP2'的至少部分。因此，初步支撐體層SP1'及SP2'可由第一支撐體層SP1及第二支撐體層SP2形成。可根據遮罩的結構來對第一支撐體層SP1及第二支撐體層SP2進行圖案化，以使其具有包括多個開口的形狀。所述多個開口可如圖1A所示設置於四個鄰近的下部電極170之間，或者可如圖1B所示設置於三個鄰近的下部電極170之間。第一支撐體層SP1及第二支撐體層SP2可將鄰近的下部電極170彼此連接。可相對於支撐體層SP1及SP2來選擇性地移除模製層118。可在對模製層118進行蝕刻之後或者在對模製層118進行蝕刻的同時移除遮罩。在自其移除了模製層118的區中可形成空的空間H2。
參照圖7E，可在空的空間H2中形成覆蓋下部電極170及支撐體層SP1及SP2的介電層堆疊180。
形成介電層堆疊180可包括：形成覆蓋下部電極170及支撐體層SP1及SP2的第一介電層181；以及在第一介電層181上形成第二介電層182。第一介電層181及第二介電層182可使用例如ALD製程來形成。
首先，可使用ALD製程在下部電極170的表面、以及支撐體層SP1及SP2的上表面及下表面上形成第一介電層181。第一介電層181可由具有反鐵電性或順電性的材料形成。在一些實例性實施例中，第一介電層181可由氧化鉿鋯（Hf xZr 1-xO 2，其中x大於0且小於0.5）形成。此後，可使用ALD製程在第一介電層181上形成第二介電層182。第二介電層182可由具有鐵電性的材料形成。在一些實例性實施例中，第二介電層182可由氧化鉿（HfO 2）或氧化鉿鋯（Hf xZr 1-xO 2，其中x為0.5或大於0.5且小於1）形成。可在約400℃或小於400℃的溫度下實行對第一介電層181及第二介電層182的沈積。
在使用ALD製程形成第一介電層181及第二介電層182之後，可對第一介電層181及第二介電層182額外實行退火製程。所述退火製程可在例如介於約200℃至約700℃範圍內的溫度下執行。第二介電層182可被形成為具有較第一介電層181的厚度小的厚度。舉例而言，第二介電層182可被形成為具有約5埃至約20埃的厚度，並且介電層堆疊180的總厚度可不超過約60埃。
參照圖7F，可在介電層堆疊180上形成第一上部電極層191。
第一上部電極層191可由摻雜有N型雜質的導電材料形成。在一些實例性實施例中，第一上部電極層191可包含作為導電材料的四價鈦（Ti）、以及作為N型雜質的五價或更高價金屬。第一上部電極層191可由例如摻雜有例如鈮（Nb）、釩（V）、鉭（Ta）等雜質的氮化鈦（TiN）形成。然而，第一上部電極層191的材料的類型並非僅限於此，並且可使用金屬、金屬氮化物、金屬氧化物等作為導電材料。
返回參照圖2及圖3，可形成覆蓋第一上部電極層191並對空的空間H2進行填充的第二上部電極層192。第二上部電極層192可由導電材料形成，並且可使用ALD製程形成。第二上部電極層192可與第一上部電極層191一起形成上部電極190。因此，可形成包括下部電極170、介電層堆疊180及上部電極190的電容器結構CAP，藉此製造圖2及圖3所示的半導體裝置100。
儘管以上已示出並闡述了一些實例性實施例，但對於熟習此項技術者而言將顯而易見的是，在不背離所附申請專利範圍的範圍的情況下可作出各種潤飾及變化。
100、100'、100a、100b、100c:半導體裝置 101:基板 105a:第一雜質區 105b:第二雜質區 110:隔離層 115:閘極溝槽 118:模製層 118a:第一模製層 118b:第二模製層 120:閘極介電層 125:閘極頂蓋層 128:緩衝絕緣層 141:第一導電圖案 142:第二導電圖案 143:第三導電圖案 146:第一頂蓋圖案 147:第二頂蓋圖案 148:第三頂蓋圖案 150:下部導電圖案 154:柵欄絕緣圖案 155:金屬-半導體化合物層 160:上部導電圖案 162:障壁層 164:導電層 165:絕緣圖案 168:蝕刻終止層 170、170a:下部電極 171:第一下部電極層 172:第二下部電極層 180、180a、180c:介電層堆疊 181、181c:第一介電層 182:第二介電層 183第三介電層 190、190b:上部電極 191、191b:第一上部電極層 192、192b:第二上部電極層 193:第三上部電極層 A:區 ACT:主動區 BC:位元線頂蓋圖案 BL:位元線 BLS:位元線結構 CAP:電容器結構 DC:位元線接觸圖案 H1:孔 H2:空的空間 I-I'、II-II':切割線 L1:第一單元層/單元層 L2:第二單元層/單元層 SP1:第一支撐體層/支撐體層 SP1':第一初步支撐體層/初步支撐體層 SP2:第二支撐體層/支撐體層 SP2':第二初步支撐體層/初步支撐體層 SS:間隔件結構 t1:第一厚度 t2:第二厚度 WL:字元線 WLS:字元線結構 X:第一方向 Y:第二方向/方向 Z:方向 ф:能量障壁高度
藉由結合附圖閱讀以下詳細說明，將更清楚地理解本發明概念的上述及其他態樣、特徵及優點，在附圖中： 圖1A及圖1B是示出根據實例性實施例的半導體裝置的示意性佈局。 圖2是示出根據實例性實施例的半導體裝置的剖視圖。 圖3是示出根據實例性實施例的半導體裝置的一部分的局部放大圖。 圖4是示出根據實例性實施例的半導體裝置的一部分的局部放大圖。 圖5是示出根據實例性實施例的半導體裝置的一部分的局部放大圖。 圖6是示出根據實例性實施例的半導體裝置的一部分的局部放大圖。 圖7A至圖7F是示出製程次序的剖視圖，以便闡釋根據實例性實施例的製造半導體裝置的方法。
100:半導體裝置
101:基板
105a:第一雜質區
105b:第二雜質區
110:隔離層
115:閘極溝槽
120:閘極介電層
125:閘極頂蓋層
128:緩衝絕緣層
141:第一導電圖案
142:第二導電圖案
143:第三導電圖案
146:第一頂蓋圖案
147:第二頂蓋圖案
148:第三頂蓋圖案
150:下部導電圖案
154:柵欄絕緣圖案
155:金屬-半導體化合物層
160:上部導電圖案
162:障壁層
164:導電層
165:絕緣圖案
168:蝕刻終止層
170:下部電極
180:介電層堆疊
181:第一介電層
182:第二介電層
190:上部電極
191:第一上部電極層
192:第二上部電極層
A:區
ACT:主動區
BC:位元線頂蓋圖案
BL:位元線
BLS:位元線結構
CAP:電容器結構
DC:位元線接觸圖案
I-I'、II-II':切割線
SP1:第一支撐體層/支撐體層
SP2:第二支撐體層/支撐體層
SS:間隔件結構
WL:字元線
WLS:字元線結構
X:第一方向
Y:第二方向/方向
Z:方向

Claims (10)

  1. 一種半導體裝置，包括： 基板； 多個下部電極，位於所述基板上； 介電層堆疊，覆蓋所述多個下部電極；以及 上部電極，覆蓋所述介電層堆疊， 其中所述介電層堆疊包括： 第一介電層，位於所述多個下部電極上，所述第一介電層包含具有反鐵電性或順電性的材料，以及 第二介電層，位於所述第一介電層與所述上部電極之間，所述第二介電層包含具有鐵電性的材料，且 其中所述上部電極包括包含N型雜質的第一上部電極層。
  2. 如請求項1所述的半導體裝置，其中 所述上部電極更包括第二上部電極層，所述第二上部電極層包含氮化鈦（TiN）， 所述第一上部電極層包含氮化鈦（TiN）以及包含鈮（Nb）、釩（V）及鉭（Ta）中的至少一者。
  3. 如請求項2所述的半導體裝置，其中 所述第一介電層包含氧化鉿鋯（Hf xZr 1-xO 2，0＜x＜0.5），並且 所述第二介電層包含氧化鉿（HfO 2）或氧化鉿鋯（Hf xZr 1-xO 2，0.5≤x＜1）。
  4. 如請求項2所述的半導體裝置，其中所述第一上部電極層位於所述第二介電層與所述第二上部電極層之間，並且與所述第二介電層接觸。
  5. 如請求項2所述的半導體裝置，其中所述第二上部電極層位於所述第二介電層與所述第一上部電極層之間。
  6. 如請求項1所述的半導體裝置，其中 所述介電層堆疊更包括第三介電層， 所述第三介電層包含具有鐵電性的材料，並且位於所述多個下部電極與所述介電層堆疊的所述第一介電層之間，並且 所述多個下部電極中的每一者包括包含N型雜質的第一下部電極層，並且 所述第一下部電極層與所述介電層堆疊的所述第三介電層接觸。
  7. 如請求項1所述的半導體裝置，其中所述介電層堆疊的所述第二介電層具有為約5埃至約20埃的厚度。
  8. 如請求項1所述的半導體裝置，其中以所述介電層堆疊與所述第一上部電極層的原子總數計，所述第一上部電極層中所包含的所述N型雜質的濃度為約2原子%至約10原子%。
  9. 一種半導體裝置，包括： 基板； 多個下部電極，位於所述基板上； 介電層堆疊，覆蓋所述多個下部電極，所述介電層堆疊包括多個介電層；以及 上部電極，覆蓋所述介電層堆疊，所述上部電極包含具有第一原子價的第一金屬， 其中所述介電層堆疊包括鐵電層，所述鐵電層相較於鄰近於所述多個下部電極而言更鄰近於所述上部電極，所述鐵電層具有為約5埃至約20埃的厚度，且 所述上部電極包括第一上部電極層，所述第一上部電極層包含所述第一金屬及第二金屬，所述第二金屬具有較所述第一原子價大的第二原子價。
  10. 一種半導體裝置，包括： 隔離層，在基板上界定主動區； 閘極電極，跨過所述主動區並延伸至所述隔離層中； 第一雜質區及第二雜質區，位於所述主動區中，並且所述第一雜質區中的一個第一雜質區與所述第二雜質區中和所述第一雜質區中的所述一個第一雜質區鄰近的一個第二雜質區成一對並位於所述閘極電極中的對應的一個閘極電極的相對側上； 位元線，位於所述閘極電極上方並連接至所述第一雜質區； 導電圖案，位於所述位元線的側表面上並連接至所述第二雜質區； 多個下部電極，在所述導電圖案上垂直延伸並分別連接至所述導電圖案； 至少一個支撐體層，在垂直方向上與所述基板的上表面間隔開，在與所述基板的所述上表面平行的方向上延伸，並與所述多個下部電極的鄰近於所述至少一個支撐體層的側表面接觸； 第一介電層，覆蓋所述多個下部電極及所述至少一個支撐體層，所述第一介電層包含具有反鐵電性或順電性的材料； 第二介電層，覆蓋所述第一介電層，所述第二介電層包含具有鐵電性的材料；以及 上部電極，覆蓋所述第二介電層，所述上部電極包括包含N型雜質的第一上部電極層。
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