KR102637454B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

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Abstract

하부 전극과 커패시터 유전막 사이의 계면 엔지니어링(engineering)을 통해, 소자의 성능 및 신뢰성을 향상시킬 수 있는 반도체 장치를 제공하는 것이다. 기판 상의 랜딩 패드, 랜딩 패드 상에, 랜딩 패드와 연결되고, 외측부와 상기 외측부 내의 내측부를 포함하는 하부 전극으로, 외측부는 제1 영역과, 제2 영역을 포함하는 하부 전극, 하부 전극 상에, 외측부의 제1 영역을 따라 연장되는 유전막, 및 유전막 상의 상부 전극을 포함하고, 하부 전극은 외측부의 적어도 일부를 따라 도핑된 실리콘(Si) 도펀트를 포함하고, 유전막은 외측부의 제2 영역을 따라 비연장되고, 외측부의 제1 영역에서 실리콘 도펀트의 농도는 외측부의 제2 영역에서 실리콘 도펀트의 농도와 다르고, 외측부의 제1 영역에서 실리콘 도펀트의 농도는 내측부의 실리콘 도펀트의 농도보다 크다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating thereof}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것으로, 좀 더 구체적으로 데이터 저장 소자로 커패시터를 이용하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
최근 반도체 소자는 대용량화 및 고집적화되면서, 디자인 룰(design rule)도 지속적으로 감소하고 있다. 이와 같은 경향은 메모리 반도체 소자 중의 하나인 DRAM에서도 나타나고 있다. DRAM 장치가 동작하기 위해서는 하나의 셀마다 일정한 수준 이상의 커패시턴스(정전 용량, capacitance)가 필요하다.
커패시턴스의 증가는 커패시터에 저장되는 전하의 양을 증가시켜, 반도체 장치의 리프레쉬(refresh) 특성을 개선시킨다. 개선된 반도체 장치의 리프레쉬 특성은 반도체 장치의 수율을 향상시킬 수 있다.
커패시턴스를 증가시키기 위해, 높은 유전 상수를 갖는 유전막을 커패시터에 활용하거나, 커패시터의 하부 전극과 유전막의 접촉 면적을 증가시키는 방법이 연구되고 있다.
본 발명이 해결하려는 과제는, 하부 전극과 커패시터 유전막 사이의 계면 엔지니어링(engineering)을 통해, 소자의 성능 및 신뢰성을 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 해결하려는 다른 과제는, 하부 전극과 커패시터 유전막 사이의 계면 엔지니어링(engineering)을 통해, 소자의 성능 및 신뢰성을 향상시킬 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 기판 상의 랜딩 패드, 랜딩 패드 상에, 랜딩 패드와 연결되고, 외측부와 상기 외측부 내의 내측부를 포함하는 하부 전극으로, 외측부는 제1 영역과, 제2 영역을 포함하는 하부 전극, 하부 전극 상에, 외측부의 제1 영역을 따라 연장되는 유전막, 및 유전막 상의 상부 전극을 포함하고, 하부 전극은 외측부의 일부를 따라 도핑된 실리콘(Si) 도펀트를 포함하고, 유전막은 외측부의 제2 영역을 따라 비연장되고, 외측부의 제1 영역에서 실리콘 도펀트의 농도는 외측부의 제2 영역에서 실리콘 도펀트의 농도와 다르고, 외측부의 제1 영역에서 실리콘 도펀트의 농도는 내측부의 실리콘 도펀트의 농도보다 크다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 기판 상의 랜딩 패드, 랜딩 패드 상에, 랜딩 패드와 연결되고, 기판의 두께 방향으로 연장되는 하부 전극, 하부 전극의 일부와 접촉하는 적어도 하나 이상의 서포터 패턴, 하부 전극의 외부 표면과, 서포터 패턴의 외부 표면을 따라 연장되는 유전막, 및 유전막 상의 상부 전극을 포함하고, 하부 전극은 하부 전극의 외부 표면의 일부를 따라 도핑된 실리콘(Si) 도펀트를 포함하고, 하부 전극과 유전막 사이에서의 실리콘 도펀트의 농도는 하부 전극과 서포터 패턴 사이에서의 실리콘 도펀트의 농도보다 크다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 내의 트렌치, 트렌치의 일부를 채우는 게이트 전극, 게이트 전극의 적어도 일측에 배치되고, 기판과 연결되는 매몰 컨택, 매몰 컨택 상의 랜딩 패드, 랜딩 패드 상에, 랜딩 패드의 적어도 일부를 노출시키는 식각 정지막, 식각 정지막 상에, 식각 정지막과 이격되어 배치되고, 제1 두께를 갖는 제1 서포터 패턴, 제1 서포터 패턴 상에, 제1 서포터 패턴과 이격되어 배치되고, 제1 두께보다 큰 제2 두께를 갖는 제2 서포터 패턴, 랜딩 패드 상에, 식각 정지막, 제1 서포터 패턴 및 제2 서포터 패턴과 접촉하는 하부 전극, 하부 전극 상의 삽입막, 삽입막, 제1 서포터 패턴 및 제2 서포터 패턴의 프로파일을 따라 연장되는 유전막, 및 유전막 상의 상부 전극을 포함하고, 하부 전극은 하부 전극의 외부 표면의 일부에 형성된 실리콘 도핑 영역을 포함하고, 삽입막은 상기 실리콘 도핑 영역 상에 형성된다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 랜딩 패드 상에 하부 전극을 형성하고, 하부 전극의 측벽의 일부와 접촉하는 서포터 패턴을 형성하고, 서포터 패턴을 형성한 후, 실리콘을 포함하는 전구체를 이용하여, 하부 전극의 외부 표면에 실리콘 처리 영역을 형성하고, 실리콘 처리 영역을 포함하는 하부 전극의 프로파일과, 서포터 패턴의 프로파일을 따라 유전막을 형성하고, 유전막 상에 상부 전극을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2는 도 1의 하부 전극, 서포터 패턴들 및 식각 정지막을 도시한 도면이다.
도 3은 도 1의 P 부분을 확대한 도면이다.
도 4 내지 도 6은 도 2의 Line A, Line B 및 Line C를 따라 실리콘(Si) 도펀트의 농도를 나타낸 개략적인 그래프이다.
도 7은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8 및 도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 10 내지 도 12는 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13 및 도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 15 내지 도 18은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 20은 도 19의 I - I를 따라 절단한 단면도이다.
도 21 내지 도 25는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 2는 도 1의 하부 전극, 서포터 패턴들 및 식각 정지막을 도시한 도면이다. 도 3은 도 1의 P 부분을 확대한 도면이다. 도 4 내지 도 6은 도 2의 Line A, Line B 및 Line C를 따라 실리콘(Si) 도펀트의 농도를 나타낸 개략적인 그래프이다.
도 1 내지 도 3을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 랜딩 패드(120), 식각 정지막(130), 하부 서포터 패턴(140), 상부 서포터 패턴(150), 하부 전극(200), 커패시터 유전막(250), 상부 전극(260) 및 상부 플레이트 전극(270)을 포함할 수 있다.
제1 랜딩 패드(120)는 기판(100) 상에 배치될 수 있다. 제1 랜딩 패드(120)는 기판(100)과 연결될 수 있다. 제1 랜딩 패드(120)는 기판(100) 상 또는 기판(100) 내에 형성된 도전성 영역과 전기적으로 연결될 수 있다.
제1 랜딩 패드(120)는 제1 스토리지 컨택(115)을 매개로 기판(100)과 연결될 수 있다. 제1 랜딩 패드(120)는 제1 스토리지 컨택(115) 상에 배치될 수 있다.
제1 층간 절연막(110)은 기판(100) 상에 배치될 수 있다. 제1 스토리지 컨택(115) 및 제1 랜딩 패드(120)는 기판(100) 상의 제1 층간 절연막(110) 내에 배치될 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다. 이하의 설명에서, 기판(100)은 실리콘 기판인 것으로 설명한다.
제1 층간 절연막(110)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화막(SiON), 실리콘 산탄질화막(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제1 스토리지 컨택(115)은 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다. 제1 랜딩 패드(120)는 예를 들어, 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제1 랜딩 패드(120)는 텅스텐(W)을 포함할 수 있다.
식각 정지막(130)은 제1 층간 절연막(110) 상에 배치될 수 있다. 식각 정지막(130)은 제1 랜딩 패드(120)의 적어도 일부를 노출시킬 수 있다. 일 예로, 식각 정지막(130)은 제1 랜딩 패드(120) 상에 배치될 수 있다. 식각 정지막(130)은 하부 전극 홀(130h)을 포함할 수 있다. 하부 전극 홀(130h)은 제1 랜딩 패드(120)의 적어도 일부를 노출시킬 수 있다. 식각 정지막(130)은 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), 실리콘 붕소질화물(SiBN), 실리콘 탄산화물(SiCO), 실리콘 산질화물(SiON), 실리콘 산화물(SiO), 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다. 예를 들어, 실리콘 탄산화물(SiCO)은 실리콘(Si), 탄소(C) 및 산소(O)를 포함한다는 것이지, 실리콘(Si), 탄소(C) 및 산소(O) 사이의 비율을 의미하는 것은 아니다.
하부 전극(200)은 제1 랜딩 패드(120) 상에 배치될 수 있다. 하부 전극(200)은 제1 랜딩 패드(120)와 연결된다. 하부 전극(200)은 기판(100)의 두께 방향인 제2 방향(DR2)로 길게 연장될 수 있다. 하부 전극(200)이 제2 방향(DR2)으로 연장된 길이는 하부 전극(200)이 제1 방향(DR1)으로 연장되는 길이보다 크다. 또는, 하부 전극(200)이 제2 방향(DR2)으로 연장된 길이는 하부 전극(200)의 제1 방향(DR1)의 폭보다 크다. 하부 전극(200)은 예를 들어, 필라 형태의 모양을 가질 수 있다.
여기에서, 제2 방향(DR2)은 기판(100)의 두께 방향과 나란한 방향을 의미한다. 제1 방향(DR1)은 제2 방향(DR2)과 교차하고, 기판(100)의 상면 또는 제1 층간 절연막(110)의 상면과 나란한 방향을 의미한다.
하부 전극(200)은 하부 전극(200)의 외형을 정의하는 외부 표면(200s)을 포함할 수 있다. 하부 전극의 외부 표면(200s)은 제1 랜딩 패드(120)의 상면과 마주보는 바닥면(200bs)와, 제2 방향(DR2)으로 길게 연장되는 측벽(200ss)과, 하부 전극의 바닥면(200bs)와 마주보는 상면(200us)을 포함할 수 있다. 하부 전극의 측벽(200ss)은 하부 전극의 바닥면(200bs)과 하부 전극의 상면(200us)을 연결한다.
몇몇 실시예들에 따른 반도체 장치에서, 하부 전극(200)의 일부는 하부 전극 홀(130h) 내에 배치될 수 있다. 하부 전극(200)은 하부 전극 홀(130h)을 지나, 제1 랜딩 패드(120)와 연결될 수 있다. 예를 들어, 하부 전극의 측벽(200ss)의 일부는 식각 정지막(130)과 접촉할 수 있다.
하부 전극(200)은 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 나이오븀 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 이리듐 산화물 또는 나이오븀 산화물 등) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
몇몇 실시예들에 따른 반도체 장치에서, 하부 전극(200)은 티타늄 질화물(TiN)을 포함할 수 있다. 또한, 몇몇 실시예들에 따른 반도체 장치에서, 하부 전극(200)은 나이오븀 질화물(NbN)을 포함할 수 있다.
하부 전극(200)은 실리콘(Si) 도펀트를 포함할 수 있다. 실리콘(Si) 도펀트는 하부 전극(200) 내 및/또는 하부 전극의 외부 표면(200s)에 도핑되어 있을 수 있다. 하부 전극(200)과 실리콘(Si) 도펀트에 관한 설명은 이후에 자세히 설명한다.
하부 서포터 패턴(140)은 식각 정지막(130) 상에 배치될 수 있다. 하부 서포터 패턴(140)은 식각 정지막(130)과 제2 방향(DR2)으로 이격되어 있다. 하부 서포터 패턴(140)은 하부 전극(200)과 접촉할 수 있다. 하부 서포터 패턴(140)은 하부 전극의 측벽(200ss)의 일부와 접촉할 수 있다. 하부 서포터 패턴(140)은 제1 방향(DR1)으로 인접하는 하부 전극(200)을 연결할 수 있다. 도 1에서, 2개의 하부 전극(200)이 하부 서포터 패턴(140)에 의해 연결되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
상부 서포터 패턴(150)은 하부 서포터 패턴(140) 상에 배치될 수 있다. 상부 서포터 패턴(150)은 하부 서포터 패턴(140)과 제2 방향(DR2)으로 이격되어 있다. 상부 서포터 패턴(150)은 하부 전극(200)과 접촉할 수 있다. 상부 서포터 패턴(150)은 하부 전극의 측벽(200ss)의 일부와 접촉할 수 있다. 도 1에서, 2개의 하부 전극(200)이 상부 서포터 패턴(150)에 의해 연결되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
하부 서포터 패턴(140) 및 상부 서포터 패턴(150)은 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), 실리콘 붕소질화물(SiBN), 실리콘 탄산화물(SiCO), 실리콘 산질화물(SiON), 실리콘 산화물(SiO), 실리콘 산탄질화물(SiOCN) 중 적어도 하나를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 하부 서포터 패턴(140) 및 상부 서포터 패턴(150)은 각각 실리콘 탄질화물(SiCN) 또는 실리콘 질화물을 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 하부 서포터 패턴(140)의 제2 방향(DR2)으로의 두께(t11)은 상부 서포터 패턴(150)의 제2 방향(DR2)으로의 두께(t12)보다 작을 수 있다. 도시된 것과 달리, 몇몇 실시예들에 따른 반도체 장치는 하부 서포터 패턴(140) 및 상부 서포터 패턴(150) 중 하나만 포함할 수도 있다. 또는, 몇몇 실시예들에 따른 반도체 장치에서, 추가적인 서포터 패턴이 식각 정지막(130) 및 하부 서포터 패턴(140) 사이, 또는 하부 서포터 패턴(140) 및 상부 서포터 패턴(150) 사이에 배치될 수도 있다.
커패시터 유전막(250)은 하부 전극(200) 상에 배치될 수 있다. 커패시터 유전막(250)은 하부 전극의 외부 표면(200s), 하부 서포터 패턴(140)의 외부 표면, 상부 서포터 패턴(150)의 외부 표면 및 식각 정지막(130)의 상면을 따라 형성될 수 있다. 커패시터 유전막(250)은 하부 전극(200), 상부 서포터 패턴(150), 하부 서포터 패턴(140) 및 식각 정지막(130)의 프로파일을 따라 연장될 수 있다.
하부 서포터 패턴(140) 및 상부 서포터 패턴(150)은 하부 전극(200)과 접촉하므로, 커패시터 유전막(250)은 하부 서포터 패턴(140) 및 하부 전극(200) 사이와, 상부 서포터 패턴(150) 및 하부 전극(200) 사이로 연장되지 않는다. 또한, 커패시터 유전막(250)은 식각 정지막(130) 및 하부 전극(200) 사이로 연장되지 않는다. 몇몇 실시예들에 따른 반도체 장치에서, 커패시터 유전막(250)은 하부 전극(200)과 접촉할 수 있다. 커패시터 유전막(250)은 상부 서포터 패턴(150)의 외부 표면, 하부 서포터 패턴(140)의 외부 표면 및 식각 정지막(130)의 상면과 접촉할 수 있다.
커패시터 유전막(250)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중에서 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 커패시터 유전막(250)은 단일막인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
몇몇 실시예들에 따른 반도체 장치에서, 커패시터 유전막(250)은 지르코늄 산화물(zirconium oxide), 알루미늄 산화물(aluminum oxide) 및 지르코늄 산화물(zirconium oxide)이 순차적으로 적층된 적층막 구조를 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 커패시터 유전막(250)은 하프늄(Hf)을 포함하는 유전막을 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 커패시터 유전막(250)은 강유전체 물질막과 상유전체 물질막의 적층막 구조를 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 강유전체 특성을 가질 정도의 두께를 가질 수 있다. 강유전체 특성을 갖는 강유전체 물질막의 두께 범위는 강유전체 물질에 따라 달라질 수 있다.
예를 들어, 강유전체 물질막은 단일 금속 산화물(monometal oxide)을 포함할 수 있다. 강유전체 물질막은 단일 금속 산화물막을 포함할 수 있다. 여기에서, 단일 금속 산화물은 하나의 금속과 산소로 구성된 이원계 화합물일 수 있다. 단일 금속 산화물을 포함하는 강유전체 물질막은 사방정계 결정 구조(orthorhombic crystal system)를 가질 수 있다.
일 예로, 단일 금속 산화물막에 포함된 금속은 하프늄(Hf)일 수 있다. 단일 금속 산화물막은 하프늄 산화물막(HfO)일 수 있다. 여기에서, 하프늄 산화물막은 화학양론(stoichiometry)에 맞는 화학식을 가질 수도 있고, 화학양론에 맞지 않는 화학식을 가질 수도 있다.
다른 예로, 단일 금속 산화물막에 포함된 금속은 란타넘족(lanthanoids)에 속한 희토류 금속 중 하나일 수 있다. 단일 금속 산화물막은 란타넘족에 속한 희토류 금속 산화물막일 수 있다. 여기에서, 란타넘족에 속한 희토류 금속 산화물막은 화학양론에 맞는 화학식을 가질 수도 있고, 화학양론에 맞지 않는 화학식을 가질 수도 있다.
강유전체 물질막은 단일 금속 산화물막 내에 도핑된 도펀트를 더 포함할 수 있다. 도펀트의 종류에 따라 도핑 농도는 다를 수 있지만, 강유전체 물질막에 포함된 도펀트의 도핑 농도는 10% 이하일 수 있다.
일 예로, 단일 금속 산화물막이 하프늄 산화물막일 경우, 도펀트는 가돌리늄(Gd), 실리콘(Si), 알루미늄(Al), 이트륨(Y), 란타넘(La), 스칸듐(Sc), 세륨(Ce), 디스프로슘(Dy), 탄탈륨(Ta), 스트론튬(Sr), 나이오븀(Nb) 중 적어도 하나를 포함할 수 있다. 다른 예로, 단일 금속 산화물막이 란타넘족의 희토류 금속 산화물막일 경우, 도펀트는 실리콘(Si), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 나이오븀(Nb) 중 적어도 하나를 포함할 수 있다.
다른 예로, 강유전체 물질막은 단일 금속 산화물막 내에 도핑된 도펀트를 포함하지 않을 수도 있다.
강유전체 물질막이 단일 금속 산화물막을 포함할 경우, 강유전체 물질막은 예를 들어, 1nm 이상, 10nm 이하의 두께를 가질 수 있다.
예를 들어, 강유전체 물질막은 이원 금속 산화물(bimetal oxide)을 포함할 수 있다. 강유전체 물질막은 이원 금속 산화물막을 포함할 수 있다. 여기에서, 이원 금속 산화물은 두 개의 금속들과 산소로 구성된 삼원계 화합물일 수 있다. 이원 금속 산화물을 포함하는 강유전체 물질막은 사방정계 결정 구조(orthorhombic crystal system)를 가질 수 있다.
이원 금속 산화물막에 포함된 금속은 예를 들어, 하프늄(Hf) 및 지르코늄(Zr)일 수 있다. 이원 금속 산화물막은 하프늄 지르코늄 산화물막(HfxZr(1-x)O)일 수 있다. 이원 금속 산화물막에서, x는 0.2 이상, 0.8 이하일 수 있다. 여기에서, 하프늄 지르코늄 산화물막(HfxZr(1-x)O)은 화학양론에 맞는 화학식을 가질 수도 있고, 화학양론에 맞지 않는 화학식을 가질 수도 있다.
일 예로, 강유전체 물질막은 이원 금속 산화물막 내에 도핑된 도펀트를 더 포함할 수 있다. 도펀트는 가돌리늄(Gd), 실리콘(Si), 알루미늄(Al), 이트륨(Y), 란타넘(La), 스칸듐(Sc), 세륨(Ce), 디스프로슘(Dy), 탄탈륨(Ta), 스트론튬(Sr) 중 적어도 하나를 포함할 수 있다. 다른 예로, 강유전체 물질막은 이원 금속 산화물막 내에 도핑된 도펀트를 포함하지 않을 수도 있다.
강유전체 물질막이 이원 금속 산화물막을 포함할 경우, 강유전체 물질막(132)은 예를 들어, 1nm 이상, 20nm 이하의 두께를 가질 수 있다.
상유전체 물질은 양의 유전 상수를 갖고, 강유전체 물질은 일정 구간에서 음의 유전 상수를 가질 수 있다. 즉, 상유전체 물질은 양의 커패시턴스를 갖고, 강유전체 물질은 음의 커패시턴스를 가질 수 있다.
일반적으로, 양의 커패시턴스를 갖는 두 개 이상의 커패시터를 직렬 연결하게 되면, 커패시턴스의 총합은 감소하게 된다. 하지만, 음의(negative) 커패시턴스를 갖는 음의 커패시터와 양의(positive) 커패시턴스를 갖는 양의 커패시터를 직렬 연결하게 되면, 커패시턴스의 총합은 증가하게 된다.
상부 전극(260)은 커패시터 유전막(250) 상에 배치될 수 있다. 상부 전극(260)은 커패시터 유전막(250)의 프로파일을 따라 형성될 수 있다.
상부 전극(260)은 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물, 나이오븀 질화물 또는 텅스텐 질화물 등), 금속(예를 들어, 루세늄, 이리듐, 티타늄 또는 탄탈륨 등), 및 도전성 금속 산화물(예를 들어, 이리듐 산화물 또는 나이오븀 산화물 등) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다. 몇몇 실시예들에 따른 반도체 장치에서, 상부 전극(260)은 티타늄 질화물(TiN)을 포함할 수 있다. 또한, 몇몇 실시예들에 따른 반도체 장치에서, 상부 전극(260)은 나이오븀 질화물(NbN)을 포함할 수 있다.
상부 플레이트 전극(270)은 상부 전극(260) 상에 배치될 수 있다. 상부 플레이트 전극(270)은 예를 들어, 원소 반도체 물질막 또는 화합물 반도체 물질막 중 적어도 하나를 포함할 수 있다. 상부 플레이트 전극(270)은 도핑된 n형 불순물 또는 p형 불순물을 포함할 수 있다. 원소 반도체 물질막은 예를 들어, 실리콘막 또는 게르마늄막을 중 하나를 포함할 수 있다. 화합물 반도체 물질막은 예를 들어, 실리콘 게르마늄막을 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 상부 플레이트 전극(270)은 실리콘 게르마늄막을 포함할 수 있다.
도시된 것과 달리, 상부 서포터 패턴(150) 및 하부 서포터 패턴(140) 사이 및/또는 하부 서포터 패턴(140) 및 식각 정지막(130) 사이에, 상부 플레이트 전극(270)이 형성되지 않을 수도 있다.
도 1 및 도 2에서, 하부 전극(200)은 외측부(210)와, 외측부(210) 내의 내측부(220)를 포함할 수 있다. 하부 전극의 외측부(210)는 하부 전극의 내측부(220)을 감쌀 수 있다. 하부 전극의 외측부(210)는 하부 전극의 외부 표면(200s)을 포함할 수 있다. 하부 전극의 외측부(210)는 하부 전극의 외부 표면(200s)을 포함하면서, 두께를 갖는 영역으로 정의된다. 따라서, 하부 전극의 외측부(210)는 어떤 두께를 가져도 무방하다. 즉, 하부 전극(200)의 제1 방향(DR1)의 폭에 대한 하부 전극의 외측부(210)의 두께의 비율은 0보다 크고, 0.5보다 작으면 된다.
하부 전극의 외측부(210)는 바닥 영역(210bp)와, 상면 영역(210up)과, 측면 영역(210sp)을 포함할 수 있다. 외측부의 측면 영역(210sp)은 하부 전극의 바닥면(200bs)으로부터 하부 전극의 상면(200us)까지 연장되는 영역일 수 있다.
외측부의 측면 영역(210sp)은 하부 전극의 측벽(200ss)을 포함할 수 있다. 외측부의 측면 영역(210sp)은 하부 전극의 바닥면(200bs)까지 연장되므로, 외측부의 바닥 영역(210bp)은 하부 전극의 바닥면(200bs)의 일부를 포함할 수 있다. 외측부의 측면 영역(210sp)은 하부 전극의 상면(200us)까지 연장되므로, 외측부의 상면 영역(210up)은 하부 전극의 상면(200us)의 일부를 포함할 수 있다.
외측부의 측면 영역(210sp)은 식각 정지막(130), 하부 서포터 패턴(140) 및 상부 서포터 패턴(150)과 접촉할 수 있다. 식각 정지막(130), 하부 서포터 패턴(140) 및 상부 서포터 패턴(150)과 접촉하지 않는 외측부의 측면 영역(210sp)은 외측부의 측면 영역(210sp)의 제1 부분(210sp_1)일 수 있다.
하부 전극(200)과 상부 서포터 패턴(150)이 접촉하는 부분은 외측부의 측면 영역(210sp)의 제2_1 부분(210sp_21)일 수 있다. 하부 전극(200)과 하부 서포터 패턴(140)이 접촉하는 부분은 외측부의 측면 영역(210sp)의 제2_2 부분(210sp_22)일 수 있다. 하부 전극(200)과 식각 정지막(130)이 접촉하는 부분은 외측부의 측면 영역(210sp)의 제2_3 부분(210sp_23)일 수 있다.
커패시터 유전막(250)은 외측부의 상면 영역(210up), 외측부의 측면 영역(210sp)의 제1 부분(210sp_1)을 따라 연장될 수 있다. 커패시터 유전막(250)은 외측부의 바닥 영역(210bp), 외측부의 측면 영역(210sp)의 제2_2 부분(210sp_22) 및 외측부의 측면 영역(210sp)의 제2_3 부분(210sp_23)을 따라 연장되지 않는다.
커패시터 유전막(250)이 형성되는 영역은 하부 전극의 외측부(210)의 제1 영역일 수 있다. 커패시터 유전막(250)이 형성되지 않는 영역은 하부 전극의 외측부(210)의 제2 영역일 수 있다. 상부 서포터 패턴(150)과 접촉하는 외측부의 측면 영역(210sp)의 제2_1 부분(210sp_21)은 하부 전극의 외측부(210)의 제1 영역과, 하부 전극의 외측부(210)의 제2 영역을 포함할 수 있다.
식각 정지막(130), 하부 서포터 패턴(140) 및 상부 서포터 패턴(150)과 접촉하지 않는 하부 전극의 측벽(200ss)은 하부 전극의 측벽(200ss)의 제1 부분(200ss_1)일 수 있다. 하부 전극(200)과 상부 서포터 패턴(150)이 접촉하는 부분은 하부 전극의 측벽(200ss)의 제2_1 부분(200ss_21)일 수 있다. 하부 전극(200)과 하부 서포터 패턴(140)이 접촉하는 부분은 하부 전극의 측벽(200ss)의 제2_2 부분(200ss_22)일 수 있다. 하부 전극(200)과 식각 정지막(130)이 접촉하는 부분은 하부 전극의 측벽(200ss)의 제2_3 부분(200ss_23)일 수 있다.
하부 전극의 측벽(200ss)의 제2_1 부분(200ss_21)은 하부 전극(200)과 상부 서포터 패턴(150)의 경계면이다. 하부 전극의 측벽(200ss)의 제2_2 부분(200ss_22)은 하부 전극(200)과 하부 서포터 패턴(140)의 경계면이다. 하부 전극의 측벽(200ss)의 제2_3 부분(200ss_23)은 하부 전극(200)과 식각 정지막(130)의 경계면이다.
외측부의 측면 영역(210sp)의 제2_1 부분(210sp_21)은 하부 전극의 측벽(200ss)의 제2_1 부분(200ss_21)을 포함한다. 외측부의 측면 영역(210sp)의 제2_2 부분(210sp_22)은 하부 전극의 측벽(200ss)의 제2_2 부분(200ss_22)을 포함한다. 외측부의 측면 영역(210sp)의 제2_3 부분(210sp_23)은 하부 전극의 측벽(200ss)의 제2_3 부분(200ss_23)을 포함한다.
커패시터 유전막(250)은 하부 전극의 측벽(200ss)의 제1 부분(200ss_1), 하부 전극의 상면(200us)을 따라 연장될 수 있다. 커패시터 유전막(250)은 하부 전극의 바닥면(200bs), 제2_1 부분(200ss_21), 하부 전극의 측벽(200ss)의 제2_2 부분(200ss_22) 및 하부 전극의 측벽(200ss)의 제2_3 부분(200ss_23)을 따라 연장되지 않는다.
커패시터 유전막(250)이 형성되는 영역은 하부 전극의 외부 표면(200s)의 제1 영역일 수 있다. 커패시터 유전막(250)이 형성되지 않는 영역은 하부 전극의 외부 표면(200s)의 제2 영역일 수 있다.
도 4는 하부 전극의 외측부(210)의 측면 영역(210sp)에서 실리콘(Si) 도펀트의 농도 변화를 개략적으로 도시한 도면이다. 예를 들어, 도 4에서의 실리콘(Si) 도펀트의 농도 변화는 하부 전극의 측벽(200ss)에서의 실리콘(Si) 도펀트의 농도 변화와 실질적으로 동일할 수 있다. 도 4는 하부 전극의 상면(200us)에서 하부 전극의 바닥면(200bs)까지의 외측부의 측면 영역(210sp)에서 실리콘(Si) 도펀트의 농도 변화를 보여줄 수 있다. 도 4에서, 실리콘(Si)의 농도(/cm3)는 영역 마다 농도의 크고 작음을 나타낼 뿐이다. 도 4에서, 실리콘(Si)의 농도는 정량화된 농도 값을 나타내는 것은 아니다.
도 4에서, 하부 전극의 상면(200us)으로부터 멀어짐에 따라, 외측부의 측면 영역(210sp)의 제2_1 부분(210sp_21)에서 실리콘(Si) 도펀트의 농도는 감소한다. 이 후, 외측부의 측면 영역(210sp)의 제2_1 부분(210sp_21)에서 실리콘(Si) 도펀트의 농도는 0일 수 있다. 외측부의 측면 영역(210sp)의 제2_1 부분(210sp_21)은 실리콘(Si) 도펀트를 포함하는 제1 서브 영역과, 실리콘(Si) 도펀트를 포함하지 않는 제2 서브 영역을 포함한다.
여기에서, "농도가 0이다"라는 것은 실리콘(Si) 도펀트가 존재하지 않는다는 것을 의미하는 것은 아니다. "농도가 0이다"라는 것은 분석 장비의 검출 한계(detect limit)보다 작은 양의 실리콘(Si) 도펀트가 외측부의 측면 영역(210sp)의 제2_1 부분(210sp_21)에 도핑되어 있다는 것을 의미할 수도 있다.
외측부의 측면 영역(210sp)의 제2_2 부분(210sp_22) 및 외측부의 측면 영역(210sp)의 제2_3 부분(210sp_23)에서, 실리콘(Si) 도펀트의 농도는 0일 수 있다. 반면, 외측부의 측면 영역(210sp)의 제1 부분(210sp_1)에서, 실리콘(Si) 도펀트의 농도는 C0일 수 있다.
다르게 설명하면, 하부 전극의 상면(200us)으로부터 멀어짐에 따라, 하부 전극의 측벽(200ss)의 제2_1 부분(200ss_21)에서 실리콘(Si) 도펀트의 농도는 감소한다. 이후, 하부 전극의 측벽(200ss)의 제2_1 부분(200ss_21)에서, 실리콘(Si) 도펀트의 농도는 0일 수 있다. 하부 전극의 측벽(200ss)의 제2_1 부분(200ss_21)은 실리콘(Si) 도펀트를 포함하는 부분과, 실리콘(Si) 도펀트를 포함하지 않는 부분을 포함할 수 있다.
이어서, 하부 전극의 측벽(200ss)의 제2_2 부분(200ss_22) 및 하부 전극의 측벽(200ss)의 제2_3 부분(200ss_23)에서, 실리콘(Si) 도펀트의 농도는 0일 수 있다. 하부 전극의 측벽(200ss)의 제1 부분(200ss_1)에서 실리콘(Si) 도펀트의 농도는 C0일 수 있다.
외측부의 상면 영역(210up)에서 실리콘(Si) 도펀트의 농도는 외측부의 측면 영역(210sp)의 제1 부분(210sp_1)에서 실리콘(Si) 도펀트의 농도와 실질적으로 동일할 수 있다. 따라서, 외측부의 상면 영역(210up) 또는 하부 전극의 상면(200us)에서, 실리콘(Si) 도펀트의 농도는 C0일 수 있다.
하부 전극의 외측부(210)의 적어도 일부는 실리콘(Si) 도펀트를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 하부 전극의 외측부(210)는 실리콘(Si) 도펀트가 도핑된 영역과, 실리콘(Si) 도펀트가 도핑되지 않은 영역을 포함할 수 있다.
커패시터 유전막(250)은 외측부의 측면 영역(210sp)의 제1 부분(210sp_1)을 따라 연장된다. 하지만, 커패시터 유전막(250)은 외측부의 측면 영역(210sp)의 제2_2 부분(210sp_22) 및 외측부의 측면 영역(210sp)의 제2_3 부분(210sp_23)을 따라 연장되지 않는다.
외측부의 측면 영역(210sp)의 제1 부분(210sp_1)에서 실리콘(Si) 도펀트의 농도는, 외측부의 측면 영역(210sp)의 제2_1 부분(210sp_21), 외측부의 측면 영역(210sp)의 제2_2 부분(210sp_22) 및 외측부의 측면 영역(210sp)의 제2_3 부분(210sp_23)에서 실리콘(Si) 도펀트의 농도와 다르다. 예를 들어, 외측부의 측면 영역(210sp)의 제1 부분(210sp_1)에서 실리콘(Si) 도펀트의 농도는, 외측부의 측면 영역(210sp)의 제2_1 부분(210sp_21), 외측부의 측면 영역(210sp)의 제2_2 부분(210sp_22) 및 외측부의 측면 영역(210sp)의 제2_3 부분(210sp_23)에서 실리콘(Si) 도펀트의 농도보다 크다.
여기에서, '영역에서의 농도 비교'는 영역에서의 평균 농도의 비교일 수 있다. 즉, 외측부의 측면 영역(210sp)의 제2_1 부분(210sp_21)에서 실리콘(Si) 도펀트의 농도가 높은 부분이 있지만, 외측부의 측면 영역(210sp)의 제2_1 부분(210sp_21)에서 실리콘(Si) 도펀트의 평균 농도는 외측부의 측면 영역(210sp)의 제1 부분(210sp_1)에서 실리콘(Si) 도펀트의 평균 농도보다 작다.
예를 들어, 하부 전극의 외측부(210) 중 커패시터 유전막(250)이 형성된 부분은 실리콘(Si) 도펀트가 도핑된 영역일 수 있다.
하부 전극(200)은 하부 전극의 외부 표면(200s)의 적어도 일부를 따라 도핑된 실리콘(Si) 도펀트를 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 하부 전극의 외부 표면(200s)은 실리콘(Si) 도펀트가 도핑된 영역과, 실리콘(Si) 도펀트가 도핑되지 않은 영역을 포함할 수 있다.
하부 전극의 측벽(200ss)의 제1 부분(200ss_1)에서 실리콘(Si) 도펀트의 농도는, 하부 전극의 측벽(200ss)의 제2_1 부분(200ss_21), 하부 전극의 측벽(200ss)의 제2_2 부분(200ss_22) 및 하부 전극의 측벽(200ss)의 제2_3 부분(200ss_23)에서 실리콘(Si) 도펀트의 농도보다 크다.
다르게 설명하면, 하부 전극(200)과 커패시터 유전막(250) 사이에서 실리콘(Si) 도펀트의 농도(C0)는, 하부 전극(200)과 상부 서포터 패턴(150) 사이에서 실리콘(Si) 도펀트, 하부 전극(200)과 하부 서포터 패턴(140) 사이에서 실리콘(Si) 도펀트의 농도, 및 하부 전극(200)과 식각 정지막(130) 사이에서 실리콘(Si) 도펀트의 농도보다 크다.
도 5에서, 상부 서포터 패턴(150)와 접촉하는 외측부의 측면 영역(210sp)의 제2_1 부분(210sp_21)은 실리콘(Si) 도펀트를 포함하지 않을 수 있다. 상부 서포터 패턴(150)과, 하부 전극(200)이 만나는 경계에서, 실리콘(Si) 도펀트의 농도는 급격하게 감소할 수 있다.
상부 서포터 패턴(150)은 실리콘을 포함하는 절연 물질을 포함하므로, 상부 서포터 패턴(150)에 나타낸 실리콘(Si)의 농도는 하부 전극의 외측부(210)에 포함되는 실리콘(Si) 도펀트의 농도를 의미하는 것은 아니다.
몇몇 실시예들에 따른 반도체 장치에서, 상부 서포터 패턴(150)에 포함된 실리콘(Si)은 하부 전극(200) 내로 확산되지 않을 수 있다. 이를 통해, 외측부의 측면 영역(210sp)의 제2_1 부분(210sp_21)은 실리콘(Si) 도펀트를 포함하지 않을 수 있다. 외측부의 측면 영역(210sp)의 제2_2 부분(210sp_22) 및 외측부의 측면 영역(210sp)의 제2_3 부분(210sp_23)도 외측부의 측면 영역(210sp)의 제2_1 부분(210sp_21)과 동일할 수 있다.
도 6은 커패시터 유전막(250)이 형성되는 외측부의 측면 영역(210sp)의 제1 부분(210sp_1)에서의 실리콘(Si) 도펀트의 농도 변화를 나타낼 수 있다. 하부 전극의 외측부(210)에 포함된 실리콘(Si) 도펀트의 농도는 하부 전극의 외부 표면(200s)에서 멀어짐에 따라 감소한다.
몇몇 실시예들에 따른 반도체 장치에서, 외측부의 측면 영역(210sp)의 제1 부분(210sp_1)에서 실리콘(Si) 도펀트의 농도는 하부 전극의 내측부(220)에서 실리콘(Si) 도펀트의 농도보다 크다.
예를 들어, 하부 전극의 외측부(210)는 실리콘(Si) 도펀트를 포함하고, 하부 전극의 내측부(220)는 실리콘(Si) 도펀트를 포함하지 않을 수 있다. 하부 전극의 내측부(220)는 실리콘(Si)이 언도프(undoped)된 상태일 수 있다.
도 7은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 8 및 도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 7 및 도 8은 각각 도 2의 Line A를 따라 실리콘(Si) 도펀트의 농도를 나타낸 개략적인 그래프이다. 도 9는 도 2의 Line B를 따라 실리콘(Si) 도펀트의 농도를 나타낸 개략적인 그래프이다.
도 7을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 외측부의 측면 영역(210sp)의 제2_2 부분(210sp_22)의 일부 및 외측부의 측면 영역(210sp)의 제2_3 부분(210sp_23)의 일부는 실리콘(Si) 도펀트를 포함할 수 있다.
각각의 외측부의 측면 영역(210sp)의 제2_2 부분(210sp_22) 및 외측부의 측면 영역(210sp)의 제2_3 부분(210sp_23)은 실리콘(Si) 도펀트를 포함하는 영역과, 실리콘(Si) 도펀트를 포함하지 않는 영역을 포함한다.
하부 전극의 측벽(200ss)의 제2_2 부분(200ss_22)의 일부 및 하부 전극의 측벽(200ss)의 제2_3 부분(200ss_23)의 일부는 실리콘(Si) 도펀트를 포함할 수 있다.
도 8 및 도 9를 참고하면, 외측부의 측면 영역(210sp)의 제2_1 부분(210sp_21), 외측부의 측면 영역(210sp)의 제2_2 부분(210sp_22) 및 외측부의 측면 영역(210sp)의 제2_3 부분(210sp_23)은 각각 전체적으로 실리콘(Si) 도펀트를 포함할 수 있다.
하부 전극의 측벽(200ss)의 제2_1 부분(200ss_21), 하부 전극의 측벽(200ss)의 제2_2 부분(200ss_22) 및 측벽(200ss)의 제2_3 부분(200ss_23)은 각각 전체적으로 실리콘(Si) 도펀트를 포함할 수 있다. 실리콘(Si) 도펀트는 하부 전극의 측벽(200ss)의 제2_1 부분(200ss_22) 전체를 따라 도핑될 수 있다. 실리콘(Si) 도펀트는 하부 전극의 측벽(200ss)의 제2_2 부분(200ss_22) 전체를 따라 도핑될 수 있다. 실리콘(Si) 도펀트는 하부 전극의 측벽(200ss)의 제2_3 부분(200ss_23) 전체를 따라 도핑될 수 있다.
외측부의 측면 영역(210sp)의 제2_1 부분(210sp_21)에 포함된 실리콘(Si) 도펀트는 외측부의 측면 영역(210sp)의 제1 부분(210sp_1) 및/또는 상부 서포터 패턴(150)에서 확산된 실리콘일 수 있다.
외측부의 측면 영역(210sp)의 제2_2 부분(210sp_22)에 포함된 실리콘(Si) 도펀트는 외측부의 측면 영역(210sp)의 제1 부분(210sp_1) 및/또는 하부 서포터 패턴(140)에서 확산된 실리콘일 수 있다. 외측부의 측면 영역(210sp)의 제2_3 부분(210sp_23)에 포함된 실리콘(Si) 도펀트는 외측부의 측면 영역(210sp)의 제1 부분(210sp_1) 및/또는 식각 정지막(130)에서 확산된 실리콘일 수 있다.
도 10 내지 도 12는 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 10 내지 도 12는 각각 도 1의 P 부분을 확대한 도면이다.
도 10을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 상부 전극(260)은 상부 플레이트 전극(270)과의 경계를 따라 형성된 상부 실리콘 도핑 영역(260sd)을 포함할 수 있다.
상부 전극(260)은 실리콘(Si)이 도핑되지 않은 제1 영역(260a)과, 실리콘(Si)이 도핑된 상부 실리콘 도핑 영역(260sd)을 포함할 수 있다. 상부 전극(260)이 TiN막을 포함할 경우, 상부 실리콘 도핑 영역(260sd)는 실리콘이 도핑된 TiN 또는 TiSiN막을 포함할 수 있다.
도 11을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 하부 전극(200)과 상부 전극(260) 사이에 배치되는 삽입막(255)을 더 포함할 수 있다. 삽입막(255)은 커패시터 유전막(250) 내에 배치될 수 있다.
삽입막(255)은 커패시터 유전막(250)의 결정화를 촉진시킬 수 있다. 삽입막(255)에 의해, 커패시터 유전막(250)은 커패시터 유전막의 제1 부분(250a)과, 커패시터 유전막의 제2 부분(250b)으로 나뉠 수 있다. 삽입막(255)은 커패시터 유전막의 제1 부분(250a) 및 커패시터 유전막의 제2 부분(250b)과 접촉할 수 있다.
삽입막(255)은 예를 들어, 티타늄(Ti), 나이오븀(Nb), 몰리브덴(Mo) 및 주석(Sn)의 질화물 또는 산화물 중 적어도 하나를 포함할 수 있다. 또는, 삽입막(255)은 루테늄(Ru) 또는 루테늄 산화물 중 적어도 하나를 포함할 수 있다.
도 12를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 커패시터 유전막(250) 및 상부 전극(260) 사이에 배치되는 상부 보호막(265)을 더 포함할 수 있다.
상부 보호막(265)은 커패시터 유전막(250)에 포함된 산소 원자가 상부 전극(260)으로 이동하는 것을 방지할 수 있다. 상부 보호막(265)은 금속 산화물을 포함할 수 있다. 상부 보호막(265)은 예를 들어, 티타늄 산화물, 탄탈륨 산화물, 몰리브덴 산화물, 주석 산화물 및 나이오븀 산화물 중 적어도 하나를 포함할 수 있다.
도 13 및 도 14는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 14는 도 2의 Line C를 따라 실리콘(Si) 도펀트의 농도를 나타낸 개략적인 그래프이다.
도 2, 도 13 및 도 14를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 하부 전극(200)은 금속 질화물막(200_1)과, 금속 실리콘 질화물막(200_2)를 포함할 수 있다.
예를 들어, 하부 전극(200)은 금속 질화물을 포함할 수 있다. 하부 전극(200)의 금속 질화물막(200_1)은 금속 질화물로 이뤄진 부분일 수 있다. 하부 전극(200)의 금속 실리콘 질화물막(200_2)은 금속 질화물막(200_1)이 실리사이드화된 부분일 수 있다. 일 예로, 금속 질화물막(200_1)은 TiN막을 포함하고, 금속 실리콘 질화물막(200_2)은 TiSiN막을 포함할 수 있다.
하부 전극의 외측부(210)은 금속 질화물막(200_1)과, 금속 실리콘 질화물막(200_2)을 포함할 수 있다. 하부 전극의 외측부(210)는 금속 실리콘 질화물막(200_2)을 포함하지 않는다.
금속 실리콘 질화물막(200_2)은 커패시터 유전막(250)이 형성되는 하부 전극의 외측부(210)의 제1 영역을 따라 연장될 수 있다. 하지만, 금속 실리콘 질화물막(200_2)은 커패시터 유전막(250)이 형성되지 않는 하부 전극의 외측부(210)의 제2 영역에 형성되지 않는다. 금속 실리콘 질화물막(200_2)은 하부 전극(200) 및 상부 서포터 패턴(150) 사이와, 하부 전극(200) 및 하부 서포터 패턴(140) 사이와, 하부 전극(200) 및 식각 정지막(130) 사이에 형성되지 않는다. 예를 들어, 금속 실리콘 질화물막(200_2)에서, 실리콘(Si) 도펀트의 농도가 일정하게 유지될 수 있다. 하지만, 외측부의 측면 영역(210sp)의 제1 부분(210sp_1) 내의 금속 질화물막(200_1)에서, 실리콘(Si) 도펀트의 농도는 하부 전극의 외부 표면(200s)에서 멀어짐에 따라 감소한다.
도 15 내지 도 18은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 15를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 커패시터 유전막(250) 및 하부 전극(200) 사이에 배치되는 하부 보호막(245)을 더 포함할 수 있다.
하부 보호막(245)은 커패시터 유전막(250)이 형성되는 하부 전극의 외측부(210)의 제1 영역을 따라 연장될 수 있다. 하부 보호막(245)은 커패시터 유전막(250)이 형성되지 않는 하부 전극의 외측부(210)의 제2 영역을 따라 연장되지 않는다. 하부 보호막(245)은 하부 전극(200) 및 상부 서포터 패턴(150) 사이와, 하부 전극(200) 및 하부 서포터 패턴(140) 사이와, 하부 전극(200) 및 식각 정지막(130) 사이에 형성되지 않는다. 또한, 하부 보호막(245)은 하부 서포터 패턴(140)의 외부 표면, 상부 서포터 패턴(150)의 외부 표면 및 식각 정지막(130)의 상면을 따라 연장되지 않는다.
하부 보호막(245)은 커패시터 유전막(250)에 포함된 산소 원자가 하부 (200)으로 이동하는 것을 방지할 수 있다. 하부 보호막(245)은 금속 산화물을 포함할 수 있다. 하부 보호막(245)은 예를 들어, 티타늄 산화물, 탄탈륨 산화물, 몰리브덴 산화물, 주석 산화물 및 나이오븀 산화물 중 적어도 하나를 포함할 수 있다.
도 16을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 하부 서포터 패턴(140)의 제2 방향(DR2)으로의 두께(t11)은 상부 서포터 패턴(150)의 제2 방향(DR2)으로의 두께(t12)와 동일할 수 있다.
도 2 및 도 17을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 하부 전극(200)은 제1 랜딩 패드(120)의 상면을 따라 연장되는 바닥부(202)와, 바닥부(202)로부터 돌출된 측벽부(201)을 포함할 수 있다. 하부 전극의 측벽부(202)는 제2 방향(DR2)으로 길게 연장될 수 있다.
하부 전극의 외부 표면(200s)은 하부 전극의 제1 측벽(200ss1)과, 하부 전극의 제2 측벽(200ss2)를 포함할 수 있다. 하부 전극의 외부 표면(200s)은 하부 전극의 제1 측벽(200ss1)과, 하부 전극의 제2 측벽(200ss2)을 연결하는 하부 전극의 상면(200us)을 포함할 수 있다. 하부 전극의 외부 표면(200s)은 하부 전극의 제1 측벽(200ss1)과 연결되는 하부 전극의 제1 바닥면(200bs_1)과, 하부 전극의 제2 측벽(200ss2)과 연결되는 하부 전극의 제2 바닥면(200bs_2)을 포함할 수 있다. 하부 전극(200)은 물건을 담는 통의 모양을 가질 수 있다. 하부 전극(200)은 예를 들어, 실린더 형태의 모양을 가질 수 있다.
식각 정지막(130), 하부 서포터 패턴(140) 및 상부 서포터 패턴(150)은 하부 전극의 외측벽(200ss1)과 접촉할 수 있다. 커패시터 유전막(250)은 하부 전극의 제1 측벽(200ss1) 및 하부 전극의 제2 측벽(200ss2)을 따라 연장될 수 있다. 하부 전극의 바닥부(202)는 하부 전극의 외측부(210) 및 하부 전극의 내측부(220)를 포함할 수 있다. 하부 전극의 측벽부(201)는 하부 전극의 외측부(210) 및 하부 전극의 내측부(220)를 포함할 수 있다.
예를 들어, 하부 전극의 측벽부(201)의 제1 방향(DR1)의 폭에 대한 하부 전극의 외측부(210)의 두께의 비율은 0보다 크고, 0.5보다 작으면 된다. 하부 전극의 측벽부(201)의 제1 방향(DR1)의 폭은 서로 마주보는 하부 전극의 제1 측벽(200ss1)과, 하부 전극의 제2 측벽(200ss2) 사이의 거리일 수 있다.
도 18을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 하부 전극(200)과 접촉하고, 제2 방향(DR2)으로 길게 연장되는 절연 패턴(160)을 더 포함할 수 있다.
절연 패턴(160)은 식각 정지막(130) 상에 배치될 수 있다. 절연 패턴(160)은 측벽(160s)과 상면(160u)을 포함할 수 있다. 제1 랜딩 패드(120)는 식각 정지막(130) 내에 배치될 수 있다. 하부 전극(200)은 식각 정지막(130) 상에 배치될 수 있다. 하부 전극(200)은 제1 랜딩 패드(120)의 상면을 따라 연장되는 바닥부(202)와, 바닥부(202)로부터 돌출된 측벽부(201)을 포함할 수 있다. 하부 전극의 측벽부(202)는 제2 방향(DR2)으로 길게 연장될 수 있다. 하부 전극의 측벽부(202)는 절연 패턴의 측벽(160s)을 따라 연장될 수 있다. 예를 들어, 하부 전극(200)은 L자 형태의 모양을 가질 수 있다.
하부 전극(200)의 외부 표면은 하부 전극의 제1 측벽(200ss1)과, 하부 전극의 제2 측벽(200ss2)를 포함할 수 있다. 하부 전극의 제2 측벽(200ss2)은 절연 패턴의 측벽(160s)과 마주볼 수 있다. 하부 전극(200)의 외부 표면은 하부 전극의 제1 측벽(200ss1)과, 하부 전극의 제2 측벽(200ss2)을 연결하는 하부 전극의 상면(200us)을 포함할 수 있다. 하부 전극(200)의 외부 표면은 하부 전극의 제2 측벽(200ss2)과 연결되고, 식각 정지막의 상면(130s) 및 제1 랜딩 패드(120)의 상면과 마주보는 하부 전극의 바닥면(200bs)을 포함할 수 있다.
커패시터 유전막(250)은 하부 전극의 제1 측벽(200ss1)을 따라 연장될 수 있다. 하지만, 커패시터 유전막(250)은 하부 전극의 제2 측벽(200ss2)을 따라 연장되지 않는다. 커패시터 유전막(250)은 하부 전극의 제2 측벽(200ss2) 및 절연 패턴의 측벽(160s) 사이에 배치되지 않는다. 커패시터 유전막(250)은 절연 패턴의 상면(160u)을 따라 연장된다.
예를 들어, 하부 전극의 측벽부(201)의 제1 방향(DR1)의 폭에 대한 하부 전극의 외측부(210)의 두께의 비율은 0보다 크고, 0.5보다 작으면 된다.
몇몇 실시예들에 따른 반도체 장치에서, 하부 전극의 제1 측벽(200ss1)에서 실리콘(Si) 도펀트의 농도는 하부 전극의 제2 측벽(200ss2)에서 실리콘(Si) 도펀트의 농도보다 작다. 하부 전극의 제2 측벽(200ss2)은 실리콘(Si) 도펀트가 도핑된 영역과, 실리콘(Si) 도펀트가 도핑되지 않은 영역을 포함한다.
도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 20은 도 19의 I - I를 따라 절단한 단면도이다. 참고적으로 도 19는 커패시터(CAP)을 제외한 DRAM(Dynamic Random Access Memory)의 예시적인 레이아웃도를 도시하였지만, 이에 제한되는 것은 아니다. 또한, 도 19의 제4 방향(DR4)는 도 1의 제1 방향(DR1)에 대응될 수 있다.
도 19를 참조하면, 몇몇 실시예들에 따른 반도체 장치는 복수의 활성 영역(ACT)을 포함할 수 있다. 활성 영역(ACT)은 기판(도 20의 100) 내에 형성된 소자 분리막(도 20의 305)에 의해 정의될 수 있다.
반도체 장치의 디자인 룰의 감소에 따라, 도시된 바와 같이 활성 영역(ACT)은 사선(diagonal line or oblique line)의 바(bar) 형태로 배치될 수 있다. 활성 영역(ACT)은 제5 방향(D5)으로 연장된 바 형태를 가질 수 있다.
활성 영역(ACT) 상에, 활성 영역(ACT)을 가로질러 제3 방향(DR3)으로 복수의 게이트 전극이 배치될 수 있다. 복수의 게이트 전극은 서로 간에 평행하게 연장될 수 있다. 복수의 게이트 전극은 예를 들어, 복수의 워드 라인(Word Line: WL)일 수 있다. 워드 라인(WL)은 등 간격으로 배치될 수 있다. 워드 라인(WL)의 폭이나 워드 라인(WL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다. 워드 라인(WL) 상에는 워드 라인(WL)과 직교하는 제4 방향(DR4)으로 연장되는 복수의 비트 라인(Bit Line: BL)이 배치될 수 있다. 복수의 비트 라인(BL)은 서로 간에 평행하게 연장될 수 있다. 비트 라인(BL)은 등 간격으로 배치될 수 있다. 비트 라인(BL)의 폭이나 비트 라인(BL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
몇몇 실시예들에 따른 반도체 장치는 활성 영역(ACT) 상에 형성된 다양한 컨택 배열들을 포함할 수 있다. 다양한 컨택 배열은 예를 들어, 다이렉트 컨택(Direct Contact: DC), 매몰 컨택(Buried Contact: BC), 및 랜딩 패드(Landing Pad: LP) 등을 포함할 수 있다. 여기서, 다이렉트 컨택(DC)은 활성 영역(ACT)을 비트 라인(BL)에 전기적으로 연결시키는 컨택을 의미할 수 있다. 매몰 컨택(BC)은 활성 영역(ACT)을 커패시터(도 20의 CAP)의 하부 전극(도 20의 200)에 연결시키는 컨택을 의미할 수 있다. 배치 구조상, 매몰 컨택(BC)과 활성 영역(ACT)의 접촉 면적이 작을 수 있다. 그에 따라, 활성 영역(ACT)과 접촉 면적을 확대하는 것과 함께 커패시터의 하부 전극(도 20의 200)과의 접촉 면적 확대를 위해, 도전성의 제2 제2 랜딩 패드(LP)가 도입될 수 있다.
제2 랜딩 패드(LP)는 활성 영역(ACT)과 매몰 컨택(BC) 사이에 배치될 수도 있고, 매몰 컨택(BC)과 커패시터의 하부 전극 사이에 배치될 수도 있다. 몇몇 실시예들에 따른 반도체 장치에서, 제2 랜딩 패드(LP)는 매몰 컨택(BC)과 커패시터의 하부 전극 사이에 배치될 수 있다. 제2 랜딩 패드(LP)의 도입을 통해 접촉 면적을 확대함으로써, 활성 영역(ACT)과 커패시터 하부 전극 사이의 컨택 저항이 감소될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 다이렉트 컨택(DC)은 활성 영역(ACT)의 중앙 부분으로 배치될 수 있다. 매몰 컨택(BC)은 활성 영역(ACT)의 양 끝단 부분으로 배치될 수 있다. 매몰 컨택(BC)이 활성 영역(ACT)의 양 끝단 부분으로 배치됨에 따라, 제2 랜딩 패드(LP)는 활성 영역(ACT)의 양 끝단에 인접하여 매몰 컨택(BC)과 일부 오버랩되게 배치될 수 있다. 다르게 설명하면, 매몰 컨택(BC)은 인접하는 워드 라인(WL) 사이와, 인접하는 비트 라인(BL) 사이에 있는 활성 영역(ACT) 및 소자 분리막(도 20의 305)과 중첩되도록 형성될 수 있다.
워드 라인(WL)은 기판(100) 내에 매몰된 구조로 형성될 수 있다. 워드 라인(WL)은 다이렉트 컨택(DC)이나 매몰 컨택(BC) 사이의 활성 영역(ACT)을 가로질러 배치될 수 있다. 도시된 것과 같이, 2개의 워드 라인(WL)이 하나의 활성 영역(ACT)을 가로지르도록 배치될 수 있다. 활성 영역(ACT)이 사선 형태로 배치됨으로써, 워드 라인(WL)은 활성 영역(ACT)과 90도 미만의 각도를 가질 수 있다. 다이렉트 컨택(DC) 및 매몰 컨택(BC)은 대칭적으로 배치될 수 있다. 이로 인해, 다이렉트 컨택(DC) 및 매몰 컨택(BC)은 제3 방향(DR3) 및 제4 방향(DR4)을 따라 일 직선 상에 배치될 수 있다.
한편, 다이렉트 컨택(DC) 및 매몰 컨택(BC)과 달리, 제2 랜딩 패드(LP)는 비트 라인(BL)이 연장하는 제4 방향(DR4)으로 지그재그 형태로 배치될 수 있다. 또한, 제2 랜딩 패드(LP)는 워드 라인(WL)이 연장하는 제3 방향(DR3)으로는 각 비트 라인(BL)의 동일한 측면 부분과 오버랩되게 배치될 수 있다. 예를 들어, 첫 번째 라인의 제2 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 왼쪽 측면과 오버랩되고, 두 번째 라인의 제2 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 오른쪽 측면과 오버랩될 수 있다.
도 19 및 도 20을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 게이트 구조체(315_1, 315_2)와, 제2 스토리지 컨택(350)과, 스토리지 패드(360)와, 커패시터(CAP)를 포함할 수 있다.
소자 분리막(305)은 기판(100) 내에 형성될 수 있다. 소자 분리막(305)은 우수한 소자 분리 특성을 갖는 STI(shallow trench isolation) 구조를 가질 수 있다. 소자 분리막(305)은 기판(100) 상에 활성 영역(ACT)을 정의할 수 있다. 소자 분리막(305)에 의해 정의된 활성 영역(ACT)는 도 19에서 도시된 것과 같이 단축과 장축을 포함하는 긴 아일랜드 형성을 가질 수 있다. 활성 영역(ACT)는 소자 분리막(305) 내에 형성되는 워드 라인(WL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다. 또한, 활성 영역(ACT)는 소자 분리막(305) 상에 형성되는 비트 라인(BL)에 대하여 90도 미만의 각도를 갖도록 사선 형태를 가질 수 있다. 즉, 활성 영역(ACT)는 제3 방향(DR3) 및 제4 방향(DR4)에 대해 소정의 각도를 갖는 제5 방향(DR5)으로 연장될 수 있다.
게이트 구조체(315_1, 315_2)는 기판(100) 및 소자 분리막(305) 내에 형성될 수 있다. 게이트 구조체(315_1, 315_2)는 소자 분리막(305) 및 소자 분리막(305)에 의해 정의된 활성 영역(ACT)를 가로질러 형성될 수 있다. 게이트 구조체(315_1, 315_2)는 기판(100)의 활성 영역(ACT) 내의 게이트 구조체(315_1)과, 소자 분리막(305) 내의 게이트 구조체(315_2)를 포함한다.
게이트 구조체(315_1, 315_2)는 기판(100) 및 소자 분리막(305) 내에 형성된 매립 게이트 트렌치(320t)와, 게이트 절연막(330)과, 게이트 전극(320)과, 게이트 블록 패턴(340)을 포함할 수 있다. 게이트 전극(320)은 워드 라인(WL)에 대응될 수 있다. 예를 들어, 기판(100)에 형성된 매립 게이트 트렌치(320t)의 깊이는 소자 분리막(305)에 형성된 매립 게이트 트렌치(320t)의 깊이와 다를 수 있다. 게이트 절연막(330)은 매립 게이트 트렌치(320t)의 측벽 및 바닥면을 따라 연장될 수 있다. 게이트 절연막(330)은 매립 게이트 트렌치(320t)의 적어도 일부의 프로파일을 따라 연장될 수 있다. 게이트 절연막(330)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다.
게이트 전극(320)은 게이트 절연막(330) 상에 형성될 수 있다. 게이트 전극(320)은 매립 게이트 트렌치(320t)의 일부를 채울 수 있다. 게이트 전극(320)은 불순물이 도핑된 반도체 물질, 도전성 실리사이드 화합물, 도전성 금속 질화물, 도전성 금속 산화물, 도전성 금속 산질화물 및 금속 중 적어도 하나를 포함할 수 있다.
게이트 블록 패턴(340)은 게이트 전극(320) 상에 형성될 수 있다. 게이트 블록 패턴(340)은 게이트 전극(320)이 형성된 나머지의 매립 게이트 트렌치(320t)를 채울 수 있다. 게이트 블록 패턴(540)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제2 하부 층간 절연막(370)은 기판(100) 및 소자 분리막(305) 상에 배치될 수 있다. 제2 하부 층간 절연막(370)은 게이트 구조체(315_1, 315_2)을 덮을 수 있다. 제2 스토리지 컨택(350)는 제2 하부 층간 절연막(370) 내에 형성될 수 있다. 제2 스토리지 컨택(350)은 기판(100)과 연결될 수 있다. 좀 더 구체적으로, 제2 스토리지 컨택(350)은 기판(100)의 활성 영역(ACT)에 형성된 소오스/드레인 영역과 연결될 수 있다. 제2 스토리지 컨택(350)은 게이트 구조체(315_1, 315_2)의 적어도 일측에 배치될 수 있다. 예를 들어, 제2 스토리지 컨택(350)은 게이트 구조체(315_1, 315_2)의 양측에 배치될 수 있다. 제2 스토리지 컨택(350)은 매몰 컨택(BC)에 대응될 수 있다. 또한, 제2 스토리지 컨택(350)는 도 1 내지 도 18의 제1 스토리지 컨택(115)에 대응될 수 있다.
스토리지 패드(360)는 제2 스토리지 컨택(350) 상에 형성될 수 있다. 스토리지 패드(360)은 제2 스토리지 컨택(350)과 전기적으로 연결될 수 있다. 여기에서, 스토리지 패드(360)는 제2 랜딩 패드(LP)에 대응될 수 있다. 또한, 스토리지 패드(360)는 도 1 내지 도 14의 제1 랜딩 패드(120)에 대응될 수 있다.
제2 상부 층간 절연막(375)은 제2 하부 층간 절연막(370) 상에 형성될 수 있다. 제2 상부 층간 절연막(375)은 스토리지 패드(360)를 감쌀 수 있다. 제2 상부 층간 절연막(375) 및 제2 하부 층간 절연막(370)은 도 1 내지 도 17의 제1 층간 절연막(110)에 대응될 수 있다. 하부 전극 식각 정지막(380)은 제2 상부 층간 절연막(375)과, 스토리지 패드(360) 상에 형성될 수 있다. 하부 전극 식각 정지막(380)은 도 1 내지 도 18의 식각 정지막(130)에 대응될 수 있다.
커패시터(CAP)는 스토리지 패드(360) 상에 배치될 수 있다. 커패시터(CAP)는 스토리지 패드(360)와 연결될 수 있다. 즉, 커패시터(CAP)는 제2 스토리지 컨택(350)과 전기적으로 연결될 수 있다.
커패시터(CAP)는 하부 전극(200)과, 하부 보호막(245), 커패시터 유전막(250)과, 상부 전극(260)과, 상부 플레이트 전극(270)을 포함할 수 있다. 하부 전극 식각 정지막(380) 상에, 하부 서포터 패턴(140) 및 상부 서포터 패턴(150)이 형성될 수 있다. 커패시터(CAP)에 포함된 하부 전극(200)과, 커패시터 유전막(250)과, 상부 전극(260)과, 상부 플레이트 전극(270)에 관한 설명은 도 1 내지 도 18을 이용하여 설명한 것과 실질적으로 동일할 수 있다.
도 21 내지 도 25는 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 21을 참고하면, 기판(100) 상의 제1 층간 절연막(110) 내에 제1 스토리지 컨택(115) 및 제1 랜딩 패드(120)가 형성될 수 있다. 제1 층간 절연막(110) 상에, 식각 정지막(130), 하부 몰드막(111), 하부 서포터막(140p), 상부 몰드막(112) 및 상부 서포터막(150p)가 순차적으로 형성될 수 있다.
도 22를 참고하면, 제1 랜딩 패드(120) 상에, 식각 정지막(130), 하부 몰드막(111), 하부 서포터막(140p), 상부 몰드막(112) 및 상부 서포터막(150p)를 관통하는 하부 전극(200)이 형성될 수 있다. 하부 전극(200)의 일부는 식각 정지막(130)에 포함된 하부 전극 홀(130h) 내에 배치될 수 있다.
도 23을 참고하면, 인접하는 하부 전극(200)을 연결하는 상부 서포터 패턴(150) 및 하부 서포터 패턴(140)이 형성될 수 있다. 상부 서포터 패턴(150) 및 하부 서포터 패턴(140)은 각각 하부 전극(200)의 측벽의 일부와 접촉할 수 있다.
상부 서포터막(150p)의 일부를 제거하여, 상부 서포터 패턴(150)이 형성될 수 있다. 상부 서포터 패턴(150)이 형성되지 않은 영역을 통해, 상부 몰드막(112)이 제거될 수 있다. 이어서, 하부 서포터막(140p)의 일부를 제거하여, 하부 서포터 패턴(140)이 형성될 수 있다. 하부 서포터 패턴(140)이 형성되지 않은 영역을 통해, 하부 몰드막(111)이 제거될 수 있다. 이를 통해, 상부 서포터 패턴(150) 및 하부 서포터 패턴(140) 사이와, 하부 서포터 패턴(140) 및 식각 정지막(130) 사이에 공간이 형성될 수 있다.
도 24를 참고하면, 표면 처리 공정(50)을 이용하여, 하부 전극(200) 내에 실리콘 처리 영역(200STR)이 형성될 수 있다. 표면 처리 공정(50)은 예를 들어, 실리콘을 포함하는 전구체가 이용될 수 있다.
실리콘 처리 영역(200STR)은 상부 서포터 패턴(150), 하부 서포터 패턴(140) 및 식각 정지막(130)에 의해 덮이지 않는 하부 전극(200)의 외부 표면에 형성될 수 있다.
도시된 것과 달리, 표면 처리 공정(50) 시간을 길게 가져갈 경우, 실리콘 처리 영역(200STR)은 예를 들어, 금속 실리콘 질화물막이 될 수 있다.
도 25를 참고하면, 하부 전극(200)의 프로파일, 상부 서포터 패턴(150)의 프로파일, 하부 서포터 패턴(140)의 프로파일 및 식각 정지막(130)의 상면을 따라 커패시터 유전막(250)이 형성될 수 있다.
커패시터 유전막(250) 상에 상부 전극(260)이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
120: 랜딩 패드 130: 식각 정지막
140, 150: 서포터 패턴 200: 하부 전극
250: 커패시터 유전막 260: 상부 전극

Claims (20)

  1. 기판 상의 랜딩 패드;
    상기 랜딩 패드 상에, 상기 랜딩 패드와 연결되고, 외측부와 상기 외측부 내의 내측부를 포함하는 하부 전극으로, 상기 외측부는 제1 영역과, 제2 영역을 포함하는 하부 전극;
    상기 하부 전극 상에, 상기 외측부의 제1 영역을 따라 연장되는 유전막; 및
    상기 유전막 상의 상부 전극을 포함하고,
    상기 하부 전극은 상기 외측부의 일부를 따라 도핑된 실리콘(Si) 도펀트를 포함하고,
    상기 유전막은 상기 외측부의 제2 영역을 따라 비연장되고,
    상기 외측부의 제1 영역에서 상기 실리콘 도펀트의 농도는 상기 외측부의 제2 영역에서 상기 실리콘 도펀트의 농도와 다르고,
    상기 외측부의 제1 영역에서 상기 실리콘 도펀트의 농도는 상기 내측부의 상기 실리콘 도펀트의 농도보다 큰 반도체 장치.
  2. 제1 항에 있어서,
    상기 외측부의 제1 영역에서 상기 실리콘 도펀트의 농도는 상기 외측부의 제2 영역에서 상기 실리콘 도펀트의 농도보다 큰 반도체 장치.
  3. 제1 항에 있어서,
    상기 내측부는 실리콘이 언도프(undoped)된 상태인 반도체 장치.
  4. 제1 항에 있어서,
    상기 하부 전극과 상기 유전막 사이에 배치되는 삽입막을 더 포함하고,
    상기 삽입막은 상기 외측부의 제1 영역을 따라 연장되고, 상기 외측부의 제2 영역을 따라 비연장되는 반도체 장치.
  5. 제1 항에 있어서,
    상기 하부 전극은 상기 외측부의 제1 영역을 따라 연장되는 금속 실리콘 질화물막을 포함하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 금속 실리콘 질화물막은 상기 외측부의 제2 영역 상에 비형성되는 반도체 장치.
  7. 제1 항에 있어서,
    상기 기판 상에, 상기 하부 전극의 일부와 접촉하는 서포터 패턴을 더 포함하고,
    상기 외측부의 제2 영역은 상기 서포터 패턴과 접촉하는 반도체 장치.
  8. 제1 항에 있어서,
    상기 상부 전극 상에 배치되는 상부 플레이트 전극을 더 포함하고,
    상기 상부 전극은 상기 상부 플레이트 전극과 경계를 따라 형성된 실리콘 도핑 영역을 포함하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 외측부는 상기 하부 전극의 측벽을 포함하는 측면 영역과, 상기 하부 전극의 상면을 포함하는 상면 영역을 포함하고,
    상기 외측부의 측면 영역은 상기 외측부의 제1 영역과 상기 외측부의 제2 영역을 포함하는 반도체 장치.
  10. 제1 항에 있어서,
    상기 하부 전극은 상기 기판의 두께 방향으로 길게 연장되는 필라(pillar) 형태를 갖는 반도체 장치.
  11. 제1 항에 있어서,
    상기 하부 전극은 실린더 형태를 갖는 반도체 장치.
  12. 기판 상의 랜딩 패드;
    상기 랜딩 패드 상에, 상기 랜딩 패드와 연결되고, 상기 기판의 두께 방향으로 연장되는 하부 전극;
    상기 하부 전극의 일부와 접촉하는 적어도 하나 이상의 서포터 패턴;
    상기 하부 전극의 외부 표면과, 상기 서포터 패턴의 외부 표면을 따라 연장되는 유전막; 및
    상기 유전막 상의 상부 전극을 포함하고,
    상기 하부 전극은 상기 하부 전극의 외부 표면의 일부를 따라 도핑된 실리콘(Si) 도펀트를 포함하고,
    상기 하부 전극과 상기 유전막 사이에서의 상기 실리콘 도펀트의 농도는 상기 하부 전극과 상기 서포터 패턴 사이에서의 상기 실리콘 도펀트의 농도보다 큰 반도체 장치.
  13. 제12 항에 있어서,
    상기 하부 전극은 상기 하부 전극의 외부 표면을 따라 형성되는 실리콘 도핑 영역을 포함하고,
    상기 실리콘 도핑 영역은 상기 하부 전극 및 상기 서포터 패턴 사이의 경계를 따라 연장되지 않는 반도체 장치.
  14. 제13 항에 있어서,
    상기 유전막은 상기 실리콘 도핑 영역을 따라 연장되는 반도체 장치.
  15. 제12 항에 있어서,
    상기 하부 전극은 상기 하부 전극의 외부 표면을 따라 연장되는 금속 실리콘 질화물막을 포함하고,
    상기 금속 실리콘 질화물막은 상기 하부 전극 및 상기 서포터 패턴 사이에 비형성되는 반도체 장치.
  16. 제12 항에 있어서,
    상기 하부 전극과 상기 유전막 사이에 배치되는 삽입막을 더 포함하고,
    상기 삽입막은 상기 서포터 패턴의 외부 표면을 따라 비연장되는 반도체 장치.
  17. 기판 내의 트렌치;
    상기 트렌치의 일부를 채우는 게이트 전극;
    상기 게이트 전극의 적어도 일측에 배치되고, 상기 기판과 연결되는 매몰 컨택;
    상기 매몰 컨택 상의 랜딩 패드;
    상기 랜딩 패드 상에, 상기 랜딩 패드의 적어도 일부를 노출시키는 식각 정지막;
    상기 식각 정지막 상에, 상기 식각 정지막과 이격되어 배치되고, 제1 두께를 갖는 제1 서포터 패턴;
    상기 제1 서포터 패턴 상에, 상기 제1 서포터 패턴과 이격되어 배치되고, 상기 제1 두께보다 큰 제2 두께를 갖는 제2 서포터 패턴;
    상기 랜딩 패드 상에, 상기 식각 정지막, 상기 제1 서포터 패턴 및 상기 제2 서포터 패턴과 접촉하는 하부 전극;
    상기 하부 전극 상의 삽입막;
    상기 삽입막, 상기 제1 서포터 패턴 및 상기 제2 서포터 패턴의 프로파일을 따라 연장되는 유전막; 및
    상기 유전막 상의 상부 전극을 포함하고,
    상기 하부 전극은 상기 하부 전극의 외부 표면의 일부에 형성된 실리콘 도핑 영역을 포함하고,
    상기 삽입막은 상기 실리콘 도핑 영역 상에 형성되는 반도체 장치.
  18. 제17 항에 있어서,
    상기 삽입막은 상기 하부 전극 및 상기 제1 서포터 패턴 사이와, 상기 하부 전극 및 상기 제2 서포터 패턴 사이와, 상기 하부 전극 및 상기 식각 정지막 사이에 형성되지 않는 반도체 장치.
  19. 제17 항에 있어서,
    상기 하부 전극은 TiN막을 포함하고,
    상기 실리콘 도핑 영역은 실리콘이 도핑된 TiN막을 포함하는 반도체 장치.
  20. 제17 항에 있어서,
    상기 상부 전극 상에 배치되는 상부 플레이트 전극을 더 포함하고,
    상기 상부 전극은 TiN막을 포함하고,
    상기 상부 전극은 상기 상부 플레이트 전극과 경계를 따라 형성된 실리콘 도핑 영역을 포함하는 반도체 장치.
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