CN116761424A - 半导体装置 - Google Patents

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CN116761424A CN202310209738.8A CN202310209738A CN116761424A CN 116761424 A CN116761424 A CN 116761424A CN 202310209738 A CN202310209738 A CN 202310209738A CN 116761424 A CN116761424 A CN 116761424A
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Abstract

一种半导体装置包括：位线；有源半导体层，其在位线上，具有在竖直方向上延伸的第一部分以及连接到第一部分并在水平方向上延伸的第二部分，包括氧化物半导体；字线，其在有源半导体层的侧壁上；栅极绝缘层，其在有源半导体层和字线之间；第一接触件，其在有源半导体层上，具有在低于字线的顶表面的水平处的底部和在高于字线的顶表面的水平处的顶部，包括包含第一掺杂剂的氧化物半导体；第二接触件，其与位线上的有源半导体层的第二部分相邻并且包括包含第二掺杂剂的氧化物半导体；以及着陆焊盘，其在第一接触件上。

Description

半导体装置
相关申请的交叉引用
本申请基于并要求2022年3月14日在韩国知识产权局提交的韩国专利申请No.10-2022-0031651的优先权，该申请的公开内容整体以引用方式并入本文中。
技术领域
本发明构思涉及半导体装置，更具体地，涉及一种包括电容器结构的半导体装置。
背景技术
根据半导体装置的缩小，动态随机存取存储器(DRAM)装置的尺寸也已减小。在具有一个晶体管连接到一个电容器的1T-1C结构的DRAM装置中，DRAM装置的小型化已增加了通过沟道区域的泄漏电流的问题。为了减小泄漏电流，已提出了使用氧化物半导体材料作为沟道层的晶体管。
发明内容
一些示例实施例提供了一种能够在减小接触电阻的同时减小泄漏电流的半导体装置。
一些示例实施例提供了一种制造半导体装置的方法，在该方法中，在减小接触电阻的同时泄漏电流减小。
根据示例实施例，提供了一种半导体装置，包括：位线，其在基板上在第一水平方向上延伸；在位线上的有源半导体层，该有源半导体层具有在垂直于基板的顶表面的竖直方向上延伸的第一部分以及连接到第一部分的底部并在第一水平方向上延伸的第二部分，并且该有源半导体层包括氧化物半导体材料；字线，其在有源半导体层的第一侧壁上并且在垂直于第一水平方向的第二水平方向上延伸；栅极绝缘层，其在有源半导体层和字线之间；在有源半导体层上的第一接触件，该第一接触件具有在低于字线的顶表面的水平处的底表面以及在高于字线的顶表面的水平处的顶表面，并且该第一接触件包括包含第一掺杂剂的氧化物半导体；第二接触件，其与位线上的有源半导体层的第二部分相邻并且包括包含第二掺杂剂的氧化物半导体；以及着陆焊盘，其在第一接触件上。
根据示例实施例，提供了一种半导体装置，包括：位线，其在基板上在第一水平方向上延伸；模制绝缘层，其覆盖基板上的位线并且包括模制开口；第一单元晶体管，其在模制开口的第一侧壁上；以及第二单元晶体管，其在模制开口的第二侧壁上，其中，第一单元晶体管和第二单元晶体管中的每一个包括：有源半导体层，其具有在位线上并在垂直于基板的顶表面的竖直方向上延伸的第一部分以及连接到第一部分的底部并在第一水平方向上延伸的第二部分，并且该有源半导体层包括氧化物半导体材料；字线，其在有源半导体层的第一侧壁上并在垂直于第一水平方向的第二水平方向上延伸；栅极绝缘层，其在有源半导体层和字线之间；第一接触件，其在有源半导体层上并且具有在低于字线的顶表面的水平处的底表面，并且该第一接触件具有在高于字线的顶表面的水平处的顶表面；以及着陆焊盘，其在第一接触件上。
根据实施例的另一方面，提供了一种半导体装置，包括：位线，其在基板上在第一水平方向上延伸；模制绝缘层，其在位线上并且具有模制开口；有源半导体层，其在模制开口的内壁上，该有源半导体层具有在垂直于基板的顶表面的竖直方向上延伸的第一部分以及连接到第一部分的底部并在第一水平方向上延伸的第二部分，并且该有源半导体层包括氧化物半导体材料；字线，其在模制开口内部和有源半导体层的第一侧壁上，并且在垂直于第一水平方向的第二水平方向上延伸；栅极绝缘层，其在有源半导体层和字线之间；第一接触件，其在有源半导体层上，该第一接触件具有在低于字线的顶表面的水平处的底表面和在高于字线的顶表面的水平处的顶表面，并且该第一接触件包括包含第一掺杂剂的氧化物半导体；第二接触件，其与位线上的有源半导体层的第二部分相邻并且包括包含第二掺杂剂的氧化物半导体；着陆焊盘，其在第一接触件上；以及电容器结构，其在着陆焊盘上。
附图说明
从以下结合附图的详细描述中将更清楚地理解本发明构思的实施例，在附图中：
图1是根据一些示例实施例的半导体装置的布局图；
图2是图1的单元阵列区域的放大布局图；
图3是沿着图2的线A1-A1'截取的截面图；
图4是沿着图2的线A2-A2'截取的截面图；
图5是图3的CX1区域的放大截面图；
图6是根据一些示例实施例的半导体装置的截面图；
图7是图6的CX1区域的放大截面图；
图8是根据一些示例实施例的半导体装置的截面图；
图9是图8的CX1区域的放大截面图；
图10是根据一些示例实施例的半导体装置的截面图；
图11至图23是示出根据一些示例实施例的制造半导体装置的方法的截面图；图11至图14、图15A、图16A和图17至图23是沿着图2的线Al-Al'截取截面图，图15B和图16B是沿着图2的线A2-A2'截取的截面图；
图24和图25是示出根据一些示例实施例的制造半导体装置的方法的截面图；
图26和图27是示出根据一些示例实施例的制造半导体装置的方法的截面图。
具体实施方式
图1是根据一些示例实施例的半导体装置100的布局图。图2是图1的单元阵列区域MCA的放大布局图。图3是沿着图2的线A1-A1'截取的截面图。图4是沿着图2的线A2-A2'截取的截面图。图5是图3的CX1区域的放大图。
参照图1至图5，半导体装置100可包括基板110，基板110包括单元阵列区域MCA和外围电路区域PCA。在一些实施例中，单元阵列区域MCA可以是动态随机存取存储器(DRAM)装置的存储器单元区域，并且外围电路区域PCA可以是DRAM装置的芯区域或外围电路区域。例如，外围电路区域PCA可包括用于向包括在单元阵列区域MCA中的存储器单元阵列传输信号和/或电力的外围电路晶体管(未示出)。在一些示例实施例中，外围电路晶体管(未示出)可构成诸如命令解码器、控制逻辑、地址缓冲器、行解码器、列解码器、感测放大器、数据输入/输出电路等的各种电路。
如图2所示，在第一水平方向(X方向)上延伸的多条字线WL以及在第二水平方向(Y方向)上延伸的多条位线BL可布置在单元阵列区域MCA中。多个单元晶体管CTR可布置在多条字线WL和多条位线BL的交叉处。多个电容器结构CAP可分别布置在多个单元晶体管CTR上。
多条字线WL可包括在第二水平方向(Y方向)上交替地布置的第一字线WL1和第二字线WL2，并且多个单元晶体管CTR可包括在第二水平方向(Y方向)上交替地布置的第一单元晶体管CTR1和第二单元晶体管CTR2。第一单元晶体管CTR1可布置在第一字线WL1上，并且第二单元晶体管CTR2可布置在第二字线WL2上。
第一单元晶体管CTR1和第二单元晶体管CTR2可彼此镜像对称。例如，第一单元晶体管CTR1和第二单元晶体管CTR2可关于第一单元晶体管CTR1和第二单元晶体管CTR2之间的在第一水平方向(X方向)上延伸的中心线彼此镜像对称。
在一些示例实施例中，多条字线WL的宽度可为1F，多条字线WL的间距(即，宽度和间隔之和)可为2F，多条位线BL的宽度可为1F，多条位线BL的间距(即，宽度和间隔之和)可为2F，并且用于形成一个单元晶体管CTR的单位面积可为4F2。因此，由于单元晶体管CTR可为需要相对小的单位面积的交叉点型，所以这可有利于增强半导体装置100的集成。
如图3所示，下绝缘层112可布置在基板110上。基板110可包括硅(例如，单晶硅、多晶硅或非晶硅)。在其它实施例中，基板110可包括选自Ge、SiGe、SiC、GaAs、InAs和InP中的至少一种。在一些实施例中，基板110可包括导电区域，例如掺杂有杂质的阱或掺杂有杂质的结构。下绝缘层112可包括氧化物膜、氮化物膜或其组合。
在第二水平方向(Y方向)上延伸的位线BL可布置在下绝缘层112上。在一些示例实施例中，位线BL可包括Ti、TiN、Ta、TaN、Mo、Ru、W、WN、TiSiN、WSiN、多晶硅或其组合。例如，位线BL可包括导电层122以及布置在导电层122的顶表面和底表面上的导电势垒层124。在第二水平方向(Y方向)上延伸的位线绝缘层126可布置在位线BL的侧壁上。例如，位线绝缘层126可填充两条相邻位线BL之间的空间并且具有与位线BL相同的高度。
模制绝缘层130可布置在位线BL和位线绝缘层126上。模制绝缘层130可包括多个模制开口130H。多个模制开口130H可包括第一侧壁130H1和第二侧壁130H2，并且第一侧壁130H1和第二侧壁130H2可彼此隔开布置并且在第一水平方向(X方向)上延伸。位线BL的顶表面可在多个模制开口130H中的每一个的底部暴露。模制绝缘层130可包括氧化硅、氮化硅和氮氧化硅中的至少一种。
多个有源半导体层140可布置在多个模制开口130H的内壁上。第一单元晶体管CTR1的有源半导体层140可布置在多个模制开口130H的第一侧壁130H1和底部上，并且第二单元晶体管CTR2的有源半导体层140可布置在多个模制开口130H的第二侧壁130H2和底部上。第一单元晶体管CTR1的有源半导体层140和第二单元晶体管CTR2的有源半导体层140可彼此镜像对称。
多个有源半导体层140中的每一个可包括第一部分140P1和第二部分140P2。例如，第一单元晶体管CTR1的有源半导体层140的第一部分140P1可在多个模制开口130H的第一侧壁130H1上在竖直方向上延伸，并且第二部分140P2可连接到第一部分140P1的底部并且在第二水平方向(Y方向)上延伸。第二部分140P2可布置在位线BL上。例如，多个有源半导体层140中的每一个可具有L形的垂直截面。
多个有源半导体层140的第一部分140P1可包括第一侧壁140S1和与第一侧壁140S1相对的第二侧壁140S2，并且第二侧壁140S2可与模制绝缘层130接触。多个有源半导体层140中的每一个可具有布置在低于模制绝缘层130的顶表面的水平处的顶表面。
在一些示例实施例中，多个有源半导体层140可包括氧化物半导体材料。例如，多个有源半导体层140可包括IGZO(InGaZnOx)、IWO(InWOx)、ITGO(InSnGaOx)、IAZO(InAlZnOx)、IGO(InGaOx)和ITZO(InSnZnOx)中的至少一种。
栅极绝缘层150可布置在多个有源半导体层140的第一侧壁140S1上，并且字线WL可布置在栅极绝缘层150上。例如，栅极绝缘层150可适形地布置在多个有源半导体层140的第一部分140P1的第一侧壁140S1上和多个有源半导体层140的第二部分140P2的顶表面上。字线WL可布置在多个有源半导体层140的第一部分140P1的第一侧壁140S1上和多个有源半导体层140的第二部分140P2的顶表面上。
在一些示例实施例中，栅极绝缘层150可被布置为覆盖所有布置在模制开口130H的第一侧壁130H1上的第一单元晶体管CTR1的有源半导体层140和布置在模制开口130H的第二侧壁130H2上的第二单元晶体管CTR2的有源半导体层140。即，栅极绝缘层150的布置在第一单元晶体管CTR1的有源半导体层140上的部分可整体地连接到栅极绝缘层150的布置在第二单元晶体管CTR2的有源半导体层140上的部分。此外，第一单元晶体管CTR1的字线WL可在一个模制开口130H中与第二单元晶体管CTR2的字线WL隔开布置。
在一些示例实施例中，栅极绝缘层150可包括选自介电常数高于氧化硅的高k介电材料以及铁电材料中的至少一种。在一些实施例中，栅极绝缘层150可包括选自氧化铪(HfO)、硅酸铪(HfSiO)、氮氧化铪硅(HfSiON)、氧化镧(LaO)、氧化镧铝(LaAlO)、氧化锆(ZrO)、硅酸锆(ZrSiO)、氮氧化锆(ZrON)、氮氧化锆硅(ZrSiON)、氧化钽(TaO)、氧化钛(TiO)、氧化钡锶钛(BaSrTiO)、氧化钡钛(BaTiO)、钛酸铅锆(PZT)、铁酸铋(BFO)、氧化锶钛(SrTiO)、氧化钇(YO)、氧化铝(AlO)和氧化铅钪钽(PbScTaO)中的至少一种材料。
在一些示例实施例中，字线WL可包括Ti、TiN、Ta、TaN、Mo、Ru、W、WN、TiSiN、WSiN、多晶硅或其组合。
第一接触件142可布置在多个有源半导体层140的顶表面上。第一接触件142可包括包含第一掺杂剂的氧化物半导体。氧化物半导体材料可包括IGZO(InGaZnOx)、IWO(InWOx)、ITGO(InSnGaOx)、IAZO(InAlZnOx)、IGO(InGaOx)和ITZO(InSnZnOx)中的至少一种。第一掺杂剂可包括铟、锡、铋和钨中的至少一种。第一接触件142可具有比多个有源半导体层140的电阻率低的电阻率或者具有比多个有源半导体层140的载流子迁移率高的载流子迁移率。
在一些示例实施例中，第一接触件142可包括在低于字线WL的顶表面的水平处的底表面和布置在高于字线WL的顶表面的水平处的顶表面。例如，如图5所示，字线WL的顶表面可在第一竖直水平LV1处，并且第一接触件142的顶表面可布置在第二竖直水平LV2处。例如，第一接触件142的两个侧壁可与有源半导体层140的第一部分140P1的第一侧壁140S1和第二侧壁140S2对齐。
在一些示例实施例中，第一接触件142可通过将第一掺杂剂离子注入到初步有源半导体层140P(参见图14)的上部中的方法等来形成。例如，第一接触件142可通过将第一掺杂剂离子注入在距初步有源半导体层140P的布置在模制开口130H的第一侧壁130H1和第二侧壁130H2上的部分的顶表面具有特定深度的区域中来形成。第一掺杂剂可促进电子载流子在氧化物半导体中的移动，因此，有源半导体层140与形成在第一接触件142上的着陆焊盘170之间的接触电阻可减小。
在一些示例实施例中，第一掺杂剂可通过使用具有相对高的离子能量的离子在目标深度范围内从初步有源半导体层140P的表面注入到初步有源半导体层140P的内部中，因此，第一接触件142中的第一掺杂剂的含量可被形成为在竖直方向(Z方向)上具有高斯分布。第一掺杂剂的含量可通过能够分析元素含量的分析设备(诸如能量色散X射线光谱仪(EDX)、二次离子质谱仪(SIMS)、原子探针层析成像仪(APT)等)来测量。
例如，第一接触件142可包括第一侧壁142S 1和第二侧壁142S2，并且第一侧壁142S1可被栅极绝缘层150覆盖，第二侧壁142S2可被模制绝缘层130覆盖。此外，第一接触件142的第一侧壁142S 1可与有源半导体层140的第一部分140P1的第一侧壁140S1对齐，并且第一接触件142的第二侧壁142S2可与有源半导体层140的第一部分140P1的第二侧壁140S2对齐。
在一些示例实施例中，第一接触件142可在竖直方向(Z方向)上具有约5nm至约20nm的高度。此外，第一接触件142的底表面可在竖直方向(Z方向)上与字线WL的顶表面间隔开第一距离D1。第一距离D1可为约2nm至约10nm。
第二接触件144可布置在模制开口130H中有源半导体层140的第二部分140P2的一侧。第二接触件144可包括包含第二掺杂剂的氧化物半导体。氧化物半导体材料可包括IGZO(InGaZnOx)、IWO(InWOx)、ITGO(InSnGaOx)、IAZO(InAlZnOx)、IGO(InGaOx)和ITZO(InSnZnOx)中的至少一种。第二掺杂剂可包括铟、锡、铋和钨中的至少一种。第二接触件144可具有比多个有源半导体层140的电阻率低的电阻率或具有更高的载流子迁移率。
在一些示例实施例中，第二接触件144可布置在模制开口130H的底部的位线BL上。第二接触件144的顶表面可布置在与有源半导体层140的第二部分140P2的顶表面相同的平面上，并且第二接触件144的顶表面的一部分可被栅极绝缘层150覆盖。在布置在模制开口130H的第一侧壁130H1上的第一单元晶体管CTR1的有源半导体层140的一侧上布置的第二接触件144可连接到在布置在模制开口130H的第二侧壁130H2上的第二单元晶体管CTR2的有源半导体层140的一侧布置的第二接触件144。在图3中，为了便于解释，第一单元晶体管CTR1的第二接触件144和第二单元晶体管CTR2的第二接触件144之间的边界被示出为虚线。
在一些示例实施例中，第二接触件144可通过将第二掺杂剂离子注入到初步有源半导体层140P的底部中的方法等来形成。例如，第二接触件144可通过将第二掺杂剂离子注入到距初步有源半导体层140P的布置在模制开口130H的底部的表面上的部分的顶表面具有特定深度的区域中来形成。第二掺杂剂可促进电子载流子在氧化物半导体中的移动，因此，有源半导体层140和位线BL之间的接触电阻可减小。
在一些示例实施例中，将第二掺杂剂注入到第二接触件144中的工艺可在与将第一掺杂剂注入到第一接触件142中的工艺相同的阶段执行。在这种情况下，第二掺杂剂可包括具有与包括在第一掺杂剂中的元素的类型相同的类型的元素。
绝缘衬垫162可布置在在模制开口130H中彼此间隔开的两条字线WL的侧壁上，并且填充彼此间隔开的两条字线WL之间的空间的掩埋绝缘层164可布置在绝缘衬垫162上。绝缘衬垫162可适形地布置在彼此面对的两条字线WL(即，第一字线WL1和第二字线WL2)的侧壁以及第二接触件144的顶表面上，并且可具有布置在与字线WL相同的平面上的顶表面。例如，绝缘衬垫162可包括氮化硅，并且掩埋绝缘层164可包括氧化硅。
上绝缘层166可布置在模制开口130H中的字线WL和掩埋绝缘层164上。上绝缘层166的顶表面可布置在与模制绝缘层130的顶表面相同的水平处。
着陆焊盘170可布置在第一接触件142上。着陆焊盘170可包括上部170U和下部170L。着陆焊盘170的上部170U可指着陆焊盘170的在高于模制绝缘层130的顶表面的水平处的部分，着陆焊盘170的下部170L可指着陆焊盘170的布置在模制绝缘层130和上绝缘层166之间限定的着陆焊盘凹部170R的内部的部分。
在一些示例实施例中，着陆焊盘170的上部170U可在第二水平方向(Y方向)上具有第一宽度W1，着陆焊盘170的下部170L可在第二水平方向(Y方向)上具有第二宽度W2，第二宽度W2小于第一宽度W1。着陆焊盘170的下部170L可布置在着陆焊盘凹部170R内部，并且着陆焊盘170的上部170U可在着陆焊盘170的下部170L上具有布置在模制绝缘层130的顶表面和上绝缘层166的顶表面上的底表面。因此，着陆焊盘170可具有T形竖直截面。在一些示例实施例中，着陆焊盘170可包括Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN、多晶硅或其组合。
着陆焊盘170的下部170L的底表面可与第一接触件142接触，并且着陆焊盘170的下部170L的两个侧壁可与第一接触件142的两个侧壁对齐。着陆焊盘170的下部170L的底表面可布置在高于字线WL的顶表面的水平处，并且着陆焊盘170的下部170L的侧壁的一部分可被栅极绝缘层150覆盖。
如图5所示，第一接触件142可布置在着陆焊盘170和有源半导体层140之间，因此，着陆焊盘170可不与有源半导体层140直接接触。此外，由于第一接触件142布置在着陆焊盘170和有源半导体层140之间，并且着陆焊盘170的底表面布置在高于字线WL的顶表面的水平处，所以可防止着陆焊盘170和字线WL之间在水平方向上的重叠。因此，着陆焊盘凹部170R的深度可相对小，并且可减少或防止在以大深度形成着陆焊盘凹部170R时可能导致的对栅极绝缘层150的损坏等。
围绕着陆焊盘170的外围的着陆焊盘绝缘层172可布置在模制绝缘层130和上绝缘层166上。
蚀刻停止层180可布置在着陆焊盘170和着陆焊盘绝缘层172上。蚀刻停止层180可包括开口180H，并且着陆焊盘170的顶表面可在开口180H的底部暴露。
电容器结构CAP可布置在蚀刻停止层180上。电容器结构CAP可包括下电极182、电容器介电层184和上电极186。下电极182的底部的侧壁可布置在蚀刻停止层180的开口180H内部，并且下电极182可在竖直方向(Z方向)上延伸。电容器介电层184可布置在下电极182的侧壁上，并且上电极186可覆盖电容器介电层184上的下电极182。
通常，动态随机存取存储器(DRAM)装置的单元晶体管可具有使用硅基板的一部分作为沟道区域的掩埋沟道阵列晶体管(BCAT)结构。然而，根据DRAM装置的改进的集成度，单元晶体管的尺寸也需要减小，并且由于该原因，从单元晶体管的沟道区域的泄漏电流可能增加。
根据一些示例实施例，当通过使用诸如氧化铟镓锌的氧化物半导体材料形成有源半导体层时，泄漏电流可显著减小。此外，可通过在着陆焊盘170和有源半导体层140之间离子注入第一掺杂剂的工艺来形成第一接触件142，并且第一接触件142可具有增加的载流子浓度和低电阻率。
此外，由于第一接触件142形成在着陆焊盘170和有源半导体层140之间，所以着陆焊盘凹部170R的深度可相对小，并且可防止着陆焊盘170和字线WL之间在水平方向上的重叠。因此，可减少或防止在以大深度形成着陆焊盘凹部170R时可能导致的对栅极绝缘层150的损坏等。因此，半导体装置100可具有减小的泄漏电流和接触电阻以及优异的电特性。
图6是根据一些示例实施例的半导体装置100A的截面图，图7是图6的CX1区域的放大图。图1至图5中的同样的附图标号表示图6和图7中的同样的元件。
参照图6和图7，着陆焊盘170A可包括上部170U和下部170L，并且下部170L可与第一接触件142A的顶表面接触。下部170L可包括与栅极绝缘层150接触的第一侧壁170S1以及与第一侧壁170S1相对的第二侧壁170S2。第一侧壁170S1可与第一接触件142A的第一侧壁142S1对齐，并且第二侧壁170S2可相对于第一接触件142A的第二侧壁142S2向外突出。
在一些示例实施例中，着陆焊盘170A的上部170U可在第二水平方向(Y方向)上具有第一宽度W1，并且着陆焊盘170A的下部170L可在第二水平方向(Y方向)上具有第二宽度W2，第二宽度W2小于第一宽度W1。着陆焊盘170A的下部170L的底表面可被布置为在模制绝缘层130的顶表面和第一接触件142A的顶表面上具有平坦的底表面水平，着陆焊盘170的上部170U可具有布置在栅极绝缘层150和上绝缘层166上的底表面，并且着陆焊盘170A可具有倒L形竖直截面。
根据一些示例实施例，在形成着陆焊盘170A之前，可通过凹陷工艺去除模制绝缘层130的上部，使得模制绝缘层130的顶表面布置在低于栅极绝缘层150的顶表面的水平处。以这样的方式，第一接触件142A的顶表面可布置在与模制绝缘层130的顶表面相同的平面上。此外，着陆焊盘170A的(例如，与第一接触件142A的顶表面接触的)底表面可布置在高于字线WL的顶表面的竖直水平，使得可防止着陆焊盘170A和字线WL之间在水平方向上的重叠。因此，可减少或防止在以大深度形成着陆焊盘凹部170R时可能导致的对栅极绝缘层150的损坏等。因此，半导体装置100A可具有减小的泄漏电流和接触电阻以及优异的电特性。
图8是根据一些示例实施例的半导体装置100B的截面图，图9是图8的CX1区域的放大图。图1至图7中的同样的附图标号表示图8和图9中的同样的元件。
参照图8和图9，有源半导体层140可包括氧化物半导体材料，并且可包括例如IGZO(InGaZnOx)、IWO(InWOx)、ITGO(InSnGaOx)、IAZO(InAlZnOx)、IGO(InGaOx)和ITZO(InSnZnOx)中的至少一种。有源半导体层140可具有第一氧含量。
第一接触件142B可包括氧化物半导体，并且可包括例如IGZO(InGaZnOy)、IWO(InWOy)、ITGO(InSnGaOy)、IAZO(InAlZnOy)、IGO(InGaOy)和ITZO(InSnZnOy)中的至少一种。第一接触件142B可具有第二氧含量，并且第二氧含量可小于第一氧含量。
第二接触件144B可包括氧化物半导体，并且可包括例如IGZO(InGaZnOz)、IWO(InWOz)、ITGO(InSnGaOz)、IAZO(InAlZnOz)、IGO(InGaOz)和ITZO(InSnZnOz)中的至少一种。第二接触件144B可具有第三氧含量，并且第三氧含量可小于第一氧含量。
在一些示例实施例中，可通过对初步有源半导体层140P的表面执行氢或氘等离子体处理来形成第一接触件142B和第二接触件144B，并且在执行氢或氘等离子体处理之后，第一接触件142B和第二接触件144B可包括氧化物半导体材料中的掺杂的氢或氘原子。此外，第一接触件142B和第二接触件144B还可包括在执行氢或氘等离子体处理之后由氧化物半导体中的氢或氘原子形成的氧空位。
在一些实施例中，选择性地，在对初步有源半导体层140P的表面执行氢或氘等离子体处理之后，第一接触件142B和第二接触件144B可将初步有源半导体层140P的表面暴露于液态或气态过氧化氢(H2O2)或者液态或气态过氧化氘(D2O2)，然后执行紫外线照射工艺。
由于在第一接触件142B和第二接触件144B中形成氧空位，所以第一接触件142B的第二氧含量可小于有源半导体层140的第一氧含量，并且第二接触件144B的第三氧含量可小于有源半导体层140的第一氧含量。第一接触件142B和第二接触件144B中的氧空位可用作掺杂剂，并且据此，第一接触件142B和第二接触件144B的载流子迁移率可提高，或者第一接触件142B和第二接触件144B的电阻率可降低。
在一些示例实施例中，第一接触件142B和第二接触件144B中包括的氢原子或氘原子的含量可通过能够分析元素含量的分析设备(诸如EDX、SIMS、APT等)来测量。此外，第一接触件142B和第二接触件144B中包括的氧空位的含量可通过能够分析元素含量的分析设备(诸如EDX、SIMS、APT等)来测量。
例如，形成第一接触件142B和第二接触件144B的工艺可通过在模制开口130H中形成字线WL并使用字线WL作为掩模来执行，因此，第二接触件144B可被形成为不与字线WL竖直地重叠。
图10是根据一些示例实施例的半导体装置100C的截面图。图1至图9中的同样的附图标号表示图10中的同样的元件。
参照图10，第一接触件142B可布置在有源半导体层140的顶表面上，并且可省略参照图8和图9描述的第二接触件144B。因此，在模制开口130H中，有源半导体层140可布置在第一侧壁130H1、第二侧壁130H2和底部上并且具有U形竖直截面。第一单元晶体管CTR1的有源半导体层140可具有L形竖直截面，并且第二单元晶体管CTR2的有源半导体层140可具有与第一单元晶体管CTR1的有源半导体层140镜像对称的L形竖直截面，并且可连接到第一单元晶体管CTR1的有源半导体层140。在图10中，为了便于解释，第一单元晶体管CTR1的有源半导体层140和第二单元晶体管CTR2的有源半导体层140之间的边界被示出为虚线。
在一些示例实施例中，在模制开口130H中形成初步有源半导体层140P之后，可在初步有源半导体层140P上形成填充模制开口130H的掩埋层(未示出)，并且可通过对初步有源半导体层140P的未被掩埋层覆盖的顶表面执行氢或氘等离子体处理来形成第一接触件142B。在一些示例实施例中，初步有源半导体层140P的未被掩埋层覆盖的顶表面可暴露于液态或气态过氧化氢(H2O2)或者液态或气态过氧化氘(D2O2)，然后可执行紫外线照射工艺。此时，初步有源半导体层140P的布置在模制开口130H的底部的部分可被掩埋层覆盖并且可不暴露于等离子体处理或紫外线照射工艺，并且初步有源半导体层140P的布置在模制开口130H的底部的部分的氧含量可以不改变。
图11至图23是示出根据一些示例实施例的制造半导体装置的方法的截面图。图11至图14、图15A、图16A和图17至图23是沿着图2的线Al-Al'截取的截面图，图15B和图16B是沿着图2的线A2-A2'截取的截面图。图1至图10中的同样的标号表示图11至图23中的同样的元件。
参照图11，可在基板110上形成下绝缘层112。然后，可在下绝缘层112上形成在第二水平方向(Y方向)上延伸的多条位线BL和填充多条位线BL之间的空间的位线绝缘层(未示出)。
在一些示例实施例中，多条位线BL中的每一条可包括顺序地设置的导电势垒层124、导电层122和导电势垒层124。例如，可在下绝缘层112上形成位线绝缘层，可通过使用掩模图案(未示出)将位线绝缘层图案化来形成位线形成空间(未示出)，并且可在位线形成空间中顺序地形成导电势垒层124、导电层122和导电势垒层124。然后，通过去除导电势垒层124、导电层122和导电势垒层124的顶部，使得位线绝缘层的顶表面被暴露，可形成多条位线BL。
参照图12，可在多条位线BL和位线绝缘层上形成模制绝缘层130。模制绝缘层130可通过使用氧化硅、氮化硅和氮氧化硅中的至少一种而被形成为在竖直方向(Z方向)上具有相对大的高度。
之后，可在模制绝缘层130上形成掩模图案(未示出)，并且通过使用掩模图案作为蚀刻掩模，可形成多个模制开口130H。可在多个模制开口130H的底部暴露位线BL的顶表面。多个模制开口130H可包括彼此相对的第一侧壁130H1和第二侧壁130H2。
参照图13，可在模制绝缘层130上形成初步有源半导体层140P以适形地覆盖模制开口130H的内壁。
在一些示例实施例中，可通过使用氧化物半导体材料来形成初步有源半导体层140P。例如，初步有源半导体层140P可包括IGZO(InGaZnOx)、IWO(InWOx)、ITGO(InSnGaOx)、IAZO(InAlZnOx)、IGO(InGaOx)和ITZO(InSnZnOx)中的至少一种。初步有源半导体层140P可具有第一氧含量。
在一些示例实施例中，可通过使用化学气相沉积(CVD)工艺、低压CVD工艺、等离子体增强CVD工艺、金属有机CVD(MOCVD)工艺和原子层沉积工艺中的至少一种来形成初步有源半导体层140P。
然后，可在初步有源半导体层140P上形成钝化层210。可通过使用氧化铝或氧化硅来形成钝化层210，并且钝化层210可具有例如约10nm至约30nm的厚度。
参照图14，通过对初步有源半导体层140P执行离子注入工艺P210，可在距初步有源半导体层140P的顶表面具有特定厚度的区域中注入掺杂剂。可通过注入特定剂量的选自铟、锡、铋和钨中的至少一种掺杂剂来执行离子注入工艺P210。可通过使用适当的离子注入能量和剂量以将掺杂剂注入到距初步有源半导体层140P的顶表面目标深度范围TD中来执行离子注入工艺P210。例如，可通过将掺杂剂注入到布置在模制开口130H的上侧壁上的初步有源半导体层140P中来形成第一接触件区域142P，并且可通过将掺杂剂注入到布置在模制开口130H的底部的初步有源半导体层140P中来形成第二接触件区域144P。
在一些示例实施例中，可通过考虑要在后续工艺中形成的字线WL和第一接触件区域142P的相对竖直位置以及字线WL和着陆焊盘170的相对竖直位置来确定目标深度范围TD。例如，目标深度范围TD可被确定为使得字线WL在水平方向上与第一接触件区域142P的一部分重叠，并且使得第一接触件区域142P的底表面与字线WL的顶表面间隔开第一距离D1(参见图5)，例如，约2nm至约10nm。
然后，可去除钝化层210。
参照图15A和图15B，可在初步有源半导体层140P上形成第一掩模层220。第一掩模层220可具有足以完全填充模制开口130H的厚度。
之后，可在第一掩模层220上形成掩模图案(未示出)，并且通过使用掩模图案和第一掩模层220作为蚀刻掩模，可去除初步有源半导体层140P的一部分。例如，掩模图案可具有在第二水平方向(Y方向)上延伸的线形状，因此，初步有源半导体层140P可保留为在模制开口130H的内壁和模制绝缘层130的顶表面上在第二水平方向(Y方向)上延伸。
此外，随着初步有源半导体层140P的一部分被去除，位线绝缘层126的顶表面可再次暴露于模制开口130H的底部。
参照图16A和图16B，可去除第一掩模层220。
然后，可在模制绝缘层130和初步有源半导体层140P上形成第二掩模层230。第二掩模层230可具有足以完全填充模制开口130H的厚度，因此，布置在模制绝缘层130的顶表面上的初步有源半导体层140P的顶表面可被第二掩模层230覆盖。
通过对第二掩模层230的上部执行平坦化工艺，可去除初步有源半导体层140P的布置在模制绝缘层130的顶表面上的部分，并且初步有源半导体层140P可保留在模制开口130H的内壁上。随着初步有源半导体层140P的布置在模制绝缘层130的顶表面上的部分被去除，可限定在第一水平方向(X方向)和第二水平方向(Y方向)上彼此隔开布置的多个初步有源半导体层140P，使得一个初步有源半导体层140P可被置于一个模制开口130H与一条位线BL交叉的位置中。
参照图17，可在初步有源半导体层140P上顺序地形成栅极绝缘层150和字线金属层WLP。
栅极绝缘层150可包括选自介电常数高于氧化硅的高k介电材料以及铁电材料中的至少一种。在一些实施例中，栅极绝缘层150可包括选自氧化铪(HfO)、硅酸铪(HfSiO)、氮氧化铪硅(HfSiON)、氧化镧(LaO)、氧化镧铝(LaAlO)、氧化锆(ZrO)、硅酸锆(ZrSiO)、氮氧化锆(ZrON)、氮氧化锆硅(ZrSiON)、氧化钽(TaO)、氧化钛(TiO)、氧化钡锶钛(BaSrTiO)、氧化钡钛(BaTiO)、钛酸铅锆(PZT)、铁酸铋(BFO)、氧化锶钛(SrTiO)、氧化钇(YO)、氧化铝(AlO)和氧化铅钪钽(PbScTaO)中的至少一种材料。
在一些示例实施例中，字线金属层WLP可包括Ti、TiN、Ta、TaN、Mo、Ru、W、WN、TiSiN、WSiN、多晶硅或其组合。
参照图18，通过对字线金属层WLP执行各向异性蚀刻工艺，可去除字线金属层WLP的布置在模制开口130H的底部的部分，并且字线WL可保留在模制开口130H的第一侧壁130H1和第二侧壁130H2上。通过各向异性蚀刻工艺，还可去除字线金属层WLP的布置在模制绝缘层130的顶表面上的部分。在各向异性蚀刻工艺之后，可在多个模制开口130H的第一侧壁130H1和第二侧壁130H2中的每一个上布置彼此间隔开的两条字线WL。
可通过各向异性蚀刻工艺去除栅极绝缘层150的布置在模制开口130H的底部的部分，并且由于该原因，可在模制开口130H的底部暴露初步有源半导体层140P的顶表面。此外，通过各向异性蚀刻工艺，还可去除栅极绝缘层150的布置在模制绝缘层130的顶表面上的部分，并且可暴露模制绝缘层130的顶表面。
参照图19，可在模制开口130H中形成绝缘衬垫162和掩埋绝缘层164。可在字线WL的顶表面上、初步有源半导体层140P的顶表面上和模制绝缘层130的顶表面上适形地布置绝缘衬垫162，并且掩埋绝缘层164可填充绝缘衬垫162上的模制开口130H。
在一些示例实施例中，可对掩埋绝缘层164的上部执行回蚀工艺，并且掩埋绝缘层164的顶表面可被置于与布置在字线WL的顶表面上的绝缘衬垫162的顶表面相同的水平处。
参照图20，可在布置在模制开口130H中的绝缘衬垫162和掩埋绝缘层164上形成上绝缘层166。在掩埋绝缘层164的回蚀工艺和/或用于形成上绝缘层166的工艺中，可去除栅极绝缘层150的上部，并且栅极绝缘层150的顶表面可布置在低于上绝缘层166的顶表面的水平处；然而，本发明构思的技术思想不限于此。上绝缘层166的顶表面可布置在与模制绝缘层130的顶表面和第一接触件区域142P的顶表面相同的水平处。
参照图21，可通过回蚀工艺去除第一接触件区域142P的上部，并且可形成着陆焊盘凹部170R。着陆焊盘凹部170R可由上绝缘层166和模制绝缘层130限定，并且可在着陆焊盘凹部170R的底部布置第一接触件区域142P。第一接触件区域142P的上部通过着陆焊盘凹部170R而被去除以形成第一接触件142。此外，布置在模制开口130H的底部的第二接触件区域144P可被称为第二接触件144。
由于第一接触件142布置在着陆焊盘凹部170R的底部，所以着陆焊盘凹部170R的底表面可被置于高于字线WL的顶表面的水平处，并且着陆焊盘凹部170R可被形成为具有相对小的深度。
参照图22，可在模制绝缘层130和上绝缘层166上形成着陆焊盘导电层170P。着陆焊盘导电层170P可填充着陆焊盘凹部170R并与第一接触件142的顶表面接触。
在一些示例实施例中，着陆焊盘导电层170P可包括Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN、多晶硅或其组合。
参照图23，可在着陆焊盘导电层170P上形成掩模图案(未示出)，并且可通过使用掩模图案去除着陆焊盘导电层170P的一部分以形成着陆焊盘170。可在着陆焊盘导电层170P被去除的区域中形成着陆焊盘绝缘层172。
在一些示例实施例中，可通过使用氮化硅来形成着陆焊盘绝缘层172。
返回参照图3，可在着陆焊盘170和着陆焊盘绝缘层172上形成蚀刻停止层180。蚀刻停止层180可包括开口180H，并且可在开口180H的底部暴露着陆焊盘170的顶表面。
然后，可在蚀刻停止层180上顺序地形成下电极182、电容器介电层184和上电极186。
通过执行上述工艺，可完成半导体装置100。
根据一些示例实施例，通过离子注入工艺，第一接触件142和第二接触件144可由初步有源半导体层140P形成。由于第一接触件142具有布置在高于字线WL的顶表面的水平处的顶表面，所以着陆焊盘凹部170R的深度可相对小，并且可防止着陆焊盘170和字线WL之间在水平方向上的重叠。因此，可减少或防止在以大深度形成着陆焊盘凹部170R时可能导致的对栅极绝缘层150的损坏等。因此，半导体装置100可具有减小的泄漏电流和接触电阻以及优异的电特性。
图24和图25是示出根据一些示例实施例的制造半导体装置100B的方法的截面图。
通过执行参照图11至图13描述的工艺，可在模制绝缘层130上形成适形地覆盖模制开口130H的内壁的初步有源半导体层140P。然后，可省略参照图14描述的离子注入工艺，并且通过执行参照图15A至图18描述的工艺，可形成栅极绝缘层150和字线WL布置在初步有源半导体层140P上的结构。
参照图24，可对初步有源半导体层140P的暴露表面执行氢或氘等离子体处理P220。例如，可在模制开口130H的上侧壁上形成第一接触件142B，并且可在模制开口130H的底部上形成第二接触件144B。
在一些示例实施例中，在氢或氘等离子体处理P220中，可适当地调节氢或氘的扩散长度。可通过考虑要在后续工艺中形成的字线WL和第一接触件142B的相对竖直位置以及字线WL和着陆焊盘170的相对竖直位置来确定氢或氘的扩散长度。
例如，氢或氘的扩散长度可被确定为使得字线WL在水平方向上与第一接触件142B的一部分重叠，并且使得第一接触件142B的底表面与字线WL的顶表面间隔开第一距离D1(参见图5)，例如，约2nm至约10nm。
在一些实施例中，选择性地，在对初步有源半导体层140P的表面执行氢或氘等离子体处理之后，初步有源半导体层140P的表面可暴露于液态或气态过氧化氢(H2O2)或者液态或气态过氧化氘(D2O2)，然后可执行紫外线照射工艺。
参照图25，作为氢或氘等离子体处理的结果，可形成第一接触件142B和第二接触件144B。
第一接触件142B和第二接触件144B还可包括在执行氢或氘等离子体处理之后由氧化物半导体材料中的氢或氘原子形成的氧空位。第一接触件142B和第二接触件144B可包括氧化物半导体材料，并且可包括例如IGZO(InGaZnOy)、IWO(InWOy)、ITGO(InSnGaOy)、IAZO(InAlZnOy)、IGO(InGaOy)和ITZO(InSnZnOy)中的至少一种。第一接触件142B可具有第二氧含量，并且第二氧含量可小于有源半导体层140的第一氧含量。第二接触件144B可具有第三氧含量，并且第三氧含量可小于有源半导体层140的第一氧含量。
通过执行参照图19至图23描述的工艺，可形成半导体装置100B。
图26和图27是示出根据一些示例实施例的制造半导体装置的方法的截面图。
通过执行参照图11至图13描述的工艺，可在模制绝缘层130上形成适形地覆盖模制开口130H的内壁的初步有源半导体层140P。然后，可省略参照图14描述的离子注入工艺，并且通过执行参照图15A至图16B描述的工艺，可形成填充模制开口130H的第二掩模层230布置在初步有源半导体层140P上的结构。
参照图26，可对初步有源半导体层140P的在模制绝缘层130的顶表面上暴露的表面执行氢或氘等离子体处理P230。在一些示例实施例中，在氢或氘等离子体处理P230中，可适当地调节氢或氘的扩散长度。可通过考虑要在后续工艺中形成的字线WL和第一接触件142B的相对竖直位置以及字线WL和着陆焊盘170的相对竖直位置来确定氢或氘的扩散长度。例如，氢或氘的扩散长度可被确定为使得字线WL在水平方向上与第一接触件142B的一部分重叠。
在一些实施例中，选择性地，在对初步有源半导体层140P的表面执行氢或氘等离子体处理之后，初步有源半导体层140P的表面可暴露于液态或气态过氧化氢(H2O2)或者液态或气态过氧化氘(D2O2)，然后可执行紫外线照射工艺。
根据一些示例实施例，初步有源半导体层140P的布置在模制开口130H的底部的部分可不暴露于等离子体处理或紫外线照射工艺，并且初步有源半导体层140P的布置在模制开口130H的底部的那部分的氧含量可不改变。
通过执行参照图17至图23描述的工艺，可形成半导体装置100C。
尽管参照本发明构思的实施例具体地示出和描述了本发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可在本文中做出形式和细节上的各种改变。

Claims (20)

1.一种半导体装置，包括：
位线，其在基板上在第一水平方向上延伸；
在所述位线上的有源半导体层，所述有源半导体层具有在垂直于所述基板的顶表面的竖直方向上延伸的第一部分以及连接到所述第一部分的底部并在所述第一水平方向上延伸的第二部分，并且所述有源半导体层包括氧化物半导体材料；
字线，其在所述有源半导体层的第一侧壁上并且在垂直于所述第一水平方向的第二水平方向上延伸；
栅极绝缘层，其在所述有源半导体层和所述字线之间；
在所述有源半导体层上的第一接触件，所述第一接触件具有在低于所述字线的顶表面的水平处的底表面以及在高于所述字线的顶表面的水平处的顶表面，并且所述第一接触件包括包含第一掺杂剂的氧化物半导体；
第二接触件，其与所述位线上的所述有源半导体层的第二部分相邻并且包括包含第二掺杂剂的氧化物半导体；以及
在所述第一接触件上的着陆焊盘。
2.根据权利要求1所述的半导体装置，其中，
所述栅极绝缘层在所述有源半导体层的第一部分与所述字线的侧壁之间以及所述有源半导体层的第二部分与所述字线的底表面之间，并且
所述栅极绝缘层具有在高于所述第一接触件的顶表面和所述字线的顶表面的水平处的顶表面。
3.根据权利要求1所述的半导体装置，其中，
所述第一接触件的第一侧壁与所述有源半导体层的第一侧壁对齐，并且
所述第一接触件的与所述第一接触件的第一侧壁相对的第二侧壁与所述有源半导体层的第二侧壁对齐，所述有源半导体层的第二侧壁与所述有源半导体层的第一侧壁相对。
4.根据权利要求3所述的半导体装置，其中，所述栅极绝缘层与所述第一接触件的第一侧壁和所述有源半导体层的第一侧壁接触。
5.根据权利要求3所述的半导体装置，还包括：
模制绝缘层，其在所述位线上并且覆盖所述有源半导体层的第二侧壁和所述第一接触件的第二侧壁。
6.根据权利要求1所述的半导体装置，其中，所述着陆焊盘包括：
上部，其在所述第一水平方向上具有第一宽度；以及
下部，其在所述上部下方并且在所述第一水平方向上具有第二宽度，所述第二宽度小于所述第一宽度，并且
所述栅极绝缘层覆盖所述着陆焊盘的下部的侧壁的至少一部分。
7.根据权利要求6所述的半导体装置，其中，所述着陆焊盘的下部的两个侧壁与所述第一接触件的两个侧壁对齐。
8.根据权利要求6所述的半导体装置，其中，
所述着陆焊盘的下部的第一侧壁与所述第一接触件的第一侧壁对齐，并且
所述着陆焊盘的下部的第二侧壁相对于所述第一接触件的第二侧壁向外突出。
9.根据权利要求1所述的半导体装置，其中，所述第二接触件的顶表面在与所述有源半导体层的第二部分的顶表面相同的平面上。
10.根据权利要求1所述的半导体装置，其中，
所述第一掺杂剂包括铟、锡、铋和钨中的至少一种，并且
所述第二掺杂剂包括铟、锡、铋和钨中的至少一种。
11.根据权利要求1所述的半导体装置，其中，所述有源半导体层包括InGaZnOx、InWOx、InSnGaOx、InAlZnOx、InGaOx和InSnZnOx中的至少一种。
12.一种半导体装置，包括：
位线，其在基板上在第一水平方向上延伸；
模制绝缘层，其覆盖所述基板上的位线并且包括模制开口；
第一单元晶体管，其在所述模制开口的第一侧壁上；以及
第二单元晶体管，其在所述模制开口的第二侧壁上，
其中，所述第一单元晶体管和所述第二单元晶体管中的每一个包括：
有源半导体层，其包括在所述位线上并在垂直于所述基板的顶表面的竖直方向上延伸的第一部分以及连接到所述第一部分的底部并在所述第一水平方向上延伸的第二部分，并且所述有源半导体层包括氧化物半导体材料；
字线，其在所述有源半导体层的第一侧壁上并且在垂直于所述第一水平方向的第二水平方向上延伸；
栅极绝缘层，其在所述有源半导体层和所述字线之间；
第一接触件，其在所述有源半导体层上并且具有在低于所述字线的顶表面的水平处的底表面，并且所述第一接触件具有在高于所述字线的顶表面的水平处的顶表面；以及
在所述第一接触件上的着陆焊盘。
13.根据权利要求12所述的半导体装置，其中，所述第一单元晶体管的有源半导体层和所述第二单元晶体管的有源半导体层彼此镜像对称。
14.根据权利要求12所述的半导体装置，其中，所述第一单元晶体管和所述第二单元晶体管中的每一个还包括与所述位线上的所述有源半导体层的第二部分相邻的第二接触件，并且
所述第一单元晶体管的第二接触件连接到所述第二单元晶体管的第二接触件。
15.根据权利要求14所述的半导体装置，其中，所述第一接触件包括包含第一掺杂剂的氧化物半导体，
所述第二接触件包括包含第二掺杂剂的氧化物半导体，
所述第一掺杂剂包括铟、锡、铋和钨中的至少一种，并且
所述第二掺杂剂包括铟、锡、铋和钨中的至少一种。
16.根据权利要求12所述的半导体装置，其中，所述栅极绝缘层具有在高于所述第一接触件的顶表面和所述字线的顶表面的水平处的顶表面，并且
所述栅极绝缘层与所述第一接触件的第一侧壁和所述有源半导体层的第一侧壁接触。
17.根据权利要求12所述的半导体装置，其中，所述着陆焊盘包括：
上部，其在所述第一水平方向上具有第一宽度；以及
下部，其在所述上部下方并且在所述第一水平方向上具有第二宽度，所述第二宽度小于所述第一宽度，并且
所述着陆焊盘的下部的两个侧壁与所述第一接触件的两个侧壁对齐。
18.根据权利要求12所述的半导体装置，其中，所述有源半导体层包括InGaZnOx、InWOx、InSnGaOx、InAlZnOx、InGaOx和InSnZnOx中的至少一种，
所述有源半导体层具有第一氧含量，
所述第一接触件包括InGaZnOy、InWOy、InSnGaOy、InAlZnOy、InGaOy和InSnZnOy中的至少一种，并且
所述第一接触件具有小于所述第一氧含量的第二氧含量。
19.一种半导体装置，包括：
位线，其在基板上在第一水平方向上延伸；
模制绝缘层，其在所述位线上并且具有模制开口；
有源半导体层，其在所述模制开口的内壁上，所述有源半导体层具有在垂直于所述基板的顶表面的竖直方向上延伸的第一部分以及连接到所述第一部分的底部并且在所述第一水平方向上延伸的第二部分，并且包括氧化物半导体材料；
字线，其在所述模制开口内部和所述有源半导体层的第一侧壁上并且在垂直于所述第一水平方向的第二水平方向上延伸；
栅极绝缘层，其在所述有源半导体层和所述字线之间；
在所述有源半导体层上的第一接触件，所述第一接触件具有在低于所述字线的顶表面的水平处的底表面以及在高于所述字线的顶表面的水平处的顶表面，并且所述第一接触件包括包含第一掺杂剂的氧化物半导体；
第二接触件，其与所述位线上的所述有源半导体层的第二部分相邻并且包括包含第二掺杂剂的氧化物半导体；
着陆焊盘，其在所述第一接触件上；以及
电容器结构，其在所述着陆焊盘上。
20.根据权利要求19所述的半导体装置，其中，所述有源半导体层的第一侧壁与所述第一接触件的第一侧壁对齐，
所述有源半导体层的与其第一侧壁相对的第二侧壁与所述第一接触件的与其第一侧壁相对的第二侧壁对齐，
所述有源半导体层的第一侧壁和所述第一接触件的第一侧壁被所述栅极绝缘层覆盖，并且
所述有源半导体层的第二侧壁和所述第一接触件的第二侧壁被所述模制绝缘层覆盖。
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