TW202403849A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW202403849A
TW202403849A TW112109139A TW112109139A TW202403849A TW 202403849 A TW202403849 A TW 202403849A TW 112109139 A TW112109139 A TW 112109139A TW 112109139 A TW112109139 A TW 112109139A TW 202403849 A TW202403849 A TW 202403849A
Authority
TW
Taiwan
Prior art keywords
contact
active semiconductor
semiconductor layer
layer
top surface
Prior art date
Application number
TW112109139A
Other languages
English (en)
Inventor
金基俊
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202403849A publication Critical patent/TW202403849A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一種半導體裝置包括：位元線；主動半導體層，位於位元線上，具有在垂直方向上延伸的第一部分及連接至第一部分且在水平方向上延伸的第二部分，包含氧化物半導體；字元線，位於主動半導體層的側壁上；閘極絕緣層，位於主動半導體層與字元線之間；第一接觸件，位於主動半導體層上，具有位於較字元線的頂表面低的水準處的底表面及位於較字元線的頂表面高的水準處的頂表面，包含含有第一摻雜劑的氧化物半導體；第二接觸件，在位元線上與主動半導體層的第二部分相鄰且包含含有第二摻雜劑的氧化物半導體；及搭接墊，位於第一接觸件上。

Description

半導體裝置
[相關申請案的交叉參考]
本申請案是基於在2022年3月14日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0031651號且主張優先於所述韓國專利申請案，所述韓國專利申請案的揭露內容全文併入本案供參考。
本發明概念是有關於一種半導體裝置，且更具體而言，是有關於一種包括電容器結構的半導體裝置。
隨著半導體裝置的按比例縮小，動態隨機存取記憶體（dynamic random access memory，DRAM）裝置的大小亦在減小。在具有其中將一個電晶體連接至一個電容器的1電晶體-1電容器（1 transistor - 1 capacitor，1T-1C）結構的DRAM裝置中，DRAM裝置的小型化已加劇了經過通道區域的漏電流問題。為減小漏電流，已提出一種使用氧化物半導體材料作為通道層的電晶體。
一些實例性實施例提供一種能夠在具有減小的接觸電阻的同時減小漏電流的半導體裝置。
一些實例性實施例提供一種製造半導體裝置的方法，在所述半導體裝置中，在減小接觸電阻的同時，漏電流減小。
根據實例性實施例，提供一種半導體裝置，所述半導體裝置包括：位元線，在基板上在第一水平方向上延伸；主動半導體層，位於位元線上，主動半導體層具有在與基板的頂表面垂直的垂直方向上延伸的第一部分及連接至第一部分的底部部分且在第一水平方向上延伸的第二部分，且主動半導體層包含氧化物半導體材料；字元線，位於主動半導體層的第一側壁上且在與第一水平方向垂直的第二水平方向上延伸；閘極絕緣層，位於主動半導體層與字元線之間；第一接觸件，位於主動半導體層上，第一接觸件具有位於較字元線的頂表面低的水準處的底表面以及位於較字元線的頂表面高的水準處的頂表面，且第一接觸件包含含有第一摻雜劑的氧化物半導體；第二接觸件，在位元線上與主動半導體層的第二部分相鄰且包含含有第二摻雜劑的氧化物半導體；以及搭接墊，位於第一接觸件上。
根據實例性實施例，提供一種半導體裝置，所述半導體裝置包括：位元線，在基板上在第一水平方向上延伸；模具絕緣層，覆蓋基板上的位元線且包括模具開口；第一單元電晶體，位於模具開口的第一側壁上；以及第二單元電晶體，位於模具開口的第二側壁上，其中第一單元電晶體及第二單元電晶體中的每一者包括：主動半導體層，具有位於位元線上且在與基板的頂表面垂直的垂直方向上延伸的第一部分及連接至第一部分的底部部分且在第一水平方向上延伸的第二部分，且主動半導體層包含氧化物半導體材料；字元線，位於主動半導體層的第一側壁上且在與第一水平方向垂直的第二水平方向上延伸；閘極絕緣層，位於主動半導體層與字元線之間；第一接觸件，位於主動半導體層上且具有位於較字元線的頂表面低的水準處的底表面且第一接觸件具有位於較字元線的頂表面高的水準處的頂表面；以及搭接墊，位於第一接觸件上。
根據實施例的另一態樣，提供一種半導體裝置，所述半導體裝置包括：位元線，在基板上在第一水平方向上延伸；模具絕緣層，位於位元線上且具有模具開口；主動半導體層，位於模具開口的內壁上，主動半導體層具有在與基板的頂表面垂直的垂直方向上延伸的第一部分及連接至第一部分的底部部分且在第一水平方向上延伸的第二部分，且主動半導體層包含氧化物半導體材料；字元線，位於模具開口內部及主動半導體層的第一側壁上且在與第一水平方向垂直的第二水平方向上延伸；閘極絕緣層，位於主動半導體層與字元線之間；第一接觸件，位於主動半導體層上，第一接觸件具有位於較字元線的頂表面低的水準處的底表面以及位於較字元線的頂表面高的水準處的頂表面，且第一接觸件包含含有第一摻雜劑的氧化物半導體；第二接觸件，在位元線上與主動半導體層的第二部分相鄰，且包含含有第二摻雜劑的氧化物半導體；搭接墊，位於第一接觸件上；以及電容器結構，位於搭接墊上。
圖1是根據一些實例性實施例的半導體裝置100的佈局圖。圖2是圖1所示單元陣列區域MCA的放大佈局圖。圖3是沿著圖2所示線A1-A1'截取的剖視圖。圖4是沿著圖2所示線A2-A2'截取的剖視圖。圖5是圖3所示CX1區的放大圖。
參照圖1至圖5，半導體裝置100可包括基板110，基板110包括單元陣列區域MCA及周邊電路區域PCA。在一些實施例中，單元陣列區域MCA可為動態隨機存取記憶體（DRAM）裝置的記憶體單元區域，且周邊電路區域PCA可為DRAM裝置的核心區域或周邊電路區域。舉例而言，周邊電路區域PCA可包括周邊電路電晶體（未示出），以用於向單元陣列區域MCA中所包括的記憶體單元陣列發射訊號及/或功率。在一些實例性實施例中，周邊電路電晶體（未示出）可構成各種電路，例如命令解碼器、控制邏輯、位址緩衝器、列解碼器、行解碼器、感測放大器、資料輸入/輸出電路等。
如圖2中所示，在單元陣列區域MCA中可佈置有在第一水平方向（X方向）上延伸的多條字元線WL及在第二水平方向（Y方向）上延伸的多條位元線BL。在所述多條字元線WL與所述多條位元線BL的相交點處可佈置有多個單元電晶體CTR。在所述多個單元電晶體CTR上可分別佈置有多個電容器結構CAP。
所述多條字元線WL可包括在第二水平方向（Y方向）上交替佈置的第一字元線WL1與第二字元線WL2，且所述多個單元電晶體CTR可包括在第二水平方向（Y方向）上交替佈置的第一單元電晶體CTR1與第二單元電晶體CTR2。第一單元電晶體CTR1可佈置於第一字元線WL1上，且第二單元電晶體CTR2可佈置於第二字元線WL2上。
第一單元電晶體CTR1與第二單元電晶體CTR2可彼此鏡像對稱。舉例而言，第一單元電晶體CTR1與第二單元電晶體CTR2可相對於在第一單元電晶體CTR1與第二單元電晶體CTR2之間在第一水平方向（X方向）上延伸的中心線彼此鏡像對稱。
在一些實例性實施例中，所述多條字元線WL的寬度可為1F，所述多條字元線WL的節距（即，寬度與間隔之和）可為2F，所述多條位元線BL的寬度可為1F，所述多條位元線BL的節距（即，寬度與間隔之和）可為2F，且用於形成一個單元電晶體CTR的單位面積可為4F 2。因此，由於單元電晶體CTR可為需要相對小的單位面積的交叉點類型（cross-point type），因此此可有利於增強半導體裝置100的積體度。
如圖3中所示，在基板110上可佈置有下部絕緣層112。基板110可包含矽，例如單晶矽、多晶矽或非晶矽。在其他實施例中，基板110可包含選自Ge、SiGe、SiC、GaAs、InAs及InP的至少一者。在一些實施例中，基板110可包括導電區域，例如摻雜有雜質的阱或摻雜有雜質的結構。下部絕緣層112可包括氧化物膜、氮化物膜或其組合。
在下部絕緣層112上可佈置有在第二水平方向（Y方向）上延伸的位元線BL。在一些實例性實施例中，位元線BL可包含Ti、TiN、Ta、TaN、Mo、Ru、W、WN、TiSiN、WSiN、複晶矽或其組合。舉例而言，位元線BL可包括導電層122及佈置於導電層122的頂表面及底表面上的導電障壁層124。在位元線BL的側壁上可佈置有在第二水平方向（Y方向）上延伸的位元線絕緣層126。舉例而言，位元線絕緣層126可填充兩條相鄰位元線BL之間的空間且具有與位元線BL相同的高度。
在位元線BL及位元線絕緣層126上可佈置有模具絕緣層130。模具絕緣層130可包括多個模具開口130H。所述多個模具開口130H可包括第一側壁130H1及第二側壁130H2，且第一側壁130H1與第二側壁130H2可彼此間隔開佈置且在第一水平方向（X方向）上延伸。在所述多個模具開口130H中的每一者的底部部分處可暴露出位元線BL的頂表面。模具絕緣層130可包含氧化矽、氮化矽及氮氧化矽中的至少一者。
在所述多個模具開口130H的內壁上可佈置有多個主動半導體層140。在所述多個模具開口130H的第一側壁130H1及底部部分上可佈置有第一單元電晶體CTR1的主動半導體層140，且在所述多個模具開口130H的第二側壁130H2及底部部分上可佈置有第二單元電晶體CTR2的主動半導體層140。第一單元電晶體CTR1的主動半導體層140與第二單元電晶體CTR2的主動半導體層140可彼此鏡像對稱。
所述多個主動半導體層140中的每一者可包括第一部分140P1及第二部分140P2。舉例而言，第一單元電晶體CTR1的主動半導體層140的第一部分140P1可在垂直方向上在所述多個模具開口130H的第一側壁130H1上延伸，且第二部分140P2可連接至第一部分140P1的底部部分且在第二水平方向（Y方向）上延伸。第二部分140P2可佈置於位元線BL上。舉例而言，所述多個主動半導體層140中的每一者可具有處於L形狀的垂直橫截面。
所述多個主動半導體層140的第一部分140P1可包括第一側壁140S1及與第一側壁140S1相對的第二側壁140S2，且第二側壁140S2可與模具絕緣層130接觸。所述多個主動半導體層140中的每一者可具有佈置於較模具絕緣層130的頂表面低的水準處的頂表面。
在一些實例性實施例中，所述多個主動半導體層140可包含氧化物半導體材料。舉例而言，所述多個主動半導體層140可包含IGZO(InGaZnO x)、IWO(InWO x)、ITGO(InSnGaO x)、IAZO(InAlZnO x)、IGO(InGaO x)及ITZO(InSnZnO x)中的至少一者。
在所述多個主動半導體層140的第一側壁140S1上可佈置有閘極絕緣層150，且在閘極絕緣層150上可佈置有字元線WL。舉例而言，在所述多個主動半導體層140的第一部分140P1的第一側壁140S1上及所述多個主動半導體層140的第二部分140P2的頂表面上可共形地佈置有閘極絕緣層150。在所述多個主動半導體層140的第一部分140P1的第一側壁140S1上及所述多個主動半導體層140的第二部分140P2的頂表面上可佈置有字元線WL。
在一些實例性實施例中，閘極絕緣層150可被佈置成覆蓋第一單元電晶體CTR1的佈置於模具開口130H的第一側壁130H1上的主動半導體層140及第二單元電晶體CTR2的佈置於模具開口130H的第二側壁130H2上的主動半導體層140中的全部。即，閘極絕緣層150的佈置於第一單元電晶體CTR1的主動半導體層140上的一部分可成一體地連接至閘極絕緣層150的佈置於第二單元電晶體CTR2的主動半導體層140上的一部分。此外，第一單元電晶體CTR1的字元線WL可在一個模具開口130H中與第二單元電晶體CTR2的字元線WL間隔開佈置。
在一些實例性實施例中，閘極絕緣層150可包含選自具有較氧化矽高的介電常數的高k介電材料及鐵電材料的至少一者。在一些實施例中，閘極絕緣層150可包含選自以下材料中的至少一種材料：氧化鉿（hafnium oxide，HfO）、矽酸鉿（hafnium silicate，HfSiO）、氮氧化鉿矽（hafnium silicon oxynitride，HfSiON）、氧化鑭（lanthanum oxide，LaO）、氧化鑭鋁（lanthanum aluminum oxide，LaAlO）、氧化鋯（zirconium oxide，ZrO）、矽酸鋯（zirconium silicate，ZrSiO）、氮氧化鋯（zirconium oxynitride，ZrON）、氮氧化鋯矽（zirconium silicon oxynitride，ZrSiON）、氧化鉭（tantalum oxide，TaO）、氧化鈦（titanium oxide，TiO）、氧化鋇鍶鈦（barium strontium titanium oxide，BaSrTiO）、氧化鋇鈦（barium titanium oxide，BaTiO）、鋯鈦酸鉛（lead zirconium titanate，PZT）、氧化鉍鐵氧體（bismuth ferrite oxide，BFO）、氧化鍶鈦（strontium titanium oxide，SrTiO）、氧化釔（yttrium oxide，YO）、氧化鋁（aluminum oxide，AlO）及氧化鉛鈧鉭（lead scandium tantalum oxide，PbScTaO）。
在一些實例性實施例中，字元線WL可包含Ti、TiN、Ta、TaN、Mo、Ru、W、WN、TiSiN、WSiN、複晶矽或其組合。
在所述多個主動半導體層140的頂表面上可佈置有第一接觸件142。第一接觸件142可包含含有第一摻雜劑的氧化物半導體。氧化物半導體材料可包括IGZO(InGaZnO x)、IWO(InWO x)、ITGO(InSnGaO x)、IAZO(InAlZnO x)、IGO(InGaO x)及ITZO(InSnZnO x)中的至少一者。第一摻雜劑可包括銦、錫、鉍及鎢中的至少一者。第一接觸件142可具有較所述多個主動半導體層140的電阻率低的電阻率或者具有較所述多個主動半導體層140的載子遷移率高的載子遷移率。
在一些實例性實施例中，第一接觸件142可包括位於較字元線WL的頂表面低的水準處的底表面以及位於較字元線WL的頂表面高的水準處的頂表面。舉例而言，如圖5中所示，字元線WL的頂表面可位於第一垂直水準LV1處，且第一接觸件142的頂表面可佈置於第二垂直水準LV2處。舉例而言，第一接觸件142的兩個側壁可與主動半導體層140的第一部分140P1的第一側壁140S1及第二側壁140S2對準。
在一些實例性實施例中，可藉由將第一摻雜劑離子植入至初步主動半導體層140P（參見圖14）的上部部分中等方法來形成第一接觸件142。舉例而言，可藉由將第一摻雜劑離子植入於距初步主動半導體層140P的佈置於模具開口130H的第一側壁130H1及第二側壁130H2上的一部分的頂表面具有特定深度的區域中來形成第一接觸件142。第一摻雜劑可有利於電子載子在氧化物半導體中的移動，且因此，可減小主動半導體層140與形成於第一接觸件142上的搭接墊170之間的接觸電阻。
在一些實例性實施例中，可使用具有相對高的離子能量的離子而在目標深度範圍內將第一摻雜劑自初步主動半導體層140P的表面植入至初步主動半導體層140P的內部中，且因此，可將第一接觸件142中的第一摻雜劑的含量形成為在垂直方向（Z方向）上具有高斯分佈（Gaussian distribution）。可藉由能夠對元素含量進行分析的分析設備（例如能量分散式X射線光譜（energy dispersive X-ray spectroscopy，EDX）、二次離子質譜（secondary ion mass spectroscopy，SIMS）、原子探針斷層掃描（atomic probe tomography，APT）等）來對第一摻雜劑的含量進行量測。
舉例而言，第一接觸件142可包括第一側壁142S1及第二側壁142S2，且第一側壁142S1可被閘極絕緣層150覆蓋，且第二側壁142S2可被模具絕緣層130覆蓋。此外，第一接觸件142的第一側壁142S1可與主動半導體層140的第一部分140P1的第一側壁140S1對準，且第一接觸件142的第二側壁142S2可與主動半導體層140的第一部分140P1的第二側壁140S2對準。
在一些實例性實施例中，第一接觸件142可在垂直方向（Z方向）上具有高於5奈米至約20奈米的高度。此外，第一接觸件142的底表面可在垂直方向（Z方向）上與字元線WL的頂表面間隔開第一距離D1。第一距離D1可為約2奈米至約10奈米。
在模具開口130H中在主動半導體層140的第二部分140P2的一個側上可佈置有第二接觸件144。第二接觸件144可包含含有第二摻雜劑的氧化物半導體。氧化物半導體材料可包括IGZO(InGaZnO x)、IWO(InWO x)、ITGO(InSnGaO x)、IAZO(InAlZnO x)、IGO(InGaO x)及ITZO(InSnZnO x)中的至少一者。第二摻雜劑可包括銦、錫、鉍及鎢中的至少一者。第二接觸件144可具有較所述多個主動半導體層140的電阻率低的電阻率或者具有更高的載子遷移率。
在一些實例性實施例中，第二接觸件144可在模具開口130H的底部部分處佈置於位元線BL上。第二接觸件144的頂表面可與與主動半導體層140的第二部分140P2的頂表面佈置於同一平面上，且第二接觸件144的頂表面的一部分可被閘極絕緣層150覆蓋。佈置於第一單元電晶體CTR1的在模具開口130H的第一側壁130H1上佈置的主動半導體層140的一個側上的第二接觸件144可連接至佈置於第二單元電晶體CTR2的在模具開口130H的第二側壁130H2上佈置的主動半導體層140的一個側上的第二接觸件144。在圖3中，為了便於闡釋，將第一單元電晶體CTR1的第二接觸件144與第二單元電晶體CTR2的第二接觸件144之間的邊界示出為虛線。
在一些實例性實施例中，可藉由將第二摻雜劑離子植入至初步主動半導體層140P的上部部分中等方法來形成第二接觸件144。舉例而言，可藉由將第二摻雜劑離子植入至距初步主動半導體層140P的佈置於模具開口130H的底部部分的表面上的一部分的頂表面具有特定深度的區域中來形成第二接觸件144。第二摻雜劑可有利於電子載子在氧化物半導體中的移動，且因此，可減小主動半導體層140與位元線BL之間的接觸電阻。
在一些實例性實施例中，將第二摻雜劑植入成第二接觸件144的製程可在與將第一摻雜劑植入成第一接觸件142的製程相同的階段處實行。在此種情形中，第二摻雜劑可包含與第一摻雜劑中所包含的元素的類型相同類型的元素。
在模具開口130H中彼此間隔開的兩條字元線WL的側壁上可佈置有絕緣襯墊162，且在絕緣襯墊162上可佈置有隱埋式絕緣層164，隱埋式絕緣層164填充彼此間隔開的所述兩條字元線WL之間的空間。絕緣襯墊162可共形地佈置於所述兩條字元線WL（即，第一字元線WL1及第二字元線WL2）的彼此面對的的側壁上以及第二接觸件144的頂表面上，且可具有與字元線WL佈置於同一平面上的頂表面。舉例而言，絕緣襯墊162可包含氮化矽，且隱埋式絕緣層164可包含氧化矽。
在模具開口130H中在字元線WL及隱埋式絕緣層164上可佈置有上部絕緣層166。上部絕緣層166的頂表面可佈置於與模具絕緣層130的頂表面相同的水準處。
在第一接觸件142上可佈置有搭接墊170。搭接墊170可包括上部部分170U及下部部分170L。搭接墊170的上部部分170U可指搭接墊170的位於較模具絕緣層130的頂表面高的水準處的一部分，且搭接墊170的下部部分170L可指搭接墊170的佈置於在模具絕緣層130與上部絕緣層166之間界定的搭接墊凹槽170R內部的一部分。
在一些實例性實施例中，搭接墊170的上部部分170U可在第二水平方向（Y方向）上具有第一寬度W1，且搭接墊170的下部部分170L可在第二水平方向（Y方向）上具有第二寬度W2，第二寬度W2小於第一寬度W1。搭接墊170的下部部分170L可佈置於搭接墊凹槽170R內部，且搭接墊170的上部部分170U可在搭接墊170的下部部分170L上具有佈置於模具絕緣層130的頂表面及上部絕緣層166的頂表面上的底表面。因此，搭接墊170可具有T形垂直橫截面。在一些實例性實施例中，搭接墊170可包含Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN、複晶矽或其組合。
搭接墊170的下部部分170L的底表面可與第一接觸件142接觸，且搭接墊170的下部部分170L的兩個側壁可與第一接觸件142的兩個側壁對準。搭接墊170的下部部分170L的底表面可佈置於較字元線WL的頂表面高的水準處，且搭接墊170的下部部分170L的側壁的一部分可被閘極絕緣層150覆蓋。
如圖5中所示，第一接觸件142可佈置於搭接墊170與主動半導體層140之間，且因此，搭接墊170可不與主動半導體層140直接接觸。此外，由於第一接觸件142佈置於搭接墊170與主動半導體層140之間，且搭接墊170的底表面佈置於較字元線WL的頂表面高的水準處，因此可防止搭接墊170與字元線WL之間在水平方向上的交疊。因此，搭接墊凹槽170R的深度可相對小，並且可減少或防止當以大深度形成搭接墊凹槽170R時可能引起的對閘極絕緣層150的損壞等。
在模具絕緣層130及上部絕緣層166上可佈置有環繞搭接墊170周邊的搭接墊絕緣層172。
在搭接墊170及搭接墊絕緣層172上可佈置有蝕刻停止層180。蝕刻停止層180可包括開口180H，且在開口180H的底部部分處可暴露出搭接墊170的頂表面。
電容器結構CAP可佈置於蝕刻停止層180上。電容器結構CAP可包括下部電極182、電容器介電層184及上部電極186。下部電極182的底部部分的側壁可佈置於蝕刻停止層180的開口180H內部，且下部電極182可在垂直方向（Z方向）上延伸。電容器介電層184可佈置於下部電極182的側壁上，且上部電極186可在電容器介電層184上覆蓋下部電極182。
一般而言，動態隨機存取記憶體（DRAM）裝置的單元電晶體可具有使用矽基板的一部分作為通道區域的隱埋式通道陣列電晶體（buried channel array transistor，BCAT）結構。然而，根據DRAM裝置的改善的積體度，亦需要減小單元電晶體的大小，且因此，來自單元電晶體的通道區域的漏電流可增大。
根據一些實例性實施例，當使用氧化物半導體材料（例如氧化銦鎵鋅）來形成主動半導體層時，可顯著減小漏電流。此外，可藉由在搭接墊170與主動半導體層140之間離子植入第一摻雜劑的製程來形成第一接觸件142，且第一接觸件142可具有增大的載子濃度及低的電阻率。
此外，由於第一接觸件142形成於搭接墊170與主動半導體層140之間，因此搭接墊凹槽170R的深度可相對小，且可防止搭接墊170與字元線WL之間在水平方向上的交疊。因此，可減少或防止當以大深度形成搭接墊凹槽170R時可能引起的對閘極絕緣層150的損壞等。因此，半導體裝置100可具有減小的漏電流及接觸電阻以及優異的電性特性。
圖6是根據一些實例性實施例的半導體裝置100A的剖視圖，且圖7是圖6所示CX1區的放大圖。圖1至圖5中相同的參考編號表示圖6及圖7中相同的元件。
參照圖6及圖7，搭接墊170A可包括上部部分170U及下部部分170L，且下部部分170L可與第一接觸件142A的頂表面接觸。下部部分170L可包括與閘極絕緣層150接觸的第一側壁170S1及與第一側壁170S1相對的第二側壁170S2。第一側壁170S1可與第一接觸件142A的第一側壁142S1對準，且第二側壁170S2可相對於第一接觸件142A的第二側壁142S2向外突出。
在一些實例性實施例中，搭接墊170A的上部部分170U可在第二水平方向（Y方向）上具有第一寬度W1，且搭接墊170A的下部部分170L可在第二水平方向（Y方向）上具有第二寬度W2，第二寬度W2小於第一寬度W1。搭接墊170A的下部部分170L的底表面可被佈置成在模具絕緣層130的頂表面及第一接觸件142A的頂表面上具有平整的底表面水準，搭接墊170的上部部分170U可具有佈置於閘極絕緣層150及上部絕緣層166上的底表面，且搭接墊170A可具有倒L形垂直橫截面。
根據一些實例性實施例，在形成搭接墊170A之前，可藉由凹陷製程移除模具絕緣層130的上部部分，使得模具絕緣層130的頂表面佈置於較閘極絕緣層150的頂表面低的水準處。以此種方式，第一接觸件142A的頂表面可佈置於與模具絕緣層130的頂表面相同的平面上。此外，搭接墊170A的底表面（例如，與第一接觸件142A的頂表面接觸）可佈置於較字元線WL的頂表面高的垂直水準處，使得可防止搭接墊170A與字元線WL在水平方向上的交疊。因此，可減少或防止當以大深度形成搭接墊凹槽170R時可能引起的對閘極絕緣層150的損壞等。因此，半導體裝置100A可具有減小的漏電流及接觸電阻以及優異的電性特性。
圖8是根據一些實例性實施例的半導體裝置100B的剖視圖，且圖9是圖8所示CX1區的放大圖。圖1至圖7中相同的參考編號表示圖8及圖9中相同的元件。
參照圖8及圖9，主動半導體層140可包含氧化物半導體材料，且可包含例如IGZO(InGaZnO x)、IWO(InWO x)、ITGO(InSnGaO x)、IAZO(InAlZnO x)、IGO(InGaO x)及ITZO(InSnZnO x)中的至少一者。主動半導體層140可具有第一氧含量。
第一接觸件142B可包含氧化物半導體，且可包含例如IGZO(InGaZnO y)、IWO(InWO y)、ITGO(InSnGaO y)、IAZO(InAlZnO y)、IGO(InGaO y)及ITZO(InSnZnO y)中的至少一者。第一接觸件142B可具有第二氧含量，且第二氧含量可小於第一氧含量。
第二接觸件144B可包含氧化物半導體，且可包含例如IGZO(InGaZnO z)、IWO(InWO z)、ITGO(InSnGaO z)、IAZO(InAlZnO z)、IGO(InGaO z)及ITZO(InSnZnO z)中的至少一者。第二接觸件144B可具有第三氧含量，且第三氧含量可小於第一氧含量。
在一些實例性實施例中，可藉由對初步主動半導體層140P的表面實行氫或氘電漿處置來形成第一接觸件142B及第二接觸件144B，且在實行氫或氘電漿處置之後，第一接觸件142B及第二接觸件144B可在氧化物半導體材料中包含經摻雜的氫原子或氘原子。此外，在實行氫或氘電漿處置之後，第一接觸件142B及第二接觸件144B可更包含由氧化物半導體中的氫原子或氘原子形成的氧空位。
在一些實施例中，選擇性地，在對初步主動半導體層140P的表面實行氫或氘電漿處置之後，第一接觸件142B及第二接觸件144B可將初步主動半導體層140P的表面暴露於液態或氣態過氧化氫（H 2O 2）或者液態或氣態過氧化氘（D 2O 2），且然後實行紫外線照射製程。
由於在第一接觸件142B及第二接觸件144B中形成氧空位，因此第一接觸件142B的第二氧含量可小於主動半導體層140的第一氧含量，且第二接觸件144B的第三氧含量可小於主動半導體層140的第一氧含量。第一接觸件142B及第二接觸件144B中的氧空位可用作摻雜劑，且據此，可增大第一接觸件142B及第二接觸件144B的載子遷移率，或者可減小第一接觸件142B及第二接觸件144B的電阻率。
在一些實例性實施例中，可藉由能夠對元素含量進行分析的分析設備（例如EDX、SIMS、APT等）來對第一接觸件142B及第二接觸件144B中所包含的氫原子或氘原子的含量進行量測。此外，可藉由能夠對元素含量進行分析的分析設備（例如EDX、SIMS、APT等）來對第一接觸件142B及第二接觸件144B中所包含的氧空位的含量進行量測。
舉例而言，可藉由在模具開口130H中形成字元線WL且使用字元線WL作為罩幕來實行形成第一接觸件142B及第二接觸件144B的製程，且因此，第二接觸件144B可被形成為不與字元線WL垂直地交疊。
圖10是根據一些實例性實施例的半導體裝置100C的剖視圖。圖1至圖9中相同的參考編號表示圖10中相同的元件。
參照圖10，第一接觸件142B可佈置於主動半導體層140的頂表面上，且可省略參照圖8及圖9闡述的第二接觸件144B。因此，在模具開口130H中，主動半導體層140可佈置於第一側壁130H1、第二側壁130H2及底部部分上且具有U形垂直橫截面。第一單元電晶體CTR1的主動半導體層140可具有L形垂直橫截面，且第二單元電晶體CTR2的主動半導體層140可具有L形垂直橫截面，第二單元電晶體CTR2的主動半導體層140與第一單元電晶體CTR1的主動半導體層140鏡像對稱，且可連接至第一單元電晶體CTR1的主動半導體層140。在圖10中，為了便於闡釋，將第一單元電晶體CTR1的主動半導體層140與第二單元電晶體CTR2的主動半導體層140之間的邊界示出為虛線。
在一些實例性實施例中，在於模具開口130H中形成初步主動半導體層140P之後，可在初步主動半導體層140P上形成對模具開口130H進行填充的隱埋層（未示出），且可藉由對初步主動半導體層140P的未被隱埋層覆蓋的頂表面實行氫或氘電漿處置來形成第一接觸件142B。在一些實例性實施例中，可將初步主動半導體層140P的未被隱埋層覆蓋的頂表面暴露於液態或氣態過氧化氫（H 2O 2）或者液態或氣態過氧化氘（D 2O 2），且然後可實行紫外線照射製程。此時，初步主動半導體層140P的佈置於模具開口130H的底部部分處的一部分可被隱埋層覆蓋且可不暴露於電漿處置或紫外線照射製程，且可不改變初步主動半導體層140P的佈置於模具開口130H的底部部分處的所述部分的氧含量。
圖11至圖23是示出根據一些實例性實施例的製造半導體裝置的方法的剖視圖。圖11至圖14、圖15A、圖16A及圖17至圖23是沿著圖2所示線A1-A1'截取的剖視圖，且圖15B及圖16B是沿著圖2所示線A2-A2'截取的剖視圖。圖1至10中相同的參考編號表示圖11至圖23中相同的元件。
參照圖11，可在基板110上形成下部絕緣層112。然後，可在下部絕緣層112上形成在第二水平方向（Y方向）上延伸的所述多條位元線BL及填充所述多條位元線BL之間的空間的位元線絕緣層（未示出）。
在一些實例性實施例中，所述多條位元線BL中的每一條可包括依序設置的導電障壁層124、導電層122及導電障壁層124。舉例而言，可在下部絕緣層112上形成位元線絕緣層，可藉由使用罩幕圖案（未示出）對位元線絕緣層進行圖案化來形成位元線形成空間（未示出），且可在位元線形成空間中依序形成導電障壁層124、導電層122及導電障壁層124。然後，藉由移除導電障壁層124、導電層122及導電障壁層124的頂部部分，使得暴露出位元線絕緣層的頂表面，可形成所述多條位元線BL。
參照圖12，可在所述多條位元線BL及位元線絕緣層上形成模具絕緣層130。可使用氧化矽、氮化矽及氮氧化矽中的至少一者而將模具絕緣層130形成為在垂直方向（Z方向）上具有相對大的高度。
之後，可在模具絕緣層130上形成罩幕圖案（未示出），且使用罩幕圖案作為蝕刻罩幕，可形成所述多個模具開口130H。可在所述多個模具開口130H的底部部分處暴露出位元線BL的頂表面。所述多個模具開口130H可包括彼此相對的第一側壁130H1與第二側壁130H2。
參照圖13，可在模具絕緣層130上形成初步主動半導體層140P以共形地覆蓋模具開口130H的內壁。
在一些實例性實施例中，可使用氧化物半導體材料來形成初步主動半導體層140P。舉例而言，初步主動半導體層140P可包含IGZO(InGaZnO x)、IWO(InWO x)、ITGO(InSnGaO x)、IAZO(InAlZnO x)、IGO(InGaO x)及ITZO(InSnZnO x)中的至少一者。初步主動半導體層140P可具有第一氧含量。
在一些實例性實施例中，可使用化學氣相沈積（chemical vapor deposition，CVD）製程、低壓CVD製程、電漿增強型CVD製程、金屬有機CVD（metal organic CVD，MOCVD）製程及原子層沈積製程中的至少一者來形成初步主動半導體層140P。
然後，可在初步主動半導體層140P上形成鈍化層210。鈍化層210可使用氧化鋁或氧化矽來形成，且可具有例如約10奈米至約30奈米的厚度。
參照圖14，藉由對初步主動半導體層140P實行離子植入製程P210，可將摻雜劑植入於距初步主動半導體層140P的頂表面具有特定厚度的區域中。可藉由植入特定劑量的來自銦、錫、鉍及鎢的至少一種摻雜劑來實行離子植入製程P210。可使用恰當的離子植入能量及劑量將摻雜劑植入至距初步主動半導體層140P的頂表面的目標深度範圍TD中來實行離子植入製程P210。舉例而言，可藉由將摻雜劑植入至佈置於模具開口130H的上部側壁上的初步主動半導體層140P中來形成第一接觸件區域142P，且可藉由將摻雜劑植入至佈置於模具開口130H的底部部分上的初步主動半導體層140P中來形成第二接觸件區域144P。
在一些實例性實施例中，可藉由考慮將在後續製程中形成的字元線WL與第一接觸件區域142P的相對垂直位置以及字元線WL與搭接墊170的相對垂直位置來確定目標深度範圍TD。舉例而言，可將目標深度範圍TD確定為使得字元線WL在水平方向上與第一接觸件區域142P的一部分交疊且使得第一接觸件區域142P的底表面與字元線WL的頂表面間隔開第一距離D1（參見圖5），例如約2奈米至約10奈米。
然後，可移除鈍化層210。
參照圖15A及圖15B，可在初步主動半導體層140P上形成第一罩幕層220。第一罩幕層220可具有足以完全填充模具開口130H的厚度。
之後，可在第一罩幕層220上形成罩幕圖案（未示出），且使用罩幕圖案及第一罩幕層220作為蝕刻罩幕，可移除初步主動半導體層140P的一部分。舉例而言，罩幕圖案可具有在第二水平方向（Y方向）上延伸的線的形狀，且因此，初步主動半導體層140P可維持在模具開口130H的內壁及模具絕緣層130的頂表面上在第二水平方向（Y方向）上延伸。
此外，隨著初步主動半導體層140P的一部分被移除，可再次將位元線絕緣層126的頂表面暴露於模具開口130H的底部部分。
參照圖16A及圖16B，可移除第一罩幕層220。
然後，可在模具絕緣層130及初步主動半導體層140P上形成第二罩幕層230。第二罩幕層230可具有足以完全填充模具開口130H的厚度，且因此，佈置於模具絕緣層130的頂表面上的初步主動半導體層140P的頂表面可被第二罩幕層230覆蓋。
藉由對第二罩幕層230的上部部分實行平坦化製程，可移除初步主動半導體層140P的佈置於模具絕緣層130的頂表面上的一部分，且初步主動半導體層140P可保留於模具開口130H的內壁上。隨著初步主動半導體層140P的佈置於模具絕緣層130的頂表面上的一部分被移除，可界定出在第一水平方向（X方向）及第二水平方向（Y方向）上彼此間隔開佈置的多個初步主動半導體層140P，使得一個初步主動半導體層140P可被放置於其中一個模具開口130H與一條位元線BL相交的位置中。
參照圖17，可在初步主動半導體層140P上依序形成閘極絕緣層150及字元線金屬層WLP。
閘極絕緣層150可包含選自具有較氧化矽高的介電常數的高k介電材料及鐵電材料中的至少一者。在一些實施例中，閘極絕緣層150可包含選自以下材料中的至少一種材料：氧化鉿（HfO）、矽酸鉿（HfSiO）、氮氧化鉿矽（HfSiON）、氧化鑭（LaO）、氧化鑭鋁（LaAlO）、氧化鋯（ZrO）、矽酸鋯（ZrSiO）、氮氧化鋯（ZrON）、氮氧化鋯矽（ZrSiON）、氧化鉭（TaO）、氧化鈦（TiO）、氧化鋇鍶鈦（BaSrTiO）、氧化鋇鈦（BaTiO）、鋯鈦酸鉛（PZT）、氧化鉍鐵氧體（BFO）、氧化鍶鈦（SrTiO）、氧化釔（YO）、氧化鋁（AlO）及氧化鉛鈧鉭（PbScTaO）。
在一些實例性實施例中，字元線金屬層WLP可包含Ti、TiN、Ta、TaN、Mo、Ru、W、WN、TiSiN、WSiN、複晶矽或其組合。
參照圖18，藉由對字元線金屬層WLP實行非等向性蝕刻製程，可移除字元線金屬層WLP的佈置於模具開口130H的底部部分上的一部分，且字元線WL可保留於模具開口130H的第一側壁130H1及第二側壁130H2上。藉由非等向性蝕刻製程，亦可移除字元線金屬層WLP的佈置於模具絕緣層130的頂表面上的一部分。在非等向性蝕刻製程之後，可在所述多個模具開口130H的第一側壁130H1及第二側壁130H2的每一者上佈置彼此間隔開的兩條字元線WL。
可藉由非等向性蝕刻製程移除閘極絕緣層150的佈置於模具開口130H的底部部分上的一部分，且因此，可在模具開口130H的底部部分處暴露出初步主動半導體層140P的頂表面。此外，藉由非等向性蝕刻製程，亦可移除閘極絕緣層150的佈置於模具絕緣層130的頂表面上的一部分，且可暴露出模具絕緣層130的頂表面。
參照圖19，可在模具開口130H中形成絕緣襯墊162及隱埋式絕緣層164。絕緣襯墊162可共形地佈置於字元線WL的頂表面上、初步主動半導體層140P的頂表面上以及模具絕緣層130的頂表面上，且隱埋式絕緣層164可在絕緣襯墊162上填充模具開口130H。
在一些實例性實施例中，可對隱埋式絕緣層164的上部部分實行回蝕製程，且隱埋式絕緣層164的頂表面可放置於與佈置於字元線WL的頂表面上的絕緣襯墊162的頂表面相同的水準處。
參照圖20，可在佈置於模具開口130H中的絕緣襯墊162及隱埋式絕緣層164上形成上部絕緣層166。在隱埋式絕緣層164的回蝕製程及/或用於形成上部絕緣層166的製程中，可移除閘極絕緣層150的上部部分，且閘極絕緣層150的頂表面可佈置於較上部絕緣層166的頂表面低的水準處；然而，本發明概念的技術思想並不限於此。上部絕緣層166的頂表面可佈置於與模具絕緣層130的頂表面及第一接觸件區域142P的頂表面相同的水準處。
參照圖21，可藉由回蝕製程移除第一接觸件區域142P的上部部分，且可形成搭接墊凹槽170R。搭接墊凹槽170R可由上部絕緣層166及模具絕緣層130界定，且第一接觸件區域142P可佈置於搭接墊凹槽170R的底部部分處。第一接觸件區域142P的藉由搭接墊凹槽170R被移除的上部部分可被稱為第一接觸件142。此外，佈置於模具開口130H的底部部分上的第二接觸件區域144P可被稱為第二接觸件144。
由於第一接觸件142佈置於搭接墊凹槽170R的底部部分上，因此搭接墊凹槽170R的底表面可位於較字元線WL的頂表面高的水準處，且搭接墊凹槽170R可被形成為具有相對小的深度。
參照圖22，可在模具絕緣層130及上部絕緣層166上形成搭接墊導電層170P。搭接墊導電層170P可填充搭接墊凹槽170R且與第一接觸件142的頂表面接觸。
在一些實例性實施例中，搭接墊導電層170P可包含Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN、複晶矽或其組合。
參照圖23，可在搭接墊導電層170P上形成罩幕圖案（未示出），且可使用罩幕圖案移除搭接墊導電層170P的一部分以形成搭接墊170。然後，可在其中搭接墊導電層170P被移除的區域中形成搭接墊絕緣層172。
在一些實例性實施例中，可使用氮化矽來形成搭接墊絕緣層172。
返回參照圖3，可在搭接墊170及搭接墊絕緣層172上形成蝕刻停止層180。蝕刻停止層180可包括開口180H，且可在開口180H的底部部分處暴露出搭接墊170的頂表面。
然後，可在蝕刻停止層180上依序形成下部電極182、電容器介電層184及上部電極186。
藉由實行前述製程，可完成半導體裝置100。
根據一些實例性實施例，藉由離子植入製程，可由初步主動半導體層140P形成第一接觸件142及第二接觸件144。由於第一接觸件142所具有的頂表面佈置於較字元線WL的頂表面高的水準處，因此搭接墊凹槽170R的深度可相對小，且可防止搭接墊170與字元線WL之間在水平方向上的交疊。因此，可減少或防止當以大深度形成搭接墊凹槽170R時可能引起的對閘極絕緣層150的損壞等。因此，半導體裝置100可具有減小的漏電流及接觸電阻以及優異的電性特性。
圖24及圖25是示出根據一些實例性實施例的製造半導體裝置100B的方法的剖視圖。
藉由實行參照圖11至圖13闡述的製程，可在模具絕緣層130上形成共形地覆蓋模具開口130H的內壁的初步主動半導體層140P。然後，可省略參照圖14闡述的離子植入製程，且藉由實行參照圖15A至圖18闡述的製程，可形成其中閘極絕緣層150及字元線WL佈置於初步主動半導體層140P上的結構。
參照圖24，可對初步主動半導體層140P的被暴露出的表面實行氫或氘電漿處置P220。舉例而言，可在模具開口130H的上部側壁上形成第一接觸件142B，且可在模具開口130H的底部部分上形成第二接觸件144B。
在一些實例性實施例中，在氫或氘電漿處置P220中，可恰當地對氫或氘的擴散長度進行調整。可藉由考慮將在後續製程中形成的字元線WL與第一接觸件142B的相對垂直位置以及字元線WL與搭接墊170的相對垂直位置來確定氫或氘的擴散長度。
舉例而言，可將氫或氘的擴散長度確定為使得字元線WL在水平方向上與第一接觸件142B的一部分交疊，且使得第一接觸件142B的底表面與字元線WL的頂表面間隔開第一距離D1（參見圖5），例如約2奈米至約10奈米。
在一些實施例中，選擇性地，在對初步主動半導體層140P的表面實行氫或氘電漿處置之後，可將初步主動半導體層140P的表面暴露於液態或氣態過氧化氫（H 2O 2）或者液態或氣態過氧化氘（D 2O 2），且然後可實行紫外線照射製程。
參照圖25，作為氫或氘電漿處置的結果，可形成第一接觸件142B及第二接觸件144B。
第一接觸件142B及第二接觸件144B可更包含在實行氫或氘電漿處置之後由氧化物半導體材料中的氫原子或氘原子形成的氧空位。第一接觸件142B及第二接觸件144B可包含氧化物半導體材料，且可包含例如IGZO(InGaZnO y)、IWO(InWO y)、ITGO(InSnGaO y)、IAZO(InAlZnO y)、IGO(InGaO y)及ITZO(InSnZnO y)中的至少一者。第一接觸件142B可具有第二氧含量，且第二氧含量可小於主動半導體層140的第一氧含量。第二接觸件144B可具有第三氧含量，且第三氧含量可小於主動半導體層140的第一氧含量。
藉由實行參照圖19至圖23闡述的製程，可形成半導體裝置100B。
圖26及圖27是示出根據一些實例性實施例的製造半導體裝置的方法的剖視圖。
藉由實行參照圖11至圖13闡述的製程，可在模具絕緣層130上形成共形地覆蓋模具開口130H的內壁的初步主動半導體層140P。然後，可省略參照圖14闡述的離子植入製程，且藉由實行參照圖15A至圖16B闡述的製程，可形成其中對模具開口130H進行填充的第二罩幕層230佈置於初步主動半導體層140P上的結構。
參照圖26，氫或氘電漿處置P230可在暴露於模具絕緣層130的頂表面上的初步主動半導體層140P的表面上實行。在一些實例性實施例中，在氫或氘電漿處置P230中，可恰當地對氫或氘的擴散長度進行調整。可藉由考慮將在後續製程中形成的字元線WL與第一接觸件142B的相對垂直位置以及字元線WL與搭接墊170的相對垂直位置來確定氫或氘的擴散長度。舉例而言，可將氫或氘的擴散長度確定為使得字元線WL在水平方向上與第一接觸件142B的一部分交疊。
在一些實施例中，選擇性地，在對初步主動半導體層140P的表面實行氫或氘電漿處置之後，可將初步主動半導體層140P的表面暴露於液態或氣態過氧化氫（H 2O 2）或者液態或氣態過氧化氘（D 2O 2），且然後可實行紫外線照射製程。
根據一些實例性實施例，初步主動半導體層140P的佈置於模具開口130H的底部部分上的一部分可不暴露於電漿處置或紫外線照射製程，且可不改變初步主動半導體層140P的佈置於模具開口130H的底部部分處的所述部分的氧含量。
藉由實行參照圖17至圖23闡述的製程，可形成半導體裝置100C。
儘管已參照本發明概念的實施例具體示出及闡述了本發明概念，然而應理解，在不背離以下申請專利範圍的精神及範圍的條件下，可在本文中在形式及細節上進行各種改變。
100、100A、100B、100C:半導體裝置 110:基板 112:下部絕緣層 122:導電層 124:導電障壁層 126:位元線絕緣層 130:模具絕緣層 130H:模具開口 130H1、140S1、142S1、170S1:第一側壁 130H2、140S2、142S2、170S2:第二側壁 140:主動半導體層 140P:初步主動半導體層 140P1:第一部分 140P2:第二部分 142、142A、142B:第一接觸件 142P:第一接觸件區域 144、144B:第二接觸件 144P:第二接觸件區域 150:閘極絕緣層 162:絕緣襯墊 164:隱埋式絕緣層 166:上部絕緣層 170、170A:搭接墊 170L:下部部分 170P:搭接墊導電層 170R:搭接墊凹槽 170U:上部部分 172:搭接墊絕緣層 180:蝕刻停止層 180H:開口 182:下部電極 184:電容器介電層 186:上部電極 210:鈍化層 220:第一罩幕層 230:第二罩幕層 A1-A1'、A2-A2':線 BL:位元線 CAP:電容器結構 CTR:單元電晶體 CTR1:第一單元電晶體 CTR2:第二單元電晶體 CX1:區 D1:第一距離 LV1:第一垂直水準 LV2:第二垂直水準 MCA:單元陣列區域 P210:離子植入製程 P220、P230:氫或氘電漿處置 PCA:周邊電路區域 TD:目標深度範圍 W1:第一寬度 W2:第二寬度 WL:字元線 WL1:第一字元線 WL2:第二字元線 WLP:字元線金屬層 X、Y、Z:方向
結合附圖閱讀以下詳細說明，將更清楚地理解本發明概念的實施例，在附圖中： 圖1是根據一些實例性實施例的半導體裝置的佈局圖。 圖2是圖1所示單元陣列區域的放大佈局圖。 圖3是沿著圖2所示線A1-A1'截取的剖視圖。 圖4是沿著圖2所示線A2-A2'截取的剖視圖。 圖5是圖3所示CX1區的放大剖視圖。 圖6是根據一些實例性實施例的半導體裝置的剖視圖。 圖7是圖6所示CX1區的放大剖視圖。 圖8是根據一些實例性實施例的半導體裝置的剖視圖。 圖9是圖8所示CX1區的放大剖視圖。 圖10是根據一些實例性實施例的半導體裝置的剖視圖。 圖11至圖23是示出根據一些實例性實施例的製造半導體裝置的方法的剖視圖；圖11至圖14、圖15A、圖16A及圖17至圖23是沿著圖2所示線A1-A1'截取的剖視圖，且圖15B及圖16B是沿著圖2所示線A2-A2'截取的剖視圖。 圖24及圖25是示出根據一些實例性實施例的製造半導體裝置的方法的剖視圖。 圖26及圖27是示出根據一些實例性實施例的製造半導體裝置的方法的剖視圖。
100:半導體裝置
110:基板
112:下部絕緣層
122:導電層
124:導電障壁層
130H1:第一側壁
130H2:第二側壁
140:主動半導體層
140P1:第一部分
140P2:第二部分
142:第一接觸件
144:第二接觸件
150:閘極絕緣層
162:絕緣襯墊
164:隱埋式絕緣層
166:上部絕緣層
170:搭接墊
170L:下部部分
170U:上部部分
172:搭接墊絕緣層
180:蝕刻停止層
180H:開口
182:下部電極
184:電容器介電層
186:上部電極
A1-A1':線
BL:位元線
CAP:電容器結構
CTR1:第一單元電晶體
CTR2:第二單元電晶體
CX1:區
WL:字元線
WL1:第一字元線
WL2:第二字元線
X、Y、Z:方向

Claims (10)

  1. 一種半導體裝置，包括： 位元線，在基板上在第一水平方向上延伸； 主動半導體層，位於所述位元線上，所述主動半導體層具有在與所述基板的頂表面垂直的垂直方向上延伸的第一部分及連接至所述第一部分的底部部分且在所述第一水平方向上延伸的第二部分，且所述主動半導體層包含氧化物半導體材料； 字元線，位於所述主動半導體層的第一側壁上且在與所述第一水平方向垂直的第二水平方向上延伸； 閘極絕緣層，位於所述主動半導體層與所述字元線之間； 第一接觸件，位於所述主動半導體層上，所述第一接觸件具有位於較所述字元線的頂表面低的水準處的底表面以及位於較所述字元線的所述頂表面高的水準處的頂表面，且所述第一接觸件包含含有第一摻雜劑的氧化物半導體； 第二接觸件，在所述位元線上與所述主動半導體層的所述第二部分相鄰且包含含有第二摻雜劑的氧化物半導體；以及 搭接墊，位於所述第一接觸件上。
  2. 如請求項1所述的半導體裝置，其中 所述閘極絕緣層位於所述主動半導體層的所述第一部分與所述字元線的側壁之間以及所述主動半導體層的所述第二部分與所述字元線的底表面之間，且 所述閘極絕緣層具有位於較所述第一接觸件的所述頂表面及所述字元線的所述頂表面高的水準處的頂表面。
  3. 如請求項1所述的半導體裝置，其中 所述第一接觸件的第一側壁與所述主動半導體層的所述第一側壁對準，且 所述第一接觸件的與所述第一接觸件的所述第一側壁相對的第二側壁和所述主動半導體層的第二側壁對準，所述主動半導體層的所述第二側壁與所述主動半導體層的所述第一側壁相對。
  4. 如請求項3所述的半導體裝置，其中所述閘極絕緣層與所述第一接觸件的所述第一側壁及所述主動半導體層的所述第一側壁接觸。
  5. 如請求項3所述的半導體裝置，更包括： 模具絕緣層，位於所述位元線上且覆蓋所述主動半導體層的所述第二側壁及所述第一接觸件的所述第二側壁。
  6. 如請求項1所述的半導體裝置，其中所述搭接墊包括： 上部部分，在所述第一水平方向上具有第一寬度；以及 下部部分，位於所述上部部分下方且在所述第一水平方向上具有第二寬度，所述第二寬度小於所述第一寬度，且 所述閘極絕緣層覆蓋所述搭接墊的所述下部部分的側壁的至少一部分。
  7. 如請求項6所述的半導體裝置，其中所述搭接墊的所述下部部分的兩個側壁與所述第一接觸件的兩個側壁對準。
  8. 如請求項6所述的半導體裝置，其中 所述搭接墊的所述下部部分的第一側壁與所述第一接觸件的第一側壁對準，且 所述搭接墊的所述下部部分的第二側壁相對於所述第一接觸件的第二側壁向外突出。
  9. 如請求項1所述的半導體裝置，其中所述第二接觸件的頂表面與所述主動半導體層的所述第二部分的頂表面位於同一平面上。
  10. 如請求項1所述的半導體裝置，其中 所述第一摻雜劑包括銦、錫、鉍及鎢中的至少一者，且 所述第二摻雜劑包括銦、錫、鉍及鎢中的至少一者。
TW112109139A 2022-03-14 2023-03-13 半導體裝置 TW202403849A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020220031651A KR20230134365A (ko) 2022-03-14 2022-03-14 반도체 장치
KR10-2022-0031651 2022-03-14

Publications (1)

Publication Number Publication Date
TW202403849A true TW202403849A (zh) 2024-01-16

Family

ID=87931551

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112109139A TW202403849A (zh) 2022-03-14 2023-03-13 半導體裝置

Country Status (4)

Country Link
US (1) US20230292492A1 (zh)
KR (1) KR20230134365A (zh)
CN (1) CN116761424A (zh)
TW (1) TW202403849A (zh)

Also Published As

Publication number Publication date
CN116761424A (zh) 2023-09-15
KR20230134365A (ko) 2023-09-21
US20230292492A1 (en) 2023-09-14

Similar Documents

Publication Publication Date Title
US9455259B2 (en) Semiconductor devices including diffusion barriers with high electronegativity metals
CN109801880B (zh) 动态随机存取存储器的埋入式字符线及其制作方法
US10128252B2 (en) Semiconductor device
CN107527910A (zh) 集成电路器件及其制造方法
US20190267386A1 (en) Semiconductor memory device and method of manufacturing the same
US20230171938A1 (en) Manufacturing method of semiconductor structure and semiconductor structure
US20230171940A1 (en) Manufacturing method of semiconductor structure and semiconductor structure
KR20200037087A (ko) 개선된 강유전체 랜덤 액세스 메모리(FeRAM)에 관한 방법 및 구조
CN110896073B (zh) 包括栅极间隔物结构的集成电路器件
CN114141715B (zh) 半导体结构的制作方法及半导体结构
US20210183689A1 (en) Method of manufacturing semiconductor device having buried gate electrodes
US20220140067A1 (en) Semiconductor device and semiconductor apparatus including the same
US20220367479A1 (en) Semiconductor memory devices
US20230189539A1 (en) Memory device
US11329051B2 (en) Gate dielectric repair on three-node access device formation for vertical three-dimensional (3D) memory
TW202145506A (zh) 記憶體單元
TWI690058B (zh) 積體電路、其包含記憶體裝置及其製造方法
US20230115307A1 (en) Buried word line structure and method for manufacturing same, and dynamic random access memory
US20230163179A1 (en) Semiconductor structure and forming method thereof
TW202403849A (zh) 半導體裝置
US9105505B2 (en) Memory cell having a recessed gate and manufacturing method thereof
US20230255017A1 (en) Semiconductor apparatus
US20230171942A1 (en) Manufacturing method of semiconductor structure and semiconductor structure
US20220352170A1 (en) Semiconductor memory device
US20230171939A1 (en) Manufacturing method of semiconductor structure and semiconductor structure