KR20230134365A - 반도체 장치 - Google Patents

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KR20230134365A KR1020220031651A KR20220031651A KR20230134365A KR 20230134365 A KR20230134365 A KR 20230134365A KR 1020220031651 A KR1020220031651 A KR 1020220031651A KR 20220031651 A KR20220031651 A KR 20220031651A KR 20230134365 A KR20230134365 A KR 20230134365A
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Abstract

반도체 장치는, 기판 상에서 제1 수평 방향으로 연장되는 비트 라인; 상기 비트 라인 상에 배치되고, 상기 기판의 상면에 수직한 수직 방향으로 연장되는 제1 부분과, 상기 제1 부분의 바닥부에 연결되어 상기 제1 수평 방향으로 연장되는 제2 부분을 포함하며, 산화물 반도체 물질을 포함하는 액티브 반도체층; 상기 액티브 반도체층의 제1 측벽 상에 배치되고 상기 제1 수평 방향에 수직한 제2 수평 방향으로 연장되는 워드 라인; 상기 액티브 반도체층과 상기 워드 라인 사이에 개재되는 게이트 절연층; 상기 액티브 반도체층 상에 배치되고, 상기 워드 라인의 상면보다 낮은 레벨에 배치되는 바닥면과 상기 워드 라인의 상기 상면보다 높은 레벨에 배치되는 상면을 포함하며, 제1 도펀트가 함유된 산화물 반도체 물질을 포함하는 제1 콘택; 상기 비트 라인 상에서 상기 액티브 반도체층의 상기 제2 부분에 인접하게 배치되고, 제2 도펀트가 함유된 산화물 반도체 물질을 포함하는 제2 콘택; 및 상기 제1 콘택 상에 배치되는 랜딩 패드를 포함한다.

Description

반도체 장치{Semiconductor devices}
본 발명의 기술적 사상은 반도체 장치에 관한 것으로, 더욱 상세하게는, 커패시터 구조물을 포함하는 반도체 장치에 관한 것이다.
반도체 장치의 다운스케일링에 따라 DRAM 장치의 크기 또한 축소되고 있다. 하나의 트랜지스터에 하나의 커패시터가 연결된 1T-1C 구조를 갖는 DRAM 장치에서, 장치 소형화에 따라 채널 영역을 통한 누설 전류가 점점 더 커지는 문제가 있다. 누설 전류를 감소시키기 위하여 산화물 반도체 물질을 채널층으로 사용한 트랜지스터가 제안되었다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 누설 전류를 감소시키는 한편 감소된 콘택 저항을 가질 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 누설 전류를 감소시키는 한편 감소된 콘택 저항을 가질 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 수평 방향으로 연장되는 비트 라인; 상기 비트 라인 상에 배치되고, 상기 기판의 상면에 수직한 수직 방향으로 연장되는 제1 부분과, 상기 제1 부분의 바닥부에 연결되어 상기 제1 수평 방향으로 연장되는 제2 부분을 포함하며, 산화물 반도체 물질을 포함하는 액티브 반도체층; 상기 액티브 반도체층의 제1 측벽 상에 배치되고 상기 제1 수평 방향에 수직한 제2 수평 방향으로 연장되는 워드 라인; 상기 액티브 반도체층과 상기 워드 라인 사이에 개재되는 게이트 절연층; 상기 액티브 반도체층 상에 배치되고, 상기 워드 라인의 상면보다 낮은 레벨에 배치되는 바닥면과 상기 워드 라인의 상기 상면보다 높은 레벨에 배치되는 상면을 포함하며, 제1 도펀트가 함유된 산화물 반도체 물질을 포함하는 제1 콘택; 상기 비트 라인 상에서 상기 액티브 반도체층의 상기 제2 부분에 인접하게 배치되고, 제2 도펀트가 함유된 산화물 반도체 물질을 포함하는 제2 콘택; 및 상기 제1 콘택 상에 배치되는 랜딩 패드를 포함한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 수평 방향으로 연장되는 비트 라인; 상기 기판 상에서 상기 비트 라인을 커버하며 몰드 개구부를 포함하는 몰드 절연층; 상기 몰드 개구부의 제1 측벽 상에 배치되는 제1 셀 트랜지스터; 및 상기 몰드 개구부의 제2 측벽 상에 배치되는 제2 셀 트랜지스터를 포함하고, 상기 제1 셀 트랜지스터 및 상기 제2 셀 트랜지스터 각각은, 상기 비트 라인 상에 배치되고 상기 기판의 상면에 수직한 수직 방향으로 연장되는 제1 부분과, 상기 제1 부분의 바닥부에 연결되어 상기 제1 수평 방향으로 연장되는 제2 부분을 포함하며, 산화물 반도체 물질을 포함하는 액티브 반도체층; 상기 액티브 반도체층의 제1 측벽 상에 배치되고 상기 제1 수평 방향에 수직한 제2 수평 방향으로 연장되는 워드 라인; 상기 액티브 반도체층과 상기 워드 라인 사이에 개재되는 게이트 절연층; 상기 액티브 반도체층 상에 배치되고, 상기 워드 라인의 상면보다 낮은 레벨에 배치되는 바닥면과 상기 워드 라인의 상기 상면보다 높은 레벨에 배치되는 상면을 포함하는 제1 콘택; 및 상기 제1 콘택 상에 배치되는 랜딩 패드를 포함한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판 상에서 제1 수평 방향으로 연장되는 비트 라인; 상기 비트 라인 상에 배치되고, 몰드 개구부를 갖는 몰드 절연층; 상기 몰드 개구부 내벽 상에 배치되는 액티브 반도체층으로서, 상기 기판의 상면에 수직한 수직 방향으로 연장되는 제1 부분과, 상기 제1 부분의 바닥부에 연결되어 상기 제1 수평 방향으로 연장되는 제2 부분을 포함하며, 산화물 반도체 물질을 포함하는 액티브 반도체층; 상기 몰드 개구부 내부에 배치되고, 상기 액티브 반도체층의 제1 측벽 상에 배치되고 상기 제1 수평 방향에 수직한 제2 수평 방향으로 연장되는 워드 라인; 상기 액티브 반도체층과 상기 워드 라인 사이에 개재되는 게이트 절연층; 상기 액티브 반도체층 상에 배치되고, 상기 워드 라인의 상면보다 낮은 레벨에 배치되는 바닥면과 상기 워드 라인의 상기 상면보다 높은 레벨에 배치되는 상면을 포함하며, 제1 도펀트가 함유된 산화물 반도체 물질을 포함하는 제1 콘택; 상기 비트 라인 상에서 상기 액티브 반도체층의 상기 제2 부분에 인접하게 배치되고, 제2 도펀트가 함유된 산화물 반도체 물질을 포함하는 제2 콘택; 상기 제1 콘택 상에 배치되는 랜딩 패드; 및 상기 랜딩 패드 상에 배치되는 커패시터 구조물을 포함한다.
본 발명의 기술적 사상에 따르면, 랜딩 패드와 액티브 반도체층 사이에 제1 도펀트의 이온 주입 공정에 의해 제1 콘택이 형성되며, 제1 콘택은 증가된 캐리어 농도 및 낮은 비저항을 가질 수 있다. 또한 랜딩 패드 리세스(170R)의 깊이가 상대적으로 작을 수 있고 랜딩 패드 리세스를 큰 깊이로 형성할 때 발생할 수 있는 게이트 절연층의 손상 등이 방지될 수 있다. 따라서 반도체 장치는 감소된 누설 전류 및 감소된 콘택 저항을 가질 수 있고, 우수한 전기적 특성을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 나타내는 레이아웃도이다.
도 2는 도 1의 셀 어레이 영역 부분의 확대 레이아웃도이다.
도 3은 도 2의 A1-A1' 선에 따른 단면도이다.
도 4는 도 2의 A2-A2' 선에 따른 단면도이다.
도 5는 도 3의 CX1 부분의 확대도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 7은 도 6의 CX1 부분의 확대도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 9는 도 8의 CX1 부분의 확대도이다.
도 10은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 11 내지 도 23은 예시적인 실시예들에 따른 반도체 장치(100)의 제조 방법을 나타내는 단면도들이다. 도 11 내지 14, 15a, 16a, 17 내지 23은 도 2의 A1-A1' 선에 따른 단면도들이고, 도 15b 및 도 16b는 도 2의 A2-A2' 선에 따른 단면도들이다.
도 24 및 도 25는 예시적인 실시예들에 따른 반도체 장치(100B)의 제조 방법을 나타내는 단면도들이다.
도 26 및 도 27은 예시적인 실시예들에 따른 반도체 장치(100C)의 제조 방법을 나타내는 단면도들이다.
도 1은 예시적인 실시예들에 따른 반도체 장치(100)를 나타내는 레이아웃도이다. 도 2는 도 1의 셀 어레이 영역(MCA) 부분의 확대 레이아웃도이다. 도 3은 도 2의 A1-A1' 선에 따른 단면도이다. 도 4는 도 2의 A2-A2' 선에 따른 단면도이다. 도 5는 도 3의 CX1 부분의 확대도이다.
도 1 내지 도 5를 참조하면, 반도체 장치(100)는 셀 어레이 영역(MCA)과 주변 회로 영역(PCA)을 포함하는 기판(110)을 포함할 수 있다. 일부 실시예들에서, 셀 어레이 영역(MCA)은 DRAM 장치의 메모리 셀 영역일 수 있고, 주변 회로 영역(PCA)은 DRAM 장치의 코어 영역 또는 주변 회로 영역일 수 있다. 예를 들어, 주변 회로 영역(PCA)은 셀 어레이 영역(MCA)에 포함되는 메모리 셀 어레이에 신호 및/또는 전원을 전달하기 위한 주변 회로 트랜지스터(도시 생략)를 포함할 수 있다. 예시적인 실시예들에서, 주변 회로 트랜지스터(도시 생략)는 커맨드 디코더, 제어 로직, 어드레스 버퍼, 로우 디코더, 칼럼 디코더, 센스 앰프, 데이터 입출력 회로 등의 다양한 회로를 구성할 수 있다.
도 2에 도시된 바와 같이, 기판(110)의 셀 어레이 영역(MCA) 상에는 제1 수평 방향(X)을 따라 연장되는 복수의 워드 라인(WL)과 제2 수평 방향(Y)을 따라 연장되는 복수의 비트 라인(BL)이 배치될 수 있다. 복수의 워드 라인(WL)과 복수의 비트 라인(BL)의 교차점에는 복수의 셀 트랜지스터(CTR)가 배치될 수 있다. 복수의 셀 트랜지스터(CTR) 상에는 각각 복수의 커패시터 구조물(CAP)이 배치될 수 있다.
복수의 워드 라인(WL)은 제2 수평 방향(Y)을 따라 교대로 배열되는 제1 워드 라인(WL1)과 제2 워드 라인(WL2)을 포함할 수 있고, 복수의 셀 트랜지스터(CTR)는 제2 수평 방향(Y)을 따라 교대로 배치되는 제1 셀 트랜지스터(CTR1)와 제2 셀 트랜지스터(CTR2)를 포함할 수 있다. 제1 워드 라인(WL1) 상에 제1 셀 트랜지스터(CTR1)가 배치되고, 제2 워드 라인(WL2) 상에 제2 셀 트랜지스터(CTR2)가 배치될 수 있다.
제1 셀 트랜지스터(CTR1)와 제2 셀 트랜지스터(CTR2)는 서로에 대하여 거울 대칭 구조를 가질 수 있다. 예를 들어, 제1 셀 트랜지스터(CTR1)와 제2 셀 트랜지스터(CTR2)는 제1 수평 방향(X)을 따라 연장되는 제1 셀 트랜지스터(CTR1)와 제2 셀 트랜지스터(CTR2) 사이의 중심선에 대하여 거울 대칭 구조를 가질 수 있다.
예시적인 실시예들에서, 복수의 워드 라인(WL)의 폭이 1F, 복수의 워드 라인(WL)의 피치(즉, 폭과 간격의 합)가 2F이며, 복수의 비트 라인(BL)의 폭이 1F, 복수의 비트 라인(BL)의 피치(즉, 폭과 간격의 합)가 2F일 수 있고, 하나의 셀 트랜지스터(CTR)를 형성하기 위한 단위 면적은 4F2일 수 있다. 따라서 셀 트랜지스터(CTR)가 상대적으로 작은 단위 면적이 요구되는 크로스포인트 타입을 가질 수 있으므로, 반도체 장치(100)의 집적화 향상에 유리할 수 있다.
도 3에 도시된 것과 같이, 기판(110) 상에 하부 절연층(112)이 배치될 수 있다. 기판(110)은 실리콘, 예를 들면 단결정 실리콘, 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 다른 일부 실시예들에서, 기판(110)은 Ge, SiGe, SiC, GaAs, InAs, 및 InP 중에서 선택되는 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 하부 절연층(112)은 산화막, 질화막, 또는 이들의 조합을 포함할 수 있다.
하부 절연층(112) 상에 제2 수평 방향(Y)으로 연장되는 비트 라인(BL)이 배치될 수 있다. 예시적인 실시예들에서, 비트 라인(BL)은 Ti, TiN, Ta, TaN, Mo, Ru, W, WN, TiSiN, WSiN, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 비트 라인(BL)은 도전층(122)과, 도전층(122)의 상면 및 하면 상에 배치되는 도전성 배리어층(124)을 포함할 수 있다. 비트 라인(BL)의 측벽 상에는 제2 수평 방향(Y)으로 연장되는 비트 라인 절연층(126)이 배치될 수 있다. 예를 들어, 비트 라인 절연층(126)은 인접한 2개의 비트 라인(BL) 사이의 공간을 채우며 비트 라인(BL)과 동일한 높이로 형성될 수 있다.
비트 라인(BL) 및 비트 라인 절연층(126) 상에는 몰드 절연층(130)이 배치될 수 있다. 몰드 절연층(130)은 복수의 몰드 개구부(130H)를 포함할 수 있다. 복수의 몰드 개구부(130H)는 제1 측벽(130H_1) 및 제2 측벽(130H2)을 포함할 수 있고, 제1 측벽(130H_1) 및 제2 측벽(130H2)은 서로 이격되어 제1 수평 방향(X)으로 연장될 수 있다. 복수의 몰드 개구부(130H) 각각의 바닥부에 비트 라인(BL)의 상면이 노출될 수 있다. 몰드 절연층(130)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
복수의 몰드 개구부(130H)의 내벽 상에 복수의 액티브 반도체층(140)이 배치될 수 있다. 제1 셀 트랜지스터(CTR1)의 액티브 반도체층(140)은 복수의 몰드 개구부(130H)의 제1 측벽(130H_1) 및 바닥부 상에 배치되고, 제2 셀 트랜지스터(CTR2)의 액티브 반도체층(140)은 복수의 몰드 개구부(130H)의 제2 측벽(130H2) 및 바닥부 상에 배치될 수 있다. 제1 셀 트랜지스터(CTR1)의 액티브 반도체층(140)과 제2 셀 트랜지스터(CTR2)의 액티브 반도체층(140)은 서로에 대하여 거울 대칭 형상을 가질 수 있다.
복수의 액티브 반도체층(140) 각각은 제1 부분(140U)과 제2 부분(140L)을 포함할 수 있다. 예를 들어, 제1 셀 트랜지스터(CTR1)의 액티브 반도체층(140)의 제1 부분(140U)은 복수의 몰드 개구부(130H)의 제1 측벽(130H_1) 상에서 수직 방향으로 연장될 수 있고, 제2 부분(140L)은 제1 부분(140U)의 바닥부에 연결되어 제2 수평 방향(Y)으로 연장될 수 있다. 제2 부분(140L)은 비트 라인(BL) 상에 배치될 수 있다. 예를 들어, 복수의 액티브 반도체층(140) 각각은 L 형상의 수직 단면을 가질 수 있다.
복수의 액티브 반도체층(140)의 제1 부분(140U)은 서로 반대되는 제1 측벽(140S1)과 제2 측벽(140S2)을 포함할 수 있고, 제2 측벽(140S2)은 몰드 절연층(130)과 접촉할 수 있다. 한편, 복수의 액티브 반도체층(140) 각각은 몰드 절연층(130)의 상면보다 낮은 레벨에 배치되는 상면을 가질 수 있다.
예시적인 실시예들에서, 복수의 액티브 반도체층(140)은 산화물 반도체 물질을 포함할 수 있다. 예를 들어, 복수의 액티브 반도체층(140)은 IGZO(InGaZnOx), IWO(InWOx), ITGO(InSnGaOx), IAZO(InAlZnOx), IGO(InGaOx), 및 ITZO(InSnZnOx) 중 적어도 하나를 포함할 수 있다.
복수의 액티브 반도체층(140)의 제1 측벽(140S1) 상에는 게이트 절연층(150)이 배치될 수 있고, 게이트 절연층(150) 상에 워드 라인(WL)이 배치될 수 있다. 예를 들어, 게이트 절연층(150)은 복수의 액티브 반도체층(140)의 제1 부분(140U)의 제1 측벽(140S1) 상에 및 제2 부분(140L)의 상면 상에 콘포말하게 배치될 수 있다. 워드 라인(WL)은 복수의 액티브 반도체층(140)의 제 제1 부분(140U)의 제1 측벽(140S1) 상에 및 제2 부분(140L)의 상면 상에 배치될 수 있다.
예시적인 실시예들에서, 게이트 절연층(150)은 몰드 개구부(130H)의 제1 측벽(130H_1) 상에 배치되는 제1 셀 트랜지스터(CTR1)의 액티브 반도체층(140)과 몰드 개구부(130H)의 제2 측벽(130H2) 상에 배치되는 제2 셀 트랜지스터(CTR2)의 액티브 반도체층(140) 모두를 커버하도록 배치될 수 있다. 즉 제1 셀 트랜지스터(CTR1)의 액티브 반도체층(140) 상에 배치되는 게이트 절연층(150) 부분은 제2 셀 트랜지스터(CTR2)의 액티브 반도체층(140) 상에 배치되는 게이트 절연층(150) 부분과 일체로 연결될 수 있다. 또한 하나의 몰드 개구부(130H) 내에서 제1 셀 트랜지스터(CTR1)의 워드 라인(WL)이 제2 셀 트랜지스터(CTR2)의 워드 라인(WL)과 서로 이격되어 배치될 수 있다.
예시적인 실시예들에서, 게이트 절연층(150)은 실리콘 산화물보다 높은 유전 상수를 가지는 고유전(high-k dielectric) 물질 및 강유전체 물질 중에서 선택되는 적어도 하나로 이루어질 수 있다. 일부 실시예들에서, 게이트 절연층(150)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 티탄산 지르콘산 연(PZT), 탄탈산 스트론튬 비스무스(STB), 비스무스 철 산화물(BFO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어진다.
예시적인 실시예들에서, 워드 라인(WL)은 Ti, TiN, Ta, TaN, Mo, Ru, W, WN, TiSiN, WSiN, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다.
복수의 액티브 반도체층(140)의 상면 상에는 제1 콘택(142)이 배치될 수 있다. 제1 콘택(142)은 제1 도펀트가 함유된 산화물 반도체 물질을 포함할 수 있다. 상기 산화물 반도체 물질은 IGZO(InGaZnOx), IWO(InWOx), ITGO(InSnGaOx), IAZO(InAlZnOx), IGO(InGaOx), 및 ITZO(InSnZnOx) 중 적어도 하나를 포함할 수 있다. 상기 제1 도펀트는 인듐, 주석, 비스무트, 및 텅스텐 중 적어도 하나를 포함할 수 있다. 제1 콘택(142)은 복수의 액티브 반도체층(140)보다 더 낮은 비저항을 가질 수 있거나, 더 높은 캐리어 이동도를 가질 수 있다.
예시적인 실시예들에서, 제1 콘택(142)은 워드 라인(WL)의 상면보다 낮은 레벨에 배치되는 바닥면과, 워드 라인(WL)의 상면보다 높은 레벨에 배치되는 상면을 가질 수 있다. 예를 들어, 도 5에 도시된 것과 같이, 워드 라인(WL)의 상면은 제1 수직 레벨(LV1)에 배치될 수 있고, 제1 콘택(142)의 상면은 제2 수직 레벨(LV2)에 배치될 수 있다. 예를 들어, 제1 콘택(142)의 양 측벽은 액티브 반도체층(140)의 제1 부분(140U)의 제1 측벽(140S1) 및 제2 측벽(140S2)과 정렬될 수 있다.
예시적인 실시예들에서, 제1 콘택(142)은 예비 액티브 반도체층(140P)(도 14 참조)의 상측에 제1 도펀트를 이온 주입하는 방식에 의해 형성될 수 있다. 예를 들어, 제1 콘택(142)은 몰드 개구부(130H)의 제1 측벽(130H_1) 및 제2 측벽(130H2) 상에 배치되는 예비 액티브 반도체층(140P) 부분의 상면으로부터 소정의 깊이를 갖는 영역 내에 제1 도펀트를 이온 주입함에 의해 형성될 수 있다. 제1 도펀트는 산화물 반도체 물질 내에서 전자 캐리어가 이동하는 것을 용이하게 할 수 있고, 이에 따라 액티브 반도체층(140)과 제1 콘택(142) 상부에 형성되는 랜딩 패드(160) 사이의 접촉 저항을 감소시켜 줄 수 있다.
예시적인 실시예들에서, 제1 도펀트는 예비 액티브 반도체층(140P)의 표면으로부터 예비 액티브 반도체층(140P) 내부를 향해, 예를 들어 타겟 깊이 범위 내로 상대적으로 높은 이온 에너지를 갖는 이온을 사용하여 주입될 수 있고, 이에 따라 제1 콘택(142) 내에서 제1 도펀트의 함량은 수직 방향(Z)으로 가우시안 분포를 갖도록 형성될 수 있다. 제1 도펀트의 함량은 EDX (energy dispersive X-ray spectroscopy), SIMS(secondary ion mass spectroscopy), APT (atomic probe tomography) 등과 같은 원소 함량 분석이 가능한 분석 장비에 의해 측정될 수 있다.
예를 들어, 제1 콘택(142)은 제1 측벽(142S1)과 제2 측벽(142S2)을 포함할 수 있고, 제1 측벽(142S1)은 게이트 절연층(150)에 의해 커버되고 제2 측벽(142S2)은 몰드 절연층(130)에 의해 커버될 수 있다. 또한 제1 콘택(142)의 제1 측벽(142S1)은 액티브 반도체층(140)의 제1 부분(140U)의 제1 측벽(140S1)과 정렬될 수 있고, 제1 콘택(142)의 제2 측벽(142S2)은 액티브 반도체층(140)의 제1 부분(140U)의 제2 측벽(140S2)과 정렬될 수 있다.
예시적인 실시예들에서, 제1 콘택(142)은 수직 방향(Z)으로 약 5 내지 20 nm의 높이를 가질 수 있다. 또한 제1 콘택(142)의 바닥면은 워드 라인(WL)의 상면으로부터 제1 거리(D1)만큼 수직 방향(Z)으로 이격되어 배치될 수 있다. 제1 거리(D1)는 대략 2 내지 10 nm일 수 있다.
몰드 개구부(130H) 내부에서 액티브 반도체층(140)의 제2 부분(140L)의 일 측 상에는 제2 콘택(144)이 배치될 수 있다. 제2 콘택(144)은 제2 도펀트가 함유된 산화물 반도체 물질을 포함할 수 있다. 상기 산화물 반도체 물질은 IGZO(InGaZnOx), IWO(InWOx), ITGO(InSnGaOx), IAZO(InAlZnOx), IGO(InGaOx), 및 ITZO(InSnZnOx) 중 적어도 하나를 포함할 수 있다. 상기 제2 도펀트는 인듐, 주석, 비스무트, 및 텅스텐 중 적어도 하나를 포함할 수 있다. 제2 콘택(1442)은 복수의 액티브 반도체층(140)보다 더 낮은 비저항을 가질 수 있거나, 더 높은 캐리어 이동도를 가질 수 있다.
예시적인 실시예들에서, 제2 콘택(144)은 몰드 개구부(130H)의 바닥부에서 비트 라인(BL) 상에 배치될 수 있다. 제2 콘택(144)의 상면은 액티브 반도체층(140)의 제2 부분(140L)의 상면과 동일 평면에 배치될 수 있고, 제2 콘택(144)의 상면의 일부분은 게이트 절연층(150)에 의해 커버될 수 있다. 몰드 개구부(130H)의 제1 측벽(130H_1) 상에 배치되는 제1 셀 트랜지스터(CTR1)의 액티브 반도체층(140)의 일 측 상에 배치되는 제2 콘택(144)은, 몰드 개구부(130H)의 제2 측벽(130H2) 상에 배치되는 제2 셀 트랜지스터(CTR2)의 액티브 반도체층(140)의 일 측 상에 배치되는 제2 콘택(144)과 연결될 수 있다. 도 3에는 이해의 편의를 위하여 제1 셀 트랜지스터(CTR1)의 제2 콘택(144)과 제2 셀 트랜지스터(CTR2)의 제2 콘택(144) 사이의 경계선을 점선으로 도시하였다.
예시적인 실시예들에서, 제2 콘택(144)은 예비 액티브 반도체층(140P)의 상측에 제2 도펀트를 이온 주입하는 방식에 의해 형성될 수 있다. 예를 들어, 제2 콘택(144)은 몰드 개구부(130H)의 바닥부 상에 배치되는 예비 액티브 반도체층(140P) 부분의 상면으로부터 소정의 깊이를 갖는 영역 내에 제2 도펀트를 이온 주입함에 의해 형성될 수 있다. 제2 도펀트는 산화물 반도체 물질 내에서 전자 캐리어가 이동하는 것을 용이하게 할 수 있고, 이에 따라 액티브 반도체층(140)과 비트 라인(BL) 사이의 접촉 저항을 감소시켜 줄 수 있다.
예시적인 실시예들에서, 제2 콘택(144)에 제2 도펀트를 주입하는 공정은 제1 콘택(142)에 제1 도펀트를 주입하는 공정과 동일한 단계에서 수행될 수 있다. 이러한 경우에 제2 도펀트는 제1 도펀트와 동일한 종류의 원소를 포함할 수 있다.
몰드 개구부(130H) 내에서 서로 이격된 2개의 워드 라인(WL)의 측벽 상에 절연 라이너(162)가 배치될 수 있고, 절연 라이너(162) 상에서 서로 이격된 2개의 워드 라인(WL) 사이의 공간을 채우는 매립 절연층(164)이 배치될 수 있다. 절연 라이너(162)는 2개의 워드 라인(WL)(즉, 제1 워드 라인(WL1) 및 제2 워드 라인(WL2))의 서로 마주 보는 측벽 상에 및 제2 콘택(144)의 상면 상에 콘포말하게 배치될 수 있고, 워드 라인(WL)과 동일한 평면에 배치되는 상면을 가질 수 있다. 예를 들어, 절연 라이너(162)는 실리콘 질화물을 포함할 수 있고, 매립 절연층(164)은 실리콘 산화물을 포함할 수 있다.
몰드 개구부(130H) 내에서 워드 라인(WL) 및 매립 절연층(164) 상에는 상부 절연층(166)이 배치될 수 있다. 상부 절연층(166)의 상면은 몰드 절연층(130)과 동일한 레벨에 배치될 수 있다.
제1 콘택(142) 상에는 랜딩 패드(170)가 배치될 수 있다. 랜딩 패드(170)는 상측 부분(170U)과 하측 부분(170L)을 포함할 수 있다. 랜딩 패드(170)의 상측 부분(170U)은 몰드 절연층(130)의 상면보다 높은 레벨에 배치되는 랜딩 패드(170)의 일부분을 가리킬 수 있고, 랜딩 패드(170)의 하측 부분(170L)은 몰드 절연층(130)과 상부 절연층(166) 사이에서 정의되는 랜딩 패드 리세스(170R) 내부에 배치되는 랜딩 패드(170)의 일부분을 가리킬 수 있다.
예시적인 실시예들에서, 랜딩 패드(170)의 상측 부분(170U)은 제2 수평 방향(Y)으로 제1 폭(W1)을 가질 수 있고, 랜딩 패드(170)의 하측 부분(170L)은 제2 수평 방향(Y)으로 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다. 랜딩 패드(170)의 하측 부분(170L)이 랜딩 패드 리세스(170R) 내부에 배치되고 랜딩 패드(170)의 상측 부분(170U)이 랜딩 패드(170)의 하측 부분(170L) 상에서 몰드 절연층(130) 상면 및 상부 절연층(166) 상면 상에 배치되는 바닥면을 가질 수 있고, 이에 따라 랜딩 패드(170)는 T 형상의 수직 단면을 가질 수 있다. 예시적인 실시예들에서, 랜딩 패드(170)는 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다.
랜딩 패드(170)의 하측 부분(170L)의 바닥면은 제1 콘택(142)과 접촉하며, 랜딩 패드(170)의 하측 부분(170L)의 양 측벽이 제1 콘택(142)의 양 측벽과 정렬될 수 있다. 랜딩 패드(170)의 하측 부분(170L)의 바닥면은 워드 라인(WL)의 상면보다 높은 레벨에 배치될 수 있고, 랜딩 패드(170)의 하측 부분(170L)의 측벽 일부분이 게이트 절연층(150)에 의해 커버될 수 있다.
도 5에 도시된 바와 같이, 랜딩 패드(170)와 액티브 반도체층(140) 사이에는 제1 콘택(142)이 개재되어 랜딩 패드(170)가 액티브 반도체층(140)과 직접 접촉하지 않을 수 있다. 또한 랜딩 패드(170)와 액티브 반도체층(140) 사이에는 제1 콘택(142)이 개재되어 랜딩 패드(170)의 바닥면이 워드 라인(WL) 상면보다 높은 레벨에 배치될 수 있으므로, 랜딩 패드(170)과 워드 라인(WL) 사이의 수평 방향으로의 오버랩이 방지될 수 있다. 따라서 랜딩 패드 리세스(170R)의 깊이가 상대적으로 작을 수 있고, 랜딩 패드 리세스(170R)를 큰 깊이로 형성할 때 발생할 수 있는 게이트 절연층(150)의 손상 등이 방지될 수 있다.
몰드 절연층(130)과 상부 절연층(166) 상에는 랜딩 패드(170) 주변을 둘러싸는 랜딩 패드 절연층(172)이 배치될 수 있다.
랜딩 패드(170) 및 랜딩 패드 절연층(172) 상에는 식각 정지막(180)이 배치될 수 있다. 식각 정지막(180)은 개구부(188H)를 포함할 수 있고, 개구부(188H)의 바닥부에 랜딩 패드(170)의 상면이 노출될 수 있다.
식각 정지막(180) 상에는 커패시터 구조물(CAP)이 배치될 수 있다. 커패시터 구조물(CAP)은 하부 전극(182), 커패시터 유전층(184), 및 상부 전극(186)을 포함할 수 있다. 하부 전극(182)은 그 바닥부의 측벽이 식각 정지막(180)의 개구부(180H) 내에 배치될 수 있고, 하부 전극(182)은 수직 방향(Z)으로 연장될 수 있다. 커패시터 유전층(184)은 하부 전극(182)의 측벽 상에 배치될 수 있고, 상부 전극(186)은 커패시터 유전층(184) 상에서 하부 전극(182)을 커버할 수 있다.
일반적으로, DRAM 장치의 셀 트랜지스터는 실리콘 기판의 일부분을 채널 영역으로 사용하는 매립형 채널 어레이 트랜지스터(buried channel array transistor, BCAT) 구조를 갖는다. 그러나 DRAM 장치의 집적도가 향상됨에 따라 셀 트랜지스터의 사이즈 또한 감소할 필요가 있고, 이에 의해 셀 트랜지스터의 채널 영역으로부터의 누설 전류가 커지는 문제가 있다.
예시적인 실시예들에 따르면, 인듐 갈륨 아연 산화물과 같은 산화물 반도체 물질을 사용하여 액티브 반도체층을 형성함에 의해 현저히 감소된 누설 전류를 가질 수 있다. 또한 랜딩 패드(170)와 액티브 반도체층(140) 사이에 제1 도펀트의 이온 주입 공정에 의해 제1 콘택(142)이 형성되며, 제1 콘택(142)은 증가된 캐리어 농도 및 낮은 비저항을 가질 수 있다.
또한 랜딩 패드(170)와 액티브 반도체층(140) 사이에 제1 콘택(142)이 형성되므로, 랜딩 패드 리세스(170R)의 깊이가 상대적으로 작을 수 있고 랜딩 패드(170)와 워드 라인(WL) 사이의 수평 방향으로의 오버랩이 방지될 수 있다. 따라서 랜딩 패드 리세스(170R)를 큰 깊이로 형성할 때 발생할 수 있는 게이트 절연층(150)의 손상 등이 방지될 수 있다. 따라서 반도체 장치(100)는 감소된 누설 전류 및 감소된 콘택 저항을 가질 수 있고, 우수한 전기적 특성을 가질 수 있다.
도 6은 예시적인 실시예들에 따른 반도체 장치(100A)를 나타내는 단면도이고 도 7은 도 6의 CX1 부분의 확대도이다. 도 6 및 도 7에서 도 1 내지 도 5에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 6 및 도 7을 참조하면, 랜딩 패드(170A)는 상측 부분(170U)과 하측 부분(170L)을 포함하고 하측 부분(170L)이 제1 콘택(142A)의 상면과 접촉할 수 있다. 하측 부분(170L)은 게이트 절연층(150)과 접촉하는 제1 측벽(170S1)과, 제1 측벽(170S2)에 반대되는 제2 측벽(170S2)을 포함할 수 있다. 제1 측벽(170S1)은 제1 콘택(142A)의 제1 측벽(142S1)과 정렬될 수 있고, 제2 측벽(170S2)은 제1 콘택(142A)의 제2 측벽(142S2)에 대하여 외측으로 돌출할 수 있다.
예시적인 실시예들에서, 랜딩 패드(170A)의 상측 부분(170U)은 제2 수평 방향(Y)으로 제1 폭(W1)을 가질 수 있고, 랜딩 패드(170A)의 하측 부분(170L)은 제2 수평 방향(Y)으로 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있다. 랜딩 패드(170A)의 하측 부분(170L)의 바닥면은 몰드 절연층(130) 상면 상에 및 제1 콘택(142A) 상면 상에서 평탄한 바닥면 레벨을 갖도록 배치되고 랜딩 패드(170)의 상측 부분(170U)은 게이트 절연층(150) 및 상부 절연층(166) 상에 배치되는 바닥면을 가질 수 있고, 랜딩 패드(170A)는 역 L (inverted L) 형상의 수직 단면을 가질 수 있다.
예시적인 실시예들에 따르면, 랜딩 패드(170A)를 형성하기 전에, 게이트 절연층(150)의 상면보다 몰드 절연층(130)의 상면이 낮은 레벨에 배치되도록 몰드 절연층(130)의 상측을 리세스 공정에 의해 제거할 수 있다. 이에 따라 몰드 절연층(130)과 제1 콘택(142A)의 상면이 동일 평면에 배치될 수 있다. 또한 랜딩 패드(170A)의 바닥면(예를 들어 제1 콘택(142)의 상면과 접촉하는)이 워드 라인(WL)의 상면보다 높은 수직 레벨에 배치되어, 랜딩 패드(170A)와 워드 라인(WL) 사이의 수평 방향으로의 오버랩이 방지될 수 있다. 따라서 랜딩 패드 리세스(170R)를 큰 깊이로 형성할 때 발생할 수 있는 게이트 절연층(150)의 손상 등이 방지될 수 있다. 따라서 반도체 장치(100A)는 감소된 누설 전류 및 감소된 콘택 저항을 가질 수 있고, 우수한 전기적 특성을 가질 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치(100B)를 나타내는 단면도이고, 도 9는 도 8의 CX1 부분의 확대도이다. 도 8 및 도 9에서 도 1 내지 도 7에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 8 및 도 9를 참조하면, 액티브 반도체층(140)은 산화물 반도체 물질을 포함할수 있고, 예를 들어 IGZO(InGaZnOx), IWO(InWOx), ITGO(InSnGaOx), IAZO(InAlZnOx), IGO(InGaOx), 및 ITZO(InSnZnOx) 중 적어도 하나를 포함할 수 있다. 액티브 반도체층(140)은 제1 산소 함량을 포함할 수 있다.
제1 콘택(142B)은 산화물 반도체 물질을 포함할 수 있고, 예를 들어 IGZO(InGaZnOy), IWO(InWOy), ITGO(InSnGaOy), IAZO(InAlZnOy), IGO(InGaOy), 및 ITZO(InSnZnOy) 중 적어도 하나를 포함할 수 있다. 제1 콘택(142B)은 제2 산소 함량을 포함할 수 있고 제2 산소 함량은 제1 산소 함량보다 작을 수 있다.
제2 콘택(144B)은 산화물 반도체 물질을 포함할 수 있고, 예를 들어 IGZO(InGaZnOz), IWO(InWOz), ITGO(InSnGaOz), IAZO(InAlZnOz), IGO(InGaOz), 및 ITZO(InSnZnOz) 중 적어도 하나를 포함할 수 있다. 제2 콘택(144B)은 제3 산소 함량을 포함할 수 있고 제3 산소 함량은 제1 산소 함량보다 작을 수 있다.
예시적인 실시예들에서, 제1 콘택(142B) 및 제2 콘택(144B)은 예비 액티브 반도체층(140P)의 표면 상에 수소 또는 중수소 플라즈마 처리를 수행함에 의해 형성될 수 있고, 제1 콘택(142B) 및 제2 콘택(144B)은 상기 수소 또는 중수소 플라즈마 처리 이후에 상기 산화물 반도체 물질 내부에 도핑된 수소 또는 중수소 원자를 포함할 수 있다. 또한 제1 콘택(142B) 및 제2 콘택(144B)은 상기 수소 또는 중수소 플라즈마 처리 이후에 상기 산화물 반도체 물질 내부에 수소 또는 중수소 원자에 의해 형성된 산소 공공(oxygen vacancy)를 더 포함할 수 있다.
일부 실시예들에서, 선택적으로, 제1 콘택(142B) 및 제2 콘택(144B)은 예비 액티브 반도체층(140P)의 표면 상에 수소 또는 중수소 플라즈마 처리를 수행한 후에 액상 또는 기상의 과산화수소(H2O2) 또는 액상 또는 기상의 과산화중수소(D2O2)에 예비 액티브 반도체층(140P)의 표면을 노출할 수 있고, 이후 자외선 조사 공정을 수행할 수 있다.
제1 콘택(142B) 및 제2 콘택(144B) 내에 산소 공공이 형성됨에 따라 제1 콘택(142B)의 제2 산소 함량은 액티브 반도체층(140)의 제1 산소 함량보다 더 작을 수 있고, 제2 콘택(144B)의 제3 산소 함량은 액티브 반도체층(140)의 제1 산소 함량보다 더 작을 수 있다. 제1 콘택(142B) 및 제2 콘택(144B) 내에 포함되는 산소 공공은 도펀트처럼 기능할 수 있고, 이에 의해 제1 콘택(142B) 및 제2 콘택(144B)의 캐리어 이동도가 증가하거나 제1 콘택(142B) 및 제2 콘택(144B)의 비저항이 감소할 수 있다.
예시적인 실시예들에서, 제1 콘택(142B) 및 제2 콘택(144B) 내에 포함된 수소 또는 중수소 원자의 함량은 EDX, SIMS, APT 등과 같은 원소 함량 분석이 가능한 분석 장비에 의해 측정될 수 있다. 또한 제1 콘택(142B) 및 제2 콘택(144B) 내에 포함된 산소 공공의 농도는 EDX, SIMS, APT 등과 같은 원소 함량 분석이 가능한 분석 장비에 의해 측정될 수 있다.
예를 들어, 제1 콘택(142B) 및 제2 콘택(144B)을 형성하는 공정은 몰드 개구부(130H) 내에 워드 라인(WL)을 형성한 이후에 워드 라인(WL)을 마스크로 사용하여 수행될 수 있고, 이에 따라 제2 콘택(144B)은 워드 라인(WL)과 수직 오버랩되지 않도록 형성될 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 장치(100C)를 나타내는 단면도이다. 도 10에서 도 1 내지 도 9에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 10을 참조하면, 제1 콘택(142B)은 액티브 반도체층(140)의 상면 상에 배치될 수 있고, 도 8 및 도 9에서 설명한 제2 콘택(144B)은 생략될 수 있다. 이에 따라 몰드 개구부(130H) 내에서 액티브 반도체층(140)은 제1 측벽(130H1), 제2 측벽(130H2), 및 바닥부 상에 배치되고 U형의 수직 단면을 가질 수 있다. 제1 셀 트랜지스터(CTR1)의 액티브 반도체층(140)은 L형 수직 단면을 가지고, 제2 셀 트랜지스터(CTR2)의 액티브 반도체층(140)은 제1 셀 트랜지스터(CTR1)의 액티브 반도체층(140)과 거울 대칭 형상을 갖는 L형 수직 단면을 가질 수 있으며, 제1 셀 트랜지스터(CTR1)의 액티브 반도체층(140)과 서로 연결될 수 있다. 도 10에는 이해의 편의를 위하여 제1 셀 트랜지스터(CTR1)의 액티브 반도체층(140)과 제2 셀 트랜지스터(CTR2)의 액티브 반도체층(140) 사이의 경계선을 점선으로 도시하였다.
예시적인 실시예들에서, 몰드 개구부(130H) 내에 예비 액티브 반도체층(140P)을 형성한 후, 예비 액티브 반도체층(140P) 상에서 몰드 개구부(130H)를 채우는 매립층(도시 생략)을 형성하고, 매립층에 의해 커버되지 않는 예비 액티브 반도체층(140P)의 상면 상에 수소 또는 중수소 플라즈마 처리를 수행함에 의해 제1 콘택(142B)이 형성될 수 있다. 다른 실시예들에서, 매립층에 의해 커버되지 않는 예비 액티브 반도체층(140P)의 상면 상에 액상 또는 기상의 과산화수소(H2O2) 또는 액상 또는 기상의 과산화중수소(D2O2)에 예비 액티브 반도체층(140P)의 표면을 노출할 수 있고, 이후 자외선 조사 공정을 수행할 수도 있다. 이 때 몰드 개구부(130H) 바닥부에 배치되는 예비 액티브 반도체층(140P)의 일부분은 매립층에 의해 커버될 수 있고, 상기 플라즈마 처리 또는 자외선 조사 공정에 노출되지 않을 수 있고, 몰드 개구부(130H) 바닥부에 배치되는 예비 액티브 반도체층(140P) 부분은 산소 함량이 변화하지 않을 수 있다.
도 11 내지 도 23은 예시적인 실시예들에 따른 반도체 장치(100)의 제조 방법을 나타내는 단면도들이다. 도 11 내지 14, 15a, 16a, 17 내지 23은 도 2의 A1-A1' 선에 따른 단면도들이고, 도 15b 및 도 16b는 도 2의 A2-A2' 선에 따른 단면도들이다. 도 11 내지 도 23에서, 도 1 내지 도 10에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 11을 참조하면, 기판(110) 상에 하부 절연층(112)을 형성한다. 이후 하부 절연층(112) 상에 제2 수평 방향(Y)으로 연장되는 복수의 비트 라인(BL)과 복수의 비트 라인(BL) 사이의 공간을 채우는 비트 라인 절연층(도시 생략)을 형성할 수 있다.
예시적인 실시예들에서, 복수의 비트 라인(BL) 각각은 순차적으로 배치된 도전성 배리어층(124), 도전층(122), 및 도전성 배리어층(124)을 포함할 수 있다. 예를 들어, 하부 절연층(112) 상에 상기 비트 라인 절연층을 형성하고, 마스크 패턴(도시 생략)을 사용하여 상기 비트 라인 절연층을 패터닝하여 비트 라인 형성 공간(도시 생략)을 형성하고, 상기 비트 라인 형성 공간 내에 도전성 배리어층(124), 도전층(122), 및 도전성 배리어층(124)을 순차적으로 형성할 수 있다. 이후 상기 비트 라인 절연층 상면이 노출될 때까지 도전성 배리어층(124), 도전층(122), 및 도전성 배리어층(124)의 상측을 제거함에 의해 복수의 비트 라인(BL)을 형성할 수 있다.
도 12를 참조하면, 복수의 비트 라인(BL) 및 비트 라인 절연층 상에 몰드 절연층(130)을 형성할 수 있다. 몰드 절연층(130)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 하나를 사용하여 수직 방향(Z)으로 상대적으로 큰 높이를 갖도록 형성할 수 있다.
이후, 몰드 절연층(130) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 복수의 몰드 개구부(130H)를 형성할 수 있다. 복수의 몰드 개구부(130H)의 바닥부에 비트 라인(BL)의 상면이 노출될 수 있다. 복수의 몰드 개구부(130H)는 서로 반대되는 제1 측벽(130H1)과 제2 측벽(130H2)을 포함할 수 있다.
도 13을 참조하면, 몰드 절연층(130) 상에 몰드 개구부(130H)의 내벽을 콘포말하게 커버하도록 예비 액티브 반도체층(140P)을 형성할 수 있다.
예시적인 실시예들에서, 예비 액티브 반도체층(140P)은 산화물 반도체 물질을 사용하여 형성할 수 있다. 예를 들어, 예비 액티브 반도체층(140P)은 IGZO(InGaZnOx), IWO(InWOx), ITGO(InSnGaOx), IAZO(InAlZnOx), IGO(InGaOx), 및 ITZO(InSnZnOx) 중 적어도 하나를 포함할 수 있다. 예비 액티브 반도체층(140P)은 제1 산소 함량을 가질 수 있다.
예시적인 실시예들에서, 예비 액티브 반도체층(140P)은 화학 기상 증착(CVD) 공정, 저압 CVD 공정, 플라즈마 강화 CVD 공정, 유기 금속 CVD (MOCVD) 공정, 원자층 적층 공정, 중 적어도 하나를 사용하여 형성될 수 있다.
이후 예비 액티브 반도체층(140P) 상에 패시베이션층(210)을 형성할 수 있다. 패시베이션층(210)은 알루미늄 산화물 또는 실리콘 산화물을 사용하여 형성될 수 있고, 예를 들어 10 내지 30 nm의 두께로 형성될 수 있다.
도 14를 참조하면, 예비 액티브 반도체층(140P) 상에 이온 주입 공정(P210)을 수행하여 예비 액티브 반도체층(140P)의 상면으로부터 소정의 두께를 갖는 영역 내에 도펀트를 주입할 수 있다. 상기 이온 주입 공정(P210)은 인듐, 주석, 비스무트, 및 텅스텐 중 어느 하나의 도펀트를 소정의 도즈로 주입함에 의해 수행될 수 있다. 상기 이온 주입 공정(P210)은 예비 액티브 반도체층(140P)의 상면으로부터 타겟 깊이 범위(TD) 내에 도펀트를 주입하기 위하여 적절한 이온 주입 에너지 및 도즈를 사용하여 수행될 수 있다. 예를 들어, 몰드 개구부(130H)의 상부 측벽 상에 배치되는 예비 액티브 반도체층(140P) 내에 도펀트가 주입되어 제1 콘택 영역(142P)이 형성되고, 몰드 개구부(130H)의 바닥부 상에 배치되는 예비 액티브 반도체층(140P) 내에 도펀트가 주입되어 제2 콘택 영역(144P)이 형성될 수 있다.
예시적인 실시예들에서, 타겟 깊이 범위(TD)는 후속 공정에서 형성될 워드 라인(WL)과 랜딩 패드(LP)의 상대적인 수직 위치 및 워드 라인(WL)과 제1 콘택 영역(142P)의 상대적인 수직 위치를 고려하여 결정될 수 있다. 예를 들어, 타겟 깊이 범위(TD)는 워드 라인(WL)이 제1 콘택 영역(142P)의 일부분과 수평 방향으로 오버랩되도록 결정될 수 있고, 제1 콘택 영역(142P)의 바닥면이 워드 라인(WL)의 상면보다 약 2 내지 10 nm의 제1 거리(D1)(도 5 참조)만큼 이격되도록 결정될 수 있다.
이후 패시베이션층(210)은 제거될 수 있다.
도 15a 및 도 15b를 참조하면, 예비 액티브 반도체층(140P) 상에 제1 마스크층(220)을 형성할 수 있다. 제1 마스크층(220)은 몰드 개구부(130H) 전체를 채우도록 충분히 두꺼운 두께로 형성될 수 있다.
이후, 제1 마스크층(220) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴 및 제1 마스크층(220)을 식각 마스크로 사용하여 예비 액티브 반도체층(140P)의 일부분을 제거할 수 있다. 예를 들어, 상기 마스크 패턴은 제2 수평 방향(Y)으로 연장되는 라인 형상을 가질 수 있고, 이에 따라 예비 액티브 반도체층(140P)도 몰드 개구부(130H)의 내벽 및 몰드 절연층(130) 상면 상에서 제2 수평 방향(Y)을 따라 연장되도록 잔류할 수 있다.
또한 예비 액티브 반도체층(140P)의 일부분이 제거됨에 따라 비트 라인 절연층(126)의 상면이 몰드 개구부(130H)의 바닥부에 다시 노출될 수 있다.
도 16a 및 도 16b를 참조하면, 제1 마스크층(220)을 제거할 수 있다.
이후 몰드 절연층(130) 및 예비 액티브 반도체층(140P) 상에 제2 마스크층(230)을 형성할 수 있다. 제2 마스크층(230)은 몰드 개구부(130H)를 완전히 채우도록 충분한 두께로 형성할 수 있고, 이에 따라 몰드 절연층(130) 상면 상에 배치되는 예비 액티브 반도체층(140P) 상면이 제2 마스크층(230)에 의해 커버될 수 있다.
이후 제2 마스크층(230)의 상측에 평탄화 공정을 수행하여 몰드 절연층(130) 상면 상에 배치되는 예비 액티브 반도체층(140P) 부분을 제거하고 몰드 개구부(130H) 내벽 상에 예비 액티브 반도체층(140P)을 남길 수 있다. 몰드 절연층(130) 상면 상에 배치되는 예비 액티브 반도체층(140P) 부분이 제거됨에 따라 하나의 몰드 개구부(130H)와 하나의 비트 라인(BL)이 교차하는 부분에 하나의 예비 액티브 반도체층(140P)이 배치되도록, 제1 수평 방향(X) 및 제2 수평 방향(Y)으로 이격된 복수의 예비 액티브 반도체층(140P)이 정의될 수 있다.
도 17을 참조하면, 예비 액티브 반도체층(140P) 상에 게이트 절연층(150) 및 워드 라인 금속층(WLP)을 순차적으로 형성할 수 있다.
게이트 절연층(150)은 실리콘 산화물보다 높은 유전 상수를 가지는 고유전(high-k dielectric) 물질 및 강유전체 물질 중에서 선택되는 적어도 하나로 이루어질 수 있다. 일부 실시예들에서, 게이트 절연층(150)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 티탄산 지르콘산 연(PZT), 탄탈산 스트론튬 비스무스(STB), 비스무스 철 산화물(BFO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어진다.
예시적인 실시예들에서, 워드 라인 금속층(WLP)은 Ti, TiN, Ta, TaN, Mo, Ru, W, WN, TiSiN, WSiN, 폴리실리콘, 또는 이들의 조합을 사용하여 형성할 수 있다.
도 18을 참조하면, 워드 라인 금속층(WLP) 상에 이방성 식각 공정을 수행하여 몰드 개구부(130H)의 바닥부 상에 배치되는 워드 라인 금속층(WLP) 부분을 제거하고 몰드 개구부(130H)의 제1 측벽(130H1) 및 제2 측벽(130H2) 상에 워드 라인(WL)을 남길 수 있다. 한편, 상기 이방성 식각 공정에 의해 몰드 절연층(130) 상면 상에 배치되는 워드 라인 금속층(WLP) 부분 또한 제거될 수 있다. 상기 이방성 식각 공정 이후에 복수의 몰드 개구부(130H)의 제1 측벽(130H1) 및 제2 측벽(130H2) 상에 각각 2개의 워드 라인(WL)이 서로 이격되어 배치될 수 있다.
한편, 몰드 개구부(130H)의 바닥부 상에 배치되는 게이트 절연층(150) 부분 또한 상기 이방성 식각 공정에 의해 제거될 수 있고, 이에 의해 몰드 개구부(130H) 바닥부에 예비 액티브 반도체층(140P)의 상면이 노출될 수 있다. 또한 상기 이방성 식각 공정에 의해 몰드 절연층(130) 상면 상에 배치되는 게이트 절연층(150) 부분 또한 제거되고 몰드 절연층(130)의 상면이 노출될 수 있다.
도 19를 참조하면, 몰드 개구부(130H) 내부에 절연 라이너(162) 및 매립 절연층(164)을 형성할 수 있다. 절연 라이너(162)는 워드 라인(WL)의 상면 상에, 예비 액티브 반도체층(140P)의 상면 상에, 및 몰드 절연층(130)의 상면 상에 콘포말하게 배치될 수 있고, 매립 절연층(164)은 절연 라이너(162) 상에서 몰드 개구부(130H)를 채울 수 있다.
예시적인 실시예들에서, 매립 절연층(164)의 상측에 에치백 공정이 수행되어 매립 절연층(164)의 상면이 워드 라인(WL) 상면 상에 놓이는 절연 라이너(162)의 상면과 동일한 레벨에 놓일 수 있다.
도 20을 참조하면, 몰드 개구부(130H) 내부에 배치되는 절연 라이너(162) 및 매립 절연층(164) 상에 상부 절연층(166)을 형성할 수 있다. 한편 매립 절연층(164)을 에치백하는 공정에서 및/또는 상부 절연층(166)을 형성하기 위한 공정에서 게이트 절연층(150)의 상측 일부분이 제거되어 게이트 절연층(150)의 상면이 상부 절연층(166)의 상면보다 낮은 레벨에 배치될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 상부 절연층(166)의 상면은 제1 콘택 영역(142P) 및 몰드 절연층(130)의 상면과 동일한 레벨에 배치될 수 있다.
도 21을 참조하면, 제1 콘택 영역(142P)의 상측 일부분이 에치백 공정에 의해 제거되어 랜딩 패드 리세스(170R)가 형성될 수 있다. 랜딩 패드 리세스(170R)는 상부 절연층(166) 및 몰드 절연층(130)에 의해 정의될 수 있고, 랜딩 패드 리세스(170R)의 바닥부에 제1 콘택 영역(142P)이 배치될 수 있다. 이 때, 랜딩 패드 리세스(170R)에 의해 상부 일부분이 제거된 제1 콘택 영역(142P)을 제1 콘택(142)으로 지칭할 수 있다. 또한 몰드 개구부(130H) 바닥부 상에 배치되는 제2 콘택 영역(144P)을 제2 콘택(144)으로 지칭할 수 있다.
랜딩 패드 리세스(170R)의 바닥부에 제1 콘택(142)이 배치됨에 따라 랜딩 패드 리세스(170R)의 바닥면은 워드 라인(WL)의 상면보다 높은 레벨에 배치될 수 있고, 랜딩 패드 리세스(170R)의 깊이가 상대적으로 작게 형성될 수 있다.
도 22를 참조하면, 몰드 절연층(130) 및 상부 절연층(166) 상에 랜딩 패드 도전층(170P)을 형성할 수 있다. 랜딩 패드 도전층(170P)은 랜딩 패드 리세스(170R)를 채우며 제1 콘택(142)의 상면과 접촉할 수 있다.
예시적인 실시예들에서, 랜딩 패드 도전층(170P)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다.
도 23을 참조하면, 랜딩 패드 도전층(170P) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 사용하여 랜딩 패드 도전층(170P)의 일부분을 제거하여 랜딩 패드(170)를 형성할 수 있다. 이후 랜딩 패드 도전층(170P)이 제거된 영역 내에 랜딩 패드 절연층(172)을 형성할 수 있다.
예시적인 실시예들에서, 랜딩 패드 절연층(172)은 실리콘 질화물을 사용하여 형성될 수 있다.
도 3을 다시 참조하면, 랜딩 패드(170) 및 랜딩 패드 절연층(172) 상에 식각 정지막(180)을 형성할 수 있다. 식각 정지막(180)은 개구부(180H)를 포함할 수 있고, 개구부(180H)의 바닥부에 랜딩 패드(170)의 상면이 노출될 수 있다.
이후 식각 정지막(180) 상에 하부 전극(182)과, 커패시터 유전층(184), 및 상부 전극(186)을 순차적으로 형성할 수 있다.
전술한 공정을 수행하여 반도체 장치(100)가 완성될 수 있다.
예시적인 실시예들에 따르면, 이온 주입 공정에 의해 예비 액티브 반도체층(140P)으로부터 제1 콘택(142) 및 제2 콘택(144)이 형성될 수 있다. 제1 콘택(142)은 워드 라인(WL)의 상면보다 높은 레벨에 배치되는 상면을 가지므로, 랜딩 패드 리세스(170R)의 깊이가 상대적으로 작을 수 있고 랜딩 패드(170)와 워드 라인(WL) 사이의 수평 방향으로의 오버랩이 방지될 수 있다. 따라서 랜딩 패드 리세스(170R)를 큰 깊이로 형성할 때 발생할 수 있는 게이트 절연층(150)의 손상 등이 방지될 수 있다. 따라서 반도체 장치(100)는 감소된 누설 전류 및 감소된 콘택 저항을 가질 수 있고, 우수한 전기적 특성을 가질 수 있다.
도 24 및 도 25는 예시적인 실시예들에 따른 반도체 장치(100B)의 제조 방법을 나타내는 단면도들이다.
우선 도 11 내지 도 13을 참조로 설명한 공정을 수행하여 몰드 절연층(130) 상에 몰드 개구부(130H) 내벽을 콘포말하게 커버하는 예비 액티브 반도체층(140P)을 형성한다. 이후 도 14를 참조로 설명한 이온 주입 공정을 생략하고, 도 15a 내지 도 18을 참조로 설명한 공정들을 수행하여 예비 액티브 반도체층(140P) 상에 게이트 절연층(150)과 워드 라인(WL)이 배치되는 구조를 형성한다.
도 24를 참조하면, 노출되는 예비 액티브 반도체층(140P)의 표면 상에 수소 또는 중수소 플라즈마 처리(P220)를 수행할 수 있다. 예를 들어, 몰드 개구부(130H)의 상부 측벽 상에 제1 콘택(142B)이 형성되고, 몰드 개구부(130H)의 바닥부 상에 제2 콘택(144B)이 형성될 수 있다.
예시적인 실시예들에서, 수소 또는 중수소 플라즈마 처리(P220)에서 수소 또는 중수소의 확산 길이를 적절하게 조절할 수 있다. 수소 또는 중수소의 확산 길이는 후속 공정에서 형성될 워드 라인(WL)과 랜딩 패드(LP)의 상대적인 수직 위치 및 워드 라인(WL)과 제1 콘택(142B)의 상대적인 수직 위치를 고려하여 결정될 수 있다.
예를 들어, 수소 또는 중수소의 확산 길이는 워드 라인(WL)이 제1 콘택(142B)의 일부분과 수평 방향으로 오버랩되도록 결정될 수 있고, 제1 콘택(142B)의 바닥면이 워드 라인(WL)의 상면보다 약 2 내지 10 nm의 제1 거리(D1)(도 5 참조)만큼 이격되도록 결정될 수 있다.
일부 실시예들에서, 선택적으로, 예비 액티브 반도체층(140P)의 표면 상에 수소 또는 중수소 플라즈마 처리를 수행한 후에 액상 또는 기상의 과산화수소(H2O2) 또는 액상 또는 기상의 과산화중수소(D2O2)에 예비 액티브 반도체층(140P)의 표면을 노출할 수 있고, 이후 자외선 조사 공정을 수행할 수 있다.
도 25를 참조하면, 수소 또는 중수소 플라즈마 처리의 결과로 제1 콘택(142B) 및 제2 콘택(144B)이 형성될 수 있다.
제1 콘택(142B) 및 제2 콘택(144B)은 상기 수소 또는 중수소 플라즈마 처리 이후에 상기 산화물 반도체 물질 내부에 수소 또는 중수소 원자에 의해 형성된 산소 공공(oxygen vacancy)를 더 포함할 수 있다. 제1 콘택(142B) 및 제2 콘택(144B)은 산화물 반도체 물질을 포함할 수 있고, 예를 들어 IGZO(InGaZnOy), IWO(InWOy), ITGO(InSnGaOy), IAZO(InAlZnOy), IGO(InGaOy), 및 ITZO(InSnZnOy) 중 적어도 하나를 포함할 수 있다. 제1 콘택(142B)은 제2 산소 함량을 포함할 수 있고 제2 산소 함량은 액티브 반도체층(140)의 제1 산소 함량보다 작을 수 있다. 제2 콘택(144B)은 제3 산소 함량을 포함할 수 있고 제3 산소 함량은 액티브 반도체층(140)의 제1 산소 함량보다 작을 수 있다.
이후 도 19 내지 도 23을 참조로 설명한 공정을 수행하여 반도체 장치(100B)가 형성될 수 있다.
도 26 및 도 27은 예시적인 실시예들에 따른 반도체 장치(100C)의 제조 방법을 나타내는 단면도들이다.
우선 도 11 내지 도 13을 참조로 설명한 공정을 수행하여 몰드 절연층(130) 상에 몰드 개구부(130H) 내벽을 콘포말하게 커버하는 예비 액티브 반도체층(140P)을 형성한다. 이후 도 14를 참조로 설명한 이온 주입 공정을 생략하고, 도 15a 내지 도 16b를 참조로 설명한 공정들을 수행하여 예비 액티브 반도체층(140P) 상에 몰드 개구부(130H)를 채우는 제2 마스크층(230)이 배치되는 구조를 형성한다.
도 26을 참조하면, 몰드 절연층(130)의 상면 상으로 노출되는 예비 액티브 반도체층(140P)의 표면 상에 수소 또는 중수소 플라즈마 처리(P230)를 수행할 수 있다. 예시적인 실시예들에서, 수소 또는 중수소 플라즈마 처리(P230)에서 수소 또는 중수소의 확산 길이를 적절하게 조절할 수 있다. 수소 또는 중수소의 확산 길이는 후속 공정에서 형성될 워드 라인(WL)과 랜딩 패드(LP)의 상대적인 수직 위치 및 워드 라인(WL)과 제1 콘택(142B)의 상대적인 수직 위치를 고려하여 결정될 수 있다. 예를 들어, 수소 또는 중수소의 확산 길이는 워드 라인(WL)이 제1 콘택(142B)의 일부분과 수평 방향으로 오버랩되도록 결정될 수 있다.
일부 실시예들에서, 선택적으로, 예비 액티브 반도체층(140P)의 표면 상에 수소 또는 중수소 플라즈마 처리를 수행한 후에 액상 또는 기상의 과산화수소(H2O2) 또는 액상 또는 기상의 과산화중수소(D2O2)에 예비 액티브 반도체층(140P)의 표면을 노출할 수 있고, 이후 자외선 조사 공정을 수행할 수 있다.
예시적인 실시예들에 따르면, 몰드 개구부(130H) 바닥부 상에 배치되는 예비 액티브 반도체층(140P) 부분은 상기 플라즈마 처리 또는 자외선 조사 공정에 노출되지 않을 수 있고, 몰드 개구부(130H) 바닥부에 배치되는 예비 액티브 반도체층(140P) 부분은 산소 함량이 변화하지 않을 수 있다.
이후 도 17 내지 도 23을 참조로 설명한 공정을 수행하여 반도체 장치(100C)가 형성될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
BL: 비트 라인 WL: 워드 라인
130: 몰드 절연층 140: 액티브 반도체층
142: 제1 콘택 144: 제2 콘택
170: 랜딩 패드

Claims (10)

  1. 기판 상에서 제1 수평 방향으로 연장되는 비트 라인;
    상기 비트 라인 상에 배치되고, 상기 기판의 상면에 수직한 수직 방향으로 연장되는 제1 부분과, 상기 제1 부분의 바닥부에 연결되어 상기 제1 수평 방향으로 연장되는 제2 부분을 포함하며, 산화물 반도체 물질을 포함하는 액티브 반도체층;
    상기 액티브 반도체층의 제1 측벽 상에 배치되고 상기 제1 수평 방향에 수직한 제2 수평 방향으로 연장되는 워드 라인;
    상기 액티브 반도체층과 상기 워드 라인 사이에 개재되는 게이트 절연층;
    상기 액티브 반도체층 상에 배치되고, 상기 워드 라인의 상면보다 낮은 레벨에 배치되는 바닥면과 상기 워드 라인의 상기 상면보다 높은 레벨에 배치되는 상면을 포함하며, 제1 도펀트가 함유된 산화물 반도체 물질을 포함하는 제1 콘택;
    상기 비트 라인 상에서 상기 액티브 반도체층의 상기 제2 부분에 인접하게 배치되고, 제2 도펀트가 함유된 산화물 반도체 물질을 포함하는 제2 콘택; 및
    상기 제1 콘택 상에 배치되는 랜딩 패드를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 게이트 절연층은 상기 액티브 반도체층의 상기 제1 부분과 상기 워드 라인의 측벽 사이에 및 상기 액티브 반도체층의 상기 제2 부분과 상기 워드 라인의 바닥면 사이에 배치되고,
    상기 게이트 절연층은 상기 제1 콘택의 상면 및 상기 워드 라인의 상기 상면보다 높은 레벨에 배치되는 상면을 갖는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 콘택의 제1 측벽은 상기 액티브 반도체층의 상기 제1 측벽과 정렬되고,
    상기 제1 콘택의 상기 제1 측벽에 반대되는 제2 측벽은 상기 액티브 반도체층의 상기 제1 측벽에 반대되는 제2 측벽과 정렬되는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 게이트 절연층이 상기 제1 콘택의 상기 제1 측벽 및 상기 액티브 반도체층의 상기 제1 측벽과 접촉하는 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서,
    상기 비트 라인 상에 배치되고 상기 액티브 반도체층의 상기 제2 측벽 및 상기 제1 콘택의 상기 제2 측벽을 커버하는 몰드 절연층을 더 포함하는 반도체 장치.
  6. 제1항에 있어서,
    상기 랜딩 패드는,
    제1 수평 방향으로 제1 폭을 갖는 상측 부분과,
    상기 상측 부분 아래에 배치되고 상기 제1 수평 방향으로 상기 제1 폭보다 작은 제2 폭을 갖는 하측 부분을 포함하고,
    상기 게이트 절연층은 상기 랜딩 패드의 상기 하측 부분의 측벽의 적어도 일부분을 커버하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 랜딩 패드의 상기 하측 부분의 양 측벽은 상기 제1 콘택의 양 측벽과 정렬되는 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서,
    상기 랜딩 패드의 상기 하측 부분의 제1 측벽은 상기 제1 콘택의 제1 측벽과 정렬되고,
    상기 랜딩 패드의 상기 하측 부분의 제2 측벽은 상기 제1 콘택의 제2 측벽에 대하여 외측으로 돌출하는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 제1 도펀트는 인듐, 주석, 비스무트, 및 텅스텐 중 적어도 하나를 포함하고,
    상기 제2 도펀트는 인듐, 주석, 비스무트, 및 텅스텐 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 기판 상에서 제1 수평 방향으로 연장되는 비트 라인;
    상기 기판 상에서 상기 비트 라인을 커버하며 몰드 개구부를 포함하는 몰드 절연층;
    상기 몰드 개구부의 제1 측벽 상에 배치되는 제1 셀 트랜지스터; 및
    상기 몰드 개구부의 제2 측벽 상에 배치되는 제2 셀 트랜지스터를 포함하고,
    상기 제1 셀 트랜지스터 및 상기 제2 셀 트랜지스터 각각은,
    상기 비트 라인 상에 배치되고 상기 기판의 상면에 수직한 수직 방향으로 연장되는 제1 부분과, 상기 제1 부분의 바닥부에 연결되어 상기 제1 수평 방향으로 연장되는 제2 부분을 포함하며, 산화물 반도체 물질을 포함하는 액티브 반도체층;
    상기 액티브 반도체층의 제1 측벽 상에 배치되고 상기 제1 수평 방향에 수직한 제2 수평 방향으로 연장되는 워드 라인;
    상기 액티브 반도체층과 상기 워드 라인 사이에 개재되는 게이트 절연층;
    상기 액티브 반도체층 상에 배치되고, 상기 워드 라인의 상면보다 낮은 레벨에 배치되는 바닥면과 상기 워드 라인의 상기 상면보다 높은 레벨에 배치되는 상면을 포함하는 제1 콘택; 및
    상기 제1 콘택 상에 배치되는 랜딩 패드를 포함하는 반도체 장치.
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