KR20240030234A - 채널 구조물을 포함하는 반도체 소자 - Google Patents

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KR20240030234A
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송준화
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Abstract

반도체 소자는 기판 상에 배치된 상부 도전 라인과, 상기 상부 도전 라인의 일측 표면에 대면하는 채널 구조물과, 상기 채널 구조물과 상기 상부 도전 라인과의 사이에 개재된 게이트 유전막과, 상기 채널 구조물에 연결된 도전성 콘택 패턴을 포함하고, 상기 채널 구조물은 상기 도전성 콘택 패턴으로부터 이격되고, 제1 조성을 가지는 산화물 반도체층으로 이루어지는 메인 채널부와, 상기 메인 채널부와 상기 도전성 콘택 패턴과의 사이에 배치되고, 상기 도전성 콘택 패턴에 접하는 표면을 가지고, 상기 제1 조성과 다른 제2 조성을 가지는 물질로 이루어지는 채널 콘택부를 포함한다.

Description

채널 구조물을 포함하는 반도체 소자 {Semiconductor device including channel structure}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 채널 구조물을 포함하는 반도체 소자에 관한 것이다.
전자 기술의 발달로 인해 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있으며, 이에 따라 채널 영역을 통한 누설 전류를 감소시키기 위하여 산화물 반도체 물질을 채용하는 채널층을 구비한 트랜지스터가 제안되었다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 산화물 반도체 물질을 채용하는 채널 구조물을 구비한 트랜지스터에서 상기 채널 구조물과 상기 채널 구조물에 접하는 도전성 콘택 패턴과의 사이에서 콘택 저항을 감소시켜 신뢰도가 향상된 반도체 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자는 기판 상에 배치된 상부 도전 라인과, 상기 상부 도전 라인의 일측 표면에 대면하는 채널 구조물과, 상기 채널 구조물과 상기 상부 도전 라인과의 사이에 개재된 게이트 유전막과, 상기 채널 구조물에 연결된 도전성 콘택 패턴을 포함하고, 상기 채널 구조물은 상기 도전성 콘택 패턴으로부터 이격되고, 제1 조성을 가지는 산화물 반도체층으로 이루어지는 메인 채널부와, 상기 메인 채널부와 상기 도전성 콘택 패턴과의 사이에 배치되고, 상기 도전성 콘택 패턴에 접하는 표면을 가지고, 상기 제1 조성과 다른 제2 조성을 가지는 물질로 이루어지는 채널 콘택부를 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자는 기판 상에 배치되고 상호 평행한 복수의 하부 도전 라인과, 상기 복수의 하부 도전 라인 상에 배치되고 제1 수평 방향으로 길게 연장되는 트랜지스터 영역을 한정하는 몰드 절연 패턴과, 상기 트랜지스터 영역에서 상기 제1 수평 방향을 따라 일렬로 배치되고 각각 상기 몰드 절연 패턴의 측벽에 대면하는 수직 채널부를 포함하는 복수의 채널 구조물과, 상기 트랜지스터 영역에서 상기 복수의 채널 구조물 상에 배치되고 상기 복수의 채널 구조물 각각의 상기 수직 채널부에 대면하는 측벽을 가지고, 상기 제1 수평 방향을 따라 길게 연장된 상부 도전 라인과, 상기 복수의 채널 구조물과 상기 상부 도전 라인과의 사이에 개재된 게이트 유전막과, 상기 복수의 채널 구조물 각각의 상기 수직 채널부에 하나씩 연결된 복수의 도전성 콘택 패턴을 포함하고, 상기 복수의 채널 구조물 각각의 상기 수직 채널부는 상기 복수의 하부 도전 라인 중에서 선택되는 하나의 하부 도전 라인에 접하고, 제1 조성을 가지는 산화물 반도체층으로 이루어지는 메인 채널부와, 상기 메인 채널부와 상기 복수의 도전성 콘택 패턴 중에서 선택된 하나의 도전성 콘택 패턴과의 사이에 배치되고, 상기 선택된 하나의 도전성 콘택 패턴에 접하는 표면을 가지고, 상기 제1 조성과 다른 제2 조성을 가지는 물질로 이루어지는 채널 콘택부를 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 반도체 소자는 기판 상에 배치되고 복수의 주변 회로를 포함하는 주변 회로 영역과, 상기 주변 회로 영역 상에 배치되고 상기 복수의 주변 회로에 연결된 하부 도전 라인과, 상기 하부 도전 라인 상에 배치되고 트랜지스터 영역을 한정하는 측벽을 가지는 몰드 절연 패턴과, 상기 트랜지스터 영역에 배치되고, 상기 하부 도전 라인의 상면에 접하는 저면과, 상기 몰드 절연 패턴의 상기 측벽에 대면하는 수직 채널부를 포함하는 채널 구조물과, 상기 트랜지스터 영역에서 상기 채널 구조물을 덮는 게이트 유전막과, 상기 트랜지스터 영역에서 상기 게이트 유전막 위에 배치되고 상기 수직 채널부에 대면하는 측벽을 가지는 상부 도전 라인과, 상기 수직 채널부에 연결된 도전성 콘택 패턴을 포함하고, 상기 채널 구조물의 상기 수직 채널부는 상기 도전성 콘택 패턴으로부터 이격되어 있고 제1 조성을 가지는 산화물 반도체층으로 이루어지는 메인 채널부와, 상기 도전성 콘택 패턴에 접하는 표면을 가지고, 상기 제1 조성과 다른 제2 조성을 가지는 물질로 이루어지는 채널 콘택부를 포함한다.
본 발명의 기술적 사상에 의한 반도체 소자는 산화물 반도체 물질을 채용하는 채널 구조물을 포함하고, 상기 채널 구조물 중 도전성 콘택 패턴에 접하는 채널 콘택부는 상기 채널 구조물의 메인 채널부의 조성과는 다른 조성을 가진다. 상기 채널 콘택부에 포함된 산소 원자들은 상기 채널 콘택부에 포함된 다른 원소들과 비교적 큰 결합 해리 에너지(bond dissociation energy)로 결합되어 있어, 상기 채널 콘택부에 포함된 산소 원자들이 상기 도전성 콘택 패턴에 포함된 금속 원자와 반응하여 금속 산화물을 형성하는 것을 억제할 수 있다. 따라서, 상기 채널 구조물과 상기 도전성 콘택 패턴과의 사이의 콘택 저항이 감소될 수 있고, 필요에 따라 상기 채널 구조물과 상기 도전성 콘택 패턴과의 사이에 증가된 콘택 면적을 확보함으로써 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 일부 구성을 도시한 평면 레이아웃 다이어그램이다.
도 2a는 도 1의 A - A’ 선 단면도이다.
도 2b는 도 1의 B - B’ 선 단면도이다.
도 2c는 도 2a에서 "EX1"으로 표시한 부분의 확대 단면도이다.
도 3a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 3b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 7a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자의 단면도이다.
도 7b는 도 7a에서 "EX3"으로 표시한 부분의 확대 단면도이다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 9a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 9b는 도 9a에서 "EX4"로 표시한 부분의 확대 단면도이다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 11a 내지 도 19b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 보다 구체적으로, 도 11a, 도 12a, 도 13a, 도 14a, 및 도 15a는 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따른 일부 구성들을 도시한 평면 레이아웃 다이어그램이다. 도 11b, 도 12b, 도 13b, 도 14b, 및 도 15b는 도 11a, 도 12a, 도 13a, 도 14a, 및 도 15a의 A - A’ 선 단면도이다. 도 11c, 도 12c, 도 13c, 도 14c, 및 도 15c는 도 11a, 도 12a, 도 13a, 도 14a, 및 도 15a의 B - B’ 선 단면도이다. 도 16a, 도 17a, 도 18a, 및 도 19a는 도 1의 A - A’ 선 단면에 대응하는 영역의 공정 순서에 따른 단면도이다. 도 16b, 도 17b, 도 18b, 및 도 19b는 도 16a, 도 17a, 도 18a, 및 도 19a에서 "EX1”으로 표시한 부분의 확대 단면도이다.
도 20a 내지 도 24b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 보다 구체적으로, 도 20a는 반도체 소자의 제조 방법을 설명하기 위한 평면 레이아웃 다이어그램이다. 도 20b, 도 21a, 도 22a, 도 23a, 및 도 24a는 도 1의 A - A’ 선 단면에 대응하는 영역의 공정 순서에 따른 단면도이다. 도 21b, 도 22b, 도 23b, 및 도 24b는 도 21a, 도 22a, 도 23a, 및 도 24a에서 "EX3”으로 표시한 부분의 확대 단면도이다.
도 25a 내지 도 26b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 보다 구체적으로, 도 25a 및 도 26a는 도 1의 A - A’ 선 단면에 대응하는 영역의 공정 순서에 따른 단면도이다. 도 25b 및 도 26b는 도 25a 및 도 26a에서 "EX4”로 표시한 부분의 확대 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(100)의 일부 구성을 도시한 평면 레이아웃 다이어그램이다. 도 2a는 도 1의 A - A’ 선 단면도이고, 도 2b는 도 1의 B - B’ 선 단면도이고, 도 2c는 도 2a에서 "EX1"으로 표시한 부분의 확대 단면도이다.
도 1, 도 2a, 도 2b, 및 도 2c를 참조하면, 반도체 소자(100)는 기판(102)과, 기판(102) 상에 배치되고 복수의 주변 회로를 포함하는 주변 회로 구조물(PCA)과, 주변 회로 구조물(PCA) 상에 배치된 복수의 비트 라인(BL) 및 복수의 차폐 구조물(SL)을 포함할 수 있다.
예시적인 실시예들에서, 기판(102)은 실리콘, 예를 들면 단결정 실리콘, 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 다른 예시적인 실시예들에서, 기판(102)은 Ge, SiGe, SiC, GaAs, InAs, 및 InP 중에서 선택되는 적어도 하나를 포함할 수 있다. 예시적인 실시예들에서, 기판(102)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
복수의 비트 라인(BL)은 각각 주변 회로 구조물(PCA)에 포함된 복수의 주변 회로 중 적어도 하나의 주변 회로에 연결되어 있을 수 있다. 복수의 차폐 구조물(SL)은 각각 플로딩(floating)되어 있을 수 있다. 복수의 비트 라인(BL) 및 복수의 차폐 구조물(SL)은 각각 층간절연막(106F)에 의해 상호 절연될 수 있다. 복수의 차폐 구조물(SL)은 층간절연막(106G)으로 덮이고, 복수의 비트 라인(BL)은 층간절연막(106F, 106G)을 수직 방향(Z 방향)으로 관통할 수 있다. 복수의 비트 라인(BL)은 주변 회로 구조물(PCA)에 포함된 복수의 도전성 플러그(P1, P2, P3) 및 복수의 배선층(M1, M2) 중에서 선택되는 일부를 통해 주변 회로 구조물(PCA)에 포함된 주변 회로에 연결될 수 있다.
주변 회로 구조물(PCA)은 복수의 코어 회로(104)를 포함할 수 있다. 복수의 코어 회로(104)는 기판(102) 위에 차례로 배치된 제1 도전 패턴(C1) 및 제2 도전 패턴(C2)을 포함할 수 있다. 제1 도전 패턴(C1) 및 제2 도전 패턴(C2)은 주변 회로 구조물(PCA)의 상부에 배치되는 반도체 소자의 기능을 제어하기 위한 다양한 회로 소자들을 구성할 수 있다. 예시적인 실시예들에서, 주변 회로 구조물(PCA)은 트랜지스터 등과 같은 다양한 능동 소자(active element)와, 커패시터(capacitor), 레지스터(resistor), 인덕터(inductor) 등과 같은 다양한 수동 소자(passive element)를 더 포함할 수 있다.
예시적인 실시예들에서, 주변 회로 구조물(PCA)에 포함된 복수의 주변 회로는 서브 워드 라인 드라이버(sub-word line driver) 블록(SWD), 센스앰프 블록(S/A), 및/또는 제어 로직을 포함할 수 있으나, 이들에 한정되는 것은 아니다. 주변 회로 구조물(PCA)에 포함된 복수의 주변 회로는 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함할 수 있다. 상기 복수의 주변 회로는 복수의 도전성 플러그(P1, P2, P3), 및 복수의 배선층(M1, M2)을 통해 주변 회로 구조물(PCA)의 상부에 배치된 도전 라인들, 예를 들면 복수의 비트 라인(BL)에 전기적으로 연결될 수 있다.
주변 회로 구조물(PCA)에서, 복수의 코어 회로(104), 복수의 도전성 플러그(P1, P2, P3), 및 복수의 배선층(M1, M2) 중 상호 절연이 필요한 부분들은 복수의 층간절연막(106A, 106B, 106C, 106D, 106E)에 의해 필요한 절연 거리를 유지할 수 있다. 복수의 층간절연막(106A, 106B, 106C, 106D, 106E)은 각각 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
예시적인 실시예들에서, 기판(102) 상의 주변 회로 구조물(PCA)은 생략 가능하다. 이 경우, 주변 회로 구조물(PCA)은 기판(102) 상에서 도 2a 및 도 2b에 예시한 영역으로부터 이격된 다른 영역에 배치될 수 있다. 다른 예시적인 실시예들에서, 주변 회로 구조물(PCA)은 트랜지스터 영역(TRR)(도 1 참조)을 포함하는 셀 어레이 영역으로부터 측방향으로 이격된 영역에 배치될 수도 있다.
복수의 비트 라인(BL) 및 복수의 차폐 구조물(SL)은 각각 기판(102) 상에서 제1 수평 방향(X 방향)으로 서로 이격되고 제1 수평 방향(X 방향)에 수직인 제2 수평 방향(Y 방향)으로 길게 연장될 수 있다. 복수의 비트 라인(BL) 및 복수의 차폐 구조물(SL)은 제2 수평 방향(Y 방향)을 따라 서로 평행하게 연장될 수 있다. 예시적인 실시예들에서, 복수의 비트 라인(BL) 및 복수의 차폐 구조물(SL)은 각각 Ti, TiN, Ta, TaN, Mo, Ru, W, WN, Co, Ni, TiSi, TiSiN, WSi, WSiN, TaSi, TaSiN, RuTiN, CoSi, NiSi, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 본 명세서에서, 비트 라인(BL)은 하부 도전 라인으로 칭해질 수 있다. 예시적인 실시예들에서, 복수의 차폐 구조물(SL)은 각각 W, Al, Cu, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 예시적인 실시예들에서, 복수의 차폐 구조물(SL)은 각각 W, Al, Cu, 또는 이들의 조합으로 이루어지는 도전막과, 상기 도전막의 내부에 있는 에어 갭 또는 보이드를 포함할 수 있다.
복수의 비트 라인(BL) 및 복수의 차폐 구조물(SL) 상에는 몰드 절연 패턴(110)이 배치될 수 있다. 몰드 절연 패턴(110)은 트랜지스터 영역(TRR)(도 1 참조)을 한정하는 측벽(110S)을 가질 수 있다. 몰드 절연 패턴(110)과, 몰드 절연 패턴(110)에서 측벽(110S)에 의해 한정되는 트랜지스터 영역(TRR)은 각각 제1 수평 방향(X 방향)을 따라 길게 연장될 수 있다. 몰드 절연 패턴(110)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 1 및 도 2a에 예시한 바와 같이, 트랜지스터 영역(TRR)에서 복수의 채널 구조물(CS1)이 제1 수평 방향(X 방향)을 따라 일렬로 배치될 수 있다. 복수의 채널 구조물(CS1)은 각각 몰드 절연 패턴(110)의 측벽(110S)에 대면하는 수직 채널부(VC)와, 비트 라인(BL)의 상면에 접하는 수평 채널부(HC)를 포함할 수 있다.
복수의 채널 구조물(CS1) 각각에서, 수직 채널부(VC)는 몰드 절연 패턴(110)의 측벽(110S)에 접하고, 수평 채널부(HC)로부터 수직 방향(Z 방향)을 따라 길게 연장되어 있을 수 있다.
복수의 채널 구조물(CS1)은 각각 메인 채널부(120)와, 메인 채널부(120)의 최상면 위에 배치된 채널 콘택부(122)를 포함할 수 있다. 채널 구조물(CS1)에서, 수직 채널부(VC)의 일부와 수평 채널부(HC)는 메인 채널부(120)로 이루어질 수 있다. 채널 구조물(CS1)에서, 수직 채널부(VC) 중 기판(102)으로부터 가장 먼 끝부는 채널 콘택부(122)로 이루어질 수 있다. 채널 콘택부(122)는 수직 채널부(VC)의 최상부에 배치될 수 있다.
트랜지스터 영역(TRR)에는 복수의 채널 구조물(CS1)을 포함하는 복수의 트랜지스터가 배치될 수 있다. 상기 복수의 트랜지스터는 제1 수평 방향(X 방향)에 수직인 제2 수평 방향에서 서로 대면하는 2 개의 트랜지스터를 포함할 수 있으며, 상기 2 개의 트랜지스터는 복수의 채널 구조물(CS1)에서 선택되는 하나의 채널 구조물(CS1)을 공유할 수 있다.
복수의 채널 구조물(CS1) 각각에서, 메인 채널부(120)는 복수의 비트 라인(BL) 중에서 선택되는 하나의 비트 라인(BL)의 상면에 접할 수 있다. 메인 채널부(120)는 제1 조성을 가지는 산화물 반도체층으로 이루어지고, 채널 콘택부(122)는 상기 제1 조성과 다른 제2 조성을 가지는 물질로 이루어질 수 있다.
예시적인 실시예들에서, 메인 채널부(120)에 포함된 상기 산화물 반도체층은 IGZO(InGaZnO), Sn-IGZO, IWO(InWO), IZO(InZnO), ZTO(ZnSnO), ZnO, YZO(yttrium-doped zinc oxide), IGSO(InGaSiO), InO, SnO, TiO, ZnON, MgZnO, ZrInZnO, HfInZnO, SnInZnO, SiInZnO, GaZnSnO, ZrZnSnO, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 메인 채널부(120)는 IGZO로 이루어질 수 있다.
예시적인 실시예들에서, 채널 콘택부(122)는 메인 채널부(120)에 포함된 상기 산화물 반도체층을 구성하는 원소들과 동일한 원소들을 포함하고, 추가적으로 알루미늄(Al), 보론(B), 비소(As), 불소(F), 및 수소(H) 중에서 선택되는 적어도 하나의 도판트를 더 포함할 수 있다.
다른 예시적인 실시예들에서, 채널 콘택부(122)는 메인 채널부(120)에 포함된 제1 산화물 반도체 물질과 다른 조성을 가지는 제2 산화물 반도체 물질을 포함하고, 추가적으로 알루미늄(Al), 보론(B), 비소(As), 불소(F), 및 수소(H) 중에서 선택되는 적어도 하나의 도판트를 더 포함할 수 있다. 상기 제1 산화물 반도체 물질 및 상기 제2 산화물 반도체 물질은 각각 IGZO(InGaZnO), Sn-IGZO, IWO(InWO), IZO(InZnO), ZTO(ZnSnO), ZnO, YZO(yttrium-doped zinc oxide), IGSO(InGaSiO), InO, SnO, TiO, ZnON, MgZnO, ZrInZnO, HfInZnO, SnInZnO, SiInZnO, GaZnSnO, ZrZnSnO, 또는 이들의 조합으로 이루어질 수 있다. 예시적인 실시예들에서, 상기 제1 산화물 반도체 물질 및 상기 제2 산화물 반도체 물질은 각각 상기 예시된 물질들 중에서 선택되는 서로 다른 물질로 이루어질 수 있다. 다른 예시적인 실시예들에서, 메인 채널부(120)는 IGZO(InGaZnO)로 이루어지고, 채널 콘택부(122)는 IAZO(indium aluminum zinc oxide)로 이루어질 수 있다.
도 1 및 도 2a에 예시한 바와 같이, 트랜지스터 영역(TRR)에는 채널 구조물(CS1)을 덮는 게이트 유전막(130)과, 게이트 유전막(130)을 덮는 복수의 워드 라인(WL)이 배치될 수 있다. 복수의 워드 라인(WL)은 제1 수평 방향(X 방향)을 따라 길게 연장되고 상호 평행하게 배치될 수 있다. 도 1 및 도 2a에는 1 개의 트랜지스터 영역(TRR)에 2 개의 워드 라인(WL)이 배치된 구성이 예시되어 있다. 본 명세서에서, 워드 라인(WL)은 상부 도전 라인으로 칭해질 수 있다. 트랜지스터 영역(TRR)에서 1 개의 워드 라인(WL)은 1 개의 게이트 유전막(130)에 접하고, 상기 1 개의 워드 라인(WL)은 상기 1 개의 게이트 유전막(130)을 사이에 두고 복수의 채널 구조물(CS1)과 제2 수평 방향(Y 방향)으로 대면할 수 있다.
도 1에 예시한 바와 같이, 복수의 워드 라인(WL)은 각각 게이트 유전막(130)을 사이에 두고 채널 구조물(CS1)에 대면하는 제1 부분과, 채널 구조물(CS1) 없이 게이트 유전막(130) 만을 사이에 두고 몰드 절연 패턴(110)에 대면하는 제2 부분을 포함할 수 있다. 복수의 워드 라인(WL) 각각에서, 제2 수평 방향(Y 방향)에서, 상기 제2 부분은 상기 제1 부분보다 몰드 절연 패턴(110)에 더 가까울 수 있다.
도 2a에 예시한 바와 같이, 비트 라인(BL)은 채널 구조물(CS1) 및 게이트 유전막(130)을 사이에 두고 워드 라인(WL)으로부터 수직 방향(Z 방향)으로 이격되어 있을 수 있다. 비트 라인(BL)은 채널 구조물(CS1)의 메인 채널부(120)에 접하는 상면을 가질 수 있다.
트랜지스터 영역(TRR)에서, 채널 구조물(CS1)은 트랜지스터 영역(TRR)에 배치된 2 개의 워드 라인(WL) 각각의 일측 표면에 대면할 수 있다. 게이트 유전막(130)은 복수의 채널 구조물(CS1)에 접하는 부분들과, 몰드 절연 패턴(110)의 측벽(110S)에 접하는 부분들을 포함할 수 있다. 게이트 유전막(130)은 상기 2 개의 워드 라인(WL) 각각의 상기 일측 표면과 채널 구조물(CS1)의 수직 채널부(VC)와의 사이에 개재되는 부분들과, 상기 2 개의 워드 라인(WL) 각각의 저면과 채널 구조물(CS1)의 수평 채널부(HC)와의 사이에 개재되는 부분들을 포함할 수 있다.
게이트 유전막(130)은 채널 구조물(CS1)과 워드 라인(WL)과의 사이에 개재될 수 있다. 채널 구조물(CS1)의 최상면은 게이트 유전막(130), 복수의 워드 라인(WL), 및 몰드 절연 패턴(1100 각각의 최상면보다 기판(102)에 더 가까울 수 있다.
예시적인 실시예들에서, 게이트 유전막(130)은 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막으로 이루어질 수 있다. 예시적인 실시예들에서, 게이트 유전막(130)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 티탄산 지르콘산 연(PZT: Lead Zirconate Titanate), 탄탈산 스트론튬 비스무스(STB), 비스무스 철 산화물(BFO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 및 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 복수의 워드 라인(WL)은 각각 Ti, TiN, Ta, TaN, Mo, Ru, W, WN, TiSiN, WSiN, 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다.
1 개의 트랜지스터 영역(TRR)에 배치된 2 개의 워드 라인(WL) 사이에서 채널 구조물(CS1) 위에는 하부 절연 격벽(142)이 배치될 수 있다. 상기 2 개의 워드 라인(WL) 각각의 상면과 하부 절연 격벽(142)의 상면은 상부 절연 격벽(144)으로 덮일 수 있다. 제2 수평 방향(Y 방향)에서, 상부 절연 격벽(144)의 폭은 하부 절연 격벽(142)의 폭보다 더 클 수 있다. 하부 절연 격벽(142) 및 상부 절연 격벽(144)은 각각 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
복수의 채널 구조물(CS1) 상에는 복수의 도전성 콘택 패턴(150P)이 배치될 수 있다. 복수의 도전성 콘택 패턴(150P)은 각각 복수의 채널 구조물(CS1)에서 선택되는 하나의 채널 구조물(CS1)에 연결될 수 있다.
도 1에 예시한 바와 같이, 복수의 도전성 콘택 패턴(150P)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)을 따라 일정한 간격을 사이에 두고 규칙적인 배열로 배치될 수 있다. 도 1에는 복수의 도전성 콘택 패턴(150P)이 기판(102) 상의 평면(예를 들면, X-Y 평면)에서 매트릭스(matrix) 구조로 배치된 예를 도시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 복수의 도전성 콘택 패턴(150P)은 기판(102) 상의 평면(예를 들면, X-Y 평면)에서 허니콤(honeycomb) 구조로 배치될 수도 있다. 복수의 도전성 콘택 패턴(150P)은 분리 절연막(160)에 의해 상호 절연될 수 있다.
채널 구조물(CS1)의 메인 채널부(120)는 도전성 콘택 패턴(150P)으로부터 이격되어 있을 수 있다. 채널 콘택부(122)는 메인 채널부(120)와 도전성 콘택 패턴(150P)과의 사이에 배치될 수 있다. 복수의 도전성 콘택 패턴(150P)은 각각 메인 채널부(120)로부터 수직 방향(Z 방향)으로 이격될 수 있다. 복수의 도전성 콘택 패턴(150P)은 각각 채널 콘택부(122)에 접하는 표면을 가질 수 있다.
복수의 도전성 콘택 패턴(150P)은 각각 게이트 유전막(130)을 사이에 두고 워드 라인(WL)으로부터 이격된 위치에 배치될 수 있다. 도 2c에 예시한 바와 같이, 복수의 도전성 콘택 패턴(150P)은 각각 게이트 유전막(130)과 몰드 절연 패턴(110)과의 사이에 개재되는 하측 콘택부(150L)와, 하측 콘택부(150L)의 위에 배치되고 하측 콘택부(150L)에 일체로 연결된 상측 패드부(150U)를 포함할 수 있다. 복수의 도전성 콘택 패턴(150P) 각각의 하측 콘택부(150L)는 게이트 유전막(130)에 대면하는 측벽과, 몰드 절연 패턴(110)에 대면하는 측벽과, 채널 콘택부(122)의 상면에 접하는 저면을 가질 수 있다. 복수의 도전성 콘택 패턴(150P) 각각의 상측 패드부(150U)는 게이트 유전막(130), 몰드 절연 패턴(110), 및 상부 절연 격벽(144) 각각의 상면을 덮을 수 있다.
복수의 도전성 콘택 패턴(150P)은 각각 금속 함유막으로 이루어질 수 있다. 예시적인 실시예들에서, 복수의 도전성 콘택 패턴(150P)은 각각 Ti, TiN, Ta, TaN, Mo, Ru, W, WN, TiSiN, WSiN, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 복수의 도전성 콘택 패턴(150P)은 각각 TiN으로 이루어지는 도전성 배리어막과, W으로 이루어지는 도전막의 적층 구조로 이루어질 수 있다.
게이트 유전막(130)은 도전성 콘택 패턴(150P)의 하측 콘택부(150L)에 접하는 유전막 배리어 라이너(130W)를 포함할 수 있다. 유전막 배리어 라이너(130W)는 게이트 유전막(130)을 구성하는 물질을 포함하고, 추가적으로 알루미늄(Al), 보론(B), 비소(As), 불소(F), 및 수소(H) 중에서 선택되는 도판트를 더 포함할 수 있다. 예시적인 실시예들에서, 유전막 배리어 라이너(130W)는 알루미늄(Al), 보론(B), 비소(As), 불소(F), 및 수소(H) 중에서 선택되는 도판트를 포함하는 금속 산화막으로 이루어질 수 있다. 유전막 배리어 라이너(130W)는 도전성 콘택 패턴(150P)에 포함된 금속(예들 들면 텅스텐)과 게이트 유전막(130)에 포함된 물질(예를 들면, 산소 원자)와의 사이의 원하지 않는 반응을 억제할 수 있는 배리어 역할을 할 수 있다.
몰드 절연 패턴(110)은 도전성 콘택 패턴(150P)의 하측 콘택부(150L)에 접하는 몰드 배리어 라이너(110W)를 포함할 수 있다. 몰드 배리어 라이너(110W)는 몰드 절연 패턴(110)을 구성하는 물질을 포함하고, 추가적으로 알루미늄(Al), 보론(B), 비소(As), 불소(F), 및 수소(H) 중에서 선택되는 도판트를 더 포함할 수 있다. 예시적인 실시예들에서, 몰드 배리어 라이너(110W)는 상기 도판트를 포함하는 실리콘 산화막, 상기 도판트를 포함하는 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다. 몰드 배리어 라이너(110W)는 도전성 콘택 패턴(150P)에 포함된 금속(예들 들면 텅스텐)과 몰드 배리어 라이너(110W)에 포함된 물질(예를 들면, 산소 원자)와의 사이의 원하지 않는 반응을 억제할 수 있는 배리어 역할을 할 수 있다.
반도체 소자(100)는 복수의 도전성 콘택 패턴(150P)의 상부에 배치된 복수의 커패시터 구조물(CAP)을 더 포함할 수 있다. 복수의 도전성 콘택 패턴(150P) 및 분리 절연막(160) 상에는 식각 정지막(162) 및 층간절연막(170)이 차례로 적층될 수 있다. 복수의 커패시터 구조물(CAP)은 각각 층간절연막(170) 및 식각 정지막(162)을 수직 방향(Z 방향)으로 관통하여 복수의 도전성 콘택 패턴(150P)에서 선택되는 하나의 도전성 콘택 패턴(150P)에 연결될 수 있다. 식각 정지막(162)은 실리콘 질화막으로 이루어지고, 층간절연막(170)은 실리콘 산화막으로 이루어질 수 있다.
도 3a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자(100A)를 설명하기 위한 단면도이다. 도 3a에는 도 2a에서 "EX1"으로 표시한 부분에 대응하는 부분의 확대된 단면 구성이 예시되어 있다. 도 3a에 있어서, 도 1 및 도 2a 내지 도 2c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 3a를 참조하면, 반도체 소자(100A)는 도 1과 도 2a 내지 도 2c를 참조하여 설명한 반도체 소자(100)와 대체로 동일한 구성을 가진다. 단, 반도체 소자(100A)는 게이트 유전막(130)과 몰드 절연 패턴(110)과의 사이에 개재된 채널 구조물(CS1A)을 포함한다. 채널 구조물(CS1A)은 메인 채널부(120A)와, 메인 채널부(120A)의 최상면 위에 배치된 채널 콘택부(122A)를 포함할 수 있다. 메인 채널부(120A) 및 채널 콘택부(122A)는 각각 도전성 콘택 패턴(150P)을 향해 오목한 상면(T1, T2)을 가질 수 있다. 메인 채널부(120A) 및 채널 콘택부(122A)에 대한 보다 상세한 구성은 도 1과 도 2a 내지 도 2c를 참조하여 메인 채널부(120) 및 채널 콘택부(122)에 대하여 설명한 바와 대체로 동일하다.
도 3b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자(100B)를 설명하기 위한 단면도이다. 도 3b에는 도 2a에서 "EX1"으로 표시한 부분에 대응하는 부분의 확대된 단면 구성이 예시되어 있다. 도 3b에 있어서, 도 1 및 도 2a 내지 도 2c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 3b를 참조하면, 반도체 소자(100B)는 도 1과 도 2a 내지 도 2c를 참조하여 설명한 반도체 소자(100)와 대체로 동일한 구성을 가진다. 단, 반도체 소자(100B)는 도전성 콘택 패턴(150PB)을 포함한다. 도전성 콘택 패턴(150PB)은 게이트 유전막(130)과 몰드 절연 패턴(110)과의 사이에 개재되는 하측 콘택부(150LB)와, 하측 콘택부(150LB)의 위에 배치되고 하측 콘택부(150LB)에 일체로 연결된 상측 패드부(150U)를 포함할 수 있다.
몰드 절연 패턴(110)은 도전성 콘택 패턴(150PB)에 접하는 측벽(110S)을 가지고, 측벽(110S)은 기판(102)(도 2a 참조)으로부터 멀어짐에 따라 게이트 유전막(130)과의 이격 거리가 점차 커지도록 경사진 경사면을 포함할 수 있다. 몰드 절연 패턴(110)에 포함된 몰드 배리어 라이너(110W)는 측벽(110S)의 상기 경사면을 따라 연장될 수 있다. 몰드 절연 패턴(110)의 측벽(110S)에 경사면을 포함함으로써, 반도체 소자(100B)의 제조 공정에서 도전성 콘택 패턴(150PB)을 형성할 때, 게이트 유전막(130)과 몰드 절연 패턴(110)과의 사이의 비교적 좁은 공간을 도전 물질로 채우기 위한 증착 공정을 수행할 때 우수한 매립 특성이 제공될 수 있다.
도전성 콘택 패턴(150PB)의 하측 콘택부(150LB)는 상기 경사면을 포함하는 측벽(110S)에 대면하는 콘택 표면을 가지고, 상기 콘택 표면은 측벽(110S)의 상기 경사면에 대응하는 형상으로 경사진 경사면을 포함할 수 있다. 도전성 콘택 패턴(150PB)에 대한 보다 상세한 구성은 도 1, 도 2a, 및 도 2c를 참조하여 도전성 콘택 패턴(150P)에 대하여 설명한 바와 대체로 동일하다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자(100C)를 설명하기 위한 단면도이다. 도 4에는 반도체 소자(100C) 중 도 1의 A - A' 선 단면에 대응하는 부분의 단면 구성이 예시되어 있다. 도 4에서, 도 1 및 도 2a 내지 도 2c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 4를 참조하면, 반도체 소자(100C)는 도 1과 도 2a 내지 도 2c를 참조하여 설명한 반도체 소자(100)와 대체로 동일한 구성을 가진다. 단, 반도체 소자(100C)는 채널 구조물(CS1) 대신 제1 수평 방향(X 방향)으로 서로 이격된 한 쌍의 채널 구조물(CSA, CSB)을 포함한다.
한 쌍의 채널 구조물(CSA, CSB)은 각각 L 자형의 수직 단면 형상을 가질 수 있다. 한 쌍의 채널 구조물(CSA, CSB)은 각각 수직 채널부(VC)와, 비트 라인(BL)의 상면에 접하는 수평 채널부(HC)를 포함할 수 있다. 한 쌍의 채널 구조물(CSA, CSB)은 각각 메인 채널부(120)와, 메인 채널부(120)의 최상면 위에 배치된 채널 콘택부(122)를 포함할 수 있다. 한 쌍의 채널 구조물(CSA, CSB) 각각에서, 수직 채널부(VC)의 일부와 수평 채널부(HC)는 메인 채널부(120)로 이루어질 수 있다.
한 쌍의 채널 구조물(CSA, CSB)각각의 수평 채널부(HC)는 하부 절연 격벽(142A)을 사이에 두고 제1 수평 방향(X 방향)으로 서로 이격될 수 있다. 하부 절연 격벽(142A)은 비트 라인(BL)의 상면과 접할 수 있다. 한 쌍의 채널 구조물(CSA, CSB) 및 하부 절연 격벽(142A)에 대한 보다 상세한 구성은 도 1과 도 2a 내지 도 2c를 참조하여 채널 구조물(CS1) 및 하부 절연 격벽(142)에 대하여 설명한 바와 대체로 동일하다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자(200)를 설명하기 위한 단면도이다. 도 5에는 도 2a에서 "EX1"으로 표시한 부분에 대응하는 부분의 확대된 단면 구성이 예시되어 있다. 도 5에 있어서, 도 1 및 도 2a 내지 도 2c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 5를 참조하면, 반도체 소자(200)는 도 1과 도 2a 내지 도 2c를 참조하여 설명한 반도체 소자(100)와 대체로 동일한 구성을 가진다. 단, 반도체 소자(200)는 게이트 유전막(130)과 몰드 절연 패턴(110)과의 사이에 개재된 채널 구조물(CS2)을 포함한다. 채널 구조물(CS2)은 메인 채널부(120)와, 메인 채널부(120)의 최상면 위에 배치된 채널 콘택부(222)를 포함한다. 채널 구조물(CS2)에서 메인 채널부(120)는 제1 산화물 반도체 물질로 이루어지고, 채널 콘택부(222)는 상기 제1 산화물 반도체 물질의 조성과 다른 조성을 가지는 제2 산화물 반도체 물질로 이루어질 수 있다. 예시적인 실시예들에서, 메인 채널부(120)는 IGZO로 이루어지고, 채널 콘택부(222)는 IAZO(indium aluminum zinc oxide)로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
반도체 소자(200)에서 게이트 유전막(130)은 유전막 배리어 라이너(130W)를 포함하지 않는다. 몰드 절연 패턴(110)은 몰드 배리어 라이너(110W)를 포함하지 않는다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자(200A)를 설명하기 위한 단면도이다. 도 6에는 도 2a에서 "EX1"으로 표시한 부분에 대응하는 부분의 확대된 단면 구성이 예시되어 있다. 도 6에 있어서, 도 1 및 도 2a 내지 도 2c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 6을 참조하면, 반도체 소자(200A)는 도 5를 참조하여 설명한 반도체 소자(200)와 대체로 동일한 구성을 가진다. 단, 반도체 소자(200A)는 채널 구조물(CS2A)과, 채널 구조물(CS2A)에 연결된 도전성 콘택 패턴(250PA)을 포함한다.
채널 구조물(CS2A)은 메인 채널부(120)와, 메인 채널부(120)의 최상면 위에 배치된 채널 콘택부(222A)를 포함할 수 있다. 도전성 콘택 패턴(250PA)는 채널 콘택부(222A)에 접하고, 메인 채널부(120)는 채널 콘택부(222A)를 사이에 두고 도전성 콘택 패턴(250PA)으로부터 이격될 수 있다.
도전성 콘택 패턴(250PA)은 게이트 유전막(130)과 몰드 절연 패턴(110)과의 사이에 개재되는 하측 콘택부(250LA)와, 하측 콘택부(250LA)의 위에 배치되고 하측 콘택부(250LA)에 일체로 연결된 상측 패드부(150U)를 포함할 수 있다.
몰드 절연 패턴(110)은 도전성 콘택 패턴(250PA)에 접하는 측벽(110S)을 가지고, 측벽(110S)은 기판(102)(도 2a 참조)으로부터 멀어짐에 따라 게이트 유전막(130)과의 이격 거리가 점차 커지도록 경사진 경사면을 포함할 수 있다. 도전성 콘택 패턴(250PA)의 하측 콘택부(250LA)는 몰드 절연 패턴(110)의 측벽(110S)에 대면하는 콘택 표면을 가지고, 상기 콘택 표면은 측벽(110S)의 상기 경사면에 대응하는 형상으로 경사진 경사면을 포함할 수 있다.
몰드 절연 패턴(110)의 측벽(110S)에 경사면을 포함함으로써, 반도체 소자(200A)의 제조 공정에서 도전성 콘택 패턴(250PA)을 형성할 때, 게이트 유전막(130)과 몰드 절연 패턴(110)과의 사이의 비교적 좁은 공간을 도전 물질로 채우기 위한 증착 공정을 수행할 때 우수한 매립 특성이 제공될 수 있다.
채널 구조물(CS2A)의 채널 콘택부(222A)는 몰드 절연 패턴(110)의 측벽(110S)에 대면하는 채널 표면(222AS)을 가지고, 채널 표면(222AS)은 측벽(110S)의 상기 경사면에 대응하는 형상으로 경사진 경사면을 포함할 수 있다.
도전성 콘택 패턴(250PA) 및 채널 구조물(CS2A)에 대한 보다 상세한 구성은 도 1 및 도 2a 내지 도 2c를 참조하여 도전성 콘택 패턴(150P) 및 채널 구조물(CS1)에 대하여 설명한 바와 대체로 동일하다.
도 7a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자(300)의 단면도이고, 도 7b는 도 7a에서 "EX3"으로 표시한 부분의 확대 단면도이다. 도 7a에는 반도체 소자(300) 중 도 1의 A - A' 선 단면에 대응하는 부분의 단면 구성이 예시되어 있다. 도 7a 및 도 7b에서, 도 1 및 도 2a 내지 도 2c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 7a 및 도 7b를 참조하면, 반도체 소자(300)는 도 1과 도 2a 내지 도 2c를 참조하여 설명한 반도체 소자(100)와 대체로 동일한 구성을 가진다. 단, 반도체 소자(300)는 몰드 절연 패턴(310)과, 몰드 절연 패턴(310)의 측벽에 접하는 채널 구조물(CS3)과, 채널 구조물(CS3)에 연결되는 복수의 도전성 콘택 패턴(350P)을 포함한다. 복수의 도전성 콘택 패턴(350P)은 분리 절연막(360)에 의해 상호 절연될 수 있다. 분리 절연막(360)은 도 2a 내지 도 2c를 참조하여 분리 절연막(160)에 대하여 설명한 바와 대체로 동일한 구성을 가질 수 있다.
몰드 절연 패턴(310)은 서로 다른 물질로 이루어지는 제1 몰드 절연 패턴(312) 및 제2 몰드 절연 패턴(314)을 포함할 수 있다. 제1 몰드 절연 패턴(312) 및 제2 몰드 절연 패턴(314)은 소정의 식각액에 대하여 서로 다른 식각 선택비를 가질 수 있다. 예시적인 실시예들에서, 제1 몰드 절연 패턴(312)은 실리콘 산화막으로 이루어지고, 제2 몰드 절연 패턴(314)은 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
몰드 절연 패턴(310)에서, 제1 몰드 절연 패턴(312)의 최상면은 채널 구조물(CS3)의 최상면보다 낮은 수직 레벨에 위치되고, 제2 몰드 절연 패턴(314)의 최상면은 채널 구조물(CS3)의 최상면보다 높은 수직 레벨에 위치될 수 있다. 본 명세서에서, 용어 "수직 레벨"은 기판(102)(도 2a 참조)으로부터의 수직 거리를 의미한다. 본 명세서에서, 수직 레벨이 높다는 것은 기판(102)으로부터의 수직 거리가 비교적 큰 것을 의미한다.
도전성 콘택 패턴(350P)은 게이트 유전막(130)과 몰드 절연 패턴(310)과의 사이에 개재되는 하측 콘택부(350L)와, 하측 콘택부(350L)의 위에 배치되고 하측 콘택부(350L)에 일체로 연결된 상측 패드부(350U)를 포함할 수 있다.
채널 구조물(CS3)은 메인 채널부(120)와, 메인 채널부(120)의 최상면 위에 배치된 채널 콘택부(322)를 포함할 수 있다. 채널 콘택부(322)에 대한 보다 상세한 구성은 도 1과 도 2a 내지 도 2c를 참조하여 채널 콘택부(122)에 대하여 설명한 바와 대체로 동일하다.
도전성 콘택 패턴(350P)의 하측 콘택부(350L)는 게이트 유전막(130)에 대면하는 측벽과, 채널 콘택부(322)의 상면 및 측벽에 접하는 표면들과, 제1 몰드 절연 패턴(312)의 최상면에 접하는 표면과, 제2 몰드 절연 패턴(314)의 측벽에 접하는 표면을 가질 수 있다. 도전성 콘택 패턴(350P)의 하측 콘택부(350L)는 채널 콘택부(322)의 측벽과 몰드 절연 패턴(310)에 포함된 제2 몰드 절연 패턴(314)의 측벽과의 사이에 개재되는 부분을 포함할 수 있다.
몰드 절연 패턴(310)의 제1 몰드 절연 패턴(312)은 도전성 콘택 패턴(350P)에 접하는 몰드 배리어 라이너(312W)를 포함하고, 몰드 절연 패턴(310)의 제2 몰드 절연 패턴(314)은 도전성 콘택 패턴(350P)에 접하는 몰드 배리어 라이너(314W)를 포함하고, 게이트 유전막(130)은 도전성 콘택 패턴(350P)에 접하는 유전막 배리어 라이너(130W)를 포함할 수 있다. 몰드 배리어 라이너(312W)는 제1 몰드 절연 패턴(312)을 구성하는 원소들과 동일한 원소들을 포함하고, 추가적으로 알루미늄(Al), 보론(B), 비소(As), 불소(F), 및 수소(H) 중에서 선택되는 적어도 하나의 도판트를 더 포함할 수 있다. 몰드 배리어 라이너(314W)는 제2 몰드 절연 패턴(314)를 구성하는 원소들과 동일한 원소들을 포함하고, 추가적으로 알루미늄(Al), 보론(B), 비소(As), 불소(F), 및 수소(H) 중에서 선택되는 적어도 하나의 도판트를 더 포함할 수 있다.
몰드 절연 패턴(310), 채널 구조물(CS3), 및 도전성 콘택 패턴(350P)에 대한 보다 상세한 구성은 도 1 및 도 2a 내지 도 2c를 참조하여 몰드 절연 패턴(110), 채널 구조물(CS1), 및 도전성 콘택 패턴(150P)에 대하여 설명한 바와 대체로 동일하다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자(300A)를 설명하기 위한 단면도이다. 도 8에는 도 7a에서 "EX3"으로 표시한 부분에 대응하는 부분의 확대된 단면 구성이 예시되어 있다. 도 8에 있어서, 도 1, 도 2a 내지 도 2c, 도 7a 및 도 7b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 8을 참조하면, 반도체 소자(300A)는 도 7a 및 도 7b를 참조하여 설명한 반도체 소자(300)와 대체로 동일한 구성을 가진다. 단, 반도체 소자(300A)는 도전성 콘택 패턴(350PA)을 포함한다. 도전성 콘택 패턴(350PA)은 분리 절연막(360)에 의해 주변의 도전체들과 상호 절연될 수 있다. 도전성 콘택 패턴(350PA)은 게이트 유전막(130)과 몰드 절연 패턴(310)과의 사이에 개재되는 하측 콘택부(350LA)와, 하측 콘택부(350LA)의 위에 배치되고 하측 콘택부(350LA)에 일체로 연결된 상측 패드부(350U)를 포함할 수 있다.
몰드 절연 패턴(310)에 포함된 제2 몰드 절연 패턴(314)은 도전성 콘택 패턴(350PA)에 접하는 측벽(314S)을 가지고, 측벽(314S)은 기판(102)(도 7a 참조)으로부터 멀어짐에 따라 게이트 유전막(130)과의 이격 거리가 점차 커지도록 경사진 경사면을 포함할 수 있다. 제2 몰드 절연 패턴(314)에 포함된 몰드 배리어 라이너(314W)는 측벽(314S)의 상기 경사면을 따라 연장될 수 있다.
도전성 콘택 패턴(350PA)의 하측 콘택부(350LA)는 측벽(314S)의 상기 경사면에 대면하는 콘택 표면을 가지고, 상기 콘택 표면은 측벽(314S)의 상기 경사면에 대응하는 형상으로 경사진 경사면을 포함할 수 있다. 도전성 콘택 패턴(350PA)에 대한 보다 상세한 구성은 도 7a 및 도 7b를 참조하여 도전성 콘택 패턴(350P)에 대하여 설명한 바와 대체로 동일하다.
도 9a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자(400)를 설명하기 위한 단면도이고, 도 9b는 도 9a에서 "EX4"로 표시한 부분의 확대 단면도이다. 도 9a에는 반도체 소자(500) 중 도 1의 A - A’ 선 단면에 대응하는 부분의 단면 구성이 예시되어 있다. 도 9a 및 도 9b에서, 도 1, 도 2a 내지 도 2c, 도 7a 및 도 7b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 9a 및 도 9b를 참조하면, 반도체 소자(400)는 도 7a 및 도 7b를 참조하여 설명한 반도체 소자(300)와 대체로 동일한 구성을 가진다. 단, 반도체 소자(400)는 몰드 절연 패턴(310)의 측벽에 접하는 채널 구조물(CS4)과, 채널 구조물(CS4)에 연결되는 복수의 도전성 콘택 패턴(450P)을 포함한다. 복수의 도전성 콘택 패턴(450P)은 분리 절연막(360)에 의해 상호 절연될 수 있다.
반도체 소자(400)에서 게이트 유전막(130)은 도 7a 및 도 7b에 예시한 유전막 배리어 라이너(130W)를 포함하지 않는다. 몰드 절연 패턴(310)은 도 7a 및 도 7b에 예시한 몰드 배리어 라이너(312W, 314W)를 포함하지 않는다.
몰드 절연 패턴(310)에서, 제1 몰드 절연 패턴(312)의 최상면은 채널 구조물(CS4)의 최상면보다 낮은 수직 레벨에 위치되고, 제2 몰드 절연 패턴(314)의 최상면은 채널 구조물(CS4)의 최상면보다 높은 수직 레벨에 위치될 수 있다.
도전성 콘택 패턴(450P)은 게이트 유전막(130)과 몰드 절연 패턴(310)과의 사이에 개재되는 하측 콘택부(450L)와, 하측 콘택부(450L)의 위에 배치되고 하측 콘택부(450L)에 일체로 연결된 상측 패드부(450U)를 포함할 수 있다.
채널 구조물(CS4)은 메인 채널부(120)와, 메인 채널부(120)의 최상면 위에 배치된 채널 콘택부(422)를 포함할 수 있다. 채널 콘택부(422)에 대한 보다 상세한 구성은 도 1과 도 2a 내지 도 2c를 참조하여 채널 콘택부(122)에 대하여 설명한 바와 대체로 동일하다.
도전성 콘택 패턴(450P)의 하측 콘택부(450L)는 게이트 유전막(130)에 대면하는 측벽과, 몰드 절연 패턴(410)에 대면하는 측벽과, 채널 콘택부(422)의 상면 및 측벽에 접하는 표면들과, 제1 몰드 절연 패턴(312)의 최상면에 접하는 표면을 가질 수 있다. 도전성 콘택 패턴(450P)의 하측 콘택부(450L)는 채널 콘택부(422)의 측벽과 몰드 절연 패턴(310)에 포함된 제2 몰드 절연 패턴(314)의 측벽과의 사이에 개재되는 부분을 포함할 수 있다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자(400A)를 설명하기 위한 단면도이다. 도 10에는 도 9a에서 "EX4"로 표시한 부분에 대응하는 부분의 확대된 단면 구성이 예시되어 있다. 도 10에 있어서, 도 1, 도 2a 내지 도 2c, 도 9a 및 도 9b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 10을 참조하면, 반도체 소자(400A)는 도 9a 및 도 9b를 참조하여 설명한 반도체 소자(400)와 대체로 동일한 구성을 가진다. 단, 반도체 소자(400A)는 채널 구조물(CS4)에 연결된 도전성 콘택 패턴(450PA)을 포함한다. 도전성 콘택 패턴(450PA)은 분리 절연막(360)에 의해 주변의 도전체들과 상호 절연될 수 있다.
도전성 콘택 패턴(450PA)는 채널 구조물(CS4)의 채널 콘택부(422)에 접하고, 메인 채널부(120)는 채널 콘택부(422)를 사이에 두고 도전성 콘택 패턴(450PA)으로부터 이격될 수 있다.
도전성 콘택 패턴(450PA)은 게이트 유전막(130)의 측벽과 몰드 절연 패턴(310)의 제2 몰드 절연 패턴(314)의 측벽과의 사이에 개재되는 부분을 포함할 수 있다.
몰드 절연 패턴(410)의 제2 몰드 절연 패턴(314)은 도전성 콘택 패턴(450PA)에 접하는 측벽(314S)을 가지고, 측벽(314S)은 기판(102)(도 2a 참조)으로부터 멀어짐에 따라 게이트 유전막(130)과의 이격 거리가 점차 커지도록 경사진 경사면을 포함할 수 있다. 도전성 콘택 패턴(450PA)의 하측 콘택부(450LA)는 제2 몰드 절연 패턴(314)의 측벽(314S)에 대면하는 콘택 표면을 가지고, 상기 콘택 표면은 측벽(314S)의 상기 경사면에 대응하는 형상으로 경사진 경사면을 포함할 수 있다.
도 1 내지 도 10을 참조하여 설명한 반도체 소자(100, 100A, 100B, 100C, 200, 200A, 300, 300A, 400, 400A)는 산화물 반도체 물질을 채용하는 채널 구조물(CS1, CSA, CSB, CS1A, CS2, CS2A, CS3, CS4)을 포함하고, 채널 구조물(CS1, CSA, CSB, CS1A, CS2, CS2A, CS3, CS4)에서 도전성 콘택 패턴(150P, 150PB, 250PA, 350P, 350PA, 450P, 450PA)에 접하는 채널 콘택부(122, 122A, 222, 222A, 322, 422)는 채널 구조물(CS1, CSA, CSB, CS1A, CS2, CS2A, CS3, CS4)의 메인 채널부(120, 120A)와 다른 조성을 가진다. 예시적인 실시예들에서, 채널 콘택부(122, 122A, 222, 222A, 322, 422)는 메인 채널부(120, 120A)에 포함된 산화물 반도체층을 구성하는 원소들과 동일한 원소들을 포함하고, 추가적으로 알루미늄(Al), 보론(B), 비소(As), 불소(F), 및 수소(H) 중에서 선택되는 적어도 하나의 도판트를 더 포함할 수 있다. 따라서, 채널 콘택부(122, 122A, 222, 222A, 322, 422)에 포함된 산소 원자들은 채널 콘택부(122, 122A, 222, 222A, 322, 422)에 포함된 다른 원소들과 비교적 큰 결합 해리 에너지(bond dissociation energy)로 결합되어 있어, 채널 콘택부(122, 122A, 222, 222A, 322, 422)에 포함된 산소 원자들이 도전성 콘택 패턴(150P, 150PB, 250PA, 350P, 350PA, 450P, 450PA)에 포함된 금속 원자와 반응하여 금속 산화물을 형성하는 것을 억제할 수 있다. 따라서, 채널 구조물(CS1, CSA, CSB, CS1A, CS2, CS2A, CS3, CS4)과 도전성 콘택 패턴(150P, 150PB, 250PA, 350P, 350PA, 450P, 450PA)과의 사이의 콘택 저항이 감소될 수 있다.
또한, 도 3b, 도 6, 도 8, 및 도 10에 예시한 반도체 소자(100B, 200A, 300A, 400A)와 같이 경사면을 포함하는 측벽(110S, 314S)에 접하는 도전성 콘택 패턴(150PB, 250PA, 350PA, 450PA), 또는 도 7a 내지 도 10에 예시한 바와 같이 채널 구조물(CS3, CS4)에 포함된 채널 콘택부(322, 422)의 상면 및 측벽에 접하고 채널 콘택부(322, 422)의 측벽과 몰드 절연 패턴(310)의 측벽과의 사이에 개재되는 도전성 콘택 패턴(350P, 350PA, 450P, 450PA)을 포함함으로써, 채널 구조물과 도전성 콘택 패턴과의 사이에 증가된 콘택 면적을 확보할 수 있다. 따라서, 반도체 소자의 신뢰성을 향상시킬 수 있다.
다음에, 본 발명이 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법에 대하여 구체적인 예를 들어 설명한다.
도 11a 내지 도 19b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 보다 구체적으로, 도 11a, 도 12a, 도 13a, 도 14a, 및 도 15a는 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따른 일부 구성들을 도시한 평면 레이아웃 다이어그램이다. 도 11b, 도 12b, 도 13b, 도 14b, 및 도 15b는 도 11a, 도 12a, 도 13a, 도 14a, 및 도 15a의 A - A’ 선 단면도이다. 도 11c, 도 12c, 도 13c, 도 14c, 및 도 15c는 도 11a, 도 12a, 도 13a, 도 14a, 및 도 15a의 B - B’ 선 단면도이다. 도 16a, 도 17a, 도 18a, 및 도 19a는 도 1의 A - A’ 선 단면에 대응하는 영역의 공정 순서에 따른 단면도이다. 도 16b, 도 17b, 도 18b, 및 도 19b는 도 16a, 도 17a, 도 18a, 및 도 19a에서 "EX1”으로 표시한 부분의 확대 단면도이다. 도 11a 내지 도 19b를 참조하여 도 1 및 도 2a 내지 도 2c에 예시한 반도체 소자(100)의 예시적인 제조 방법을 설명한다. 도 11a 내지 도 19b에 있어서, 도 1 및 도 2a 내지 도 2c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 11a, 도 11b, 및 도 11c를 참조하면, 기판(102) 상에 복수의 코어 회로(104), 복수의 도전성 플러그(P1, P2, P3) 및 복수의 배선층(M1, M2)을 포함하는 복수의 주변 회로를 형성하여 기판(102) 상에 주변 회로 구조물(PCA)을 형성할 수 있다. 그 후, 주변 회로 구조물(PCA) 상에 층간절연막(106F)을 관통하는 복수의 차폐 구조물(SL)과, 층간절연막(106F, 106G)을 관통하는 복수의 비트 라인(BL)을 형성할 수 있다.
도 12a, 도 12b, 및 도 12c를 참조하면, 복수의 비트 라인(BL)이 형성된 도 11a, 도 11b, 및 도 11c의 결과물 상에 복수의 개구(110H)를 가지는 몰드 절연 패턴(110)을 형성할 수 있다. 복수의 개구(110H)를 통해 복수의 비트 라인(BL) 각각의 일부 영역들이 노출될 수 있다. 몰드 절연 패턴(110)에 형성된 복수의 개구(110H)는 각각 트랜지스터 영역(TRR)을 제공할 수 있다.
도 13a, 도 13b, 및 도 13c를 참조하면, 몰드 절연 패턴(110)에 형성된 복수의 개구(110H)에서 노출되는 표면들을 컨포멀하게 덮는 채널층(120L)을 형성할 수 있다. 채널층(120L)은 산화물 반도체층으로 이루어질 수 있다. 상기 산화물 반도체층은 IGZO(InGaZnO), Sn-IGZO, IWO(InWO), IZO(InZnO), ZTO(ZnSnO), ZnO, YZO(yttrium-doped zinc oxide), IGSO(InGaSiO), InO, SnO, TiO, ZnON, MgZnO, ZrInZnO, HfInZnO, SnInZnO, SiInZnO, GaZnSnO, ZrZnSnO, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 채널층(120L)은 IGZO로 이루어질 수 있다.
예시적인 실시예들에서, 채널층(120L)은 CVD (chemical vapor deposition) 공정, 저압 CVD 공정, 플라즈마 강화 CVD 공정, 유기 금속 CVD(MOCVD) 공정, ALD(atomic layer deposition) 공정 중 적어도 하나의 공정을 이용하여 형성될 수 있다. 예시적인 실시예들에서, 채널층(120L)은 약 1 nm 내지 약 50 nm의 두께로 형성될 수 있으나 이에 한정되는 것은 아니다.
도 14a, 도 14b, 및 도 14c를 참조하면, 도 13a, 도 13b, 및 도 13c의 결과물에서 채널층(120L)을 덮는 희생 패턴(SM1)을 형성하고, 희생 패턴(SM1)을 식각 마스크로 이용하여 채널층(120L)을 식각하여 채널층(120L)을 복수의 메인 채널부(120)으로 분할할 수 있다. 복수의 개구(110H) 내부에서 복수의 메인 채널부(120) 각각의 사이에 층간절연막(106G)이 노출될 수 있다.
도 15a, 도 15b, 및 도 15c를 참조하면, 도 14a, 도 14b, 및 도 14c의 결과물에서 희생 패턴(SM1)을 제거하여 복수의 메인 채널부(120) 각각의 상면을 노출시킨 후, 몰드 절연 패턴(110)의 복수의 개구(110H) 내에서 복수의 메인 채널부(120)을 차례로 덮는 복수의 게이트 유전막(130) 및 복수의 워드 라인(WL)을 형성할 수 있다.
예시적인 실시예들에서, 복수의 게이트 유전막(130) 및 복수의 워드 라인(WL)을 형성하기 위하여, 복수의 메인 채널부(120) 각각의 상면을 노출시킨 후, 복수의 메인 채널부(120) 및 층간절연막(106G) 각각의 노출 표면들을 컨포멀하게 덮는 게이트 유전막(130)을 먼저 형성하고, 게이트 유전막(130) 위에 복수의 워드 라인(WL)을 형성할 수 있다. 복수의 워드 라인(WL)을 형성하기 위한 패터닝 과정에서 개구(110H) 내에 있는 2 개의 워드 라인(WL) 사이에 있는 게이트 유전막(130)의 일부가 제거될 수 있다. 개구(110H) 내에 있는 2 개의 워드 라인(WL) 사이에서 메인 채널부(120)의 상면이 노출될 수 있다.
그 후, 개구(110H) 내에 있는 2 개의 워드 라인(WL) 사이의 공간을 채우는 하부 절연 격벽(142)과, 개구(110H) 내에서 2 개의 워드 라인(WL) 및 하부 절연 격벽(142) 각각의 상면을 덮는 상부 절연 격벽(144)을 형성할 수 있다. 상부 절연 격벽(144), 게이트 유전막(130), 워드 라인(WL), 및 몰드 절연 패턴(110) 각각의 상면은 하나의 평판한 평면을 이룰 수 있다.
도 16a 및 도 16b를 참조하면, 도 15a, 도 15b, 및 도 15c의 결과물에서 노출된 복수의 메인 채널부(120) 각각의 상면으로부터 일부를 제거하여, 복수의 메인 채널부(120)의 높이를 낮출 수 있다. 그 결과, 복수의 메인 채널부(120) 상에는 게이트 유전막(130)의 측벽과 몰드 절연 패턴(110)의 측벽에 의해 한정되는 복수의 콘택 공간(CTH)이 형성될 수 있다. 복수의 메인 채널부(120) 각각의 상면으로부터 일부를 제거하는 공정은 습식 공정, 건식 공정, 또는 이들의 조합으로 이루어지는 공정을 이용하여 수행될 수 있다.
도 17a 및 도 17b를 참조하면, 도 16a 및 도 16b의 결과물에서 복수의 콘택 공간(CTH)을 통해 복수의 메인 채널부(120)에 알루미늄(Al), 보론(B), 비소(As), 불소(F), 및 수소(H) 중에서 선택되는 도판트를 주입하는 이온주입 공정을 수행할 수 있다. 그 결과, 복수의 메인 채널부(120) 각각의 상측 일부 영역의 조성이 변화되어, 도판트를 포함하는 산화물 반도체층으로 이루어지는 채널 콘택부(122)가 형성될 수 있다.
채널 콘택부(122)가 형성되는 동안 상기 도판트가 게이트 유전막(130)의 노출된 측벽과 몰드 절연 패턴(110)의 노출된 측벽에도 주입되어, 게이트 유전막(130)의 노출된 측벽에는 유전막 배리어 라이너(130W)가 형성되고, 몰드 절연 패턴(110)의 노출된 측벽에는 몰드 배리어 라이너(110W)가 형성될 수 있다.
도 18a 및 도 18b를 참조하면, 도 17a 및 도 17b의 결과물에서 복수의 콘택 공간(CTH)을 채우며 몰드 절연 패턴(110), 게이트 유전막(130), 및 상부 절연 격벽(144) 각각의 상면을 덮는 도전층(150)을 형성할 수 있다. 도전층(150)은 Ti, TiN, Ta, TaN, Mo, Ru, W, WN, TiSiN, WSiN, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 도전층(150)은 TiN으로 이루어지는 도전성 배리어막과, W으로 이루어지는 도전막의 적층 구조로 이루어질 수 있다.
도 19a 및 도 19b를 참조하면, 도 18a 및 도 18b의 결과물에서 도전층(150)의 일부 영역들을 식각하여 상부 절연 격벽(144)을 노출시키는 분리 공간을 형성하고, 도전층(150)으로부터 복수의 도전성 콘택 패턴(150P)을 형성할 수 있다. 그 후, 상기 분리 공간을 채우는 분리 절연막(160)을 형성할 수 있다.
그 후, 도 2a 및 도 2b에 예시한 바와 같이, 복수의 도전성 콘택 패턴(150P)이 형성된 결과물 상에 식각 정지막(162) 및 층간절연막(170)을 형성하고, 식각 정지막(162) 및 층간절연막(170)을 관통하여 복수의 도전성 콘택 패턴(150P)에 연결되는 복수의 커패시터 구조물(CAP)을 형성할 수 있다.
이상, 도 11a 내지 도 19b를 참조하여 도 1 및 도 2a 내지 도 2c에 예시한 반도체 소자(100)의 예시적인 제조 방법을 설명하였으나, 도 11a 내지 도 19b를 참조하여 설명한 바 로부터 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여 다양한 구조를 가지는 반도체 소자들을 제조할 수 있다.
예를 들면, 도 3a에 예시한 반도체 소자(100A)를 제조하기 위하여, 도 16a 및 도 16b를 참조하여 설명한 공정에서 메인 채널부(120) 각각의 상면으로부터 일부를 습식 식각 공정으로 제거하여, 메인 채널부(120)에 오목한 상면(T2)을 형성할 수 있다. 그 후, 도 17a 및 도 17b를 참조하여 설명한 바와 유사한 방법으로, 메인 채널부(120)의 오목한 상면(T2)으로부터 메인 채널부(120)에 알루미늄(Al), 보론(B), 비소(As), 불소(F), 및 수소(H) 중에서 선택되는 도판트를 주입하여, 메인 채널부(120)로부터 도 3a에 예시한 바와 같이 오목한 상면(T1)을 가지는 메인 채널부(120A)와, 오목한 상면(T2)을 가지는 채널 콘택부(122A)를 형성할 수 있다.
도 3b에 예시한 반도체 소자(100B)를 제조하기 위하여, 도 16a 및 도 16b를 참조하여 설명한 바와 같이 메인 채널부(120) 각각의 상면으로부터 일부를 제거하는 동안, 식각액 또는 식각 가스의 조성 변화 등 식각 분위기를 제어하여, 메인 채널부(120)와 함께 몰드 절연 패턴(110)의 일부가 식각되어 몰드 절연 패턴(110)에 경사면을 포함하는 측벽(110S)을 형성할 수 있다. 그 후, 도 17a 및 도 17b를 참조하여 설명한 바와 유사한 방법으로, 메인 채널부(120)에 알루미늄(Al), 보론(B), 비소(As), 불소(F), 및 수소(H) 중에서 선택되는 도판트를 주입하는 동안, 측벽(110S)을 따라 경사지게 연장되는 몰드 배리어 라이너(110W)를 형성할 수 있다.
도 4에 예시한 반도체 소자(100C)를 제조하기 위하여, 도 14a, 도 14b, 및 도 14c의 결과물에서 희생 패턴(SM1)을 제거하여 복수의 메인 채널부(120) 각각의 상면을 노출시킨 후, 도 15a, 도 15b, 및 도 15c를 참조하여 설명한 바와 유사하게, 복수의 메인 채널부(120) 및 층간절연막(106G) 각각의 노출 표면들을 컨포멀하게 덮는 게이트 유전막(130)을 먼저 형성하고, 게이트 유전막(130) 위에 복수의 워드 라인(WL)을 형성할 수 있다. 복수의 워드 라인(WL)을 형성하기 위한 패터닝 과정에서 개구(110H) 내에 있는 2 개의 워드 라인(WL) 사이에 있는 게이트 유전막(130)의 일부가 제거되어 개구(110H) 내에서 2 개의 워드 라인(WL) 사이에 메인 채널부(120)의 상면이 노출될 수 있다. 그 후, 개구(110H) 내에서 노출된 메인 채널부(120)를 식각하여 메인 채널부(120)를 2 개로 분할하고, 비트 라인(BL)의 상면을 노출시킬 수 있다. 그 후, 개구(110H) 내에 있는 2 개의 워드 라인(WL) 사이 및 2 개의 메인 채널부(120) 사이의 공간을 채우는 하부 절연 격벽(142A)과, 개구(110H) 내에서 2 개의 워드 라인(WL) 및 하부 절연 격벽(142A) 각각의 상면을 덮는 상부 절연 격벽(144)을 형성할 수 있다.
도 5에 예시한 반도체 소자(200)를 제조하기 위하여, 도 16a 및 도 16b를 참조하여 설명한 바와 유사한 방법으로 메인 채널부(120) 각각의 상면으로부터 일부를 제거할 수 있다. 그 후, 도 17a 및 도 17b를 참조하여 설명한 도판트 주입 공정을 생략하고, 도 18a 및 도 18b를 참조하여 설명한 도전층(150)의 형성 공정을 수행하기 전에, 콘택 공간(CTH)(도 16a 및 도 16b 참조) 내에서 메인 채널부(120) 상에 채널 콘택부(222)를 형성할 수 있다. 예시적인 실시예들에서, 채널 콘택부(222)를 형성하기 위하여, 콘택 공간(CTH)에서 노출되는 메인 채널부(120) 상에 메인 채널부(120)를 구성하는 제1 산화물 반도체 물질과는 다른 조성의 제2 산화물 반도체 물질을 증착할 수 있다. 그 후, 상기 제2 산화물 반도체 물질로 이루어지는 증착 막의 일부를 에치백에 의해 제거하여 메인 채널부(120) 상에 채널 콘택부(222)가 남도록 할 수 있다.
도 6에 예시한 반도체 소자(200A)를 제조하기 위하여, 도 4에 예시한 반도체 소자(100B)의 제조 방법에 대하여 설명한 바와 유사한 방법을 이용할 수 있다. 단, 도 16a 및 도 16b를 참조하여 설명한 바와 유사한 방법으로 메인 채널부(120) 각각의 상면으로부터 일부를 제거하는 동안 몰드 절연 패턴(110)에 경사면을 포함하는 측벽(110S)을 형성하고, 도 17a 및 도 17b를 참조하여 설명한 도판트 주입 공정을 생략하고, 도 18a 및 도 18b를 참조하여 설명한 도전층(150)의 형성 공정을 수행하기 전에, 콘택 공간(CTH)(도 16a 및 도 16b 참조) 내에서 메인 채널부(120) 상에 채널 콘택부(222A)를 형성할 수 있다. 채널 콘택부(222A)를 형성하기 위하여, 도 5에 예시한 채널 콘택부(222)의 형성 방법에 대하여 상술한 바와 유사한 공정들을 수행할 수 있다.
도 20a 내지 도 24b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 보다 구체적으로, 도 20a는 반도체 소자의 제조 방법을 설명하기 위한 평면 레이아웃 다이어그램이다. 도 20b, 도 21a, 도 22a, 도 23a, 및 도 24a는 도 1의 A - A’ 선 단면에 대응하는 영역의 공정 순서에 따른 단면도이다. 도 21b, 도 22b, 도 23b, 및 도 24b는 도 21a, 도 22a, 도 23a, 및 도 24a에서 "EX3”으로 표시한 부분의 확대 단면도이다. 도 20a 내지 도 24b를 참조하여 도 7a 및 도 7b에 예시한 반도체 소자(300)의 예시적인 제조 방법을 설명한다. 도 20a 내지 도 24b에 있어서, 도 1, 도 2a 내지 도 2c, 도 7a 및 도 7b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 20a 및 도 20b를 참조하면, 도 11a, 도 11b, 및 도 11c를 참조하여 설명한 바와 같은 방법으로 기판(102) 상에 주변 회로 구조물(PCA), 복수의 차폐 구조물(SL), 및 복수의 비트 라인(BL)을 형성한 후, 도 12a, 도 12b, 및 도 12c를 참조하여 몰드 절연 패턴(110)에 대하여 설명한 바와 유사한 방법으로 복수의 개구(110H)를 가지는 몰드 절연 패턴(310)을 형성할 수 있다. 몰드 절연 패턴(310)은 서로 다른 물질로 이루어지는 제1 몰드 절연 패턴(312) 및 제2 몰드 절연 패턴(314)을 포함하도록 형성될 수 있다.
도 21a 및 도 21b를 참조하면, 도 13a 내지 도15c를 참조하여 설명한 바와 유사한 방법으로 도 20a 및 도 20b의 결과물에서 몰드 절연 패턴(310)의 개구(110H) 내에 메인 채널부(120), 복수의 게이트 유전막(130), 복수의 워드 라인(WL), 하부 절연 격벽(142), 및 상부 절연 격벽(144)을 형성할 수 있다.
도 22a 및 도 22b를 참조하면, 도 16a 및 도 16b를 참조하여 설명한 바와 유사한 방법으로 메인 채널부(120)의 상면으로부터 일부를 식각에 의해 제거하여 메인 채널부(120)의 높이를 낮추고 메인 채널부(120) 상에 콘택 공간(CTH3)을 형성할 수 있다. 이 때, 메인 채널부(120)의 식각 조건을 제어하여, 메인 채널부(120)가 식각되는 동안 몰드 절연 패턴(310)의 제1 몰드 절연 패턴(312)도 그 상면으로부터 일부 식각되도록 할 수 있다. 그 결과, 메인 채널부(120) 상에 마련된 콘택 공간(CTH3)에서 메인 채널부(120)의 상면 및 측벽과, 게이트 유전막(130)의 측벽과, 제2 몰드 절연 패턴(314)의 측벽이 노출될 수 있다.
도 23a 및 도 23b를 참조하면, 도 17a 및 도 17b를 참조하여 설명한 바와 유사한 방법으로 도 22a 및 도 22b의 결과물에서 콘택 공간(CTH3)을 통해 메인 채널부(120)에 알루미늄(Al), 보론(B), 비소(As), 불소(F), 및 수소(H) 중에서 선택되는 도판트를 주입하는 이온주입 공정을 수행할 수 있다. 그 결과, 복수의 메인 채널부(120) 각각의 상측 일부 영역의 조성이 변화되어, 도판트를 포함하는 산화물 반도체층으로 이루어지는 채널 콘택부(322)가 형성될 수 있다.
채널 콘택부(322)가 형성되는 동안 상기 도판트가 게이트 유전막(130)의 노출된 측벽과 몰드 절연 패턴(310)의 노출된 표면에도 주입되어, 게이트 유전막(130)의 노출된 측벽에는 유전막 배리어 라이너(130W)가 형성되고, 제1 몰드 절연 패턴(312)의 상면에는 몰드 배리어 라이너(312W)가 형성되고, 제2 몰드 절연 패턴(314)의 측벽에는 몰드 배리어 라이너(314W)가 형성될 수 있다.
도 24a 및 도 24b를 참조하면, 도 18a 내지 도 19b를 참조하여 복수의 도전성 콘택 패턴(150P) 및 분리 절연막(160)을 형성하는 방법에 대하여 설명한 바와 유사한 방법으로, 도 23a 및 도 23b의 결과물 상에 복수의 도전성 콘택 패턴(350P) 및 분리 절연막(360)을 형성할 수 있다.
도 25a 내지 도 26b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다. 보다 구체적으로, 도 25a 및 도 26a는 도 1의 A - A’ 선 단면에 대응하는 영역의 공정 순서에 따른 단면도이다. 도 25b 및 도 26b는 도 25a 및 도 26a에서 "EX4”로 표시한 부분의 확대 단면도이다. 도 25a 내지 도 26b를 참조하여 도 9a 및 도 9b에 예시한 반도체 소자(400)의 예시적인 제조 방법을 설명한다. 도 25a 내지 도 26b에 있어서, 도 1, 도 2a 내지 도 2c, 도 7a 및 도 7b, 도 9a 및 도 9b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 25a 및 도 25b를 참조하면, 도 20a 내지 도 21b를 참조하여 설명한 바와 같은 공정들을 수행한 후, 도 21a 및 도 21b의 결과물에서 메인 채널부(120)의 일부를 제거하여 메인 채널부(120)의 높이를 낮추고 메인 채널부(120) 상에 콘택 공간(도시 생략)을 형성할 수 있다. 그 후, 상기 콘택 공간 내에 채널 콘택부(422)를 형성할 수 있다. 채널 콘택부(422)를 형성하기 위하여 CVD 또는 ALD 공정을 이용할 수 있다.
도 26a 및 도 26b를 참조하면, 도 25a 및 도 25b의 결과물에서 채널 콘택부(422)를 상면으로부터 일부 제거하여 채널 콘택부(422)의 높이를 낮출 수 있다. 이 때, 도 22a 및 도 22b를 참조하여 메인 채널부(120)의 식각에 대하여 설명한 바와 유사하게, 채널 콘택부(422)의 상면으로부터 일부를 식각에 의해 제거하여 채널 콘택부(422)의 높이를 낮추고 채널 콘택부(422) 상에 콘택 공간(CTH4)을 형성할 수 있다. 채널 콘택부(422)의 일부를 식각하는 동안, 식각 조건을 제어하여 몰드 절연 패턴(310)의 제1 몰드 절연 패턴(312)도 그 상면으로부터 일부 식각되도록 할 수 있다. 그 결과, 채널 콘택부(422) 상에 마련된 콘택 공간(CTH4)에서 채널 콘택부(422)의 상면 및 측벽과, 게이트 유전막(130)의 측벽과, 제2 몰드 절연 패턴(314)의 측벽이 노출될 수 있다.
그 후, 도 24a 및 도 24b를 참조하여 설명한 공정들을 수행하여 도 9a 및 도 9b에 예시한 반도체 소자(400)를 제조할 수 있다.
이상, 도 20a 내지 도 26b를 참조하여 도 7a 및 도 7b에 예시한 반도체 소자(300) 및 도 9a 및 도 9b에 예시한 반도체 소자(400)의 예시적인 제조 방법을 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 도 20a 내지 도26b를 참조하여 설명한 바로부터 다양한 변형 및 변경을 가하여 도 8 및 도 10에 예시한 반도체 소자(300A, 400A)와, 이들로부터 다양하게 변형된 구조들을 가지는 반도체 소자들을 제조할 수 있음을 당 업자들은 잘 알 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
102: 기판, 120: 메인 채널부, 122: 채널 콘택부, 150P: 도전성 콘택 패턴, BL: 비트 라인, CS1: 채널 구조물, SL: 소스 라인, WL: 워드 라인.

Claims (20)

  1. 기판 상에 배치된 상부 도전 라인과,
    상기 상부 도전 라인의 일측 표면에 대면하는 채널 구조물과,
    상기 채널 구조물과 상기 상부 도전 라인과의 사이에 개재된 게이트 유전막과,
    상기 채널 구조물에 연결된 도전성 콘택 패턴을 포함하고,
    상기 채널 구조물은
    상기 도전성 콘택 패턴으로부터 이격되고, 제1 조성을 가지는 산화물 반도체층으로 이루어지는 메인 채널부와,
    상기 메인 채널부와 상기 도전성 콘택 패턴과의 사이에 배치되고, 상기 도전성 콘택 패턴에 접하는 표면을 가지고, 상기 제1 조성과 다른 제2 조성을 가지는 물질로 이루어지는 채널 콘택부를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 채널 콘택부는 상기 산화물 반도체층을 구성하는 원소들과 동일한 원소들을 포함하고, 추가적으로 알루미늄(Al), 보론(B), 비소(As), 불소(F), 및 수소(H) 중에서 선택되는 적어도 하나의 도판트를 더 포함하는 반도체 소자.
  3. 제1항에 있어서,
    상기 채널 구조물의 최상면은 상기 게이트 유전막의 최상면보다 상기 기판에 더 가깝고,
    상기 도전성 콘택 패턴은 상기 게이트 유전막에 대면하는 측벽을 가지는 반도체 소자.
  4. 제1항에 있어서,
    상기 게이트 유전막은 상기 도전성 콘택 패턴에 접하는 유전막 배리어 라이너를 포함하고,
    상기 유전막 배리어 라이너는 알루미늄(Al), 보론(B), 비소(As), 불소(F), 및 수소(H) 중에서 선택되는 도판트를 포함하는 금속 산화막으로 이루어지는 반도체 소자.
  5. 제1항에 있어서,
    상기 메인 채널부에 포함된 상기 산화물 반도체층은 IGZO(InGaZnO), Sn-IGZO, IWO(InWO), IZO(InZnO), ZTO(ZnSnO), ZnO, YZO(yttrium-doped zinc oxide), IGSO(InGaSiO), InO, SnO, TiO, ZnON, MgZnO, ZrInZnO, HfInZnO, SnInZnO, SiInZnO, GaZnSnO, ZrZnSnO, 또는 이들의 조합으로 이루어지는 반도체 소자.
  6. 제1항에 있어서,
    상기 도전성 콘택 패턴은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 또는 이들의 조합으로 이루어지는 반도체 소자.
  7. 제1항에 있어서,
    상기 기판 상에 배치되고 트랜지스터 영역을 한정하는 측벽을 가지는 몰드 절연 패턴을 더 포함하고,
    상기 채널 구조물은 상기 트랜지스터 영역 내에서 상기 몰드 절연 패턴의 상기 측벽에 접하고 수직 방향을 따라 길게 연장되는 수직 채널부를 포함하고,
    상기 채널 콘택부는 상기 수직 채널부의 최상부에 배치된 반도체 소자.
  8. 제1항에 있어서,
    상기 기판 상에 배치되고 트랜지스터 영역을 한정하는 측벽을 가지는 몰드 절연 패턴을 더 포함하고,
    상기 도전성 콘택 패턴은 상기 채널 콘택부의 상면 및 측벽에 접하는 표면들과, 상기 채널 콘택부의 측벽과 상기 몰드 절연 패턴의 상기 측벽과의 사이에 개재되는 부분을 포함하는 반도체 소자.
  9. 제1항에 있어서,
    상기 기판 상에 배치된 몰드 절연 패턴을 더 포함하고,
    상기 몰드 절연 패턴은 상기 도전성 콘택 패턴에 접하는 측벽을 가지고,
    상기 측벽은 상기 기판으로부터 멀어짐에 따라 상기 게이트 유전막과의 이격 거리가 점차 커지도록 경사진 경사면을 포함하는 반도체 소자.
  10. 제1항에 있어서,
    상기 기판 상에 배치되고, 상기 도전성 콘택 패턴에 대면하는 측벽을 포함하는 몰드 절연 패턴을 더 포함하고,
    상기 몰드 절연 패턴의 상기 측벽은 상기 도전성 콘택 패턴에 접하는 몰드 배리어 라이너를 포함하고, 상기 몰드 배리어 라이너는 알루미늄(Al), 보론(B), 비소(As), 불소(F), 및 수소(H) 중에서 선택되는 도판트를 포함하는 절연막으로 이루어지는 반도체 소자.
  11. 제1항에 있어서,
    상기 기판과 상기 채널 구조물과의 사이에 배치된 하부 도전 라인을 더 포함하고,
    상기 하부 도전 라인은 상기 채널 구조물 및 상기 게이트 유전막을 사이에 두고 상기 상부 도전 라인으로부터 수직 방향으로 이격되어 있고, 상기 메인 채널부에 접하는 상면을 가지고,
    상기 상부 도전 라인은 제1 수평 방향을 따라 길게 연장되어 있고,
    상기 하부 도전 라인은 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 길게 연장되어 있는 반도체 소자.
  12. 제1항에 있어서,
    상기 도전성 콘택 패턴에 연결된 커패시터 구조물을 더 포함하는 반도체 소자.
  13. 기판 상에 배치되고 상호 평행한 복수의 하부 도전 라인과,
    상기 복수의 하부 도전 라인 상에 배치되고 제1 수평 방향으로 길게 연장되는 트랜지스터 영역을 한정하는 몰드 절연 패턴과,
    상기 트랜지스터 영역에서 상기 제1 수평 방향을 따라 일렬로 배치되고 각각 상기 몰드 절연 패턴의 측벽에 대면하는 수직 채널부를 포함하는 복수의 채널 구조물과,
    상기 트랜지스터 영역에서 상기 복수의 채널 구조물 상에 배치되고 상기 복수의 채널 구조물 각각의 상기 수직 채널부에 대면하는 측벽을 가지고, 상기 제1 수평 방향을 따라 길게 연장된 상부 도전 라인과,
    상기 복수의 채널 구조물과 상기 상부 도전 라인과의 사이에 개재된 게이트 유전막과,
    상기 복수의 채널 구조물 각각의 상기 수직 채널부에 하나씩 연결된 복수의 도전성 콘택 패턴을 포함하고,
    상기 복수의 채널 구조물 각각의 상기 수직 채널부는
    상기 복수의 하부 도전 라인 중에서 선택되는 하나의 하부 도전 라인에 접하고, 제1 조성을 가지는 산화물 반도체층으로 이루어지는 메인 채널부와,
    상기 메인 채널부와 상기 복수의 도전성 콘택 패턴 중에서 선택된 하나의 도전성 콘택 패턴과의 사이에 배치되고, 상기 선택된 하나의 도전성 콘택 패턴에 접하는 표면을 가지고, 상기 제1 조성과 다른 제2 조성을 가지는 물질로 이루어지는 채널 콘택부를 포함하는 반도체 소자.
  14. 제13항에 있어서,
    상기 트랜지스터 영역에는 상기 복수의 채널 구조물을 포함하는 복수의 트랜지스터가 배치되고,
    상기 복수의 트랜지스터는 상기 제1 수평 방향에 수직인 제2 수평 방향에서 서로 대면하는 2 개의 트랜지스터를 포함하고,
    상기 2 개의 트랜지스터는 상기 복수의 채널 구조물에서 선택되는 하나의 채널 구조물을 공유하는 반도체 소자.
  15. 제13항에 있어서,
    상기 채널 콘택부는 상기 산화물 반도체층을 구성하는 원소들과 동일한 원소들을 포함하고, 추가적으로 알루미늄(Al), 보론(B), 비소(As), 불소(F), 및 수소(H) 중에서 선택되는 적어도 하나의 도판트를 더 포함하는 반도체 소자.
  16. 제13항에 있어서,
    상기 복수의 채널 구조물 각각의 최상면은 상기 게이트 유전막의 최상면보다 상기 기판에 더 가깝고,
    상기 복수의 도전성 콘택 패턴 각각은 상기 게이트 유전막에 대면하는 측벽을 가지는 반도체 소자.
  17. 제13항에 있어서,
    상기 게이트 유전막은 상기 선택된 하나의 도전성 콘택 패턴에 접하는 유전막 배리어 라이너를 포함하고,
    상기 몰드 절연 패턴은 상기 선택된 하나의 도전성 콘택 패턴에 접하는 몰드 배리어 라이너를 포함하고,
    상기 채널 콘택부, 상기 유전막 배리어 라이너, 및 상기 몰드 배리어 라이너는 각각 알루미늄(Al), 보론(B), 비소(As), 불소(F), 및 수소(H) 중에서 선택되는 적어도 하나의 도판트를 포함하는 반도체 소자.
  18. 제13항에 있어서,
    상기 메인 채널부에 포함된 상기 산화물 반도체층은 IGZO(InGaZnO), Sn-IGZO, IWO(InWO), IZO(InZnO), ZTO(ZnSnO), ZnO, YZO(yttrium-doped zinc oxide), IGSO(InGaSiO), InO, SnO, TiO, ZnON, MgZnO, ZrInZnO, HfInZnO, SnInZnO, SiInZnO, GaZnSnO, ZrZnSnO, 또는 이들의 조합으로 이루어지고,
    상기 채널 콘택부는 상기 산화물 반도체층을 구성하는 원소들과 동일한 원소들을 포함하고, 추가적으로 알루미늄(Al), 보론(B), 비소(As), 불소(F), 및 수소(H) 중에서 선택되는 적어도 하나의 도판트를 더 포함하는 반도체 소자.
  19. 기판 상에 배치되고 복수의 주변 회로를 포함하는 주변 회로 영역과,
    상기 주변 회로 영역 상에 배치되고 상기 복수의 주변 회로에 연결된 하부 도전 라인과,
    상기 하부 도전 라인 상에 배치되고 트랜지스터 영역을 한정하는 측벽을 가지는 몰드 절연 패턴과,
    상기 트랜지스터 영역에 배치되고, 상기 하부 도전 라인의 상면에 접하는 저면과, 상기 몰드 절연 패턴의 상기 측벽에 대면하는 수직 채널부를 포함하는 채널 구조물과,
    상기 트랜지스터 영역에서 상기 채널 구조물을 덮는 게이트 유전막과,
    상기 트랜지스터 영역에서 상기 게이트 유전막 위에 배치되고 상기 수직 채널부에 대면하는 측벽을 가지는 상부 도전 라인과,
    상기 수직 채널부에 연결된 도전성 콘택 패턴을 포함하고,
    상기 채널 구조물의 상기 수직 채널부는
    상기 도전성 콘택 패턴으로부터 이격되어 있고 제1 조성을 가지는 산화물 반도체층으로 이루어지는 메인 채널부와,
    상기 도전성 콘택 패턴에 접하는 표면을 가지고, 상기 제1 조성과 다른 제2 조성을 가지는 물질로 이루어지는 채널 콘택부를 포함하는 반도체 소자.
  20. 제19항에 있어서,
    상기 게이트 유전막은 상기 도전성 콘택 패턴에 접하는 유전막 배리어 라이너를 포함하고,
    상기 몰드 절연 패턴은 상기 도전성 콘택 패턴에 접하는 몰드 배리어 라이너를 포함하고,
    상기 메인 채널부에 포함된 상기 산화물 반도체층은 IGZO(InGaZnO), Sn-IGZO, IWO(InWO), IZO(InZnO), ZTO(ZnSnO), ZnO, YZO(yttrium-doped zinc oxide), IGSO(InGaSiO), InO, SnO, TiO, ZnON, MgZnO, ZrInZnO, HfInZnO, SnInZnO, SiInZnO, GaZnSnO, ZrZnSnO, 및 이들의 조합으로 이루어지는 제1 그룹에서 선택되는 제1 산화물 반도체 물질로 이루어지고,
    상기 채널 콘택부는 상기 제1 그룹에서 선택되는 제2 산화물 반도체 물질과, 알루미늄(Al), 보론(B), 비소(As), 불소(F), 및 수소(H) 중에서 선택되는 적어도 하나의 도판트를 포함하고,
    상기 유전막 배리어 라이너 및 상기 몰드 배리어 라이너는 각각 알루미늄(Al), 보론(B), 비소(As), 불소(F), 및 수소(H) 중에서 선택되는 적어도 하나의 도판트를 포함하는 반도체 소자.
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