CN117641889A - 包括沟道结构的半导体装置 - Google Patents

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Abstract

一种半导体装置包括：上导电线，其位于衬底上；沟道结构，其与上导电线相邻；栅极电介质膜，其位于沟道结构和上导电线之间；以及导电接触图案，其电连接至沟道结构。沟道结构包括主沟道部分和沟道接触部分，主沟道部分包括具有第一成分的氧化物半导体层，沟道接触部分位于主沟道部分和导电接触图案之间。沟道接触部分与导电接触图案接触，并且包括具有不同于第一成分的第二成分的材料。

Description

包括沟道结构的半导体装置
相关申请的交叉引用
本申请要求于2022年8月30日在韩国知识产权局提交的韩国专利申请No.10-2022-0108992的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
本发明构思涉及一种半导体装置，并且更具体地，涉及一种包括沟道结构的半导体装置。
背景技术
由于电子技术的发展，半导体装置的尺寸缩小迅速发展。因此，已经提出了包括采用氧化物半导体材料的沟道层的晶体管，以减小通过沟道区域的漏电流。
发明内容
本发明构思提供一种半导体装置，该半导体装置通过降低沟道结构与包括采用氧化物半导体材料的沟道结构的晶体管中的与沟道结构接触的导电接触图案之间的接触电阻来提高可靠性。
根据本发明构思的一方面，提供了一种半导体装置，该半导体装置包括：上导电线，其位于衬底上；沟道结构，其与上导电线相邻；
栅极电介质膜，其位于沟道结构和上导电线之间；以及导电接触图案，其电连接至沟道结构。沟道结构包括：主沟道部分，其包括具有第一成分的氧化物半导体层；以及沟道接触部分，其位于主沟道部分和导电接触图案之间。沟道接触部分与导电接触图案接触，并且包括具有不同于第一成分的第二成分的材料。
根据本发明构思的一方面，提供了一种半导体装置，该半导体装置包括：多条下导电线，其在衬底上平行地延伸；模制绝缘图案，其位于多条下导电线上，模制绝缘图案限定沿第一横向方向延伸的晶体管区域；多个沟道结构，其在晶体管区域中沿第一横向方向对齐，多个沟道结构中的每一个包括沿模制绝缘图案的侧壁延伸的竖直沟道部分；上导电线，其在晶体管区域中位于多个沟道结构上，上导电线具有面对多个沟道结构中的每一个的竖直沟道部分的侧壁，上导电线沿第一横向方向延伸；栅极电介质膜，其位于多个沟道结构和上导电线之间；以及多个导电接触图案，其分别电连接至多个沟道结构的竖直沟道部分。多个沟道结构的竖直沟道部分分别包括：主沟道部分，其与多条下导电线中的相应下导电线接触，主沟道部分包括具有第一成分的氧化物半导体层；以及沟道接触部分，其位于主沟道部分和多个导电接触图案中的相应导电接触图案之间，其中，沟道接触部分与相应导电接触图案接触并且包括具有不同于第一成分的第二成分的材料。
根据本发明构思的一方面，提供了一种半导体装置，该半导体装置包括：外围电路区域，其位于衬底上，外围电路区域包括多个外围电路；下导电线，其位于外围电路区域上，下导电线电连接至多个外围电路；模制绝缘图案，其位于下导电线上，模制绝缘图案具有限定晶体管区域的侧壁；沟道结构，其位于晶体管区域中，沟道结构包括底表面和竖直沟道部分，底表面与下导电线的顶表面接触，竖直沟道部分与模制绝缘图案的侧壁相邻；栅极电介质膜，其在晶体管区域中位于沟道结构上；上导电线，其在晶体管区域中位于栅极电介质膜上，上导电线具有与竖直沟道部分相邻的侧壁；以及导电接触图案，其电连接至竖直沟道部分，其中，沟道结构的竖直沟道部分包括：主沟道部分，其与导电接触图案间隔开，主沟道部分包括具有第一成分的氧化物半导体层；以及沟道接触部分，其与导电接触图案接触并且包括具有不同于第一成分的第二成分的材料。
附图说明
从下面结合附图的详细描述将更清楚地理解本发明构思的实施例，在附图中：
图1是根据实施例的半导体装置的一些组件的平面布局图；
图2A是沿图1的线A-A’截取的截面图；
图2B是沿图1的线B-B’截取的截面图；
图2C是图2A的部分“EX1”的放大截面图；
图3A是根据实施例的半导体装置的截面图；
图3B是根据实施例的半导体装置的截面图；
图4是根据实施例的半导体装置的截面图；
图5是根据实施例的半导体装置的截面图；
图6是根据实施例的半导体装置的截面图；
图7A是根据实施例的半导体装置的截面图；
图7B是图7A的部分“EX3”的放大截面图；
图8是根据实施例的半导体装置的截面图；
图9A是根据实施例的半导体装置的截面图；
图9B是图9A的部分“EX4”的放大截面图；
图10是根据实施例的半导体装置的截面图；
图11A至图19B是根据实施例的制造半导体装置的方法的工艺顺序的示图，其中，图11A、图12A、图13A、图14A和图15A是示出制造半导体装置的方法的工艺顺序的一些组件的平面布局图，图11B、图12B、图13B、图14B和图15B分别是沿图11A、图12A、图13A、图14A和图15A的线A-A’截取的截面图，图11C、图12C、图13C、图14C和图15C分别是沿图11A、图12A、图13A、图14A和图15A的线B-B’截取的截面图，图16A、图17A、图18A和图19A是根据工艺顺序的与沿图1的线A-A’截取的截面相对应的区域的截面图，并且图16B、图17B、图18B和图19B分别是图16A、图17A、图18A和图19A的部分“EX1”的放大截面图；
图20A至图24B是根据实施例的制造半导体装置的方法的工艺顺序的示图，其中，图20A是制造半导体装置的方法的平面布局图，图20B、图21A、图22A、图23A和图24A是根据工艺顺序的与沿图1的线A-A’截取的截面相对应的区域的截面图，并且图21B、图22B、图23B和图24B分别是图21A、图22A、图23A和图24A的部分“EX3”的放大截面图；以及
图25A至图26B是根据实施例的制造半导体装置的方法的工艺顺序的示图，其中，图25A和图26A是根据工艺顺序的与沿图1的线A-A’截取的截面相对应的区域的截面图，并且图25B和图26B分别是图25A和图26A的部分“EX4”的放大截面图。
具体实施方式
在下文中，将参照附图详细地描述实施例。在附图中，相同的附图编号表示相同的元件，并且省略了对相同的元件的冗余描述。
图1是根据实施例的半导体装置100的一些组件的平面布局图。图2A是沿图1的线A-A’截取的截面图，并且图2B是沿图1的线B-B’截取的截面图。图2C是图2A的部分“EX1”的放大截面图。
参照图1和图2A至图2C，半导体装置100可以包括衬底102、位于衬底102上的包括多个外围电路的外围电路结构PCA以及位于外围电路结构PCA上的多条位线BL和多个屏蔽结构SL。
在实施例中，衬底102可以包括硅，例如单晶硅、多晶硅或非晶硅。在其它实施例中，衬底102可以包括从锗(Ge)、硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)中选择的至少一种。在实施例中，衬底102可以包括导电区域，例如掺杂阱或掺杂结构。
多条位线BL中的每一条可以连接至包括在外围电路结构PCA中的多个外围电路中的至少一个。在本文中被称为“连接至…”的元件可以是电连接和/或物理连接的。多个屏蔽结构SL中的每一个可以被浮置，即，可以处于电浮置状态。多条位线BL和多个屏蔽结构SL可以通过层间绝缘膜106F彼此绝缘。多个屏蔽结构SL可以被层间绝缘膜106G覆盖，并且多条位线BL可以在竖直方向(Z方向)上穿过层间绝缘膜106F和106G。多条位线BL可以通过包括在外围电路结构PCA中的多个导电插塞(例如，P1、P2以及P3)和从多个布线层(例如，M1和M2)选择的一些布线层来连接至包括在外围电路结构PCA中的外围电路。
外围电路结构PCA可以包括多个核心电路104。多个核心电路104可以包括顺序地位于衬底102上的第一导电图案C1和第二导电图案C2。术语“第一”、“第二”等在本文中可以仅用于将一个元件或层与另一元件或层区分开来。第一导电图案C1和第二导电图案C2可以构成各种电路元件，这些电路元件位于外围电路结构PCA上以控制半导体装置100的功能。在实施例中，外围电路结构PCA还可以包括各种有源元件(例如，晶体管)和各种无源元件(例如，电容器、电阻器和电感器)。当在本文中使用术语“包含”、“含有”、“包括”和/或“具有”时，指定所述元件的存在，但不排除额外的元件的存在。
在实施例中，外围电路结构PCA中的多个外围电路可以包括子字线驱动器块SWD、读出放大器块S/A和/或控制逻辑，但不限于此。术语“和/或”包括相关联的列出的项中的一个或多个的任何组合和所有组合。外围电路结构PCA中的多个外围电路可以包括NMOS晶体管和PMOS晶体管。多个外围电路可以通过多个导电插塞(例如，P1、P2和P3)和多个布线层(例如，M1和M2)电连接至位于外围电路结构PCA上的导电线(例如，多条位线BL)。
在外围电路结构PCA中，多个核心电路104、多个导电插塞(例如，P1、P2和P3)和多个布线层(例如，M1和M2)的需要彼此绝缘的部分可以通过多个层间绝缘膜(例如，106A、106B、106C、106D和106E)保持彼此间所需要的绝缘距离。多个层间绝缘膜(例如，106A、106B、106C、106D和106E)中的每一个可以包括氧化物膜、氮化物膜或它们的组合，但不限于此。
在实施例中，可以省略位于衬底102上的外围电路结构PCA。在此情况下，外围电路结构PCA可以位于衬底102上的与在图2A和图2B中示出的区域分开的另一区域中。在其它实施例中，外围电路结构PCA可以位于在横向方向上与包括晶体管区域或其边界的单元阵列区域(参考图1中的TRR)间隔的区域中。
多条位线BL和多个屏蔽结构SL可以在衬底102上沿第一横向方向(X方向)彼此间隔开，并且可以在与第一横向方向(X方向)垂直的第二横向方向(Y方向)上纵长地延伸。多条位线BL和多个屏蔽结构SL可以在第二横向方向(Y方向)上彼此平行地延伸。在实施例中，多条位线BL中的每一条可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钼(Mo)、钌(Ru)、钨(W)、氮化钨(WN)、钴(Co)、镍(Ni)、硅化钛(TiSi)、氮化硅钛(TiSiN)、硅化钨(WSi)、氮化钨硅(WSiN)、硅化钽(TaSi)、氮化钽硅(TaSiN)、氮化钌钛(RuTiN)、硅化钴(CoSi)、硅化镍(NiSi)、多晶硅或它们的组合，但不限于此。如本文所使用，位线BL可以被称为下导电线。在实施例中，多个屏蔽结构SL中的每一个可以包括钨(W)、铝(Al)、铜(Cu)或它们的组合，但不限于此。在实施例中，多个屏蔽结构SL中的每一个可以包括导电膜和导电膜中的空气间隙或空隙。导电膜可以包括W、Al、Cu或它们的组合。
模制绝缘图案110可以位于多条位线BL和多个屏蔽结构SL上。模制绝缘图案110可以具有限定晶体管区域(参考图1中的TRR)的侧壁110S。模制绝缘图案110和由模制绝缘图案110的侧壁110S限定的晶体管区域TRR中的每一个可以在第一横向方向(X方向)上纵长地延伸。模制绝缘图案110可以包括氧化硅膜、氮化硅膜或它们的组合。
如图1和图2A所示，在晶体管区域TRR中，多个沟道结构CS1可以在第一横向方向(X方向)上布置成线或沿第一横向方向(X方向)对齐。多个沟道结构CS 1中的每一个可以包括面对模制绝缘图案110的侧壁110S的竖直沟道部分VC和与位线BL的顶表面接触的横向沟道部分HC。当元件或层在本文中被称为“直接在另一元件或层之上”或“直接接触”另一元件或层时，不存在中间元件或层。
在多个沟道结构CS 1的每一个中，竖直沟道部分VC可以与模制绝缘图案110的侧壁110S接触，并且在竖直方向(Z方向)上从横向沟道部分HC纵长地延伸。
多个沟道结构CS1中的每一个可以包括主沟道部分120和位于主沟道部分120的最上表面上的沟道接触部分122。在沟道结构CS 1中，竖直沟道部分VC和横向沟道部分HC的部分可以包括主沟道部分120。在沟道结构CS1中，竖直沟道部分VC的距离衬底102最远的端部可以包括沟道接触部分122。沟道接触部分122可以位于竖直沟道部分VC的最上部。
包括多个沟道结构CS 1的多个晶体管可以位于晶体管区域TRR中。多个晶体管可以包括在垂直于第一横向方向(X方向)的第二横向方向上彼此面对的两个晶体管。该两个晶体管可以在它们之间共享多个沟道结构CS1中的选择的一个沟道结构CS1。
在多个沟道结构CS1中的每一个中，主沟道部分120可以与多条位线BL中的选择的一条位线BL的顶表面接触。主沟道部分120可以包括具有第一成分的氧化物半导体层，并且沟道接触部分122可以包括具有第二成分的材料。第二成分可以与第一成分不同。
在实施例中，包括在主沟道部分120中的氧化物半导体层可以包括氧化铟镓锌(InGaZnO或IGZO)、锡掺杂IGZO(Sn-IGZO)、氧化铟钨(InWO或IWO)、氧化铟锌(InZnO或IZO)、氧化锌锡(ZnSnO或ZTO)、氧化锌(ZnO)、钇掺杂氧化锌(YZO)、氧化铟镓硅(InGaSiO或IGSO)、氧化铟(InO)、氧化锡(SnO)、氧化钛(TiO)、氮氧化锌(ZnON)、氧化镁锌(MgZnO)、氧化锆铟锌(ZrInZnO)、氧化铪铟锌(HfInZnO)、氧化锡铟锌(SnInZnO)、氧化硅铟锌(Si InZnO)、氧化镓锌锡(GaZnSnO)、氧化锆锌锡(ZrZnSnO)或它们的组合。例如，主沟道部分120可以包括IGZO。
在实施例中，沟道接触部分122可以包括与包括在主沟道部分120中的氧化物半导体层的元素相同的元素，并且还包括从铝(Al)、硼(B)、砷(As)、氟(F)和氢(H)中选择的至少一种掺杂剂。
在其它实施例中，沟道接触部分122可以包括第二氧化物半导体材料，第二氧化物半导体材料具有与包括在主沟道部分120中的第一氧化物半导体材料不同的成分，并且还包括从铝(Al)、硼(B)、砷(As)、氟(F)和氢(H)中选择的至少一种掺杂剂。第一氧化物半导体材料和第二氧化物半导体材料中的每一个可以包括IGZO、Sn-IGZO、IWO、IZO、ZTO、ZnO、YZO、IGSO、InO、SnO、TiO、ZnON、MgZnO、ZrInZnO、HfInZnO、SnInZnO、Si InZnO、GaZnSnO、ZrZnSnO或它们的组合。在实施例中，第一氧化物半导体材料和第二氧化物半导体材料可以分别包括不同的材料，材料中的每一种材料选自上述材料。在其它实施例中，主沟道部分120可以包括IGZO，并且沟道接触部分122可以包括氧化铟铝锌(IAZO)。
如图1和图2A所示，覆盖沟道结构CS1的栅极电介质膜130和覆盖栅极电介质膜130的多条字线WL可以位于晶体管区域TRR中。多条字线WL可以在第一横向方向(X方向)上纵长地延伸并且彼此平行。图1和图2A示出了两条字线WL位于一个晶体管区域TRR中的构造。如本文所使用，字线WL可以被称为上导电线。在晶体管区域TRR中，一条字线WL可以与一个栅极电介质膜130接触，并且一条字线WL可以面对多个沟道结构CS1，而一个栅极电介质膜130位于一条字线WL和多个沟道结构CS 1之间。
如图1所示，多条字线WL中的每一条可以包括第一部分和第二部分。第一部分可以面对沟道结构CS1，而栅极电介质膜130位于第一部分和沟道结构CS1之间。第二部分可以面对模制绝缘图案110，而仅栅极电介质膜130而没有沟道结构CS 1位于第二部分和模制绝缘图案110之间。在多条字线WL中的每一条中，在第二横向方向(Y方向)上，第二部分可以比第一部分更靠近模制绝缘图案110。
如图2A所示，位线BL可以在竖直方向(Z方向)上通过位于位线BL和字线WL之间的沟道结构CS1和栅极电介质膜130而与字线WL间隔开。位线BL可以具有与沟道结构CS1的主沟道部分120接触的顶表面。
在晶体管区域TRR中，沟道结构CS 1可以面对晶体管区域TRR中的两条字线WL中的每一条的一个表面。栅极电介质膜130可以包括与多个沟道结构CS1接触的部分和与模制绝缘图案110的侧壁110S接触的部分。栅极电介质膜130可以包括位于两条字线WL中的每一条的一个表面与沟道结构CS1的竖直沟道部分VC之间的部分，以及位于两条字线WL中的每一条的底表面与沟道结构CS1的横向沟道部分HC之间的部分。
栅极电介质膜130可以位于沟道结构CS1与字线WL之间。沟道结构CS1的最上表面可以比栅极电介质膜130、多条字线WL和模制绝缘图案110中的每一个的最上表面更靠近衬底102。
在实施例中，栅极电介质膜130可以具有高k电介质膜，高k电介质膜具有高于氧化硅膜的介电常数。在实施例中，栅极电介质膜130可以包括从氧化铪(HfO)、硅酸铪(HfSiO)、氮氧化铪(HfON)、氮氧化硅铪(HfSiON)、氧化镧(LaO)、氧化铝镧(LaAlO)、氧化锆(ZrO)、硅酸锆(ZrSiO)、氮氧化锆(ZrON)、氮氧化硅锆(ZrSiON)、氧化钽(TaO)、氧化钛(TiO)、氧化钡锶钛(BaSrTiO)、氧化钡钛(BaTiO)、锆钛酸铅(PZT)、钽酸锶铋(STB)、氧化铋铁(BFO)、氧化锶钛(SrTiO)、氧化钇(YO)、氧化铝(AlO)和氧化铅钪钽(PbScTaO)中选择的至少一种材料。多条字线WL中的每一条可以包括Ti、TiN、Ta、TaN、Mo、Ru、W、WN、TiSiN、WSiN、多晶硅或它们的组合。
下绝缘分隔壁142可以在位于一个晶体管区域TRR中的两条字线WL之间的沟道结构CS1上。两条字线WL中的每一条的顶表面和下绝缘分隔壁142的顶表面可以被上绝缘分隔壁144覆盖。在第二横向方向(Y方向)上，上绝缘分隔壁144的宽度可以大于下绝缘分隔壁142的宽度。下绝缘分隔壁142和上绝缘分隔壁144中的每一个可以包括氧化硅膜、氮化硅膜或它们的组合。
多个导电接触图案150P可以位于多个沟道结构CS1上。多个导电接触图案150P中的每一个可以连接至多个沟道结构CS1中的选择的一个沟道结构CS1。
如图1所示，多个导电接触图案150P可以在第一横向方向(X方向)和第二横向方向(Y方向)上规则地布置成彼此隔开预定的距离。图1示出了多个导电接触图案150P以矩阵或阵列的形式布置在衬底102上的平面(例如，X-Y平面)上的示例，但是本发明构思不限于此。例如，多个导电接触图案150P可以以蜂窝结构或图案布置在衬底102上的平面(例如，X-Y平面)上。多个导电接触图案150P可以通过隔离绝缘膜160彼此绝缘。
沟道结构CS1的主沟道部分120可以与导电接触图案150P间隔开。沟道接触部分122可以位于主沟道部分120和导电接触图案150P之间。多个导电接触图案150P中的每一个可以在竖直方向(Z方向)上与主沟道部分120间隔开。多个导电接触图案150P中的每一个可以具有与沟道接触部分122接触的表面。
多个导电接触图案150P可以通过栅极电介质膜130与字线WL间隔开。如图2C所示，多个导电接触图案150P中的每一个可以包括下接触部分150L和上焊盘部分150U。下接触部分150L可以位于栅极电介质膜130和模制绝缘图案110之间。上焊盘部分150U可以位于下接触部分150L上并且一体地连接至下接触部分150L。多个导电接触图案150P中的每一个的下接触部分150L可以具有面对栅极电介质膜130的侧壁、面对模制绝缘图案110的侧壁、以及与沟道接触部分122的顶表面接触的底表面。多个导电接触图案150P中的每一个的上焊盘部分150U可以覆盖栅极电介质膜130、模制绝缘图案110和上绝缘分隔壁144中的每一个的顶表面。
多个导电接触图案150P中的每一个可以包括含金属膜。在实施例中，多个导电接触图案150P中的每一个可以包括Ti、TiN、Ta、TaN、Mo、Ru、W、WN、TiSiN、WSiN或它们的组合。例如，多个导电接触图案150P中的每一个可以具有包括TiN的导电阻挡件和包括W的导电膜的堆叠结构。
栅极电介质膜130可以包括与导电接触图案150P的下接触部分150L接触的电介质膜阻挡衬里130W。电介质膜阻挡衬里130W可以包括构成栅极电介质膜130的材料，并且还包括从铝(Al)、硼(B)、砷(As)、氟(F)和氢(H)选择的掺杂剂。在实施例中，电介质膜阻挡衬里130W可以包括金属氧化物膜，金属氧化物膜包括从铝(Al)、硼(B)、砷(As)、氟(F)和氢(H)选择的掺杂剂。电介质膜阻挡衬里130W可以用作能够抑制包括在导电接触图案150P中的金属(例如，钨)与包括在栅极电介质膜130中的材料(例如，氧原子)的不期望的反应的屏障。
模制绝缘图案110可以包括与导电接触图案150P的下接触部分150L接触的模制阻挡衬里110W。模制阻挡衬里110W可以包括构成模制绝缘图案110的材料，并且还包括从铝(Al)、硼(B)、砷(As)、氟(F)和氢(H)中选择的掺杂剂。在实施例中，模制阻挡衬里110W可以包括包含掺杂剂的氧化硅膜、包含掺杂剂的氮化硅膜或它们的组合。模制阻挡衬里110W可以用作能够抑制包括在导电接触图案150P中的金属(例如，钨)与包括在模制阻挡衬里110W或模制绝缘图案110中的材料(例如，氧原子)的不期望的反应的屏障。
半导体装置100还可以包括位于多个导电接触图案150P上的多个电容器结构CAP。蚀刻停止膜162和层间绝缘膜170可以顺序地堆叠在多个导电接触图案150P和隔离绝缘膜160上。多个电容器结构CAP中的每一个可以通过在竖直方向(Z方向)上穿过层间绝缘膜170和蚀刻停止膜162来连接至多个导电接触图案150P中的选择的一个导电接触图案150P。蚀刻停止膜162可以包括氮化硅膜，并且层间绝缘膜170可以包括氧化硅膜。
图3A是根据实施例的半导体装置100A的截面图。图3A示出了与图2A的部分“EX1”相对应的部分的放大截面构造。在图3A中，相同的参考编号用于表示与在图1和图2A至图2C中示出的相同的元件，因此在此省略对相同的元件的重复描述。
参照图3A，半导体装置100A可以具有与参照图1和图2A至图2C描述的半导体装置100基本上相同的构造。然而，半导体装置100A可以包括位于栅极电介质膜130和模制绝缘图案110之间的沟道结构CS1A。沟道结构CS1A可以包括主沟道部分120A和位于主沟道部分120A的最上表面上的沟道接触部分122A。主沟道部分120A和沟道接触部分122A可以分别具有凹顶表面T1和凹顶表面T2，凹顶表面T1和凹顶表面T2朝向导电接触图案150P凹陷。主沟道部分120A和沟道接触部分122A的细节可以与已经参照图1和图2A至图2C描述的主沟道部分120和沟道接触部分122的细节基本上相同。
图3B是根据实施例的半导体装置100B的截面图。图3B示出了与图2A的部分“EX1”相对应的部分的放大截面构造。在图3B中，相同的参考编号用于表示与在图1和图2A至图2C中示出的相同的元件，因此在此省略对相同的元件的重复描述。
参照图3B，半导体装置100B可以具有与参照图1和图2A至图2C描述的半导体装置100基本上相同的构造。然而，半导体装置100B可以包括导电接触图案150PB。导电接触图案150PB可以包括下接触部分150LB和上焊盘部分150U。下接触部分150LB可以位于栅极电介质膜130和模制绝缘图案110之间。上焊盘部分150U可以位于下接触部分150LB上并且一体地连接至下接触部分150LB。
模制绝缘图案110可以具有与导电接触图案150PB接触的侧壁110S，并且侧壁110S可以包括倾斜表面，使得模制绝缘图案110的侧壁110S和栅极电介质膜130之间的距离在远离衬底(参考图2A中的102)的方向上逐渐增加。包括在模制绝缘图案110中的模制阻挡衬里110W可以沿着侧壁110S的倾斜表面延伸。由于模制绝缘图案110的侧壁110S包括倾斜表面，因此当在制造半导体装置100B的工艺中形成导电接触图案150PB时，在用于使用导电材料填充栅极电介质膜130和模制绝缘图案110之间的相对狭窄空间的沉积工艺期间，可以提供出色的间隙填充特性。
导电接触图案150PB的下接触部分150LB可以具有面对包括倾斜表面的侧壁110S的接触表面，并且该接触表面可以包括具有与侧壁110S的倾斜表面相对应的形状的倾斜表面。导电接触图案150PB的细节可以与参照图1、图2A和图2C描述的导电接触图案150P的细节基本上相同。
图4是根据实施例的半导体装置100C的截面图。图4示出了半导体装置100C中与沿图1的线A-A’截取的截面相对应的部分的截面配置。在图4中，相同的参考编号用于表示与在图1和图2A至图2C中示出的相同的元件，因此在此省略对相同的元件的重复描述。
参照图4，半导体装置100C可以具有与参照图1和图2A至图2C描述的半导体装置100基本上相同的构造。然而，半导体装置100C可以包括一对沟道结构CSA和CSB，而非沟道结构CS1，一对沟道结构CSA和CSB在第一横向方向(X方向)和/或第二横向方向(Y方向)上彼此间隔开。
一对沟道结构CSA和CSB可以各自具有L形竖直截面形状。一对沟道结构CSA和CSB可以各自包括竖直沟道部分VC和与位线BL的顶表面接触的横向沟道部分HC。一对沟道结构CSA和CSB可以各自包括主沟道部分120和位于主沟道部分120的最上表面上的沟道接触部分122。在一对沟道结构CSA和CSB的每一个中，竖直沟道部分VC和横向沟道部分HC的一部分可以包括主沟道部分120。
一对沟道结构CSA和CSB的横向沟道部分HC可以在第二横向方向(Y方向)上通过位于一对沟道结构CSA和沟道结构CSB之间的下绝缘分隔壁142A而彼此间隔开。下绝缘分隔壁142A可以与位线BL的顶表面接触。一对沟道结构CSA和CSB以及下绝缘分隔壁142A的细节可以与已经参照图1和图2A至图2C描述的沟道结构CS 1和下绝缘分隔壁142的细节基本上相同。
图5是根据实施例的半导体装置200的截面图。图5示出了与图2A的部分“EX1”相对应的部分的放大截面构造。在图5中，相同的参考编号用于表示与在图1和图2A至图2C中示出的相同的元件，因此在此省略对相同的元件的重复描述。
参照图5，半导体装置200可以具有与参照图1和图2A至图2C描述的半导体装置100基本上相同的构造。然而，半导体装置200可以包括位于栅极电介质膜130和模制绝缘图案110之间的沟道结构CS2。沟道结构CS2可以包括主沟道部分120和位于主沟道部分120的最上表面上的沟道接触部分222。在沟道结构CS2中，主沟道部分120可以包括第一氧化物半导体材料，并且沟道接触部分222可以包括具有与第一氧化物半导体材料不同的成分的第二氧化物半导体材料。在实施例中，主沟道部分120可以包括IGZO，并且沟道接触部分222可以包括IAZO，但不限于此。
在半导体装置200中，栅极电介质膜130可以不包括在图2A和图2C中示出的电介质膜阻挡衬里130W。模制绝缘图案110可以不包括在图2A和图2C中示出的模制阻挡衬里110W。
图6是根据实施例的半导体装置200A的截面图。图6示出了与图2A的部分“EX1”相对应的部分的放大截面构造。在图6中，相同的参考编号用于表示与在图1和图2A至图2C中示出的相同的元件，因此在此省略对相同的元件的重复描述。
参照图6，半导体装置200A可以具有与参照图5描述的半导体装置200基本上相同的构造。然而，半导体装置200A可以包括沟道结构CS2A以及连接至沟道结构CS2A的导电接触图案250PA。
沟道结构CS2A可以包括主沟道部分120和位于主沟道部分120的最上表面上的沟道接触部分222A。导电接触图案250PA可以与沟道接触部分222A接触，并且主沟道部分120可以通过位于主沟道部分120和导电接触图案250PA之间的沟道接触部分222A而与导电接触图案250PA间隔开。
导电接触图案250PA可以包括下接触部分250LA和上焊盘部分150U。下接触部分250LA可以位于栅极电介质膜130和模制绝缘图案110之间。上焊盘部分150U可以位于下接触部分250LA上并且一体地连接至下接触部分250LA。
模制绝缘图案110可以具有与导电接触图案250PA接触的侧壁110S，并且侧壁110S可以包括倾斜表面，使得模制绝缘图案110的侧壁110S与栅极电介质膜130之间的距离在远离衬底(参考图2A中的102)的方向上逐渐增大。导电接触图案250PA的下接触部分250LA可以具有面对模制绝缘图案110的侧壁110S的接触表面，并且该接触表面可以包括具有与侧壁110S的倾斜表面相对应的形状的倾斜表面。
由于模制绝缘图案110的侧壁110S包括倾斜表面，因此当在制造半导体装置200A的工艺中形成导电接触图案250PA时，在用于使用导电材料填充栅极电介质膜130和模制绝缘图案110之间的相对狭窄空间的沉积工艺期间，可以提供出色的间隙填充特性。
沟道结构CS2A的沟道接触部分222A可以具有面对模制绝缘图案110的侧壁110S的沟道表面222AS，并且沟道表面222AS可以包括具有与侧壁110S的倾斜表面相对应的形状的倾斜表面。
导电接触图案250PA和沟道结构CS2A的细节可以与已经参照图1和图2A至图2C描述的导电接触图案150P和沟道结构CS1的细节基本上相同。
图7A是根据实施例的半导体装置300的截面图，并且图7B是图7A的部分“EX3”的放大截面图。图7A示出了半导体装置300中与沿图1的线A-A’截取的截面相对应的部分的截面构造。在图7A和图7B中，相同的参考编号用于表示与在图1和图2A至图2C中示出的相同的元件，因此在此省略对相同的元件的重复描述。
参照图7A和图7B，半导体装置300可以具有与参照图1和图2A至图2C描述的半导体装置100基本上相同的构造。然而，半导体装置300可以包括模制绝缘图案310、与模制绝缘图案310的侧壁接触的沟道结构CS3以及连接至沟道结构CS3的多个导电接触图案350P。多个导电接触图案350P可以通过隔离绝缘膜360彼此绝缘。隔离绝缘膜360可以具有与参照图2A至图2C描述的隔离绝缘膜160基本上相同的构造。
模制绝缘图案310可以包括第一模制绝缘图案312和第二模制绝缘图案314，第一模制绝缘图案312和第二模制绝缘图案314包括彼此不同的材料。第一模制绝缘图案312和第二模制绝缘图案314相对于预定蚀刻剂可以具有不同的蚀刻选择性。在实施例中，第一模制绝缘图案312可以包括氧化硅膜，并且第二模制绝缘图案314可以包括氮化硅膜，但不限于此。
在模制绝缘图案310中，第一模制绝缘图案312的最上表面可以处于低于沟道结构CS3的最上表面的竖直水平处，并且第二模制绝缘图案314的最上表面可以处于高于沟道结构CS3的最上表面的竖直水平处。如本文所使用，术语“竖直水平”可以指距衬底(参考图7A中的102)的竖直距离。如本文所使用，高的(更高的)竖直水平可以指距衬底102相对大的竖直距离。
导电接触图案350P可以包括下接触部分350L和上焊盘部分350U。下接触部分350L可以位于栅极电介质膜130和模制绝缘图案310之间。上焊盘部分350U可以位于下接触部分350L上并且一体地连接至下接触部分350L。
沟道结构CS3可以包括主沟道部分120和位于主沟道部分120的最上表面上的沟道接触部分322。沟道接触部分322的细节可以与已经参照图1和图2A至图2C描述的沟道接触部分122的细节基本上相同。
导电接触图案350P的下接触部分350L可以具有面对栅极电介质膜130的侧壁、与沟道接触部分322的顶表面和侧壁接触的表面、与第一模制绝缘图案312的最上表面接触的表面、及与第二模制绝缘图案314的侧壁接触的表面。导电接触图案350P的下接触部分350L可以包括位于沟道接触部分322的侧壁和包括在模制绝缘图案310中的第二模制绝缘图案314的侧壁之间的部分。
模制绝缘图案310的第一模制绝缘图案312可以包括与导电接触图案350P接触的模制阻挡衬里312W，并且模制绝缘图案310的第二模制绝缘图案314可以包括与导电接触图案350P接触的模制阻挡衬里314W。此外，栅极电介质膜130可以包括与导电接触图案350P接触的电介质膜阻挡衬里130W。模制阻挡衬里312W可以包括与第一模制绝缘图案312的元素相同的元素，并且还包括从铝(Al)、硼(B)、砷(As)、氟(F)和氢(H)中选择的至少一种掺杂剂。模塑阻挡衬里314W可以包括与第二模制绝缘图案314相同的元素，并且还包括从铝(Al)、硼(B)、砷(As)、氟(F)和氢(H)中选择的至少一种掺杂剂。
模制绝缘图案310、沟道结构CS3和导电接触图案350P的细节可以与已经参照图1和图2A至图2C描述的模制绝缘图案110、沟道结构CS 1和导电接触图案150P的细节基本上相同。
图8是根据实施例的半导体装置300A的截面图。图8示出了与图7A的部分“EX3”相对应的部分的放大截面构造。在图8中，相同的参考编号用于表示与在图1、图2A至图2C、图7A和图7B中示出的相同的元件，因此在此省略相同元件的重复描述。
参照图8，半导体装置300A可以具有与参照图7A和图7B描述的半导体装置300基本上相同的构造。然而，半导体装置300A可以包括导电接触图案350PA。导电接触图案350PA可以通过隔离绝缘膜360与和其相邻的导体绝缘。导电接触图案350PA可以包括下接触部分350LA和上焊盘部分350U。下接触部分350LA可以位于栅极电介质膜130和模制绝缘图案310之间。上焊盘部分350U可以位于下接触部分350LA上并且一体地连接至下接触部分350LA。
包括在模制绝缘图案310中的第二模制绝缘图案314可以具有与导电接触图案350PA接触的侧壁314S，并且侧壁314S可以包括倾斜表面，使得第二模制绝缘图案314的侧壁314S与栅极电介质膜130之间的距离在远离衬底的方向上逐渐增大(参考图7A中的102)。包括在第二模制绝缘图案314中的模制阻挡衬里314W可以沿侧壁314S的倾斜表面延伸。
导电接触图案350PA的下接触部分350LA可以具有面对侧壁314S的倾斜表面的接触表面，并且该接触表面可以包括具有与侧壁314S的倾斜表面相对应的形状的倾斜表面。导电接触图案350PA的细节可以与已经参照图7A和图7B描述的导电接触图案350P的细节基本上相同。
图9A是根据实施例的半导体装置400的截面图，并且图9B是图9A的部分“EX4”的放大截面图。图9A示出了半导体装置400中与沿图1的线A-A’截取的截面相对应的部分的截面构造。在图9A和图9B中，相同的参考编号用于表示与在图1、图2A至图2C、图7A和图7B中示出的相同的元件，因此在此省略对相同的元件的重复描述。
参照图9A和图9B，半导体装置400可以具有与参照图7A和图7B描述的半导体装置300基本上相同的构造。然而，半导体装置400可以包括与模制绝缘图案310的侧壁接触的沟道结构CS4和连接至沟道结构CS4的多个导电接触图案450P。多个导电接触图案450P可以通过隔离绝缘膜360彼此绝缘。
在半导体装置400中，栅极电介质膜130可以不包括在图7A和图7B中示出的电介质膜阻挡衬里130W。模制绝缘图案310可以不包括在图7A和图7B中示出的模制阻挡衬里312W和314W。
在模制绝缘图案310中，第一模制绝缘图案312的最上表面可以处于低于沟道结构CS4的最上表面的竖直水平处，并且第二模制绝缘图案314的最上表面可以处于高于沟道结构CS4的最上表面的竖直水平处。
导电接触图案450P可以包括下接触部分450L和上焊盘部分450U。下接触部分450L可以位于栅极电介质膜130和模制绝缘图案310之间。上焊盘部分450U可以位于下接触部分450L上并且一体地连接至下接触部分450L。
沟道结构CS4可以包括主沟道部分120和位于主沟道部分120的最上表面上的沟道接触部分422。沟道接触部分422的细节可以与已经参照图1和图2A至图2C描述的沟道接触部分122的细节基本上相同。
导电接触图案450P的下接触部分450L可以包括面对栅极电介质膜130的侧壁、面对模制绝缘图案310的侧壁、与沟道接触部分422的顶表面和侧壁接触的表面、以及第一模制绝缘图案312的最上表面。导电接触图案450P的下接触部分450L可以包括位于沟道接触部分422的侧壁与包括在模制绝缘图案310中的第二模制绝缘图案314的侧壁之间的部分。
图10是根据实施例的半导体装置400A的截面图。图10示出了与图9A的部分“EX4”相对应的部分的放大截面构造。在图10中，相同的参考编号用于表示与在图1、图2A至图2C、图9A和图9B中示出的相同的元件，因此在此省略对相同的元件的重复描述。
参照图10，半导体装置400A可以具有与参照图9A和图9B描述的半导体装置400基本上相同的构造。然而，半导体装置400A可以包括连接至沟道结构CS4的导电接触图案450PA。导电接触图案450PA可以通过隔离绝缘膜360与和其相邻的导体绝缘。
导电接触图案450PA可以与沟道结构CS4的沟道接触部分422接触，并且主沟道部分120可以通过位于主沟道部分120和导电接触图案450PA之间的沟道接触部分422而与导电接触图案450PA间隔开。
导电接触图案450PA可以包括位于栅极电介质膜130的侧壁和模制绝缘图案310的第二模制绝缘图案314的侧壁之间的部分。
模制绝缘图案310的第二模制绝缘图案314可以具有与导电接触图案450PA接触的侧壁314S，并且侧壁314S可以包括倾斜表面，使得第二模制绝缘图案314的侧壁314S与栅极电介质膜130之间的距离在远离衬底(参考图7A中的102)的方向上逐渐增大。导电接触图案450PA的下接触部分450LA可以具有面对第二模制绝缘图案314的侧壁314S的接触表面，并且该接触表面可以包括具有与侧壁314S的倾斜表面相对应的形状的倾斜表面。
参照图1至图10描述的半导体装置100、100A、100B、100C、200、200A、300、300A、400和400A可以包括采用氧化物半导体材料的沟道结构CS1、CSA、CSB、CS1A、CS2、CS2A、CS3和CS4。在沟道结构CS1、CSA、CSB、CS1A、CS2、CS2A、CS3和CS4中，与导电接触图案150P、150PB、250PA、350P、350PA、450P和450PA接触的沟道接触部分122、122A、222、222A、322和422可以具有与沟道结构CS1、CSA、CSB、CS1A、CS2、CS2A、CS3和CS4的主沟道部分120和120A不同的组合物。在实施例中，沟道接触部分122、122A、222A、322和422可以包括与包括在主沟道部分120和120A中的氧化物半导体层的元素相同的元素，并且还包括从铝(Al)、硼(B)、砷(As)、氟(F)和氢(H)中选择的至少一种掺杂剂。因此，由于包括在沟道接触部分122、122A、222、222A、322和422中的氧原子以相对高的键解离能与包括在沟道接触部分122、122A、222、222A、322和422中的其它元素键合，因此可以抑制包括在沟道接触部分122、122A、222、222A、322和422中的氧原子与包括在导电接触图案150P、150PB、250PA、350P、350PA、450P和450PA中的金属原子发生反应以形成金属氧化物。因此，可以减小沟道结构CS1、CSA、CSB、CS1A、CS2、CS2A、CS3和CS4与导电接触图案150P、150PB、250PA、350P、350PA、450P和450PA之间的接触电阻。也就是说，沟道接触部分和导电接触图案之间的界面可以具有低于主沟道部分和导电接触图案之间的界面的接触电阻。
此外，如在图3B、图6、图8和图10所示的半导体装置100B、200A、300A和400A中，可以设置与包括倾斜表面的侧壁110S和314S接触的导电接触图案150PB、250PA、350PA和450PA。可替换地，如图7A至图10所示，可以设置与包括在沟道结构CS3和CS4中的沟道接触部分322和422的顶表面和侧壁接触、并且位于沟道接触部分322和422的侧壁与模制绝缘图案310的侧壁之间的导电接触图案350P、350PA、450P和450PA。因此，可以确保沟道结构和导电接触图案之间的接触面积增加。因此，可以改进半导体装置的可靠性。
接下来，将描述根据实施例的制造半导体装置的方法的具体示例。
图11A至图19B是根据实施例的制造半导体装置的方法的工艺顺序的示图。更具体地，图11A、图12A、图13A、图14A和图15A是示出制造半导体装置的方法的工艺顺序的一些组件的平面布局图。图11B、图12B、图13B、图14B和图15B分别是沿图11A、图12A、图13A、图14A和图15A的线A-A’截取的截面图。图11C、图12C、图13C、图14C和图15C分别是沿图11A、图12A、图13A、图14A和图15A的线B-B’截取的截面图。图16A、图17A、图18A和图19A是根据工艺顺序的与沿图1的线A-A’截取的截面相对应的区域的截面图。图16B、图17B、图18B和图19B分别是图16A、图17A、图18A和图19A的部分“EX1”的放大截面图。将参照图11A至图19B描述制造在图1和图2A至图2C中示出的半导体装置100的方法的示例。在图11A至图19B中，相同的参考编号用于表示与在图1和图2A至图2C中示出的相同的元件，因此在此省略对相同的元件的重复描述。
参照图11A、图11B和图11C，可以在衬底102上形成多个核心电路104以及包括多个导电插塞(例如P1、P2和P3)和多个布线层(例如M1和M2)的多个外围电路。因此，可以在衬底102上形成外围电路结构PCA。之后，可以在外围电路结构PCA上形成多个屏蔽结构SL和多条位线BL。多个屏蔽结构SL可以穿过层间绝缘膜106F，并且多条位线BL可以穿过层间绝缘膜106F和层间绝缘膜106G。
参照图12A、图12B和图12C，可以在图11A、图11B和图11C的其中形成有多条位线BL的所得结构上形成具有多个开口110H的模制绝缘图案110。通过多个开口110H可以分别暴露多条位线BL的部分区域。在模制绝缘图案110中形成的多个开口110H中的每一个可以提供晶体管区域TRR。
参照图13A、图13B和图13C，可以形成沟道层120L以共形地覆盖在模制绝缘图案110中形成的多个开口110H处暴露的表面。沟道层120L可以包括氧化物半导体层。氧化物半导体层可以包括IGZO、Sn-IGZO、IWO、IZO、ZTO、ZnO、YZO、IGSO、InO、SnO、TiO、ZnON、MgZnO、ZrInZnO、HfInZnO、SnInZnO、Si InZnO、GaZnSnO、ZrZnSnO或它们的组合。例如，沟道层120L可以包括IGZO。
在实施例中，可以通过使用化学气相沉积(CVD)工艺、低压CVD(LPCVD)工艺、等离子体增强CVD(PECVD)工艺、金属有机CVD(MOCVD)工艺和原子层沉积(ALD)工艺中的至少一种来形成沟道层120L。在实施例中，沟道层120L可以形成为约1nm至约50nm的厚度，但不限于此。
参照图14A、图14B和图14C，可以在图13A、图13B和图13C的所得结构中形成覆盖沟道层120L的牺牲图案SM1，并且可以通过使用牺牲图案SM1作为蚀刻掩模来蚀刻沟道层120L。因此，沟道层120L可以被分成多个主沟道部分120。层间绝缘膜106G可以在多个开口110H内部的多个主沟道部分120的每两个相邻的主沟道部分120之间暴露。
参照图15A、图15B和图15C，可以从图14A、图14B和图14C的所得结构去除牺牲图案SM1，以暴露多个主沟道部分120中的每一个的顶表面。此后，可以形成多个栅极电介质膜130和多条字线WL，以顺序地覆盖模制绝缘图案110内部的多个主沟道部分120。
在实施例中，为了形成多个栅极电介质膜130和多条字线WL，在暴露多个主沟道部分120中的每一个的顶表面之后，可以首先形成栅极电介质膜130以共形地覆盖多个主沟道部分120和层间绝缘膜106G的各自的暴露的表面。此后，可以在栅极电介质膜130上形成多条字线WL。在形成多条字线WL的图案化工艺中，可以去除栅极电介质膜130的在开口110H内部的两条字线WL之间的部分。可以在位于开口110H内部的两条字线WL之间暴露主沟道部分120的顶表面。
随后，可以形成下绝缘分隔壁142以填充开口110H内部的两条字线WL之间的空间，并且可以形成上绝缘分隔壁144以覆盖开口110H内部的两条字线WL中的每一条的顶表面和下绝缘分隔壁142。上绝缘分隔壁144、栅极电介质膜130和模制绝缘图案110的各自的顶表面可以形成一个平面表面。
参照图16A和图16B，可以从多个主沟道部分120的各个顶表面去除在图15A、图15B和图15C的所得结构中暴露的部分，并且因此，可以减小多个主沟道部分120的高度。因此，可以在多个主沟道部分120上形成由栅极电介质膜130的侧壁和模制绝缘图案110的侧壁限定的多个接触空间CTH。可以通过使用湿法工艺、干法工艺或它们的组合来执行从多个主沟道部分120的各个顶表面去除所述部分的工艺。
参照图17A和图17B，在图16A和图16B的所得结构中，可以通过多个接触空间CTH对多个主沟道部分120执行注入从铝(Al)、硼(B)、砷(As)、氟(F)和氢(H)中选择的掺杂剂的离子注入工艺。因此，可以改变多个主沟道部分120中的每一个的部分上区域的成分，并且因此，可以形成包括具有掺杂剂的氧化物半导体层的沟道接触部分122。
在形成沟道接触部分122期间，可以将掺杂剂注入到栅极电介质膜130的暴露的侧壁和模制绝缘图案110的暴露的侧壁中。因此，可以在栅极电介质膜130的暴露的侧壁上形成电介质膜阻挡衬里130W，并且可以在模制绝缘图案110的暴露的侧壁上形成模制阻挡衬里110W。
参照图18A和图18B，在图17A和图17B的所得结构中，可以形成导电层150以填充多个接触空间CTH并覆盖模制绝缘图案110、栅极电介质膜130和上绝缘分隔壁144中的每一个的顶表面。导电层150可以包括Ti、TiN、Ta、TaN、Mo、Ru、W、WN、TiSiN、WSiN或它们的组合。例如，导电层150可以具有包括TiN的导电阻挡膜和包括W的导电膜的堆叠结构。
参照图19A和图19B，在图18A和图18B的所得结构中，可以蚀刻导电层150的部分区域以形成暴露上绝缘分隔壁144的隔离空间，并且可以从导电层150形成多个导电接触图案150P。之后，可以形成隔离绝缘膜160以填充隔离空间。
然后，如图2A和图2B所示，可以在包括多个导电接触图案150P的所得结构上形成蚀刻停止膜162和层间绝缘膜170。多个电容器结构CAP可以形成为穿过蚀刻停止膜162和层间绝缘膜170，并且连接至多个导电接触图案150P。
尽管已经参照图11A至图19B描述了制造在图1和图2A至图2C中示出的半导体装置100的方法的示例，但是将要理解的是，可以通过在本发明构思的范围内进行各种修改和改变来制造具有各种结构的半导体装置。
例如，为了制造在图3A中示出的半导体装置100A，在参照图16A和图16B描述的工艺中，可以通过使用湿法蚀刻工艺从主沟道部分120中的每一个的顶表面去除部分，并且因此，可以在主沟道部分120中形成凹顶表面T2。之后，以类似于参照图17A和图17B描述的方式，可以将从铝(Al)、硼(B)、砷(As)、氟(F)和氢(H)选择的掺杂剂从主沟道部分120的凹顶表面T2注入到主沟道部分120中。因此，如图3A所示，可以从主沟道部分120形成具有凹顶表面T1的主沟道部分120A和具有接触顶表面T2的沟道接触部分122A。
为了制造在图3B中示出的半导体装置100B，如参照图16A和图16B所描述，在从主沟道部分120中的每一个的顶表面去除部分的同时，可以通过控制蚀刻气氛(例如，改变蚀刻剂或蚀刻气体的成分)对模制绝缘图案110的部分与主沟道部分120一起进行蚀刻。因此，可以在模制绝缘图案110上形成包括倾斜表面的侧壁110S。此后，在以与参照图17A和图17B描述的方式类似的方式将从铝(Al)、硼(B)、砷(As)、氟(F)和氢(H)选择的掺杂剂注入到主沟道部分120中的同时，可以形成沿侧壁110S倾斜地延伸的模制阻挡衬里110W。
为了制造在图4中示出的半导体装置100C，可以从图14A、图14B和图14C的所得结构去除牺牲图案SM1，以暴露多个主沟道部分120的每一个的顶表面。之后，与图15A、图15B和图15C的描述类似，可以首先形成栅极电介质膜130以共形地覆盖多个主沟道部分120和层间绝缘膜106G中的每一个的暴露的表面，并且之后可以在栅极电介质膜130上形成多条字线WL。在对多条字线WL进行图案化的工艺中，可以去除栅极电介质膜130的开口110H内部的两条字线WL之间的部分，并且因此，可以在开口110H内部的两条字线WL之间暴露主沟道部分120的顶表面。之后，可以蚀刻在开口110H内部暴露的主沟道部分120，以将主沟道部分120分成两个部分，并且暴露位线BL的顶表面。随后，可以形成下绝缘分隔壁142A以填充位于开口110H内部的两条字线WL之间的空间和两个主沟道部分120之间的空间，并且可以形成上绝缘分隔壁144以覆盖开口110H内部的两条字线WL的顶表面和下绝缘分隔壁142A。
为了制造在图5中示出的半导体装置200，可以以与参照图16A和图16B描述的方式类似的方式从主沟道部分120中的每一个的顶表面去除部分。之后，可以省略参照图17A和图17B描述的掺杂剂注入工艺，并且在如参照图18A和图18B描述的执行形成导电层150的工艺之前，可以在接触空间(参考图16A和图16B中的CTH)中的主沟道部分120上形成沟道接触部分222。在实施例中，为了形成沟道接触部分222，可以于在接触空间CTH中暴露的主沟道部分120上沉积具有与包括在主沟道部分120中的第一氧化物半导体材料不同的成分的第二氧化物半导体材料。此后，可以通过使用回蚀工艺去除包括第二氧化物半导体材料的沉积膜的部分，并且因此，沟道接触部分222可以保留在主沟道部分120上。
为了制造在图6中示出的半导体装置200A，可以使用与上述制造在图3B中示出的半导体装置100B的方法类似的方法。然而，在以与参照图16A和图16B描述的方式类似的方式从主沟道部分120中的每一个的顶表面部分地去除主沟道部分120中的每一个的同时，可以在模制绝缘图案110上形成包括倾斜表面的侧壁110S。可以省略参照图17A和图17B描述的离子注入工艺，并且在执行参照图18A和图18B描述的形成导电层150的工艺之前，可以在接触空间(参考图16A和图16B中的CTH)内部的主沟道部分120上形成沟道接触部分222A。为了形成沟道接触部分222A，可以执行与形成在图5中示出的沟道接触部分222的上述工艺类似的工艺。
图20A至图24B是根据实施例的制造半导体装置的方法的工艺顺序的示图。更具体地，图20A是制造半导体装置的方法的平面布局图。图20B、图21A、图22A、图23A和图24A是根据工艺顺序的与沿图1的线A-A’截取的截面相对应的区域的截面图；图21B、图22B、图23B和图24B分别是图21A、图22A、图23A和图24A的部分“EX3”的放大截面图。将参考图20A至图24B描述制造在图7A和图7B中示出的半导体装置300的方法的示例。在图20A至图24B中，相同的参考编号用于表示与在图1、图2A至图2C、图7A以及图7B中示出的相同的元件，因此在此省略对相同的元件的重复描述。
参照图20A和图20B，可以以与参照图11A、图11B和图11C描述的相同的方式在衬底102上形成外围电路结构PCA、多个屏蔽结构SL和多条位线BL。此后，可以以与已经参考图12A、图12B和图12C描述的形成模制绝缘图案110的工艺类似的方式形成具有多个开口110H的模制绝缘图案310。模制绝缘图案310可以形成为包括第一模制绝缘图案312和第二模制绝缘图案314，第一模制绝缘图案312和第二模制绝缘图案314包括彼此不同的材料。
参照图21A和图21B，以与参照图13A至图15C描述的方式类似的方式，可以在图20A和图20B的所得结构中的模制绝缘图案310的开口110H内部形成主沟道部分120、多个栅极电介质膜130、多条字线WL、下绝缘分隔壁142和上绝缘分隔壁144。
参照图22A和图22B，可以以与参照图16A和图16B描述的方式类似的方式，通过从主沟道部分120的顶表面进行蚀刻来去除部分。因此，可以去除主沟道部分120的高度，并且可以在主沟道部分120上形成接触空间CTH3。在这种情况下，通过控制主沟道部分120的蚀刻条件，在主沟道部分120的蚀刻期间，可以从模制绝缘图案310的第一模制绝缘图案312的顶表面部分地蚀刻模制绝缘图案310的第一模制绝缘图案312。因此，在主沟道部分120上制备的接触空间CTH3中，可以暴露主沟道部分120的顶表面和侧壁、栅极电介质膜130的侧壁以及第二模制绝缘图案314的侧壁。
参照图23A和图23B，以与参照图17A和图17B描述的方式类似的方式，在图22A和图22B的所得结构中，可以通过接触空间CTH3对主沟道部分120执行注入从铝(Al)、硼(B)、砷(As)、氟(F)和氢(H)中选择的掺杂剂的离子注入工艺。因此，可以改变多个主沟道部分120中的每一个的成分，并且因此，可以形成包括具有掺杂剂的氧化物半导体层的沟道接触部分322。
在形成沟道接触部分322期间，也可以将掺杂剂注入到栅极电介质膜130的暴露的侧壁和模制绝缘图案310的暴露的表面中。因此，可以在栅极电介质膜130的暴露的侧壁上形成电介质膜阻挡衬里130W，可以在第一模制绝缘图案312的顶表面上形成模制阻挡衬里312W，并且可以在第二模制绝缘图案314的侧壁上形成模制阻挡衬里314W。
参照图24A和图24B，以与参照图18A至图19B描述的形成多个导电接触图案150P和隔离绝缘膜160的工艺类似的方式，可以在图23A和图23B的所得结构上形成多个导电接触图案350P和隔离绝缘膜360。
图25A至图26B是根据实施例的制造半导体装置的方法的工艺顺序的示图。更具体地，图25A和图26A是根据工艺顺序的与沿图1的线A-A’截取的截面相对应的区域的截面图。图25B和图26B分别是图25A和图26A的部分“EX4”的放大截面图。将参照图25A至图26B描述制造在图9A和图9B中示出的半导体装置400的方法的示例。在图25A至图26B中，相同的参考编号用于表示与在图1、图2A至图2C、图7A、图7B、图9A以及图9B中示出的相同的元件，因此在此省略对相同的元件的重复描述。
参照图25A和图25B，在形成参照图20A至图21B描述的工艺之后，可以从图21A和图21B的所得结构去除主沟道部分120的部分。因此，可以减小主沟道部分120的高度，并且可以在主沟道部分120上形成接触空间(未示出)。此后，可以在接触空间中形成沟道接触部分422。可以通过使用CVD工艺或ALD工艺形成沟道接触部分422。
参照图26A和图26B，在图25A和图25B的所得结构中，可以从沟道接触部分422的顶表面部分地去除沟道接触部分422，并且因此，可以减小沟道接触部分422的高度。在这种情况下，以参照图22A至图22B描述的蚀刻主沟道部分120的工艺的方式，可以通过从沟道接触部分422的顶表面进行蚀刻来部分地去除沟道接触部分422，并且因此，可以减小沟道接触部分422的高度，并且可以在沟道接触部分422上形成接触空间CTH4。在蚀刻沟道接触部分422的部分的同时，也可以通过控制蚀刻条件从模制绝缘图案310的第一模制绝缘图案312的顶表面部分地蚀刻模制绝缘图案310的第一模制绝缘图案312。因此，在沟道接触部分422上制备的接触空间CTH4中，可以暴露沟道接触部分422的顶表面和侧壁、栅极电介质膜130的侧壁、以及第二模制绝缘图案314的侧壁。
此后，可以通过执行参照图24A和图24B描述的工艺来制造在图9A和图9B中示出的半导体装置400。
尽管已经参照图20A至图26B描述了制造在图7A和图7B中示出的半导体装置300和在图9A和图9B中示出的半导体装置400的方法的示例，但是将要理解的是，在本发明构思的范围内，可以通过对参照图20A至图26B描述的工艺应用各种修改和改变来制造在图8和图10中示出的半导体装置300A和400A以及具有各种改变的结构的半导体装置。
尽管已经参照本发明构思的实施例具体地示出和描述了本发明构思，但将要理解的是，在不脱离所附权利要求的范围的情况下，可以在其中进行各种形式上和细节上的改变。

Claims (20)

1.一种半导体装置，包括：
上导电线，其位于衬底上；
沟道结构，其与所述上导电线相邻；
栅极电介质膜，其位于所述沟道结构和所述上导电线之间；以及
导电接触图案，其电连接至所述沟道结构，
其中，所述沟道结构包括：
主沟道部分，其包括具有第一成分的氧化物半导体层；以及
沟道接触部分，其位于所述主沟道部分和所述导电接触图案之间，其中，所述沟道接触部分与所述导电接触图案接触，并且包括具有不同于所述第一成分的第二成分的材料。
2.根据权利要求1所述的半导体装置，其中，所述沟道接触部分和所述氧化物半导体层分别包括一种或多种相同的元素，并且所述沟道接触部分还包括至少一种掺杂剂，其中，所述至少一种掺杂剂包括铝、硼、砷、氟或氢。
3.根据权利要求1所述的半导体装置，其中，所述沟道结构的最上表面比所述栅极电介质膜的最上表面更靠近所述衬底，并且其中，所述栅极电介质膜沿导电接触图案的侧壁延伸。
4.根据权利要求1所述的半导体装置，其中，所述栅极电介质膜包括电介质膜阻挡衬里，所述电介质膜阻挡衬里与所述导电接触图案接触，并且所述电介质膜阻挡衬里包括金属氧化物膜，所述金属氧化物膜包括掺杂剂，其中，所述掺杂剂包括铝、硼、砷、氟或氢。
5.根据权利要求1所述的半导体装置，其中，所述主沟道部分的所述氧化物半导体层包括氧化铟镓锌、锡掺杂氧化铟镓锌、氧化铟钨、氧化铟锌、氧化锌锡、氧化锌、钇掺杂氧化锌、氧化铟镓硅、氧化铟、氧化锡、氧化钛、氮氧化锌、氧化镁锌、氧化锆铟锌、氧化铪铟锌、氧化锡铟锌、氧化硅铟锌、氧化镓锌锡、氧化锆锌锡或它们的组合。
6.根据权利要求1所述的半导体装置，其中，所述导电接触图案包括钛、氮化钛、钽、氮化钽、钨、氮化钨、氮化硅钛、氮化钨硅或它们的组合。
7.根据权利要求1所述的半导体装置，还包括：
模制绝缘图案，其位于所述衬底上，所述模制绝缘图案具有限定晶体管区域的侧壁，
其中，所述沟道结构包括竖直沟道部分，所述竖直沟道部分沿竖直方向延伸并且与所述晶体管区域中的所述模制绝缘图案的所述侧壁接触，并且所述沟道接触部分位于所述竖直沟道部分的相对于所述衬底的最上部分处。
8.根据权利要求1所述的半导体装置，还包括：
模制绝缘图案，其位于所述衬底上，所述模制绝缘图案具有限定晶体管区域的侧壁，
其中，所述导电接触图案包括与所述沟道接触部分的顶表面和侧壁接触的表面，以及位于所述沟道接触部分的所述侧壁和所述模制绝缘图案的所述侧壁之间的部分。
9.根据权利要求1所述的半导体装置，还包括：
模制绝缘图案，其位于所述衬底上，其中，所述模制绝缘图案具有与所述导电接触图案接触的侧壁，并且
所述模制绝缘图案的所述侧壁包括倾斜表面，使得所述模制绝缘图案的所述侧壁与所述栅极电介质膜之间的距离在远离所述衬底的方向上增加。
10.根据权利要求1所述的半导体装置，还包括：
模制绝缘图案，其位于所述衬底上，所述模制绝缘图案包括面对所述导电接触图案的侧壁，
其中，所述模制绝缘图案的所述侧壁包括模制阻挡衬里，所述模制阻挡衬里与所述导电接触图案接触，并且所述模制阻挡衬里包括绝缘膜，所述绝缘膜包括掺杂剂，其中，所述掺杂剂包括铝、硼、砷、氟或氢。
11.根据权利要求1所述的半导体装置，还包括：
下导电线，其位于所述衬底和所述沟道结构之间，
其中，所述下导电线在相对于所述衬底的竖直方向上通过位于所述下导电线和所述上导电线之间的所述沟道结构和所述栅极电介质膜而与所述上导电线间隔开，并且所述下导电线具有与所述主沟道部分接触的顶表面，
所述上导电线沿相对于所述竖直方向的第一横向方向延伸，并且
所述下导电线沿垂直于所述第一横向方向的第二横向方向延伸。
12.根据权利要求1所述的半导体装置，还包括：
电容器结构，其电连接至所述导电接触图案。
13.一种半导体装置，包括：
多条下导电线，其在衬底上平行地延伸；
模制绝缘图案，其位于所述多条下导电线上，所述模制绝缘图案限定沿第一横向方向延伸的晶体管区域；
多个沟道结构，其在所述晶体管区域中沿所述第一横向方向对齐，所述多个沟道结构中的每一个包括沿所述模制绝缘图案的侧壁延伸的竖直沟道部分；
上导电线，其在所述晶体管区域中位于所述多个沟道结构上，所述上导电线具有面对所述多个沟道结构中的每一个的所述竖直沟道部分的侧壁，所述上导电线沿所述第一横向方向延伸；
栅极电介质膜，其位于所述多个沟道结构和所述上导电线之间；以及
多个导电接触图案，其分别电连接至所述多个沟道结构的所述竖直沟道部分，
其中，所述多个沟道结构的所述竖直沟道部分分别包括：
主沟道部分，其与所述多条下导电线中的相应下导电线接触，所述主沟道部分包括具有第一成分的氧化物半导体层；以及
沟道接触部分，其位于所述主沟道部分和所述多个导电接触图案中的相应导电接触图案之间，其中，所述沟道接触部分与所述相应导电接触图案接触并且包括具有不同于所述第一成分的第二成分的材料。
14.根据权利要求13所述的半导体装置，其中，所述晶体管区域包括多个晶体管，所述多个晶体管包括所述多个沟道结构，并且
所述多个晶体管包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管在垂直于所述第一横向方向的第二横向方向上彼此相邻，
其中，在所述第一晶体管和所述第二晶体管之间共享所述多个沟道结构中的相应沟道结构。
15.根据权利要求13所述的半导体装置，其中，所述沟道接触部分和所述氧化物半导体层分别包括一种或多种相同的元素，并且所述沟道接触部分还包括至少一种掺杂剂，其中，所述至少一种掺杂剂包括铝、硼、砷、氟或氢。
16.根据权利要求13所述的半导体装置，其中，所述多个沟道结构中的每一个沟道结构的最上表面比所述栅极电介质膜的最上表面更靠近所述衬底，并且
所述多个导电接触图案中的每一个具有面对所述栅极电介质膜的相应侧壁。
17.根据权利要求13所述的半导体装置，其中，所述栅极电介质膜包括电介质膜阻挡衬里，所述电介质膜阻挡衬里与所述相应导电接触图案接触，
所述模制绝缘图案包括模制阻挡衬里，所述模制阻挡衬里与所述相应导电接触图案接触，并且
所述沟道接触部分、所述电介质膜阻挡衬里和所述模制阻挡衬里中的每一个包括至少一种掺杂剂，其中，所述至少一种掺杂剂包括铝、硼、砷、氟或氢。
18.根据权利要求13所述的半导体装置，其中，所述主沟道部分的所述氧化物半导体层包括氧化铟镓锌、锡掺杂氧化铟镓锌、氧化铟钨、氧化铟锌、氧化锌锡、氧化锌、钇掺杂氧化锌、氧化铟镓硅、氧化铟、氧化锡、氧化钛、氮氧化锌、氧化镁锌、氧化锆铟锌、氧化铪铟锌、氧化锡铟锌、氧化硅铟锌、氧化镓锌锡、氧化锆锌锡或它们的组合，
其中，所述沟道接触部分和所述氧化物半导体层分别包括一种或多种相同的元素，并且所述沟道接触部分还包括至少一种掺杂剂，其中，所述至少一种掺杂剂包括铝、硼、砷、氟或氢。
19.一种半导体装置，包括：
外围电路区域，其位于衬底上，所述外围电路区域包括多个外围电路；
下导电线，其位于所述外围电路区域上，所述下导电线电连接至所述多个外围电路；
模制绝缘图案，其位于所述下导电线上，所述模制绝缘图案具有限定晶体管区域的侧壁；
沟道结构，其位于所述晶体管区域中，所述沟道结构包括底表面和竖直沟道部分，所述底表面与所述下导电线的顶表面接触，所述竖直沟道部分与所述模制绝缘图案的所述侧壁相邻；
栅极电介质膜，其在所述晶体管区域中位于所述沟道结构上；
上导电线，其在所述晶体管区域中位于所述栅极电介质膜上，所述上导电线具有与所述竖直沟道部分相邻的侧壁；以及
导电接触图案，其电连接至所述竖直沟道部分，
其中，所述沟道结构的所述竖直沟道部分包括：
主沟道部分，其与所述导电接触图案间隔开，所述主沟道部分包括具有第一成分的氧化物半导体层；以及
沟道接触部分，其与所述导电接触图案接触并且包括具有不同于所述第一成分的第二成分的材料。
20.根据权利要求19所述的半导体装置，其中,所述栅极电介质膜包括电介质膜阻挡衬里，所述电介质膜阻挡衬里与所述导电接触图案接触，
其中，所述模制绝缘图案包括模制阻挡衬里，所述模制阻挡衬里与所述导电接触图案接触，
其中，所述主沟道部分的所述氧化物半导体层包括第一组的第一氧化物半导体材料，其中，所述第一组包括氧化铟镓锌、锡掺杂氧化铟镓锌、氧化铟钨、氧化铟锌、氧化锌锡、氧化锌、钇掺杂氧化锌、氧化铟镓硅、氧化铟、氧化锡、氧化钛、氮氧化锌、氧化镁锌、氧化锆铟锌、氧化铪铟锌、氧化锡铟锌、氧化硅铟锌、氧化镓锌锡、氧化锆锌锡或它们的组合，并且
其中，所述沟道接触部分包括所述第一组的第二氧化物半导体材料，并且还包括至少一种掺杂剂，其中，所述至少一种掺杂剂包括铝、硼、砷、氟或氢，并且
其中，所述电介质膜阻挡衬里和所述模制阻挡衬里中的每一个包括所述至少一种掺杂剂。
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