TW202306127A - 半導體記憶體結構及其形成方法 - Google Patents

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Abstract

提供半導體記憶體結構的形成方法，此方法包含以下步驟：形成堆疊於基底之上，堆疊包含垂直交替排列的多個第一介電層與多個第二介電層，形成多個第一介電柱通過堆疊，蝕刻堆疊以形成多個第一溝槽，第一介電柱的側壁自第一溝槽暴露出來，移除第一介電柱以形成多個通孔，移除堆疊的第二介電層，以形成多個間隙於第一介電層之間，以及形成多個第一導線於間隙中。

Description

半導體記憶體結構及其形成方法
本發明實施例是關於一種半導體記憶體結構及其形成方法，且特別是有關於具有三維記憶體陣列的半導體記憶體結構及其形成方法。
半導體積體電路(integrated circuit，IC)產業經歷了指數級增長。積體電路材料和設計的技術進步產生了幾代的積體電路，每一代的電路都比上一代更小、更複雜。在積體電路演進過程中，功能密度(即每顆晶片面積互連裝置的數量)普遍增加，而幾何尺寸(即可以使用製造製程創建的最小組件(或線))減少。微縮的過程通常透過提高生產效率和降低相關成本來提供好處。這樣的微縮還增加了積體電路製程和製造的複雜性，為了實現這些進步，需要在 IC 加工和製造方面進行類似的發展。
以增加容量和整合度(integration)為目標的一種類型的裝置是記憶體裝置。二維(2D)記憶體陣列在電子裝置中普遍存在，並且可包含例如NOR快閃記憶體陣列、NAND快閃記憶體陣列、動態隨機存取記憶體(DRAM)陣列等。然而，2D記憶體陣列正在達到微縮限制，因此也將達到了記憶體密度的限制。三維 (3D)記憶體陣列是有希望增加記憶體密度的候選者，並且可以包含例如 3D NAND 快閃記憶體陣列、3D NOR 快閃記憶體陣列等。
本發明實施例提供半導體記憶體結構的形成方法，此方法包含以下步驟：形成堆疊於基底之上，堆疊包含垂直交替排列的多個第一介電層與多個第二介電層，形成多個第一介電柱通過堆疊，蝕刻堆疊以形成多個第一溝槽，第一介電柱的側壁自第一溝槽暴露出來，移除第一介電柱以形成多個通孔，移除堆疊的第二介電層，以形成多個間隙於第一介電層之間，以及形成多個第一導線於間隙中。
本發明實施例提供半導體記憶體結構，半導體記憶體結構包含：長條，長條包含多個介電層與多個第一導線交替堆疊於基底之上。此半導體記憶體結構還包含：沿著長條的第一側垂直地延伸的第二導線、夾設於長條與第二導線之間的通道層、以及沿著長條的第二側垂直地延伸的介電柱，長條的第二側與第一側相對。
本發明實施例提供半導體記憶體結構，半導體記憶體結構包含第一字元線、與第一字元線間隔開的第二字元線、介於第一字元線與第二字元線之間的第一通道層和第二通道層、以及介於第一字元線與第二字元線之間且介於第一通道層與第二通道層之間的介電柱，介電柱包含延伸至第一字元線中的第一突出部分、以及延伸至第二字元線中的第二突出部分。
以下內容提供了多個不同的實施例或範例，用於實現本發明實施例的不同部件。組件和配置的具體實施例或範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件上(或之上)，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，它們本身並非代表所討論各種實施例及/或配置之間有特定的關係。
本文描述實施例的一些變化。在各種示意圖與圖示實施例中，使用相似元件符號來表示相似元件。應注意的是，方法的前中後可提供額外步驟，並且對於其他一些方法實施例，可以取代或刪減一些步驟。
此外，當使用“大約(about)”、“近似(approximate)”等來描述數值或數值範圍時，用語使用的目的在於，涵蓋包含所述數值的合理範圍內的所有數值，例如在所述數值的+/-10%、或發明所屬技術領域中具有通常知識者理解的其他數值。 例如，“約5nm”的用語涵蓋從4.5nm到5.5nm的尺寸範圍。
3D NOR記憶體是記憶體晶胞垂直堆疊的快閃記憶體，其提供比現有記憶體更高的存儲密度及更低的每十億位元組(gigabyte)成本。記憶體閘極膜是用於形成字元線(word line)或電晶體層，透過堆疊更多的記憶體閘極膜可增加 3D記憶體的密度。閘極膜的堆疊會被垂直切割成多個長條、以及長條之間的多個溝槽。舉例而言，溝槽的縱寬比(aspect ratio，高度/寬度)可以大於約20。然而，隨著包含閘極膜的長條變得越窄、越高，長條遭遇塌陷及/或擺動(collapse and/or wiggle)的風險也越高，從而降低記憶體件的製造良率。
此外，閘極膜是透過蝕刻-沉積-回蝕刻製程，將長條中的介電層置換而形成。柵極膜通常會遭遇橫向凹蝕，因而具有凹形的蝕刻表面，這可能導致更高的電阻。再者，沿著長條形成的通道層也可能因此具有不均勻的輪廓(也稱作鳥嘴問題(bird’s beak issue))，從而降低記憶體裝置的性能。
本文提供形成半導體記憶體結構的實施例。根據一些實施例，形成半導體記憶體結構的方法可包含形成堆疊，堆疊包含交替排列的第一介電層與第二介電層，形成多個第一介電柱通過堆疊，以及蝕刻堆疊以形成多個溝槽、以及溝槽之間的長條。第一介電柱可支撐長條，從而降低長條塌陷及/或擺動的風險。因此，改善所得到的半導體記憶體裝置的製造良率。
此外，此方法還包含形成犧牲層於溝槽中，將第二介電層置換為導線，以及形成通道層沿著包含導線與第一介電層的長條。如此，可以形成導線具有大致上平坦的側壁，且形成其上的通道層亦可具有大致上平坦的輪廓。因此，改善所到的半導體記憶體裝置的性能。
第1A、1B、1C、1D、1E、1F、1G、1H、1I、1J、1K、1L、1M和1N圖是根據本發明的一些實施例，繪示形成半導體記憶體結構100的透視示意圖。第1B-1、1C-1、1D-1、1E-1、1F-1、1G-1、1H-1、1I-1、1J-1、1K-1、1L-1、1M-1和1N-1圖是根據本發明的一些實施例的平面示意圖，平面示意圖水平地切過第二介電層106或第一導線122。
第1A圖是根據一些實施例繪示半導體記憶體結構100。根據一些實施例，半導體記憶體結構100包含基底102。在一些實施例中，基底102是半導體基底，例如矽基底。在一些實施例中，基底102包含元素半導體(例如，鍺)；化合物半導體(例如，氮化鎵(GaN)、碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)、及/或銻化銦(InSb))；合金半導體(例如，SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP)；或前述之組合。
在一些實施例中，基底102包含形成於半導體基底上的半導體裝置。舉例而言，半導體裝置可以是外圍電路(peripheral circuits)，其包含各種裝置，例如金屬氧化物半導體場效電晶體(metal-oxide-semiconductor FET，MOS FET)、鰭式場效電晶體(FinFET)、奈米結構電晶體(nanostructure FET)(例如，閘極全繞式場效電晶體(GAA FET))、或其他適合類型的半導體裝置。
在一些實施例中，基底102也可包含內連線結構，內連線結構包含多個介電層、以及介電層中的多個導電部件，例如接觸件(contact)、金屬線、及/或導孔(conductive via)。透過內連線結構的導電部件，外圍電路可以操作為存取及/或控制形成於其上的記憶體晶胞陣列的裝置，例如以執行讀取/寫入/抹除步驟。
為了較佳地理解半導體記憶體結構100，在本發明實施例的圖式中提供X-Y-Z參考座標。X軸和Y軸基本上指向平行於基底102主表面的橫向(或水平)方向。Y軸橫跨X軸，例如Y軸大致垂直X軸。Z軸基本上指向垂直於基底102主表面(或X-Y平面)的垂直方向。
根據一些實施例，形成包含第一介電層104與第二介電層106的堆疊於基底102之上，如第1A圖所示。在一些實施例中，半導體記憶體結構100可包含各種裝置區域，例如邏輯區、記憶體晶胞陣列區、類比區、外圍電路區、其他適合區域、及/或前述之組合。根據一些實施例，堆疊是形成於半導體記憶體結構100的記憶體晶胞陣列區中。
根據一些實施例，第一介電層104與第二介電層106垂直地交替堆疊。在一些實施例中，第二半導體層106配置為犧牲層，其將被導線(例如，字元線)置換。在一些實施例中，第一介電層104配置為絕緣層以物理及電性上將導線彼此隔開。
在一些實施例中，第一介電層104的數量比第二介電層106的數量多一個。也就是說，堆疊的頂層和底層都是第一介電層104。儘管第1A圖顯示五個第一介電層104和四個第二介電層106，但是第一介電層104和第二介電層106的數量並非以此為限，可以範圍在2至約100。
在一些實施例中，每一個第一介電層104的厚度範圍在約10奈米(nm)至約200奈米。在一些實施例中，最高的第一介電層104比其他的第一介電層104厚。在一些實施例中，每一個第二介電層106的厚度範圍在約10奈米至約200奈米。
在一些實施例中，第一介電層104和第二介電層106由介電材料形成，例如氧化矽(SiO 2)、氮氧化矽(SiON)、氮化矽(SiN)、碳氧化矽(SiOC)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、或前述之組合。在一些實施例中，第一介電層104和第二介電層106由不同材料形成，並且可具有不同的蝕刻選擇性。在一些實施例中，第一介電層104由氧化物為主的介電材料形成(例如，氧化矽)，而第二介電層106由氮化物為主的介電材料形成(例如，氮化矽)。
在一些實施例中，使用原子層沉積(atomic layer deposition，ALD)、化學氣相沉積(chemical vapor deposition，CVD)(例如，低壓化學氣相沉積(low-pressure CVD，LPCVD)、電漿增強化學氣相沉積(plasma-enhanced CVD，PECVD)、及高密度電漿化學氣相沉積(high density plasma CVD，HDP-CVD))、其他適合技術、及/或前述之組合，沉積第一介電層104和第二介電層106。在一些實施例中，堆疊的形成可整合至互補式金屬氧化物半導體(CMOS)製造製程中，例如後段(back end of line，BEOL)製程。舉例而言，堆疊可以位於內連線結構的第五層(M5)及/或第六層(M6)金屬層。
第1B和1B-1圖是根據一些實施例顯示形成第一通孔(through holes)108。
根據一些實施例，形成第一通孔108通過包含第一介電層104和第二介電層106的堆疊，如第1B和1B-1圖所示。在一些實施例中，形成第一通孔108包含形成圖案化遮罩層(未顯示)於堆疊之上，圖案化遮罩層具有對應第一通孔108的開口圖案，接著使用圖案化遮罩層蝕刻堆疊，以將開口圖案轉移至堆疊中，直到基底102暴露出來。在一些實施例中，圖案化遮罩層是透過微影製程形成的圖案化光阻層。蝕刻製程可以是異向性(anisotropic)蝕刻製程，例如乾式電漿蝕刻、等向性(isotropic)蝕刻製程，例如乾式化學蝕刻、遠端電漿蝕刻、濕式化學蝕刻、及/或前述之組合。
在其他一些實施例中，圖案化遮罩層是圖案化硬遮罩層，圖案化硬遮罩層的形成可以包含沉積介電層，形成圖案化光阻層於介電層之上，以及蝕刻介電層以將圖案化光阻層的開口圖案轉移至介電層中。圖案化遮罩層可以在蝕刻製程期間被移除，或是透過額外製程移除(例如，蝕刻、濕剝除、及/或灰化)。
根據一些實施例，第一通孔108成列/行(row/column)配置排列。舉例而言，第一通孔108的列在X方向上延伸，而第一通孔108的行在Y方向上延伸。在一些實施例中，相鄰兩行中的第一通孔108可以彼此錯開，例如在X方向上並不重疊。
在一些實施例中，在X方向上量測，第一通孔108具有尺寸D1。在一些實施例中，尺寸D1範圍在約50奈米至約300奈米。在一些實施例中，在Y方向上量測，第一通孔108具有尺寸D2。在一些實施例中，尺寸D2範圍在約50奈米至約500奈米。
在一些實施例中，第一通孔108在X方向上以X節距P X排列，X節距P X範圍在約150奈米至約500奈米。在一些實施例中，第一通孔108在Y方向上以Y節距P Y排列，Y節距P Y範圍在約500奈米至約10微米(um)。在一些實施例中，Y節距P Y­對尺寸D2的比值(P Y/D2)範圍在約1至約50。
第1C和1C-1圖是根據一些實施例顯示形成第一介電柱110。
根據一些實施例，形成第一介電柱110於第一通孔108中，如第1C和1C-1圖所示。根據一些實施例，第一介電柱110穿過堆疊並且接觸基底102。根據一些實施例，第一介電柱110配置以支撐後續形成的長條免於塌陷及/或擺動。
在一些實施例中，第一介電柱110由介電材料形成，例如氮化矽(SiN)、氮氧化矽(SiON)、氧化矽(SiO 2)、碳氧化矽(SiOC)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、或前述之組合。在一些實施例中，第一介電柱110由與第二介電層106相同的材料形成，例如氮化物為主的介電材料(例如，氮化矽)。
在一些實施例中，第一介電柱110的形成是透過沉積介電材料以過量填充第一通孔108，接著平坦化介電材料以移除介電材料形成於堆疊上方的部分，直到暴露出最高的第一介電層104。沉積製程可以是原子層沉積(ALD)、化學氣相沉積(CVD)(例如，低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、高密度電漿化學氣相沉積(HDP-CVD)、高縱深比填溝製程(high aspect ratio process，HARP)、及可流動化學氣相沉積(flowable CVD，FCVD))、其他適合技術、及/或前述之組合。平坦化製程可以是回蝕刻製程及/或化學機械研磨(chemical mechanical polishing，CMP)。
根據一些實施例，第一介電柱110成列/行配置排列。舉例而言，第一介電柱110的列在X方向上延伸，而第一介電柱110的行在Y方向上延伸。在一些實施例中，相鄰兩行中的第一介電柱110可以彼此錯開，例如在X方向上並不重疊。
在一些實施例中，在X方向上量測，第一介電柱110也具有尺寸D1。在一些實施例中，尺寸D1範圍在約50奈米至約300奈米。在一些實施例中，在Y方向上量測，第一介電柱110也具有尺寸D2。在一些實施例中，尺寸D2範圍在約50奈米至約500奈米。
在一些實施例中，第一介電柱110在X方向上以X節距P X排列，X節距P X範圍在約150奈米至約500奈米。在一些實施例中，第一介電柱110在Y方向上以Y節距P Y排列，Y節距P Y範圍在約500奈米至約10微米。在一些實施例中，Y節距P Y­對尺寸D2的比值(P Y/D2)範圍在約1至約50。如果比值(P Y/D2)或Y節距P Y太小，則降低記憶體晶胞的面密度。如果(P Y/D2)或Y節距P Y太大，則增加後續形成的長條塌陷及/或擺動的風險。
第1D和1D-1圖是根據一些實施例顯示形成第一溝槽112。
根據一些實施例，形成第一溝槽112通過包含第一介電層104與第二介電層106的堆疊，如第1D和1D-1圖所示。在一些實施例中，第一溝槽112在Y方向上延伸，並且對準第一介電柱110的行形成。在一些實施例中，每一個第一溝槽112形成於一行中的相鄰兩個第一介電柱110之間，並且暴露出這兩個第一介電柱110。
在一些實施例中，形成第一溝槽112包含形成圖案化遮罩層(未顯示)於堆疊之上，圖案化遮罩層具有對應第一溝槽112的溝槽圖案，接著使用圖案化遮罩層蝕刻堆疊，以將溝槽圖案轉移至堆疊中，直到基底102暴露出來。根據一些實施例，堆疊被切穿成為多個長條114，長條114自第一溝槽112之間突出。在一些實施例中，圖案化遮罩層是透過微影製程形成的圖案化光阻層。蝕刻製程可以是異向性蝕刻製程，例如乾式電漿蝕刻、等向性蝕刻製程，例如乾式化學蝕刻、遠端電漿蝕刻、濕式化學蝕刻、及/或前述之組合。
根據一些實施例，每一個第一介電柱110可支撐相鄰兩個長條114，從而降低長條114塌陷及/或擺動的風險。如此，可改善所得到的半導體記憶體裝置的製造良率。
在其他一些實施例中，圖案化遮罩層是圖案化硬遮罩層，圖案化硬遮罩層的形成可以包含沉積介電層，形成圖案化光阻層於介電層之上，以及蝕刻介電層以將圖案化光阻層的溝槽圖案轉移至介電層中。圖案化遮罩層可以在蝕刻製程期間被移除，或是透過額外製程移除(例如，蝕刻、濕剝除、及/或灰化)。
在一些實施例中，長條114包含交替堆疊的第一介電層104與第二介電層106。在一些實施例中，長條114在Y方向上延伸，並且在X方向上平行排列。也就是說，長條114具有平行於Y方向的長軸方向。在一些實施例中，在X方向上量測，長條114具有尺寸D3。在一些實施例中，尺寸D3範圍在約50奈米至約250奈米。在一些實施例中，在X方向上，長條114(或第一溝槽112)在X方向上也以X節距P X排列，X節距P X範圍在約150奈米至約500奈米。
第1E和1E-1圖是根據一些實施例顯示形成犧牲層116。
根據一些實施例，形成犧牲層116於第一溝槽112中，如第1E和1E-1圖所示。根據一些實施例，每一個犧牲層116形成於一行中的相鄰兩個第一介電柱110之間，並且介於相鄰的兩個長條114之間。根據一些實施例，犧牲層116接觸第一介電柱110、長條114、以及基底102。根據一些實施例，犧牲層116配置為擋牆(retaining walls)，限制後續形成的導線以具有期望輪廓的側壁。
在一些實施例中，犧牲層116由半導體材料(例如，矽(Si)、鍺(Ge)、及或矽鍺(SiGe))、及/或金屬氧化物(例如，二氧化鋯(ZrO 2)、氧化鉿(HfO 2)、氧化鋁(Al 2O 3)、氧化釔(Y 2O 3)、氧化鑭(La 2O 3)、或前述之組合)。在一些實施例中，犧牲層116具有不同於第一介電層114、第二介電層106、第一介電柱110、及後續形成的導線的蝕刻選擇性。
在一些實施例中，形成犧牲層116是透過沉積用於犧牲層116的材料過量填充第一溝槽112，接著平坦化用於犧牲層116的材料以移除犧牲層116的材料形成於長條114上方的部分，直到最高的第一介電層114暴露出來。沉積製程可以是原子層沉積(ALD)、化學氣相沉積(CVD)(例如，低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、高密度電漿化學氣相沉積(HDP-CVD)、高縱深比填溝製程(HARP)、及可流動化學氣相沉積(FCVD))、其他適合技術、及/或前述之組合。平坦化製程可以是回蝕刻製程及/或化學機械研磨(CMP)。
第1F和1F-1圖是根據一些實施例顯示形成第二通孔118。
根據一些實施例，透過移除第一介電柱110形成第二通孔118，如第1F和1F-1圖所示。移除製程可以是等向性蝕刻製程，例如乾式化學蝕刻、遠端電漿蝕刻、濕式化學蝕刻、異向性蝕刻製程，例如乾式電漿蝕刻、及/或前述之組合。根據一些實施例，第二通孔118暴露出犧牲層116、長條114以及基底102。
根據一些實施例，第二通孔118成列/行配置排列。舉例而言，第二通孔118的列在X方向上延伸，而第二通孔118的行在Y方向上延伸。在一些實施例中，相鄰兩行中的第二通孔118可以彼此錯開，例如在X方向上並不重疊。
在一些實施例中，在X方向上量測，第二通孔118也具有尺寸D1。在一些實施例中，尺寸D1範圍在約50奈米至約300奈米。在一些實施例中，在Y方向上量測，第二通孔118也具有尺寸D2。在一些實施例中，尺寸D2範圍在約50奈米至約500奈米。
在一些實施例中，第二通孔118具有在X方向上的X節距P X，X節距P X範圍在約150奈米至約500奈米。在一些實施例中，第二通孔118具有在Y方向上的Y節距P Y，Y節距P Y範圍在約500奈米至約10微米。在一些實施例中，Y節距P Y對尺寸D2的比值(P Y/D2)範圍在約1至約50。
第1G和1G-1圖是根據一些實施例顯示形成間隙120。
根據一些實施例，進行蝕刻製程以移除長條114的第二介電層106，從而形成間隙120，如第1G和1G-1圖所示。根據一些實施例，長條114的第一介電層104與犧牲層116界定出間隙120。蝕刻製程可以是等向性蝕刻製程，例如乾式化學蝕刻、遠端電漿蝕刻、濕式化學蝕刻、異向性蝕刻製程，例如乾式電漿蝕刻、及/或前述之組合。
根據一些實施例，在蝕刻製程期間，導入蝕刻劑至第二通孔118中，以側向蝕刻移除第二介電層106(第1F圖)，從而形成間隙120。在蝕刻製程中，第一介電層104與犧牲層116具有與第二介電層106不同的蝕刻選擇性，因此第一介電層104和犧牲層116保持大致未被蝕刻。
第1G-2圖是根據一些實施例沿著第1G-1圖的線I-I擷取的剖面示意圖。在X方向上量測，間隙120也具有尺寸D3。在一些實施例中，尺寸D3範圍在約50奈米至約250奈米。在一些實施例中，間隙120在Z方向上量測具有尺寸D4(大致上等於第二介電層106的厚度)。在一些實施例中，尺寸D4範圍在約10奈米至約200奈米。在一些實施例中，間隙120的尺寸D3和尺寸D4小於第二通孔118的尺寸D1。
第1H和1H-1圖是根據一些實施例顯示形成第一導線122。
根據一些實施例，形成第一導線122於間隙120(第1G圖)中，如第1H和1H-1圖所示。根據一些實施例，如此，長條114的第二介電層106被置換為第一導線122。在置換之後的長條標示為長條114’。根據一些實施例，第一導線122在Y方向上延伸，並且在Z方向上與X方向上彼此隔開。根據一些實施例，第一導線122與第一介電層104和犧牲層116接觸。在一些實施例中，第一導線122是記憶體電晶體的閘極電極，並且作用為所得到的半導體記憶體裝置(例如，NOR型快閃記憶體)的字元線。
第1H-2和1H-3圖是根據一些實施例沿著第1H-1圖的線I-I和線II-II擷取的剖面示意圖，以說明行程第一導線122的一些細節。在一些實施例中，第一導線122由一或多導電材料形成。在一些實施例中，第一導線122具有多層結構，例如，多層結構包含阻障/黏著(barrier/adhesive)層、金屬主體(metal bulk)層、其他適合層、及/或前述之組合。
舉例而言，根據一些實施例，首先沉積阻障層124沿著第一介電層104和犧牲層116被間隙120(第1F圖)和第二通孔118暴露出來的表面，以部分填充間隙120(第1F圖)和第二通孔118。阻障層124用於防止來自後續形成的金屬材料的金屬擴散至介電材料(例如，第一介電層104)中。
阻障層124可由氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、鈷鎢(CoW)、其他適合材料、及/或前述之組合形成。如果後續形成的金屬材料不會輕易地擴散至介電材料中，則可省略阻障層。沉積製程可以是原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、電子束蒸鍍(e-beam evaporation)、電鍍(electroplating，ECP)、無電沉積(electroless deposition，ELD)、其他適合方法、或前述之組合。
根據一些實施例，接著，沉積金屬主體層126於阻障層124之上。在一些實施例中，由於間隙120(第1G圖)的尺寸D3和尺寸D4(第1G-2圖)小於第二通孔118的尺寸D1(第1G-2圖)，所以可以控制沉積製程，使得金屬主體層126過量填充間隙120，並且部分填充第二通孔118。
在一些實施例中，金屬主體層126由具有低電阻且具有良好的間隙填充能力的導電材料形成，例如，鎢(W)、鈷(Co)、釕(Ru)、銅(Cu)、鋁(Al)、鎳(Ni)、鈦(Ti)、鉭(Ta)、鉬(Mo)、其他適合金屬材料、及/或前述之組合。沉積製程可以是原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、電子束蒸鍍、電鍍(ECP)、無電沉積(ELD)、其他適合方法、或前述之組合。
在沉積金屬主體層126之後，進行回蝕刻製程以移除阻障層124和金屬主體層126在間隙120(第1G圖)之外的部分。蝕刻製程可以是等向性蝕刻製程，例如乾式化學蝕刻、遠端電漿蝕刻、濕式化學蝕刻、異向性蝕刻製程，例如乾式電漿蝕刻、及/或前述之組合。根據一些實施例，因為第二通孔118被部分填充，所以在蝕刻製程期間，蝕刻劑可導入第二通孔118的剩餘部分中，以側向蝕刻移除阻障層124和金屬主體層126，直到第一介電層104原本被阻障層124和金屬主體層126所覆蓋的側壁再次被第二通孔118暴露出來，如第1H-2圖所示。根據一些實施例，在間隙120(第1G圖)的阻障層124和金屬主體層126組合作為第一導線122。
在一些實施例中，在X方向上量測，第一導線122具有最大的尺寸D3。在一些實施例中，尺寸D3範圍在約150奈米至約500奈米。根據一些實施例，第一導線122具有與犧牲層116界面相接(或被犧牲層116覆蓋)的側壁122B，因此側壁122B在蝕刻製程之後保持大致上平坦，如第1H-1、1H-2和1H-3圖所示。根據一些實施例，通道層將會形成於第一導線122的大致上平坦的側壁122B上。
在一些實施例中，由於蝕刻製程的特性，在回蝕刻製程期間，第一導線122從第二通孔118暴露出來的部分可以被側向蝕刻，例如蝕刻出最大深度D5，從而形成缺口119，如第1H-2圖所示。在一些實施例中，深度D5小於50奈米，例如範圍在約0奈米至約50奈米。在一些實施例中，缺口119的深度D5對第一導線122的尺寸D3的比值(D5/D3)範圍在約0.5至約0.95。
第一導線122的側壁具有從第二通孔118暴露出來的凹形部分122A，如第1H-1和1H-2圖所示。根據一些實施例，通道層不會形成於第一導線122的側壁的凹形部分122A上。
因此，透過形成犧牲層116和第二通孔118，可形成第一導線122具有大部分的側壁是大致上平坦的，且少部分的側壁是凹形的。如此，第一導線122可形成為具有較大的截面積(在X-Y平面)，從而改善所得到的半導體記憶體裝置的性能(例如，較低電阻)。
第1I和1I-1圖是根據一些實施例顯示形成第二介電柱128。
根據一些實施例，形成第二介電柱128於第二通孔118(第1H圖)中，如第1I和1I-1圖所示。根據一些實施例，第二介電柱128接觸長條114’的第一介電層104和第一導線122、犧牲層116和基底102。第二介電柱128配置以支撐長條114’免於在後續的蝕刻製程中塌陷及/或擺動。
在一些實施例中，第二介電柱128由介電材料形成，例如氧化矽(SiO 2)、氮氧化矽(SiON)、氮化矽(SiN)、碳氧化矽(SiOC)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、或前述之組合。在一些實施例中，第二介電柱128由與第一介電層104相同的材料形成，例如氧化物為主的介電材料(例如，氧化矽)。
在一些實施例中，第二介電柱128的形成是透過沉積介電材料以過量填充第二通孔118(第1H圖)，接著平坦化介電材料，以移除介電材料形成於長條114’上方的部分，直到暴露出犧牲層116。沉積製程可以是原子層沉積(ALD)、化學氣相沉積(CVD)(例如，低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、高密度電漿化學氣相沉積(HDP-CVD)、高縱深比填溝製程(HARP)、及可流動化學氣相沉積(FCVD))、其他適合技術、及/或前述之組合。平坦化製程可以是回蝕刻製程及/或化學機械研磨(CMP)。
根據一些實施例，第二介電柱128成列/行配置排列。舉例而言，第二介電柱128的列在X方向上延伸，而第二介電柱128的行在Y方向上延伸。在一些實施例中，相鄰兩行中的第二介電柱128可以彼此錯開，例如在X方向上並不重疊。
在一些實施例中，在X方向上量測，第二介電柱128具有最大的尺寸D1’。在一些實施例中，尺寸D1’範圍在約50奈米至約300奈米。在一些實施例中，在Y方向上量測，第二介電柱128也具有尺寸D2。在一些實施例中，尺寸D2範圍在約50奈米至約500奈米。
在一些實施例中，第二介電柱128在X方向上以X節距P X排列，X節距P X範圍在約150奈米至約500奈米。在一些實施例中，第二介電柱128在Y方向上以Y節距P Y排列，Y節距P Y範圍在約500奈米至約10微米。在一些實施例中，Y節距P Y­對尺寸D2的比值(P Y/D2)範圍在約1至約50。如果比值(P Y/D2)或Y節距P Y太小，則降低記憶體晶胞的面密度。如果(P Y/D2)或Y節距P Y太大，則增加包含第一導線122的長條114’塌陷及/或擺動的風險。
第1I-2圖是根據一些實施例顯示沿著第1I-1圖的線I-I擷取的剖面示意圖。根據一些實施例，第二介電柱128包含填入缺口119(第1H-2圖)的突出部分。根據一些實施例，第二介電柱128的突出部分具有凸形(convex)的側表面128A，側表面128A與第一導線122的側壁的凹形部分122A匹配且界面相接，如第1I-2圖所示。在一些實施例中，凸形的側表面128A接觸第一導線122的阻障層124和金屬主體層126兩者。
根據一些實施例，第二介電柱128也具有與第一介電層104界面相接的大致平坦的側表面128B。根據一些實施例，凸形的側表面128A與大致平坦的側表面128B交替排列。
第1J和1J-1圖是根據一些實施例顯示移除犧牲層116。
根據一些實施例，進行蝕刻製程移除犧牲層116(第1I圖)，從而形成第二溝槽130，如第1J和1J-1圖所示。蝕刻製程可以是異向性蝕刻製程，例如乾式電漿蝕刻、等向性蝕刻製程，例如乾式化學蝕刻、遠端電漿蝕刻、濕式化學蝕刻、及/或前述之組合。
根據一些實施例，每一個第二介電柱128可支撐相鄰兩個長條114’，從而降低長條114’塌陷及/或擺動的風險。如此，可改善所得到的半導體記憶體裝置的製造良率。
在一些實施例中，第二溝槽130在Y方向上延伸，並且對準第二介電柱128的行形成。在一些實施例中，每一個第二溝槽130形成於一行中的相鄰兩個第二介電柱128之間，並且暴露出這兩個第二介電柱128。在一些實施例中，第二溝槽也暴露出長條114’的第一介電層104和第一導線122。
第1K和1K-1圖是根據一些實施例顯示形成鐵電(ferroelectric，FE)層132、通道層134、絕緣層136、以及蓋層138。
根據一些實施例，依序沉積鐵電層132、通道層134、絕緣層136、以及蓋層138於半導體記憶體結構100之上，以部分填充第二溝槽130(第1J圖)，如第1K和1K-1圖所示。第二溝槽130(第1J圖)的剩餘部分標示為131。
在一些實施例中，鐵電層132由鐵電材料形成，例如氧化鉿(HfO)、氧化鋯(ZrO)、氧化鉿鋯(HfZrO)、其他適合材料、或前述之組合。在一些實施例中，使用原子層沉積(ALD)、化學氣相沉積(CVD)(例如，低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、及高密度電漿化學氣相沉積(HDP-CVD))、其他適合技術、及/或前述之組合，沉積鐵電層132沿著第二溝槽130(第1J圖)的側壁和底面。
在一些實施例中，通道層134由半導體材料形成，例如銦鎵氧化物(InGaO)、銦鎵鋯氧化物(InGaZrO)、銦鎵鋅氧化物(IGZO)、多晶矽、鍺、其他適合材料、或前述之組合。在一些實施例中，使用原子層沉積(ALD)、化學氣相沉積(CVD)(例如，低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、及高密度電漿化學氣相沉積(HDP-CVD))、其他適合技術、及/或前述之組合，沉積通道層134於鐵電層132之上。
在一些實施例中，絕緣層136由介電材料形成，例如氧化矽(SiO 2)、氮氧化矽(SiON)、氮化矽(SiN)、碳氧化矽(SiOC)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、氧化鋁(Al 2O 3)、氧化鋯(ZrO 2)、氧化鉿(HfO 2)、氧化釔(Y 2O 3)、氧化鑭(La 2O 3)、其他適合材料、或前述之組合。在一些實施例中，使用原子層沉積(ALD)、化學氣相沉積(CVD)(例如，低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、及高密度電漿化學氣相沉積(HDP-CVD))、其他適合技術、及/或前述之組合，沉積絕緣層136於通道層134之上。
在一些實施例中，蓋層138由介電材料形成，例如氧化矽(SiO 2)、氮氧化矽(SiON)、氮化矽(SiN)、碳氧化矽(SiOC)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、其他適合材料、或前述之組合。在一些實施例中，蓋層138由與第一介電層104相同的材料形成。在一些實施例中，使用原子層沉積(ALD)、化學氣相沉積(CVD)(例如，低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、及高密度電漿化學氣相沉積(HDP-CVD))、其他適合技術、及/或前述之組合，沉積蓋層138於絕緣層136之上。
根據一些實施例，在沉積蓋層138的材料之後，對鐵電層132、通道層134、絕緣層136以及蓋層138進行回蝕刻製程，打開第二溝槽131的底部，使得第二溝槽131延伸至基底102。回蝕刻製程可以是異向性蝕刻製程，例如乾式電漿蝕刻、等向性蝕刻製程，例如乾式化學蝕刻、遠端電漿蝕刻、濕式化學蝕刻、及/或前述之組合。
根據一些實施例，回蝕刻製程也移除鐵電層132、通道層134、絕緣層136以及蓋層138形成於長條114’上表面上方的部分，並且進一步凹蝕鐵電層132、通道層134、絕緣層136以及蓋層138形成於第二溝槽131中的部分。
在一些實施例中，鐵電層132、通道層134、絕緣層136以及蓋層138中的每一者具有閉環(closed-loop)輪廓，如第1K-1圖所示。
第1K-2和1K-3圖是根據一些實施例顯示沿著第1K-1圖的線I-I和線II-II擷取的剖面示意圖。根據一些實施例，通道層134沿著第一導線122的大致平坦的側壁122B形成，如第1K、1K-1、1K-2和1K-3圖所示。根據一些實施例，因為第一導線122的側壁的凹形部分122A被第二介電柱128覆蓋，所以通道層134不會沿著凹形部分122A形成。因此，通道層134也可具有平坦的輪廓，從而改善所得到的半導體記憶體裝置的性能。
第1L和1L-1圖是根據一些實施例顯示形成填充層140。
根據一些實施例，形成填充層140於半導體記憶體100之上，以填入第二溝槽131(第1K圖)中，如第1L和1L-1圖所示。在一些實施例中，填充層140由介電材料形成，例如氧化矽(SiO 2)、氮氧化矽(SiON)、氮化矽(SiN)、碳氧化矽(SiOC)、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、其他適合材料、或前述之組合。在一些實施例中，填充層140由與第一介電層104相同的材料形成，例如氧化物為主的介電材料(例如，氧化矽)。
在一些實施例中，透過沉積介電材料以過量填充第二溝槽131，接著平坦化介電材料，以移除介電材料形成於長條114’上方的部分，形成填充層140。沉積製程可以是原子層沉積(ALD)、化學氣相沉積(CVD)(例如，低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、高密度電漿化學氣相沉積(HDP-CVD)、高縱深比填溝製程(HARP)、及可流動化學氣相沉積(FCVD))、其他適合技術、及/或前述之組合。平坦化製程可以是回蝕刻製程及/或化學機械研磨(CMP)。
第1M和1M-1圖是根據一些實施例顯示形成第三通孔142。第1M-2和1M-3圖是根據一些實施例顯示沿著第1M-1圖的線I-I和線II-II擷取的剖面示意圖。
根據一些實施例，在形成填充層140之後，對半導體記憶體結構100進行平坦化製程，直到鐵電層132、通道層134、絕緣層136以及蓋層138暴露出來。平坦化製程可以是回蝕刻製程及/或化學機械研磨(CMP)。
根據一些實施例，接著形成第三通孔142通過填充層140、蓋層138、以及絕緣層136，如第1M、1M-1、1M-2圖所示。在一些實施例中，蓋層138和絕緣層136的閉環輪廓被第三通孔142切割，而鐵電層132和通道層134的閉環輪廓保持完整(或是連續的)，如第1M-1圖所示。在一些實施例中，第三通孔142暴露出通道層134和基底102。
在一些實施例中，形成第三通孔142包含形成圖案化遮罩層(未顯示)於半導體記憶體結構100之上，圖案化遮罩層具有對應第三通孔142的開口圖案，接著使用圖案化遮罩層蝕刻半導體記憶體結構100，以將開口圖案轉移至填充層140、蓋層138、以及絕緣層136中，直到基底102暴露出來。在一些實施例中，圖案化遮罩層是透過微影製程形成的圖案化光阻層。蝕刻製程可以是異向性蝕刻製程，例如乾式電漿蝕刻、等向性蝕刻製程，例如乾式化學蝕刻、遠端電漿蝕刻、濕式化學蝕刻、及/或前述之組合。
在其他一些實施例中，圖案化遮罩層是圖案化硬遮罩層，圖案化硬遮罩層的形成可以包含沉積介電層，形成圖案化光阻層於介電層之上，以及蝕刻介電層以將圖案化光阻層的開口圖案轉移至介電層中。圖案化遮罩層可以在蝕刻製程期間被移除，或是透過額外製程移除(例如，蝕刻、濕剝除、及/或灰化)。
根據一些實施例，第三通孔142成列/行配置排列。舉例而言，第三通孔142的列在X方向上延伸，而第三通孔142的行在Y方向上延伸。在一些實施例中，第三通孔142並未形成於已設置第二介電柱128的位置上。儘管第1M-1圖顯示九個第三通孔142形成於相鄰的兩個第二介電柱128之間，但相鄰的兩個第二介電柱128之間第三通孔142的數量可取決於設計需求及/或性能考量。
第1N和1N-1圖是根據一些實施例顯示形成第二導線144。第1N-2和1N-3圖是根據一些實施例顯示沿著第1N-1圖的線I-I和線II-II擷取的剖面示意圖。
根據一些實施例，形成第二導線144於第三通孔142(第1M圖)，如第1N、1N-1、1N-2和1N-3圖所示。根據一些實施例，第二導線144在Z方向上延伸，且第二導線144接觸通道層134以及基底102。在一些實施例中，第二導線144是記憶體電晶體的源極/汲極電極，並且作為所得到的半導體記憶體裝置(例如，NOR型快閃記憶體)的源線(source line)或位元線(bit line)。
在一些實施例中，第二導線144由一或多導電材料形成，例如鎢(W)、鈷(Co)、釕(Ru)、銅(Cu)、鋁(Al)、鎳(Ni)、鈦(Ti)、鉭(Ta)、鉬(Mo)、氮化鈦(TiN)、氮化鉭(TaN)、鈷鎢(CoW)、其他適合金屬材料、及/或前述之組合。
根據一些實施例，形成第二導線144包含沉積用於第二導線144的導電材料以過量填充第三通孔142(第1M圖)，接著平坦化導電材料，以移除導電材料形成於鐵電層132、通道層134、絕緣層136和蓋層138上方部分，直到鐵電層132、通道層134、絕緣層136和蓋層138暴露出來。沉積製程可以是原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、電子束蒸鍍、電鍍(ECP)、無電沉積(ELD)、其他適合方法、或前述之組合。平坦化製程可以是回蝕刻製程及/或化學機械研磨(CMP)。
在一些實施例中，第一導線122、鐵電層132、通道層134、以及第二導線144結合形成記憶體電晶體(例如，快閃記憶體電晶體)，從而作用為記憶體晶胞。根據一些實施例，記憶體晶胞可操作為資料儲存，並且在X、Y及Z方向上排列以形成記憶體晶胞陣列。在一些實施例中，第二導線144電性連接至形成於基底102中的外圍電路。
根據一些實施例，可以進行額外的CMOS製造製程。舉例而言，根據一些實施例，可以形成金屬間介電層、以及金屬層和導孔於半導體記憶體結構100之上。
如前所述，透過形成第一介電柱110和第二介電柱128，可降低長條114或114’塌陷及/或擺動的風險。此外，透過形成犧牲層116，可形成第一導線122具有大致平坦的側壁，並且形成於其上的通道層134也具有大致平坦的輪廓。如此，可改善所得到的半導體記憶體裝置的性能。
第2圖是根據本發明的一些實施例，繪示半導體記憶體結構200的剖面示意圖。第2圖實施例與第1N、1N-1、1N-2和1N-3相似，除了第2圖進一步繪示半導體基底、半導體基底之上的內連線結構、以及半導體基底之上的記憶體晶胞陣列。
根據一些實施例，提供半導體基底202，如第2圖所示。在一些實施例中，半導體基底202是矽基底。在一些實施例中，半導體基底202包含元素半導體(例如，鍺)；化合物半導體(例如，氮化鎵(GaN)、碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)、及/或銻化銦(InSb))；合金半導體(例如，SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP)；或前述之組合。
根據一些實施例，形成外圍電路204於半導體基底202之上，如第2圖所示。外圍電路204可以構成控制電路，用於操作垂直形成於外圍電路上方的記憶體晶胞陣列。 外圍電路204可包含但不限於升壓電路、頁緩衝器電路、列解碼器、行解碼器、糾錯電路、寫輔助電路、包含用於在記憶體晶胞類型之間進行接口的接口電路、總線控制電路、或類似電路。
在一些實施例中，外圍電路204包含金屬氧化物半導體場效電晶體(MOSFET)，例如p型金屬氧化物半導體場效電晶體或n型金屬氧化物半導體場效電晶體。金屬氧化物半導體場效電晶體可以是平面型電晶體(planar-type transistor)、鰭式場效電晶體(fin-type transistor)、及/或其他適用電晶體。在一些實施例中，外圍電路204是平面型電晶體。根據一些實施例，外圍電路204各自包含形成於半導體基底202上表面之上的閘極結構、以及形成於或至少部分埋置於半導體基底202中且位於閘極結構兩側的源極/汲極區。
在一些實施例中，閘極結構可包含閘極介電層、以及閘極介電層之上的閘極電極層。在一些實施例中，閘極介電層包含由介電材料形成的界面層(interfacial layer)，例如氧化矽(SiO 2)、氧化鉿矽(HfSiO)或氮氧化矽(SiON)。可使用化學氧化、熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)、及/或其他適合方法，形成界面層。在一些實施例中，閘極介電層包含高介電常數(high-k)閘極介電層，其由高介電常數的介電材料形成，例如氧化鉿(HfO 2)、TiO 2、HfZrO、Ta 2O 3、HfSiO 4、ZrO 2、ZrSiO 2、LaO、AlO、ZrO、TiO、Ta 2O 5、Y 2O 3、SrTiO 3(STO)、BaTiO 3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO 3(BST)、Al 2O 3、Si 3N 4、氮氧化矽(SiON)、前述之組合、或其它適合材料。在一些實施例中，使用原子層沉積(ALD)、物理氣相沉積(PVD)、化學氣相沉積(CVD)、熱氧化、及/或其他適合方法，形成高介電常數閘極介電層。
在一些實施例中，閘極電極層包含導電材料，例如摻雜的半導體、金屬、金屬合金、或金屬矽化物。在一些實施例中，閘極電極層包含單層，或在其他實施例中閘極電極層包含多層結構。閘極電極層可由多晶矽、鍺、Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他適合導電材料、或前述之多層形成。透過原子層沉積(ALD)、化學氣相沉積(CVD)、電子束沉積、或其他適合製程，形成閘極電極層。
在一些實施例中，源極/汲極區是半導體基底202使用植入製程適當地摻雜的區域。在一些實施例中，源極/汲極區是使用磊晶成長製程磊晶成長的源極/汲極區。
根據一些實施例，形成內連線結構於半導體基底202。內連線結構包含位於一或多金屬間介電層(IMD)206中的接觸件208、金屬層210、以及導孔212，如第2圖所示。根據一些實施例，內連線結構作用為將下方的外圍電路204電性耦接至上方的記憶體晶胞陣列。
一或多金屬間介電層206由一或多介電材料形成，例如氧化矽(SiO 2)、氮化矽(SiN)、氮氧化矽(SiON)、氮碳化矽(SiCN)、氧摻雜碳化矽(SiC:O)、氧摻雜氮碳化矽(SiCN:O)、碳氧化矽(SiOC)、四乙氧基矽烷(TEOS)氧化物、未摻雜的矽酸鹽玻璃(USG)、或摻雜的氧化矽，例如，硼磷矽酸鹽玻璃(BPSG)、摻雜氟的矽酸鹽玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、及/或其他適合介電材料。
根據一些實施例，接觸件208形成於一或多層間介電層206中及/或通過一或多層間介電層206，並且落在外圍電路204的閘極結構上。在其他一些實施例中，接觸件208落在源極汲極區上。在一些實施例中，接觸件208由一或多導線材料形成，例如鈷(Co)、鎳(Ni)、鎢(W)、鈦(Ti)、坦(Ta)、銅(Cu)、鋁(Al)、釕(Ru)、鉬(Mo)、氮化鈦、氮化鉭、及/或前述之組合。
根據一些實施例，形成金屬層210和導孔212於一或多層間介電層206中及/或通過一或多層間介電層206。根據一些實施例，金屬層210提供水平佈線給外圍電路204產生的信號。根據一些實施例，導孔212提供垂直佈線給外圍電路204產生的信號。在一些實施例中，金屬層210和導孔212由銅(Cu)、鈷(Co)、釕(Ru)、鉬(Mo)、鎢(W)、鈦(Ti)、其他適合導電材料、前述之合金、前述材料之氮化物、前述之多層、及/或前述之組合形成。
根據一些實施例，之後，進行前面第1A至1N-1圖所述的步驟，形成記憶體晶胞陣列於內連線結構之上，如第2圖所示。在一些實施例中，記憶體晶胞陣列的第二導線144透過內連線結構電性連接至外圍電路204。儘管第2圖未顯示，第一導線122也可透過內連線結構電性連接至外圍電路204。根據一些實施例，半導體記憶體結構200也可稱為記憶體陣列下外圍電路(peripheral circuit under memory array，PUA)裝置。
第3A-3B圖是根據本發明的一些實施例，繪示形成半導體記憶體結構300在各個中間階段的剖面示意圖。根據一些實施例，第3A和3B圖是第1H-1和1N-2圖的修改。根據一些實施例，第3A和3B圖對應於第1H-1和1N-1圖所示的線I-I。第3A和3B圖的實施例相似於第1A至1N-3圖的實施例，除了蝕刻深度D51-D54隨著第一導線122的層級(level)變化。
根據一些實施例，在沉積阻障層124和金屬主體層126之後，進行回蝕刻製程以移除阻障層124和金屬主體層126在間隙120之外的部分，從而形成第一導線122。在一些實施例中，由於蝕刻製程的特性，第一導線122從第二通孔118暴露出來的部分被側向凹蝕，例如蝕刻出最大深度D51-D54，如第3A圖所示。在一些實施例中，深度D51-D54隨著第一導線122的位置降低(或第一導線122的層級減少)而減少。
根據一些實施例，進行前面第1I至1N-3圖所述的步驟，從而形成第二介電柱128、鐵電層132、通道層134、絕緣層136、蓋層138、填充層140以及第二導線144，如第3B圖所示。根據一些實施例，第二介電柱128包含填入缺口119的突出部分。突出部分在X方向上的尺寸隨著第一導線122的位置降低(或第一導線122的層級減少)而減少。
第4A和4B圖是根據本發明的一些實施例，繪示形成半導體記憶體結構400在各個中間階段的剖面示意圖。根據一些實施例，第4A和4B圖是第1H-1和1N-2圖的修改。根據一些實施例，第4A和4B圖對應於第1H-1和1N-1圖所示的線I-I。第4A和4B圖的實施例相似於第1A至1N-3圖的實施例，除了第一導線122的側壁沒有凹形部分。
根據一些實施例，在沉積阻障層124和金屬主體層126之後，進行回蝕刻製程以移除阻障層124和金屬主體層126在間隙120之外的部分，從而形成第一導線122。在一些實施例中，由於蝕刻製程的特性，第一導線122面向第二通孔118的側壁是大致上平坦的。
根據一些實施例，進行前面第1I至1N-3圖所述的步驟，從而形成第二介電柱128、鐵電層132、通道層134、絕緣層136、蓋層138、填充層140以及第二導線144，如第4B圖所示。
如前所述，半導體記憶體結構的形成方法包含形成包含第一介電層104和第二介電層106交替排列的堆疊，形成第一介電柱110通過堆疊，並且蝕刻堆疊以形成複數個第一溝槽112以及第一溝槽112之間的長條114。第一介電柱110可支撐長條114，從而降低長條114塌陷及/或擺動的風險。因此，可改善所得到的半導體記憶體裝置的製造良率。
此外，此方法也包含形成犧牲層116於第一溝槽112中，以第一導線122置換第二介電層106，以及形成通道層134沿著包含第一導線122與第一介電層104的長條114’。如此，第一導線122可形成為具有大致平坦的側壁，並且形成於其上的通道層134也具有大致平坦的輪廓。因此，可改善所得到的半導體記憶體裝置的性能。
本文提供半導體記憶體結構。半導體記憶體結構可包含介電層與第一導線的交替堆疊的長條、垂直延伸於長條的第一側的第二導線、以及垂直延伸於長條的第二側的介電柱。介電柱可支撐長條，從而降低長條塌陷及/或擺動的風險。因此，可改善所得到的半導體記憶體裝置的製造良率。
在一些實施例中，提供半導體記憶體結構的形成方法。此方法包含以下步驟：形成堆疊於基底之上，堆疊包含垂直交替排列的多個第一介電層與多個第二介電層，形成多個第一介電柱通過堆疊，蝕刻堆疊以形成多個第一溝槽，第一介電柱的側壁自第一溝槽暴露出來，移除第一介電柱以形成多個通孔，移除堆疊的第二介電層，以形成多個間隙於第一介電層之間，以及形成多個第一導線於間隙中。在一些實施例中，此方法更包含：在移除第一介電柱之前，形成多個犧牲層於第一溝槽中，以及在形成第一導線於間隙中之後，移除犧牲層，以形成多個第二溝槽。在一些實施例中，此方法更包含：形成鐵電層於第二溝槽中，形成通道層於第二溝槽中之鐵電層之上，以及形成絕緣層於第二溝槽中之通道層之上。在一些實施例中，此方法更包含：形成多個第二導線垂直地貫穿絕緣層。在一些實施例中，移除堆疊的第二介電層包含：導入蝕刻劑於通孔中，以橫向蝕刻堆疊的第二介電層。在一些實施例中，此方法更包含：以多個第二介電柱填充通孔。在一些實施例中，形成第一導線於間隙中的步驟包括：形成阻障層以部分填充間隙，形成金屬主體層以過量填充間隙的剩餘部分，以及回蝕刻阻障層和金屬主體層。在一些實施例中，一個第一導線的側壁具有一部分從一個通孔暴露出來，且此側壁的該部分是凹形。在一些實施例中，蝕刻堆疊形成多個長條於第一溝槽之間，且第一介電柱與長條的側壁接觸。
在一些實施例中，提供半導體記憶體結構。此半導體記憶體結構包含：長條，長條包含多個介電層與多個第一導線交替堆疊於基底之上。此半導體記憶體結構還包含：沿著長條的第一側垂直地延伸的第二導線、夾設於長條與第二導線之間的通道層、以及沿著長條的第二側垂直地延伸的介電柱，長條的第二側與第一側相對。在一些實施例中，第一導線具有在長條的第二側的多個側壁，這些側壁具有凹形部分，且介電柱包含多個突出部分，這些突出部分與第一導線的側壁的這些凹形部分匹配。在一些實施例中，介電柱的這些突出部分的尺寸隨著第一導線的層級減少而減少。在一些實施例中，其中一個第一導線在長條的第一側具有大致平坦的側壁。在一些實施例中，此半導體記憶體結構更包含：夾設於長條與通道層之間的鐵電層。在一些實施例中，其中一個第一導線包含：阻障層、以及嵌入於阻障層內的金屬主體層，阻障層與金屬主體層由不同材料形成。在一些實施例中，阻障層與金屬主體層兩者皆與介電柱接觸。
在一些實施例中，提供半導體記憶體結構。此半導體記憶體結構包含：第一字元線、與第一字元線間隔開的第二字元線、介於第一字元線與第二字元線之間的第一通道層和第二通道層、以及介於第一字元線與第二字元線之間且介於第一通道層與第二通道層之間的介電柱，介電柱包含延伸至第一字元線中的第一突出部分、以及延伸至第二字元線中的第二突出部分。在一些實施例中，在一平面圖中，第一通道層和第二通道層的每一個具有閉環輪廓。在一些實施例中，此半導體記憶體結構更包含：排列於第一通道層的閉環輪廓內的複數個第一導線、以及排列於第二通道層的閉環輪廓內的複數個第二導線。在一些實施例中，此半導體記憶體結構更包含：位於基底之上的電晶體、以及位於電晶體之上的內連線結構，第一導線形成於內連線結構之上，且透過內連線結構電性連接至電晶體。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:半導體記憶體結構 102:基底 104:第一介電層 106:第二介電層 108:第一通孔 110:第一介電柱 112:第一溝槽 114:長條 114’:長條 116:犧牲層 118:第二通孔 119:缺口 120:間隙 122:第一導線 122A:凹形部分 122B:側壁 124:阻障層 126:金屬主體層 128:第二介電柱 128A:凸形的側表面 128B:大致平坦的側表面 130:第二溝槽 131:第二溝槽的剩餘部分 130:第二溝槽 131:第二溝槽 132:鐵電層 134:通道層 136:絕緣層 138:蓋層 140:填充層 142:第三通孔 144:第二導線 200:半導體記憶體結構 202:半導體基底 204:外圍電路 206:金屬間介電層 208:接觸件 210:金屬層 212:導孔 300:半導體記憶體結構 400:半導體記憶體結構 D1:尺寸 D1’:尺寸 D2:尺寸 D3:尺寸 D4:尺寸 D5:深度 D51:深度 D52:深度 D53:深度 D54:深度 P X:X節距 P Y:Y節距
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件(feature)僅用於說明目的，並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。 第1A、1B、1C、1D、1E、1F、1G、1H、1I、1J、1K、1L、1M和1N圖是根據本發明的一些實施例，繪示形成半導體記憶體結構的透視示意圖。 第1B-1、1C-1、1D-1、1E-1、1F-1、1G-1、1H-1、1I-1、1J-1、1K-1、1L-1、1M-1和1N-1圖是根據本發明的一些實施例，繪示形成半導體記憶體結構的平面示意圖。 第1G-2、1H-2、1I-2、1K-2、1M-2和1N-2圖是根據本發明的一些實施例，繪示半導體記憶體結構分別沿著第1G-1、1H-1、1I-1、1K-1、1M-1和1N-1圖的線I-I擷取的剖面示意圖。 第1H-3、1K-3、1M-3和1N-3圖是根據本發明的一些實施例，繪示半導體記憶體結構分別沿著第1H-1、1K-1、1M-1和1N-1圖的線II-II擷取的剖面示意圖。 第2圖是根據本發明的一些實施例，繪示半導體記憶體結構的剖面示意圖。 第3A和3B圖是根據本發明的一些實施例，繪示形成半導體記憶體結構的剖面示意圖。 第4A和4B圖是根據本發明的一些實施例，繪示形成半導體記憶體結構的剖面示意圖。
100:半導體記憶體結構
102:基底
104:第一介電層
122:第一導線
128:第二介電柱
132:鐵電層
134:通道層
136:絕緣層
138:蓋層
140:填充層
144:第二導線

Claims (20)

  1. 一種半導體記憶體結構的形成方法，包括： 形成一堆疊於一基底之上，其中該堆疊包括垂直交替排列的多個第一介電層與多個第二介電層； 形成多個第一介電柱通過該堆疊； 蝕刻該堆疊以形成多個第一溝槽，其中該等第一介電柱的側壁自該等第一溝槽暴露出來； 移除該等第一介電柱以形成多個通孔； 移除該堆疊的該等第二介電層，以形成多個間隙於該等第一介電層之間；以及 形成多個第一導線於該等間隙中。
  2. 如請求項1之半導體記憶體結構的形成方法，更包括： 在移除該等第一介電柱之前，形成多個犧牲層於該等第一溝槽中；以及 在形成該等第一導線於該等間隙中之後，移除該等犧牲層，以形成多個第二溝槽。
  3. 如請求項2之半導體記憶體結構的形成方法，更包括： 形成一鐵電層於該等第二溝槽中； 形成一通道層於該等第二溝槽中之該鐵電層之上；以及 形成一絕緣層於該等第二溝槽中之該通道層之上。
  4. 如請求項3之半導體記憶體結構的形成方法，更包括： 形成多個第二導線垂直地貫穿該絕緣層。
  5. 如請求項1之半導體記憶體結構的形成方法，其中移除該堆疊的該等第二介電層包括：導入一蝕刻劑於該等通孔中，以橫向蝕刻該堆疊的該等第二介電層。
  6. 如請求項1之半導體記憶體結構的形成方法，更包括： 以多個第二介電柱填充該等通孔。
  7. 如請求項1之半導體記憶體結構的形成方法，其中形成該等第一導線於該等間隙中的步驟包括： 形成一阻障層以部分填充該等間隙； 形成一金屬主體層以過量填充該等間隙的剩餘部分；以及 回蝕刻該阻障層和該金屬主體層。
  8. 如請求項1之半導體記憶體結構的形成方法，其中該等第一導線中之一者的一側壁具有一部分從該等通孔中之一者暴露出來，且該側壁的該部分是凹形的。
  9. 如請求項1之半導體記憶體結構的形成方法，其中蝕刻該堆疊形成多個長條於該等第一溝槽之間，且該等第一介電柱與該等長條的側壁接觸。
  10. 一種半導體記憶體結構，包括： 一長條，包括多個介電層與多個第一導線交替堆疊於一基底之上； 一第二導線，沿著該長條的一第一側垂直地延伸； 一通道層，夾設於該長條與該第二導線之間；以及 一介電柱，沿著該長條的一第二側垂直地延伸，該長條的該第二側與該第一側相對。
  11. 如請求項10之半導體記憶體結構，其中該等第一導線具有在該長條的該第二側的多個側壁，該等側壁具有凹形部分，且該介電柱包含多個突出部分，該等突出部分與該等第一導線的該等側壁的該等凹形部分匹配。
  12. 如請求項11之半導體記憶體結構，其中該介電柱的該等突出部分的尺寸隨著該等第一導線的層級減少而減少。
  13. 如請求項10之半導體記憶體結構，其中該等第一導線中之一者在該長條的該第一側具有大致平坦的側壁。
  14. 如請求項10之半導體記憶體結構，更包括： 一鐵電層，夾設於該長條與該通道層之間。
  15. 如請求項10之半導體記憶體結構，其中該等第一導線中之一者包括： 一阻障層；以及 一金屬主體層，嵌入於該阻障層內，其中該阻障層與該金屬主體層由不同材料形成。
  16. 如請求項15之半導體記憶體結構，其中該阻障層與該金屬主體層兩者皆與該介電柱接觸。
  17. 一種半導體記憶體結構，包括： 一第一字元線、以及與該第一字元線間隔開的一第二字元線； 一第一通道層和一第二通道層，介於該第一字元線與該第二字元線之間；以及 一介電柱，介於該第一字元線與該第二字元線之間且介於該第一通道層與該第二通道層之間，其中該介電柱包含延伸至該第一字元線中的一第一突出部分、以及延伸至該第二字元線中的一第二突出部分。
  18. 如請求項17之半導體記憶體結構，其中在一平面圖中，該第一通道層和該第二通道層的每一個具有一閉環輪廓。
  19. 如請求項18之半導體記憶體結構，更包括： 複數個第一導線，排列於該第一通道層的該閉環輪廓內；以及 複數個第二導線，排列於該第二通道層的該閉環輪廓內。
  20. 如請求項19之半導體記憶體結構，更包括： 一電晶體，位於一基底之上；以及 一內連線結構，位於該電晶體之上，其中該等第一導線形成於該內連線結構之上，且透過該內連線結構電性連接至該電晶體。
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