TW202230747A - 記憶體元件 - Google Patents

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林孟漢
漢中 賈
楊豐誠
楊柏峰
許諾
世海 楊
林佑明
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例闡述一種包括字線、源極線、位元線、記憶體層、通道材料層的記憶體元件。字線在第一方向上延伸，且襯層設置在字線的側壁上。記憶體層在襯層之間設置在字線的側壁上且在第一方向上沿著襯層的側壁延伸。襯層通過記憶體層間隔開且襯層夾置在記憶體層與字線之間。通道材料層設置在記憶體層的側壁上。介電層設置在通道材料層的側壁上。源極線及位線設置在介電層的相對的側處且設置在通道材料層的側壁上。源極線及位線在與第一方向垂直的第二方向上延伸。襯層的材料具有比記憶體層的材料的介電常數低的介電常數。

Description

記憶體元件
本發明實施例是有關於一種記憶體元件。
隨著積體電路的大小不斷減小，元件或元件的整合密度逐漸增加。半導體記憶體元件包括易失性記憶體及非易失性記憶體。對於半導體記憶體元件，增加的記憶胞（memory cell）密度使得實現緊密的結構設計，所述緊密的結構設計具有減小的大小但會維持半導體記憶體元件的性能。
根據本發明的一實施例，一種記憶體元件包括多層堆疊。多層堆疊設置在介電結構之上，且所述多層堆疊包括交替地堆疊的第一導電層與第一介電層。第二介電層設置在所述介電結構之上且穿透過所述第一導電層及所述第一介電層。第一導電線與第二導電線設置在所述第二介電層的相對的側處。一對介電區塊分別與所述第一導電線及所述第二導電線並排地設置。記憶體層設置在所述一對介電區塊之間且穿透過所述第一導電層及所述第一介電層。通道材料層設置在所述一對介電區塊之間且設置在所述第一導電線及所述第二導電線與所述記憶體層之間，並且所述通道材料層垂直地沿著所述記憶體層延伸。所述一對介電區塊中的每一者具有位於所述記憶體層與所述第一導電層中的一者之間的延伸部分，且所述一對介電區塊的材料具有比所述記憶體層的材料的介電常數低的介電常數。
根據本發明的一實施例，一種記憶體元件包括字線、源極線、位元線、記憶體層、通道材料層。所述字線在第一方向上延伸，且襯層設置在所述字線的側壁上。所述記憶體層在所述襯層之間設置在所述字線的所述側壁上且在所述第一方向上沿著所述襯層的側壁延伸。所述襯層通過所述記憶體層間隔開，且所述襯層夾置在所述記憶體層與所述字線之間。所述通道材料層設置在所述記憶體層的側壁上。介電層設置在所述通道材料層的側壁上。所述源極線及位線設置在所述介電層的相對的側處且設置在所述通道材料層的所述側壁上。所述源極線及所述位線在與所述第一方向垂直的第二方向上延伸。所述襯層的材料具有比所述記憶體層的材料的介電常數低的介電常數。
根據本發明的一實施例，一種記憶體元件的製造方法包括以下步驟。通過形成交替的第一導電層與第一介電層而形成多層堆疊。形成垂直地延伸穿過所述多層堆疊的溝槽。形成依序覆蓋所述溝槽的被暴露表面的鐵電材料及通道材料。局部地移除所述鐵電材料及所述通道材料，以在所述溝槽內部形成鐵電層及通道材料層。在所述溝槽中以及在同一個所述溝槽的相對的所述鐵電層之間形成介電區塊。在所述溝槽中形成具有第一開口的罩幕圖案。使用所述罩幕圖案作為蝕刻罩幕對所述鐵電層及通道材料層進行蝕刻。使用所述罩幕圖案、經蝕刻的所述鐵電層及經蝕刻的所述通道材料層作為蝕刻罩幕使所述第一導電層凹陷，以在所述第一導電層中形成側壁凹陷部。形成填滿所述第一開口及所述側壁凹陷部的第二介電材料。移除所述罩幕圖案，以形成第二開口。形成填滿所述第二開口的導電材料，以形成垂直地延伸穿過所述多層堆疊的位線及源極線。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本發明。當然，這些僅為實例且不旨在進行限制。舉例來說，在以下說明中將第一特徵形成在第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且還可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本發明可在各種實例中重複使用參考編號和/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身指示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可使用例如“位於…之下（beneath）”、“位於…下方（below）”、“下部的（lower）”、“位於…上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所例示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向之外還囊括元件在使用或操作中的不同取向。設備可具有其他取向（旋轉90度或處於其他取向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
圖1示出根據本發明一些實施例的半導體元件10的剖視圖。在一些實施例中，半導體元件10由積體記憶體元件120及130形成。在一些實施例中，半導體元件10包括通過前端（front-end-of-line，FEOL）製造製程形成的場效電晶體（field effect transistor，FET）元件110及通過後端（back-end-of-line，BEOL）製造製程形成的三維（three-dimensional，3D）記憶體元件。在一個實施例中，FET元件110包括鰭式場效電晶體（fin field effect transistor，FinFET），且記憶體元件120、130中的至少一者包括三維（3D）鐵電隨機存取記憶體（ferroelectric random access memory，FeRAM）元件。應理解，FinFET被用作實例，且例如平面電晶體或全環繞閘極（gate-all-around，GAA）電晶體等其他種類的FEOL元件可在本文中使用且包括在本發明的範圍內。也就是說，3D記憶體元件120、130可與任何合適的半導體元件集成或集成在所述任何合適的半導體元件中。在圖1中，未示出記憶體元件120、130的細節且稍後將在隨後的圖中闡述進一步的細節。
如圖1中所示，半導體元件10包括用於形成不同類型的電路的不同區。舉例來說，半導體元件10可包括：第一區102，用於形成邏輯電路；以及第二區104，用於形成例如週邊電路、輸入/輸出（input/output，I/O）電路、靜電放電（electrostatic discharge，ESD）電路和/或類比電路。用於形成其他類型的電路的其他區是可能的且完全旨在包括在本發明的範圍內。半導體元件10包括基底101。在一些實施例中，基底101可為塊狀基底（例如經摻雜的或未經摻雜的矽基底）或者絕緣體上半導體（semiconductor-on-insulator，SOI）基底的主動層。在一些實施例中，基底101可包含：其他半導體材料，例如鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、氮化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或者其組合。也可使用其他基底，例如多層基底或梯度基底。舉例來說，在FEOL製造製程期間，可在基底101中或基底101上形成附加的電氣元件，例如電阻器、電容器、電感器、二極體等。
如圖1中所見，FET元件110形成在基底101上，且在FET元件110之間或FET元件110周圍形成有例如淺溝槽隔離（shallow trench isolation，STI）區等隔離區103。在一些實施例中，FET元件110包括形成在基底101之上的閘極電極107，沿著閘極電極107的側壁形成有閘極間隙壁108，並且在閘極電極107的相對的側上形成有源極/汲極區105/106，例如經摻雜的或磊晶的源極/汲極區。在一些實施例中，在相應的下伏導電特徵（例如，閘極電極107或源極/汲極區105/106）之上形成有例如閘極接觸件及源極/汲極接觸件等導電接觸件109且導電接觸件109電耦合到所述相應的下伏導電特徵。在一些實施例中，在基底101之上形成有例如層間介電（inter-layer dielectric，ILD）層等介電層116且介電層116覆蓋源極/汲極區105/106、閘極電極107及接觸件109，且在介電層116中嵌置有其他導電特徵（例如包括導電特徵112（例如導通孔）及導電特徵114（例如導電線）的金屬內連線結構）。應理解，介電層116可包括具有相同介電材料或不同介電材料的多於一個介電層。圖1中所示的基底101、FET元件110、接觸件109、導電特徵112/114及介電層116可被統稱為前端層級12L。
參照圖1，在介電層116之上交替地形成有介電層118與介電層122。在一個實施例中，介電層118中的至少一者可包括蝕刻停止層（etch stop layer，ESL）。在一些實施例中，介電層118的材料可與介電層116及122的材料不同。在一些實施例中，介電層118的材料包括通過電漿增強型物理氣相沉積（plasma-enhanced physical vapor deposition，PECVD）形成的氮化矽或碳化矽。在一些實施例中，可省略介電層118中的一者或多者。在一些實施例中，可由通過合適的方法（例如旋轉塗布、物理氣相沉積（physical vapor deposition，PVD）、化學氣相沉積（chemical vapor deposition，CVD）等）形成的例如以下任何合適的介電材料來形成介電層116及122：氧化矽、氮化矽、氮氧化矽、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼矽酸鹽玻璃（borosilicate glass，BSG）、經硼摻雜的磷矽酸鹽玻璃（boron-doped phosphosilicate glass，BPSG）或低介電常數（low dielectric constant，low-k）材料。在圖1中，記憶體元件120及130中的每一者可包括多個記憶胞，所述多個記憶胞形成在介電層122中且耦合到介電層122中的導電特徵（例如，金屬通孔124及金屬線125）。
在圖1中，記憶體元件120與記憶體元件130形成在介電層122的不同層處，並且記憶體元件120形成在下部層處且記憶體元件130形成在上部層處。在一些實施例中，記憶體元件120與記憶體元件130具有相同或類似的結構。在一些實施例中，記憶體元件120與記憶體元件130具有不同的結構設計。儘管在圖1中繪示出記憶體元件的兩個層，但記憶體元件的任何數目的層（例如一個層、三個層或更多個層）也是可能的且囊括在本發明的範圍內。記憶體元件120及130的層被統稱為記憶體元件層級14L或半導體元件10的記憶體區。記憶體元件層級14L可在半導體製造的BEOL製程中形成。記憶體元件120及130可在BEOL製程中在半導體元件10內的任何合適的位置處（例如在第一區102之上、在第二區104之上或在多個區之上）形成。
仍然參照圖1，在形成記憶體元件層級14L之後，在記憶體元件層級14L之上形成內連線層級16L，內連線層級16L包括嵌置在介電層122中的導電內連線特徵（例如，金屬通孔126及金屬圖案127）。可採用合適的方法來形成內連線層級16L，且在本文中不闡述細節。在一些實施例中，內連線層級16L可對形成在基底101中/基底101上的電氣元件進行電連接，以形成功能電路。在一些實施例中，內連線層級16L還可將記憶體元件120、130電耦合到FET元件110和/或基底101中/基底101上的組件。另外，記憶體元件120及130可經由內連線層級16L的結構電耦合到外部電路或外部元件。在一些實施例中，記憶體元件120及130電耦合到前端層級12L的FET元件110和/或形成在基底101中的其他電氣元件，且被半導體元件10的功能電路控制或存取（例如，寫入到記憶體元件120及130或從記憶體元件120及130讀取）。作為另一種選擇，記憶體元件120、130經由內連線層級16L的結構電耦合到另一半導體元件的外部電路（例如，被所述外部電路控制或存取）。
圖2到圖30是根據本發明一些實施例的在記憶體元件的製造方法的各個階段處產生的結構的各種視圖。圖2到圖18、圖20到圖22及圖24到圖26示出根據本發明一些實施例的在記憶體元件的製造方法的各個階段處產生的結構的示意性三維視圖，且圖19、圖23、圖27及圖30示出根據本發明一些實施例的在記憶體元件的製造方法的各個階段處產生的結構的示意性剖視圖。圖28及圖29示出根據本發明一些實施例的在記憶體元件的製造方法的各個階段處產生的結構的一些部分的示意性俯視圖。根據一些實施例，記憶體元件可為具有鐵電材料的三維（3D）記憶體元件。以下段落中繪示的記憶體元件可用作圖1中的記憶體元件120及130。
在圖2中，依序形成介電結構201與堆疊202。如圖2中所示，在基底200之上依序形成介電結構201與堆疊202，且基底200可為如前述實施例中所述的前端層極12L的部分。應理解，基底200及介電結構201不被認為是3D記憶體元件的部分。儘管在圖2中示出基底200，但在以下圖中將省略此特徵，且在以下圖中將示出3D記憶體元件的一些特徵但不一定是全部特徵。
在一些實施例中，堆疊202是多個交替介電層的堆疊且也可被稱為在介電結構201之上形成的多層堆疊。在一些實施例中，介電結構201的材料可與多層堆疊202的材料不同，且介電結構201用作蝕刻停止層，以為隨後的蝕刻製程提供蝕刻選擇性。在一些實施例中，介電結構201的材料包括碳化矽（SiC）、碳氮化矽、金屬氧化物（例如氧化鋁或氧化鈦）、金屬氮化物（例如氮化鋁、氮化鈦）或者其組合。可通過合適的形成方法（例如原子層沉積（atomic layer deposition，ALD）、CVD、PVD等）來形成介電結構201。在一些實施例中，多層堆疊202包括交替的第一介電層203與第二介電層204。在一些實施例中，用於形成第一介電層203及第二介電層204的介電材料包括氧化矽、氮化矽、氮氧化矽、碳化矽、碳氧化矽、碳氮化矽或者其組合。在一些實施例中，通過任何相容的形成方法（例如CVD、PVD、ALD等）來形成第一介電層203及第二介電層204。在圖2中，多層堆疊202包括第一介電層203的五個層及第二介電層204的四個層。應理解，第一介電層203的數目及第二介電層204的數目可為任何合適的數目且可基於產品設計進行調整。
在一些實施例中，第一介電層203的材料與第二介電層204的材料不同。由於多層堆疊202將在隨後的製程中被圖案化及蝕刻，因此第一介電層203的介電材料及第二介電層204的介電材料被選擇成在相互之間或彼此之間具有高的或可接受的蝕刻選擇性。在一些實施例中，第二介電層204是犧牲層（或虛設層），所述犧牲層（或虛設層）將在稍後的製程中被蝕刻掉並被用於記憶胞的字線置換，而經圖案化的第一介電層203用作隔離層，用於對稍後形成的記憶胞進行隔離。在一個實施例中，介電結構201由氮化鈦形成，第一介電層203可由氧化矽形成，且第二介電層204可由氮化矽形成。也可使用彼此具有可接受的蝕刻選擇性的介電材料的其他組合。
在一些實施例中，第一介電層203可被形成為具有第一厚度T1且第二介電層204可被形成為具有第二厚度T2。在一些實施例中，第一介電層203的厚度T1與第二介電層204的厚度T2不同。在一些實施例中，第一介電層203的厚度T1與第二介電層204的厚度T2實質上相同。在一些實施例中，堆疊202具有介於約500 nm到約10000 nm的範圍內的總高度H1。在一些實施例中，厚度T1介於約5 nm到約100 nm的範圍內。在一些實施例中，厚度T2介於約5 nm到約100 nm的範圍內。
參照圖3，執行溝槽形成製程且在多層堆疊202中形成第一溝槽206。在一些實施例中，溝槽206是沿著延伸方向（Y方向）平行延伸的溝槽。如圖3中所見，第一溝槽206被形成為具有寬度W1（沿著X方向）及深度D1（沿著垂直的Z方向），深度D1小於高度H1（沿著垂直的Z方向）。也就是說，第一溝槽206穿透過四個第一介電層203及四個第二介電層204（從頂部算起）且暴露出最底部第一介電層203。在其他實施例中，第一溝槽206可穿透過整個多層堆疊202且暴露出介電結構201。第一溝槽206的形成涉及使用微影（photolithographic）技術及蝕刻技術（例如使用受時間控制的蝕刻製程），以在最底部第一介電層203處停止。舉例來說，蝕刻製程包括乾式蝕刻製程，例如反應離子蝕刻（reactive ion etch，RIE）製程。在一些實施例中，第一介電層203由氧化矽形成，且第二介電層204由氮化矽形成，且第一溝槽206可使用各向異性蝕刻製程（例如利用氟系反應物進行的乾式蝕刻製程）形成。在一個實施例中，蝕刻製程包括使用反應物（包括CF 4、CHF 3、CCl 4、CHCl 3、F 2、Cl 2、H 2、C 4F 8、Ar、He或其混合物）進行的RIE製程。儘管第一溝槽206的側壁被示出為直的垂直側壁，但側壁可具有傾斜的輪廓或者凹陷的表面或突起的表面。精細地選擇第一溝槽206的縱橫比及第一溝槽206的分隔距離，以使得隨後形成的記憶體陣列能夠具有可接受的記憶胞密度。
參照圖4，執行蝕刻製程以從第二介電層204的被第一溝槽206暴露出的側壁移除第二介電層204的一些部分。也就是說，使第二介電層204在側向上凹陷。在一些實施例中，第二介電層204的凹陷側壁204RS相對於第一介電層203的側壁凹陷，以形成第一側壁凹陷部207。蝕刻製程可包括各向同性蝕刻製程或各向異性蝕刻製程，所述各向同性蝕刻製程或各向異性蝕刻製程以比對第一介電層203的材料快的速率選擇性地對第二介電層204的材料進行蝕刻。在一些實施例中，蝕刻製程可為各向同性的，且可執行使用磷酸進行的濕式蝕刻製程，以形成凹陷的第一側壁凹陷部207。在另一實施例中，可使用對第二介電層204的材料具有高的選擇性的乾式蝕刻製程。
參照圖5，在第一溝槽206的被暴露表面之上形成覆蓋最底部第一介電層203的晶種層208。在一些實施例中，晶種層208共形地形成在第一溝槽206及第一側壁凹陷部207之上，使得晶種層208直接覆蓋最頂部第一介電層203及最底部第一介電層203以及第一介電層203的側壁，且覆蓋第二介電層204的凹陷側壁204RS，而不填滿第一側壁凹陷部207。在一些實施例中，晶種層208由例如金屬氮化物（氮化鈦、氮化鉭、氮化鉬、氮化鋯、氮化鉿等）等導電材料形成，且可使用CVD、ALD等形成。在一些實施例中，晶種層208的材料包括氮化鈦或氮化鉭。
參照圖6，在晶種層208之上形成金屬材料層209。在一些實施例中，金屬材料層209的材料包括例如鎢、釕、鉬、鈷、鋁、鎳、銅、銀、金等金屬、其合金或者其組合。在一些實施例中，金屬材料層209的材料包括鎢。可通過合適的沉積方法（例如CVD、PVD、ALD等）來形成金屬材料層209。在一些實施例中，金屬材料層209至少填充第一側壁凹陷部207，但不填滿第一溝槽206。
參照圖7，在金屬材料層209上形成介電層210且介電層210填滿第一溝槽206。介電層210的形成涉及在金屬材料層209之上形成介電材料（未示出）且所述介電材料填充第一溝槽206，以及然後執行平坦化製程以移除位於最頂部第一介電層203上方的額外的介電材料、金屬材料層209及晶種層208，從而分別在第一溝槽206中形成鰭形介電條。在一些實施例中，介電層210的材料可與第一介電層203的材料相同。在一些實施例中，介電層210的材料可與第一介電層203的材料不同。在一些實施例中，可通過任何相容的形成方法（例如CVD、PVD、ALD等）來形成介電層210。在一些實施例中，平坦化製程包括化學機械拋光（chemical mechanical polishing，CMP）製程、回蝕製程或者其組合。
參照圖8，執行另一溝槽形成製程且在第一溝槽206（參見圖3）中的介電層210之間在堆疊202中形成第二溝槽212（圖8中僅示出一個）。在一些實施例中，溝槽212是平行延伸的溝槽，且第二溝槽212的深度、寬度或配置類似於第一溝槽206的深度、寬度或配置。如圖8中所見，第二溝槽212穿透過四個第一介電層203及四個第二介電層204（從頂部算起）且暴露出最底部第一介電層203。溝槽212的形成可涉及用於形成溝槽206的類似的技術及製程，且在本文中將不重複細節。在其他實施例中，溝槽212可穿透過整個多層堆疊202且暴露出介電結構201。
參照圖9，在一些實施例中，執行蝕刻製程以從第二介電層204的被第二溝槽212暴露出的側壁移除第二介電層204的一些部分。也就是說，在側向上對第二介電層204進行蝕刻，直到暴露出晶種層208。在一些實施例中，在蝕刻掉剩餘的第二介電層204之後，在第一介電層203的突出的一些部分之間形成第二側壁凹陷部211且暴露出晶種層208的側壁208RS。蝕刻製程可包括各向同性蝕刻製程或各向異性蝕刻製程，所述各向同性蝕刻製程或各向異性蝕刻製程以比對第一介電層203的材料快的速率選擇性地對第二介電層204的材料進行蝕刻。在一些實施例中，蝕刻製程可類似於圖4中闡述的蝕刻製程，且此蝕刻製程在晶種層208處停止。一般來說，第二介電層204被完全移除，而沒有剩餘的殘留物。
參照圖10，在第二溝槽212的被暴露表面之上形成覆蓋最底部第一介電層203的晶種層214。在一些實施例中，晶種層214共形地覆蓋第二溝槽212及第二側壁凹陷部211，使得晶種層214共形地覆蓋第一介電層203的突出的一些部分，且覆蓋晶種層208的側壁208RS，而不填滿第二側壁凹陷部211。稍後，在晶種層214之上形成金屬材料層215。在一些實施例中，金屬材料層215至少填充第二側壁凹陷部211，但不填滿第二溝槽212。在一些實施例中，稍後在金屬材料層215上形成介電層216且介電層216填滿第二溝槽212。在一些實施例中，介電層216被形成為單獨地位於第二溝槽212中的鰭形介電條。在一些實施例中，介電層216的材料可與介電層210的材料或第一介電層203的材料相同。晶種層214、金屬材料層215及介電層216的形成涉及從圖5到圖7闡述的用於形成晶種層208、金屬材料層209及介電層210的類似方法及材料，且本文中將跳過細節。
參照圖11，執行回拉製程（pulling back process），以移除介電層210及216。在一些實施例中，移除溝槽206內的介電層210及溝槽212內的介電層216以暴露出金屬材料層209及215。另外，在回拉製程期間移除最頂部第一介電層203。在一些實施例中，回拉製程包括合適的蝕刻製程以移除被暴露的第一介電層203（即，最頂部第一介電層），從而暴露出晶種層208及214。蝕刻製程可包括各向同性蝕刻製程或各向異性蝕刻製程，所述各向同性蝕刻製程或各向異性蝕刻製程選擇性地對第一介電層203的材料和/或介電層210及216的材料進行蝕刻，且此蝕刻製程在晶種層208、214以及金屬材料層209及215處停止。
參照圖12，執行圖案化製程以移除位於第四個第一介電層203上方（從介電結構201向上算起）以及超過第一介電層203的位於第一溝槽206及第二溝槽212中的突出部分的額外的晶種層208及214以及金屬材料層209及215，直到從溝槽206及212暴露出最底部第一介電層203。在圖12中，在圖案化製程之後，晶種層208及214的設置在側壁凹陷部內（或設置在第一介電層203的側向覆蓋範圍內）的一些部分以及金屬材料層209及215的設置在側壁凹陷部內（或設置在第一介電層203的側向覆蓋範圍內）的一些部分保留並分別變成晶種部分208A及214A以及金屬部分209A及215A，且晶種層208及214的其他部分以及金屬材料層209及215的其他部分（例如，設置在側壁凹陷部外部的一些部分）通過圖案化製程被移除。如圖12中所示，在圖案化之後，晶種部分208A/214A沿著對應的金屬部分209A/215A的三個側（例如，頂表面、側壁及底表面）延伸。在一些實施例中，晶種部分208A及214A被稱為晶種襯層218，而晶種襯層218以及金屬部分209A及215A被稱為金屬特徵220。在圖12中，在圖案化製程之後，金屬部分209A的側壁209RS及金屬部分215A的側壁215RS經由第一溝槽206及第二溝槽212被暴露出。在一些實施例中，第一介電層203的側壁203RS與金屬部分209A的側壁209RS及金屬部分215A的側壁215RS在垂直方向上實質上對齊。在一些實施例中，圖案化製程包括執行一個或多個蝕刻製程。在一些實施例中，圖案化製程可涉及使用合適的微影及蝕刻技術（例如使用罩幕執行各向異性蝕刻製程）以及之後的平坦化製程（例如CMP）。在本文中，在圖案化製程期間形成的溝槽是主溝槽，但可被稱為溝槽206及212，此是由於在此實施例中，這些溝槽具有與第一溝槽206及第二溝槽212類似的尺寸及位置。這些溝槽的形成涉及使用微影技術及蝕刻技術（例如使用受時間控制的蝕刻製程），以在最底部第一介電層203處停止。舉例來說，蝕刻製程包括乾式蝕刻製程，例如RIE製程。
上述製程可被視為利用金屬特徵220置換第二介電層204的置換製程，且金屬特徵220可用作記憶體元件的字線。在圖12中，示出位於最底部第一介電層203上的四個堆疊2021且這些堆疊2021被主溝槽（即，第一溝槽206及第二溝槽212）分隔，但堆疊2021的數目取決於溝槽的數目且可根據佈局設計而變化。儘管所述四個堆疊2021被示出為具有直的側壁，但應理解，側壁輪廓可為傾斜的或者稍微彎曲的。在圖12中，每一多層堆疊2021包括第一介電層203的三個層，且金屬特徵220的複合結構的三個層交替地夾置在第一介電層203之間。應理解，第一介電層203的數目及金屬特徵220的層數可為任何合適的數目且可基於產品設計進行調整。在一些實施例中，金屬特徵220具有與第二介電層204相同或類似的總厚度T2，且具有與側壁凹陷部207的側向深度相同或類似的寬度。
參照圖13，在一些實施例中，在溝槽206及212的側壁及底部上形成鐵電層223，在鐵電層223之上形成通道材料層224，且在通道材料層224之上形成閘極介電層225，且然後形成介電層226以填充溝槽206及212。在一些實施例中，形成製程涉及共形地形成鐵電材料（未示出）以在溝槽206及212的側壁及底部形成襯層，在鐵電材料之上共形地形成通道材料（未示出），在通道材料之上共形地形成閘極介電材料（未示出），將鐵電材料、通道材料及閘極介電材料圖案化，以形成內部溝槽IT且暴露出最底部第一介電層203，以及然後形成介電材料（未示出）以填滿內部溝槽IT。通過內部溝槽IT的形成，稍後填充的介電層226在實體上將依序形成的鐵電材料、通道材料及閘極介電材料分成兩部分（即，分別位於溝槽206、212的左側壁上的左部部分及位於溝槽206、212的右側壁上的右部部分）。之後，可執行平坦化製程（例如CMP製程），以從多層堆疊2021的上表面移除鐵電材料的多餘部分、通道材料的多餘部分、閘極介電材料的多餘部分及介電材料的多餘部分。因此，堆疊2021的上表面與鐵電層223、通道材料層224、閘極介電層225及介電層226共面。在一些實施例中，如圖13中所繪示，位於介電層226的左側處的鐵電層223、通道材料層224、閘極介電層225與位於同一溝渠中的介電層226的右側處的鐵電層223、通道材料層224、閘極介電層225在實體上隔開。在替代實施例中，根據多層堆疊中的溝槽深度而定，儘管溝槽中形成的通道材料被稍後形成的介電材料分開，但在同一溝槽中形成的鐵電材料是完整的而未被介電材料分開。
在一些實施例中，鐵電層223的鐵電材料包括氧化鋯鉿（HfZrO）、氧化鋯（ZrO）、未經摻雜的氧化鉿（HfO）或者經鑭（La）、矽（Si）、鋁（Al）等摻雜的HfO。在一些實施例中，可通過合適的沉積製程（例如ALD、CVD、PVD等）來形成鐵電層223。在一些實施例中，通道材料層224的通道材料包括氧化鋅（ZnO）、氧化銦鎢（InWO）、氧化銦鎵鋅（IGZO）、氧化銦鋅（IZO）、氧化銦錫（ITO）或氧化鋅錫（ZTO）。在一些實施例中，通道材料層224的形成包括執行選自CVD、ALD及PVD中的一個或多個沉積製程。在一些實施例中，閘極介電層225的材料包括一種或多種高k介電材料，例如ZrO 2、Gd 2O 3、HfO 2、BaTiO 3、Al 2O 3、LaO 2、TiO 2、Ta 2O 5、Y 2O 3、STO、BTO、BaZrO、HfZrO、HfLaO、HfTaO、HfTiO或者其組合。在一些實施例中，閘極介電層225包含選自氧化鋁、氧化鉿、氧化鉭及氧化鋯中的一種或多種材料。在一些實施例中，閘極介電層225的形成包括執行選自CVD（例如，PECVD及鐳射輔助CVD）、ALD、以及PVD（例如，濺鍍及電子束蒸鍍）中的一種或多種沉積製程。
在一些實施例中，介電層226由一種或多種可接受的介電材料（包括氧化矽、氮化矽、碳化矽、氮氧化矽、碳氧化矽、碳氮化矽等）形成。在一些實施例中，介電層226的材料可與第一介電層203的材料相同。在一些實施例中，介電層226的材料可與第一介電層203的材料不同。
參照圖14，向介電層226執行蝕刻製程，以在介電層226中形成溝槽開口228。在一些實施例中，蝕刻製程是具有選擇性的且不移除鐵電層223、通道材料層224及閘極介電層225。在一些實施例中，溝槽開口228垂直地延伸穿過介電層226且超過堆疊2021，並且穿透過最底部第一介電層203以暴露出介電結構201。所執行的蝕刻製程可選擇性地移除介電層226及203的材料且在介電結構201處停止。可使用與前述溝槽相同或類似的製程來形成溝槽開口228，且因此本文中不重複細節。如圖14中所示，由於溝槽開口228穿透過介電層226及最底部第一介電層203，因此剩餘的介電區塊230垂直地延伸穿過堆疊2021及最底部第一介電層203。在圖14中，每一介電區塊230夾置在對應的溝槽的相對的閘極介電層225之間，且介電區塊230彼此隔開一距離。在一些實施例中，每一溝槽開口228具有比堆疊2021的高度H2大的深度D2。
參照圖15，形成絕緣層232以填滿溝槽開口228。舉例來說，絕緣層232的形成涉及在堆疊2021之上形成絕緣材料且所述絕緣材料填滿溝槽開口228，以及執行平坦化製程以移除位於溝槽開口228外部的額外的絕緣材料。在一些實施例中，用於形成絕緣層232的材料包括氧化矽、氮化矽、氮氧化矽、碳化矽、碳氧化矽、碳氮化矽或者其組合。在一個實施例中，絕緣層232的絕緣材料包括氮化矽。在一些實施例中，通過任何相容的形成方法（例如塗布、CVD、PVD、ALD等）來形成絕緣層232。
參照圖16，向絕緣層232執行蝕刻製程，以在絕緣層232中形成溝槽開口234，且暴露出閘極介電層225。在一些實施例中，蝕刻製程是具有選擇性的且不移除鐵電層223、通道材料層224及閘極介電層225。在一些實施例中，溝槽開口234垂直地延伸穿過絕緣層232，以暴露出介電結構201。所執行的蝕刻製程可選擇性地移除絕緣層232的材料且在介電結構201處停止。可使用與前述溝槽相同或類似的製程來形成溝槽開口234，且因此本文中不重複細節。如圖16中所示，由於溝槽開口234穿透過絕緣層232以暴露出介電結構201，因此剩餘的絕緣區塊232A沿著介電區塊230垂直地延伸以到達介電結構201。在圖16中，絕緣區塊232A彼此隔開一距離，且每一介電區塊230夾置在對應的溝槽中的兩個絕緣區塊232A之間，以形成罩幕圖案MP1。在一些實施例中，每一溝槽開口234具有與溝槽開口228的深度D2約相同的深度。
參照圖17，使用罩幕圖案MP1（介電區塊230與絕緣區塊232A的組合）作為蝕刻罩幕，通過選擇性蝕刻製程選擇性地移除被暴露的閘極介電層225。在一些實施例中，選擇性蝕刻製程選擇性地移除被暴露的閘極介電層225且不移除相鄰的通道材料層224及鐵電層223。在一些實施例中，剩餘的閘極介電層225A不沿著延伸方向（Y方向）延伸超過罩幕圖案MP1。也就是說，閘極介電層225A沿著溝槽延伸方向（Y方向）的延伸長度與罩幕圖案MP1沿著溝槽延伸方向（Y方向）的總長度實質上相同。在一些實施例中，閘極介電層225A沿著溝槽延伸方向（Y方向）具有延伸長度L1。在一些實施例中，通過選擇性地移除被暴露的閘極介電層225，將溝槽開口234擴大以變成溝槽開口234’，暴露出通道材料層224，且溝槽開口234’位於相對的通道材料層224之間。
參照圖18，形成絕緣層236以填滿溝槽開口234 ’，且絕緣層236與被暴露的通道材料層224接觸。舉例來說，絕緣層236的形成涉及在堆疊2021之上形成絕緣材料且所述絕緣材料填滿被擴大的溝槽開口234’，以及執行平坦化製程以移除位於溝槽開口234’外部的額外的絕緣材料。在一些實施例中，用於形成絕緣層236的材料包括氧化矽、氮化矽、氮氧化矽、碳化矽、碳氧化矽、碳氮化矽或者其組合。在一個實施例中，絕緣層236的絕緣材料包括氮化矽。在一些實施例中，通過任何相容的形成方法（例如塗布、CVD、PVD、ALD等）來形成絕緣層236。從結構的如圖18的右側處所示的一部分（由虛線包圍以表示記憶胞單元（cell unit））的放大局部3D視圖，能夠看出閘極介電層225A具有長度L1且沿著絕緣區塊232A的側壁及介電區塊230的側壁沿著Y方向延伸，而介電區塊230沿著Y方向具有延伸長度L0。在一些實施例中，填充在溝槽開口234’中的絕緣層236位於絕緣區塊232A之間以及通道材料層224之間。在一些實施例中，閘極介電層的長度L1大於介電區塊230的長度L0。在一些實施例中，長度L0介於從約1 nm到約100 nm的範圍內，長度L1介於從約3 nm到約2500 nm的範圍內。
圖19是示出沿著X方向剖線（crossline）I-I’的圖18所示結構的示意性剖視圖。參照圖19，在一些實施例中，絕緣層236及絕緣區塊232A垂直地（沿著Z方向）穿透過堆疊2021及最底部第一介電層203到達介電結構201。在圖19所示剖視圖中，兩個隔開的閘極介電層225A位於絕緣區塊232A的兩個相對的側壁上。
參照圖20，向絕緣層236執行蝕刻製程以在絕緣層236中形成溝槽開口238，且通過溝槽開口238暴露出通道材料層224。在一些實施例中，蝕刻製程是具有選擇性的且不移除鐵電層223、通道材料層224及閘極介電層225A。在一些實施例中，溝槽開口238垂直地延伸穿過絕緣層236以暴露出介電結構201。所執行的蝕刻製程可選擇性地移除絕緣層236的材料且在介電結構201處停止。可使用與前述溝槽相同或類似的製程來形成溝槽開口238，且因此本文中不重複細節。如圖20中所示，由於溝槽開口238穿透過絕緣層236以暴露出介電結構201，因此剩餘的絕緣區塊236A沿著介電區塊230及絕緣區塊232A垂直地延伸以到達介電結構201。在圖20中，絕緣區塊236A彼此隔開一距離。從結構的如圖20的右側處所示的一部分（由虛線包圍以表示記憶胞單元）的放大局部3D視圖，能夠看出區塊232A/230/232A（即，罩幕圖案MP1）及位於所述區塊232A/230/232A（即，罩幕圖案MP1）兩側處的閘極介電層225A被兩個絕緣區塊236A夾置，以形成罩幕圖案MP2。在一些實施例中，每一溝槽開口238具有與溝槽開口228的深度D2約相同的深度。
在以下圖21到圖22及圖24到圖26所示示意性三維視圖中，出於例示目的，將所述結構局部地剖切且沿著圖20所示結構的剖面線II-II’將所述結構剖開。
參照圖21，使用罩幕圖案MP2作為蝕刻罩幕，通過選擇性蝕刻製程來移除被暴露的通道材料層224及相鄰的鐵電層223。在一些實施例中，選擇性蝕刻製程選擇性地移除被暴露的通道材料層224，並且然後移除被暴露的鐵電層223且不移除或損壞相鄰的金屬特徵220及第一介電層203。在一些實施例中，剩餘的通道材料層224A及剩餘的鐵電層223A不沿著延伸方向（Y方向）延伸超過罩幕圖案MP2。也就是說，通道材料層224A或鐵電層223A沿著溝槽延伸方向（Y方向）的延伸長度與罩幕圖案MP2沿著溝槽延伸方向（Y方向）的總長度實質上相同。在一些實施例中，通過選擇性地移除被暴露的通道材料層224及相鄰的鐵電層223，將溝槽開口238擴大以變成溝槽開口238’，從開口238’暴露出金屬特徵220的側壁及第一介電層203的側壁，且溝槽開口238’位於相對的金屬特徵220之間。
從結構的如圖21的右側處所示的一部分（由虛線包圍以表示記憶胞單元）的放大局部3D視圖，能夠看出剩餘的通道材料層224A及剩餘的鐵電層223A未沿著延伸方向（Y方向）延伸超過罩幕圖案MP2。在一些實施例中，通道材料層224A與鐵電層223A沿著溝槽延伸方向（Y方向）具有實質上相同的延伸長度L2。在一些實施例中，延伸長度L2大於延伸長度L1。在一些實施例中，長度L2介於從約5 nm到約5000 nm的範圍內。
參照圖22，使用罩幕圖案MP2以及剩餘的通道材料層224A及剩餘的鐵電層223A作為蝕刻罩幕，通過選擇性蝕刻製程局部地移除被暴露的金屬特徵220。在一些實施例中，選擇性蝕刻製程選擇性地移除被暴露的金屬特徵220，以形成側壁凹陷部239，且不移除或損壞相鄰的第一介電層203以及相鄰的通道材料層224A及鐵電層223A。
從結構的如圖22的右側處所示的一部分（由虛線包圍以表示記憶胞單元）的放大局部3D視圖，能夠看出側壁凹陷部239被形成為如底切那般，在X方向上以距離Rx以及在Y方向上以距離Ry從剩餘的鐵電層223A凹陷。在一些實施例中，側壁凹陷部239相互隔開且不彼此合併，且位於兩個相鄰的側壁凹陷部239之間的剩餘金屬特徵220沿著延伸方向（Y方向）具有延伸長度L3。在圖22中，剩餘的金屬特徵220與鐵電層223A直接接觸。在一些實施例中，鐵電層223A/通道材料層224A的延伸長度L2大於延伸長度L3，且延伸長度L3大於介電區塊230的延伸長度L0。在一些實施例中，延伸長度L3/L2的比率為約0.2到0.8，且延伸長度L3/L0的比率為約0.2到1.2。在一些實施例中，側壁凹陷部239的形成受到上部第一介電層203及下部第一介電層203的限制，且選擇性蝕刻製程可涉及受時間控制的蝕刻製程，以在金屬特徵中形成具有合適尺寸的空腔或凹陷部。側壁凹陷部239位於鐵電層223A與凹陷的金屬特徵220之間以及上部第一介電層203與下部第一介電層203之間。
圖23是示出沿著X方向剖線I-I’的圖22所示結構的示意性剖視圖。參照圖23，在一些實施例中，鐵電層223A旁邊的側壁凹陷部239相對於鐵電層223A的側壁凹陷一距離Rx。如在圖23所示剖視圖中所見，隔開的側壁凹陷部239靠近位於同一溝槽的相對的側壁上的兩個隔開的鐵電層223A定位。
參照圖24，形成介電層240以填滿溝槽開口238’及側壁凹陷部239，使得介電層240與剩餘的金屬特徵220直接接觸，以及與鐵電層223A、通道材料層224A及絕緣區塊236A直接接觸。舉例來說，介電層240的形成涉及在堆疊2021之上形成介電材料且所述介電材料填滿被擴大的溝槽開口238’及側壁凹陷部239，以及執行平坦化製程以移除位於溝槽開口238’外部的額外的介電材料。在一些實施例中，用於形成介電層240的材料包括氧化矽或者一種或多種低k介電材料或超低k（extra low-k，ELK）介電材料。在一個實施例中，低k介電材料具有約小於3.9的介電常數。低k介電材料或ELK介電材料的實例包括矽酸鹽玻璃（例如氟矽酸鹽玻璃（fluoro-silicate-glass，FSG）、磷矽酸鹽玻璃（PSG）及硼磷矽酸鹽玻璃（BPSG））、黑金剛石 ®（BLACK DIAMOND ®）、西爾克 ®（SILK ®）、燃燒塔 ®（FLARE ®）、氫矽倍半氧烷（hydrogen silsesquioxane，HSQ）、氟化氧化矽（fluorinated silicon oxide，SiOF）、非晶氟化碳、聚對二甲苯、雙苯并環丁烯（bis-benzocyclobutenes，BCB）或者其組合。在一個實施例中，介電層240的材料包括氧化矽或SiOF。在一些實施例中，通過任何相容的形成方法（例如塗布、CVD、PVD、ALD等）來形成介電層240。在圖24中，介電層240垂直地延伸穿過堆疊2021及最底部第一介電層203，以到達介電結構201。在一些實施例中，介電層240用作記憶胞單元的隔離件（isolator）。
從結構的如圖24的右側處所示的一部分（由虛線包圍以表示記憶胞單元）的放大局部3D視圖，能夠看出介電層240隔離並界定記憶胞單元。如圖24中所見，介電層240的填充在側壁凹陷部239中的一些部分被稱為延伸部分240B。延伸部分240B位於鐵電層223A與凹陷的金屬特徵220之間以及上部第一介電層203與下部第一介電層203之間。舉例來說，介電層240的延伸部分240B將鐵電層223A與剩餘的金屬特徵220在實體上隔開及間隔開，使得部分240B位於鐵電層223A與剩餘的金屬特徵220之間。在一些實施例中，介電層240的其他部分240A將相鄰的絕緣區塊236A在實體上隔開，並且將相鄰的記憶胞單元中的鐵電層223A在實體上隔開且將相鄰的記憶胞單元中的通道材料層224A在實體上隔開。在一些實施例中，介電層240與從溝槽開口238’暴露出的凹陷的金屬特徵220及第一介電層203直接接觸。在一些實施例中，介電層240位於絕緣區塊236A之間以及位於相對的金屬特徵220之間。
參照圖25，執行蝕刻製程以移除絕緣區塊236A及232A，從而形成溝槽開口242。在一些實施例中，開口242形成在其中將形成位線及源極線的位置處，例如使用合適的微影及蝕刻技術。在圖25中，通過溝槽開口242暴露出閘極介電層225A、通道材料層224A及介電區塊230。在一些實施例中，蝕刻製程是具有選擇性的且不移除閘極介電層225A、通道材料層224A及介電區塊230。在一些實施例中，溝槽開口242垂直地延伸穿過堆疊2021及最底部第一介電層203，以暴露出介電結構201。所執行的蝕刻製程可選擇性地移除絕緣區塊236A及232A的材料且在介電結構201處停止。在一些實施例中，開口242不延伸穿過介電結構201，在此種情況下，可將稍後形成的位線及源極線連接到上覆在記憶體元件上的導電特徵（例如，如圖1中所見，位於記憶體元件120/130之上的金屬通孔124及金屬線125），且可實現通往下伏的FEOL電路或元件的電連接。應理解，開口242可進一步延伸穿過介電結構201，此可使得隨後形成的位線及源極線能夠直接連接到下伏的FEOL電路或元件。
從結構的如圖25的右側處所示的一部分（由虛線包圍以表示記憶胞單元）的放大局部3D視圖，能夠看出鐵電層223A、通道材料層224A、閘極介電層225A及介電區塊230位於兩個介電層240之間，並且界定了開口242。在一些實施例中，每一溝槽開口242具有與溝槽開口228的深度D2約相同的深度。
參照圖26，形成填滿溝槽開口242的導電特徵244及245。在一些實施例中，導電特徵244及245分別用作源極端子及汲極端子。在一些實施例中，導電特徵244是源極線且導電特徵245是位元線。在一些其他實施例中，導電特徵244是位元線且導電特徵245是源極線。在一些實施例中，位線及源極線可為填充在溝槽開口242中的金屬柱。
從結構的如圖26的右側處所示的一部分（由虛線包圍以表示記憶胞單元）的放大局部3D視圖，能夠看出每一記憶胞TT包括具有鐵電層/膜的電晶體。對於記憶胞的每一電晶體，金屬特徵220（字線）用作電晶體的閘極電極，且導電特徵244、245（位元線及源極線）用作電晶體的源極/汲極區，且通道材料層224A用作電晶體的通道層。對於每一電晶體，設置在導電特徵244（源極線）/導電特徵245（位元線）之間的介電區塊230用作隔離區。在一些實施例中，鐵電層223A及通道材料層224A夾置在兩個介電層240之間且被所述兩個介電層240隔離，且鐵電層223A用作記憶胞TT的記憶體層。也就是說，鐵電層223A用於對存儲在記憶胞TT中的數位資訊（例如，位元“1”或“0”）進行存儲。從圖26的俯視圖，能夠看出3D記憶體元件的位於不同溝槽中的記憶胞是交錯的，使得鄰近的溝槽中的記憶胞沿著不同的行設置，或者交替的溝槽中的記憶胞沿著X方向在側向上對齊。
在一些實施例中，延伸部分240B位於鐵電層223A與凹陷的金屬特徵220之間以及上部第一介電層203與下部第一介電層203之間。也就是說，由於延伸部分240B插入金屬特徵220的凹陷部分與鐵電層223A和/或導電特徵244、245（位元線及源極線）之間，因此金屬特徵220的所述凹陷部分與鐵電層223A和/或導電特徵244、245（位元線及源極線）間隔開，從而導致字線與源極線/位線之間更少的耦合及更低的寄生電容。
圖27是示出沿著X方向剖線I-I’的圖26所示結構的示意性剖視圖。在圖27所示剖視圖中，導電特徵244及245與閘極介電層225A連接，且通道材料層224A及導電特徵244延伸穿過堆疊且到達介電結構201。在圖27中，導電特徵244及245沿著通道材料層224A延伸且延伸穿過通道材料層224A，並且沿著閘極介電層225A延伸且延伸穿過閘極介電層225A。在一個實施例中，導電特徵244及245還穿過鐵電層延伸到介電結構201。
圖28是示出圖26所示結構的位於第一介電層203的最頂部層級處的記憶胞單元的示意性俯視圖。圖29是示出圖26所示結構的位於金屬特徵220的下部層級處的記憶胞單元的示意性俯視圖。如圖28及圖29中所示，導電特徵244（例如，源極線）及導電特徵245（例如，位元線）中的每一者在俯視平面圖中具有T形橫截面。由於閘極介電層225A與通道材料層224A的相對配置，因此導電特徵244及245分別具有受限區244B及245B，受限區244B及245B界定在閘極介電層225A與介電區塊230之間且沿著閘極介電層225A的相對的側壁及介電區塊230的側壁延伸。在一些實施例中，閘極介電層225A的配置使得導電特徵244及245的其他區能夠接觸通道材料層224A，但保持受限區244B及245B與作為通道區的通道材料層224A隔開。這樣一來，受限區244B及245B用作背閘極，而不會使通道區短路。在實施例中，電晶體的鐵電層223A及通道材料層224A設置在電晶體的背閘極與字線之間。在電晶體的寫入操作（例如，擦除操作或程式設計操作）期間，背閘極可幫助降低通道層的表面電勢，此會進一步改善記憶體陣列的性能。
參照圖28及圖29，在一些實施例中，隔離區塊230在Y方向上具有介於約1 nm到約100 nm的範圍內的長度L0，閘極介電層225A在Y方向上具有介於約3 nm到約2500 nm的範圍內的長度L1，且通道材料層224A及鐵電層223A具有介於約5 nm到約5000 nm的範圍內的長度L2。
參照圖27及圖29，在一些實施例中，填充在側壁凹陷部239中的介電層240被稱為位於鐵電層223A與凹陷的金屬特徵220之間的延伸部分240B。由於介電層240具有較低的介電常數（即，至少低於鐵電材料的介電常數），且延伸部分240B插入鐵電層223A與凹陷的金屬特徵220（用作字線）之間，因此會減小源極線/位線對字線的電容且會減小源極線/位線與字線之間的漏電流。因此，會改善記憶體元件的性能，尤其是會以至少若干倍改善電阻-電容（resistance-capacitance，RC）延遲性能。
在一些實施例中，導電特徵244的形成涉及在堆疊之上形成導電材料（未示出）且所述導電材料（未示出）填滿開口242，以及然後可通過執行平坦化製程（例如CMP）、回蝕製程或其他合適的製程來移除位於開口外部的額外部分。在一些實施例中，導電特徵244的導電材料包括例如選自鎢（W）、鈷（Co）、釕（Ru）、鉬（Mo）、鉭（Ta）、鈦（Ti）、銅、其合金及其氮化物中的一種或多種材料。在一些實施例中，導電金屬材料的形成可包括形成晶種/阻擋材料以及執行鍍覆製程（例如電化學鍍覆（electrochemical plating，ECP））或CVD製程。在一些實施例中，阻擋材料包括通過金屬有機CVD（metal organic CVD，MOCVD）製程形成的氮化鈦（TiN），晶種材料包括通過CVD形成的鎢，且金屬材料包括通過CVD（尤其是鎢CVD製程）形成的鎢。
參照圖30，在一些實施例中，在堆疊結構之上形成內連線結構260。在一些實施例中，內連線結構260的形成可包括例如形成介電材料252的若干層以及在介電材料252中形成金屬化圖案258。介電材料252的材料可包括一種或多種低k介電材料。金屬化圖案258可為金屬內連線，所述金屬內連線包括形成在介電材料252中的金屬通孔254及金屬線256。在一些實施例中，內連線結構260電連接到導電特徵244及245（僅連接到圖27中的導電特徵245），且對記憶胞TT的電晶體進行內連，以形成功能記憶體陣列。儘管本文中未闡述，但可在形成內連線結構260之前，在任何合適的步驟處通過將金屬特徵220及介電層203圖案化來形成階梯結構，且內連線結構260可包括連接到金屬特徵220（即，字線）的被暴露的一些部分的金屬接觸件。
參照圖31及圖32是示出根據本發明一些實施例的記憶體陣列30的記憶胞的示例性結構的示意性俯視圖。記憶體陣列的記憶胞的一些特徵與如前述圖中所示特徵類似或實質上相同且實施例可利用相同的參考編號來標記。在圖31中，作為內連線結構的部分的金屬通孔254及255設置在導電特徵244及245之上且連接到導電特徵244及245。參照圖31所示俯視圖，鄰近的列中的記憶胞沿著相同的行設置或者沿著X方向在側向上對齊。導電特徵244及245（用作源極線及位元線）沿著記憶體陣列30的行及列以交替圖案排列。在此實施例中，相鄰的位線及相鄰的源極線沿著X方向彼此在側向上對齊。稍後，可在金屬通孔254及255之上形成更多的金屬線及金屬通孔。
參照圖32，在金屬通孔254及255之上形成有金屬線272及274作為位線內連線及源極線內連線且金屬線272及274連接到金屬通孔254及255。
圖33到圖36是根據本發明一些實施例的在記憶體元件的製造方法的各個階段處產生的結構的示意性俯視圖。
參照圖33，多層堆疊結構310設置有溝槽312。堆疊結構310及溝槽312類似於如前述實施例中在圖12中闡述的多層堆疊2021及主溝槽。此意指堆疊310包括介電層的多個層及交替地夾置在介電層之間的金屬特徵（字線）的多個層。應理解，僅示出一個溝槽作為結構的示例性部分，但溝槽的數目及配置並不受本文中提供的圖限制。在一些實施例中，在溝槽312的內表面312S上及在所述內表面312S之上形成襯層314。襯層314的形成涉及在堆疊結構310中在整個溝槽312之上形成共形地覆蓋溝槽312的側壁表面及底表面的襯材料。在一些實施例中，襯層314的材料包括氧化矽或者一種或多種低k介電材料或ELK介電材料。低k介電材料或ELK介電材料的實例包括矽酸鹽玻璃（例如氟矽酸鹽玻璃（FSG）、磷矽酸鹽玻璃（PSG）及硼磷矽酸鹽玻璃（BPSG））、黑金剛石 ®、西爾克 ®、燃燒塔 ®、氫矽倍半氧烷（HSQ）、氟化氧化矽（SiOF）、非晶氟化碳、聚對二甲苯、雙苯并環丁烯（BCB）或者其組合。在一個實施例中，介電層240的材料包括氧化矽或SiOF。在一些實施例中，通過任何相容的形成方法（例如塗布、CVD、PVD、ALD等）來形成襯層314。
參照圖34，在堆疊結構310之上形成罩幕圖案MP3。隨後，使用罩幕圖案MP3作為罩幕，局部地移除襯層314，使得襯層314的未被罩幕圖案MP3覆蓋的被暴露的一些部分被移除，以形成襯圖案314A。應理解，襯圖案314A覆蓋溝槽312的內表面312S的一些部分（包括溝槽312的側壁表面及底表面）。在一些實施例中，襯圖案314A可為覆蓋溝槽312的側壁表面及底表面的橫條圖案。
參照圖35，在一些實施例中，在襯圖案314A上及在溝槽312之上依序形成鐵電層316及通道材料層318，但鐵電層316及通道材料層318不填充溝槽312。在一些實施例中，形成製程涉及共形地形成鐵電材料（未示出）以對溝槽312的側壁及底部進行襯且在鐵電材料之上共形地形成通道材料（未示出），以及稍後通過圖案化來形成內部溝槽IT3。用於形成鐵電材料及通道材料的材料及方法類似於前述實施例中所述的材料及方法，且在本文中不重複細節。之後，可執行平坦化製程（例如CMP）或蝕刻製程，以從多層堆疊310的頂表面移除鐵電材料的多餘的一些部分及通道材料的多餘的一些部分。
參照圖36，形成介電層320以填滿內部溝槽IT3。類似地，如前述實施例中所述，所形成的內部溝槽IT3及稍後填充的介電層320在實體上將依序形成的鐵電材料及通道材料分成兩部分（即，分別位於溝槽312的左側壁上的左部部分及位於溝槽312的右側壁上的右部部分）。之後，可執行平坦化製程（例如CMP）或蝕刻製程，以從多層堆疊310移除介電材料的多餘的一些部分。稍後，形成源極及汲極區322及324以及背閘極328及環繞的閘極介電層326。在一些實施例中，源極及汲極區322及324的形成涉及使用罩幕圖案執行垂直的各向異性蝕刻製程以形成開口，以及之後形成填充開口的金屬材料（未示出）。在一些實施例中，閘極介電層326及背閘極328的形成涉及移除位於源極及汲極區322及324之間的介電層320以形成溝槽開口，在溝槽開口的側壁周圍沉積閘極介電層326而不填充溝槽開口，以及在溝槽開口內部形成金屬材料（未示出）且所述金屬材料（未示出）被閘極介電層326環繞並填充溝槽開口。合適的金屬材料包括鎢、TiN、TaN或者其組合。在一些實施例中，閘極介電層326的材料與介電層320的材料不同。在其他實施例中，閘極介電層326的材料與介電層320的材料可相同，且介電層320的位於源極及汲極區322及324之間的一部分可在形成背閘極328之前保留在通道材料層318上。用於形成源極及汲極區322、324、背閘極328及閘極介電層326的材料及方法可類似於前述實施例中所述的材料及方法，且在本文中不重複細節。源極及汲極區322及324是垂直地延伸穿過多層堆疊結構310的源極線及位線。參照圖36，通道材料層318在溝槽延伸方向（Y方向）上沿著鐵電層316的側壁延伸，且通道材料層318與鐵電層316具有實質上相同的延伸長度。此意指通道材料層318及鐵電層316延伸超過源極及汲極區322及324。在圖36中，在一些實施例中，背閘極328及環繞的閘極介電層326位於相對的通道材料層318與源極及汲極區322及324之間。在一些實施例中，通道材料層318延伸超過源極及汲極區322及324。在圖36中，襯圖案314A位於鐵電層316與堆疊結構310之間。當具有較低的介電常數的襯圖案314A插入鐵電層316與包括字線的堆疊結構310之間時，會減小源極線/位線對字線的電容，且會減小源極線/位線與字線之間的漏電流。因此，會改善記憶體元件36的性能。
圖37及圖38是示出根據本發明實施例的記憶體元件的示例性結構的一部分的示意性剖視圖。
在一些實施例中，參照圖37，通道材料層318’在溝槽延伸方向（Y方向）上沿著鐵電層316的側壁延伸，但通道材料層318’未延伸超過源極及汲極區322及324。此意指通道材料層318’在Y方向上具有比鐵電層316的延伸長度短的延伸長度。在一些實施例中，通道材料層318’以及源極及汲極區322及324由記憶體元件37中的兩個絕緣區塊340隔離。在一些實施例中，可省略背閘極及閘極介電層，且剩餘的介電層320’夾置在源極及汲極區322及324與通道材料層318’之間。
在一些實施例中，參照圖38，類似於記憶體元件36，閘極介電層236’及背閘極328’形成在記憶體元件38中。在一些實施例中，背閘極328’的跨度隨著環繞背閘極328’的閘極介電層326’而擴大。通過形成開口及移除通道材料層318的一些部分，將背閘極328’的跨度擴大且可改變通道厚度，因此調節元件的閾值電壓及遷移率。
同樣，如圖37及圖38中所示，襯圖案314A位於鐵電層316與堆疊結構310之間。由於具有較低的介電常數（例如，至少低於鐵電材料的介電常數）的襯圖案314A插入鐵電層316與包括字線的堆疊結構310之間，因此會減小源極線/位線對字線的電容，且會減小源極線/位線與字線之間的漏電流。因此，會改善記憶體元件37或38的性能。
根據本發明的一些實施例，闡述一種記憶體元件。多層堆疊設置在介電結構之上，且所述多層堆疊包括交替地堆疊的第一導電層與第一介電層。第二介電層設置在所述介電結構之上且穿透過所述第一導電層及所述第一介電層。第一導電線與第二導電線設置在所述第二介電層的相對的側處。一對介電區塊分別與所述第一導電線及所述第二導電線並排地設置。記憶體層設置在所述一對介電區塊之間且穿透過所述第一導電層及所述第一介電層。通道材料層設置在所述一對介電區塊之間且設置在所述第一導電線及所述第二導電線與所述記憶體層之間，並且所述通道材料層垂直地沿著所述記憶體層延伸。所述一對介電區塊中的每一者具有位於所述記憶體層與所述第一導電層中的一者之間的延伸部分，且所述一對介電區塊的材料具有比所述記憶體層的材料的介電常數低的介電常數。
根據本發明的一些實施例，所述記憶體層包括鐵電層。
根據本發明的一些實施例，所述鐵電層的材料包括氧化鉿鋯、氧化鋯、未經摻雜的氧化鉿或者經鑭、矽或鋁摻雜的氧化鉿。
根據本發明的一些實施例，所述一對介電區塊的材料包括具有小於3.9的介電常數的低介電常數介電材料。
根據本發明的一些實施例，位於所述一對介電區塊之間的所述記憶體層沿著延伸方向以第一長度從所述一對介電區塊中的一者延伸到所述一對介電區塊中的另一者。
根據本發明的一些實施例，位於所述一對介電區塊之間的所述通道材料層沿著所述延伸方向以第二長度從所述一對介電區塊中的一者延伸到所述一對介電區塊中的另一者，且所述第二長度與所述第一長度實質上相同。
根據本發明的一些實施例，所述記憶體元件還包括位於所述通道材料層與所述第二介電層之間的閘極介電層，其中所述閘極介電層沿著所述通道材料層垂直地延伸且覆蓋所述第一導電線及所述第二導電線的一些部分的側壁以及所述第二介電層的一些部分的側壁。
根據本發明的一些實施例，所述閘極介電層在所述延伸方向上以第三長度沿著所述通道材料層及所述記憶體層延伸，且所述第三長度比所述第一長度短。
根據本發明的一些實施例，所述第一導電線具有位於所述通道材料層旁邊的第一部分及位於所述閘極介電層旁邊的第二部分，所述第一部分的位置距所述第二介電層較遠且所述第二部分接觸所述第二介電層。
根據本發明的一些實施例，所述第二導電線具有位於所述通道材料層旁邊的第三部分及位於所述閘極介電層旁邊的第四部分，所述第三部分的位置距所述第二介電層較遠且所述第二部分接觸所述第二介電層。
根據本發明的一些實施例，闡述一種記憶體元件，所述記憶體元件包括字線、源極線、位元線、記憶體層、通道材料層。所述字線在第一方向上延伸，且襯層設置在所述字線的側壁上。所述記憶體層在所述襯層之間設置在所述字線的所述側壁上且在所述第一方向上沿著所述襯層的側壁延伸。所述襯層通過所述記憶體層間隔開，且所述襯層夾置在所述記憶體層與所述字線之間。所述通道材料層設置在所述記憶體層的側壁上。介電層設置在所述通道材料層的側壁上。所述源極線及位線設置在所述介電層的相對的側處且設置在所述通道材料層的所述側壁上。所述源極線及所述位線在與所述第一方向垂直的第二方向上延伸。所述襯層的材料具有比所述記憶體層的材料的介電常數低的介電常數。
根據本發明的一些實施例，所述通道材料層在所述第一方向上沿著所述記憶體層的所述側壁延伸，且所述通道材料層與所述記憶體層在所述第一方向上具有實質上相同的延伸長度。
根據本發明的一些實施例，所述通道材料層在所述第一方向上沿著所述源極線的側壁、所述介電層的側壁及所述位線的側壁延伸，且所述通道材料層在所述第一方向上具有比所述記憶體層的延伸長度短的延伸長度。
根據本發明的一些實施例，所述記憶體元件還包括位於所述介電層中且被所述介電層環繞的背閘極。
根據本發明的一些實施例，所述記憶體層包括鐵電層。
根據本發明的一些實施例，所述鐵電層的材料包括氧化鉿鋯、氧化鋯、未經摻雜的氧化鉿或者經鑭、矽或鋁摻雜的氧化鉿。
根據本發明的一些實施例，所述襯層的材料包括具有小於3.9的介電常數的低介電常數介電材料。
根據本發明的一些實施例，提供一種記憶體元件的製造方法。通過形成交替的第一導電層與第一介電層而形成多層堆疊。形成垂直地延伸穿過所述多層堆疊的溝槽。形成依序覆蓋所述溝槽的被暴露表面的鐵電材料及通道材料。局部地移除所述鐵電材料及所述通道材料，以在所述溝槽內部形成鐵電層及通道材料層。在所述溝槽中以及在同一個所述溝槽的相對的所述鐵電層之間形成介電區塊。在所述溝槽中形成具有第一開口的罩幕圖案。使用所述罩幕圖案作為蝕刻罩幕對所述鐵電層及通道材料層進行蝕刻。使用所述罩幕圖案、經蝕刻的所述鐵電層及經蝕刻的所述通道材料層作為蝕刻罩幕使所述第一導電層凹陷，以在所述第一導電層中形成側壁凹陷部。形成填滿所述第一開口及所述側壁凹陷部的第二介電材料。移除所述罩幕圖案，以形成第二開口。形成填滿所述第二開口的導電材料，以形成垂直地延伸穿過所述多層堆疊的位線及源極線。
根據本發明的一些實施例，所述製造方法還包括：在所述溝槽中在所述介電區塊與所述通道材料層之間形成閘極介電層。
根據本發明的一些實施例，所述製造方法還包括：在形成所述罩幕圖案之前，將所述閘極介電層圖案化。
以上概述了若干實施例的特徵，以使所屬領域的技術人員可更好地理解本發明的各個方面。所屬領域的技術人員應理解，他們可容易地使用本發明作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或達成與本文中所介紹的實施例相同的優點。所屬領域的技術人員還應認識到，這些等效構造並不背離本發明的精神及範圍，而且他們可在不背離本發明的精神及範圍的條件下在本文中作出各種改變、代替及變更。
10:半導體元件 12L:前端層級 14L:記憶體元件層級 16L:內連線層級 30:記憶體陣列 36,37,38:記憶體元件 101,200:基底 102:第一區 103:隔離區 104:第二區 105,106:源極/汲極區 107:閘極電極 108:閘極間隙壁 109:接觸件 110:場效電晶體（FET）元件 112,114:導電特徵 116,118,122,210,216,226,240,320,320’:介電層 120,130:記憶體元件 124,126,254,255:金屬通孔 125,256,272,274:金屬線 127:金屬圖案 201:介電結構 202:堆疊 203:介電層 203RS,208RS,209RS,215RS:側壁 204:第二介電層 204RS:凹陷側壁 206:溝槽 207:第一側壁凹陷部 208,214:晶種層 208A,214A:晶種部分 209,215:金屬材料層 209A,215A:金屬部分 211:第二側壁凹陷部 212:溝槽 218:晶種襯層 220:金屬特徵 223,223A,316:鐵電層 224,224A,318,318’:通道材料層 225,225A,326,326’:閘極介電層 228,234,234’,238:溝槽開口 230,232A:區塊 232,236:絕緣層 236A,340:絕緣區塊 238’,242:開口 239:側壁凹陷部 240A,240B:部分 244,245:導電特徵 244B,245B:受限區 252:介電材料 258:金屬化圖案 260:內連線結構 310:堆疊 312:溝槽 312S:內表面 314:襯層 314A:襯圖案 322,324:源極及汲極區 328,328’:背閘極 2021:堆疊 D1,D2:深度 H1,H2:高度 I-I’:X方向剖線 II-II’:剖面線 IT,IT3:內部溝槽 L0,L1,L2,L3:長度 MP1,MP2,MP3:罩幕圖案 Rx,Ry:距離 T1,T2:厚度 TT:記憶胞 W1:寬度 X,Y,Z:方向
結合附圖閱讀以下詳細說明，會最佳地理解本發明的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1示出根據本發明一些實施例的具有集成記憶體元件的半導體元件的剖視圖。 圖2到圖30是根據本發明一些實施例的在記憶體元件的製造方法的各個階段處產生的結構的各種視圖。 圖31及圖32是示出根據本發明一些實施例的記憶體陣列的示例性結構的示意性俯視圖。 圖33到圖36是根據本發明一些實施例的在記憶體元件的製造方法的各個階段處產生的結構的示意性俯視圖。 圖37及圖38是示出根據本發明實施例的記憶體元件的示例性結構的一部分的示意性剖視圖。
201:介電結構
203,240:介電層
220:金屬特徵
223A:鐵電層
224A:通道材料層
225A:閘極介電層
230:區塊
240A,240B:部分
244,245:導電特徵
2021:堆疊
TT:記憶胞
X,Y,Z:方向

Claims (1)

  1. 一種記憶體元件，包括： 多層堆疊，設置在介電結構之上，所述多層堆疊包括交替地堆疊的第一導電層與第一介電層； 第二介電層，設置在所述介電結構之上且穿透過所述第一導電層及所述第一介電層； 第一導電線與第二導電線，設置在所述第二介電層的相對的側處； 一對介電區塊，分別與所述第一導電線及所述第二導電線並排地設置； 記憶體層，設置在所述一對介電區塊之間且穿透過所述第一導電層及所述第一介電層；以及 通道材料層，設置在所述一對介電區塊之間，沿著所述記憶體層垂直地延伸，且設置在所述第一導電線及所述第二導電線與所述記憶體層之間， 其中所述一對介電區塊中的每一者具有位於所述記憶體層與所述第一導電層中的一者之間的延伸部分，且所述一對介電區塊的材料具有比所述記憶體層的材料的介電常數低的介電常數。
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