KR20230010132A - 반도체 소자 - Google Patents
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Abstract
반도체 소자는 기판 상에 상기 기판의 상면에 수직한 제1 방향으로 서로 이격되는 제1 도전 라인들, 상기 기판의 상기 상면에 평행한 제2 방향을 따라 상기 제1 도전 라인들로부터 이격되는 제2 도전 라인들, 상기 제1 도전 라인들과 상기 제2 도전 라인들 사이에 배치되고 상기 제1 방향으로 연장되는 게이트 전극, 상기 게이트 전극의 측면을 둘러싸고 상기 제1 방향으로 서로 이격되는 복수의 채널 패턴들, 상기 복수의 채널 패턴들의 각각과 상기 게이트 전극 사이의 강유전체 패턴, 및 상기 복수의 채널 패턴들의 각각과 상기 강유전체 패턴 사이의 게이트 절연 패턴을 포함한다. 상기 복수의 채널 패턴들의 각각은 상기 제1 도전 라인들 중 대응하는 제1 도전 라인 및 상기 제2 도전 라인들 중 대응하는 제2 도전 라인에 연결된다.
Description
본 발명은 반도체 소자 및 그 제조방법에 대한 것으로, 보다 상세하게는 강유전체 전계 효과 트랜지스터를 포함하는 반도체 메모리 소자 및 그 제조방법에 대한 것이다.
반도체 메모리 소자는 크게 휘발성(volatile) 메모리 소자와, 비휘발성(nonvolatile) 메모리 소자로 구분될 수 있다. 휘발성 메모리 소자는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 소자로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 소자는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 소자로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 소자(Flash Memory Device) 등이 있다. 또한, 최근에는 반도체 메모리 소자의 고성능화 및 저전력화 추세에 맞추어, MRAM(Magnetic Random Access Memory), PRAM(Phase-Change Random Access Memory), 및 FeRAM(Ferroelectric Random Access Memory)와 같은 비휘발성을 갖는 차세대 반도체 메모리 소자들이 개발되고 있다. 반도체 소자의 고집적화 및 고성능화가 요구됨에 따라, 서로 다른 특성을 갖는 반도체 소자들을 이용한 다양한 연구들이 이루어지고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화가 용이한 반도체 소자 및 그 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 동작 특성 및 신뢰성이 개선된 반도체 소자 및 그 제조방법을 제공하는 데 있다.
본 발명에 따른 반도체 소자는, 기판 상에 상기 기판의 상면에 수직한 제1 방향으로 서로 이격되는 제1 도전 라인들; 상기 기판의 상기 상면에 평행한 제2 방향을 따라 상기 제1 도전 라인들로부터 이격되는 제2 도전 라인들; 상기 제1 도전 라인들과 상기 제2 도전 라인들 사이에 배치되고, 상기 제1 방향으로 연장되는 게이트 전극; 상기 게이트 전극의 측면을 둘러싸고, 상기 제1 방향으로 서로 이격되는 복수의 채널 패턴들; 상기 복수의 채널 패턴들의 각각과 상기 게이트 전극 사이의 강유전체 패턴; 및 상기 복수의 채널 패턴들의 각각과 상기 강유전체 패턴 사이의 게이트 절연 패턴을 포함할 수 있다. 상기 복수의 채널 패턴들의 각각은 상기 제1 도전 라인들 중 대응하는 제1 도전 라인 및 상기 제2 도전 라인들 중 대응하는 제2 도전 라인에 연결될 수 있다.
본 발명에 따른 반도체 소자는 기판의 상면에 수직한 제1 방향을 따라 교대로 적층되는 제1 도전 라인들 및 제1 절연 패턴들; 상기 기판의 상기 상면에 평행한 제2 방향을 따라 상기 제1 도전 라인들로부터 이격되고, 상기 제1 방향으로 연장되는 게이트 전극; 상기 게이트 전극의 측면을 둘러싸고 상기 제1 방향으로 서로 이격되는 복수의 채널 패턴들; 상기 복수의 채널 패턴들의 각각과 상기 게이트 전극 사이의 강유전체 패턴; 및 상기 복수의 채널 패턴들의 각각과 상기 강유전체 패턴 사이의 게이트 절연 패턴을 포함할 수 있다. 상기 제1 절연 패턴들은 상기 복수의 채널 패턴들 사이로 연장될 수 있고, 상기 복수의 채널 패턴들은 상기 제1 도전 라인들에 각각 연결될 수 있다.
본 발명의 개념에 따르면, 복수의 강유전체 전계 효과 트랜지스터들을 수직 방향으로 적층하는 것이 용이할 수 있고, 그 결과, 반도체 소자의 고집적화가 용이할 수 있다. 더하여, 상기 강유전체 전계 효과 트랜지스터들의 각각의 강유전체 패턴, 금속 패턴 및 게이트 절연 패턴은 게이트 전극의 측면을 둘러쌀 수 있고, 이에 따라, 상기 강유전체 패턴 및 상기 금속 패턴에 인가되는 전기장의 세기가 증가될 수 있고, 상기 게이트 절연 패턴에 인가되는 전기장의 세기는 감소될 수 있다. 그 결과, 상기 강유전체 패턴의 분극 특성이 개선될 수 있고, 상기 게이트 절연 패턴의 내구성(endurance)이 개선될 수 있다. 따라서, 상기 반도체 소자의 동작 특성 및 신뢰성이 개선될 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자의 개략적인 사시도이다.
도 2는 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이고, 도 3은 도 2의 A-A'에 따른 단면도이다.
도 4, 도 6, 도 8, 도 10, 도 12 및 도 14는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 평면도들이고, 도 5, 도 7, 도 9, 도 11, 도 13 및 15는 각각 도 4, 도 6, 도 8, 도 10, 도 12 및 도 14의 A-A'에 대응하는 단면도들이다.
도 16은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이고, 도 17은 도 16의 A-A'에 따른 단면도이다.
도 18은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이고, 도 19는 도 18의 A-A' 및 B-B'에 따른 단면도이다.
도 20은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이고, 도 21 내지 도 23은 도 20의 B-B'에 대응하는 단면도들이다.
도 24는 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다. 도 25는 도 24의 B-B'에 대응하는 단면도이다.
도 26은 본 발명의 일부 실시예들에 따른 반도체 소자의 개략적인 사시도이다.
도 27은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이고, 도 28은 도 27의 A-A'에 따른 단면도이다.
도 29, 도 31, 도 33, 도 35, 도 37 및 도 39는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 평면도들이고, 도 30, 도 32, 도 34, 도 36, 도 38 및 도 40은 각각 도 29, 도 31, 도 33, 도 35, 도 37 및 도 39의 A-A'에 대응하는 단면도들이다.
도 41은 본 발명의 일부 실시예들에 따른 반도체 소자의 개략적인 사시도이다.
도 42는 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이고, 도 43은 도 42의 A-A'에 따른 단면도이다.
도 44 내지 도 46은 본 발명의 일부 실시예들에 따른 반도체 소자의 단면도들이다.
도 2는 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이고, 도 3은 도 2의 A-A'에 따른 단면도이다.
도 4, 도 6, 도 8, 도 10, 도 12 및 도 14는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 평면도들이고, 도 5, 도 7, 도 9, 도 11, 도 13 및 15는 각각 도 4, 도 6, 도 8, 도 10, 도 12 및 도 14의 A-A'에 대응하는 단면도들이다.
도 16은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이고, 도 17은 도 16의 A-A'에 따른 단면도이다.
도 18은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이고, 도 19는 도 18의 A-A' 및 B-B'에 따른 단면도이다.
도 20은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이고, 도 21 내지 도 23은 도 20의 B-B'에 대응하는 단면도들이다.
도 24는 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다. 도 25는 도 24의 B-B'에 대응하는 단면도이다.
도 26은 본 발명의 일부 실시예들에 따른 반도체 소자의 개략적인 사시도이다.
도 27은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이고, 도 28은 도 27의 A-A'에 따른 단면도이다.
도 29, 도 31, 도 33, 도 35, 도 37 및 도 39는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 평면도들이고, 도 30, 도 32, 도 34, 도 36, 도 38 및 도 40은 각각 도 29, 도 31, 도 33, 도 35, 도 37 및 도 39의 A-A'에 대응하는 단면도들이다.
도 41은 본 발명의 일부 실시예들에 따른 반도체 소자의 개략적인 사시도이다.
도 42는 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이고, 도 43은 도 42의 A-A'에 따른 단면도이다.
도 44 내지 도 46은 본 발명의 일부 실시예들에 따른 반도체 소자의 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자의 개략적인 사시도이다. 도 2는 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이고, 도 3은 도 2의 A-A'에 따른 단면도이다.
도 1 내지 도 3을 참조하면, 기판(100) 상에 층간 절연막(102) 및 식각 정지막(104)이 차례로 배치될 수 있다. 상기 층간 절연막(102)은 상기 기판(100)과 상기 식각 정지막(104) 사이에 배치될 수 있다. 상기 기판(100)은 반도체 기판(일 예로, 실리콘(Si) 기판, 저머늄(Ge) 기판 또는 실리콘-저머늄(Si-Ge) 기판 등)을 포함할 수 있다. 상기 층간 절연막(102)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있고, 상기 식각 정지막(104)은 금속 산화물(일 예로, 알루미늄 산화물)을 포함할 수 있다.
적층 구조체(SS)가 상기 식각 정지막(104) 상에 배치될 수 있다. 상기 적층 구조체(SS)는 상기 기판(100)의 상면(100U)에 수직한 제1 방향(D1)으로 서로 이격되는 제1 도전 라인들(CL1), 상기 기판(100)의 상면(100U)에 평행한 제2 방향(D2)을 따라 상기 제1 도전 라인들(CL1)로부터 이격되는 제2 도전 라인들(CL2), 및 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2) 사이에 배치되는 게이트 전극들(GE)을 포함할 수 있다. 상기 제1 도전 라인들(CL1)은 상기 기판(100)의 상면(100U)에 평행한 제3 방향(D3)을 따라 연장될 수 있고, 상기 제3 방향(D3)은 상기 제2 방향(D2)에 교차할 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제1 방향(D1)으로 서로 이격될 수 있고, 상기 제3 방향(D3)으로 연장될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제3 방향(D3)을 따라 상기 제1 도전 라인들(CL1)에 평행하게 연장될 수 있다. 상기 게이트 전극들(GE)은 상기 제1 도전 라인들(CL1) 및 상기 제2 도전 라인들(CL2)을 가로지를 수 있다. 상기 게이트 전극들(GE)은 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2) 사이에서 상기 제3 방향(D3)으로 서로 이격될 수 있고, 상기 제1 방향(D1)으로 연장될 수 있다.
상기 제1 도전 라인들(CL1) 및 상기 제2 도전 라인들(CL2)은 도전 물질을 포함할 수 있고, 일 예로, 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 상기 제1 도전 라인들(CL1) 및 상기 제2 도전 라인들(CL2)은 일 예로, 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 도전 라인들(CL1) 및 상기 제2 도전 라인들(CL2)은 2차원 반도체 물질을 포함할 수 있고, 일 예로, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다. 상기 게이트 전극들(GE)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 상기 게이트 전극들(GE)은 일 예로, 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 적층 구조체(SS)는 상기 게이트 전극들(GE)의 각각의 측면(GE_S)을 둘러싸는 복수의 채널 패턴들(CH)을 더 포함할 수 있다. 상기 복수의 채널 패턴들(CH)은 상기 게이트 전극들(GE) 중 대응하는 게이트 전극(GE)의 측면(GE_S)을 둘러쌀 수 있고, 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 복수의 채널 패턴들(CH)은 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2) 사이에 배치될 수 있다. 상기 제1 도전 라인들(CL1)은 상기 복수의 채널 패턴들(CH)에 각각 연결될 수 있고, 상기 제2 도전 라인들(CL2)은 상기 복수의 채널 패턴들(CH)에 각각 연결될 수 있다. 상기 복수의 채널 패턴들(CH)의 각각은 상기 제1 도전 라인들(CL1) 중 대응하는 제1 도전 라인(CL1), 및 상기 제2 도전 라인들(CL2) 중 대응하는 제2 도전 라인(CL2)에 연결될 수 있다. 상기 복수의 채널 패턴들(CH)의 각각은 상기 대응하는 제1 도전 라인(CL1)과 상기 대응하는 제2 도전 라인(CL2) 사이에 배치될 수 있다. 일 단면의 관점에서, 상기 대응하는 제1 도전 라인(CL1), 상기 복수의 채널 패턴들(CH)의 각각, 및 상기 대응하는 제2 도전 라인(CL2)은 수평적으로(일 예로, 상기 제2 방향(D2)을 따라) 서로 중첩할 수 있다.
상기 제1 도전 라인들(CL1)의 각각은 상기 제3 방향(D3)으로 연장될 수 있고, 상기 게이트 전극들(GE)의 측면들(GE_S)을 각각 둘러싸는 이웃하는 채널 패턴들(CH)에 연결될 수 있다. 상기 제2 도전 라인들(CL2)의 각각은 상기 제3 방향(D3)으로 연장되어 상기 이웃하는 채널 패턴들(CH)에 연결될 수 있다. 상기 채널 패턴들(CH)은 실리콘(일 예로, 다결정 실리콘, 도핑된 실리콘, 또는 단결정 실리콘), 저머늄, 실리콘-저머늄, 또는 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 InGaZnO(IGZO), Sn-InGaZnO, InWO(IWO), CuS2, CuSe2, WSe2, InGaSiO, InSnZnO, InZnO(IZO), ZnO, ZnTiO(ZTO), YZnO(YZO), ZnSnO, ZnON, ZrZnSnO, SnO, HfInZnO, GaZnSnO, AlZnSnO, YbGaZnO, InGaO 또는 이들의 조합을 포함할 수 있다. 상기 채널 패턴들(CH)은 2차원 반도체 물질을 포함할 수 있고, 일 예로, 상기 2차원 반도체 물질은 MoS2, MoSe2, WS2, 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
상기 적층 구조체(SS)는 상기 복수의 채널 패턴들(CH)의 각각과 상기 대응하는 게이트 전극(GE) 사이의 강유전체 패턴(FP), 상기 복수의 채널 패턴들(CH)의 각각과 상기 강유전체 패턴(FP) 사이의 금속 패턴(MP), 상기 복수의 채널 패턴들(CH)의 각각과 상기 금속 패턴(MP) 사이의 게이트 절연 패턴(GI)을 더 포함할 수 있다. 상기 강유전체 패턴(FP)은 상기 대응하는 게이트 전극(GE)의 상기 측면(GE_S)을 둘러쌀 수 있다. 상기 금속 패턴(MP)은 상기 대응하는 게이트 전극(GE)의 상기 측면(GE_S)을 둘러쌀 수 있고, 상기 강유전체 패턴(FP)을 사이에 두고 상기 대응하는 게이트 전극(GE)의 상기 측면(GE_S)으로부터 이격될 수 있다. 상기 게이트 절연 패턴(GI)은 상기 대응하는 게이트 전극(GE)의 상기 측면(GE_S)을 둘러쌀 수 있고, 상기 강유전체 패턴(FP) 및 상기 금속 패턴(MP)을 사이에 두고 상기 대응하는 게이트 전극(GE)의 상기 측면(GE_S)으로부터 이격될 수 있다.
상기 강유전체 패턴(FP)은 강유전 특성을 갖는 Hf 산화물을 포함할 수 있다. 상기 강유전체 패턴(FP)은 도펀트를 더 포함할 수 있고, 상기 도펀트는 Zr, Si, Al, Y, Gd, La, Sc 및 Sr 중 적어도 하나일 수 있다. 상기 강유전체 패턴(FP)은 일 예로, HfO2, HfZnO, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO 또는 이들의 조합을 포함할 수 있다. 상기 강유전체 패턴(FP)은 orthorhombic 상(phase)을 가질 수 있다. 상기 금속 패턴(MP)은 금속(일 예로, Pt 등) 및/또는 금속 산화물(일 예로, RuO2, IrO2, LaSrCoO3 등)을 포함할 수 있다. 상기 금속 패턴(MP)은 상기 강유전체 패턴(FP)의 분극을 용이하게 유지시키기 위해 이용될 수 있다. 상기 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합을 포함할 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물을 포함할 수 있다.
상기 적층 구조체(SS)는 상기 제1 도전 라인들(CL1)과 상기 복수의 채널 패턴들(CH) 사이의 제1 불순물 패턴들(OP1), 및 상기 제2 도전 라인들(CL2)과 상기 복수의 채널 패턴들(CH) 사이의 제2 불순물 패턴들(OP2)을 더 포함할 수 있다. 상기 제1 불순물 패턴들(OP1)은 상기 제1 방향(D1)으로 서로 이격될 수 있고, 상기 제1 도전 라인들(CL1)과 상기 복수의 채널 패턴들(CH) 사이에 각각 개재할 수 있다. 상기 제2 불순물 패턴들(OP2)은 상기 제1 방향(D1)으로 서로 이격될 수 있고, 상기 제2 도전 라인들(CL2)과 상기 복수의 채널 패턴들(CH) 사이에 각각 개재할 수 있다. 상기 제2 불순물 패턴들(OP2)은 상기 복수의 채널 패턴들(CH), 상기 게이트 절연 패턴(GI), 상기 금속 패턴(MP), 상기 강유전체 패턴(FP), 및 상기 대응하는 게이트 전극(GE)을 사이에 두고 상기 제2 방향(D2)을 따라 상기 제1 불순물 패턴들(OP1)로부터 이격될 수 있다. 상기 제1 도전 라인들(CL1)은 상기 제1 불순물 패턴들(OP1)을 통해 상기 복수의 채널 패턴들(CH)에 각각 전기적으로 연결될 수 있고, 상기 제2 도전 라인들(CL2)은 상기 제2 불순물 패턴들(OP2)을 통해 상기 복수의 채널 패턴들(CH)에 각각 전기적으로 연결될 수 있다.
상기 제1 도전 라인들(CL1)의 각각은 상기 제3 방향(D3)으로 서로 이격된 상기 이웃하는 채널 패턴들(CH)에 연결될 수 있다. 상기 제3 방향(D3)으로 서로 이격된 이웃하는 제1 불순물 패턴들(OP1)이 상기 제1 도전 라인들(CL1)의 각각과 상기 이웃하는 채널 패턴들(CH) 사이에 배치될 수 있다. 상기 제1 도전 라인들(CL1)의 각각은 상기 이웃하는 제1 불순물 패턴들(OP1)을 통해 상기 이웃하는 채널 패턴들(CH)에 전기적으로 연결될 수 있다. 상기 제2 도전 라인들(CL2)의 각각은 상기 이웃하는 채널 패턴들(CH)에 연결될 수 있다. 상기 제3 방향(D3)으로 서로 이격된 이웃하는 제2 불순물 패턴들(OP2)이 상기 제2 도전 라인들(CL2)의 각각과 상기 이웃하는 채널 패턴들(CH) 사이에 배치될 수 있다. 상기 제2 도전 라인들(CL2)의 각각은 상기 이웃하는 제2 불순물 패턴들(OP2)을 통해 상기 이웃하는 채널 패턴들(CH)에 전기적으로 연결될 수 있다.
상기 제1 불순물 패턴들(OP1) 및 상기 제2 불순물 패턴들(OP2)은 서로 동일한 도전형을 갖는 불순물을 포함할 수 있다. 상기 제1 불순물 패턴들(OP1) 및 상기 제2 불순물 패턴들(OP2)은 일 예로, N형 불순물 또는 P형 불순물을 포함할 수 있다.
상기 대응하는 게이트 전극(GE), 상기 대응하는 게이트 전극(GE)의 측면(GE_S)을 둘러싸는 상기 복수의 채널 패턴들(CH)의 각각, 상기 복수의 채널 패턴들(CH)의 각각과 상기 대응하는 게이트 전극(GE) 사이에 개재하는 상기 강유전체 패턴(FP), 상기 금속 패턴(MP), 및 상기 게이트 절연 패턴(GI), 상기 복수의 채널 패턴들(CH)의 각각의 양 측에 배치되는 대응하는 제1 불순물 패턴(OP1) 및 대응하는 제2 불순물 패턴(OP2)은 강유전체 전계 효과 트랜지스터를 구성할 수 있다. 일 예로, 상기 제1 도전 라인들(CL1)은 비트 라인들로 기능할 수 있고 상기 제2 도전 라인들(CL2)은 소스 라인들로 기능할 수 있다. 다른 예로, 상기 제1 도전 라인들(CL1)은 소스 라인들로 기능할 수 있고 상기 제2 도전 라인들(CL2)은 비트 라인들로 기능할 수도 있다.
상기 적층 구조체(SS)는 상기 제1 방향(D1)으로 서로 이격되고 상기 복수의 채널 패턴들(CH) 사이에 개재하는 제1 절연 패턴들(106)을 더 포함할 수 있다. 상기 제1 절연 패턴들(106) 및 상기 복수의 채널 패턴들(CH)은 상기 제1 방향(D1)을 따라 교대로 적층될 수 있다. 상기 복수의 채널 패턴들(CH)은 상기 제1 절연 패턴들(106)에 의해 전기적으로 서로 분리(또는 절연)될 수 있다. 상기 제1 절연 패턴들(106)의 각각은 상기 대응하는 게이트 전극(GE)의 상기 측면(GE_S)을 둘러쌀 수 있다. 상기 제1 절연 패턴들(106)은 상기 제1 불순물 패턴들(OP1) 사이 및 상기 제1 도전 라인들(CL1) 사이로 연장될 수 있고, 상기 제2 불순물 패턴들(OP2) 사이 및 상기 제2 도전 라인들(CL2) 사이로 연장될 수 있다.
상기 제1 절연 패턴들(106)은 상기 제1 방향(D1)으로 서로 이웃하는 게이트 절연 패턴들(GI) 사이, 및 상기 제1 방향(D1)으로 서로 이웃하는 금속 패턴들(MP) 사이로 연장될 수 있다. 즉, 상기 게이트 절연 패턴(GI) 및 상기 금속 패턴(MP)은 상기 제1 절연 패턴들(106) 중, 상기 제1 방향(D1)으로 서로 이웃하는 제1 절연 패턴들(106) 사이에 개재할 수 있다. 상기 강유전체 패턴(FP)은 상기 제1 절연 패턴들(106)의 각각과 상기 대응하는 게이트 전극(GE) 사이로 연장될 수 있다. 상기 제1 절연 패턴들(106)은 상기 강유전체 패턴(FP)의 측면에 접촉할 수 있다. 상기 제1 절연 패턴들(106)은 일 예로, 실리콘 산화물을 포함할 수 있다.
측벽 절연 패턴들(130)이 상기 식각 정지막(104) 상에 그리고 상기 적층 구조체(SS)의 양 측에 배치될 수 있다. 상기 측벽 절연 패턴들(130)은 상기 적층 구조체(SS)를 사이에 두고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 측벽 절연 패턴들(130)은 상기 제1 방향(D1) 및 상기 제3 방향(D3)으로 연장될 수 있다. 상기 측벽 절연 패턴들(130) 중 하나는 상기 제1 방향(D1)으로 연장되어 상기 제1 도전 라인들(CL1) 및 상기 제1 절연 패턴들(106)의 측면들을 덮을 수 있고, 상기 제1 도전 라인들(CL1)의 측면들을 따라 상기 제3 방향(D3)으로 연장될 수 있다. 상기 측벽 절연 패턴들(130) 중 다른 하나는 상기 제1 방향(D1)으로 연장되어 상기 제2 도전 라인들(CL2) 및 상기 제1 절연 패턴들(106)의 측면들을 덮을 수 있고, 상기 제2 도전 라인들(CL2)의 측면들을 따라 상기 제3 방향(D3)으로 연장될 수 있다. 상기 측벽 절연 패턴들(130)은 일 예로, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
본 발명의 개념에 따르면, 상기 대응하는 게이트 전극(GE), 상기 대응하는 게이트 전극(GE)의 측면(GE_S)을 둘러싸는 상기 복수의 채널 패턴들(CH)의 각각, 상기 복수의 채널 패턴들(CH)의 각각과 상기 대응하는 게이트 전극(GE) 사이에 개재하는 상기 강유전체 패턴(FP), 상기 금속 패턴(MP), 및 상기 게이트 절연 패턴(GI), 상기 복수의 채널 패턴들(CH)의 각각의 양 측에 배치되는 상기 대응하는 제1 불순물 패턴(OP1) 및 상기 대응하는 제2 불순물 패턴(OP2)은 강유전체 전계 효과 트랜지스터를 구성할 수 있다. 이에 따라, 복수의 강유전체 전계 효과 트랜지스터들을 수직 방향(일 예로, 상기 제1 방향(D1))으로 적층하는 것이 용이할 수 있고, 그 결과, 반도체 소자의 고집적화가 용이할 수 있다.
더하여, 상기 강유전체 패턴(FP), 상기 금속 패턴(MP), 및 상기 게이트 절연 패턴(GI)의 각각이 상기 대응하는 게이트 전극(GE)의 상기 측면(GE_S)을 둘러싸도록 배치됨에 따라, 상기 강유전체 패턴(FP) 및 상기 금속 패턴(MP)에 인가되는 전기장의 세기가 증가될 수 있고, 상기 게이트 절연 패턴(GI)에 인가되는 전기장의 세기는 감소될 수 있다. 이에 따라, 상기 강유전체 패턴(FP)의 분극 특성이 개선될 수 있고, 상기 게이트 절연 패턴(GI)의 내구성(endurance)이 개선될 수 있다. 따라서, 상기 반도체 소자의 동작 특성 및 신뢰성이 개선될 수 있다.
도 4, 도 6, 도 8, 도 10, 도 12 및 도 14는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 평면도들이고, 도 5, 도 7, 도 9, 도 11, 도 13 및 15는 각각 도 4, 도 6, 도 8, 도 10, 도 12 및 도 14의 A-A'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 1 내지 도 3을 참조하여 설명한 반도체 소자와 중복되는 설명은 생략된다.
도 4 및 도 5를 참조하면, 기판(100) 상에 층간 절연막(102) 및 식각 정지막(104)이 차례로 형성될 수 있다. 제1 절연막들(106) 및 제2 절연막들(108)이 상기 식각 정지막(104) 상에 적층될 수 있다. 상기 제1 절연막들(106) 및 상기 제2 절연막들(108)은 상기 기판(100)의 상면(100U)에 수직한 상기 제1 방향(D1)을 따라 교대로 적층될 수 있다. 상기 제1 절연막들(106) 중 최하층의 제1 절연막(106)은 상기 제2 절연막들(108) 중 최하층의 제2 절연막(108)과 상기 식각 정지막(104) 사이에 개재할 수 있고, 상기 제1 절연막들(106) 중 최상층의 제1 절연막(106)은 상기 제2 절연막들(108) 중 최상층의 제2 절연막(108) 상에 배치될 수 있다. 상기 제1 절연막들(106)은 일 예로, 실리콘 산화물을 포함할 수 있다. 상기 제2 절연막들(108)은 상기 제1 절연막들(106)에 대해 식각 선택성을 갖는 물질을 포함할 수 있고, 일 예로, 실리콘 질화물을 포함할 수 있다.
제1 트렌치들(T1)이 상기 제1 절연막들(106) 및 상기 제2 절연막들(108) 내에 형성될 수 있다. 상기 제1 트렌치들(T1)의 각각은 상기 제1 방향(D1)을 따라 상기 제1 절연막들(106) 및 상기 제2 절연막들(108)을 관통할 수 있고, 상기 식각 정지막(104)의 상면을 노출할 수 있다. 상기 제1 트렌치들(T1)은 상기 기판(100)의 상면(100U)에 평행한 상기 제2 방향(D2)으로 서로 이격될 수 있고, 상기 기판(100)의 상면(100U)에 평행한 상기 제3 방향(D3)으로 연장될 수 있다. 상기 제3 방향(D3)은 상기 제2 방향(D2)에 교차할 수 있다. 상기 제1 트렌치들(T1)을 형성하는 것은, 일 예로, 상기 제1 절연막들(106) 및 상기 제2 절연막들(108)을 이방성 식각하는 것을 포함할 수 있다.
몰드 구조체(MS)가 상기 제1 트렌치들(T1)에 의해 정의될 수 있다. 상기 몰드 구조체(MS)는 상기 제1 트렌치들(T1) 사이에 개재된, 상기 제1 절연막들(106)의 잔부들 및 상기 제2 절연막들(108)의 잔부들을 포함할 수 있다. 상기 제1 절연막들(106)의 상기 잔부들은 제1 절연 패턴들(106)로 지칭될 수 있고, 상기 제2 절연막들(108)의 상기 잔부들은 제2 절연 패턴들(108)로 지칭될 수 있다. 즉, 상기 몰드 구조체(MS)는 상기 제1 방향(D1)을 따라 교대로 적층된 상기 제1 절연 패턴들(106) 및 상기 제2 절연 패턴들(108)을 포함할 수 있다. 상기 제1 트렌치들(T1)은 상기 몰드 구조체(MS)를 사이에 두고 상기 제2 방향(D2)으로 서로 이격될 수 있고, 상기 제3 방향(D3)으로 연장될 수 있다. 상기 몰드 구조체(MS)는 상기 제1 트렌치들(T1) 사이에서 상기 제3 방향(D3)으로 연장될 수 있다.
제1 홀들(H1)이 상기 몰드 구조체(MS) 내에 형성될 수 있다. 상기 제1 홀들(H1)의 각각은 상기 제1 방향(D1)으로 연장되어 상기 몰드 구조체(MS)를 관통할 수 있고, 상기 식각 정지막(104)의 상면을 노출할 수 있다. 상기 제1 홀들(H1)은 상기 제1 트렌치들(T1) 사이에서 상기 제3 방향(D3)을 따라 서로 이격될 수 있다. 상기 제1 홀들(H1)을 형성하는 것은, 일 예로, 상기 제1 절연 패턴들(106) 및 상기 제2 절연 패턴들(108)을 이방성 식각하는 것을 포함할 수 있다.
도 6 및 도 7을 참조하면, 제1 희생 패턴들(110)이 상기 제1 트렌치들(T1) 내에 각각 형성될 수 있다. 상기 제1 희생 패턴들(110)은 상기 제1 트렌치들(T1)을 각각 채우도록 형성될 수 있다. 상기 제1 희생 패턴들(110)은 상기 몰드 구조체(MS)를 사이에 두고 상기 제2 방향(D2)으로 서로 이격될 수 있고, 상기 제3 방향(D3)으로 연장될 수 있다. 상기 제1 희생 패턴들(110)은 상기 몰드 구조체(MS)의 양 측면들을 덮을 수 있다. 상기 제1 희생 패턴들(110)은 상기 제2 절연 패턴들(108)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 상기 제1 희생 패턴들(110)의 각각은 상기 제1 트렌치들(T1)의 각각의 내면을 컨포멀하게 덮고 상기 제1 트렌치들(T1)의 각각의 상부 영역을 채우는 실리콘 산화물, 및 상기 제1 트렌치들(T1)의 각각의 잔부를 채우는 실리콘 질화물을 포함할 수 있다.
상기 제1 홀들(H1)의 각각은 상기 몰드 구조체(MS)의 상기 제1 절연 패턴들(106) 및 상기 제2 절연 패턴들(108)의 측면들을 노출할 수 있다. 상기 제2 절연 패턴들(108)의 상기 노출된 측면들이 선택적으로 리세스될 수 있고, 이에 따라, 제1 리세스 영역들(R1)이 상기 몰드 구조체(MS) 내에 형성될 수 있다. 상기 제1 리세스 영역들(R1)을 형성하는 것은, 일 예로, 상기 제2 절연 패턴들(108)에 대해 식각 선택성을 갖는 식각 공정을 수행하여 상기 제2 절연 패턴들(108)의 상기 노출된 측면들을 옆으로 식각하는 것을 포함할 수 있다. 상기 제1 리세스 영역들(R1)은 상기 제1 방향(D1)으로 서로 이격될 수 있고, 상기 제1 절연 패턴들(106) 사이에 각각 개재할 수 있다. 상기 제1 리세스 영역들(R1)의 각각은 평면적 관점에서 상기 제1 홀들(H1)의 각각을 둘러싸도록 형성될 수 있다.
도 8 및 도 9를 참조하면, 복수의 채널 패턴들(CH)이 상기 제1 리세스 영역들(R1) 내에 각각 형성될 수 있다. 상기 복수의 채널 패턴들(CH)의 각각은 상기 제1 리세스 영역들(R1)의 각각의 일부를 채울 수 있다. 상기 복수의 채널 패턴들(CH)을 형성하는 것은, 일 예로, 상기 제1 리세스 영역들(R1)을 채우고 상기 제1 홀들(H1)의 각각의 일부를 채우는 채널막을 형성하는 것, 상기 제1 홀들(H1)로부터 상기 채널막을 제거하는 것, 및 상기 제1 리세스 영역들(R1)의 각각 내에서 상기 채널막이 원하는 두께로 남을 때까지 상기 채널막을 옆으로 식각하는 것을 포함할 수 있다.
복수의 게이트 절연 패턴들(GI)이 상기 제1 리세스 영역들(R1) 내에 각각 형성될 수 있고, 상기 복수의 채널 패턴들(CH)의 측면들을 각각 덮을 수 있다. 상기 복수의 게이트 절연 패턴들(GI)의 각각은 상기 제1 리세스 영역들(R1)의 각각의 일부를 채울 수 있다. 복수의 금속 패턴들(MP)이 상기 제1 리세스 영역들(R1) 내에 각각 형성될 수 있고, 상기 복수의 게이트 절연 패턴들(GI)의 측면들을 덮을 수 있다. 상기 복수의 금속 패턴들(MP)의 각각은 상기 제1 리세스 영역들(R1)의 각각의 잔부를 채울 수 있다. 상기 복수의 게이트 절연 패턴들(GI) 및 상기 복수의 금속 패턴들(MP)은 상기 복수의 채널 패턴들(CH)과 실질적으로 동일한 방법에 의해 형성될 수 있다.
도 10 및 도 11을 참조하면, 제2 희생 패턴들(120)이 상기 제1 홀들(H1) 내에 각각 형성될 수 있다. 상기 제2 희생 패턴들(120)은 상기 제1 홀들(H1)을 각각 채우도록 형성될 수 있다. 상기 제2 희생 패턴들(120)은 상기 몰드 구조체(MS) 내에서 상기 제3 방향(D3)으로 서로 이격될 수 있다. 상기 제2 희생 패턴들(120)은 상기 제2 절연 패턴들(108)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 상기 제2 희생 패턴들(120)의 각각은 상기 제1 홀들(H1)의 각각의 내면을 컨포멀하게 덮고 상기 제1 홀들(H1)의 각각의 상부 영역을 채우는 실리콘 산화물, 및 상기 제1 홀들(H1)의 각각의 잔부를 채우는 실리콘 질화물을 포함할 수 있다.
상기 제1 희생 패턴들(110)이 상기 제1 트렌치들(T1)로부터 제거될 수 있다. 상기 제1 트렌치들(T1)의 각각은 상기 몰드 구조체(MS)의 상기 제1 절연 패턴들(106) 및 상기 제2 절연 패턴들(108)의 측면들을 노출할 수 있다. 상기 제2 절연 패턴들(108)의 상기 노출된 측면들이 선택적으로 리세스될 수 있고, 이에 따라, 제2 리세스 영역들(R2)이 상기 몰드 구조체(MS) 내에 형성될 수 있다. 상기 제2 리세스 영역들(R2)을 형성하는 것은, 일 예로, 상기 제2 절연 패턴들(108)에 대해 식각 선택성을 갖는 식각 공정을 수행하여 상기 제2 절연 패턴들(108)의 상기 노출된 측면들을 옆으로 식각하는 것을 포함할 수 있다. 상기 제2 리세스 영역들(R2)은 상기 복수의 채널 패턴들(CH)의 측면들을 노출할 수 있다. 상기 제2 리세스 영역들(R2)은 상기 제1 방향(D1)을 따라 서로 이격될 수 있고, 상기 제1 절연 패턴들(106) 사이에 각각 개재할 수 있다. 상기 제2 리세스 영역들(R2)의 각각은 상기 제3 방향(D3)으로 연장되는 라인 형태를 가질 수 있다.
도 12 및 도 13을 참조하면, 제1 도전 라인들(CL1) 및 제1 불순물 패턴들(OP1)이 상기 제2 리세스 영역들(R2) 중 대응하는 제2 리세스 영역들(R2) 내에 형성될 수 있다. 상기 제1 불순물 패턴들(OP1)의 각각은 상기 대응하는 제2 리세스 영역들(R2)의 각각의 일부를 채울 수 있고, 상기 복수의 채널 패턴들(CH)의 각각의 일 측면에 접촉할 수 있다. 상기 제1 도전 라인들(CL1)의 각각은 상기 대응하는 제2 리세스 영역들(R2)의 각각의 잔부를 채울 수 있다.
제2 도전 라인들(CL2) 및 제2 불순물 패턴들(OP2)이 상기 제2 리세스 영역들(R2) 중 대응하는 제2 리세스 영역들(R2) 내에 형성될 수 있다. 상기 제2 불순물 패턴들(OP2)의 각각은 상기 대응하는 제2 리세스 영역들(R2)의 각각의 일부를 채울 수 있고, 상기 복수의 채널 패턴들(CH)의 각각의 타 측면에 접촉할 수 있다. 상기 제2 도전 라인들(CL2)의 각각은 상기 대응하는 제2 리세스 영역들(R2)의 각각의 잔부를 채울 수 있다.
상기 제1 불순물 패턴들(OP1) 및 상기 제2 불순물 패턴들(OP2)을 형성하는 것은, 일 예로, 상기 제2 리세스 영역들(R2)에 의해 노출된 상기 복수의 채널 패턴들(CH)의 측면들 상에 불순물을 도핑하는 것을 포함할 수 있다. 상기 제1 불순물 패턴들(OP1) 및 상기 제2 불순물 패턴들(OP2)은 서로 동일한 도전형을 가질 수 있고, 상기 불순물은 N형 불순물 또는 P형 불순물일 수 있다. 상기 제1 도전 라인들(CL1) 및 상기 제2 도전 라인들(CL2)을 형성하는 것은, 일 예로, 상기 제2 리세스 영역들(R2)의 잔부들을 채우고 상기 제1 트렌치들(T1)의 각각의 일부를 채우는 도전막을 형성하는 것, 및 상기 제1 트렌치들(T1)로부터 상기 도전막을 제거하는 것을 포함할 수 있다.
상기 제1 도전 라인들(CL1)은 상기 제1 방향(D1)으로 서로 이격될 수 있고, 상기 제1 불순물 패턴들(OP1)은 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제1 절연 패턴들(106)이 상기 제1 도전 라인들(CL1) 사이에 각각 개재할 수 있고, 상기 제1 불순물 패턴들(OP1) 사이로 연장될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제2 방향(D2)을 따라 상기 제1 도전 라인들(CL1)로부터 이격될 수 있고, 상기 제2 불순물 패턴들(OP2)은 상기 제2 방향(D2)을 따라 상기 제1 불순물 패턴들(OP1)로부터 이격될 수 있다. 상기 제1 불순물 패턴들(OP1) 및 상기 제2 불순물 패턴들(OP2)은 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2) 사이에 배치될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제1 방향(D1)으로 서로 이격될 수 있고, 상기 제2 불순물 패턴들(OP2)은 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제1 절연 패턴들(106)이 상기 제2 도전 라인들(CL2) 사이에 각각 개재할 수 있고, 상기 제2 불순물 패턴들(OP2) 사이로 연장될 수 있다.
상기 제2 희생 패턴들(120), 상기 복수의 채널 패턴들(CH), 상기 복수의 게이트 절연 패턴들(GI), 및 상기 복수의 금속 패턴들(MP)은 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2) 사이에 배치될 수 있다. 상기 제1 불순물 패턴들(OP1)은 상기 제1 도전 라인들(CL1)과 상기 복수의 채널 패턴들(CH) 사이에 각각 개재할 수 있고, 상기 제2 불순물 패턴들(OP2)은 상기 제2 도전 라인들(CL2)과 상기 복수의 채널 패턴들(CH) 사이에 각각 개재할 수 있다.
측벽 절연 패턴들(130)이 상기 제1 트렌치들(T1) 내에 각각 형성될 수 있다. 상기 측벽 절연 패턴들(130)은 상기 제1 트렌치들(T1)을 각각 채우도록 형성될 수 있다. 상기 측벽 절연 패턴들(130)은 상기 몰드 구조체(MS)를 사이에 두고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 측벽 절연 패턴들(130) 중 하나는 상기 제1 방향(D1)으로 연장되어 상기 제1 도전 라인들(CL1)의 측면들을 덮을 수 있고, 상기 측벽 절연 패턴들(130) 중 다른 하나는 상기 제1 방향(D1)으로 연장되어 상기 제2 도전 라인들(CL2)의 측면들을 덮을 수 있다. 상기 측벽 절연 패턴들(130)의 각각은 상기 제3 방향(D3)으로 연장되는 라인 형태를 가질 수 있다.
도 14 및 도 15를 참조하면, 상기 제2 희생 패턴들(120)이 상기 제1 홀들(H1)로부터 제거될 수 있다. 강유전체 패턴(FP)이 상기 제1 홀들(H1)의 각각 내에 형성될 수 있다. 상기 강유전체 패턴(FP)은 상기 제1 홀들(H1)의 각각의 일부를 채울 수 있고, 상기 제1 홀들(H1)의 각각의 내면을 컨포멀하게 덮을 수 있다. 상기 강유전체 패턴(FP)은 상기 복수의 금속 패턴들(MP)의 측면들 및 상기 제1 절연 패턴들(106)의 측면들을 덮을 수 있고, 상기 식각 정지막(104)의 상면을 덮을 수 있다.
도 2 및 도 3을 다시 참조하면, 게이트 전극(GE)이 상기 제1 홀들(H1)의 각각 내에 형성될 수 있다. 상기 게이트 전극(GE)은 상기 제1 홀들(H1)의 각각의 잔부를 채우도록 형성될 수 있다.
상기 게이트 전극(GE), 상기 강유전체 패턴(FP), 상기 복수의 채널 패턴들(CH), 상기 복수의 게이트 절연 패턴들(GI), 상기 복수의 금속 패턴들(MP), 상기 제1 및 제2 도전 라인들(CL1, CL2), 상기 제1 및 제2 불순물 패턴들(OP1, OP2) 및 상기 제1 절연 패턴들(106)은 적층 구조체(SS)를 구성할 수 있다.
도 16은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이고, 도 17은 도 16의 A-A'에 따른 단면도이다. 설명의 간소화를 위해, 도 1 내지 도 3을 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 16 및 도 17을 참조하면, 상기 적층 구조체(SS)는 상기 게이트 전극들(GE) 중 대응하는 게이트 전극(GE)의 측면(GE_S)을 둘러싸는 상기 복수의 채널 패턴들(CH), 상기 복수의 채널 패턴들(CH)의 각각과 상기 대응하는 게이트 전극(GE) 사이의 상기 강유전체 패턴(FP), 및 상기 복수의 채널 패턴들(CH)의 각각과 상기 강유전체 패턴(FP) 사이의 상기 게이트 절연 패턴(GI)을 포함할 수 있다. 본 실시예들에 따르면, 상기 적층 구조체(SS)는 도 1 내지 도 3을 참조하여 설명한, 상기 강유전체 패턴(FP)과 상기 게이트 절연 패턴(GI) 사이의 상기 금속 패턴(MP)을 포함하지 않을 수 있다. 상기 게이트 절연 패턴(GI)은 상기 대응하는 게이트 전극(GE)의 상기 측면(GE_S)을 둘러쌀 수 있고, 상기 강유전체 패턴(FP)을 사이에 두고 상기 대응하는 게이트 전극(GE)의 상기 측면(GE_S)으로부터 이격될 수 있다. 상기 게이트 절연 패턴(GI)은 상기 강유전체 패턴(FP)의 측면에 접촉할 수 있다.
상기 대응하는 게이트 전극(GE), 상기 대응하는 게이트 전극(GE)의 측면(GE_S)을 둘러싸는 상기 복수의 채널 패턴들(CH)의 각각, 상기 복수의 채널 패턴들(CH)의 각각과 상기 대응하는 게이트 전극(GE) 사이에 개재하는 상기 강유전체 패턴(FP) 및 상기 게이트 절연 패턴(GI), 상기 복수의 채널 패턴들(CH)의 각각의 양 측에 배치되는 대응하는 제1 불순물 패턴(OP1) 및 대응하는 제2 불순물 패턴(OP2)은 강유전체 전계 효과 트랜지스터를 구성할 수 있다. 상술한 차이점을 제외하고, 본 실시예들에 따른 반도체 소자는 도 1 내지 도 3을 참조하여 설명한 반도체 소자와 실질적으로 동일하다.
도 18은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이고, 도 19는 도 18의 A-A' 및 B-B'에 따른 단면도이다. 설명의 간소화를 위해, 도 1 내지 도 3을 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 18 및 도 19를 참조하면, 상기 적층 구조체(SS)는 상기 게이트 전극들(GE)의 각각을 관통하는 분리 절연 패턴(140)을 더 포함할 수 있다. 상기 분리 절연 패턴(140)은 상기 제2 방향(D2)으로 연장될 수 있고, 상기 게이트 전극들(GE) 중 대응하는 게이트 전극(GE), 상기 강유전체 패턴(FP), 상기 금속 패턴(MP), 상기 게이트 절연 패턴(GI), 및 상기 복수의 채널 패턴들(CH)의 각각을 관통할 수 있다. 상기 분리 절연 패턴(140)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 대응하는 게이트 전극(GE) 및 상기 강유전체 패턴(FP)의 바닥부를 관통할 수 있다. 상기 대응하는 게이트 전극(GE)은 상기 분리 절연 패턴(140)에 의해 상기 제3 방향(D3)으로 서로 이격된 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)으로 분리될 수 있고, 상기 강유전체 패턴(FP)은 상기 분리 절연 패턴(140)에 의해 상기 제3 방향(D3)으로 서로 이격된 제1 강유전체 패턴(FP1) 및 제2 강유전체 패턴(FP2)으로 분리될 수 있다. 상기 금속 패턴(MP)은 상기 분리 절연 패턴(140)에 의해 상기 제3 방향(D3)으로 서로 이격된 제1 금속 패턴(MP1) 및 제2 금속 패턴(MP2)으로 분리될 수 있고, 상기 게이트 절연 패턴(GI)은 상기 분리 절연 패턴(140)에 의해 상기 제3 방향(D3)으로 서로 이격된 제1 게이트 절연 패턴(GI1) 및 제2 게이트 절연 패턴(GI2)으로 분리될 수 있다. 상기 복수의 채널 패턴들(CH)의 각각은 상기 분리 절연 패턴(140)에 의해 상기 제3 방향(D3)으로 서로 이격된 제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2)으로 분리될 수 있다.
상기 제1 게이트 전극(GE1), 상기 제1 강유전체 패턴(FP1), 상기 제1 금속 패턴(MP1), 상기 제1 게이트 절연 패턴(GI1) 및 상기 제1 채널 패턴(CH1)은 제1 강유전체 전계 효과 트랜지스터를 구성할 수 있고, 상기 제2 게이트 전극(GE2), 상기 제2 강유전체 패턴(FP2), 상기 제2 금속 패턴(MP2), 상기 제2 게이트 절연 패턴(GI2) 및 상기 제2 채널 패턴(CH2)은 제2 강유전체 전계 효과 트랜지스터를 구성할 수 있다. 상기 제1 강유전체 전계 효과 트랜지스터 및 상기 제2 강유전체 전계 효과 트랜지스터는 상기 분리 절연 패턴(140)에 의해 전기적으로 서로 분리(또는 절연)될 수 있다. 상기 분리 절연 패턴(140)은 일 예로, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다.
상기 제1 채널 패턴(CH1) 및 상기 제2 채널 패턴(CH2)은 상기 제1 불순물 패턴들(OP1) 중 대응하는 제1 불순물 패턴(OP1)에 연결될 수 있고, 상기 대응하는 제1 불순물 패턴(OP1)을 통해 상기 제1 도전 라인들(CL1) 중 대응하는 제1 도전 라인(CL1)에 연결될 수 있다. 상기 제1 채널 패턴(CH1) 및 상기 제2 채널 패턴(CH2)은 상기 대응하는 제1 불순물 패턴(OP1) 및 상기 대응하는 제1 도전 라인(CL1)을 공유할 수 있다. 상기 제1 채널 패턴(CH1) 및 상기 제2 채널 패턴(CH2)은 상기 제2 불순물 패턴들(OP2) 중 대응하는 제2 불순물 패턴(OP2)에 연결될 수 있고, 상기 대응하는 제2 불순물 패턴(OP2)을 통해 상기 제2 도전 라인들(CL2) 중 대응하는 제2 도전 라인(CL2)에 연결될 수 있다. 상기 제1 채널 패턴(CH1) 및 상기 제2 채널 패턴(CH2)은 상기 대응하는 제2 불순물 패턴(OP2) 및 상기 대응하는 제2 도전 라인(CL2)을 공유할 수 있다.
도 20은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다. 도 21 내지 도 23은 도 20의 B-B'에 대응하는 단면도들이다. 도 20의 A-A'에 대응하는 단면도는 도 3과 실질적으로 동일하다. 설명의 간소화를 위해, 도 1 내지 도 3을 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 20 및 도 21을 참조하면, 일부 실시예들에 따르면, 상기 적층 구조체(SS)는 상기 제3 방향(D3)으로 서로 이격된 상기 이웃하는 채널 패턴들(CH) 사이에 개재되는 제2 절연 패턴들(108)을 더 포함할 수 있다. 상기 이웃하는 채널 패턴들(CH)은 상기 제2 절연 패턴들(108)에 의해 전기적으로 서로 분리(또는 절연)될 수 있다. 상기 제2 절연 패턴들(108)은 상기 제1 도전 라인들(CL1) 중 대응하는 제1 도전 라인(CL1)과 상기 제2 도전 라인들(CL2) 중 대응하는 제2 도전 라인(CL2) 사이에 개재할 수 있다. 상기 제2 절연 패턴들(108)은 상기 제1 절연 패턴들(106) 사이에 개재할 수 있다. 상기 제2 절연 패턴들(108)은 상기 제1 절연 패턴들(106)과 다른 물질을 포함할 수 있다. 일 예로, 상기 제1 절연 패턴들(106)은 실리콘 산화물을 포함할 수 있고, 상기 제2 절연 패턴들(108)은 실리콘 질화물을 포함할 수 있다.
도 20 및 도 22를 참조하면, 다른 실시예에 따르면, 상기 적층 구조체(SS)는 상기 제3 방향(D3)으로 서로 이격된 상기 이웃하는 채널 패턴들(CH) 사이에 개재되는 제3 절연 패턴들(150)을 더 포함할 수 있다. 상기 이웃하는 채널 패턴들(CH)은 상기 제3 절연 패턴들(150)에 의해 전기적으로 서로 분리(또는 절연)될 수 있다. 상기 제3 절연 패턴들(150)은 상기 제1 도전 라인들(CL1) 중 대응하는 제1 도전 라인(CL1)과 상기 제2 도전 라인들(CL2) 중 대응하는 제2 도전 라인(CL2) 사이에 개재할 수 있다. 상기 제3 절연 패턴들(150)은 상기 제1 절연 패턴들(106) 사이에 개재할 수 있다. 상기 제3 절연 패턴들(150)은 상기 제1 절연 패턴들(106)과 동일한 물질을 포함할 수 있다. 일 예로, 상기 제1 절연 패턴들(106) 및 상기 제3 절연 패턴들(150)은 실리콘 산화물을 포함할 수 있다.
도 20 및 도 23을 참조하면, 또 다른 실시예들에 따르면, 상기 적층 구조체(SS)는 상기 제3 방향(D3)으로 서로 이격된 상기 이웃하는 채널 패턴들(CH) 사이에 개재되는 에어 갭들(AG)을 더 포함할 수 있다. 상기 이웃하는 채널 패턴들(CH)은 상기 에어 갭들(AG)에 의해 전기적으로 서로 분리(또는 절연)될 수 있다. 상기 에어 갭들(AG)은 상기 제1 도전 라인들(CL1) 중 대응하는 제1 도전 라인(CL1)과 상기 제2 도전 라인들(CL2) 중 대응하는 제2 도전 라인(CL2) 사이에 개재할 수 있다. 상기 에어 갭들(AG)은 상기 제1 절연 패턴들(106) 사이에 개재할 수 있다.
도 24는 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다. 도 25는 도 24의 B-B'에 대응하는 단면도이다. 도 24의 A-A'에 대응하는 단면도는 도 3과 실질적으로 동일하다. 설명의 간소화를 위해, 도 1 내지 도 3을 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 24 및 도 25를 참조하면, 상기 적층 구조체(SS)는 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2) 사이에 배치되고, 상기 게이트 전극들(GE) 사이에 배치되는 차폐 라인들(165)을 더 포함할 수 있다. 상기 차폐 라인들(165) 및 상기 게이트 전극들(GE)은 상기 제3 방향(D3)을 따라 교대로 배치될 수 있다. 상기 차폐 라인들(165)은 상기 제1 방향(D1)을 따라 상기 게이트 전극들(GE)에 평행하게 연장될 수 있다. 상기 차폐 라인들(165)은 상기 게이트 전극들(GE)의 측면들(GE_S)을 각각 둘러싸는 이웃하는 채널 패턴들(CH) 사이에 배치될 수 있다. 상기 적층 구조체(SS)는 도 20 및 도 21을 참조하여 설명한, 상기 이웃하는 채널 패턴들(CH) 사이의 상기 제2 절연 패턴들(108)을 더 포함할 수 있고, 이 경우, 상기 차폐 라인들(165)의 각각은 상기 제1 방향(D1)으로 연장되어 상기 제1 절연 패턴들(106), 및 상기 제1 절연 패턴들(106) 사이에 개재된 상기 제2 절연 패턴들(108)을 관통할 수 있다. 상기 차폐 라인들(165)은 금속을 포함할 수 있고, 접지 전압이 상기 차폐 라인들(165)에 인가될 수 있다. 상기 차폐 라인들(165)은 상기 게이트 전극들(GE) 사이 및 상기 이웃하는 채널 패턴들(CH) 사이의 전기적 간섭을 차단하기 위해 이용될 수 있다.
도 26은 본 발명의 일부 실시예들에 따른 반도체 소자의 개략적인 사시도이다. 도 27은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이고, 도 28은 도 27의 A-A'에 따른 단면도이다. 설명의 간소화를 위해, 도 1 내지 도 3을 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 26 내지 도 28을 참조하면, 상기 적층 구조체(SS)는 상기 제1 방향(D1)으로 서로 이격되는 제1 열의 제1 도전 라인들(CL1a), 상기 제2 방향(D2)을 따라 상기 제1 열의 제1 도전 라인들(CL1a)로부터 이격되고 상기 제1 방향(D1)으로 서로 이격되는 제2 열의 제1 도전 라인들(CL1b), 상기 제1 열의 제1 도전 라인들(CL1a)과 상기 제2 열의 제1 도전 라인들(CL2b) 사이에 배치되고 상기 제3 방향(D3)으로 서로 이격되는 제2 도전 라인들(CL2), 및 상기 제1 열의 제1 도전 라인들(CL1a)과 상기 제2 도전 라인들(CL2) 사이 및 상기 제2 열의 제1 도전 라인들(CL1b)과 상기 제2 도전 라인들(CL2) 사이에 배치되는 게이트 전극들(GE)을 포함할 수 있다. 상기 제1 열의 제1 도전 라인들(CL1a) 및 상기 제2 열의 제1 도전 라인들(CL2b)은 상기 제3 방향(D3)을 따라 연장될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제3 방향(D3)으로 서로 이격될 수 있다. 상기 게이트 전극들(GE)은 상기 제1 방향(D1)으로 연장될 수 있다. 상기 게이트 전극들(GE)은 상기 제1 열의 제1 도전 라인들(CL1a)과 상기 제2 도전 라인들(CL2) 사이에서 상기 제3 방향(D3)으로 서로 이격되는 제1 열의 게이트 전극들(GEa), 및 상기 제2 열의 제1 도전 라인들(CL1b)과 상기 제2 도전 라인들(CL2) 사이에서 상기 제3 방향(D3)으로 서로 이격되는 제2 열의 게이트 전극들(GEb)을 포함할 수 있다.
상기 적층 구조체(SS)는 상기 게이트 전극들(GE)의 각각의 측면(GE_S)을 둘러싸는 복수의 채널 패턴들(CH)을 더 포함할 수 있다. 상기 복수의 채널 패턴들(CH)은 상기 제1 열의 게이트 전극들(GEa)의 각각의 측면(GE_S)을 둘러싸고 상기 제1 방향(D1)으로 서로 이격되는 제1 열의 채널 패턴들(CHa), 및 상기 제2 열의 게이트 전극들(GEb)의 각각의 측면(GE_S)을 둘러싸고 상기 제1 방향(D1)으로 서로 이격되는 제2 열의 채널 패턴들(CHb)을 포함할 수 있다. 상기 복수의 채널 패턴들(CH)은 상기 제2 도전 라인들(CL2)의 각각의 측면(CL2_S)을 둘러싸고 상기 제1 방향(D1)으로 서로 이격되는 채널 연장부들(CHE)을 더 포함할 수 있다. 상기 채널 연장부들(CHE)은 상기 제1 열의 채널 패턴들(CHa)과 상기 제2 열의 채널 패턴들(CHb) 사이에 배치될 수 있고, 상기 제1 열의 채널 패턴들(CHa)과 상기 제2 열의 채널 패턴들(CHb)을 서로 연결할 수 있다.
상기 적층 구조체(SS)는 상기 제1 열의 제1 도전 라인들(CL1a)과 상기 제1 열의 채널 패턴들(CHa) 사이, 및 상기 제2 열의 제1 도전 라인들(CL1b)과 상기 제2 열의 채널 패턴들(CHb) 사이에 개재하는 제1 불순물 패턴들(OP1)을 더 포함할 수 있다. 상기 제1 불순물 패턴들(OP1)은 상기 제1 열의 제1 도전 라인들(CL1a)과 상기 제1 열의 채널 패턴들(CHa) 사이에 각각 개재하고 상기 제1 방향(D1)으로 서로 이격되는 제1 열의 제1 불순물 패턴들(OP1a), 및 상기 제2 열의 제1 도전 라인들(CL1b)과 상기 제2 열의 채널 패턴들(CHb) 사이에 각각 개재하고 상기 제1 방향(D1)으로 서로 이격되는 제2 열의 제1 불순물 패턴들(OP1b)을 포함할 수 있다. 상기 제1 열의 채널 패턴들(CHa)은 상기 제1 열의 제1 불순물 패턴들(OP1a)을 통해 상기 제1 열의 제1 도전 라인들(CL1a)에 각각 전기적으로 연결될 수 있다. 상기 제2 열의 채널 패턴들(CHb)은 상기 제2 열의 제1 불순물 패턴들(OP1b)을 통해 상기 제2 열의 제1 도전 라인들(CL1b)에 각각 전기적으로 연결될 수 있다.
상기 적층 구조체(SS)는 상기 제2 도전 라인들(CL2)의 각각과 상기 채널 연장부들(CHE) 사이에 개재하는 제2 불순물 패턴들(OP2)을 더 포함할 수 있다. 상기 제2 불순물 패턴들(OP2)은 상기 제1 방향(D1)으로 서로 이격될 수 있고, 상기 채널 연장부들(CHE)과 상기 제2 도전 라인들(CL2) 중 대응하는 제2 도전 라인(CL2) 사이에 각각 개재할 수 있다. 상기 제2 불순물 패턴들(OP2)은 상기 대응하는 제2 도전 라인(CL2)의 상기 측면(CL2_S)을 둘러쌀 수 있다. 상기 채널 연장부들(CHE)은 상기 제2 불순물 패턴들(OP2)을 사이에 두고 상기 대응하는 제2 도전 라인(CL2)의 상기 측면(CL2_S)으로부터 이격될 수 있다. 상기 제1 열의 채널 패턴들(CHa) 및 상기 제2 열의 채널 패턴들(CHb)은 상기 채널 연장부들(CHE) 및 상기 제2 불순물 패턴들(OP2)을 통해 상기 대응하는 제2 도전 라인(CL2)에 전기적으로 연결될 수 있다.
상기 적층 구조체(SS)는 상기 제1 방향(D1)으로 서로 이격되는 제1 절연 패턴들(106)을 더 포함할 수 있다. 상기 제1 절연 패턴들(106)은 상기 제1 열의 채널 패턴들(CHa) 사이에 개재할 수 있고, 상기 제1 열의 채널 패턴들(CHa)은 상기 제1 절연 패턴들(106)에 의해 전기적으로 서로 분리(또는 절연)될 수 있다. 상기 제1 절연 패턴들(106)은 수평적으로(일 예로, 상기 제2 방향(D2)으로) 연장되어 상기 채널 연장부들(CHE) 사이에 개재될 수 있다. 상기 채널 연장부들(CHE)은 상기 제1 절연 패턴들(106)에 의해 전기적으로 서로 분리(또는 절연)될 수 있다. 상기 제1 절연 패턴들(106)은 수평적으로(일 예로, 상기 제2 방향(D2)으로) 연장되어 상기 제2 열의 채널 패턴들(CHb) 사이에 개재될 수 있다. 상기 제2 열의 채널 패턴들(CHb)은 상기 제1 절연 패턴들(106)에 의해 전기적으로 서로 분리(또는 절연)될 수 있다. 상기 제1 절연 패턴들(106)은 상기 제1 열의 제1 불순물 패턴들(OP1a) 사이 및 상기 제1 열의 제1 도전 라인들(CL1a) 사이로 연장될 수 있고, 상기 제1 열의 게이트 전극들(GEa)의 각각의 측면(GE_S)을 둘러쌀 수 있다. 상기 제1 절연 패턴들(106)은 상기 제2 열의 제1 불순물 패턴들(OP1b) 사이 및 상기 제2 열의 제1 도전 라인들(CL1b) 사이로 연장될 수 있고, 상기 제2 열의 게이트 전극들(GEb)의 각각의 측면(GE_S)을 둘러쌀 수 있다. 상기 제1 절연 패턴들(106)은 상기 제2 불순물 패턴들(OP2) 사이로 연장될 수 있다. 상기 제1 절연 패턴들(106)은 상기 대응하는 제2 도전 라인(CL2)의 상기 측면(CL2_S)을 둘러쌀 수 있고, 상기 대응하는 제2 도전 라인(CL2)의 상기 측면(CL2_S)에 접촉할 수 있다.
측벽 절연 패턴들(130)이 상기 식각 정지막(104) 상에 그리고 상기 적층 구조체(SS)의 양 측에 배치될 수 있다. 상기 측벽 절연 패턴들(130)은 상기 적층 구조체(SS)를 사이에 두고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 측벽 절연 패턴들(130)은 상기 제1 방향(D1) 및 상기 제3 방향(D3)으로 연장될 수 있다. 상기 측벽 절연 패턴들(130) 중 하나는 상기 제1 방향(D1)으로 연장되어 상기 제1 열의 제1 도전 라인들(CL1a) 및 상기 제1 절연 패턴들(106)의 측면들을 덮을 수 있고, 상기 제1 열의 제1 도전 라인들(CL1a)의 측면들을 따라 상기 제3 방향(D3)으로 연장될 수 있다. 상기 측벽 절연 패턴들(130) 중 다른 하나는 상기 제1 방향(D1)으로 연장되어 상기 제2 열의 제1 도전 라인들(CL1b) 및 상기 제1 절연 패턴들(106)의 측면들을 덮을 수 있고, 상기 제2 열의 제1 도전 라인들(CL1b)의 측면들을 따라 상기 제3 방향(D3)으로 연장될 수 있다.
도 29, 도 31, 도 33, 도 35, 도 37 및 도 39는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 평면도들이고, 도 30, 도 32, 도 34, 도 36, 도 38 및 도 40은 각각 도 29, 도 31, 도 33, 도 35, 도 37 및 도 39의 A-A'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 4 내지 도 15를 참조하여 설명한 반도체 소자의 제조방법과 차이점을 주로 설명한다.
도 29 및 도 30을 참조하면, 기판(100) 상에 층간 절연막(102) 및 식각 정지막(104)이 차례로 형성될 수 있다. 제1 절연막들(106) 및 제2 절연막들(108)이 상기 식각 정지막(104) 상에 교대로 적층될 수 있다. 제1 트렌치들(T1)이 상기 제1 절연막들(106) 및 상기 제2 절연막들(108) 내에 형성될 수 있다. 상기 제1 트렌치들(T1)의 각각은 상기 제1 방향(D1)을 따라 상기 제1 절연막들(106) 및 상기 제2 절연막들(108)을 관통할 수 있고, 상기 식각 정지막(104)의 상면을 노출할 수 있다. 상기 제1 트렌치들(T1)은 상기 제2 방향(D2)으로 서로 이격될 수 있고 상기 제3 방향(D3)으로 연장될 수 있다.
몰드 구조체(MS)가 상기 제1 트렌치들(T1)에 의해 정의될 수 있다. 상기 몰드 구조체(MS)는 상기 제1 트렌치들(T1) 사이에 개재된, 상기 제1 절연막들(106)의 잔부들 및 상기 제2 절연막들(108)의 잔부들을 포함할 수 있다. 상기 제1 절연막들(106)의 상기 잔부들은 제1 절연 패턴들(106)로 지칭될 수 있고, 상기 제2 절연막들(108)의 상기 잔부들은 제2 절연 패턴들(108)로 지칭될 수 있다. 상기 제1 트렌치들(T1)은 상기 몰드 구조체(MS)를 사이에 두고 상기 제2 방향(D2)으로 서로 이격될 수 있고, 상기 제3 방향(D3)으로 연장될 수 있다.
제1 홀들(H1)이 상기 몰드 구조체(MS) 내에 형성될 수 있다. 상기 제1 홀들(H1)의 각각은 상기 제1 방향(D1)으로 연장되어 상기 몰드 구조체(MS)를 관통할 수 있고, 상기 식각 정지막(104)의 상면을 노출할 수 있다. 상기 제1 홀들(H1)은 상기 제3 방향(D3)으로 서로 이격되는 제1 열의 제1 홀들(H1a), 및 상기 제1 열의 제1 홀들(H1a)로부터 상기 제2 방향(D2)으로 이격되고 상기 제3 방향(D3)으로 서로 이격되는 제2 열의 제1 홀들(H1b)을 포함할 수 있다.
제2 홀들(H2)이 상기 몰드 구조체(MS) 내에 형성될 수 있다. 상기 제2 홀들(H2)의 각각은 상기 제1 방향(D1)으로 연장되어 상기 몰드 구조체(MS)를 관통할 수 있고, 상기 식각 정지막(104)의 상면을 노출할 수 있다. 상기 제2 홀들(H2)은 상기 제1 열의 제1 홀들(H1a) 및 상기 제2 열의 제1 홀들(H1b) 사이에 배치될 수 있고, 상기 제3 방향(D3)으로 서로 이격될 수 있다.
도 31 및 도 32를 참조하면, 제1 희생 패턴들(110)이 상기 제1 트렌치들(T1) 내에 각각 형성될 수 있다. 상기 제1 홀들(H1) 및 상기 제2 홀들(H2)의 각각은 상기 몰드 구조체(MS)의 상기 제1 절연 패턴들(106) 및 상기 제2 절연 패턴들(108)의 측면들을 노출할 수 있다. 상기 제2 절연 패턴들(108)의 상기 노출된 측면들이 선택적으로 리세스될 수 있고, 이에 따라, 제1 리세스 영역들(R1)이 상기 몰드 구조체(MS) 내에 형성될 수 있다. 상기 제1 리세스 영역들(R1)은 상기 제1 방향(D1)으로 서로 이격될 수 있고, 상기 제1 절연 패턴들(106) 사이에 개재할 수 있다. 상기 제1 리세스 영역들(R1)의 각각은 평면적 관점에서 상기 제1 홀들(H1) 및 상기 제2 홀들(H2)의 각각을 둘러싸도록 형성될 수 있다. 상기 제1 리세스 영역들(R1)의 각각은 상기 제1 열의 제1 홀들(H1a) 중 하나, 상기 제2 홀들(H2) 중 하나, 및 상기 제2 열의 제1 홀들(H1b) 중 하나로부터 수평적으로(일 예로, 상기 제2 방향(D2)으로) 연장된 하나의 빈 영역일 수 있다.
도 33 및 도 34를 참조하면, 복수의 채널 패턴들(CH)이 상기 제1 리세스 영역들(R1) 내에 각각 형성될 수 있다. 상기 복수의 채널 패턴들(CH)의 각각은 상기 제1 리세스 영역들(R1)의 각각의 일부를 채울 수 있다. 상기 복수의 채널 패턴들(CH)은 상기 제1 열의 제1 홀들(H1a) 중 대응하는 제1 홀(H1a)을 둘러싸고 상기 제1 방향(D1)으로 서로 이격되는 제1 열의 채널 패턴들(CHa), 상기 제2 열의 제1 홀들(H1b) 중 대응하는 제1 홀(H1b)를 둘러싸고 상기 제1 방향(D1)으로 서로 이격되는 제2 열의 채널 패턴들(CHb), 및 상기 제2 홀들(H2) 중 대응하는 제2 홀(H2)을 둘러싸고 상기 제1 방향(D1)으로 서로 이격되는 채널 연장부들(CHE)을 포함할 수 있다. 상기 채널 연장부들(CHE)은 상기 제1 열의 채널 패턴들(CHa)과 상기 제2 열의 채널 패턴들(CHb) 사이에 개재할 수 있고, 상기 제1 열의 채널 패턴들(CHa)과 상기 제2 열의 채널 패턴들(CHb)을 서로 연결할 수 있다.
제2 희생 패턴들(미도시)이 상기 제1 홀들(H1)을 각각 채울 수 있다. 상기 제2 홀들(H2)의 각각은 상기 채널 연장부들(CHE)의 측면들을 노출할 수 있다. 상기 채널 연장부들(CHE)의 상기 노출된 측면들 상에 제2 불순물 패턴들(OP2)이 각각 형성될 수 있다. 상기 제2 불순물 패턴들(OP2)을 형성하는 것은, 일 예로, 상기 채널 연장부들(CHE)의 상기 노출된 측면들 상에 불순물을 도핑하는 것을 포함할 수 있다.
상기 제2 불순물 패턴들(OP2)이 형성된 후, 제3 희생 패턴들(160)이 상기 제2 홀들(H2) 내에 각각 형성될 수 있다. 상기 제3 희생 패턴들(160)은 상기 제2 홀들(H2)을 각각 채우도록 형성될 수 있다. 상기 제3 희생 패턴들(160)은 상기 몰드 구조체(MS) 내에서 상기 제3 방향(D3)으로 서로 이격될 수 있다. 상기 제3 희생 패턴들(160)은 상기 제2 절연 패턴들(108)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 상기 제3 희생 패턴들(160)의 각각은 상기 제2 홀들(H2)의 각각의 내면을 컨포멀하게 덮고 상기 제2 홀들(H2)의 각각의 상부 영역을 채우는 실리콘 산화물, 및 상기 제2 홀들(H2)의 각각의 잔부를 채우는 실리콘 질화물을 포함할 수 있다.
상기 제2 희생 패턴들이 상기 제1 홀들(H1)로부터 제거될 수 있다. 상기 제1 홀들(H1)의 각각은 상기 리세스 영역들(R1)을 노출할 수 있다. 복수의 게이트 절연 패턴들(GI)이 상기 제1 리세스 영역들(R1) 내에 각각 형성될 수 있고, 상기 복수의 채널 패턴들(CH)의 측면들을 각각 덮을 수 있다. 상기 복수의 게이트 절연 패턴들(GI)의 각각은 상기 제1 리세스 영역들(R1)의 각각의 일부를 채울 수 있다. 복수의 금속 패턴들(MP)이 상기 제1 리세스 영역들(R1) 내에 각각 형성될 수 있고, 상기 복수의 게이트 절연 패턴들(GI)의 측면들을 덮을 수 있다. 상기 복수의 금속 패턴들(MP)의 각각은 상기 제1 리세스 영역들(R1)의 각각의 잔부를 채울 수 있다.
도 35 및 도 36을 참조하면, 제4 희생 패턴들(170)이 상기 제1 홀들(H1) 내에 각각 형성될 수 있다. 상기 제4 희생 패턴들(170)은 상기 제1 홀들(H1)을 각각 채우도록 형성될 수 있다. 상기 제4 희생 패턴들(170)은 상기 제2 절연 패턴들(108)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 상기 제4 희생 패턴들(170)의 각각은 상기 제1 홀들(H1)의 각각의 내면을 컨포멀하게 덮고 상기 제1 홀들(H1)의 각각의 상부 영역을 채우는 실리콘 산화물, 및 상기 제1 홀들(H1)의 각각의 잔부를 채우는 실리콘 질화물을 포함할 수 있다.
상기 제1 희생 패턴들(110)이 상기 제1 트렌치들(T1)로부터 제거될 수 있고, 상기 제3 희생 패턴들(160)이 상기 제2 홀들(H2)로부터 제거될 수 있다. 상기 제2 홀들(H2)의 각각은 상기 제2 불순물 패턴들(OP2)의 측면들을 노출할 수 있다. 상기 제1 트렌치들(T1)의 각각은 상기 몰드 구조체(MS)의 상기 제1 절연 패턴들(106) 및 상기 제2 절연 패턴들(108)의 측면들을 노출할 수 있다. 상기 제2 절연 패턴들(108)의 상기 노출된 측면들이 선택적으로 리세스될 수 있고, 이에 따라, 제2 리세스 영역들(R2)이 상기 몰드 구조체(MS) 내에 형성될 수 있다. 상기 제2 리세스 영역들(R2)은 상기 복수의 채널 패턴들(CH)의 측면들을 노출할 수 있다. 상기 제2 리세스 영역들(R2)은 상기 제1 방향(D1)을 따라 서로 이격될 수 있고, 상기 제1 절연 패턴들(106) 사이에 개재할 수 있다. 상기 제2 리세스 영역들(R2)의 각각은 상기 제3 방향(D3)으로 연장되는 라인 형태를 가질 수 있다.
도 37 및 도 38을 참조하면, 제1 불순물 패턴들(OP1)이 상기 제2 리세스 영역들(R2) 내에 형성될 수 있다. 상기 제1 불순물 패턴들(OP1)을 형성하는 것은, 일 예로, 상기 제2 리세스 영역들(R2)에 의해 노출된 상기 복수의 채널 패턴들(CH)의 측면들 상에 불순물을 도핑하는 것을 포함할 수 있다.
제1 도전 라인들(CL1)이 상기 제2 리세스 영역들(R2)의 잔부들을 채우도록 형성될 수 있고, 제2 도전 라인들(CL2)이 상기 제2 홀들(H2) 내에 각각 형성될 수 있다. 상기 제1 도전 라인들(CL1) 및 상기 제2 도전 라인들(CL2)을 형성하는 것은, 상기 제2 리세스 영역들(R2) 및 상기 제2 홀들(H2)을 채우고 상기 제1 트렌치들(T1)의 각각의 일부를 채우는 도전막을 형성하는 것, 및 상기 제1 트렌치들(T1)로부터 상기 도전막을 제거하는 것을 포함할 수 있다.
측벽 절연 패턴들(130)이 상기 제1 트렌치들(T1) 내에 각각 형성될 수 있다. 상기 측벽 절연 패턴들(130)은 상기 제1 트렌치들(T1)을 각각 채우도록 형성될 수 있다. 상기 측벽 절연 패턴들(130)은 상기 몰드 구조체(MS)를 사이에 두고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 측벽 절연 패턴들(130) 중 하나는 상기 제1 방향(D1)으로 연장되어 상기 제1 도전 라인들(CL1) 중 제1 열의 도전 라인들(CL1a)의 측면들을 덮을 수 있고, 상기 측벽 절연 패턴들(130) 중 다른 하나는 상기 제1 방향(D1)으로 연장되어 상기 제1 도전 라인들(CL1) 중 제2 열의 도전 라인들(CL1b)의 측면들을 덮을 수 있다. 상기 측벽 절연 패턴들(130)의 각각은 상기 제3 방향(D3)으로 연장되는 라인 형태를 가질 수 있다.
도 39 및 도 40을 참조하면, 상기 제4 희생 패턴들(170)이 상기 제1 홀들(H1)로부터 제거될 수 있다. 상기 상기 제1 홀들(H1)의 각각은 상기 복수의 금속 패턴들(MP)의 측면들 및 상기 제1 절연 패턴들(106)의 측면들을 노출할 수 있다.
도 27 및 도 28을 다시 참조하면, 강유전체 패턴(FP)이 상기 제1 홀들(H1)의 각각 내에 형성될 수 있다. 상기 강유전체 패턴(FP)은 상기 제1 홀들(H1)의 각각의 일부를 채울 수 있고, 상기 제1 홀들(H1)의 각각의 내면을 컨포멀하게 덮을 수 있다. 상기 강유전체 패턴(FP)은 상기 복수의 금속 패턴들(MP)의 상기 측면들 및 상기 제1 절연 패턴들(106)의 상기 측면들을 덮을 수 있고, 상기 식각 정지막(104)의 상면을 덮을 수 있다. 게이트 전극(GE)이 상기 제1 홀들(H1)의 각각 내에 형성될 수 있다. 상기 게이트 전극(GE)은 상기 제1 홀들(H1)의 각각의 잔부를 채우도록 형성될 수 있다.
도 41은 본 발명의 일부 실시예들에 따른 반도체 소자의 개략적인 사시도이다. 도 42는 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이고, 도 43은 도 42의 A-A'에 따른 단면도이다. 설명의 간소화를 위해, 도 1 내지 도 3을 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 41 내지 도 43을 참조하면, 상기 적층 구조체(SS)는 상기 제1 방향(D1)으로 서로 이격되는 제1 도전 라인들(CL1), 상기 제2 방향(D2)을 따라 상기 제1 도전 라인들(CL1)로부터 이격되는 제2 도전 라인들(CL2), 및 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2) 사이에 배치되는 게이트 전극들(GE)을 포함할 수 있다. 상기 제1 도전 라인들(CL1)은 상기 제3 방향(D3)을 따라 연장될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제3 방향(D3)으로 서로 이격될 수 있다. 상기 게이트 전극들(GE)은 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2) 사이에서 상기 제3 방향(D3)으로 서로 이격될 수 있고, 상기 제1 방향(D1)으로 연장될 수 있다.
상기 적층 구조체(SS)는 상기 게이트 전극들(GE)의 각각의 측면(GE_S)을 둘러싸는 복수의 채널 패턴들(CH)을 더 포함할 수 있다. 상기 복수의 채널 패턴들(CH)은 상기 게이트 전극들(GE) 중 대응하는 게이트 전극(GE)의 측면(GE_S)을 둘러쌀 수 있고, 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 복수의 채널 패턴들(CH)은 수평적으로(일 예로, 상기 제2 방향(D2)으로) 연장될 수 있고, 상기 제2 도전 라인들(CL2) 중 대응하는 제2 도전 라인(CL2)의 측면(CL2_S)을 둘러쌀 수 있다. 상기 복수의 채널 패턴들(CH)은 상기 대응하는 제2 도전 라인(CL2)의 상기 측면(CL2_S)을 둘러싸고 상기 제1 방향(D1)으로 서로 이격되는 채널 연장부들(CHE)을 포함할 수 있다.
상기 적층 구조체(SS)는 상기 제1 도전 라인들(CL1)과 상기 복수의 채널 패턴들(CH) 사이의 제1 불순물 패턴들(OP1), 및 상기 제2 도전 라인(CL2)과 상기 복수의 채널 패턴들(CH, 즉, 상기 채널 연장부들(CHE)) 사이의 제2 불순물 패턴들(OP2)을 더 포함할 수 있다. 상기 제1 불순물 패턴들(OP1)은 상기 제1 방향(D1)으로 서로 이격될 수 있고, 상기 복수의 채널 패턴들(CH)과 상기 제1 도전 라인들(CL1) 사이에 각각 개재할 수 있다. 상기 제2 불순물 패턴들(OP2)은 상기 제1 방향(D1)으로 서로 이격될 수 있고, 상기 복수의 채널 패턴들(CH, 즉, 상기 채널 연장부들(CHE))과 상기 제2 도전 라인들(CL2) 중 대응하는 제2 도전 라인(CL2) 사이에 개재할 수 있다. 상기 제2 불순물 패턴들(OP2)은 상기 대응하는 제2 도전 라인(CL2)의 상기 측면(CL2_S)을 둘러쌀 수 있다. 상기 복수의 채널 패턴들(CH, 즉, 상기 채널 연장부들(CHE))은 상기 제2 불순물 패턴들(OP2)을 사이에 두고 상기 대응하는 제2 도전 라인(CL2)의 상기 측면(CL2_S)으로부터 이격될 수 있다. 상기 복수의 채널 패턴들(CH)은 상기 제1 불순물 패턴들(OP1)을 통해 상기 제1 도전 라인들(CL1)에 각각 전기적으로 연결될 수 있고, 상기 채널 연장부들(CHE) 및 상기 제2 불순물 패턴들(OP2)을 통해 상기 대응하는 제2 도전 라인(CL2)에 전기적으로 연결될 수 있다.
상기 제1 도전 라인들(CL1)의 각각은 상기 제3 방향(D3)으로 연장될 수 있고, 상기 제3 방향(D3)으로 서로 이격된 이웃하는 채널 패턴들(CH)에 연결될 수 있다. 상기 제3 방향(D3)으로 서로 이격된 이웃하는 제1 불순물 패턴들(OP1)이 상기 제1 도전 라인들(CL1)의 각각과 상기 이웃하는 채널 패턴들(CH) 사이에 배치될 수 있다. 상기 제1 도전 라인들(CL1)의 각각은 상기 이웃하는 제1 불순물 패턴들(OP1)을 통해 상기 이웃하는 채널 패턴들(CH)에 전기적으로 연결될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제3 방향(D3)으로 서로 이격될 수 있고, 상기 제3 방향(D3)으로 서로 이격된 상기 이웃하는 채널 패턴들(CH)에 각각 연결될 수 있다. 상기 이웃하는 채널 패턴들(CH)은 상기 제2 방향(D2)을 연장될 수 있고, 상기 제2 도전 라인들(CL2)의 측면들(CL2_S)을 각각 둘러쌀 수 있다. 상기 이웃하는 채널 패턴들(CH)은 상기 제2 도전 라인들(CL2)의 상기 측면들(CL2_S)을 각각 둘러싸는 이웃하는 채널 연장부들(CHE)을 포함할 수 있다. 상기 제3 방향(D3)으로 서로 이격된 이웃하는 제2 불순물 패턴들(OP2)이 상기 제2 도전 라인들(CL2)과 상기 이웃하는 채널 연장부들(CHE) 사이에 각각 개재할 수 있다. 상기 이웃하는 제2 불순물 패턴들(OP2)은 상기 제2 도전 라인들(CL2)의 상기 측면들(CL2_S)을 각각 둘러쌀 수 있고, 상기 이웃하는 채널 연장부들(CHE)은 상기 이웃하는 제2 불순물 패턴들(OP2)을 사이에 두고 상기 제2 도전 라인들(CL2)의 상기 측면들(CL2_S)로부터 이격될 수 있다. 상기 이웃하는 채널 패턴들(CH)은 상기 이웃하는 채널 연장부들(CHE) 및 상기 이웃하는 제2 불순물 패턴들(OP2)을 통해 상기 제2 도전 라인들(CL2)에 각각 전기적으로 연결될 수 있다.
상기 적층 구조체(SS)는 상기 제1 방향(D1)으로 서로 이격되고 상기 복수의 채널 패턴들(CH) 사이에 개재하는 제1 절연 패턴들(106)을 더 포함할 수 있다. 상기 제1 절연 패턴들(106) 및 상기 복수의 채널 패턴들(CH)은 상기 제1 방향(D1)을 따라 교대로 적층될 수 있다. 상기 복수의 채널 패턴들(CH)은 상기 제1 절연 패턴들(106)에 의해 전기적으로 서로 분리(또는 절연)될 수 있다. 상기 제1 절연 패턴들(106)의 각각은 상기 대응하는 게이트 전극(GE)의 상기 측면(GE_S)을 둘러쌀 수 있다. 상기 제1 절연 패턴들(106)은 상기 제1 불순물 패턴들(OP1) 사이 및 상기 제1 도전 라인들(CL1) 사이로 연장될 수 있고, 상기 제2 불순물 패턴들(OP2) 사이로 연장될 수 있다. 상기 제1 절연 패턴들(106)은 상기 대응하는 제2 도전 라인(CL2)의 상기 측면(CL2_S)을 둘러쌀 수 있고, 상기 대응하는 제2 도전 라인(CL2)의 상기 측면(CL2_S)에 접촉할 수 있다.
한 쌍의 적층 구조체들(SS)이 상기 제2 방향(D2)으로 인접하게 배치될 수 있다. 상기 한 쌍의 적층 구조체들(SS) 중 하나의 상기 제2 도전 라인들(CL2)은 상기 한 쌍의 적층 구조체들(SS) 중 다른 하나의 상기 제2 도전 라인들(CL2)과 마주할 수 있다. 상기 한 쌍의 적층 구조체들(SS)은 서로 대칭되도록 배치될 수 있다. 상기 한 쌍의 적층 구조체들(SS) 중 하나의 상기 제1 절연 패턴들(106)은 수평적으로(일 예로, 상기 제2 방향(D2)으로) 연장될 수 있고, 상기 한 쌍의 적층 구조체들(SS) 중 다른 하나의 상기 제1 절연 패턴들(106)에 연결될 수 있다. 제2 절연 패턴들(108)이 상기 한 쌍의 적층 구조체들(SS) 중 하나의 상기 채널 연장부들(CHE)과 상기 한 쌍의 적층 구조체들(SS) 중 다른 하나의 상기 채널 연장부들(CHE) 사이에 개재할 수 있다.
측벽 절연 패턴들(130)은 상기 한 쌍의 적층 구조체들(SS)을 사이에 두고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 측벽 절연 패턴들(130) 중 하나는 상기 제1 방향(D1)으로 연장되어 상기 한 쌍의 적층 구조체들(SS) 중 하나의 상기 제1 도전 라인들(CL1) 및 상기 제1 절연 패턴들(106)의 측면들을 덮을 수 있다. 상기 측벽 절연 패턴들(130) 중 다른 하나는 상기 제1 방향(D1)으로 연장되어 상기 한 쌍의 적층 구조체들(SS) 중 다른 하나의 상기 제1 도전 라인들(CL1) 및 상기 제1 절연 패턴들(106)의 측면들을 덮을 수 있다.
도 44는 본 발명의 일부 실시예들에 따른 반도체 소자의 단면도이다. 설명의 간소화를 위해, 도 1 내지 도 3을 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 44를 참조하면, 기판(100) 상에 주변회로 구조체(PS) 및 셀 구조체(CS)가 제공될 수 있다. 상기 셀 구조체(CS)는 도 1 내지 도 3을 참조하여 설명한 상기 적층 구조체(SS) 및 상기 측벽 절연 패턴들(130)을 포함할 수 있다.
상기 주변회로 구조체(PS)는 상기 기판(100) 상의 주변 트랜지스터들(PTR), 상기 주변 트랜지스터들(PTR)을 덮는 층간 절연막(102), 및 상기 층간 절연막(102) 상의 식각 정지막(104)을 포함할 수 있다. 상기 주변 트랜지스터들(PTR)의 각각은 상기 기판(100) 상의 주변 게이트 전극(PGE), 상기 기판(100)과 상기 주변 게이트 전극(PGE) 사이의 주변 게이트 절연 패턴(PGI), 상기 주변 게이트 전극(PGE)의 양 측면들 상의 게이트 스페이서들(GSP) 및 상기 주변 게이트 전극(PGE)의 양 측에 배치되는 주변 소스/드레인 영역들(PSD)을 포함할 수 있다. 상기 주변회로 구조체(PS)는 상기 층간 절연막(102) 내에 배치되고, 상기 주변 소스/드레인 영역들(PSD) 및 상기 주변 게이트 전극(PGE)에 연결되는 주변 콘택들(10) 및 주변 배선들(12)을 더 포함할 수 있다.
일부 실시예들에 따르면, 상기 주변회로 구조체(PS)는 상기 기판(100)과 상기 셀 구조체(CS) 사이에 배치될 수 있다. 이 경우, 상기 주변 트랜지스터들(PTR)은 상기 셀 구조체(CS)의 상기 적층 구조체(SS) 아래에 배치될 수 있고, 상기 적층 구조체(SS)와 수직적으로(일 예로, 상기 제1 방향(D1)으로) 중첩할 수 있다. 상기 주변회로 구조체(PS)는 상기 적층 구조체(SS)의 상기 게이트 전극들(GE)에 각각 연결되는 주변 패드들(14)을 더 포함할 수 있다. 상기 주변 패드들(14)의 각각은 상기 식각 정지막(104)을 관통하여 상기 게이트 전극들(GE) 중 대응하는 게이트 전극(GE)에 연결될 수 있다. 상기 주변 패드들(14)은 상기 주변 콘택들(10) 및 상기 주변 배선들(12)을 통해 상기 주변 트랜지스터들(PTR)에 전기적으로 연결될 수 있다. 상기 주변 패드들(14)은 도전 물질을 포함할 수 있다.
도 45는 본 발명의 일부 실시예들에 따른 반도체 소자의 단면도이다. 설명의 간소화를 위해, 도 1 내지 도 3을 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 45를 참조하면, 기판(100) 상에 주변회로 구조체(PS) 및 셀 구조체(CS)가 제공될 수 있다. 상기 셀 구조체(CS)는 도 1 내지 도 3을 참조하여 설명한 상기 층간 절연막(102), 상기 식각 정지막(104), 상기 적층 구조체(SS) 및 상기 측벽 절연 패턴들(130)을 포함할 수 있다. 상기 주변회로 구조체(PS)는 상기 기판(100) 상의 주변 트랜지스터들(PTR), 및 상기 주변 트랜지스터들(PTR)에 연결되는 주변 콘택들(10) 및 주변 배선들(12)을 포함할 수 있다. 상기 주변 트랜지스터들(PTR), 상기 주변 콘택들(10) 및 상기 주변 배선들(12)은 도 44를 참조하여 설명한 상기 주변 트랜지스터들(PTR), 상기 주변 콘택들(10) 및 상기 주변 배선들(12)과 실질적으로 동일하다.
상기 주변회로 구조체(PS)는 상기 셀 구조체(CS)의 일 측에 배치될 수 있다. 상기 층간 절연막(102)은 수평적으로(일 예로, 상기 제2 방향(D2)으로) 연장되어 상기 주변 트랜지스터들(PTR), 상기 주변 콘택들(10) 및 상기 주변 배선들(12)을 덮을 수 있고, 상기 식각 정지막(104)은 상기 층간 절연막(102)의 상면을 따라 연장될 수 있다. 상기 주변 트랜지스터들(PTR)은 상기 셀 구조체(CS)의 상기 적층 구조체(SS)로부터 수평적으로(일 예로, 상기 제2 방향(D2)으로) 오프셋될 수 있고, 상기 적층 구조체(SS)와 수직적으로(일 예로, 상기 제1 방향(D1)으로) 중첩하지 않을 수 있다.
상기 셀 구조체(CS)는 상기 적층 구조체(SS) 상의 상부 절연막(200), 및 상기 상부 절연막(200) 내에 배치되는 셀 콘택 플러그들(220), 상부 콘택들(250), 및 상부 배선들(240)을 더 포함할 수 있다. 상기 셀 콘택 플러그들(220)은 상기 상부 절연막(200)의 하부를 관통하여 상기 적층 구조체(SS)의 상기 게이트 전극들(GE)에 각각 연결될 수 있다. 상기 셀 콘택 플러그들(220)은 상기 상부 콘택들(250) 및 상기 상부 배선들(240)에 연결될 수 있다.
상기 주변회로 구조체(PS)는 주변 콘택 플러그들(230), 및 상기 주변 콘택 플러그들(230)에 연결된 주변 패드들(14)을 더 포함할 수 있다. 상기 주변 패드들(14)의 각각은 상기 식각 정지막(104)을 관통하여 상기 주변 콘택 플러그들(230) 중 대응하는 주변 콘택 플러그(230)에 연결될 수 있다. 상기 주변 패드들(14)은 상기 주변 콘택들(10) 및 상기 주변 배선들(12)을 통해 상기 주변 트랜지스터들(PTR)에 전기적으로 연결될 수 있다. 상기 상부 절연막(200)은 상기 주변회로 구조체(PS) 상으로 연장될 수 있고, 상기 주변 콘택 플러그들(230) 및 상기 주변 패드들(14)을 덮을 수 있다. 상기 상부 콘택들(250) 및 상기 상부 배선들(240)은 상기 주변회로 구조체(PS) 상의 상기 상부 절연막(200) 내에 배치될 수 있다. 상기 주변 콘택 플러그들(230)은 상기 상부 절연막(200)의 적어도 일부를 관통하여 상기 상부 콘택들(250) 및 상기 상부 배선들(240)에 연결될 수 있다. 상기 적층 구조체(SS)의 상기 게이트 전극들(GE)은 상기 셀 콘택 플러그들(220), 상기 상부 콘택들(250), 상기 상부 배선들(240), 상기 주변 콘택 플러그들(230), 상기 주변 패드들(14), 상기 주변 콘택들(10) 및 상기 주변 배선들(12)을 통해 상기 주변 트랜지스터들(PTR)에 전기적으로 연결될 수 있다.
도 46은 본 발명의 일부 실시예들에 따른 반도체 소자의 단면도이다. 설명의 간소화를 위해, 도 1 내지 도 3을 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 46을 참조하면, 셀 구조체(CS) 상에 주변회로 구조체(PS)가 배치될 수 있다. 상기 셀 구조체(CS)는 도 1 내지 도 3을 참조하여 설명한 상기 기판(100), 상기 층간 절연막(102), 상기 식각 정지막(104), 상기 적층 구조체(SS) 및 상기 측벽 절연 패턴들(130)을 포함할 수 있다. 상기 셀 구조체(CS)의 상기 기판(100)은 제1 기판으로 지칭될 수 있다. 상기 셀 구조체(CS)는 상기 적층 구조체(SS) 상에 차례로 적층된 상부 절연막(200) 및 셀 접합막(310), 상기 상부 절연막(200) 내에 배치되는 셀 콘택 플러그들(220), 및 상기 셀 접합막(310)을 관통하는 셀 패드들(300)을 더 포함할 수 있다. 상기 상부 절연막(200) 및 상기 셀 접합막(310)은 절연 물질을 포함할 수 있고, 상기 셀 콘택 플러그들(220) 및 상기 셀 패드들(300)은 도전 물질을 포함할 수 있다. 상기 셀 콘택 플러그들(220)은 상기 상부 절연막(200)을 관통하여 상기 적층 구조체(SS)의 상기 게이트 전극들(GE)에 각각 연결될 수 있다. 상기 셀 패드들(300)은 상기 셀 접합막(310)을 관통하여 상기 셀 콘택 플러그들(220)에 각각 연결될 수 있다.
상기 주변회로 구조체(PS)는 제2 기판(500), 상기 제2 기판(500) 상의 주변 트랜지스터들(PTR), 상기 주변 트랜지스터들(PTR)을 덮는 주변 절연막(520), 및 상기 주변 절연막(520) 상의 주변 접합막(510)을 포함할 수 있다. 상기 제2 기판(500)은 반도체 기판(일 예로, 실리콘(Si) 기판, 저머늄(Ge) 기판 또는 실리콘-저머늄(Si-Ge) 기판 등)을 포함할 수 있다. 상기 주변 트랜지스터들(PTR)의 각각은 상기 제2 기판(500) 상의 주변 게이트 전극(PGE), 상기 제2 기판(500)과 상기 주변 게이트 전극(PGE) 사이의 주변 게이트 절연 패턴(PGI), 상기 주변 게이트 전극(PGE)의 양 측면들 상의 게이트 스페이서들(GSP) 및 상기 주변 게이트 전극(PGE)의 양 측에 배치되는 주변 소스/드레인 영역들(PSD)을 포함할 수 있다. 상기 주변회로 구조체(PS)는 상기 주변 절연막(520) 내에 배치되는 주변 콘택들(10) 및 주변 배선들(12)을 더 포함할 수 있다. 상기 주변 콘택들(10) 및 상기 주변 배선들(12)은 상기 주변 소스/드레인 영역들(PSD) 및 상기 주변 게이트 전극(PGE)에 연결될 수 있다. 상기 주변회로 구조체(PS)는 상기 주변 접합막(510)을 관통하는 주변 패드들(14)을 더 포함할 수 있다. 상기 주변 절연막(520) 및 상기 주변 접합막(510)은 절연 물질을 포함할 수 있고, 상기 주변 콘택들(10), 상기 주변 배선들(12) 및 상기 주변 패드들(14)은 도전 물질을 포함할 수 있다. 상기 주변 패드들(14)은 상기 주변 콘택들(10) 및 상기 주변 배선들(12)을 통해 상기 주변 트랜지스터들(PTR)에 전기적으로 연결될 수 있다.
상기 주변 패드들(14)은 상기 셀 패드들(300)과 직접 접합될 수 있다. 일 예로, 상기 주변 패드들(14) 및 상기 셀 패드들(300)은 구리를 포함할 수 있고, 직접 접합(direct bonding) 방법에 의해 접합될 수 있다. 상기 주변 접합막(510)은 상기 셀 접합막(310)과 직접 접합될 수 있다. 상기 적층 구조체(SS)의 상기 게이트 전극들(GE)은 상기 셀 콘택 플러그들(220), 상기 셀 패드들(300), 상기 주변 패드들(14), 상기 주변 콘택들(10) 및 상기 주변 배선들(12)을 통해 상기 주변 트랜지스터들(PTR)에 전기적으로 연결될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판
CL1, CL2: 제1 도전 라인들, 제2 도전 라인들
CH: 채널 패턴들 GI: 게이트 절연 패턴들
MP: 금속 패턴들 FP: 강유전체 패턴
GE: 게이트 전극들 OP1, OP2: 불순물 패턴들
CH: 채널 패턴들 GI: 게이트 절연 패턴들
MP: 금속 패턴들 FP: 강유전체 패턴
GE: 게이트 전극들 OP1, OP2: 불순물 패턴들
Claims (20)
- 기판 상에 상기 기판의 상면에 수직한 제1 방향으로 서로 이격되는 제1 도전 라인들;
상기 기판의 상기 상면에 평행한 제2 방향을 따라 상기 제1 도전 라인들로부터 이격되는 제2 도전 라인들;
상기 제1 도전 라인들과 상기 제2 도전 라인들 사이에 배치되고, 상기 제1 방향으로 연장되는 게이트 전극;
상기 게이트 전극의 측면을 둘러싸고, 상기 제1 방향으로 서로 이격되는 복수의 채널 패턴들;
상기 복수의 채널 패턴들의 각각과 상기 게이트 전극 사이의 강유전체 패턴; 및
상기 복수의 채널 패턴들의 각각과 상기 강유전체 패턴 사이의 게이트 절연 패턴을 포함하되,
상기 복수의 채널 패턴들의 각각은 상기 제1 도전 라인들 중 대응하는 제1 도전 라인 및 상기 제2 도전 라인들 중 대응하는 제2 도전 라인에 연결되는 반도체 소자. - 청구항 1에 있어서,
상기 복수의 채널 패턴들의 각각은 상기 대응하는 제1 도전 라인과 상기 대응하는 제2 도전 라인 사이에 개재하는 반도체 소자. - 청구항 2에 있어서,
상기 복수의 채널 패턴들의 각각은 상기 제2 방향을 따라 상기 대응하는 제1 도전 라인 및 상기 대응하는 제2 도전 라인과 중첩하는 반도체 소자. - 청구항 2에 있어서,
상기 복수의 채널 패턴들의 각각과 상기 대응하는 제1 도전 라인 사이의 제1 불순물 패턴; 및
상기 복수의 채널 패턴들의 각각과 상기 대응하는 제2 도전 라인 사이의 제2 불순물 패턴을 더 포함하되,
상기 제1 불순물 패턴 및 상기 제2 불순물 패턴은 서로 동일한 도전형을 갖는 반도체 소자. - 청구항 2에 있어서,
상기 제1 도전 라인들은 상기 기판의 상기 상면에 평행하고 상기 제2 방향에 교차하는 제3 방향으로 연장되고,
상기 제2 도전 라인들은 상기 제1 방향으로 서로 이격되고 상기 제3 방향으로 연장되는 반도체 소자. - 청구항 2에 있어서,
상기 제1 도전 라인은 상기 기판의 상기 상면에 평행하고 상기 제2 방향에 교차하는 제3 방향으로 연장되고,
상기 제2 도전 라인들은 상기 제3 방향으로 서로 이격되고 상기 제1 방향으로 연장되는 반도체 소자. - 청구항 1에 있어서,
상기 복수의 채널 패턴들 사이에 개재되고 상기 제1 방향으로 서로 이격되는 제1 절연 패턴들을 더 포함하되,
상기 제1 절연 패턴들은 상기 게이트 전극의 상기 측면을 둘러싸는 반도체 소자. - 청구항 7에 있어서,
상기 복수의 채널 패턴들은 상기 제1 절연 패턴들에 의해 전기적으로 서로 분리되는 반도체 소자. - 청구항 7에 있어서,
상기 강유전체 패턴은 상기 제1 절연 패턴들의 각각과 상기 게이트 전극 사이로 연장되는 반도체 소자. - 청구항 7에 있어서,
상기 게이트 절연 패턴은 상기 제1 절연 패턴들 중 이웃하는 제1 절연 패턴들 사이에 개재하는 반도체 소자. - 청구항 7에 있어서,
상기 복수의 채널 패턴들의 각각과 상기 강유전체 패턴 사이의 금속 패턴을 더 포함하되,
상기 금속 패턴은 상기 게이트 절연 패턴과 상기 강유전체 패턴 사이에 개재하는 반도체 소자. - 청구항 11에 있어서,
상기 게이트 절연 패턴 및 상기 금속 패턴은 상기 제1 절연 패턴들 중 이웃하는 제1 절연 패턴들 사이에 개재하는 반도체 소자. - 청구항 1에 있어서,
상기 강유전체 패턴 및 상기 게이트 절연 패턴의 각각은 상기 게이트 전극의 상기 측면을 둘러싸는 반도체 소자. - 청구항 13에 있어서,
상기 게이트 전극을 관통하고 상기 제1 방향으로 연장되는 분리 절연 패턴을 더 포함하되,
상기 분리 절연 패턴은 상기 제2 방향으로 연장되어 상기 강유전체 패턴, 상기 게이트 절연 패턴, 및 상기 복수의 채널 패턴들의 각각을 관통하는 반도체 소자. - 청구항 14에 있어서,
상기 게이트 전극은 상기 분리 절연 패턴에 의해 제1 게이트 전극 및 제2 게이트 전극으로 분리되고, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 상기 기판의 상기 상면에 평행하고 상기 제2 방향에 교차하는 제3 방향으로 서로 이격되고,
상기 복수의 채널 패턴들의 각각은 상기 분리 절연 패턴에 의해 상기 제3 방향으로 서로 이격되는 제1 채널 패턴 및 제2 채널 패턴으로 분리되고,
상기 대응하는 제1 도전 라인 및 상기 대응하는 제2 도전 라인의 각각은 상기 제1 채널 패턴 및 상기 제2 채널 패턴에 연결되는 반도체 소자. - 기판의 상면에 수직한 제1 방향을 따라 교대로 적층되는 제1 도전 라인들 및 제1 절연 패턴들;
상기 기판의 상기 상면에 평행한 제2 방향을 따라 상기 제1 도전 라인들로부터 이격되고, 상기 제1 방향으로 연장되는 게이트 전극;
상기 게이트 전극의 측면을 둘러싸고 상기 제1 방향으로 서로 이격되는 복수의 채널 패턴들;
상기 복수의 채널 패턴들의 각각과 상기 게이트 전극 사이의 강유전체 패턴; 및
상기 복수의 채널 패턴들의 각각과 상기 강유전체 패턴 사이의 게이트 절연 패턴을 포함하되,
상기 제1 절연 패턴들은 상기 복수의 채널 패턴들 사이로 연장되고,
상기 복수의 채널 패턴들은 상기 제1 도전 라인들에 각각 연결되는 반도체 소자. - 청구항 16에 있어서,
상기 복수의 채널 패턴들과 상기 제1 도전 라인들 사이에 각각 개재되고, 상기 제1 방향으로 서로 이격되는 제1 불순물 패턴들을 더 포함하되,
상기 제1 절연 패턴들은 상기 제1 불순물 패턴들 사이에 개재되는 반도체 소자. - 청구항 17에 있어서,
상기 게이트 전극 및 상기 복수의 채널 패턴들을 사이에 두고 상기 제2 방향을 따라 상기 제1 불순물 패턴들로부터 이격되는 제2 불순물 패턴들을 더 포함하되,
상기 제2 불순물 패턴들은 상기 제1 방향으로 서로 이격되고 상기 복수의 채널 패턴들에 각각 연결되고,
상기 제1 절연 패턴들은 상기 제2 불순물 패턴들 사이로 연장되는 반도체 소자. - 청구항 18에 있어서,
상기 제2 불순물 패턴들은 상기 제1 불순물 패턴들과 동일한 도전형을 갖는 반도체 소자. - 청구항 18에 있어서,
상기 제2 불순물 패턴들에 각각 연결되고 상기 제1 방향으로 서로 이격되는 제2 도전 라인들을 더 포함하되,
상기 제2 불순물 패턴들은 상기 복수의 채널 패턴들과 상기 제2 도전 라인들 사이에 각각 개재되고,
상기 제1 절연 패턴들은 상기 제2 도전 라인들 사이로 연장되는 반도체 소자.
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