CN115666135A - 半导体装置 - Google Patents

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CN115666135A
CN115666135A CN202210320618.0A CN202210320618A CN115666135A CN 115666135 A CN115666135 A CN 115666135A CN 202210320618 A CN202210320618 A CN 202210320618A CN 115666135 A CN115666135 A CN 115666135A
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patterns
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impurity
semiconductor device
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李炅奂
金容锡
金炫哲
朴种万
禹东秀
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Abstract

提供了一种半导体装置，所述半导体装置包括：第一导线，设置在基底上并且在垂直于基底的顶表面的第一方向上彼此间隔开；第二导线，在平行于基底的顶表面的第二方向上与第一导线间隔开；栅电极，设置在第一导线与第二导电线之间并且在第一方向上延伸；多个沟道图案，设置为包围栅电极的侧表面并且在第一方向上彼此间隔开；铁电图案，在所述多个沟道图案中的每个与栅电极之间；以及栅极绝缘图案，在所述多个沟道图案中的每个与铁电图案之间。所述多个沟道图案中的每个连接到第一导线中的一条对应的第一导线和第二导线中的一条对应的第二导线。

Description

半导体装置
本申请要求于2021年7月9日在韩国知识产权局提交的第10-2021-0090249号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。
技术领域
实施例涉及一种半导体装置。
背景技术
半导体存储装置通常分为易失性存储器装置和非易失性存储器装置。易失性存储器装置在其电源被中断时丢失其存储的数据，并且例如包括动态随机存取存储器(DRAM)装置和静态随机存取存储器(SRAM)装置。非易失性存储器装置即使在其电源被中断时也保持其存储的数据，并且例如包括可编程只读存储器(PROM)、可擦除PROM(EPROM)、电EPROM(EEPROM)、闪存装置。另外，为了满足对具有高性能和低功耗的半导体存储器装置的日益增长的需求，正在开发下一代非易失性半导体存储器装置，诸如磁性随机存取存储器(MRAM)装置、相变随机存取存储器(PRAM)装置和铁电随机存取存储器(FeRAM)装置。为了提供具有高集成密度和高性能的半导体装置，正在进行各种研究以开发具有不同性质的半导体装置。
发明内容
根据实施例，一种半导体装置可以包括：第一导线，设置在基底上并且在垂直于基底的顶表面的第一方向上彼此间隔开；第二导线，在平行于基底的顶表面的第二方向上与第一导线间隔开；栅电极，设置在第一导线与第二导线之间并且在第一方向上延伸；多个沟道图案，设置为包围栅电极的侧表面并且在第一方向上彼此间隔开；铁电图案，在所述多个沟道图案中的每个与栅电极之间；以及栅极绝缘图案，在所述多个沟道图案中的每个与铁电图案之间。所述多个沟道图案中的每个可以连接到第一导线中的一条对应的第一导线和第二导线中的一条对应的第二导线。
根据实施例，一种半导体装置可以包括：第一导线和第一绝缘图案，在垂直于基底的顶表面的第一方向上交替堆叠；栅电极，在平行于基底的顶表面的第二方向上与第一导线间隔开并在第一方向上延伸；多个沟道图案，设置为包围栅电极的侧表面并在第一方向上彼此间隔开；铁电图案，在所述多个沟道图案中的每个与栅电极之间；以及栅极绝缘图案，在所述多个沟道图案中的每个与铁电图案之间。第一绝缘图案可以延伸到所述多个沟道图案之间的区域中，并且所述多个沟道图案可以分别连接到第一导线。
附图说明
通过参照附图详细描述示例实施例，特征对于本领域技术人员而言将变得明显。
图1是示意性示出根据示例实施例的半导体装置的透视图。
图2是示出根据示例实施例的半导体装置的平面图，并且图3是沿着图2的线A-A'截取的剖视图。
图4、图6、图8、图10、图12和图14是示出根据示例实施例的制造半导体装置的方法的平面图，并且图5、图7、图9、图11、图13和图15是分别沿着图4、图6、图8、图10、图12和图14的线A-A'截取的剖视图。
图16是示出根据示例实施例的半导体装置的平面图，并且图17是沿着图16的线A-A'截取的剖视图。
图18是示出根据示例实施例的半导体装置的平面图，并且图19是沿着图18的线A-A'和B-B'截取的剖视图。
图20是示出根据示例实施例的半导体装置的平面图，并且图21至图23是沿着图20的线B-B'截取的剖视图。
图24是示出根据示例实施例的半导体装置的平面图。
图25是沿着图24的线B-B'截取的剖视图。
图26是示意性示出根据示例实施例的半导体装置的透视图。
图27是示出根据示例实施例的半导体装置的平面图，并且图28是沿着图27的线A-A'截取的剖视图。
图29、图31、图33、图35、图37和图39是示出根据示例实施例的制造半导体装置的方法的平面图，并且图30、图32、图34、图36、图38和图40是分别沿着图29、图31、图33、图35、图37和图39的线A-A'截取的剖视图。
图41是示意性示出根据示例实施例的半导体装置的透视图。
图42是示出根据示例实施例的半导体装置的平面图，并且图43是沿着图42的线A-A'截取的剖视图。
图44至图46是剖视图，其中的每个示意性示出了根据示例实施例的半导体装置。
具体实施方式
图1是示出根据示例实施例的半导体装置的示意性透视图。图2是示出根据示例实施例的半导体装置的平面图，并且图3是沿着图2的线A-A'截取的剖视图。
参照图1至图3，层间绝缘层102和蚀刻停止层104可以顺序地设置在基底100上。层间绝缘层102可以设置在基底100与蚀刻停止层104之间。
基底100可以包括半导体基底(例如，硅基底、锗基底、硅锗基底以及诸如此类)。
层间绝缘层102可以包括氧化硅、氮化硅和氮氧化硅中的至少一种或由其形成。
蚀刻停止层104可以包括金属氧化物(例如，氧化铝)中的至少一种或由其形成。
堆叠件SS可以设置在蚀刻停止层104上。堆叠件SS可以包括在垂直于基底100的顶表面100U的第一方向D1上彼此间隔开的第一导线CL1、在平行于基底100的顶表面100U的第二方向D2上与第一导线CL1间隔开的第二导线CL2以及设置在第一导线CL1与第二导线CL2之间的栅电极GE。
第一导线CL1可以在第三方向D3上延伸，第三方向D3平行于基底100的顶表面100U，并且第三方向D3可以与第二方向D2交叉(或不平行)。
第二导线CL2可以在第一方向D1上彼此间隔开并且可以在第三方向D3上延伸。第二导线CL2可以在第三方向D3上且平行于第一导线CL1延伸。
栅电极GE可以设置为与第一导线CL1和第二导线CL2交叉。栅电极GE可以，在第一导线CL1与第二导线CL2之间，在第三方向D3上彼此间隔开，并且可以在第一方向D1上延伸。
第一导线CL1和第二导线CL2可以包括导电材料(例如，掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物及其组合)中的至少一种或由其形成。第一导线CL1和第二导线CL2可以包括掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx及其组合中的至少一种或由其形成。第一导线CL1和第二导线CL2可以包括二维半导体材料(例如，石墨烯、碳纳米管及其组合)中的至少一种或由其形成。
栅电极GE可以包括掺杂多晶硅、金属、导电金属氮化物、导电金属硅化物、导电金属氧化物及其组合中的至少一种或由其形成。栅电极GE可以包括掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx及其组合中的至少一种或由其形成。
堆叠件SS还可以包括多个沟道图案CH，多个沟道图案CH设置为包围每个栅电极GE的侧表面GE_S。
沟道图案CH可以设置为包围栅电极GE中的一个对应的栅电极的侧表面GE_S，并且可以在第一方向D1上彼此间隔开。沟道图案CH可以设置在第一导线CL1与第二导线CL2之间。第一导线CL1可以分别连接到沟道图案CH，并且第二导线CL2可以分别连接到沟道图案CH。沟道图案CH中的每个沟道图案可以连接到第一导线CL1中的一条对应的第一导线和第二导线CL2中的一条对应的第二导线。沟道图案CH中的每个沟道图案可以设置在对应的第一导线CL1与对应的第二导线CL2之间。当在剖视图中观看时，对应的第一导线CL1、沟道图案CH中的每个沟道图案和对应的第二导线CL2可以水平地(例如，在第二方向D2上)彼此叠置。
第一导线CL1中的每条可以在第三方向D3上延伸并且可以连接到分别包围栅电极GE的侧表面GE_S的沟道图案CH中的相邻沟道图案。第二导线CL2中的每条可以在第三方向D3上延伸并且可以连接到沟道图案CH中的相邻沟道图案。
沟道图案CH可以包括硅(例如，多晶硅、掺杂硅或单晶硅)、锗、硅锗和氧化物半导体材料中的至少一种或由其形成。氧化物半导体材料可以包括InGaZnO(IGZO)、Sn-InGaZnO、InWO(IWO)、CuS2、CuSe2、WSe2、InGaSiO、InSnZnO、InZnO(IZO)、ZnO、ZnTiO(ZTO)、YZnO(YZO)、ZnSnO、ZnON、ZrZnSnO、SnO、HfInZnO、GaZnSnO、AlZnSnO、YbGaZnO、InGaO或其组合。沟道图案CH可以包括二维半导体材料(例如，MoS2、MoSe2、WS2、石墨烯、碳纳米管及其组合)中的至少一种或由其形成。
堆叠件SS还可以包括在每个沟道图案CH与对应的栅电极GE之间的铁电图案FP、在每个沟道图案CH与铁电图案FP之间的金属图案MP以及在每个沟道图案CH与金属图案MP之间的栅极绝缘图案GI。
铁电图案FP可以被设置为包围或覆盖对应的栅电极GE的侧表面GE_S。
金属图案MP可以被设置为包围对应的栅电极GE的侧表面GE_S，并且可以与对应的栅电极GE的侧表面GE_S间隔开，其中铁电图案FP介于金属图案MP与对应的栅电极GE的侧表面GE_S之间。
栅极绝缘图案GI可以被设置为包围对应的栅电极GE的侧表面GE_S并且可以与对应的栅电极GE的侧表面GE_S间隔开，其中铁电图案FP和金属图案MP介于栅极绝缘图案GI与对应的栅电极GE的侧表面GE_S之间。
铁电图案FP可以包括具有铁电性质的氧化铪或由其形成。铁电图案FP还可以包括掺杂剂，并且在示例实施例中，掺杂剂可以是Zr、Si、Al、Y、Gd、La、Sc和Sr中的至少一种。铁电图案FP可以包括HfO2、HfZnO、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO及其组合中的至少一种或由其形成。铁电图案FP可以具有斜方晶相。
金属图案MP可以包括金属材料(例如，Pt)和金属氧化物(例如，RuO2、IrO2和LaSrCoO3)中的至少一种或由其形成。金属图案MP可以用于容易地保持铁电图案FP的极化。
栅极绝缘图案GI可以包括氧化硅、氮氧化硅、具有比氧化硅更高的介电常数的高k电介质材料及其组合中的至少一种或由其形成。高k电介质材料可以包括金属氧化物或金属氮氧化物或由其形成。
堆叠件SS还可以包括第一杂质图案OP1和第二杂质图案OP2，第一杂质图案OP1设置在第一导线CL1与沟道图案CH之间，第二杂质图案OP2设置在第二导线CL2与沟道图案CH之间。
第一杂质图案OP1可以在第一方向D1上彼此间隔开，并且可以分别介于第一导线CL1与沟道图案CH之间。
第二杂质图案OP2可以在第一方向D1上彼此间隔开，并且可以分别介于第二导线CL2与沟道图案CH之间。第二杂质图案OP2可以在第二方向D2上与第一杂质图案OP1间隔开，其中沟道图案CH、栅极绝缘图案GI、金属图案MP、铁电图案FP和对应的栅电极GE介于第二杂质图案OP2与第一杂质图案OP1之间。
第一导线CL1可以通过第一杂质图案OP1分别电连接到沟道图案CH，并且第二导线CL2可以通过第二杂质图案OP2分别电连接到沟道图案CH。
第一导线CL1中的每条可以连接到在第三方向D3上彼此间隔开的沟道图案CH中的相邻的沟道图案。在第三方向D3上彼此相邻的第一杂质图案OP1中的相邻的第一杂质图案可以设置在第一导线CL1中的每条与沟道图案CH中的相邻的沟道图案之间。第一导线CL1中的每条可以通过第一杂质图案OP1中的相邻的第一杂质图案而电连接到沟道图案CH中的相邻的沟道图案。
第二导线CL2中的每条可以连接到沟道图案CH中的相邻的沟道图案。在第三方向D3上彼此相邻的第二杂质图案OP2中的相邻的第二杂质图案可以设置在第二导线CL2中的每条与沟道图案CH中的相邻的沟道图案之间。第二导线CL2中的每条可以通过第二杂质图案OP2中的相邻的第二杂质图案电连接到沟道图案CH中的相邻的沟道图案。
第一杂质图案OP1和第二杂质图案OP2可以包括相同导电类型的杂质。第一杂质图案OP1和第二杂质图案OP2可以包括n型杂质或p型杂质。
铁电场效应晶体管可以由对应的栅电极GE、每个沟道图案CH(其被设置为包围对应的栅电极GE的侧表面GE_S)、铁电图案FP、金属图案MP和栅极绝缘图案GI(其介于每个沟道图案CH与对应的栅电极GE之间)以及对应的第一杂质图案OP1和第二杂质图案OP2(其被设置在每个沟道图案CH的两侧)构成。
作为示例，第一导线CL1可以用作位线，并且第二导线CL2可以用作源极线。作为另一示例，第一导线CL1可以用作源极线，并且第二导线CL2可以用作位线。
堆叠件SS还可以包括第一绝缘图案106，第一绝缘图案106在第一方向D1上彼此间隔开并且介于沟道图案CH之间。
第一绝缘图案106和沟道图案CH可以在第一方向D1上交替堆叠。沟道图案CH可以通过第一绝缘图案106彼此电分离或彼此电断开。第一绝缘图案106中的每个可以被设置为包围对应的栅电极GE的侧表面GE_S。第一绝缘图案106可以延伸到第一杂质图案OP1之间的区域、第一导线CL1之间的区域、第二杂质图案OP2之间的区域以及第二导线CL2之间的区域。
第一绝缘图案106可以延伸到在第一方向D1上彼此相邻的栅极绝缘图案GI之间以及在第一方向D1上彼此相邻的金属图案MP之间的区域中。换言之，栅极绝缘图案GI和金属图案MP可以介于第一绝缘图案106中的在第一方向D1上彼此相邻的相邻第一绝缘图案之间。铁电图案FP可以延伸到第一绝缘图案106中的每个与对应的栅电极GE之间的区域中。第一绝缘图案106可以与铁电图案FP的侧表面接触。
在示例实施例中，第一绝缘图案106可以包括氧化硅或由其形成。
侧壁绝缘图案130可以设置在蚀刻停止层104上并且设置在堆叠件SS的两侧处。
侧壁绝缘图案130可以在第二方向D2上彼此间隔开，堆叠件SS介于侧壁绝缘图案130之间。侧壁绝缘图案130可以在第一方向D1和第三方向D3上延伸。侧壁绝缘图案130中的一个可以在第一方向D1上延伸以覆盖第一导线CL1的侧表面和第一绝缘图案106的侧表面，并且可以沿着第一导线CL1的侧表面并在第三方向D3上延伸。侧壁绝缘图案130中的另一个可以在第一方向D1上延伸以覆盖第二导线CL2的侧表面和第一绝缘图案106的侧表面，并且可以沿着第二导线CL2的侧表面并在第三方向D3上延伸。
侧壁绝缘图案130可以包括例如氧化硅、氮化硅和氮氧化硅中的至少一种或由其形成。
铁电场效应晶体管可以由对应的栅电极GE、沟道图案CH中的每个沟道图案、铁电图案FP、金属图案MP和栅极绝缘图案GI以及对应的第一杂质图案OP1和对应的第二杂质图案OP2构成，其中，沟道图案CH中的每个沟道图案被设置成包围对应的栅电极GE的侧表面GE_S；铁电图案FP、金属图案MP和栅极绝缘图案GI介于沟道图案CH中的每个沟道图案与对应的栅电极GE之间；对应的第一杂质图案OP1和对应的第二杂质图案OP2被设置在沟道图案CH中的每个沟道图案的两侧处。因此，可以能够容易地在竖直方向(例如，第一方向D1)上堆叠多个铁电场效应晶体管，从而增加半导体装置的集成密度。
另外，由于铁电图案FP、金属图案MP和栅极绝缘图案GI中的每者被设置为包围对应的栅电极GE的侧表面GE_S，因此可以增加施加到铁电图案FP和金属图案MP的电场的强度，并且可以减小施加到栅极绝缘图案GI的电场的强度。因此，可以能够改善铁电图案FP的极化性质和栅极绝缘图案GI的耐久性质。因此，可以能够提高半导体装置的操作特性和可靠特性。
图4、图6、图8、图10、图12和图14是示出根据示例实施例的制造半导体装置的方法的平面图，并且图5、图7、图9、图11、图13和图15是分别沿着图4、图6、图8、图10、图12和图14的线A-A'截取的剖视图。为了简洁描述，可以由相同的附图标记标识之前参照图1至图3描述的元件，而不重复其重叠的描述。
参照图4和图5，可以在基底100上顺序地形成层间绝缘层102和蚀刻停止层104。可以在蚀刻停止层104上堆叠第一绝缘层106和第二绝缘层108。
可以在垂直于基底100的顶表面100U的第一方向D1上交替堆叠第一绝缘层106和第二绝缘层108。第一绝缘层106中的最下面的一个可以介于第二绝缘层108中的最下面的一个与蚀刻停止层104之间，并且第一绝缘层106中的最上面的一个可以设置在第二绝缘层108中的最上面的一个上。
第一绝缘层106可以包括氧化硅或由其形成。第二绝缘层108可以包括相对于第一绝缘层106具有蚀刻选择性的材料(例如，氮化硅)或由其形成。
可以在第一绝缘层106和第二绝缘层108中形成第一沟槽T1。
可以将第一沟槽T1中的每个形成为在第一方向D1上穿透第一绝缘层106和第二绝缘层108并且暴露蚀刻停止层104的顶表面。第一沟槽T1可以在平行于基底100的顶表面100U的第二方向D2上彼此间隔开，并且可以在平行于基底100的顶表面100U的第三方向D3上延伸。第三方向D3可以不平行于第二方向D2。
第一沟槽T1的形成可以包括各向异性地蚀刻第一绝缘层106和第二绝缘层108。
可以由第一沟槽T1限定模制结构MS。
模制结构MS可以包括介于第一沟槽T1之间的第一绝缘层106的剩余部分和第二绝缘层108的剩余部分。第一绝缘层106的剩余部分可以被称为第一绝缘图案106，并且第二绝缘层108的剩余部分可以被称为第二绝缘图案108。换言之，模制结构MS可以包括在第一方向D1上交替堆叠的第一绝缘图案106和第二绝缘图案108。
第一沟槽T1可以在第二方向D2上彼此间隔开，其中模制结构MS介于第一沟槽T1之间，并且第一沟槽T1可以在第三方向D3上延伸。模制结构MS可以在第一沟槽T1之间在第三方向D3上延伸。
可以在模制结构MS中形成第一孔H1。
第一孔H1中的每个可以在第一方向D1上延伸以穿透模制结构MS并且暴露蚀刻停止层104的顶表面。在第一沟槽T1之间，第一孔H1可以在第三方向D3上彼此间隔开。
第一孔H1的形成可以包括各向异性地蚀刻第一绝缘图案106和第二绝缘图案108。
参照图6和图7，可以分别在第一沟槽T1中形成第一牺牲图案110。
可以将第一牺牲图案110形成为分别填充第一沟槽T1。第一牺牲图案110可以在第二方向D2上彼此间隔开，其中模制结构MS介于第一牺牲图案110之间，并且第一牺牲图案110可以在第三方向D3上延伸。第一牺牲图案110可以覆盖模制结构MS的相对侧表面。第一牺牲图案110可以包括相对于第二绝缘图案108具有蚀刻选择性的材料或由其形成。
在示例实施例中，第一牺牲图案110中的每个可以包括氧化硅层和氮化硅层，氧化硅层被形成为共形地覆盖第一沟槽T1中的每个的内表面并且填充第一沟槽T1中的每个的上区域，并且氮化硅层被形成为填充第一沟槽T1中的每个的剩余区域。
可以将第一孔H1中的每个形成为暴露模制结构MS的第一绝缘图案106的侧表面和第二绝缘图案108的侧表面。
可以选择性地使第二绝缘图案108的被暴露的侧表面凹陷，因此，可以在模制结构MS中形成第一凹陷区域R1。在示例实施例中，第一凹陷区域R1的形成可以包括执行相对于第二绝缘图案108具有蚀刻选择性的蚀刻工艺，以横向蚀刻第二绝缘图案108的被暴露的侧表面。第一凹陷区域R1可以在第一方向D1上彼此间隔开并且可以分别介于第一绝缘图案106之间。当在平面图中观看时，每个第一凹陷区域R1可以形成为包围每个第一孔H1。
参照图8和图9，可以分别在第一凹陷区域R1中形成多个沟道图案CH。
沟道图案CH中的每个可以填充第一凹陷区域R1中的每个的一部分。在示例实施例中，沟道图案CH的形成可以包括形成沟道层以填充第一孔H1中的每个的一部分和第一凹陷区域R1，从第一孔H1去除沟道层，并且横向蚀刻沟道层直到沟道层在每个第一凹陷区域R1中具有期望的厚度。
可以在第一凹陷区域R1中分别形成多个栅极绝缘图案GI以分别覆盖沟道图案CH的侧表面。
每个栅极绝缘图案GI可以填充每个第一凹陷区域R1的一部分。
可以在第一凹陷区域R1中分别形成多个金属图案MP以分别覆盖栅极绝缘图案GI的侧表面。金属图案MP中的每个可以填充第一凹陷区域R1中的每个的剩余区域。
可以通过与形成沟道图案CH基本相同的方法来形成栅极绝缘图案GI和金属图案MP。
参照图10和图11，可以分别在第一孔H1中形成第二牺牲图案120。
可以形成第二牺牲图案120以分别填充第一孔H1。可以将第二牺牲图案120设置在模制结构MS中以在第三方向D3上彼此间隔开。
第二牺牲图案120可以包括相对于第二绝缘图案108具有蚀刻选择性的材料或由其形成。作为示例，第二牺牲图案120中的每个可以包括氧化硅层和氮化硅层，氧化硅层被形成为共形地覆盖第一孔H1中的每个的内表面并且填充第一孔H1中的每个的上区域，氮化硅层被形成为填充第一孔H1中的每个的剩余区域。
可以在第一沟槽T1处去除第一牺牲图案110。
可以将第一沟槽T1中的每个形成为暴露模制结构MS的第一绝缘图案106的侧表面和第二绝缘图案108的侧表面。可以选择性地使第二绝缘图案108的被暴露的侧表面凹陷，并且因此，可以在模制结构MS中形成第二凹陷区域R2。
第二凹陷区域R2的形成可以包括执行相对于第二绝缘图案108具有蚀刻选择性的蚀刻工艺，以横向蚀刻第二绝缘图案108的被暴露的侧表面。
第二凹陷区域R2可以暴露沟道图案CH的侧表面。第二凹陷区域R2可以在第一方向D1上彼此间隔开，并且可以分别介于第一绝缘图案106之间。第二凹陷区域R2中的每个可以具有在第三方向D3上延伸的线形。
参照图12和图13，可以在第二凹陷区域R2中的对应的第二凹陷区域中形成第一导线CL1和第一杂质图案OP1。
第一杂质图案OP1中的每个可以填充对应的第二凹陷区域R2中的每个的一部分，并且可以与沟道图案CH中的每个的侧表面接触。第一导线CL1中的每条可以填充对应的第二凹陷区域R2中的每个的剩余区域。
可以在第二凹陷区域R2中的对应的第二凹陷区域中形成第二导线CL2和第二杂质图案OP2。
第二杂质图案OP2中的每个可以填充对应的第二凹陷区域R2中的每个的一部分，并且可以与沟道图案CH中的每个的侧表面接触。第二导线CL2中的每条可以填充对应的第二凹陷区域R2中的每个的剩余区域。
在示例实施例中，第一杂质图案OP1和第二杂质图案OP2的形成可以包括用杂质掺杂沟道图案CH的被第二凹陷区域R2暴露的侧表面。第一杂质图案OP1和第二杂质图案OP2可以具有相同的导电类型，并且杂质可以是n型杂质或p型杂质。在示例实施例中，第一导线CL1和第二导线CL2的形成可以包括形成导电层以填充第二凹陷区域R2的剩余部分并且填充第一沟槽T1中的每个的一部分，以及从第一沟槽T1去除导电层。
第一导线CL1可以在第一方向D1上彼此间隔开，并且第一杂质图案OP1可以在第一方向D1上彼此间隔开。第一绝缘图案106可以分别介于第一导线CL1之间并且可以延伸到第一杂质图案OP1之间的区域中。第二导线CL2可以在第二方向D2上与第一导线CL1间隔开，并且第二杂质图案OP2可以在第二方向D2上与第一杂质图案OP1间隔开。第一杂质图案OP1和第二杂质图案OP2可以设置在第一导线CL1与第二导线CL2之间。第二导线CL2可以在第一方向D1上彼此间隔开，并且第二杂质图案OP2可以在第一方向D1上彼此间隔开。第一绝缘图案106可以分别介于第二导线CL2之间并且可以延伸到第二杂质图案OP2之间的区域。
第二牺牲图案120、沟道图案CH、栅极绝缘图案GI和金属图案MP可以设置在第一导线CL1与第二导线CL2之间。第一杂质图案OP1可以分别介于第一导线CL1与沟道图案CH之间，并且第二杂质图案OP2可以分别介于第二导线CL2与沟道图案CH之间。
可以分别在第一沟槽T1中形成侧壁绝缘图案130。
可以将侧壁绝缘图案130形成为分别填充第一沟槽T1。侧壁绝缘图案130可以在第二方向D2上彼此间隔开，其中模制结构MS介于侧壁绝缘图案130之间。侧壁绝缘图案130中的一个可以在第一方向D1上延伸以覆盖第一导线CL1的侧表面，并且侧壁绝缘图案130中的另一个可以在第一方向D1上延伸以覆盖第二导线CL2的侧表面。每个侧壁绝缘图案130可以具有在第三方向D3上延伸的线形。
参照图14和图15，可以从第一孔H1去除第二牺牲图案120。
可以在每个第一孔H1中形成铁电图案FP。可以将铁电图案FP形成为填充每个第一孔H1的一部分，并且共形地覆盖每个第一孔H1的内表面。可以将铁电图案FP形成为覆盖金属图案MP的侧表面、第一绝缘图案106的侧表面和蚀刻停止层104的顶表面。
返回参照图2和图3，可以在每个第一孔H1中形成栅电极GE。可以将栅电极GE形成为填充每个第一孔H1的剩余区域。
堆叠件SS可以由栅电极GE、铁电图案FP、沟道图案CH、栅极绝缘图案GI、金属图案MP、第一导线CL1和第二导线CL2、第一杂质图案OP1和第二杂质图案OP2以及第一绝缘图案106构成。
图16是示出根据示例实施例的半导体装置的平面图，并且图17是沿着图16的线A-A'截取的剖视图。为了简短起见，下面将主要描述与参照图1至图3描述的半导体装置不同的特征。
参照图16和图17，堆叠件SS可以包括包围栅电极GE中的一个对应的栅电极的侧表面GE_S的沟道图案CH、在每个沟道图案CH与对应的栅电极GE之间的铁电图案FP以及在每个沟道图案CH与铁电图案FP之间的栅极绝缘图案GI。
根据本示例实施例，堆叠件SS可以不包括参照图1至图3描述的位于铁电图案FP与栅极绝缘图案GI之间的金属图案MP。
栅极绝缘图案GI可以包围对应的栅电极GE的侧表面GE_S，并且可以与对应的栅电极GE的侧表面GE_S间隔开，其中铁电图案FP介于栅极绝缘图案GI与对应的栅电极GE的侧表面GE_S之间。栅极绝缘图案GI可以与铁电图案FP的侧表面接触。
铁电场效应晶体管可以由对应的栅电极GE、包围对应的栅电极GE的侧表面GE_S的每个沟道图案CH、介于每个沟道图案CH与对应的栅电极GE之间的铁电图案FP和栅极绝缘图案GI以及设置在每个沟道图案CH两侧处的对应的第一杂质图案OP1和对应的第二杂质图案OP2构成。
除了上述差异之外，根据本示例实施例的半导体装置可以被构造为具有与参照图1至图3描述的半导体装置基本相同的特征。
图18是示出根据示例实施例的半导体装置的平面图，并且图19是沿着图18的线A-A'和B-B'截取的剖视图。为了简短起见，下面将主要描述与参照图1至图3描述的半导体装置不同的特征。
参照图18和图19，堆叠件SS还可以包括设置为穿透每个栅电极GE的分离绝缘图案140。
分离绝缘图案140可以在第二方向D2上延伸以穿透栅电极GE中的一个对应的栅电极、铁电图案FP、金属图案MP、栅极绝缘图案GI和每个沟道图案CH。分离绝缘图案140可以在第一方向D1上延伸以穿透铁电图案FP的底部分和对应的栅电极GE。
对应的栅电极GE可以被划分为通过分离绝缘图案140在第三方向D3上彼此间隔开的第一栅电极GE1和第二栅电极GE2。铁电图案FP可以被划分为通过分离绝缘图案140在第三方向D3上彼此间隔开的第一铁电图案FP1和第二铁电图案FP2。金属图案MP可以被划分为通过分离绝缘图案140在第三方向D3上彼此间隔开的第一金属图案MP1和第二金属图案MP2。栅极绝缘图案GI可以被划分为通过分离绝缘图案140在第三方向D3上彼此间隔开的第一栅极绝缘图案GI1和第二栅极绝缘图案GI2。沟道图案CH中的每个可以被划分为通过分离绝缘图案140在第三方向D3上彼此间隔开的第一沟道图案CH1和第二沟道图案CH2。
第一铁电场效应晶体管可以由第一栅电极GE1、第一铁电图案FP1、第一金属图案MP1、第一栅极绝缘图案GI1和第一沟道图案CH1构成。
第二铁电场效应晶体管可以由第二栅电极GE2、第二铁电图案FP2、第二金属图案MP2、第二栅极绝缘图案GI2和第二沟道图案CH2构成。
第一铁电场效应晶体管和第二铁电场效应晶体管可以通过分离绝缘图案140彼此电分离或电断开。
分离绝缘图案140可以包括氧化硅、氮化硅和氮氧化硅中的至少一种或由其形成。
第一沟道图案CH1和第二沟道图案CH2可以连接到第一杂质图案OP1中的一个对应的第一杂质图案，并且可以通过对应的第一杂质图案OP1连接到第一导线CL1中的一条对应的第一导线。第一沟道图案CH1和第二沟道图案CH2可以共享对应的第一杂质图案OP1和对应的第一导线CL1。第一沟道图案CH1和第二沟道图案CH2可以连接到第二杂质图案OP2中的一个对应的第二杂质图案，并且可以通过对应的第二杂质图案OP2连接到第二导线CL2中的一条对应的第二导线。第一沟道图案CH1和第二沟道图案CH2可以共享对应的第二杂质图案OP2和对应的第二导线CL2。
图20是示出根据示例实施例的半导体装置的平面图。图21至图23是沿着图20的线B-B'截取的剖视图。沿着图20的线A-A'截取的剖视图可以与图3基本上相同。为了简短起见，下面将主要描述与参照图1至图3描述的半导体装置不同的特征。
参照图20和图21，堆叠件SS还可以包括第二绝缘图案108，第二绝缘图案108介于在第三方向D3上彼此间隔开的沟道图案CH中的相邻沟道图案之间。
沟道图案CH中的相邻沟道图案可以通过第二绝缘图案108彼此电分离或电断开。第二绝缘图案108可以介于第一导线CL1中的一条对应的第一导线与第二导线CL2中的一条对应的第二导线之间。第二绝缘图案108可以介于第一绝缘图案106之间。
第二绝缘图案108可以包括与第一绝缘图案106的材料不同的材料，或由其形成。在示例实施例中，第一绝缘图案106可以包括氧化硅或由其形成，并且第二绝缘图案108可以包括氮化硅或由其形成。
参照图20和图22，堆叠件SS还可以包括第三绝缘图案150，第三绝缘图案150介于在第三方向D3上彼此间隔开的沟道图案CH中的相邻沟道图案之间。
沟道图案CH中的相邻沟道图案可以通过第三绝缘图案150彼此电分离或电断开。第三绝缘图案150可以介于第一导线CL1中的一条对应的第一导线与第二导线CL2中的一条对应的第二导线之间。第三绝缘图案150可以介于第一绝缘图案106之间。
第三绝缘图案150可以包括与第一绝缘图案106的材料相同的材料，或由其形成。作为示例，第一绝缘图案106和第三绝缘图案150可以包括氧化硅或由其形成。
参照图20和图23，堆叠件SS还可以包括气隙AG，气隙AG介于在第三方向D3彼此间隔开的沟道图案CH中的相邻沟道图案之间。沟道图案CH中的相邻沟道图案可以通过气隙AG彼此电分离或电断开。
气隙AG可以介于第一导线CL1中的一条对应的第一导线与第二导线CL2中的一条对应的第二导线之间。气隙AG可以介于第一绝缘图案106之间。
图24是示出根据示例实施例的半导体装置的平面图。图25是沿着图24的线B-B'截取的剖视图。沿着图24的线A-A'截取的剖视图可以与图3基本上相同。为了简短起见，下面将主要描述与参照图1至图3描述的半导体装置不同的特征。
参照图24和图25，堆叠件SS还可以包括屏蔽线165，屏蔽线165设置在第一导线CL1与第二导线CL2之间并且设置在栅电极GE之间。屏蔽线165可以用于防止在栅电极GE之间和沟道图案CH中的相邻沟道图案之间发生电干扰问题。
屏蔽线165和栅电极GE可以在第三方向D3上交替地布置。屏蔽线165可以在第一方向D1上并平行于栅电极GE延伸。屏蔽线165可以设置在分别被设置为包围栅电极GE的侧表面GE_S的沟道图案CH中的相邻沟道图案之间。
堆叠件SS还可以包括位于参照图20和图21描述的沟道图案CH中的相邻沟道图案之间的第二绝缘图案108。在这种情况下，屏蔽线165中的每个可以在第一方向D1上延伸以穿透第一绝缘图案106和介于第一绝缘图案106之间的第二绝缘图案108。
屏蔽线165可以包括金属材料中的至少一种或由其形成，并且接地电压可以被施加到屏蔽线165。
图26是示意性示出根据示例实施例的半导体装置的透视图。图27是示出根据示例实施例的半导体装置的平面图，并且图28是沿着图27的线A-A'截取的剖视图。为了简短起见，下面将主要描述与参照图1至图3描述的半导体装置不同的特征。
参照图26至图28，堆叠件SS可以包括第一导线CL1a，第一导线CL1a构成第一列并且在第一方向D1上彼此间隔开。堆叠件SS可以包括第一导线CL1b，第一导线CL1b构成第二列，在第二方向D2上与第一列的第一导线CL1a间隔开，并且在第一方向D1上彼此间隔开。堆叠件SS可以包括第二导线CL2，第二导线CL2设置在第一列的第一导线CL1a与第二列的第一导线CL1b之间，并且在第三方向D3上彼此间隔开。堆叠件SS可以包括栅电极GE，栅电极GE设置在第一列的第一导线CL1a与第二导线CL2之间，以及第二列的第一导线CL1b与第二导线CL2之间。
第一列的第一导线CL1a和第二列的第一导线CL1b可以在第三方向D3上延伸。第二导线CL2可以在第一方向D1上延伸，并且可以在第三方向D3上彼此间隔开。栅电极GE可以在第一方向D1上延伸。
栅电极GE可以包括栅电极GEa，栅电极GEa构成第一列并且在第一列的第一导线CL1a与第二导线CL2之间在第三方向D3上彼此间隔开。栅电极GE可以包括栅电极GEb，栅电极GEb构成第二列并且在第二列的第一导线CL1b与第二导线CL2之间在第三方向D3上彼此间隔开。
堆叠件SS还可以包括多个沟道图案CH，多个沟道图案CH被设置为包围栅电极GE中的每个栅电极的侧表面GE_S。
沟道图案CH可以包括沟道图案CHa，沟道图案CHa构成第一列，包围第一列的栅电极GEa中的每个栅电极的侧表面GE_S，并且在第一方向D1上彼此间隔开。
沟道图案CH可以包括沟道图案CHb，沟道图案CHb构成第二列，包围第二列的栅电极GEb中的每个栅电极的侧表面GE_S，并且在第一方向D1上彼此间隔开。
沟道图案CH还可以包括沟道延伸部分CHE，沟道延伸部分CHE包围第二导线CL2中的每条第二导线的侧表面CL2_S，并且在第一方向D1上彼此间隔开。
沟道延伸部分CHE可以设置在第一列的沟道图案Cha与第二列的沟道图案CHb之间以将第一列的沟道图案CHa连接到第二列的沟道图案CHb。
堆叠件SS还可以包括第一杂质图案OP1，第一杂质图案OP1介于第一列的第一导线CL1a与第一列的沟道图案CHa之间，以及第二列的第一导线CL1b与第二列的沟道图案CHb之间。
第一杂质图案OP1可以包括第一杂质图案OP1a，第一杂质图案OP1a构成第一列，分别介于第一列的第一导线CL1a与第一列的沟道图案CHa之间，并且在第一方向D1上彼此间隔开。
第一杂质图案OP1可以包括第一杂质图案OP1b，第一杂质图案OP1b构成第二列，分别介于第二列的第一导线CL1b与第二列的沟道图案CHb之间，并且在第一方向D1上彼此间隔开。
第一列的沟道图案CHa可以通过第一列的第一杂质图案OP1a分别电连接到第一列的第一导线CL1a。第二列的沟道图案CHb可以通过第二列的第一杂质图案OP1b分别电连接到第二列的第一导线CL1b。
堆叠件SS还可以包括第二杂质图案OP2，第二杂质图案OP2介于第二导线CL2中的每条第二导线与沟道延伸部分CHE之间。
第二杂质图案OP2可以在第一方向D1上彼此间隔开并且可以分别介于沟道延伸部分CHE与第二导线CL2中的一条对应的第二导线之间。第二杂质图案OP2可以设置为包围对应的第二导线CL2的侧表面CL2_S。沟道延伸部分CHE可以与对应的第二导线CL2的侧表面CL2_S间隔开，其中第二杂质图案OP2介于沟道延伸部分CHE与对应的第二导线CL2的侧表面CL2_S之间。第一列的沟道图案CHa和第二列的沟道图案CHb可以通过沟道延伸部分CHE和第二杂质图案OP2电连接到对应的第二导线CL2。
堆叠件SS还可以包括第一绝缘图案106，第一绝缘图案106在第一方向D1上彼此间隔开。
第一绝缘图案106可以介于第一列的沟道图案CHa之间，并且第一列的沟道图案CHa可以通过第一绝缘图案106彼此电分离或电断开。第一绝缘图案106可以水平地(例如，在第二方向D2上)延伸并且可以介于沟道延伸部分CHE之间。沟道延伸部分CHE可以通过第一绝缘图案106彼此电分离或电断开。第一绝缘图案106可以水平地(例如，在第二方向D2上)延伸并且可以介于第二列的沟道图案CHb之间。第二列的沟道图案CHb可以通过第一绝缘图案106彼此电分离或电断开。第一绝缘图案106可以延伸到第一列的第一杂质图案OP1a之间的区域和第一列的第一导线CL1a之间的区域中，并且可以包围第一列的栅电极GEa中的每个栅电极的侧表面GE_S。第一绝缘图案106可以延伸到第二列的第一杂质图案OP1b之间的区域和第二列的第一导线CL1b之间的区域中，并且可以包围第二列的栅电极GEb中的每个栅电极的侧表面GE_S。第一绝缘图案106可以延伸到第二杂质图案OP2之间的区域中。第一绝缘图案106可以包围对应的第二导线CL2的侧表面CL2_S，并且可以与对应的第二导线CL2的侧表面CL2_S接触。
侧壁绝缘图案130可以设置在蚀刻停止层104上和堆叠件SS的两侧处。
侧壁绝缘图案130可以在第二方向D2上彼此间隔开，其中堆叠件SS介于侧壁绝缘图案130之间。侧壁绝缘图案130可以在第一方向D1和第三方向D3上延伸。侧壁绝缘图案130中的一个可以在第一方向D1上延伸以覆盖第一列的第一导线CL1a和第一绝缘图案106的侧表面，并且可以沿着第一列的第一导线CL1a的侧表面并在第三方向D3上延伸。侧壁绝缘图案130中的另一个可以在第一方向D1上延伸以覆盖第二列的第一导线CL1b和第一绝缘图案106的侧表面，并且可以沿着第二列的第一导线CL1b的侧表面并在第三方向D3上延伸。
图29、图31、图33、图35、图37和图39是示出根据示例实施例的制造半导体装置的方法的平面图，并且图30、图32、图34、图36、图38和图40是分别沿着图29、图31、图33、图35、图37和图39的线A-A'截取的剖视图。为了简短起见，下面将主要描述与参照图4至图15描述的制造方法不同的特征。
参照图29和图30，可以在基底100上顺序地形成层间绝缘层102和蚀刻停止层104。
可以在蚀刻停止层104上交替堆叠第一绝缘层106和第二绝缘层108。
可以在第一绝缘层106和第二绝缘层108中形成第一沟槽T1。可以将第一沟槽T1中的每个形成为在第一方向D1上穿透第一绝缘层106和第二绝缘层108并且暴露蚀刻停止层104的顶表面。第一沟槽T1可以在第二方向D2上彼此间隔开并且可以在第三方向D3上延伸。
可以由第一沟槽T1限定模制结构MS。模制结构MS可以包括介于第一沟槽T1之间的第一绝缘层106的剩余部分和第二绝缘层108的剩余部分。第一绝缘层106的剩余部分可以被称为第一绝缘图案106，并且第二绝缘层108的剩余部分可以被称为第二绝缘图案108。第一沟槽T1可以在第二方向D2上彼此间隔开，其中模制结构MS介于第一沟槽T1之间，并且第一沟槽T1可以在第三方向D3上延伸。
可以在模制结构MS中形成第一孔H1。第一孔H1中的每个可以在第一方向D1上延伸以穿透模制结构MS并且暴露蚀刻停止层104的顶表面。
第一孔H1可以包括第一孔H1a和第一孔H1b，第一孔H1a构成第一列并且在第三方向D3上彼此间隔开，第一孔H1b构成第二列，在第二方向D2上与第一列的第一孔H1a间隔开并且在第三方向D3上彼此间隔开。
可以在模制结构MS中形成第二孔H2。第二孔H2中的每个可以在第一方向D1上延伸以穿透模制结构MS并且暴露蚀刻停止层104的顶表面。第二孔H2可以设置在第一列的第一孔H1a与第二列的第一孔H1b之间并且可以在第三方向D3上彼此间隔开。
参照图31和图32，可以分别在第一沟槽T1中形成第一牺牲图案110。
第一孔H1和第二孔H2中的每个可以暴露模制结构MS的第一绝缘图案106的侧表面和第二绝缘图案108的侧表面。可以选择性地使第二绝缘图案108的被暴露的侧表面凹陷，因此，可以在模制结构MS中形成第一凹陷区域R1。第一凹陷区域R1可以在第一方向D1上彼此间隔开并且可以介于第一绝缘图案106之间。当在平面图中观看时，第一凹陷区域R1中的每个可以形成为包围第一孔H1和第二孔H2中的每个。第一凹陷区域R1中的每个可以是从第一列的第一孔H1a中的一个、第二孔H2中的一个和第二列的第一孔H1b中的一个水平地(例如，在第二方向D2上)延伸的单个空区域。
参照图33和图34，可以分别在第一凹陷区域R1中形成多个沟道图案CH。可以将每个沟道图案CH形成为填充每个第一凹陷区域R1的一部分。
沟道图案CH可以包括第一列的沟道图案CHa(其包围第一列的第一孔H1a中的一个对应的第一孔并且在第一方向D1上彼此间隔开)、第二列的沟道图案CHb(其包围第二列的第一孔H1b中的一个对应的第一孔并且在第一方向D1上彼此间隔开)以及沟道延伸部分CHE(其包围第二孔H2中的一个对应的第二孔并且在第一方向D1上彼此间隔开)。沟道延伸部分CHE可以介于第一列的沟道图案CHa与第二列的沟道图案CHb之间，并且可以将第一列的沟道图案CHa连接到第二列的沟道图案CHb。
可以设置第二牺牲图案(未示出)以分别填充第一孔H1。
可以将每个第二孔H2形成为暴露沟道延伸部分CHE的侧表面。
可以分别在沟道延伸部分CHE的被暴露的侧表面上形成第二杂质图案OP2。在示例实施例中，第二杂质图案OP2的形成可以包括用杂质掺杂沟道延伸部分CHE的被暴露的侧表面。
在形成第二杂质图案OP2之后，可以分别在第二孔H2中形成第三牺牲图案160。可以将第三牺牲图案160形成为分别填充第二孔H2。在模制结构MS中，第三牺牲图案160可以在第三方向D3上彼此间隔开。
第三牺牲图案160可以包括相对于第二绝缘图案108具有蚀刻选择性的材料或由其形成。作为示例，第三牺牲图案160中的每个可以包括氧化硅层和氮化硅层，氧化硅层被形成为共形地覆盖第二孔H2中的每个的内表面并且填充第二孔H2中的每个的上区域，氮化硅层被形成为填充第二孔H2中的每个的剩余区域。
可以从第一孔H1去除第二牺牲图案。可以将每个第一孔H1形成为暴露第一凹陷区域R1。
可以在第一凹陷区域R1中分别形成多个栅极绝缘图案GI以分别覆盖沟道图案CH的侧表面。栅极绝缘图案GI中的每个可以填充第一凹陷区域R1中的每个的一部分。
可以在第一凹陷区域R1中分别形成多个金属图案MP以分别覆盖栅极绝缘图案GI的侧表面。可以将金属图案MP中的每个设置为填充第一凹陷区域R1中的每个的剩余区域。
参照图35和图36，可以分别在第一孔H1中形成第四牺牲图案170。可以将第四牺牲图案170形成为分别填充第一孔H1。
第四牺牲图案170可以包括相对于第二绝缘图案108具有蚀刻选择性的材料或由其形成。作为示例，第四牺牲图案170中的每个可以包括氧化硅层和氮化硅层，氧化硅层被形成为共形地覆盖第一孔H1中的每个的内表面并且填充第一孔H1中的每个的上区域，氮化硅层被形成为填充第一孔H1中的每个的剩余区域。
可以在第一沟槽T1处去除第一牺牲图案110，并且可以在第二孔H2处去除第三牺牲图案160。
可以将每个第二孔H2形成为暴露第二杂质图案OP2的侧表面。
可以将第一沟槽T1中的每个形成为暴露模制结构MS的第一绝缘图案106的侧表面和第二绝缘图案108的侧表面。可以选择性地使第二绝缘图案108的被暴露的侧表面凹陷，并且因此，可以在模制结构MS中形成第二凹陷区域R2。可以将第二凹陷区域R2形成为暴露沟道图案CH的侧表面。第二凹陷区域R2可以在第一方向D1上彼此间隔开，并且可以介于第一绝缘图案106之间。第二凹陷区域R2中的每个可以具有在第三方向D3上延伸的线形。
参照图37和图38，可以在第二凹陷区域R2中形成第一杂质图案OP1。在示例实施例中，第一杂质图案OP1的形成可以包括用杂质掺杂沟道图案CH的通过第二凹陷区域R2暴露的侧表面。
可以形成第一导线CL1以填充第二凹陷区域R2的剩余部分，并且可以分别在第二孔H2中形成第二导线CL2。第一导线CL1和第二导线CL2的形成可以包括形成导电层以填充第二凹陷区域R2、第二孔H2以及第一沟槽T1中的每个第一沟槽的一部分，并且从第一沟槽T1去除导电层。
可以分别在第一沟槽T1中形成侧壁绝缘图案130。可以将侧壁绝缘图案130形成为分别填充第一沟槽T1。侧壁绝缘图案130可以在第二方向D2上彼此间隔开，其中模制结构MS介于侧壁绝缘图案130之间。侧壁绝缘图案130中的一个可以在第一方向D1上延伸以覆盖第一导线CL1之中的第一列的导线CL1a的侧表面，并且侧壁绝缘图案130中的另一个可以在第一方向D1上延伸以覆盖第一导线CL1之中的第二列的导线CL1b的侧表面。侧壁绝缘图案130中的每个可以具有在第三方向D3上延伸的线形。
参照图39和图40，可以从第一孔H1去除第四牺牲图案170。可以将第一孔H1中的每个形成为暴露金属图案MP的侧表面和第一绝缘图案106的侧表面。
返回参照图27和图28，可以在每个第一孔H1中形成铁电图案FP。铁电图案FP可以形成为填充每个第一孔H1的一部分，并且共形地覆盖每个第一孔H1的内表面。铁电图案FP可以形成为覆盖金属图案MP的侧表面、第一绝缘图案106的侧表面和蚀刻停止层104的顶表面。
可以在每个第一孔H1中形成栅电极GE。可以将栅电极GE形成为填充每个第一孔H1的剩余区域。
图41是示意性示出根据示例实施例的半导体装置的透视图。图42是示出根据示例实施例的半导体装置的平面图，并且图43是沿着图42的线A-A'截取的剖视图。为了简短起见，下面将主要描述与参照图1至图3描述的半导体装置不同的特征。
参照图41至图43，堆叠件SS可以包括第一导线CL1(其在第一方向D1上彼此间隔开)、第二导线CL2(其在第二方向D2上与第一导线CL1间隔开)和栅电极GE(其设置在第一导线CL1与第二导线CL2之间)。
第一导线CL1可以在第三方向D3上延伸。第二导线CL2可以在第一方向D1上延伸，并且可以在第三方向D3上彼此间隔开。栅电极GE可以在第一导线CL1与第二导线CL2之间在第三方向D3上彼此间隔开，并且可以在第一方向D1上延伸。
堆叠件SS还可以包括多个沟道图案CH，多个沟道图案CH被设置为包围每个栅电极GE的侧表面GE_S。
沟道图案CH可以被设置为包围栅电极GE中的一个对应的栅电极的侧表面GE_S，并且可以在第一方向D1上彼此间隔开。沟道图案CH可以水平地(例如，在第二方向D2上)延伸，并且可以被设置为包围第二导线CL2中的一条对应的第二导线的侧表面CL2_S。
沟道图案CH可以包括沟道延伸部分CHE，沟道延伸部分CHE被设置为包围对应的第二导线CL2的侧表面CL2_S并且在第一方向D1上彼此间隔开。
堆叠件SS还可以包括第一杂质图案OP1(其设置在第一导线CL1与沟道图案CH之间)和第二杂质图案OP2(其设置在第二导线CL2与沟道图案CH(即，沟道延伸部分CHE)之间)。
第一杂质图案OP1可以在第一方向D1上彼此间隔开，并且可以分别介于沟道图案CH与第一导线CL1之间。第二杂质图案OP2可以在第一方向D1上彼此间隔开，并且可以分别介于沟道图案CH(即，沟道延伸部分CHE)与第二导线CL2中的一条对应的第二导线之间。第二杂质图案OP2可以被设置为包围对应的第二导线CL2的侧表面CL2_S。沟道图案CH(即，沟道延伸部分CHE)可以与对应的第二导线CL2的侧表面CL2_S间隔开，其中第二杂质图案OP2介于沟道图案CH(即，沟道延伸部分CHE)与对应的第二导线CL2的侧表面CL2_S之间。沟道图案CH可以通过第一杂质图案OP1分别电连接到第一导线CL1，并且可以通过沟道延伸部分CHE和第二杂质图案OP2电连接到对应的第二导线CL2。
第一导线CL1中的每条可以在第三方向D3上延伸并且可以连接到在第三方向D3上彼此间隔开的沟道图案CH中的相邻沟道图案。在第三方向D3上彼此相邻的第一杂质图案OP1中的相邻第一杂质图案可以设置在第一导线CL1中的每条与沟道图案CH中的相邻沟道图案之间。第一导线CL1中的每条可以通过第一杂质图案OP1中的相邻第一杂质图案电连接到沟道图案CH中的相邻沟道图案。
第二导线CL2可以在第三方向D3上彼此间隔开，并且可以分别连接到在第三方向D3上彼此间隔开的沟道图案CH中的相邻沟道图案。沟道图案CH中的相邻沟道图案可以在第二方向D2上延伸，并且可以分别包围第二导线CL2的侧表面CL2_S。沟道图案CH中的相邻沟道图案可以包括沟道延伸部分CHE，沟道延伸部分CHE被设置为分别包围第二导线CL2的侧表面CL2_S，并且彼此相邻。在第三方向D3上彼此间隔开的第二杂质图案OP2中的相邻第二杂质图案可以分别介于第二导线CL2与沟道延伸部分CHE中的相邻沟道延伸部分之间。第二杂质图案OP2中的相邻第二杂质图案可以分别包围第二导线CL2的侧表面CL2_S，并且沟道延伸部分CHE中的相邻沟道延伸部分可以与第二导线CL2的侧表面CL2_S间隔开，其中第二杂质图案OP2中的相邻第二杂质图案介于沟道延伸部分CHE中的相邻沟道延伸部分CHE与第二导线CL2的侧表面CL2_S之间。沟道图案CH中的相邻沟道图案可以通过沟道延伸部分CHE中的相邻沟道延伸部分和第二杂质图案OP2中的相邻第二杂质图案分别电连接到第二导线CL2。
堆叠件SS还可以包括第一绝缘图案106，第一绝缘图案106在第一方向D1上彼此间隔开并且介于沟道图案CH之间。
第一绝缘图案106和沟道图案CH可以在第一方向D1上交替堆叠。沟道图案CH可以通过第一绝缘图案106彼此电分离或电断开。第一绝缘图案106中的每个可以包围对应的栅电极GE的侧表面GE_S。第一绝缘图案106可以延伸到第一杂质图案OP1之间的区域和第一导线CL1之间的区域中并且可以延伸到第二杂质图案OP2之间的区域中。第一绝缘图案106可以包围对应的第二导线CL2的侧表面CL2_S，并且可以与对应的第二导线CL2的侧表面CL2_S接触。
一对堆叠件SS可以设置为在第二方向D2上彼此相邻。
所述一对堆叠件SS中的一个堆叠件的第二导线CL2可以面对所述一对堆叠件SS中的另一个堆叠件的第二导线CL2。所述一对堆叠件SS可以设置为彼此具有对称性。所述一对堆叠件SS中的一个堆叠件的第一绝缘图案106可以水平地(例如，在第二方向D2上)延伸，并且可以连接到所述一对堆叠件SS中的另一个堆叠件的第一绝缘图案106。第二绝缘图案108可以介于所述一对堆叠件SS中的一个堆叠件的沟道延伸部分CHE与所述一对堆叠件SS中的另一个堆叠件的沟道延伸部分CHE之间。
侧壁绝缘图案130可以在第二方向D2上彼此间隔开，其中所述一对堆叠件SS介于侧壁绝缘图案130之间。
侧壁绝缘图案130中的一个可以在第一方向D1上延伸以覆盖所述一对堆叠件SS中的一个堆叠件的第一导线CL1的侧表面和第一绝缘图案106的侧表面。侧壁绝缘图案130中的另一个可以在第一方向D1上延伸以覆盖所述一对堆叠件SS中的另一个堆叠件的第一导线CL1的侧表面和第一绝缘图案106的侧表面。
图44是示出根据示例实施例的半导体装置的剖视图。为了简短起见，下面将主要描述与参照图1至图3描述的半导体装置不同的特征。
参照图44，外围电路结构PS和单元结构CS可以设置在基底100上。
单元结构CS可以包括参照图1至图3描述的堆叠件SS和侧壁绝缘图案130。
外围电路结构PS可以包括在基底100上的外围晶体管PTR、覆盖外围晶体管PTR的层间绝缘层102以及在层间绝缘层102上的蚀刻停止层104。
外围晶体管PTR中的每个可以包括在基底100上的外围栅电极PGE、在基底100与外围栅电极PGE之间的外围栅极绝缘图案PGI、在外围栅电极PGE的相对侧表面上的栅极间隔件GSP以及在外围栅电极PGE的两侧处的外围源极/漏极区域PSD。
外围电路结构PS还可以包括外围接触件10和外围线12，外围接触件10和外围线12设置在层间绝缘层102中并且连接到外围源极/漏极区域PSD和外围栅电极PGE。
在示例实施例中，外围电路结构PS可以设置在基底100与单元结构CS之间。在这种情况下，外围晶体管PTR可以设置在单元结构CS的堆叠件SS下方并且可以竖直地(例如，在第一方向D1上)与堆叠件SS叠置。
外围电路结构PS还可以包括外围垫14，外围垫14分别连接到堆叠件SS的栅电极GE。外围垫14中的每个可以被设置为穿透蚀刻停止层104，并且可以连接到栅电极GE中的一个对应的栅电极。外围垫14可以通过外围接触件10和外围线12电连接到外围晶体管PTR。
外围垫14可以包括导电材料中的至少一种或由其形成。
图45是示出根据示例实施例的半导体装置的剖视图。为了简短起见，下面将主要描述与参照图1至图3描述的半导体装置不同的特征。
参照图45，外围电路结构PS和单元结构CS可以设置在基底100上。
单元结构CS可以包括参照图1至图3描述的层间绝缘层102、蚀刻停止层104、堆叠件SS和侧壁绝缘图案130。
外围电路结构PS可以包括设置在基底100上的外围晶体管PTR，以及连接到外围晶体管PTR的外围接触件10和外围线12。该外围晶体管PTR、该外围接触件10和该外围线12可以被构造为具有与参照图44描述的外围晶体管PTR、外围接触件10和外围线12基本相同的特征。
外围电路结构PS可以设置在单元结构CS的一侧处。
层间绝缘层102可以水平地(例如，在第二方向D2上)延伸以覆盖外围晶体管PTR、外围接触件10和外围线12。
蚀刻停止层104可以沿着层间绝缘层102的顶表面延伸。
外围晶体管PTR可以水平地(例如，在第二方向D2上)从单元结构CS的堆叠件SS偏移，并且可以不与堆叠件SS竖直地(例如，在第一方向D1上)叠置。
单元结构CS还可以包括设置在堆叠件SS上的上绝缘层200，以及设置在上绝缘层200中的单元接触插塞220、上接触件250和上互连线240。
单元接触插塞220可以设置为穿透上绝缘层200的下部分，并且可以分别连接到堆叠件SS的栅电极GE。单元接触插塞220可以连接到上接触件250和上互连线240。
外围电路结构PS还可以包括外围接触插塞230和外围垫14，外围垫14连接到外围接触插塞230。
外围垫14中的每个可以被设置为穿透蚀刻停止层104，并且可以连接到外围接触插塞230中的一个对应的外围接触插塞。外围垫14可以通过外围接触件10和外围线12电连接到外围晶体管PTR。
上绝缘层200可以延伸到外围电路结构PS上的区域，并且可以覆盖外围接触插塞230和外围垫14。
上接触件250和上互连线240可以设置在外围电路结构PS上的上绝缘层200中。
外围接触插塞230可以设置为穿透上绝缘层200的至少一部分，并且可以连接到上接触件250和上互连线240。
堆叠件SS的栅电极GE可以通过单元接触插塞220、上接触件250、上互连线240、外围接触插塞230、外围垫14、外围接触件10和外围线12电连接到外围晶体管PTR。
图46是示出根据示例实施例的半导体装置的剖视图。为了简短起见，下面将主要描述与参照图1至图3描述的半导体装置不同的特征。
参照图46，外围电路结构PS可以设置在单元结构CS上。
单元结构CS可以包括参照图1至图3描述的基底100、层间绝缘层102、蚀刻停止层104、堆叠件SS和侧壁绝缘图案130。单元结构CS的基底100可以被称为第一基底。
单元结构CS还可以包括顺序堆叠在堆叠件SS上的上绝缘层200和单元连结层310、设置在上绝缘层200中的单元接触插塞220以及被设置为穿透单元连结层310的单元垫300。
上绝缘层200和单元连结层310可以包括绝缘材料中的至少一种或由其形成。单元接触插塞220和单元垫300可以包括导电材料中的至少一种或由其形成。
单元接触插塞220可以被设置为穿透上绝缘层200，并且可以分别连接到堆叠件SS的栅电极GE。
单元垫300可以被设置为穿透单元连结层310，并且可以分别连接到单元接触插塞220。
外围电路结构PS可以包括第二基底500、在第二基底500上的外围晶体管PTR、覆盖外围晶体管PTR的外围绝缘层520以及在外围绝缘层520上的外围连结层510。
第二基底500可以包括半导体基底(例如，硅基底、锗基底、硅锗基底以及诸如此类)。
外围晶体管PTR中的每个可以包括在第二基底500上的外围栅电极PGE、在第二基底500与外围栅电极PGE之间的外围栅极绝缘图案PGI、在外围栅电极PGE的相对侧表面上的栅极间隔件GSP以及在外围栅电极PGE的两侧处的外围源极/漏极区域PSD。
外围电路结构PS还可以包括外围接触件10和外围线12，外围接触件10和外围线12设置在外围绝缘层520中。外围接触件10和外围线12可以连接到外围源极/漏极区域PSD和外围栅电极PGE。
外围电路结构PS还可以包括穿透外围连结层510的外围垫14。
外围绝缘层520和外围连结层510可以包括绝缘材料或由其形成，并且外围接触件10、外围线12和外围垫14可以包括导电材料或由其形成。
外围垫14可以通过外围接触件10和外围线12而电连接到外围晶体管PTR。
外围垫14可以直接键合到单元垫300。作为示例，外围垫14和单元垫300可以包括铜或由其形成，并且可以通过直接键合方法彼此键合。外围连结层510可以直接键合到单元连结层310。
堆叠件SS的栅电极GE可以通过单元接触插塞220、单元垫300、外围垫14、外围接触件10和外围线12电连接到外围晶体管PTR。
如上所述，实施例涉及包括铁电场效应晶体管的半导体存储器装置及其制造方法。
实施例可以提供高度集成的半导体装置及其制造方法。实施例可以提供具有改善的操作特性和可靠性特性的半导体装置及其制造方法。
根据实施例，可以能够容易地在竖直方向上堆叠多个铁电场效应晶体管并且从而容易地增加半导体装置的集成密度。
另外，铁电场效应晶体管中的每个可以包括铁电图案、金属图案和栅极绝缘图案，它们被设置为包围栅电极的侧表面，并且在这种情况下，可以能够增加施加到铁电图案和金属图案的电场的强度并减小施加到栅极绝缘图案的电场的强度。因此，可以能够改善铁电图案的极化性质和栅极绝缘图案的耐久性质。因此，可以能够改善半导体装置的操作特性和可靠性特性。
在此已经公开了示例实施例，并且尽管采用了特定术语，但是仅以普遍性和描述性的意义使用并解释这些术语，而非出于限制的目的。在一些情况下，如本领域普通技术人员在提交本申请时将显而易见的，除非另有具体说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用，或者与结合其它实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如所附权利要求中阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
第一导线，设置在基底上并且在第一方向上彼此间隔开，所述第一方向垂直于所述基底的顶表面；
第二导线，在第二方向上与所述第一导线间隔开，所述第二方向平行于所述基底的所述顶表面；
栅电极，设置在所述第一导线与所述第二导线之间，并且在所述第一方向上延伸；
沟道图案，设置为包围所述栅电极的侧表面，并且在所述第一方向上彼此间隔开；
铁电图案，在所述沟道图案中的每个与所述栅电极之间；以及
栅极绝缘图案，在所述沟道图案中的每个与所述铁电图案之间，
其中，所述沟道图案中的每个连接到所述第一导线中的一条对应的第一导线和所述第二导线中的一条对应的第二导线。
2.根据权利要求1所述的半导体装置，其中，所述沟道图案中的每个介于所述对应的第一导线与所述对应的第二导线之间。
3.根据权利要求2所述的半导体装置，其中，所述沟道图案中的每个在所述第二方向上与所述对应的第一导线和所述对应的第二导线叠置。
4.根据权利要求2所述的半导体装置，所述半导体装置还包括：
第一杂质图案，在所述沟道图案中的每个与所述对应的第一导线之间；以及
第二杂质图案，在所述沟道图案中的每个与所述对应的第二导线之间，
其中，所述第一杂质图案和所述第二杂质图案具有相同的导电类型。
5.根据权利要求2所述的半导体装置，其中：
所述第一导线在第三方向上延伸，所述第三方向平行于所述基底的所述顶表面并且与所述第二方向交叉，并且
所述第二导线在所述第一方向上彼此间隔开并且在所述第三方向上延伸。
6.根据权利要求2所述的半导体装置，其中：
所述第一导线在第三方向上延伸，所述第三方向平行于所述基底的所述顶表面并且与所述第二方向交叉，并且
所述第二导线在所述第三方向上彼此间隔开并且在所述第一方向上延伸。
7.根据权利要求1所述的半导体装置，所述半导体装置还包括：第一绝缘图案，介于所述沟道图案之间并且在所述第一方向上彼此间隔开，
其中，所述第一绝缘图案设置为包围所述栅电极的所述侧表面。
8.根据权利要求7所述的半导体装置，其中，所述沟道图案通过所述第一绝缘图案彼此电分离。
9.根据权利要求7所述的半导体装置，其中，所述铁电图案延伸到所述第一绝缘图案中的每个与所述栅电极之间的区域中。
10.根据权利要求7所述的半导体装置，其中，所述栅极绝缘图案介于所述第一绝缘图案中的相邻第一绝缘图案之间。
11.根据权利要求7所述的半导体装置，所述半导体装置还包括：金属图案，在所述沟道图案中的每个与所述铁电图案之间，
其中，所述金属图案介于所述栅极绝缘图案与所述铁电图案之间。
12.根据权利要求11所述的半导体装置，其中，所述栅极绝缘图案和所述金属图案介于所述第一绝缘图案中的相邻第一绝缘图案之间。
13.根据权利要求1所述的半导体装置，其中，所述铁电图案和所述栅极绝缘图案中的每个设置为包围所述栅电极的所述侧表面。
14.根据权利要求13所述的半导体装置，所述半导体装置还包括：分离绝缘图案，设置为穿透所述栅电极并且在所述第一方向上延伸，
其中，所述分离绝缘图案在所述第二方向上延伸以穿透所述沟道图案中的每个、所述铁电图案和所述栅极绝缘图案。
15.根据权利要求14所述的半导体装置，其中：
所述栅电极被所述分离绝缘图案划分为第一栅电极和第二栅电极，
所述第一栅电极和所述第二栅电极在第三方向上彼此间隔开，所述第三方向平行于所述基底的所述顶表面并且与所述第二方向交叉，
所述沟道图案中的每个被所述分离绝缘图案划分为在所述第三方向上彼此间隔开的第一沟道图案和第二沟道图案，并且
所述对应的第一导线和所述对应的第二导线中的每条连接到所述第一沟道图案和所述第二沟道图案。
16.一种半导体装置，所述半导体装置包括：
第一导线和第一绝缘图案，在第一方向上交替堆叠，所述第一方向垂直于基底的顶表面；
栅电极，在所述第一方向上延伸并且在第二方向上与所述第一导线间隔开，所述第二方向平行于所述基底的所述顶表面；
沟道图案，设置为包围所述栅电极的侧表面，并且在所述第一方向上彼此间隔开；
铁电图案，在所述沟道图案中的每个与所述栅电极之间；以及
栅极绝缘图案，在所述沟道图案中的每个与所述铁电图案之间，
其中：
所述第一绝缘图案延伸到所述沟道图案之间的区域中，并且
所述沟道图案分别连接到所述第一导线。
17.根据权利要求16所述的半导体装置，所述半导体装置还包括：第一杂质图案，分别介于所述沟道图案与所述第一导线之间，并且在所述第一方向上彼此间隔开，
其中，所述第一绝缘图案介于所述第一杂质图案之间。
18.根据权利要求17所述的半导体装置，所述半导体装置还包括：第二杂质图案，在所述第二方向上与所述第一杂质图案间隔开，其中所述栅电极和所述沟道图案介于所述第二杂质图案与所述第一杂质图案之间，其中：
所述第二杂质图案在所述第一方向上彼此间隔开并且分别连接到所述沟道图案，并且
所述第一绝缘图案延伸到所述第二杂质图案之间的区域中。
19.根据权利要求18所述的半导体装置，其中，所述第二杂质图案具有与所述第一杂质图案相同的导电类型。
20.根据权利要求18所述的半导体装置，所述半导体装置还包括：第二导线，分别连接到所述第二杂质图案并且在所述第一方向上彼此间隔开，其中：
所述第二杂质图案分别介于所述沟道图案与所述第二导线之间，并且
所述第一绝缘图案延伸到所述第二导线之间的区域中。
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