TWI830160B - 半導體元件 - Google Patents

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TWI830160B
TWI830160B TW111107037A TW111107037A TWI830160B TW I830160 B TWI830160 B TW I830160B TW 111107037 A TW111107037 A TW 111107037A TW 111107037 A TW111107037 A TW 111107037A TW I830160 B TWI830160 B TW I830160B
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李炅奐
金容錫
金炫哲
朴種萬
禹東秀
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南韓商三星電子股份有限公司
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Abstract

一種半導體元件，包含：第一導電線，設置於基底上且在第一方向上彼此間隔開，第一方向垂直於基底的頂表面；第二導電線，在第二方向上與第一導電線間隔開，第二方向平行於基底的頂表面；閘極電極，安置於第一導電線與第二導電線之間且在第一方向上延伸；多個通道圖案，經設置以圍封閘極電極的側表面且在第一方向上彼此間隔開；鐵電圖案，位於通道圖案中的每一者與閘極電極之間；以及閘極絕緣圖案，位於通道圖案中的每一者與鐵電圖案之間。通道圖案中的每一者連接至第一導電線中的對應一者及第二導電線中的對應一者。

Description

半導體元件
相關申請的交叉參考
本專利申請案主張2021年7月9日在韓國智慧財產局申請的韓國專利申請案第10-2021-0090249號的優先權，所述申請案的全部內容以引用的方式併入本文中。
實施例是關於一種半導體元件。
半導體記憶體元件大體分類為揮發性記憶體元件及非揮發性記憶體元件。揮發性記憶體元件在其電力供應中斷時丟失其所儲存資料，且例如包含動態隨機存取記憶體(DRAM)元件及靜態隨機存取記憶體(SRAM)元件。非揮發性記憶體元件即使在其電力供應中斷時仍維持其所儲存資料，且例如包含可程式化唯讀記憶體(PROM)、可抹除PROM(EPROM)、電EPROM(EEPROM)、快閃記憶體元件。此外，為滿足對具有高效能及低功率消耗的半導體記憶體元件的增大的需求，正研發下一代非揮發性半導體記憶體元件，諸如磁性隨機存取記憶體(MRAM)、相變隨機存取記憶體(PRAM)以及鐵電隨機存取記憶體(FeRAM)元件。為提供具有高整合密度及高效能的半導體元件，正進行各種研究以利用具有不同性質的半導體元件。
根據一實施例，一種半導體元件可包含：第一導電線，設置於基底上且在第一方向上彼此間隔開，第一方向垂直於基底的頂表面；第二導電線，在第二方向上與第一導電線間隔開，第二方向平行於基底的頂表面；閘極電極，安置於第一導電線與第二導電線之間且在第一方向上延伸；多個通道圖案，經設置以圍封閘極電極的側表面且在第一方向上彼此間隔開；鐵電圖案，位於通道圖案中的每一者與閘極電極之間；以及閘極絕緣圖案，位於通道圖案中的每一者與鐵電圖案之間。通道圖案中的每一者可連接至第一導電線中的對應一者及第二導電線中的對應一者。
根據一實施例，一種半導體元件可包含：第一導電線及第一絕緣圖案，在第一方向上交替地堆疊，所述第一方向垂直於基底的頂表面；閘極電極，在第二方向上與第一導電線間隔開且在第一方向上延伸，所述第二方向平行於基底的頂表面；多個通道圖案，經設置以圍封閘極電極的側表面且在第一方向上彼此間隔開；鐵電圖案，位於通道圖案中的每一者與閘極電極之間；以及閘極絕緣圖案，位於通道圖案中的每一者與鐵電圖案之間。第一絕緣圖案可延伸至通道圖案之間的區中，且通道圖案可分別連接至第一導電線。
10:周邊接觸件
12:周邊線
14:周邊襯墊
100:基底
100U:基底的頂表面
102:層間絕緣層
104:蝕刻終止層
106:第一絕緣層
108:第二絕緣層
110:第一犧牲圖案
120:第二犧牲圖案
130:側壁絕緣圖案
140:分離絕緣圖案
150:第三絕緣圖案
160:第三犧牲圖案
165:屏蔽線
170:第四犧牲圖案
200:上部絕緣層
220:胞元接觸插塞
230:周邊接觸插塞
240:上部互連線
250:上部接觸件
300:胞元襯墊
310:胞元接面層
500:第二基底
510:周邊接面層
520:周邊絕緣層
A-A',B-B':線
AG:氣隙
CH,Cha,CHb:通道圖案
CH1:第一通道圖案
CH2:第二通道圖案
CHE:通道延伸部分
CL1,CL1a,CL1b:第一導電線
CL2:第二導電線
CL2_S:第二導電線的側表面
CS:胞元結構
D1:第一方向
D2:第二方向
D3:第三方向
FP:鐵電圖案
FP1:第一鐵電圖案
FP2:第二鐵電圖案
GE,GEa,GEb:閘極電極
GE1:第一閘極電極
GE2:第二閘極電極
GE_S:閘極電極的側表面
GI:閘極絕緣圖案
GI1:第一閘極絕緣圖案
GI2:第二閘極絕緣圖案
GSP:閘極間隔件
H1,H1a,H1b:第一孔
H2:第二孔
MP:金屬圖案
MP1:第一金屬圖案
MP2:第二金屬圖案
MS:模具結構
OP1,OP1a,OP1b:第一雜質圖案
OP2:第二雜質圖案
PGE:周邊閘極電極
PGI:周邊閘極絕緣圖案
PS:周邊電路結構
PSD:周邊源極/汲極區
PTR:周邊電晶體
R1:第一凹陷區
R2:第二凹陷區
SS:堆疊
T1:第一溝槽
藉由參考隨附圖式詳細地描述實例實施例，特徵將對於所屬領域中具有通常知識者變得顯而易見，在隨附圖式中： 圖1為示意性地示出根據實例實施例的半導體元件的透視圖。
圖2為示出根據實例實施例的半導體元件的平面圖，且圖3為沿著圖2的線A-A'截取的截面圖。
圖4、圖6、圖8、圖10、圖12以及圖14為示出根據實例實施例的製造半導體元件的方法的平面圖，且圖5、圖7、圖9、圖11、圖13以及圖15為分別沿著圖4、圖6、圖8、圖10、圖12以及圖14的線A-A'截取的截面圖。
圖16為示出根據實例實施例的半導體元件的平面圖，且圖17為沿著圖16的線A-A'截取的截面圖。
圖18為示出根據實例實施例的半導體元件的平面圖，且圖19為沿著圖18的線A-A'及線B-B'截取的截面圖。
圖20為示出根據實例實施例的半導體元件的平面圖，且圖21至圖23為沿著圖20的線B-B'截取的截面圖。
圖24為示出根據實例實施例的半導體元件的平面圖。
圖25為沿著圖24的線B-B'截取的截面圖。
圖26為示意性地示出根據實例實施例的半導體元件的透視圖。
圖27為示出根據實例實施例的半導體元件的平面圖，且圖28為沿著圖27的線A-A'截取的截面圖。
圖29、圖31、圖33、圖35、圖37以及圖39為示出根據實例實施例的製造半導體元件的方法的平面圖，且圖30、圖32、圖34、圖36、圖38以及圖40為分別沿著圖29、圖31、圖33、圖35、圖37以及圖39的線A-A'截取的截面圖。
圖41為示意性地示出根據實例實施例的半導體元件的透視圖。
圖42為示出根據實例實施例的半導體元件的平面圖，且圖43為沿著圖42的線A-A'截取的截面圖。
圖44至圖46為截面圖，所述截面圖中的每一者示意性示出根據實例實施例的半導體元件。
圖1為示出根據實例實施例的半導體元件的示意性透視圖。圖2為示出根據實例實施例的半導體元件的平面圖，且圖3為沿著圖2的線A-A'截取的截面圖。
參考圖1至圖3，層間絕緣層102及蝕刻終止層104可依序安置於基底100上。層間絕緣層102可安置於基底100與蝕刻終止層104之間。
基底100可包含半導體基底(例如，矽基底、鍺基底、矽鍺基底等)。
層間絕緣層102可由以下中的至少一者形成或包含以下中的至少一者：氧化矽、氮化矽及/或氮氧化矽。
蝕刻終止層104可由金屬氧化物(例如，氧化鋁)中的至少一者形成或包含金屬氧化物中的至少一者。
堆疊SS可安置於蝕刻終止層104上。堆疊SS可包含：第一導電線CL1，其在垂直於基底100的頂表面100U的第一方向D1上彼此間隔開；第二導電線CL2，其在平行於基底100的頂表面100U的第二方向D2上與第一導電線CL1間隔開；以及閘極電 極GE，其安置於第一導電線CL1與第二導電線CL2之間。
第一導電線CL1可在平行於基底100的頂表面100U的第三方向D3上延伸，且第三方向D3可與第二方向D2交叉(或不平行於第二方向D2)。
第二導電線CL2可在第一方向D1上彼此間隔開，且可在第三方向D3上延伸。第二導電線CL2可在第三方向D3上且平行於第一導電線CL1延伸。
閘極電極GE可經設置以與第一導電線CL1及第二導電線CL2交叉。閘極電極GE可在第三方向D3上在第一導電線CL1與第二導電線CL2之間彼此間隔開，且可在第一方向D1上延伸。
第一導電線CL1及第二導電線CL2可由導電材料(例如，摻雜多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合)中的至少一者形成或包含導電材料中的至少一者。第一導電線CL1及第二導電線CL2可由以下中的至少一者形成或包含以下中的至少一者：摻雜多晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合。第一導電線CL1及第二導電線CL2可由二維半導體材料(例如，石墨烯、碳奈米管或其組合)中的至少一者形成或包含二維半導體材料中的至少一者。
閘極電極GE可由以下中的至少一者形成或包含以下中的至少一者：摻雜多晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合。閘極電極GE可由以下中的至少一者形成或包含以下中的至少一者：摻雜多晶矽、Al、Cu、Ti、Ta、 Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合。
堆疊SS可更包含多個通道圖案CH，其經設置以圍封閘極電極GE中的每一者的側表面GE_S。
通道圖案CH可經設置以圍封閘極電極GE中的對應一者的側表面GE_S，且可在第一方向D1上彼此間隔開。通道圖案CH可安置於第一導電線CL1與第二導電線CL2之間。第一導電線CL1可分別連接至通道圖案CH，且第二導電線CL2可分別連接至通道圖案CH。通道圖案CH中的每一者可連接至第一導電線CL1中的對應一者及第二導電線CL2中的對應一者。通道圖案CH中的每一者可安置於對應第一導電線CL1與對應第二導電線CL2之間。在以截面圖查看時，對應第一導電線CL1、通道圖案CH中的每一者以及對應第二導電線CL2可彼此水平地(例如，在第二方向D2上)重疊。
第一導電線CL1中的每一者可在第三方向D3上延伸，且可連接至分別圍封閘極電極GE的側表面GE_S的通道圖案CH中的相鄰者。第二導電線CL2中的每一者可在第三方向D3上延伸，且可連接至通道圖案CH中的相鄰者。
通道圖案CH可由以下中的至少一者形成或包含以下中的至少一者：矽(例如，多晶矽、摻雜矽或單晶矽)、鍺、矽鍺或氧化物半導體材料。氧化物半導體材料可包含：InGaZnO(IGZO)、Sn-InGaZnO、InWO(IWO)、CuS2、CuSe2、WSe2、InGaSiO、InSnZnO、InZnO(IZO)、ZnO、ZnTiO(ZTO)、YZnO(YZO)、ZnSnO、ZnON、 ZrZnSnO、SnO、HfInZnO、GaZnSnO、AlZnSnO、YbGaZnO、InGaO或其組合。通道圖案CH可由二維半導體材料(例如，MoS2、MoSe2、WS2、石墨烯、碳奈米管或其組合)中的至少一者形成或包含二維半導體材料中的至少一者。
堆疊SS可更包含通道圖案CH中的每一者與對應閘極電極GE之間的鐵電圖案FP、通道圖案CH中的每一者與鐵電圖案FP之間的金屬圖案MP，以及通道圖案CH中的每一者與金屬圖案MP之間的閘極絕緣圖案GI。
鐵電圖案FP可經設置以圍封或覆蓋對應閘極電極GE的側表面GE_S。
金屬圖案MP可經設置以圍封對應閘極電極GE的側表面GE_S，且可藉由插入於其間的鐵電圖案FP與對應閘極電極GE的側表面GE_S間隔開。
閘極絕緣圖案GI可經設置以圍封對應閘極電極GE的側表面GE_S，且可藉由插入於其間的鐵電圖案FP及金屬圖案MP與對應閘極電極GE的側表面GE_S間隔開。
鐵電圖案FP可由具有鐵電性質的氧化鉿形成或包含氧化鉿。鐵電圖案FP可更包含摻雜劑，且在一實例實施例中，摻雜劑可為Zr、Si、Al、Y、Gd、La、Sc或Sr中的至少一者。鐵電圖案FP可由以下中的至少一者形成或包含以下中的至少一者：HfO2、HfZnO、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或其組合。鐵電圖案FP可具有斜方晶相。
金屬圖案MP可由金屬材料(例如，Pt)及/或金屬氧化物(例如，RuO2、IrO2及LaSrCoO3)中的至少一者形成或包含金 屬材料及/或金屬氧化物中的至少一者。金屬圖案MP可用於容易地維持鐵電圖案FP的極化。
閘極絕緣圖案GI可由以下中的至少一者形成或包含以下中的至少一者：氧化矽、氮氧化矽層、具有高於氧化矽的介電常數的高k介電材料，或其組合。高k介電材料可由金屬氧化物或金屬氮氧化物形成或包含金屬氧化物或金屬氮氧化物。
堆疊SS可更包含：第一雜質圖案OP1，其設置於第一導電線CL1與通道圖案CH之間；以及第二雜質圖案OP2，其設置於第二導電線CL2與通道圖案CH之間。
第一雜質圖案OP1可在第一方向D1上彼此間隔開，且可分別插入於第一導電線CL1與通道圖案CH之間。
第二雜質圖案OP2可在第一方向D1上彼此間隔開，且可分別插入於第二導電線CL2與通道圖案CH之間。第二雜質圖案OP2可在第二方向D2上藉由插入於其間的通道圖案CH、閘極絕緣圖案GI、金屬圖案MP、鐵電圖案FP以及對應閘極電極GE與第一雜質圖案OP1間隔開。
第一導電線CL1可經由第一雜質圖案OP1電性地且分別地連接至通道圖案CH，且第二導電線CL2可經由第二雜質圖案OP2電性地且分別地連接至通道圖案CH。
第一導電線CL1中的每一者可連接至通道圖案CH中的相鄰者，所述通道圖案在第三方向D3上彼此間隔開。在第三方向D3上彼此相鄰的第一雜質圖案OP1中的相鄰者可安置於第一導電線CL1中的每一者與通道圖案CH中的相鄰者之間。第一導電線CL1中的每一者可經由第一雜質圖案OP1中的相鄰者電連接至 通道圖案CH中的相鄰者。
第二導電線CL2中的每一者可連接至通道圖案CH中的相鄰者。在第三方向D3上彼此相鄰的第二雜質圖案OP2中的相鄰者可安置於第二導電線CL2中的每一者與通道圖案CH中的相鄰者之間。第二導電線CL2中的每一者可經由第二雜質圖案OP2中的相鄰者電連接至通道圖案CH中的相鄰者。
第一雜質圖案OP1及第二雜質圖案OP2可包含相同導電性類型的雜質。第一雜質圖案OP1及第二雜質圖案OP2可包含n型雜質或p型雜質。
鐵電場效電晶體可由以下構成：對應閘極電極GE、通道圖案CH(其經設置以圍封對應閘極電極GE的側表面GE_S)中的每一者、鐵電圖案FP、金屬圖案MP以及閘極絕緣圖案GI(其插入於通道圖案CH中的每一者與對應閘極電極GE之間)，以及對應第一雜質圖案OP1及第二雜質圖案OP2(其安置於通道圖案CH中的每一者的兩側處)。
作為實例，第一導電線CL1可充當位元線，且第二導電線CL2可充當源極線。作為另一實例，第一導電線CL1可充當源極線，且第二導電線CL2可充當位元線。
堆疊SS可更包含第一絕緣圖案106，其在第一方向D1上彼此間隔開且插入於通道圖案CH之間。
第一絕緣圖案106及通道圖案CH可在第一方向D1上交替地堆疊。通道圖案CH可藉由第一絕緣圖案106彼此電分離或斷連。第一絕緣圖案106中的每一者可經設置以圍封對應閘極電極GE的側表面GE_S。第一絕緣圖案106可延伸至第一雜質圖案 OP1之間、第一導電線CL1之間、第二雜質圖案OP2之間以及第二導電線CL2之間的區。
第一絕緣圖案106可延伸至閘極絕緣圖案GI之間的區中，所述閘極絕緣圖案GI在第一方向D1上彼此相鄰且位於金屬圖案MP之間，所述金屬圖案MP在第一方向D1上彼此相鄰。換言之，閘極絕緣圖案GI及金屬圖案MP可插入於在第一方向D1上彼此相鄰的第一絕緣圖案106中的相鄰者之間。鐵電圖案FP可延伸至第一絕緣圖案106中的每一者與對應閘極電極GE之間的區中。第一絕緣圖案106可與鐵電圖案FP的側表面接觸。
在一實例實施例中，第一絕緣圖案106可由氧化矽形成或包含氧化矽。
側壁絕緣圖案130可安置於蝕刻終止層104上及堆疊SS的兩側處。
側壁絕緣圖案130可藉由插入於其間的堆疊SS在第二方向D2上彼此間隔開。側壁絕緣圖案130可在第一方向D1及第三方向D3上延伸。側壁絕緣圖案130中的一者可在第一方向D1上延伸以覆蓋第一導電線CL1及第一絕緣圖案106的側表面，且可沿著第一導電線CL1的側表面且在第三方向D3上延伸。側壁絕緣圖案130中的另一者可在第一方向D1上延伸以覆蓋第二導電線CL2及第一絕緣圖案106的側表面，且可沿著第二導電線CL2的側表面且在第三方向D3上延伸。
側壁絕緣圖案130可由以下中的至少一者形成或包含以下中的至少一者：例如氧化矽、氮化矽及/或氮氧化矽。
鐵電場效電晶體可由以下構成：對應閘極電極GE、通道 圖案CH(其安置以圍封對應閘極電極GE的側表面GE_S)中的每一者、鐵電圖案FP、金屬圖案MP以及閘極絕緣圖案GI(其插入於通道圖案CH中的每一者與對應閘極電極GE之間)，以及對應第一雜質圖案OP1及第二雜質圖案OP2(其安置於通道圖案CH中的每一者的兩側處)。因此，有可能容易地在豎直方向(例如，第一方向D1)上堆疊多個鐵電場效電晶體，且藉此增大半導體元件的整合密度。
此外，由於鐵電圖案FP、金屬圖案MP以及閘極絕緣圖案GI中的每一者安置以圍封對應閘極電極GE的側表面GE_S，因此施加至鐵電圖案FP及金屬圖案MP的電場的強度可增大，且施加至閘極絕緣圖案GI的電場的強度可減小。因此，有可能改良鐵電圖案FP的極化性質及閘極絕緣圖案GI的耐久性性質。因此，有可能改良半導體元件的操作及可靠度特性。
圖4、圖6、圖8、圖10、圖12以及圖14為示出根據實例實施例的製造半導體元件的方法的平面圖，且圖5、圖7、圖9、圖11、圖13以及圖15為分別沿著圖4、圖6、圖8、圖10、圖12以及圖14的線A-A'截取的截面圖。為了簡潔描述，先前參考圖1至圖3所描述的部件可由相同附圖標號識別，而不重複其重疊描述。
參考圖4及圖5，層間絕緣層102及蝕刻終止層104可依序形成於基底100上。第一絕緣層106及第二絕緣層108可堆疊在蝕刻終止層104上。
第一絕緣層106及第二絕緣層108可在垂直於基底100的頂表面100U的第一方向D1上交替地堆疊。第一絕緣層106中 的最下部者可插入於第二絕緣層108中的最下部者與蝕刻終止層104之間，且第一絕緣層106中的最上部者可安置於第二絕緣層108中的最上部者上。
第一絕緣層106可由氧化矽形成或包含氧化矽。第二絕緣層108可由具有相對於第一絕緣層106的蝕刻選擇性的材料(例如，氮化矽)形成或包含所述材料。
第一溝槽T1可形成於第一絕緣層106及第二絕緣層108中。
第一溝槽T1中的每一者可形成以在第一方向D1上穿過第一絕緣層106及第二絕緣層108且暴露蝕刻終止層104的頂表面。第一溝槽T1可在平行於基底100的頂表面100U的第二方向D2上彼此間隔開，且可在平行於基底100的頂表面100U的第三方向D3上延伸。第三方向D3可能不平行於第二方向D2。
第一溝槽T1的形成可包含各向異性地蝕刻第一絕緣層106及第二絕緣層108。
模具結構MS可由第一溝槽T1界定。
模具結構MS可包含第一絕緣層106的剩餘部分及第二絕緣層108的剩餘部分，所述剩餘部分插入於第一溝槽T1之間。第一絕緣層106的剩餘部分可稱為第一絕緣圖案106，且第二絕緣層108的剩餘部分可稱為第二絕緣圖案108。換言之，模具結構MS可包含第一絕緣圖案106及第二絕緣圖案108，其在第一方向D1上交替地堆疊。
第一溝槽T1可藉由插入於其間的模具結構MS在第二方向D2上彼此間隔開，且可在第三方向D3上延伸。模具結構MS 可在第一溝槽T1之間在第三方向D3上延伸。
第一孔H1可形成於模具結構MS中。
第一孔H1中的每一者可在第一方向D1上延伸以穿過模具結構MS且暴露蝕刻終止層104的頂表面。在第一溝槽T1之間，第一孔H1可在第三方向D3上彼此間隔開。
第一孔H1的形成可包含各向異性地蝕刻第一絕緣圖案106及第二絕緣圖案108。
參考圖6及圖7，第一犧牲圖案110可分別形成於第一溝槽T1中。
第一犧牲圖案110可形成以分別填充第一溝槽T1。第一犧牲圖案110可藉由插入於其間的模具結構MS在第二方向D2上彼此間隔開，且可在第三方向D3上延伸。第一犧牲圖案110可覆蓋模具結構MS的相對側表面。第一犧牲圖案110可由具有相對於第二絕緣圖案108的蝕刻選擇性的材料形成或包含所述材料。
在一實例實施例中，第一犧牲圖案110中的每一者可包含：氧化矽層，其形成以保形地覆蓋第一溝槽T1中的每一者的內表面且填充第一溝槽T1中的每一者的上部區；以及氮化矽層，其形成以填充第一溝槽T1中的每一者的剩餘區。
第一孔H1中的每一者可形成以暴露模具結構MS的第一絕緣圖案106及第二絕緣圖案108的側表面。
第二絕緣圖案108的所暴露側表面可選擇性地凹陷，且因此，第一凹陷區R1可形成於模具結構MS中。在一實例實施例中，第一凹陷區R1的形成可包含執行蝕刻製程以橫向地蝕刻第二絕緣圖案108的所暴露側表面，所述蝕刻製程具有相對於第二絕 緣圖案108的蝕刻選擇性。第一凹陷區R1可在第一方向D1上彼此間隔開，且可分別插入於第一絕緣圖案106之間。第一凹陷區R1中的每一者可形成以在以平面圖查看時圍封第一孔H1中的每一者。
參考圖8及圖9，多個通道圖案CH可分別形成於第一凹陷區R1中。
通道圖案CH中的每一者可填充第一凹陷區R1中的每一者的一部分。在一實例實施例中，通道圖案CH的形成可包含：形成通道層以填充第一凹陷區R1及第一孔H1中的每一者的一部分，自第一孔H1移除通道層，以及橫向地蝕刻通道層直至通道層在第一凹陷區R1中的每一者中具有所要厚度為止。
多個閘極絕緣圖案GI可分別形成於第一凹陷區R1中以分別覆蓋通道圖案CH的側表面。
閘極絕緣圖案GI中的每一者可填充第一凹陷區R1中的每一者的一部分。
多個金屬圖案MP可分別形成於第一凹陷區R1中以分別覆蓋閘極絕緣圖案GI的側表面。金屬圖案MP中的每一者可填充第一凹陷區R1中的每一者的剩餘區。
閘極絕緣圖案GI及金屬圖案MP可藉由與通道圖案CH實質上相同的方法形成。
參考圖10及圖11，第二犧牲圖案120可分別形成於第一孔H1中。
第二犧牲圖案120可形成以分別填充第一孔H1。第二犧牲圖案120可在模具結構MS中設置為在第三方向D3上彼此間隔 開。
第二犧牲圖案120可由具有相對於第二絕緣圖案108的蝕刻選擇性的材料形成或包含所述材料。作為實例，第二犧牲圖案120中的每一者可包含：氧化矽層，其形成以保形地覆蓋第一孔H1中的每一者的內表面且填充第一孔H1中的每一者的上部區；以及氮化矽層，其形成以填充第一孔H1中的每一者的剩餘區。
可在第一溝槽T1處移除第一犧牲圖案110。
第一溝槽T1中的每一者可形成以暴露模具結構MS的第一絕緣圖案106及第二絕緣圖案108的側表面。第二絕緣圖案108的所暴露側表面可選擇性地凹陷，且因此，第二凹陷區R2可形成於模具結構MS中。
第二凹陷區R2的形成可包含執行蝕刻製程以橫向地蝕刻第二絕緣圖案108的所暴露側表面，所述蝕刻製程具有相對於第二絕緣圖案108的蝕刻選擇性。
第二凹陷區R2可暴露通道圖案CH的側表面。第二凹陷區R2可在第一方向D1上彼此間隔開，且可分別插入於第一絕緣圖案106之間。第二凹陷區R2中的每一者可具有在第三方向D3上延伸的線形狀。
參考圖12及圖13，第一導電線CL1及第一雜質圖案OP1可形成於第二凹陷區R2中的對應者中。
第一雜質圖案OP1中的每一者可填充對應第二凹陷區R2中的每一者的一部分，且可與通道圖案CH中的每一者的側表面接觸。第一導電線CL1中的每一者可填充對應第二凹陷區R2中的每一者的剩餘區。
第二導電線CL2及第二雜質圖案OP2可形成於第二凹陷區R2中的對應者中。
第二雜質圖案OP2中的每一者可填充對應第二凹陷區R2中的每一者的一部分，且可與通道圖案CH中的每一者的相對側表面接觸。第二導電線CL2中的每一者可填充對應第二凹陷區R2中的每一者的剩餘區。
在一實例實施例中，第一雜質圖案OP1及第二雜質圖案OP2的形成可包含利用雜質摻雜由第二凹陷區R2暴露的通道圖案CH的側表面。第一雜質圖案OP1及第二雜質圖案OP2可具有相同的導電性類型，且雜質可為n型雜質或p型雜質。在一實例實施例中，第一導電線CL1及第二導電線CL2的形成可包含形成導電層以填充第二凹陷區R2的剩餘部分且填充第一溝槽T1中的每一者的一部分，以及自第一溝槽T1移除導電層。
第一導電線CL1可在第一方向D1上彼此間隔開，且第一雜質圖案OP1可在第一方向D1上彼此間隔開。第一絕緣圖案106可分別插入於第一導電線CL1之間，且可延伸至第一雜質圖案OP1之間的區中。第二導電線CL2可在第二方向D2上與第一導電線CL1間隔開，且第二雜質圖案OP2可在第二方向D2上與第一雜質圖案OP1間隔開。第一雜質圖案OP1及第二雜質圖案OP2可安置於第一導電線CL1及第二導電線CL2之間。第二導電線CL2可在第一方向D1上彼此間隔開，且第二雜質圖案OP2可在第一方向D1上彼此間隔開。第一絕緣圖案106可分別插入於第二導電線CL2之間，且可延伸至第二雜質圖案OP2之間的區。
第二犧牲圖案120、通道圖案CH、閘極絕緣圖案GI以及 金屬圖案MP可安置於第一導電線CL1及第二導電線CL2之間。第一雜質圖案OP1可分別插入於第一導電線CL1與通道圖案CH之間，且第二雜質圖案OP2可分別插入於第二導電線CL2與通道圖案CH之間。
側壁絕緣圖案130可分別形成於第一溝槽T1中。
側壁絕緣圖案130可形成以分別填充第一溝槽T1。側壁絕緣圖案130可藉由插入於其間的模具結構MS在第二方向D2上彼此間隔開。側壁絕緣圖案130中的一者可在第一方向D1上延伸以覆蓋第一導電線CL1的側表面，且側壁絕緣圖案130中的另一者可在第一方向D1上延伸以覆蓋第二導電線CL2的側表面。側壁絕緣圖案130中的每一者可具有在第三方向D3上延伸的線形狀。
參考圖14及圖15，可自第一孔H1移除第二犧牲圖案120。
鐵電圖案FP可形成於第一孔H1中的每一者中。鐵電圖案FP可形成以填充第一孔H1中的每一者的一部分，且保形地覆蓋第一孔H1中的每一者的內表面。鐵電圖案FP可形成以覆蓋金屬圖案MP的側表面、第一絕緣圖案106的側表面以及蝕刻終止層104的頂表面。
返回參考圖2及圖3，閘極電極GE可形成於第一孔H1中的每一者中。閘極電極GE可形成以填充第一孔H1中的每一者的剩餘區。
堆疊SS可由以下構成：閘極電極GE、鐵電圖案FP、通道圖案CH、閘極絕緣圖案GI、金屬圖案MP、第一導電線CL1及 第二導電線CL2、第一雜質圖案OP1及第二雜質圖案OP2，以及第一絕緣圖案106。
圖16為示出根據實例實施例的半導體元件的平面圖，且圖17為沿著圖16的線A-A'截取的截面圖。為了簡潔起見，下文將主要描述與參考圖1至圖3所描述的半導體元件不同的特徵。
參考圖16及圖17，堆疊SS可包含：通道圖案CH，其圍封閘極電極GE中的對應一者的側表面GE_S；鐵電圖案FP，其位於通道圖案CH中的每一者與對應閘極電極GE之間；以及閘極絕緣圖案GI，其位於通道圖案CH中的每一者與鐵電圖案FP之間。
根據本發明實例實施例，堆疊SS可不包含參考圖1至圖3所描述的鐵電圖案FP與閘極絕緣圖案GI之間的金屬圖案MP。
閘極絕緣圖案GI可圍封對應閘極電極GE的側表面GE_S，且可藉由插入於其間的鐵電圖案FP與對應閘極電極GE的側表面GE_S間隔開。閘極絕緣圖案GI可與鐵電圖案FP的側表面接觸。
鐵電場效電晶體可由以下構成：對應閘極電極GE、圍封對應閘極電極GE的側表面GE_S的通道圖案CH中的每一者、鐵電圖案FP以及插入於通道圖案CH中的每一者與對應閘極電極GE之間的閘極絕緣圖案GI，以及對應第一雜質圖案OP1及第二雜質圖案OP2(其安置於通道圖案CH中的每一者的兩側處)。
除前述差異以外，根據本發明實例實施例的半導體元件可組態成具有與參考圖1至圖3所描述的半導體元件實質上相同的特徵。
圖18為示出根據實例實施例的半導體元件的平面圖，且圖19為沿著圖18的線A-A'及線B-B'截取的截面圖。為了簡潔起見，下文將主要描述與參考圖1至圖3所描述的半導體元件不同的特徵。
參考圖18及圖19，堆疊SS可更包含分離絕緣圖案140，其經設置以穿過閘極電極GE中的每一者。
分離絕緣圖案140可在第二方向D2上延伸以穿過以下中的對應一者：閘極電極GE、鐵電圖案FP、金屬圖案MP、閘極絕緣圖案GI以及通道圖案CH中的每一者。分離絕緣圖案140可在第一方向D1上延伸以穿過對應閘極電極GE以及鐵電圖案FP的底部部分。
對應閘極電極GE可劃分成第一閘極電極GE1及第二閘極電極GE2，其藉由分離絕緣圖案140在第三方向D3上彼此間隔開。鐵電圖案FP可劃分成第一鐵電圖案FP1及第二鐵電圖案FP2，其藉由分離絕緣圖案140在第三方向D3上彼此間隔開。金屬圖案MP可劃分成第一金屬圖案MP1及第二金屬圖案MP2，其藉由分離絕緣圖案140在第三方向D3上彼此間隔開。閘極絕緣圖案GI可劃分成第一閘極絕緣圖案GI1及第二閘極絕緣圖案GI2，其藉由分離絕緣圖案140在第三方向D3上彼此間隔開。通道圖案CH中的每一者可劃分成第一通道圖案CH1及第二通道圖案CH2，其藉由分離絕緣圖案140在第三方向D3上彼此間隔開。
第一鐵電場效電晶體可由以下構成：第一閘極電極GE1、第一鐵電圖案FP1、第一金屬圖案MP1、第一閘極絕緣圖案GI1以及第一通道圖案CH1。
第二鐵電場效電晶體可由以下構成：第二閘極電極GE2、第二鐵電圖案FP2、第二金屬圖案MP2、第二閘極絕緣圖案GI2以及第二通道圖案CH2。
第一鐵電場效電晶體及第二鐵電場效電晶體可藉由分離絕緣圖案140彼此電分離或斷連。
分離絕緣圖案140可由以下中的至少一者形成或包含以下中的至少一者：氧化矽、氮化矽及/或氮氧化矽。
第一通道圖案CH1及第二通道圖案CH2可連接至第一雜質圖案OP1中的對應一者，且可經由對應第一雜質圖案OP1連接至第一導電線CL1中的對應一者。第一通道圖案CH1及第二通道圖案CH2可共用對應第一雜質圖案OP1及對應第一導電線CL1。第一通道圖案CH1及第二通道圖案CH2可連接至第二雜質圖案OP2中的對應一者，且可經由對應第二雜質圖案OP2連接至第二導電線CL2中的對應一者。第一通道圖案CH1及第二通道圖案CH2可共用對應第二雜質圖案OP2及對應第二導電線CL2。
圖20為示出根據實例實施例的半導體元件的平面圖。圖21至圖23為沿著圖20的線B-B'截取的截面圖。沿著圖20的線A-A'截取的截面圖可與圖3實質上相同。為了簡潔起見，下文將主要描述與參考圖1至圖3所描述的半導體元件不同的特徵。
參考圖20及圖21，堆疊SS可更包含第二絕緣圖案108，其插入於在第三方向D3上彼此間隔開的通道圖案CH中的相鄰者之間。
通道圖案CH中的相鄰者可藉由第二絕緣圖案108彼此電分離或斷連。第二絕緣圖案108可插入於第一導電線CL1中的 對應一者與第二導電線CL2中的對應一者之間。第二絕緣圖案108可插入於第一絕緣圖案106之間。
第二絕緣圖案108可由不同於第一絕緣圖案106的材料形成或包含所述材料。在一實例實施例中，第一絕緣圖案106可由氧化矽形成或包含氧化矽，且第二絕緣圖案108可由氮化矽形成或包含氮化矽。
參考圖20及圖22，堆疊SS可更包含第三絕緣圖案150，其插入於在第三方向D3上彼此間隔開的通道圖案CH中的相鄰者之間。
通道圖案CH中的相鄰者可藉由第三絕緣圖案150彼此電分離或斷連。第三絕緣圖案150可插入於第一導電線CL1中的對應一者與第二導電線CL2中的對應一者之間。第三絕緣圖案150可插入於第一絕緣圖案106之間。
第三絕緣圖案150可由與第一絕緣圖案106相同的材料形成或包含所述材料。作為實例，第一絕緣圖案106及第三絕緣圖案150可由氧化矽形成或包含氧化矽。
參考圖20及圖23，堆疊SS可更包含氣隙AG，其插入於在第三方向D3上彼此間隔開的通道圖案CH中的相鄰者之間。通道圖案CH中的相鄰者可藉由氣隙AG彼此電分離或斷連。
氣隙AG可插入於第一導電線CL1中的對應一者與第二導電線CL2中的對應一者之間。氣隙AG可插入於第一絕緣圖案106之間。
圖24為示出根據實例實施例的半導體元件的平面圖。圖25為沿著圖24的線B-B'截取的截面圖。沿著圖24的線A-A'截取 的截面圖可與圖3實質上相同。為了簡潔起見，下文將主要描述與參考圖1至圖3所描述的半導體元件不同的特徵。
參考圖24及圖25，堆疊SS可更包含屏蔽線165，其安置於第一導電線CL1與第二導電線CL2之間且安置於閘極電極GE之間。屏蔽線165可用於防止在閘極電極GE之間及在通道圖案CH中的相鄰者之間發生電子干擾問題。
屏蔽線165及閘極電極GE可在第三方向D3上交替地配置。屏蔽線165可在第一方向D1上且平行於閘極電極GE延伸。屏蔽線165可安置於通道圖案CH中的相鄰者之間，所述通道圖案CH經設置以分別圍封閘極電極GE的側表面GE_S。
堆疊SS可更包含參考圖20及圖21所描述的通道圖案CH中的相鄰者之間的第二絕緣圖案108。在此情況下，屏蔽線165中的每一者可在第一方向D1上延伸以穿過第一絕緣圖案106及第二絕緣圖案108，其插入於第一絕緣圖案106之間。
屏蔽線165可由金屬材料中的至少一者形成或包含金屬材料中的至少一者，且接地電壓可施加至屏蔽線165。
圖26為示意性地示出根據實例實施例的半導體元件的透視圖。圖27為示出根據實例實施例的半導體元件的平面圖，且圖28為沿著圖27的線A-A'截取的截面圖。為了簡潔起見，下文將主要描述與參考圖1至圖3所描述的半導體元件不同的特徵。
參考圖26至圖28，堆疊SS可包含第一導電線CL1a，其構成第一行且在第一方向D1上彼此間隔開。堆疊SS可包含構成第二行的第一導電線CL1b，其在第二方向D2上與第一行的第一導電線CL1a間隔開，且在第一方向D1上彼此間隔開。堆疊SS可 包含第二導電線CL2，其安置於第一行的第一導電線CL1a與第二行的第一導電線CL1b之間，且在第三方向D3上彼此間隔開。堆疊SS可包含閘極電極GE，其安置於第一行的第一導電線CL1a與第二導電線CL2之間，以及第二行的第一導電線CL1b與第二導電線CL2之間。
第一行的第一導電線CL1a及第二行的第一導電線CL1b可在第三方向D3上延伸。第二導電線CL2可在第一方向D1上延伸，且可在第三方向D3上彼此間隔開。閘極電極GE可在第一方向D1上延伸。
閘極電極GE可包含閘極電極GEa，其構成第一行且在第一行的第一導電線CL1a與第二導電線CL2之間在第三方向D3上彼此間隔開。閘極電極GE可包含閘極電極GEb，其構成第二行且在第二行的第一導電線CL1b與第二導電線CL2之間在第三方向D3上彼此間隔開。
堆疊SS可更包含多個通道圖案CH，其經設置以圍封閘極電極GE中的每一者的側表面GE_S。
通道圖案CH可包含通道圖案CHa，其構成第一行，圍封第一行的閘極電極GEa中的每一者的側表面GE_S，且在第一方向D1上彼此間隔開。
通道圖案CH可包含通道圖案CHb，其構成第二行，圍封第二行的閘極電極GEb中的每一者的側表面GE_S，且在第一方向D1上彼此間隔開。
通道圖案CH可更包含通道延伸部分CHE，其圍封第二導電線CL2中的每一者的側表面CL2_S且在第一方向D1上彼此 間隔開。
通道延伸部分CHE可安置於第一行的通道圖案CHa與第二行的通道圖案CHb之間，以將第一行的通道圖案CHa連接至第二行的通道圖案CHb。
堆疊SS可更包含第一雜質圖案OP1，其插入於第一行的第一導電線CL1a與第一行的通道圖案CHa之間，以及第二行的第一導電線CL1b與第二行的通道圖案CHb之間。
第一雜質圖案OP1可包含第一雜質圖案OP1a，其構成第一行，分別插入於第一行的第一導電線CL1a與第一行的通道圖案CHa之間，且在第一方向D1上彼此間隔開。
第一雜質圖案OP1可包含第一雜質圖案OP1b，其構成第二行，分別插入於第二行的第一導電線CL1b與第二行的通道圖案CHb之間，且在第一方向D1上彼此間隔開。
第一行的通道圖案CHa可經由第一行的第一雜質圖案OP1a分別電連接至第一行的第一導電線CL1a。第二行的通道圖案CHb可經由第二行的第一雜質圖案OP1b分別電連接至第二行的第一導電線CL1b。
堆疊SS可更包含第二雜質圖案OP2，其插入於第二導電線CL2中的每一者與通道延伸部分CHE之間。
第二雜質圖案OP2可在第一方向D1上彼此間隔開，且可分別插入於通道延伸部分CHE與第二導電線CL2中的對應一者之間。第二雜質圖案OP2可經設置以圍封對應第二導電線CL2的側表面CL2_S。通道延伸部分CHE可藉由插入於其間的第二雜質圖案OP2與對應第二導電線CL2的側表面CL2_S間隔開。第 一行的通道圖案CHa及第二行的通道圖案CHb可經由通道延伸部分CHE及第二雜質圖案OP2電連接至對應第二導電線CL2。
堆疊SS可更包含第一絕緣圖案106，其在第一方向D1上彼此間隔開。
第一絕緣圖案106可插入於第一行的通道圖案CHa之間，且第一行的通道圖案CHa可藉由第一絕緣圖案106彼此電分離或斷連。第一絕緣圖案106可水平地(例如，在第二方向D2上)延伸，且可插入於通道延伸部分CHE之間。通道延伸部分CHE可藉由第一絕緣圖案106彼此電分離或斷連。第一絕緣圖案106可水平地(例如，在第二方向D2上)延伸，且可插入於第二行的通道圖案CHb之間。第二行的通道圖案CHb可藉由第一絕緣圖案106彼此電分離或斷連。第一絕緣圖案106可延伸至第一行的第一雜質圖案OP1a之間的以及第一行的第一導電線CL1a之間的區中，且可圍封第一行的閘極電極GEa中的每一者的側表面GE_S。第一絕緣圖案106可延伸至第二行的第一雜質圖案OP1b之間的以及第二行的第一導電線CL1b之間的區中，且可圍封第二行的閘極電極GEb中的每一者的側表面GE_S。第一絕緣圖案106可延伸至第二雜質圖案OP2之間的區中。第一絕緣圖案106可圍封對應第二導電線CL2的側表面CL2_S，且可與對應第二導電線CL2的側表面CL2_S接觸。
側壁絕緣圖案130可安置於蝕刻終止層104上及堆疊SS的兩側處。
側壁絕緣圖案130可藉由插入於其間的堆疊SS在第二方向D2上彼此間隔開。側壁絕緣圖案130可在第一方向D1及第三 方向D3上延伸。側壁絕緣圖案130中的一者可在第一方向D1上延伸以覆蓋第一行的第一導電線CL1a及第一絕緣圖案106的側表面，且可沿著第一行的第一導電線CL1a的側表面且在第三方向D3上延伸。側壁絕緣圖案130中的另一者可在第一方向D1上延伸以覆蓋第二行的第一導電線CL1b及第一絕緣圖案106的側表面，且可沿著第二行的第一導電線CL1b的側表面且在第三方向D3上延伸。
圖29、圖31、圖33、圖35、圖37以及圖39為示出根據實例實施例的製造半導體元件的方法的平面圖，且圖30、圖32、圖34、圖36、圖38以及圖40為分別沿著圖29、圖31、圖33、圖35、圖37以及圖39的線A-A'截取的截面圖。為了簡潔起見，下文將主要描述與參考圖4至圖15所描述的製造方法不同的特徵。
參考圖29及圖30，層間絕緣層102及蝕刻終止層104可依序形成於基底100上。
第一絕緣層106及第二絕緣層108可交替地堆疊在蝕刻終止層104上。
第一溝槽T1可形成於第一絕緣層106及第二絕緣層108中。第一溝槽T1中的每一者可形成以在第一方向D1上穿過第一絕緣層106及第二絕緣層108且暴露蝕刻終止層104的頂表面。第一溝槽T1可在第二方向D2上彼此間隔開，且可在第三方向D3上延伸。
模具結構MS可由第一溝槽T1界定。模具結構MS可包含第一絕緣層106的剩餘部分及第二絕緣層108的剩餘部分，所 述剩餘部分插入於第一溝槽T1之間。第一絕緣層106的剩餘部分可稱為第一絕緣圖案106，且第二絕緣層108的剩餘部分可稱為第二絕緣圖案108。第一溝槽T1可藉由插入於其間的模具結構MS在第二方向D2上彼此間隔開，且可在第三方向D3上延伸。
第一孔H1可形成於模具結構MS中。第一孔H1中的每一者可在第一方向D1上延伸以穿過模具結構MS且暴露蝕刻終止層104的頂表面。
第一孔H1可包含：第一孔H1a，其構成第一行且在第三方向D3上彼此間隔開；以及第一孔H1b，其構成第二行，在第二方向D2上與第一行的第一孔H1a間隔開，且在第三方向D3上彼此間隔開。
第二孔H2可形成於模具結構MS中。第二孔H2中的每一者可在第一方向D1上延伸以穿過模具結構MS且暴露蝕刻終止層104的頂表面。第二孔H2可安置於第一行的第一孔H1a與第二行的第一孔H1b之間，且可在第三方向D3上彼此間隔開。
參考圖31及圖32，第一犧牲圖案110可分別形成於第一溝槽T1中。
第一孔H1及第二孔H2中的每一者可暴露模具結構MS的第一絕緣圖案106及第二絕緣圖案108的側表面。第二絕緣圖案108的所暴露側表面可選擇性地凹陷，且因此，第一凹陷區R1可形成於模具結構MS中。第一凹陷區R1可在第一方向D1上彼此間隔開，且可插入於第一絕緣圖案106之間。第一凹陷區R1中的每一者可形成以在以平面圖查看時圍封第一孔H1及第二孔H2中的每一者。第一凹陷區R1中的每一者可為單個空白區，其自第 一行的第一孔H1a中的一者、第二孔H2中的一者以及第二行的第一孔H1b中的一者水平地(例如，在第二方向D2上)延伸。
參考圖33及圖34，多個通道圖案CH可分別形成於第一凹陷區R1中。通道圖案CH中的每一者可形成以填充第一凹陷區R1中的每一者的一部分。
通道圖案CH可包含第一行的通道圖案CHa(其圍封第一行的第一孔H1a中的對應一者且在第三方向D3上彼此間隔開)、第二行的通道圖案CHb(其圍封第二行的第一孔H1b中的對應一者且在第三方向D3上彼此間隔開)以及通道延伸部分CHE(其圍封第二孔H2中的對應一者且在第三方向D3上彼此間隔開)。通道延伸部分CHE可插入於第一行的通道圖案CHa與第二行的通道圖案CHb之間，且可將第一行的通道圖案CHa連接至第二行的通道圖案CHb。
第二犧牲圖案(圖中未示)可經設置以分別填充第一孔H1。
第二孔H2中的每一者可形成以暴露通道延伸部分CHE的側表面。
第二雜質圖案OP2可分別形成於通道延伸部分CHE的所暴露側表面上。在一實例實施例中，第二雜質圖案OP2的形成可包含利用雜質摻雜通道延伸部分CHE的所暴露側表面。
在形成第二雜質圖案OP2之後，第三犧牲圖案160可分別形成於第二孔H2中。第三犧牲圖案160可形成以分別填充第二孔H2。在模具結構MS中，第三犧牲圖案160可在第三方向D3上彼此間隔開。
第三犧牲圖案160可由具有相對於第二絕緣圖案108的蝕刻選擇性的材料形成或包含所述材料。作為實例，第三犧牲圖案160中的每一者可包含：氧化矽層，其形成以保形地覆蓋第二孔H2中的每一者的內表面且填充第二孔H2中的每一者的上部區；以及氮化矽層，其形成以填充第二孔H2中的每一者的剩餘區。
可自第一孔H1移除第二犧牲圖案。第一孔H1中的每一者可形成以暴露凹陷區R1。
多個閘極絕緣圖案GI可分別形成於第一凹陷區R1中以分別覆蓋通道圖案CH的側表面。閘極絕緣圖案GI中的每一者可填充第一凹陷區R1中的每一者的一部分。
多個金屬圖案MP可分別形成於第一凹陷區R1中以分別覆蓋閘極絕緣圖案GI的側表面。金屬圖案MP中的每一者可經設置以填充第一凹陷區R1中的每一者的剩餘區。
參考圖35及圖36，第四犧牲圖案170可分別形成於第一孔H1中。第四犧牲圖案170可形成以分別填充第一孔H1。
第四犧牲圖案170可由具有相對於第二絕緣圖案108的蝕刻選擇性的材料形成或包含所述材料。作為實例，第四犧牲圖案170中的每一者可包含：氧化矽層，其形成以保形地覆蓋第一孔H1中的每一者的內表面且填充第一孔H1中的每一者的上部區；以及氮化矽層，其形成以填充第一孔H1中的每一者的剩餘區。
可在第一溝槽T1處移除第一犧牲圖案110，且可在第二孔H2處移除第三犧牲圖案160。
第二孔H2中的每一者可形成以暴露第二雜質圖案OP2的側表面。
第一溝槽T1中的每一者可形成以暴露模具結構MS的第一絕緣圖案106及第二絕緣圖案108的側表面。第二絕緣圖案108的所暴露側表面可選擇性地凹陷，且因此，第二凹陷區R2可形成於模具結構MS中。第二凹陷區R2可形成以暴露通道圖案CH的側表面。第二凹陷區R2可在第一方向D1上彼此間隔開，且可插入於第一絕緣圖案106之間。第二凹陷區R2中的每一者可具有在第三方向D3上延伸的線形狀。
參考圖37及圖38，第一雜質圖案OP1可形成於第二凹陷區R2中。在一實例實施例中，第一雜質圖案OP1的形成可包含利用雜質摻雜通道圖案CH的側表面，其經由第二凹陷區R2暴露。
第一導電線CL1可形成以填充第二凹陷區R2的剩餘部分，且第二導電線CL2可分別形成於第二孔H2中。第一導電線CL1及第二導電線CL2的形成可包含：形成導電層以填充第二凹陷區R2、第二孔H2以及第一溝槽T1中的每一者的一部分；以及自第一溝槽T1移除導電層。
側壁絕緣圖案130可分別形成於第一溝槽T1中。側壁絕緣圖案130可形成以分別填充第一溝槽T1。側壁絕緣圖案130可藉由插入於其間的模具結構MS在第二方向D2上彼此間隔開。側壁絕緣圖案130中的一者可在第一方向D1上延伸以覆蓋第一導電線CL1之中的第一行的導電線CL1a的側表面，且側壁絕緣圖案130中的另一者可在第一方向D1上延伸以覆蓋第一導電線CL1之中的第二行的導電線CL1b的側表面。側壁絕緣圖案130中的每一者可具有在第三方向D3上延伸的線形狀。
參考圖39及圖40，可自第一孔H1移除第四犧牲圖案170。第一孔H1中的每一者可形成以暴露金屬圖案MP的側表面及第一絕緣圖案106的側表面。
返回參考圖27及圖28，鐵電圖案FP可形成於第一孔H1中的每一者中。鐵電圖案FP可形成以填充第一孔H1中的每一者的一部分，且保形地覆蓋第一孔H1中的每一者的內表面。鐵電圖案FP可形成以覆蓋金屬圖案MP的側表面、第一絕緣圖案106的側表面以及蝕刻終止層104的頂表面。
閘極電極GE可形成於第一孔H1中的每一者中。閘極電極GE可形成以填充第一孔H1中的每一者的剩餘區。
圖41為示意性地示出根據實例實施例的半導體元件的透視圖。圖42為示出根據實例實施例的半導體元件的平面圖，且圖43為沿著圖42的線A-A'截取的截面圖。為了簡潔起見，下文將主要描述與參考圖1至圖3所描述的半導體元件不同的特徵。
參考圖41至圖43，堆疊SS可包含第一導電線CL1(其在第一方向D1上彼此間隔開)、第二導電線CL2(其在第二方向D2上與第一導電線CL1間隔開)以及閘極電極GE(其安置於第一導電線CL1與第二導電線CL2之間)。
第一導電線CL1可在第三方向D3上延伸。第二導電線CL2可在第一方向D1上延伸，且可在第三方向D3上彼此間隔開。閘極電極GE可在第三方向D3上在第一導電線CL1與第二導電線CL2之間彼此間隔開，且可在第一方向D1上延伸。
堆疊SS可更包含多個通道圖案CH，其經設置以圍封閘極電極GE中的每一者的側表面GE_S。
通道圖案CH可經設置以圍封閘極電極GE中的對應一者的側表面GE_S，且可在第一方向D1上彼此間隔開。通道圖案CH可水平地(例如，在第二方向D2上)延伸，且可經設置以圍封第二導電線CL2中的對應一者的側表面CL2_S。
通道圖案CH可包含通道延伸部分CHE，其經設置以圍封對應第二導電線CL2的側表面CL2_S且在第一方向D1上彼此間隔開。
堆疊SS可更包含第一雜質圖案OP1(其設置於第一導電線CL1與通道圖案CH之間)及第二雜質圖案OP2(其設置於第二導電線CL2與通道圖案CH(亦即，通道延伸部分CHE)之間)。
第一雜質圖案OP1可在第一方向D1上彼此間隔開，且可分別插入於通道圖案CH與第一導電線CL1之間。第二雜質圖案OP2可在第一方向D1上彼此間隔開，且可分別插入於通道圖案CH(亦即，通道延伸部分CHE)與第二導電線CL2中的對應一者之間。第二雜質圖案OP2可經設置以圍封對應第二導電線CL2的側表面CL2_S。通道圖案CH(亦即，通道延伸部分CHE)可藉由插入於其間的第二雜質圖案OP2與對應第二導電線CL2的側表面CL2_S間隔開。通道圖案CH可經由第一雜質圖案OP1電性地且分別地連接至第一導電線CL1，且可經由通道延伸部分CHE及第二雜質圖案OP2電連接至對應第二導電線CL2。
第一導電線CL1中的每一者可在第三方向D3上延伸，且可連接至在第三方向D3上彼此間隔開的通道圖案CH中的相鄰者。在第三方向D3上彼此相鄰的第一雜質圖案OP1中的相鄰者可安置於第一導電線CL1中的每一者與通道圖案CH中的相鄰者 之間。第一導電線CL1中的每一者可經由第一雜質圖案OP1中的相鄰者電連接至通道圖案CH中的相鄰者。
第二導電線CL2可在第三方向D3上彼此間隔開，且可分別連接至在第三方向D3上彼此間隔開的通道圖案CH中的相鄰者。通道圖案CH中的相鄰者可在第二方向D2上延伸，且可分別圍封第二導電線CL2的側表面CL2_S。通道圖案CH中的相鄰者可包含通道延伸部分CHE，其經設置以分別圍封第二導電線CL2的側表面CL2_S且彼此相鄰。在第三方向D3上彼此間隔開的第二雜質圖案OP2中的相鄰者可分別插入於第二導電線CL2與通道延伸部分CHE中的相鄰者之間。第二雜質圖案OP2中的相鄰者可分別圍封第二導電線CL2的側表面CL2_S，且通道延伸部分CHE中的相鄰者可藉由插入於其間的第二雜質圖案OP2中的相鄰者與第二導電線CL2的側表面CL2_S間隔開。通道圖案CH中的相鄰者可經由通道延伸部分CHE中的相鄰者及第二雜質圖案OP2中的相鄰者電性地且分別地連接至第二導電線CL2。
堆疊SS可更包含第一絕緣圖案106，其在第一方向D1上彼此間隔開且插入於通道圖案CH之間。
第一絕緣圖案106及通道圖案CH可在第一方向D1上交替地堆疊。通道圖案CH可藉由第一絕緣圖案106彼此電分離或斷連。第一絕緣圖案106中的每一者可圍封對應閘極電極GE的側表面GE_S。第一絕緣圖案106可延伸至第一雜質圖案OP1之間的以及第一導電線CL1之間的區中，且可延伸至第二雜質圖案OP2之間的區中。第一絕緣圖案106可圍封對應第二導電線CL2的側表面CL2_S，且可與對應第二導電線CL2的側表面CL2_S接 觸。
堆疊SS對可安置成在第二方向D2上彼此相鄰。
堆疊SS對中的一者的第二導電線CL2可面向堆疊SS對中的另一者的第二導電線CL2。堆疊SS對可安置為彼此具有對稱性。堆疊SS對中的一者的第一絕緣圖案106可水平地(例如，在第二方向D2上)延伸，且可連接至堆疊SS對中的另一者的第一絕緣圖案106。第二絕緣圖案108可插入於堆疊SS對中的一者的通道延伸部分CHE與堆疊SS對中的另一者的通道延伸部分CHE之間。
側壁絕緣圖案130可藉由插入於其間的堆疊SS對在第二方向D2上彼此間隔開。
側壁絕緣圖案130中的一者可在第一方向D1上延伸以覆蓋堆疊SS對中的一者的第一導電線CL1及第一絕緣圖案106的側表面。側壁絕緣圖案130中的另一者可在第一方向D1上延伸以覆蓋堆疊SS對中的另一者的第一導電線CL1及第一絕緣圖案106的側表面。
圖44為示出根據實例實施例的半導體元件的截面圖。為了簡潔起見，下文將主要描述與參考圖1至圖3所描述的半導體元件不同的特徵。
參考圖44，周邊電路結構PS及胞元結構CS可設置於基底100上。
胞元結構CS可包含參考圖1至圖3所描述的堆疊SS及側壁絕緣圖案130。
周邊電路結構PS可包含基底100上的周邊電晶體PTR、 覆蓋周邊電晶體PTR的層間絕緣層102以及層間絕緣層102上的蝕刻終止層104。
周邊電晶體PTR中的每一者可包含基底100上的周邊閘極電極PGE、基底100與周邊閘極電極PGE之間的周邊閘極絕緣圖案PGI、周邊閘極電極PGE的相對側表面上的閘極間隔件GSP以及周邊閘極電極PGE的兩側處的周邊源極/汲極區PSD。
周邊電路結構PS可更包含周邊接觸件10及周邊線12，其安置於層間絕緣層102中且連接至周邊源極/汲極區PSD及周邊閘極電極PGE。
在一實例實施例中，周邊電路結構PS可安置於基底100與胞元結構CS之間。在此情況下，周邊電晶體PTR可安置於胞元結構CS的堆疊SS下方，且可與堆疊SS豎直(例如，在第一方向D1上)重疊。
周邊電路結構PS可更包含周邊襯墊14，其分別連接至堆疊SS的閘極電極GE。周邊襯墊14中的每一者可經設置以穿過蝕刻終止層104，且可連接至閘極電極GE中的對應一者。周邊襯墊14可經由周邊接觸件10及周邊線12電連接至周邊電晶體PTR。
周邊襯墊14可由導電材料中的至少一者形成或包含導電材料中的至少一者。
圖45為示出根據實例實施例的半導體元件的截面圖。為了簡潔起見，下文將主要描述與參考圖1至圖3所描述的半導體元件不同的特徵。
參考圖45，周邊電路結構PS及胞元結構CS可設置於基底100上。
胞元結構CS可包含參考圖1至圖3所描述的層間絕緣層102、蝕刻終止層104、堆疊SS以及側壁絕緣圖案130。
周邊電路結構PS可包含：周邊電晶體PTR，其設置於基底100上；以及周邊接觸件10及周邊線12，其連接至周邊電晶體PTR。周邊電晶體PTR、周邊接觸件10以及周邊線12可組態成具有與參考圖44所描述的周邊電晶體PTR、周邊接觸件10以及周邊線12實質上相同的特徵。
周邊電路結構PS可安置於胞元結構CS的一側處。
層間絕緣層102可水平地(例如，在第二方向D2上)延伸以覆蓋周邊電晶體PTR、周邊接觸件10以及周邊線12。
蝕刻終止層104可沿著層間絕緣層102的頂表面延伸。
周邊電晶體PTR可自胞元結構CS的堆疊SS水平地(例如，在第二方向D2上)偏移，且可不與堆疊SS豎直(例如，在第一方向D1上)重疊。
胞元結構CS可更包含設置於堆疊SS上的上部絕緣層200，以及安置於上部絕緣層200中的胞元接觸插塞220、上部接觸件250以及上部互連線240。
胞元接觸插塞220可經設置以穿過上部絕緣層200的下部部分，且可分別連接至堆疊SS的閘極電極GE。胞元接觸插塞220可連接至上部接觸件250及上部互連線240。
周邊電路結構PS可更包含周邊接觸插塞230及連接至周邊接觸插塞230的周邊襯墊14。
周邊襯墊14中的每一者可經設置以穿過蝕刻終止層104，且可連接至周邊接觸插塞230中的對應一者。周邊襯墊14可 經由周邊接觸件10及周邊線12電連接至周邊電晶體PTR。
上部絕緣層200可延伸至周邊電路結構PS上的區，且可覆蓋周邊接觸插塞230及周邊襯墊14。
上部接觸件250及上部互連線240可安置於周邊電路結構PS上的上部絕緣層200中。
周邊接觸插塞230可經設置以穿過上部絕緣層200的至少一部分，且可連接至上部接觸件250及上部互連線240。
堆疊SS的閘極電極GE可經由胞元接觸插塞220、上部接觸件250、上部互連線240、周邊接觸插塞230、周邊襯墊14、周邊接觸件10以及周邊線12電連接至周邊電晶體PTR。
圖46為示出根據實例實施例的半導體元件的截面圖。為了簡潔起見，下文將主要描述與參考圖1至圖3所描述的半導體元件不同的特徵。
參考圖46，周邊電路結構PS可安置於胞元結構CS上。
胞元結構CS可包含參考圖1至圖3所描述的基底100、層間絕緣層102、蝕刻終止層104、堆疊SS以及側壁絕緣圖案130。胞元結構CS的基底100可稱為第一基底。
胞元結構CS可更包含上部絕緣層200及胞元接面層310(其依序堆疊在堆疊SS上)、胞元接觸插塞220(其安置於上部絕緣層200中)以及胞元襯墊300(其經設置以穿過胞元接面層310)。
上部絕緣層200及胞元接面層310可由絕緣材料中的至少一者形成或包含絕緣材料中的至少一者。胞元接觸插塞220及胞元襯墊300可由導電材料中的至少一者形成或包含導電材料中的至少一者。
胞元接觸插塞220可經設置以穿過上部絕緣層200，且可分別連接至堆疊SS的閘極電極GE。
胞元襯墊300可經設置以穿過胞元接面層310，且可分別連接至胞元接觸插塞220。
周邊電路結構PS可包含第二基底500、第二基底500上的周邊電晶體PTR、覆蓋周邊電晶體PTR的周邊絕緣層520以及周邊絕緣層520上的周邊接面層510。
第二基底500可包含半導體基底(例如，矽基底、鍺基底、矽鍺基底等)。
周邊電晶體PTR中的每一者可包含第二基底500上的周邊閘極電極PGE、第二基底500與周邊閘極電極PGE之間的周邊閘極絕緣圖案PGI、周邊閘極電極PGE的相對側表面上的閘極間隔件GSP以及周邊閘極電極PGE的兩側處的周邊源極/汲極區PSD。
周邊電路結構PS可更包含安置於周邊絕緣層520中的周邊接觸件10及周邊線12。周邊接觸件10及周邊線12可連接至周邊源極/汲極區PSD及周邊閘極電極PGE。
周邊電路結構PS可更包含穿過周邊接面層510的周邊襯墊14。
周邊絕緣層520及周邊接面層510可由絕緣材料形成或包含絕緣材料，且周邊接觸件10、周邊線12以及周邊襯墊14可由導電材料形成或包含導電材料。
周邊襯墊14可經由周邊接觸件10及周邊線12電連接至周邊電晶體PTR。
周邊襯墊14可直接接合至胞元襯墊300。作為實例，周邊襯墊14及胞元襯墊300可由銅形成或包含銅，且可藉由直接接合方法彼此接合。周邊接面層510可直接接合至胞元接面層310。
堆疊SS的閘極電極GE可經由胞元接觸插塞220、胞元襯墊300、周邊襯墊14、周邊接觸件10以及周邊線12電連接至周邊電晶體PTR。
如上文所描述，實施例是關於一種包含鐵電場效電晶體的半導體記憶體元件及其製造方法。
實施例可提供高度整合的半導體元件及其製造方法。實施例可提供具有改良的操作及可靠度特性的半導體元件及其製造方法。
根據一實施例，有可能容易地在豎直方向上堆疊多個鐵電場效電晶體，且藉此容易地增大半導體元件的整合密度。
此外，鐵電場效電晶體中的每一者可包含鐵電圖案、金屬圖案以及閘極絕緣圖案，其經設置以圍封閘極電極的側表面，且在此情況下，有可能增大施加至鐵電圖案及金屬圖案的電場的強度且減小施加至閘極絕緣圖案的電場的強度。因此，有可能改良鐵電圖案的極化性質及閘極絕緣圖案的耐久性性質。因此，有可能改良半導體元件的操作及可靠度特性。
本文中已揭露實例實施例，且儘管採用特定術語，但此等術語僅在一般及描述性的意義上而非出於限制的目的使用，且應僅在一般及描述性的意義上而非出於限制的目的予以解釋。在一些情況下，如於所屬領域中具通常知識者截至本申請案申請時所顯而易見，除非另外具體指示，否則關於特定實施例所描述的特 徵、特性及/或要素可單獨使用或與關於其他實施例所描述的特徵、特性及/或要素組合使用。因此，於所屬領域中具通常知識者應理解，可在不背離如以下申請專利範圍中所闡述的本發明的精神及範疇的情況下，對形式及細節作出各種改變。
CH:通道圖案
CL1:第一導電線
CL2:第二導電線
D1:第一方向
D2:第二方向
D3:第三方向
FP:鐵電圖案
GE:閘極電極
GI:閘極絕緣圖案
MP:金屬圖案
OP1:第一雜質圖案
OP2:第二雜質圖案

Claims (18)

  1. 一種半導體元件，包括：第一導電線，設置於基底上且在第一方向上彼此間隔開，所述第一方向垂直於所述基底的頂表面；第二導電線，在第二方向上與所述第一導電線間隔開，所述第二方向平行於所述基底的所述頂表面；閘極電極，安置於所述第一導電線與所述第二導電線之間且在所述第一方向上延伸；通道圖案，經設置以圍封所述閘極電極的側表面且在所述第一方向上彼此間隔開；鐵電圖案，位於所述通道圖案中的每一者與所述閘極電極之間；以及閘極絕緣圖案，位於所述通道圖案中的每一者與所述鐵電圖案之間，其中所述通道圖案中的每一者連接至所述第一導電線中的對應一者及所述第二導電線中的對應一者，且其中所述通道圖案中的每一者插入於對應的所述第一導電線與對應的所述第二導電線之間。
  2. 如請求項1所述的半導體元件，其中所述通道圖案中的每一者在所述第二方向上與對應的所述第一導電線及對應的所述第二導電線重疊。
  3. 如請求項1所述的半導體元件，更包括：第一雜質圖案，位於所述通道圖案中的每一者與對應的所述第一導電線之間；以及 第二雜質圖案，位於所述通道圖案中的每一者與對應的所述第二導電線之間，其中所述第一雜質圖案及所述第二雜質圖案具有相同導電性類型。
  4. 如請求項1所述的半導體元件，其中：所述第一導電線在第三方向上延伸，所述第三方向平行於所述基底的所述頂表面且與所述第二方向交叉，且所述第二導電線在所述第一方向上彼此間隔開且在所述第三方向上延伸。
  5. 如請求項1所述的半導體元件，其中：所述第一導電線在第三方向上延伸，所述第三方向平行於所述基底的所述頂表面且與所述第二方向交叉，且所述第二導電線在所述第三方向上彼此間隔開且在所述第一方向上延伸。
  6. 如請求項1所述的半導體元件，更包括插入於所述通道圖案之間且在所述第一方向上彼此間隔開的第一絕緣圖案，其中所述第一絕緣圖案經經設置以圍封所述閘極電極的所述側表面。
  7. 如請求項6所述的半導體元件，其中所述通道圖案藉由所述第一絕緣圖案彼此電分離。
  8. 如請求項6所述的半導體元件，其中所述鐵電圖案延伸至所述第一絕緣圖案中的每一者與所述閘極電極之間的區中。
  9. 如請求項6所述的半導體元件，其中所述閘極絕緣 圖案插入於所述第一絕緣圖案中的相鄰者之間。
  10. 如請求項6所述的半導體元件，更包括所述通道圖案中的每一者與所述鐵電圖案之間的金屬圖案，其中所述金屬圖案插入於所述閘極絕緣圖案與所述鐵電圖案之間。
  11. 如請求項10所述的半導體元件，其中所述閘極絕緣圖案及所述金屬圖案插入於所述第一絕緣圖案中的相鄰者之間。
  12. 如請求項1所述的半導體元件，其中所述鐵電圖案及所述閘極絕緣圖案中的每一者經設置以圍封所述閘極電極的所述側表面。
  13. 如請求項12所述的半導體元件，更包括經設置以穿過所述閘極電極且在所述第一方向上延伸的分離絕緣圖案，其中所述分離絕緣圖案在所述第二方向上延伸以穿過所述鐵電圖案、所述閘極絕緣圖案以及所述通道圖案中的每一者。
  14. 如請求項13所述的半導體元件，其中：所述閘極電極藉由所述分離絕緣圖案劃分成第一閘極電極及第二閘極電極，所述第一閘極電極及所述第二閘極電極在第三方向上彼此間隔開，所述第三方向平行於所述基底的所述頂表面且與所述第二方向交叉，所述通道圖案中的每一者藉由所述分離絕緣圖案劃分成第一通道圖案及第二通道圖案，所述第一通道圖案及所述第二通道圖案在所述第三方向上彼此間隔開，且對應的所述第一導電線及對應的所述第二導電線中的每一者 連接至所述第一通道圖案及所述第二通道圖案。
  15. 一種半導體元件，包括：第一導電線及第一絕緣圖案，在第一方向上交替地堆疊，所述第一方向垂直於基底的頂表面；閘極電極，在所述第一方向上延伸且在第二方向上與所述第一導電線間隔開，所述第二方向平行於所述基底的所述頂表面；通道圖案，經設置以圍封所述閘極電極的側表面且在所述第一方向上彼此間隔開；鐵電圖案，位於所述通道圖案中的每一者與所述閘極電極之間；閘極絕緣圖案，位於所述通道圖案中的每一者與所述鐵電圖案之間；以及第一雜質圖案，分別插入於所述通道圖案與所述第一導電線之間且在所述第一方向上彼此間隔開，其中：所述第一絕緣圖案延伸至所述通道圖案之間的區中，所述通道圖案分別連接至所述第一導電線，且其中所述第一絕緣圖案插入於所述第一雜質圖案之間。
  16. 如請求項15所述的半導體元件，更包括第二雜質圖案，其在所述第二方向上藉由插入於其間的所述閘極電極及所述通道圖案與所述第一雜質圖案間隔開，其中：所述第二雜質圖案在所述第一方向上彼此間隔開且分別連接至所述通道圖案，且所述第一絕緣圖案延伸至所述第二雜質圖案之間的區中。
  17. 如請求項16所述的半導體元件，其中所述第二雜質 圖案具有與所述第一雜質圖案相同的導電性類型。
  18. 如請求項16所述的半導體元件，更包括第二導電線，其分別連接至所述第二雜質圖案且在所述第一方向上彼此間隔開，其中：所述第二雜質圖案分別插入於所述通道圖案與所述第二導電線之間，且所述第一絕緣圖案延伸至所述第二導電線之間的區中。
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