KR20240060534A - 반도체 소자 - Google Patents

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KR20240060534A
KR20240060534A KR1020240052210A KR20240052210A KR20240060534A KR 20240060534 A KR20240060534 A KR 20240060534A KR 1020240052210 A KR1020240052210 A KR 1020240052210A KR 20240052210 A KR20240052210 A KR 20240052210A KR 20240060534 A KR20240060534 A KR 20240060534A
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gate insulating
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김동건
김준희
김정환
정천형
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삼성전자주식회사
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Abstract

본 개시는 반도체 소자에 관한 것으로, 일 실시예에 따른 반도체 소자는 기판, 상기 기판 위에 위치하는 게이트 절연층, 상기 게이트 절연층 위에 위치하는 고유전층, 상기 고유전층 위에 위치하는 일함수 조절층, 상기 일함수 조절층 위에 위치하는 도전층, 및 상기 고유전층과 상기 일함수 조절층 사이에 위치하고, LaF3를 포함하는 확산층을 포함한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 개시는 반도체 소자에 관한 것이다.
반도체는 도체와 부도체의 중간 영역에 속하는 물질로서, 소정의 조건 하에서 전기가 통하는 물질을 의미한다. 이러한 반도체 물질을 이용하여 다양한 반도체 소자를 제조할 수 있으며, 예를 들면 메모리 소자 등을 제조할 수 있다. 이러한 반도체 소자는 다양한 전자 장치에 사용될 수 있다.
전자 장치의 소형화 및 고집적화 추세에 따라 반도체 소자를 구성하는 패턴들을 미세하게 형성할 필요가 있다. 이러한 미세 패턴들의 폭이 점차적으로 줄어듦에 따라 공정 난이도가 높아지고, 반도체 소자의 불량률이 증가할 수 있다.
실시예들은 집적도와 신뢰성이 향상된 반도체 장치를 제공하기 위한 것이다.
일 실시예에 따른 반도체 소자는 기판, 상기 기판 위에 위치하는 게이트 절연층, 상기 게이트 절연층 위에 위치하는 고유전층, 상기 고유전층 위에 위치하는 일함수 조절층, 상기 일함수 조절층 위에 위치하는 도전층, 및 상기 고유전층과 상기 일함수 조절층 사이에 위치하고, LaF3를 포함하는 확산층을 포함한다.
일 실시예에 따른 반도체 소자는 기판, 및 상기 기판 위에 서로 이격하여 위치하는 제1 게이트 구조체 및 제2 게이트 구조체를 포함하고, 상기 제1 게이트 구조체 및 상기 제2 게이트 구조체는 각각 상기 기판 위에 위치하는 게이트 절연층, 상기 게이트 절연층 위에 위치하는 고유전층, 상기 고유전층 위에 위치하는 도전층, 및 상기 고유전층과 상기 도전층 사이에 위치하고, LaF3를 포함하는 확산층을 포함하고, 상기 제1 게이트 구조체는 상기 확산층과 상기 도전층 사이에 위치하는 제1 N형 일함수 조절층을 더 포함하고, 상기 제2 게이트 구조체는 상기 고유전층과 상기 확산층 사이에 위치하는 P형 일함수 조절층, 및 상기 확산층과 상기 도전층 사이에 위치하는 제2 N형 일함수 조절층을 더 포함한다.
실시예들에 따르면, 반도체 장치의 집적도와 신뢰성을 향상시킬 수 있다.
도 1은 일 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 2는 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 3 내지 도 12는 일 실시예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 공정 단면도이다.
도 13은 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
이하에서 도 1 및 도 2를 참조하여 일 실시예에 따른 반도체 소자에 대해 설명하면 다음과 같다.
도 1은 일 실시예에 따른 반도체 소자를 나타낸 평면도이고, 도 2는 일 실시예에 따른 반도체 소자를 나타낸 단면도이다. 도 2는 일 실시예에 따른 반도체 소자의 코어/페리 영역을 도시하고 있다.
도 1에 도시된 바와 같이, 일 실시예에 따른 반도체 소자는 셀 어레이 영역(CAR) 및 코어/페리 영역(CPR)을 포함하는 기판(100)을 포함한다. 코어/페리 영역(CPR)은 셀 어레이 영역(CAR)의 주변에 위치할 수 있으며, 코어 영역(COR)과 페리 영역(PER)을 포함할 수 있다. 하나의 웨이퍼에는 복수의 반도체 칩이 포함될 수 있으며, 도 1은 복수의 반도체 칩들 중 어느 하나의 반도체 칩의 일부를 도시한 것이다.
기판(100)은 복수의 셀 어레이 영역(CAR)들을 포함할 수 있고, 복수의 셀 어레이 영역(CAR)들은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 매트릭스 형태로 배열될 수 있다. 제2 방향(DR2)은 제1 방향(DR1)과 교차할 수 있다. 제2 방향(DR2)은 제1 방향(DR1)과 수직으로 교차할 수 있다. 복수의 셀 어레이 영역(CAR) 각각은 제1 방향(DR1)을 따라 나란한 두 변과 제2 방향(DR2)을 따라 나란한 두 변을 포함하는 사각형상을 가질 수 있다. 복수의 셀 어레이 영역(CAR)들은 서로 이격될 수 있으며, 복수의 셀 어레이 영역(CAR)들 사이에 코어 영역(COR)이 위치할 수 있다. 각각의 셀 어레이 영역(CAR)은 코어 영역(COR)에 의해 둘러싸여 있을 수 있다. 코어 영역(COR)은 평면상에서 메쉬 형태를 가질 수 있다.
복수의 셀 어레이 영역(CAR)들 및 코어 영역(COR)의 일측에 페리 영역(PER)이 위치할 수 있다. 복수의 셀 어레이 영역(CAR)들 및 코어 영역(COR)이 페리 영역(PER)의 좌측에만 위치하는 것으로 도시되어 있으나, 페리 영역(PER)의 우측에도 복수의 셀 어레이 영역(CAR)들 및 코어 영역(COR)이 위치할 수 있다. 복수의 셀 어레이 영역(CAR)이 모여서 뱅크(bank)를 구성할 수 있고, 복수의 뱅크(bank)들이 페리 영역(PER)의 양측에 제2 방향(DR2)을 따라 배열될 수 있다.
상기에서 셀 어레이 영역(CAR), 코어 영역(COR), 페리 영역(PER)의 배치 형태, 형상 등에 대해 설명하였으나, 이는 하나의 예시에 불과하며, 이에 한정되는 것은 아니고, 다양하게 변경될 수 있다.
복수의 셀 어레이 영역(CAR)들 각각에는 메모리 셀이 위치할 수 있다. 각각의 셀 어레이 영역(CAR)에는 휘발성 메모리 소자의 메모리 셀 및 비휘발성 메모리 소자의 메모리 셀 중 적어도 하나가 위치할 수 있다. 예를 들면, DRAM (Dynamic Random Access Memory), 플래시 메모리 등의 셀 트랜지스터들이 셀 어레이 영역(CAR)에 위치할 수 있다. 각각의 셀 어레이 영역(CAR)에는 정보를 저장하기 위한 복수의 단위 메모리 셀들이 위치할 수 있다. 하나의 단위 메모리 셀은 적어도 하나의 트랜지스터 및 적어도 하나의 커패시터를 포함할 수 있다.
코어 영역(COR) 및 페리 영역(PER)에는 셀 어레이 영역(CAR)에 위치하는 메모리 셀을 구동할 수 있는 신호를 생성하는 구동 회로와 이러한 신호를 전달하는 배선이 위치할 수 있다. 예를 들면, 코어 영역(COR)에는 센스 증폭기(Sense Amplifier), 서브 워드라인 드라이버(Sub Word line Driver) 등이 위치할 수 있다. 페리 영역(PER)에는 로우 디코더(Row Decoder), 칼럼 디코더(Column Decoder) 등이 위치할 수 있다.
일 실시예에 따른 반도체 소자는 메모리 셀을 구동하기 위한 구동 회로로서, 트랜지스터를 포함할 수 있다. 예를 들면, 일 실시예에 따른 반도체 소자는 PMOS 트랜지스터, NMOS 트랜지스터 등을 포함할 수 있다. 이처럼 구동 회로를 구성하는 트랜지스터가 코어/페리 영역(CPR)에 위치할 수 있다. 도 2에 도시된 바와 같이, 일 실시예에 따른 반도체 소자는 기판(100), 및 기판(100)의 코어/페리 영역(CPR) 위에 위치하는 게이트 구조체(200)를 포함한다.
기판(100)은 반도체 물질을 포함할 수 있다. 예를 들면, 기판(100)은 IV족 반도체, III-V족 화합물 반도체, II-VI족 화합물 반도체 등을 포함할 수 있다. 예를 들면, 기판(100)은 Si, Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 다만, 기판(100)의 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다. 기판(100)은 제1 방향(DR1) 및 제2 방향(DR2)에 나란한 상부면을 가질 수 있고, 제1 방향(DR1) 및 제2 방향(DR2)에 수직한 제3 방향(DR3)에 나란한 두께를 가질 수 있다.
기판(100) 내에는 활성 영역(AR)이 정의될 수 있다. 활성 영역(AR)은 기판(100) 내로 불순물이 주입되어 형성되는 도핑 영역일 수 있다. 활성 영역(AR)은 기판(100)의 상부면으로부터 소정의 깊이까지 형성될 수 있다. 기판(100) 내에는 복수의 활성 영역(AR)이 위치할 수 있으며, 복수의 활성 영역(AR)은 소자 분리막(112)에 의해 구분될 수 있다. 소자 분리막(112)은 기판(100)에 형성된 트렌치 내에 위치할 수 있으며, 활성 영역(AR)은 소자 분리막(112)에 의해 정의될 수 있다. 활성 영역(AR)의 양측에는 소자 분리막(112)이 위치할 수 있다. 활성 영역(AR)의 상부면과 소자 분리막(112)의 상부면은 평탄화되어 있을 수 있다. 즉, 활성 영역(AR)의 상부면과 소자 분리막(112)의 상부면은 동일한 레벨에 위치할 수 있다. 다만, 이에 한정되는 것은 아니며, 경우에 따라 활성 영역(AR)의 상부면과 소자 분리막(112)의 상부면이 평탄하지 않을 수도 있다.
소자 분리막(112)은 STI(shallow trench isolation) 구조를 가질 수 있다. 소자 분리막(112)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합으로 이루어질 수 있다. 다만, 소자 분리막(112)의 물질은 이에 한정되지 않으며, 다양하게 변경될 수 있다. 소자 분리막(112)은 단일층 또는 다중층으로 이루어질 수 있다. 소자 분리막(112)은 단일 물질로 이루어질 수도 있고, 2종류 이상의 절연 물질을 포함할 수도 있다.
게이트 구조체(200)는 기판(100) 위에 위치하는 게이트 절연층(210), 게이트 절연층(210) 위에 위치하는 고유전층(220), 고유전층(220) 위에 위치하는 일함수 조절층(240), 일함수 조절층(240) 위에 위치하는 도전층(250), 및 고유전층(220)과 일함수 조절층(240) 사이에 위치하는 확산층(230)을 포함한다. 게이트 구조체(200)는 도전층(250) 위에 위치하는 캐핑층(260)을 더 포함할 수 있다.
게이트 절연층(210)은 기판(100)의 활성 영역(AR) 위에 위치할 수 있다. 게이트 절연층(210)은 기판(100) 바로 위에 위치할 수 있다. 다만, 이에 한정되는 것은 아니며, 경우에 따라 기판(100)과 게이트 절연층(210) 사이에 다른 층이 더 위치할 수 있다. 게이트 절연층(210)은 기판(100)의 활성 영역(AR) 위에만 위치할 수 있고, 소자 분리막(112) 위에는 위치하지 않을 수 있다. 다만, 이에 한정되는 것은 아니며, 경우에 따라 게이트 절연층(210)은 소자 분리막(112) 위에도 위치할 수 있다.
게이트 절연층(210)은 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 실리콘 산화물보다 높은 유전 상수를 가지는 고유전율(high-k) 물질, 또는 이들의 조합을 포함할 수 있다. 다만, 게이트 절연층(210)의 위치, 형상, 물질 등은 이에 한정되지 않으며, 다양하게 변경될 수 있다.
고유전층(220)은 게이트 절연층(210) 위에 위치할 수 있다. 따라서, 기판(100)과 고유전층(220) 사이에 게이트 절연층(210)이 위치하게 된다. 고유전층(220)은 게이트 절연층(210) 바로 위에 위치할 수 있다. 다만, 이에 한정되는 것은 아니며, 경우에 따라 게이트 절연층(210)과 고유전층(220) 사이에 다른 층이 더 위치할 수 있다. 고유전층(220)은 게이트 절연층(210)과 함께 패터닝될 수 있으며, 이들은 동일 또는 유사한 평면 형상을 가질 수 있다. 즉, 고유전층(220)은 게이트 절연층(210)과 실질적으로 동일한 폭을 가질 수 있다. 다만, 이에 한정되는 것은 아니며, 고유전층(220)은 게이트 절연층(210)과 상이한 평면 형상을 가질 수도 있다.
고유전층(220)은 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 실리콘 산화물보다 높은 유전 상수를 가지는 고유전율(high-k) 물질, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 고유전층(220)은 지르코늄 산화물(ZrO2), 지르코늄 산화 질화물(ZrON), 하프늄 산화물(HfO2), 하프늄 산화 질화물(HfON), 지르코늄 실리콘 산화물(ZrSiOx), 지르코늄 실리콘 산화 질화물(ZrSiON), 하프늄 실리콘 산화물(HfSiOx), 하프늄 실리콘 산화 질화물(HfSiON), 하프늄 지르코늄 산화물(HfZrO2), 지르코늄 하프늄 실리콘 산화물(ZrHfSiOx), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlO), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(Al2O3), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중 적어도 하나를 포함할 수 있다. 고유전층(220)의 유전율은 게이트 절연층(210)의 유전율보다 높을 수 있다. 예를 들면, 게이트 절연층(210)은 실리콘 산화물을 포함할 수 있고, 고유전층(220)은 하프늄 산화물(HfO2)을 포함할 수 있다. 다만, 이는 하나의 예시에 불과하며, 게이트 절연층(210) 및 고유전층(220)의 물질은 다양하게 변경될 수 있다.
일함수 조절층(240)은 고유전층(220) 위에 위치할 수 있다. 고유전층(220)과 일함수 조절층(240) 사이에는 확산층(230)이 위치할 수 있다. 즉, 일함수 조절층(240)은 확산층(230) 위에 위치할 수 있다. 이때, 일함수 조절층(240)은 확산층(230) 바로 위에 위치할 수 있다. 다만, 이에 한정되는 것은 아니며, 확산층(230)과 일함수 조절층(240) 사이에 다른 층이 더 위치할 수도 있다. 일함수 조절층(240)은 고유전층(220) 및 확산층(230)과 함께 패터닝될 수 있으며, 이들은 동일 또는 유사한 평면 형상을 가질 수 있다. 즉, 일함수 조절층(240)은 고유전층(220) 및 확산층(230)과 실질적으로 동일한 폭을 가질 수 있다. 다만, 이에 한정되는 것은 아니며, 일함수 조절층(240)은 고유전층(220), 확산층(230) 중 적어도 하나와 상이한 평면 형상을 가질 수도 있다.
일함수 조절층(240)은 P형 일함수를 가지는 금속 함유 물질이나 N형 일함수를 가지는 금속 함유 물질을 포함할 수 있다. 일함수 조절층(240)은 단일층 또는 다중층으로 이루어질 수 있다. 게이트 구조체(200)가 PMOS 트랜지스터의 게이트인 경우 일함수 조절층(240)은 P형 일함수를 가지는 금속 함유 물질을 포함할 수 있다. 예를 들면, 일함수 조절층(240)은 텅스텐(W), 탄탈륨(Ta), 알루미늄(Al), 루테늄(Ru), 플래티늄(Pt), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 티타늄 카바이드(TiC), 탄탈륨 카바이드(TaC), 또는 이들의 조합을 포함할 수 있다. 일함수 조절층(240)이 다중층 구조를 가지는 경우, Al2O3/TiN, Al2O3/TaN, Al/TiN, Al/TaN, TiN/Al/TiN, TaN/Al/TaN, TiN/TiON, TaN/TiON, Ta/TiN, TaN/TiN, 또는 이들의 조합을 포함할 수 있다. 게이트 구조체(200)가 NMOS 트랜지스터의 게이트인 경우 일함수 조절층(240)은 N형 일함수를 가지는 금속 함유 물질을 포함할 수 있다. 예를 들면, 일함수 조절층(240)은 란탄(La), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 나이오븀(Nb), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다. 일함수 조절층(240)이 다중층 구조를 가지는 경우, TiN/TiON, Mg/TiN, TiN/Mg/TiN, La/TiN, TiN/La/TiN, Sr/TiN, TiN/Sr/TiN, 또는 이들의 조합을 포함할 수 있다.
도전층(250)은 일함수 조절층(240) 위에 위치할 수 있다. 도전층(250)과 고유전층(220) 사이에는 확산층(230) 및 일함수 조절층(240)이 위치하게 된다. 도전층(250)은 일함수 조절층(240) 바로 위에 위치할 수 있다. 다만, 이에 한정되는 것은 아니며, 경우에 따라 일함수 조절층(240)과 도전층(250) 사이에 다른 층이 더 위치할 수 있다. 도전층(250)은 일함수 조절층(240), 확산층(230), 및 고유전층(220)과 함께 패터닝될 수 있으며, 이들은 동일 또는 유사한 평면 형상을 가질 수 있다. 즉, 도전층(250)은 일함수 조절층(240), 확산층(230), 및 고유전층(220)과 실질적으로 동일한 폭을 가질 수 있다. 다만, 이에 한정되는 것은 아니며, 도전층(250)은 일함수 조절층(240), 확산층(230), 및 고유전층(220) 중 적어도 하나와 상이한 평면 형상을 가질 수도 있다.
도전층(250)은 단일층 또는 다중층으로 이루어질 수 있다. 예를 들면, 도전층(250)은 순차적으로 적층되어 있는 제1 도전층(251), 제2 도전층(252), 및 제3 도전층(253)을 포함할 수 있다. 일함수 조절층(240) 위에 제1 도전층(251)이 위치할 수 있고, 제1 도전층(251) 위에 제2 도전층(252)이 위치할 수 있으며, 제2 도전층(252) 위에 제3 도전층(253)이 위치할 수 있다. 제2 도전층(252)은 제1 도전층(251)과 제3 도전층(253) 사이에 위치할 수 있다.
도전층(250)은 전도성 물질을 포함할 수 있다. 제1 도전층(251)은 도핑된 반도체 물질을 포함할 수 있다. 제1 도전층(251)은, 예컨대, 폴리 실리콘을 포함할 수 있다. 제1 도전층(251)은, 예컨대, p형 불순물로 도핑될 수 있다. 제1 도전층(251)과 제3 도전층(253)의 사이에 위치하는 제2 도전층(252)은 제1 도전층(251) 및 제3 도전층(253)에 비해 상대적으로 얇은 두께를 가질 수 있다. 제2 도전층(252)은 제1 도전층(251)과 제3 도전층(253) 사이의 계면에 형성된 실리사이드를 포함할 수 있다. 제2 도전층(252)은, 예컨대, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드, 백금 실리사이드, 및 몰리브덴 실리사이드 중 적어도 하나를 포함할 수 있다. 제3 도전층(253)은 금속 물질을 포함할 수 있다. 제3 도전층(253)은, 예컨대, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 중 적어도 하나를 포함할 수 있다.
확산층(230)은 고유전층(220) 위에 위치할 수 있다. 확산층(230)은 고유전층(220)과 일함수 조절층(240) 사이에 위치할 수 있다. 확산층(230)은 고유전층(220) 바로 위에 위치할 수 있다. 다만, 이에 한정되는 것은 아니며, 고유전층(220)과 확산층(230) 사이에 다른 층이 더 위치할 수도 있다. 확산층(230)은 고유전층(220)과 함께 패터닝될 수 있으며, 이들은 동일 또는 유사한 평면 형상을 가질 수 있다. 즉, 확산층(230)은 고유전층(220)과 실질적으로 동일한 폭을 가질 수 있다. 다만, 이에 한정되는 것은 아니며, 확산층(230)은 고유전층(220)과 상이한 평면 형상을 가질 수도 있다.
확산층(230)은 플루오린(F)을 포함하는 물질을 포함할 수 있다. 확산층(230)은 플루오린(F)을 포함하는 고유전율 물질을 포함할 수 있다. 예를 들면, 확산층(230)은 LaF3를 포함할 수 있다. 경우에 따라 확산층(230)은 질소(N) 성분을 더 포함할 수도 있다.
확산층(230)의 아래에 위치하는 고유전층(220)은 확산층(230)의 물질 성분 중 적어도 일부와 동일한 물질을 포함할 수 있다. 앞서 설명한 바와 같이, 고유전층(220)은 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 실리콘 산화물보다 높은 유전 상수를 가지는 고유전율(high-k) 물질, 또는 이들의 조합을 포함할 수 있고, 이에 더해 확산층(230)의 물질 성분 중 적어도 일부와 동일한 물질을 더 포함할 수 있다. 따라서, 고유전층(220)은 란탄(La) 및 플루오린(F) 중 적어도 하나를 포함할 수 있다. 예를 들면, 고유전층(220)은 하프늄 산화물(HfO2) 및 플루오린(F)을 포함할 수 있다. 고유전층(220)은 플루오린(F)이 도핑된 하프늄 산화물(HfO2)로 이루어질 수 있다. 이는 게이트 구조체(200)를 형성하는 과정에서 확산층(230)의 물질의 적어도 일부가 고유전층(220)으로 확산됨에 기인한 것일 수 있다. 확산층(230)의 물질 성분 중 적어도 일부가 고유전층(220)으로 확산될 수 있다. 이때, 확산층(230)의 물질 성분 중 적어도 일부는 확산층(230)으로부터 게이트 절연층(210)과 고유전층(220) 사이의 계면까지 확산될 수 있다. 예를 들면, 확산층(230)으로부터 게이트 절연층(210)과 고유전층(220) 사이의 계면까지 플루오린(F)이 확산될 수 있다. 경우에 따라 플루오린(F)이 게이트 절연층(210)의 내부까지 확산될 수도 있다. 또한, 플루오린(F)뿐만 아니라 란탄(La)이 고유전층(220)으로 확산될 수 있다. 이때, 고유전층(220)은 란탄(La) 및 플루오린(F)이 도핑된 하프늄 산화물(HfO2)로 이루어질 수 있다. 확산층(230)이 질소(N)를 더 포함하는 경우에는 질소(N)가 고유전층(220)으로 확산될 수도 있다.
고유전율 물질을 포함하는 고유전층(220)이 플루오린(F) 등으로 도핑됨에 따라 고유전층(220)의 특성이 개선될 수 있다. 예를 들면, 일 실시예에 따른 반도체 소자가 플루오린(F)으로 도핑된 고유전층(220)을 포함함에 따라 누설 전류가 감소하여 소자 신뢰성이 향상될 수 있다.
캐핑층(260)은 도전층(250) 위에 위치할 수 있다. 캐핑층(260)은 도전층(250) 바로 위에 위치할 수 있다. 다만, 이에 한정되는 것은 아니며, 경우에 따라 도전층(250)과 캐핑층(260) 사이에 다른 층이 더 위치할 수 있다. 캐핑층(260)은 도전층(250)과 함께 패터닝될 수 있으며, 이들은 동일 또는 유사한 평면 형상을 가질 수 있다. 즉, 캐핑층(260)은 도전층(250)과 실질적으로 동일한 폭을 가질 수 있다. 다만, 이에 한정되는 것은 아니며, 캐핑층(260)은 도전층(250)과 상이한 평면 형상을 가질 수도 있다. 캐핑층(260)은 도전층(250)의 상부면을 덮도록 형성되어, 도전층(250)을 보호할 수 있다. 캐핑층(260)은 절연 물질을 포함할 수 있다. 예를 들면, 캐핑층(260)은 실리콘 질화물을 포함할 수 있다. 캐핑층(260)은 단일층 또는 다중층으로 이루어질 수 있다.
일 실시예에 따른 반도체 소자는 게이트 구조체(200)의 측면을 덮는 스페이서(290)를 더 포함할 수 있다. 스페이서(290)는 게이트 절연층(210), 고유전층(220), 확산층(230), 일함수 조절층(240), 도전층(250), 및 캐핑층(260)의 측면을 덮을 수 있다. 스페이서(290)은 게이트 구조체(200)의 측면을 덮도록 형성되어, 게이트 구조체(200)를 보호할 수 있다. 경우에 따라 스페이서(290)가 캐핑층(260)의 측면을 덮지 않을 수도 있으며, 이때 스페이서(290)의 상부면이 캐핑층(260)에 의해 덮여 있을 수도 있다. 스페이서(290)는 절연 물질을 포함할 수 있다. 예를 들면, 스페이서(290)는 실리콘 질화물, 실리콘 산화물, 및 실리콘 산화 질화물 중 적어도 하나를 포함할 수 있다. 스페이서(290)는 단일층 또는 다중층으로 이루어질 수 있다.
다음으로, 도 3 내지 도 12를 참조하여 일 실시예에 따른 반도체 소자의 제조 방법에 대해 설명하면 다음과 같다.
도 3 내지 도 12는 일 실시예에 따른 반도체 소자의 제조 방법을 순차적으로 나타낸 공정 단면도이다.
도 3에 도시된 바와 같이, 기판(100)에 복수의 소자를 분리하기 위한 트렌치를 형성하고, 트렌치 내를 채우도록 소자 분리막(112)을 형성할 수 있다. 소자 분리막(112)에 의해 복수의 활성 영역(AR)이 정의될 수 있다. 기판(100) 내에는 복수의 활성 영역(AR)들이 위치할 수 있으며, 복수의 활성 영역(AR)들은 소자 분리막(112)에 의해 서로 분리될 수 있다. 각각의 활성 영역(AR)의 양측에는 소자 분리막(112)이 위치하게 된다.
기판(100)에 트렌치를 형성한 후 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 이용하여 소자 분리막(112)을 형성할 수 있다. 소자 분리막(112)은 단일층 또는 다중층으로 이루어질 수 있다. 예를 들면, 소자 분리막(112)은 트렌치의 내벽을 따라 컨포멀한 형상을 가지는 라이너층, 및 라이너층에 의해 둘러싸여 트렌치의 내부를 채우는 매립 절연층을 포함할 수 있다. 소자 분리막(112)은 하나 이상의 라이너층과 하나 이상의 매립 절연층을 포함할 수도 있다. 이때, 라이너층과 매립 절연층은 상이한 물질을 포함할 수 있다.
도 4에 도시된 바와 같이, 기판(100) 위에 게이트 절연층(210)을 형성할 수 있다. 게이트 절연층(210)은 기판(100)의 코어/페리 영역(CPR) 위에 위치할 수 있다.
게이트 절연층(210)은 산화 공정을 통해 형성될 수 있다. 즉, 기판(100)의 적어도 일부가 산화되어 게이트 절연층(210)이 형성될 수 있다. 따라서, 게이트 절연층(210)은 기판(100)의 산화물을 포함할 수 있다. 예를 들면, 게이트 절연층(210)은 실리콘 산화물을 포함할 수 있다. 게이트 절연층(210)은 기판(100)의 활성 영역(AR) 위에 형성될 수 있고, 소자 분리막(112) 위에는 형성되지 않을 수 있다. 다만, 게이트 절연층(210)의 형성 방법, 물질, 위치 등은 이에 한정되지 않고, 다양하게 변경될 수 있다. 예를 들면, ALD(atomic layer deposition) 등과 같은 공정을 이용하여 게이트 절연층(210)을 형성할 수도 있다. 또한, 게이트 절연층(210)이 기판(100)의 활성 영역(AR)뿐만 아니라 소자 분리막(112) 위에도 형성될 수 있다. 게이트 절연층(210)은 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 실리콘 산화물보다 높은 유전 상수를 가지는 고유전율 물질, 또는 이들의 조합을 포함할 수 있다.
도 5에 도시된 바와 같이, 게이트 절연층(210) 위에 고유전층(220)을 형성할 수 있다. 게이트 절연층(210)은 CVD(Chemical Vapor Deposition), ALD(Atomic Layer Deposition) 등과 같은 증착 공정을 이용하여 형성될 수 있다. 고유전층(220)은 기판(100) 위에 전체적으로 형성될 수 있으며, 컨포멀한 형상을 가질 수 있다. 즉, 고유전층(220)은 게이트 절연층(210) 및 소자 분리막(112) 위에 위치할 수 있다. 고유전층(220)은 게이트 절연층(210)과 소자 분리막(112)이 인접한 부분에서 단차를 가질 수 있다.
고유전층(220)은 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 실리콘 산화물보다 높은 유전 상수를 가지는 고유전율 물질, 또는 이들의 조합을 포함할 수 있다. 고유전층(220)의 유전율은 게이트 절연층(210)의 유전율보다 높을 수 있다. 고유전층(220)은 단일층 또는 다중층으로 이루어질 수 있다.
도 6에 도시된 바와 같이, 고유전층(220) 위에 예비 확산층(230a)을 형성할 수 있다. 예비 확산층(230a)은 증착 공정을 이용하여 형성될 수 있다. 예비 확산층(230a)은 고유전층(220) 위에 전체적으로 형성될 수 있으며, 컨포멀한 형상을 가질 수 있다.
예비 확산층(230a)은 고유전율 물질을 포함할 수 있다. 예비 확산층(230a)은 산화물을 포함할 수 있다. 예를 들면, 예비 확산층(230a)은 란탄 산화물(La2O3)을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 예비 확산층(230a)은 산화 질화물을 포함할 수도 있다. 예를 들면, 예비 확산층(230a)은 란탄 산화 질화물(LaOxNy)을 포함할 수 있다. 증착 공정을 통해 란탄 산화 질화물(LaOxNy)로 이루어진 예비 확산층(230a)을 형성할 수 있다. 또는 증착 공정을 통해 란탄 산화물(La2O3)로 이루어진 예비 확산층(230a)을 형성한 후 질소(N)을 주입하면, 예비 확산층(230a)의 물질이 란탄 산화 질화물(LaOxNy)로 변경될 수 있다.
도 7에 도시된 바와 같이, 예비 확산층(230a)을 불산 처리하여 확산층(230)을 형성할 수 있다. 확산층(230)은 예비 확산층(230a)과 동일한 위치에서 물질의 성분만 변경되어 형성될 수 있다.
예비 확산층(230a)이 형성된 상태에서 불산(HF)을 공급하면, 화학식1에 따라 예비 확산층(230a)을 구성하는 La2O3와 불산(HF)이 반응하여 LaF3과 물(H2O)이 생성될 수 있다. 건조 공정을 통해 수분을 제거하면, LaF3로 이루어진 확산층(230)이 형성될 수 있다. 이후 어닐링 공정이 진행될 경우 수분이 함께 제거될 수 있으므로, 별도의 건조 공정을 진행하지 않고 생략할 수도 있다. 불산(HF) 처리 공정에서 불산(HF)의 농도, 시간 등을 조절함으로써, LaF3-X의 F 농도를 조절할 수 있다.
[화학식 1]
La2O3 + 6HF -> 2LaF3 + 3H2O
상기에서 불산 처리를 통해 확산층(230)을 형성하는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 액체 형태의 불산뿐만 아니라 기체 형태의 불화 수소를 이용하여 확산층(230) 형성 공정을 진행할 수도 있다.
확산층(230)은 플루오린(F)을 포함하는 물질을 포함할 수 있다. 확산층(230)은 플루오린(F)을 포함하는 고유전율 물질을 포함할 수 있다. 확산층(230)은 질소(N) 성분을 더 포함할 수도 있다. 예를 들면, 예비 확산층(230a)이 란탄 산화 질화물(LaOxNy)로 이루어진 경우, 확산층(230)은 란탄(La), 질소(N), 및 플루오린(F)을 포함하는 물질로 이루어질 수 있다.
도 8에 도시된 바와 같이, 어닐링(annealing) 공정을 진행하여 확산층(230)에 포함되어 있는 물질을 확산층(230) 아래에 위치하는 고유전층(220)으로 확산시킬 수 있다. 어닐링 공정은 약 900℃ 이상의 온도에서 진행될 수 있다. 예를 들면, 어닐링 공정은 약 950℃의 온도에서 약 1초 내지 약 2초 동안 진행될 수 있다.
확산층(230) 물질이 고유전층(220)으로 확산됨에 따라 확산층(230)에 포함되어 있는 물질 중 적어도 일부가 고유전층(220)에 도핑될 수 있다. 즉, 고유전층(220)은 확산층(230)의 물질 성분 중 적어도 일부와 동일한 물질을 포함할 수 있다. 앞서 설명한 바와 같이, 고유전층(220)은 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 실리콘 산화물보다 높은 유전 상수를 가지는 고유전율(high-k) 물질, 또는 이들의 조합을 포함할 수 있고, 이에 더해 확산층(230)의 물질 성분 중 적어도 일부와 동일한 물질을 더 포함할 수 있다. 따라서, 고유전층(220)은 란탄(La) 및 플루오린(F) 중 적어도 하나를 포함할 수 있다. 예를 들면, 고유전층(220)은 하프늄 산화물(HfO2) 및 플루오린(F)을 포함할 수 있다. 고유전층(220)은 플루오린(F)이 도핑된 하프늄 산화물(HfO2)로 이루어질 수 있다. 확산층(230) 내에 포함된 플루오린(F)의 농도에 따라 고유전층(220)의 플로오린(F) 도핑 농도를 조절할 수 있다. 확산층(230)의 물질 성분 중 적어도 일부는 확산층(230)으로부터 게이트 절연층(210)과 고유전층(220) 사이의 계면까지 확산될 수 있다. 예를 들면, 확산층(230)으로부터 게이트 절연층(210)과 고유전층(220) 사이의 계면까지 플루오린(F)이 확산될 수 있다. 경우에 따라 플루오린(F)이 게이트 절연층(210)의 내부까지 확산될 수도 있다. 또한, 플루오린(F)뿐만 아니라 란탄(La)이 고유전층(220)으로 확산될 수 있다. 이때, 고유전층(220)은 란탄(La) 및 플루오린(F)이 도핑된 하프늄 산화물(HfO2)로 이루어질 수 있다.
일 실시예에 따르면 고유전율 물질을 포함하는 고유전층(220)이 플루오린(F)으로 균일하게 도핑될 수 있다. 이에 따라 일 실시예에 따른 반도체 소자의 누설 전류가 감소하여 소자 신뢰성이 향상될 수 있다.
참고예로서, 고유전층(220)을 형성한 후 폴리 실리콘으로 이루어진 층을 형성하고, 주입(Implantation) 공정을 통해 폴리 실리콘 층에 플루오린(F)을 도핑한 후 어닐링 공정을 진행하여 고유전층(220)에 플루오린(F)을 확산시킬 수 있다. 이후 폴리 실리콘을 제거하는 공정, 란탄 산화물(La2O3)로 이루어진 층을 형성하는 공정을 진행하게 된다. 참고예에서는 폴리 실리콘 층을 형성하는 공정 및 제거하는 공정이 추가됨에 따라 비용 및 시간이 증가하게 된다. 일 실시예에 따른 반도체 소자의 제조 공정에 따르면 이러한 비용 및 시간을 절감하면서도 고유전층(220)의 특성을 개선시킬 수 있다.
도 9에 도시된 바와 같이, 확산층(230) 위에 일함수 조절층(240)을 형성할 수 있다. 일함수 조절층(240)은 증착 공정을 이용하여 형성될 수 있다. 일함수 조절층(240)은 확산층(230) 위에 전체적으로 형성될 수 있으며, 컨포멀한 형상을 가질 수 있다.
일함수 조절층(240)은 P형 일함수를 가지는 금속 함유 물질이나 N형 일함수를 가지는 금속 함유 물질을 포함할 수 있다. 일함수 조절층(240)은 단일층 또는 다중층으로 이루어질 수 있다.
도 10에 도시된 바와 같이, 일함수 조절층(240) 위에 도전층(250) 및 캐핑층(260)을 순차적으로 형성할 수 있다. 도전층(250) 및 캐핑층(260)은 증착 공정을 이용하여 형성될 수 있다. 도전층(250) 및 캐핑층(260)은 일함수 조절층(240) 위에 전체적으로 형성될 수 있으며, 컨포멀한 형상을 가질 수 있다.
도전층(250)은 전도성 물질을 포함할 수 있다. 도전층(250)은 단일층 또는 다중층으로 이루어질 수 있다. 예를 들면, 도전층(250)은 제1 도전층(251), 제2 도전층(252), 및 제3 도전층(253)을 포함할 수 있다. 일함수 조절층(240) 위에 제1 도전층(251), 제2 도전층(252), 및 제3 도전층(253)을 순차적으로 적층할 수 있다. 예를 들면, 제1 도전층(251)은 도핑된 반도체 물질을 포함할 수 있고, 제2 도전층(252)은 금속 실리사이드 물질을 포함할 수 있으며, 제3 도전층(253)은 금속 물질을 포함할 수 있다. 다만, 이는 하나의 예시에 불과하며, 도전층(250)을 형성하는 방법, 물질 등은 다양하게 변경될 수 있다.
캐핑층(260)은 절연 물질을 포함할 수 있다. 예를 들면, 캐핑층(260)은 실리콘 질화물을 포함할 수 있다. 캐핑층(260)은 단일층 또는 다중층으로 이루어질 수 있다. 캐핑층(260)이 도전층(250)을 덮도록 형성함으로써, 도전층(250)을 보호할 수 있다.
도 11에 도시된 바와 같이, 캐핑층(260), 도전층(250), 일함수 조절층(240), 확산층(230), 고유전층(220), 및 게이트 절연층(210)을 패터닝하여 게이트 구조체(200)를 형성할 수 있다. 게이트 구조체(200)는 순차적으로 적층되어 있는 게이트 절연층(210), 고유전층(220), 확산층(230), 일함수 조절층(240), 도전층(250), 및 캐핑층(260)을 포함할 수 있다. 게이트 절연층(210), 고유전층(220), 확산층(230), 일함수 조절층(240), 도전층(250), 및 캐핑층(260)은 동일한 마스크를 이용하여 포토 및 식각 공정을 진행함으로써, 함께 패터닝될 수 있다. 따라서, 게이트 절연층(210), 고유전층(220), 확산층(230), 일함수 조절층(240), 도전층(250), 및 캐핑층(260)은 동일한 평면 형상을 가질 수 있다. 다만, 이에 한정되는 것은 아니며, 게이트 절연층(210), 고유전층(220), 확산층(230), 일함수 조절층(240), 도전층(250), 및 캐핑층(260) 중 적어도 하나는 상이한 평면 형상을 가질 수도 있다.
게이트 구조체(200)는 기판(100)의 활성 영역(AR) 위에 위치할 수 있으며, 소자 분리막(112) 위에는 위치하지 않을 수 있다. 게이트 구조체(200)는 기판(100)의 활성 영역(AR)보다 좁은 폭을 가질 수 있다. 게이트 구조체(200)의 양측에 위치하는 활성 영역(AR)의 상측부는 소정의 타입으로 도핑되어 있을 수 있다. 게이트 구조체(200) 양측의 활성 영역(AR)의 상측 도핑부가 소스 영역 및 드레인 영역의 역할을 수행할 수 있다. 게이트 구조체(200)의 바로 아래에 위치하는 활성 영역(AR)의 부분이 소스 영역과 드레인 영역 사이에서 채널 역할을 수행할 수 있다. 즉, 게이트 구조체(200) 및 게이트 구조체(200) 아래에 위치하는 활성 영역(AR)이 트랜지스터를 구성할 수 있다.
도 12에 도시된 바와 같이, 게이트 구조체(200) 위에 스페이서(290)를 형성할 수 있다.
게이트 구조체(200)가 형성되어 있는 기판(100) 위에 절연층을 증착한 후 식각 공정을 진행함으로써, 게이트 구조체(200)의 측면을 덮는 스페이서(290)을 형성할 수 있다. 이방성 식각 공정에 의해 기판(100), 소자 분리막(112), 게이트 구조체(200)의 상부면을 덮는 절연층의 부분은 제거될 수 있고, 게이트 구조체(200)의 측면을 덮는 절연층의 부분이 남아 스페이서(290)가 될 수 있다. 식각 공정에 의해 스페이서(290)의 상부면은 곡면 형상을 가질 수 있다. 캐핑층(260)에 인접한 스페이서(290)의 단부가 곡면 형상을 가질 수 있다.
일 실시예에 따른 반도체 소자는 코어/페리 영역(CPR)에 위치하는 메모리 셀을 구동하기 위한 구동 회로로서, 상보적 금속 산화물 반도체(CMOS, Complementary metal-oxide-semiconductor) 소자를 포함할 수 있다. 상보적 금속 산화물 반도체(CMOS) 소자는 NMOS 트랜지스터와 PMOS 트랜지스터를 포함할 수 있다. 이하에서는 도 13을 참조하여, NMOS 트랜지스터 및 PMOS 트랜지스터를 포함하는 일 실시예에 따른 반도체 소자에 대해 설명한다.
도 13은 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 13에 도시된 바와 같이, 일 실시예에 따른 반도체 소자는 기판(100), 및 기판(100) 위에 서로 이격하여 위치하는 제1 게이트 구조체(1200) 및 제2 게이트 구조체(2200)를 포함한다.
기판(100)은 셀 영역(도시하지 않음) 및 코어/페리 영역(CPR)을 포함할 수 있다. 코어/페리 영역(CPR)은 NMOS 트랜지스터가 위치하는 제1 영역(RN) 및 PMOS 트랜지스터가 위치하는 제2 영역(RP)을 포함할 수 있다.
기판(100)은 반도체 물질을 포함할 수 있고, 기판(100) 내에는 활성 영역(AR1, AR2)들이 정의될 수 있다. 활성 영역(AR1, AR2)은 제1 활성 영역(AR1) 및 제2 활성 영역(AR2)을 포함할 수 있다. 제1 활성 영역(AR1)은 제1 영역(RN) 내에 위치할 수 있으며, P형 불순물로 도핑되어 웰 영역의 역할을 수행할 수 있다. 제1 게이트 구조체(1200)의 양측에 위치하는 제1 활성 영역(AR1)의 상측부는 N형 불순물로 도핑되어 소스 영역 및 드레인 영역의 역할을 수행할 수 있다. 소스 영역과 드레인 영역 사이에 N 채널이 형성될 수 있다. 제2 활성 영역(AR2)은 제2 영역(RP) 내에 위치할 수 있으며, N형 불순물로 도핑되어 웰 영역의 역할을 수행할 수 있다. 제2 게이트 구조체(2200)의 양측에 위치하는 제2 활성 영역(AR2)의 상측부는 P형 불순물로 도핑되어 소스 영역 및 드레인 영역의 역할을 수행할 수 있다. 소스 영역과 드레인 영역 사이에 P 채널이 형성될 수 있다.
복수의 활성 영역(AR1, AR2)은 소자 분리막(112)에 의해 구분될 수 있다. 제1 활성 영역(AR1)과 제2 활성 영역(AR2) 사이에는 소자 분리막(112)이 위치할 수 있다. 제1 활성 영역(AR1)의 양측에 소자 분리막(112)이 위치할 수 있고, 제2 활성 영역(AR2)의 양측에 소자 분리막(112)이 위치할 수 있다.
제1 게이트 구조체(1200) 및 제2 게이트 구조체(2200)는 각각 기판(100) 위에 위치하는 게이트 절연층(1210), 게이트 절연층(1210) 위에 위치하는 고유전층(1220), 고유전층(1220) 위에 위치하는 도전층(1250), 및 고유전층(1220)과 도전층(1250) 사이에 위치하는 확산층(1230)을 포함할 수 있다. 제1 게이트 구조체(1200)는 확산층(1230)과 도전층(1250) 사이에 위치하는 제1 N형 일함수 조절층(1240)을 더 포함할 수 있다. 제2 게이트 구조체(2200)는 고유전층(1220)과 확산층(1230) 사이에 위치하는 P형 일함수 조절층(2225), 및 확산층(1230)과 도전층(1250) 사이에 위치하는 제2 N형 일함수 조절층(2240)을 더 포함할 수 있다. 제1 게이트 구조체(1200) 및 제2 게이트 구조체(2200)는 각각 도전층(1250) 위에 위치하는 캐핑층(1260)을 더 포함할 수 있다.
게이트 절연층(1210)은 기판(100)의 제1 활성 영역(AR1) 및 제2 활성 영역(AR2) 위에 위치할 수 있다. 게이트 절연층(1210)은 소자 분리막(112) 위에는 위치하지 않을 수 있다. 다만, 이에 한정되는 것은 아니며, 경우에 따라 게이트 절연층(1210)은 소자 분리막(112) 위에도 위치할 수 있다. 이때, 제1 영역(RN)에 위치하는 게이트 절연층(1210)의 부분과 제2 영역(RP)에 위치하는 게이트 절연층(1210)의 부분은 서로 연결되어 일체로 이루어질 수 있다. 게이트 절연층(1210)은 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 실리콘 산화물보다 높은 유전 상수를 가지는 고유전율 물질, 또는 이들의 조합을 포함할 수 있다.
고유전층(1220)은 게이트 절연층(1210) 위에 위치할 수 있다. 기판(100)의 제1 활성 영역(AR1)과 고유전층(1220) 사이, 기판(100)의 제2 활성 영역(AR2)과 고유전층(1220) 사이에 게이트 절연층(1210)이 위치할 수 있다. 고유전층(1220)은 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 실리콘 산화물보다 높은 유전 상수를 가지는 고유전율 물질, 또는 이들의 조합을 포함할 수 있다. 고유전층(1220)의 유전율은 게이트 절연층(1210)의 유전율보다 높을 수 있다.
제1 N형 일함수 조절층(1240)은 제1 영역(RN)에서 고유전층(1220) 위에 위치할 수 있다. 고유전층(1220)과 제1 N형 일함수 조절층(1240) 사이에는 확산층(1230)이 위치할 수 있다. 즉, 제1 N형 일함수 조절층(1240)은 확산층(1230) 위에 위치할 수 있다. 이때, 제1 N형 일함수 조절층(1240)은 확산층(1230) 바로 위에 위치할 수 있다. 다만, 이에 한정되는 것은 아니며, 확산층(1230)과 제1 N형 일함수 조절층(1240) 사이에 다른 층이 더 위치할 수도 있다.
제1 N형 일함수 조절층(1240)은 N형 일함수를 가지는 금속 함유 물질을 포함할 수 있다. 예를 들면, 제1 N형 일함수 조절층(1240)은 란탄(La), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 나이오븀(Nb), 티타늄 질화물(TiN), 또는 이들의 조합을 포함할 수 있다. 제1 N형 일함수 조절층(1240)은 단일층 또는 다중층으로 이루어질 수 있다.
P형 일함수 조절층(2225)은 제2 영역(RP)에서 고유전층(1220) 위에 위치할 수 있다. P형 일함수 조절층(2225)은 제1 영역(RN)에는 위치하지 않을 수 있다. 즉, P형 일함수 조절층(2225)은 제2 게이트 구조체(2200)에만 포함되어 있고, 제1 게이트 구조체(1200)에는 포함되지 않을 수 있다. P형 일함수 조절층(2225)은 고유전층(1220) 바로 위에 위치할 수 있다. 다만, 이에 한정되는 것은 아니며, 고유전층(1220)과 P형 일함수 조절층(2225) 사이에 다른 층이 더 위치할 수도 있다.
P형 일함수 조절층(2225)은 P형 일함수를 가지는 금속 함유 물질을 포함할 수 있다. 예를 들면, 일함수 조절층(240)은 텅스텐(W), 탄탈륨(Ta), 알루미늄(Al), 루테늄(Ru), 플래티늄(Pt), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 티타늄 카바이드(TiC), 탄탈륨 카바이드(TaC), 또는 이들의 조합을 포함할 수 있다. P형 일함수 조절층(2225)은 단일층 또는 다중층으로 이루어질 수 있다.
제2 N형 일함수 조절층(2240)은 제2 영역(RP)에서 P형 일함수 조절층(2225) 위에 위치할 수 있다. P형 일함수 조절층(2225)과 제2 N형 일함수 조절층(2240) 사이에는 확산층(1230)이 위치할 수 있다. 즉, 제2 N형 일함수 조절층(2240)은 확산층(1230) 위에 위치할 수 있다. 이때, 제2 N형 일함수 조절층(2240)은 확산층(1230) 위에 위치할 수 있다. 다만, 이에 한정되는 것은 아니며, 확산층(1230)과 제2 N형 일함수 조절층(2240) 사이에 다른 층이 더 위치할 수도 있다.
제2 N형 일함수 조절층(2240)은 N형 일함수를 가지는 금속 함유 물질을 포함할 수 있다. 제2 N형 일함수 조절층(2240)은 제1 N형 일함수 조절층(1240)과 동일한 물질을 포함할 수 있고, 동일한 층에 위치할 수 있다. 제2 N형 일함수 조절층(2240)은 제1 N형 일함수 조절층(1240)과 동일한 공정을 이용하여 동시에 형성될 수 있다. 제2 게이트 구조체(2200)는 제2 N형 일함수 조절층(2240) 아래에 P형 일함수 조절층(2225)을 더 포함하므로, 제1 N형 일함수 조절층(1240)과 제2 N형 일함수 조절층(2240)이 상이한 레벨에 위치할 수 있다. 즉, 제2 N형 일함수 조절층(2240)이 제1 N형 일함수 조절층(1240)보다 높은 레벨에 위치할 수 있다.
게이트 절연층(1210), 고유전층(1220), 확산층(1230), N형 일함수 조절층(1240, 2240), 도전층(1250), 캐핑층(1260)은 제1 게이트 구조체(1200) 및 제2 게이트 구조체(2200)에 공통으로 포함되는 층으로서, 각각 동일한 공정을 이용하여 형성될 수 있다. 예를 들면, 제1 게이트 구조체(1200)의 고유전층(1220)과 제2 게이트 구조체(2200)의 고유전층(2220)이 동일한 공정에서 동시에 형성될 수 있다. 제2 게이트 구조체(2200)의 P형 일함수 조절층(1225)은 제1 게이트 구조체(1200)에는 형성되지 않는 층으로서, 고유전층(1220) 위에 P형 일함수를 가지는 금속 함유 물질을 증착한 후 제1 영역(RN)에 위치하는 부분을 제거하는 패터닝 공정을 진행할 수 있다. 이후 확산층(1230)을 형성하는 공정을 진행함으로써, 제1 영역(RN)에서는 고유전층(1220) 바로 위에 확산층(1230)이 위치할 수 있고, 제2 영역(RP)에서는 P형 일함수 조절층(1225) 위에 확산층(1230) 위치할 수 있다.
도전층(1250)은 고유전층(1220) 위에 위치할 수 있다. 제1 영역(RN)에서 도전층(1250)은 제1 N형 일함수 조절층(1240) 위에 위치할 수 있다. 제1 영역(RN)에서 고유전층(1220)과 도전층(1250) 사이에는 확산층(1230) 및 제1 N형 일함수 조절층(1240)이 위치할 수 있다. 제2 영역(RP)에서 도전층(1250)은 제2 N형 일함수 조절층(1240) 위에 위치할 수 있다. 제2 영역(RP)에서 고유전층(1220)과 도전층(1250) 사이에는 P형 일함수 조절층(2225), 확산층(1230), 및 제2 N형 일함수 조절층(2240)이 위치할 수 있다.
도전층(1250)은 전도성 물질을 포함할 수 있다. 도전층(1250)은 단일층 또는 다중층으로 이루어질 수 있다. 예를 들면, 도전층(1250)은 순차적으로 적층되어 있는 제1 도전층(1251), 제2 도전층(1252), 및 제3 도전층(1253)을 포함할 수 있다. 예를 들면, 제1 도전층(1251)은 도핑된 반도체 물질을 포함할 수 있고, 제2 도전층(1252)은 금속 실리사이드 물질을 포함할 수 있으며, 제3 도전층(1253)은 금속 물질을 포함할 수 있다.
확산층(1230)은 고유전층(1220) 위에 위치할 수 있다. 제1 영역(RN)에서 확산층(1230)은 고유전층(1220) 위에 위치할 수 있다. 제1 영역(RN)에서 게이트 절연층(1210)과 확산층(1230) 사이에는 고유전층(1220)이 위치할 수 있다. 제2 영역(RP)에서 확산층(1230)은 P형 일함수 조절층(2225) 위에 위치할 수 있다. 제2 영역(RP)에서 게이트 절연층(1210)과 확산층(1230) 사이에는 고유전층(1220) 및 P형 일함수 조절층(2225)이 위치할 수 있다.
확산층(1230)은 플루오린(F)을 포함하는 물질을 포함할 수 있다. 확산층(1230)은 플루오린(F)을 포함하는 고유전율 물질을 포함할 수 있다. 예를 들면, 확산층(1230)은 LaF3를 포함할 수 있다. 경우에 따라 확산층(1230)은 질소(N) 성분을 더 포함할 수도 있다.
확산층(1230)의 아래에 위치하는 고유전층(1220)은 확산층(1230)의 물질 성분 중 적어도 일부와 동일한 물질을 포함할 수 있다.
앞서 설명한 바와 같이, 고유전층(1220)은 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 실리콘 산화물보다 높은 유전 상수를 가지는 고유전율 물질, 또는 이들의 조합을 포함할 수 있고, 이에 더해 확산층(1230)의 물질 성분 중 적어도 일부와 동일한 물질을 더 포함할 수 있다. 따라서, 고유전층(1220)은 란탄(La) 및 플루오린(F) 중 적어도 하나를 포함할 수 있다. 확산층(1230)이 질소(N)를 더 포함하는 경우에는 고유전층(1220)이 질소(N)를 더 포함할 수도 있다.
고유전율 물질을 포함하는 고유전층(1220)이 플루오린(F) 등으로 도핑됨에 따라 고유전층(1220)의 특성이 개선될 수 있다. 예를 들면, 일 실시예에 따른 반도체 소자가 플루오린(F)으로 도핑된 고유전층(1220)을 포함함에 따라 누설 전류가 감소하여 소자 신뢰성이 향상될 수 있다.
제2 영역(RP)에서는 확산층(1230)의 아래에 P형 일함수 조절층(2225)이 더 위치할 수 있고, P형 일함수 조절층(2225)은 확산층(1230)의 물질 성분 중 적어도 일부와 동일한 물질을 포함할 수 있다.
앞서 설명한 바와 같이, P형 일함수 조절층(2225)은 P형 일함수를 가지는 금속 함유 물질을 포함할 수 있고, 이에 더해 확산층(1230)의 물질 성분 중 적어도 일부와 동일한 물질을 더 포함할 수 있다. 따라서, P형 일함수 조절층(2225)은 란탄(La) 및 플루오린(F) 중 적어도 하나를 포함할 수 있다. 확산층(1230)이 질소(N)를 더 포함하는 경우에는 P형 일함수 조절층(2225)이 질소(N)를 더 포함할 수도 있다.
캐핑층(1260)은 도전층(1250) 위에 위치할 수 있다. 캐핑층(1260)은 도전층(1250)의 상부면을 덮도록 형성되어, 도전층(1250)을 보호할 수 있다. 캐핑층(1260)은 절연 물질을 포함할 수 있고, 단일층 또는 다중층으로 이루어질 수 있다.
일 실시예에 따른 반도체 소자는 제1 게이트 구조체(1200) 및 제2 게이트 구조체(2200)의 측면을 덮는 스페이서(1290)를 더 포함할 수 있다. 스페이서(1290)는 제1 게이트 구조체(1200) 및 제2 게이트 구조체(2200)의 측면을 덮도록 형성되어, 제1 게이트 구조체(1200) 및 제2 게이트 구조체(2200)를 보호할 수 있다. 스페이서(1290)는 절연 물질을 포함할 수 있고, 단일층 또는 다중층으로 이루어질 수 있다.
일 실시예에 따른 반도체 소자는 채널의 1면이 게이트 전극과 마주하는 평판 FET(Planar Field Effect Transistor) 구조를 가지는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 일 실시예에 따른 반도체 소자는 2차원 구조의 FET뿐만 아니라 3차원 구조의 FET에도 적용될 수 있다. 예를 들면, 일 실시예에 따른 반도체 소자가 채널의 3면이 게이트 전극에 의해 둘러싸여 있는 FinFET 구조, 채널의 4면이 게이트 전극에 의해 둘러싸여 있는 GAA(Gate All Around), MBCFET(Multi Bridge Channel Field Effect Transistor) 구조 등으로 이루어질 수도 있다. 나아가 일 실시예에 따른 반도체 소자는 차세대 기술이 적용된 3DSFET(3D Stack Field Effect Transistor) 구조, CFET(Complementary Field Effect Transistor) 구조 등으로 이루어질 수도 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 기판
200: 게이트 구조체
210: 게이트 절연층
220: 고유전층
230: 확산층
240: 일함수 조절층
250: 도전층
260: 캐핑층

Claims (10)

  1. 기판(100),
    상기 기판 위에 위치하는 게이트 절연층(210),
    상기 게이트 절연층 위에 위치하는 고유전층(220),
    상기 고유전층 위에 위치하는 일함수 조절층(240),
    상기 일함수 조절층 위에 위치하는 도전층(250), 및
    상기 고유전층과 상기 일함수 조절층 사이에 위치하고, LaF3를 포함하는 확산층(230)을 포함하는 반도체 소자.
  2. 제1항에서,
    상기 고유전층은 상기 확산층의 물질 성분 중 적어도 일부와 동일한 물질을 포함하는 반도체 소자.
  3. 제2항에서,
    상기 고유전층은 La 및 F 중 적어도 하나를 포함하는 반도체 소자.
  4. 제2항에서,
    상기 확산층의 물질 성분 중 적어도 일부와 동일한 물질이 상기 게이트 절연층과 상기 고유전층 사이의 계면까지 확산되어 있는 반도체 소자.
  5. 제4항에서,
    상기 확산층으로부터 상기 게이트 절연층과 상기 고유전층 사이의 계면까지 F가 확산되어 있는 반도체 소자.
  6. 제1항에서,
    상기 고유전층은 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2), 지르코늄 실리콘 산화물(ZrSiOx), 하프늄 실리콘 산화물(HfSiOx), 하프늄 지르코늄 산화물(HfZrO2), 지르코늄 하프늄 실리콘 산화물(ZrHfSiOx), 및 알루미늄 산화물(Al2O3) 중 적어도 하나를 포함하는 반도체 소자.
  7. 제1항에서,
    상기 도전층 위에 위치하는 캐핑층(260), 및
    상기 게이트 절연층, 상기 고유전층, 상기 확산층, 상기 일함수 조절층, 상기 도전층, 및 상기 캐핑층의 측면을 덮는 스페이서(290)를 더 포함하는 반도체 소자.
  8. 기판, 및
    상기 기판 위에 서로 이격하여 위치하는 제1 게이트 구조체 및 제2 게이트 구조체를 포함하고,
    상기 제1 게이트 구조체 및 상기 제2 게이트 구조체는 각각
    상기 기판 위에 위치하는 게이트 절연층,
    상기 게이트 절연층 위에 위치하는 고유전층,
    상기 고유전층 위에 위치하는 도전층, 및
    상기 고유전층과 상기 도전층 사이에 위치하고, LaF3를 포함하는 확산층을 포함하고,
    상기 제1 게이트 구조체는,
    상기 확산층과 상기 도전층 사이에 위치하는 제1 N형 일함수 조절층을 더 포함하고,
    상기 제2 게이트 구조체는,
    상기 고유전층과 상기 확산층 사이에 위치하는 P형 일함수 조절층, 및
    상기 확산층과 상기 도전층 사이에 위치하는 제2 N형 일함수 조절층을 더 포함하는 반도체 소자.
  9. 제8항에서,
    상기 고유전층 및 상기 P형 일함수 조절층은 상기 확산층의 물질 성분 중 적어도 일부와 동일한 물질을 포함하는 반도체 소자.
  10. 제9항에서,
    상기 고유전층 및 상기 P형 일함수 조절층은 La 및 F 중 적어도 하나를 포함하는 반도체 소자.

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