KR20220074676A - 반도체 소자 및 이를 포함하는 반도체 장치 - Google Patents

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KR20220074676A
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이재호
조용희
장승우
박영근
이주호
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삼성전자주식회사
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Abstract

제 1 전극, 제 1 전극과 이격되어 배치되는 제 2 전극, 및 제 1 전극과 제 2 전극 사이에 배치되고, 두 개 이상의 원소를 도펀트 물질로 포함하는 유전체층을 포함하는 반도체 소자가 제공된다. 유전체층은 유전 상수가 20 이상이고 70 이하인 금속 산화물을 모재로 하고, 3족 원소와 5족 원소를 도펀트 물질로 포함할 수 있다.

Description

반도체 소자 및 이를 포함하는 반도체 장치 {SEMICONDUCTOR DEVICE AND SEMICONDUCTOR APPARATUS INCLDUING THE SAME}
반도체 소자 및 이를 포함하는 반도체 장치에 관한 것이다.
전자 장치가 다운-스케일링(down-scaling)되면서, 전자 장치 내에서 반도체 소자가 차지하는 공간도 축소되고 있다. 이에 따라 커패시터와 같은 반도체 소자의 크기 감소와 함께, 커패시터 유전체층 두께의 감소도 동시에 요구된다. 그러나, 이러한 경우 커패시터의 유전체층을 통해 누설 전류가 크게 발생하여, 소자 구동이 어려워질 수 있다.
높은 유전율을 가지면서, 누설 전류값이 낮은 유전체층 및 이를 포함하는 반도체 소자, 반도체 장치에 관한 것이다.
일 실시예에 따른 반도체 소자는 제 1 전극, 제 1 전극과 이격되어 배치되는 제 2 전극, 및 제 1 전극과 제 2 전극 사이에 배치되고, 두 개 이상의 원소를 도펀트 물질로 포함하는 유전체층을 포함할 수 있다.
유전체층은 유전 상수가 20 이상이고 70 이하인 금속 산화물을 모재로 하고, 3족 원소와 5족 원소를 도펀트 물질로 포함할 수 있다.
모재의 금속 산화물은 Hf, Zr, Pr, Nd, Gd, Dy, Yb, Pb, Zn, Ti, 및 Lu 중에서 선택되는 하나 또는 둘 이상의 금속을 포함할 수 있다.
3족 원소는 Sc, Y, B, Al, Ga, In, 및/또는 Tl을 포함할 수 있고, 5족 원소는 V, Nb, Ta, N, P, As, Sb, 및/또는 Bi 을 포함할 수 있다. 3족 원소 및/또는 5족 원소는 d-오비탈을 갖는 원소일 수 있고, 예를 들어, 3족 원소는 Sc 및/또는 Y이고, 5족 원소는 V, Nb, 및/또는 Ta일 수 있다.
3족 원소와 5족 원소는 유전체층 내에서 서로 산소 원자를 공유하는 구조의 도펀트 쌍으로 존재할 수 있다. 또한, 유전체층은 이러한 도펀트 쌍을 두 개 이상 포함하고, 두 개의 도펀트 쌍 거리는 모재 금속의 이온 반경의 6배 이하일 수 있다.
3족 원소와 5족 원소를 포함하는 코-도펀트 물질은 모재에 대한 치환 형성 에너지가 0보다 작을 수 있다.
높은 유전율을 가지면서, 누설 전류 차단/감소 특성이 우수한 유전체층, 및 이를 포함하는 반도체 소자, 반도체 장치가 제공될 수 있다. 이러한 반도체 소자는 향상된 집적도를 구현할 수 있으며, 전자 장치의 소형화에 기여할 수 있다.
도 1은 실시예에 따른 반도체 소자의 모식도이다.
도 2는 실시예들에 따른 유전체층의 원자 배열 구조에 대한 모식도이다.
도 3은 일 실시예에 따른 반도체 장치의 모식도이다.
도 4는 일 실시예에 따른 반도체 장치에 대한 레이아웃도이다.
도 5 및 도 6은 도 4 반도체 장치의 A-A' 선을 따라 자른 단면도이다.
도 7 및 도 8은 일 실시예에 따른 전자 장치에 적용될 수 있는 소자 아키텍쳐(architecture)를 개략적으로 보여주는 개념도이다.
본 명세서에서 사용되는 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 기술적 사상을 한정하려는 의도가 아니다. "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위/아래/좌/우에 있는 것뿐만 아니라 비접촉으로 위/아래/좌/우에 있는 것도 포함할 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가지다" 등의 용어는 특별히 반대되는 기재가 없는 한 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품, 성분, 재료 또는 이들을 조합한 것이 존재함을 나타내려는 것이지, 하나 또는 그 이상의 다른 특징들이나, 숫자, 단계, 동작, 구성 요소, 부품, 성분, 재료 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
"제 1", "제 2", "제 3" 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 하나의 구성 요소를 다른 구성요소로부터 구별하는 목적으로만 사용되며, 구성 요소의 순서, 종류 등이 한정되는 것은 아니다. 또한, "유닛", "수단", "모듈", "..부" 등의 용어는 어떤 하나의 기능이나 동작을 처리하는 포괄적인 구성의 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성 요소를 지칭하며, 도면상에서 각 구성 요소의 크기(층, 영역 등의 폭, 두께 등)는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
일 측면에 따르면, 누설 전류가 적으면서 향상된 전기 용량을 갖는 반도체 소자가 제공될 수 있다. 반도체 소자는 커패시터일 수 있다.
도 1은 일 실시예에 따른 커패시터의 모식도이다. 도 1을 참고하면, 커패시터(1)는 제 1 전극(100), 제 1 전극(100)과 이격되어 배치되는 제 2 전극(200), 및 제 1 전극(100)과 제 2 전극(200) 사이에 배치되는 유전체층(300)을 포함할 수 있다.
제 1 전극(100)은 기판(미도시) 상에 배치될 수 있다. 기판은 커패시터를 지지하는 구조물의 일부이거나, 커패시터와 연결되는 소자의 일부일 수 있다. 기판은 반도체 물질 패턴, 절연 물질 패턴, 및/또는 전도성 물질 패턴을 포함할 수 있다. 기판은 예를 들어, 후술하는 도 5 및 도 6의 기판(11'), 게이트 스택(12), 층간 절연층(15), 컨택 구조물(20'), 및/또는 비트 라인 구조물(13)을 포함할 수 있다. 또한, 기판은 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC), 갈륨 비소(GaAs), 인듐 비소(InAs), 인듐포스파이드(InP) 등과 같은 반도체 물질을 포함할 수 있고, 및/또는 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 등과 같은 절연성 물질을 포함할 수 있다.
제 2 전극(200)은 제 1 전극(100)과 이격되어 대향하도록 배치될 수 있다. 제 1 전극(100) 및/또는 제 2 전극(200)은 각각 독립적으로 금속, 금속 질화물, 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 구체적으로, 제 1 전극(100) 및/또는 제 2 전극(200)은 각각 독립적으로 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 니오븀(Nb), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W), 백금(Pt) 등의 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 니오븀 질화물(NbN), 몰리브덴 질화물(MoN), 코발트 질화물(CoN) 텅스텐 질화물(WN) 등의 도전성 금속 질화물, 및/또는 백금 산화물(PtO), 이리듐 산화물(IrO2), 루테늄 산화물(RuO2), 스트론튬 루테늄 산화물(SrRuO3), 바륨 스트론튬 루테늄 산화물((Ba,Sr)RuO3), 칼슘 루테늄 산화물(CaRuO3), 란타늄 스트론튬 코발트 산화물 ((La,Sr)CoO3) 등의 도전성 금속 산화물을 포함할 수 있다.
예를 들어, 제 1 전극(100) 및/또는 제 2 전극(200)은 각각 독립적으로 MM'N으로 표현되는 금속 질화물을 포함할 수 있다. M은 금속 원소이고, M'은 M과 다른 원소이고, N은 질소이다. 이러한 금속 질화물은 원소 M'이 도핑된 MN 금속질화물을 포함할 수도 있다. M은 Be, B, Na, Mg, Al, Si, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, 및 U 중에서 선택되는 하나 또는 둘 이상의 원소일 수 있다. M'은 H, Li, As, Se, N, O, P, S, Be, B, Na, Mg, Al, Si, K, Ca, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Ga, Ge, Rb, Sr, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Cs, Ba, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, Hf, Ta, W, Re, Os, Ir, Pt, Au, Hg, Tl, Pb, Bi, Po, Fr, Ra, Ac, Th, Pa, 및 U 중에서 선택되는 하나 또는 둘 이상의 원소일 수 있다. 금속 질화물 MM'N에서 M, M', N의 조성비를 x:y:z이라 할 때, 0≤x≤2, 0≤y≤2, 0<z≤4일 수 있고, x와 y 둘 중 하나는 0이 아니다.
제 1 전극(100) 및/또는 제 2 전극(200)은 각각 독립적으로 단일 물질층 또는 복수의 물질층들의 적층 구조일 수 있다. 예를 들어, 제 1 전극(100) 및/또는 제 2 전극(200)은 각각 독립적으로 티타늄 질화물(TiN)의 단일층, 또는 니오븀 질화물(NbN)의 단일층일 수 있다. 또는, 제 1 전극(100) 및/또는 제 2 전극(200)은 티타늄 질화물(TiN)을 포함하는 제 1 전극층과 니오븀 질화물(NbN)을 포함하는 제 2 전극층을 포함하는 적층 구조를 가질 수 있다.
유전체층(300)은 유전 상수가 20 이상이고 70 이하인 금속 산화물을 모재(base material)로 하고, 3족 원소와 5족 원소를 도펀트 물질로 포함할 수 있다.
모재는 Hf, Zr, Pr, Nd, Gd, Dy, Yb, Pb, Zn, Ti, 및 Lu 중에서 선택되는 하나 또는 둘 이상의 금속을 포함하는 금속 산화물일 수 있다. 구체적으로, 모재는 각각 독립적으로 하프늄옥사이드(HfO2), 하프늄실리콘옥사이드(HfSiO4), 지르코늄옥사이드(ZrO2), 하프늄지르코늄옥사이드(HfZrO2), 지르코늄실리콘옥사이드(ZrSiO4), 티타늄옥사이드(TiO2), 스트론튬티타늄옥사이드(SrTiO3) 등을 포함할 수 있다. 또한, 모재는 알루미늄옥시나이트라이드(AlON), 지르코늄옥시나이트라이드(ZrON), 하프늄옥시나이트라이드(HfON) 등과 같은 금속질화산화물, ZrSiON, HfSiON, 등과 같은 실리케이트, 또는 ZrAlON, HfAlON 등과 같은 알루미네이트를 포함할 수 있다.
일 실시예에 따르면, 모재의 도펀트 물질로 3족 원소와 5족 원소가 동시에 사용될 수 있다. 이러한 코-도펀트 물질은 모재의 화학적 안정성을 해치지 않으면서, 유전체층의 전기적 특성을 변화시켜 유전율을 높일 수 있다. 예를 들어, ZrO2를 포함하는 모재는 4가의 양이온을 포함하는데, 3족 원소와 5족 원소를 함께 포함하는 코-도펀트 물질은 모재의 화학양론에 부합하여 화학적으로 안정적인 유전체층을 구현할 수 있다.
3족 원소는 Sc, Y, B, Al, Ga, In, 및 Tl 중에서 하나 또는 둘 이상을 포함할 수 있으며, 5족 원소는 V, Nb, Ta, N, P, As, Sb, 및 Bi 중에서 하나 또는 둘 이상을 포함할 수 있다.
모재의 금속, 3족 원소, 및/또는 5족 원소는 원하는 유전체층의 유전율, 커패시터의 누설 전류값 등에 따라 적절한 함량으로 유전체층(300) 내에 포함될 수 있다. 예를 들어, 유전체층(300) 내 모재 금속 원소의 함량은 유전체층의 총 금속 원소 대비 80at% 이상, 85at% 이상, 90at% 이상, 92at% 이상, 94at% 이상, 95 at% 이상, 100at% 미만, 98at% 이하, 또는 96at% 이하일 수 있다. 또한, 유전체층(300) 내 도펀트 물질, 구체적으로 3족 원소와 5족 원소의 총 함량은 유전체층의 총 금속 원소 대비 0.0at% 초과, 0.5at% 이상, 1.0at% 이상, 1.5at% 이상, 2.0at% 이상, 3.0at% 이상, 20.0at% 이하, 15.0at% 이하, 13.0at% 이하, 10.0at% 이하, 5.0at% 이하, 4.0at% 이하, 3.5at% 이하, 또는 3.0at% 이하일 수 있다. 3족 원소와 5족 원소의 함량 비율은 제한되지 않으나, 1:10 내지 10:1일 수 있으며, 예를 들어 동량(1:1)일 수 있다.
유전체층(300)은 (A,B)xCyOz로 표시되는 화합물(A는 3족 원소, B는 5족 원소, C는 Hf, Zr, Pr, Nd, Gd, Dy, Yb, Pb, Zn, Ti, 및 Lu 중에서 선택되는 하나 또는 둘 이상의 금속 원소이고, x+y+z=1이고, 0 < x ≤ 0.2, 0 < y ≤ 0.5이다)을 포함할 수 있다. A 원소와 B 원소의 총 함량(x)는 0.0 초과, 0.001 이상, 0.005 이상, 0.01 이상, 0.015 이상, 0.02 이상, 0.2 이하, 0.18 이하, 또는 0.15 이하일 수 있다. C 원소의 함량(y)는 0.0 초과, 0.05 이상, 0.10 이상, 0.15 이상, 0.18 이상, 0.20 이상, 0.22 이상, 0.50 이하, 0.45 이하, 0.40 이하, 또는 0.35 이하일 수 있다.
3족 원소와 5족 원소를 포함하는 코-도펀트 물질은 모재에 대한 치환 형성 에너지(substitutional formation energy)가 0보다 작을 수 있다. 코-도펀트 물질의 이러한 치환 형성 에너지 크기는 물질의 화학적 안정성에 영향을 미칠 수 있다.
일 실시예에 따르면, 3족 원소 및/또는 5족 원소는 d-오비탈을 갖는 원소일 수 있다. 모재의 에너지 밴드갭은 유전체층의 누설 전류에 영향을 미칠 수 있다. 구체적으로, ZrO2와 같은 모재의 금속 원소는 d-오비탈과 p-오비탈을 갖는데, 이들의 오비탈 혼성(orbital hybridization)에 의해 에너지 밴드갭이 감소될 수 있고, 이는 유전체층 내 누설 전류의 발생 원인이 될 수 있다. d-오비탈을 갖는 3족 원소 및/또는 5족 원소는 모재 금속 원소의 d-오비탈 및/또는 p-오비탈과 상호 작용하여 에너지 밴드갭을 증가시키고, 유전체층 내 누설 전류를 감소시킬 수 있다. 표 1은 ZrO2 모재와 3족-5족 원소의 코-도펀트 물질을 포함하는 유전체층의 에너지 밴드갭을 계산하여 나타낸 것이다. 표 1을 참고하면, d-오비탈을 갖는 3족 원소 및/또는 5족 원소는 유전체층의 에너지 밴드갭을 3% 이상, 10% 이상, 15% 이상, 또는 20% 이상 증가시킬 수 있다.
모재 도펀트 Eg (eV) △Eg (%)
ZrO2 Sc-Nb 3.997 103.5
ZrO2 Y-Nb 4.447 115.2
ZrO2 Y-Ta 5.018 130.0
ZrO2 - 3.86 100.0
3족 원소 및/또는 5족 원소는 d-오비탈에 전자가 가득 채워지지 않을 수 있다. 예를 들어, 3족 원소는 Sc 및/또는 Y일 수 있고, 5족 원소는 V, Nb, 및/또는 Ta일 수 있다.3족 원소와 5족 원소는 유전체층 내에서 다양하게 위치할 수 있으며, 특별히 제한되지 않는다. 구체적으로, 3족 원소와 5족 원소는 서로 근접하게 배치될 수 있다. 예를 들어, 도 2a와 도 2b와 같이 3족 원소와 5족 원소는 서로 산소 원자를 공유하는 구조의 도펀트 쌍(dopant pair)을 이룰 수 있다. 3족 원소와 5족 원소가 도펀트 쌍을 갖는 경우, 그렇지 않은 경우에 비해 모재에 대한 치환 형성 에너지가 작아서, 유전체층의 안정성이 높아질 수 있다.
또한, 3족 원소와 5족 원소의 도펀트 쌍은 유전체층 내에 둘 이상 포함될 수 있다. 두 개의 도펀트 쌍 사이에는 모재 금속이 배치될 수 있고, 이러한 두 개의 도펀트 쌍 사이의 거리(d)는 모재 금속 이온 반경의 6배 이하, 5배 이하, 4배 이하, 또는 3배 이하일 수 있다. 도 2a와 도 2b는 도펀트 쌍 두 개 사이의 거리가 서로 다른 원자 배열 구조의 모식도이다. 표 2는 동일한 양의 도펀트 쌍을 갖는 유전체층(도펀트 물질의 농도가 유전체층 총 금속 원소의 6.25at%)에서, 도 2a와 도 2b 원자 배열 구조를 가질 때의 치환 형성 에너지와 유전 상수를 계산한 결과이다. 표 2를 참고하면, 도펀트 쌍 두 개 사이의 거리(d)는 모재 금속 이온 반경의 6배 이하인 경우, 유전 상수 증가율이 더 높고, 치환 형성 에너지도 더 낮아 더 안정적인 유전체층이 구현될 수 있다.
도펀트 쌍 사이의 거리 치환형성 에너지(eV) △유전상수(%)
도 2a 모재 금속 이온 반경의 6배 초과 -0.379 106%
도 2b 모재 금속 이온 반경의 6배 이하 -0.630 122%
- 도펀트 미포함 - 100%
유전체층(300)의 유전율(유전 상수)은 모재의 유전율보다 10% 이상, 12% 이상, 15% 이상, 18% 이상, 또는 20%이상 클 수 있다. 또한, 유전체층(300)의 유전 상수는 40 이상, 42 이상, 또는 45 이상일 수 있다.유전체층(300)의 두께는 20Å이상이고 100Å이하일 수 있다. 구체적으로, 유전체층(300)은 25Å이상, 30Å이상, 35Å이상, 90Å이하, 80Å이하, 70
Figure pat00001
Å이하, 또는 60Å이하의 두께를 가질 수 있다.
커패시터(1)는 제 1 전극(100)과 유전체층(300) 사이, 및/또는 제 2 전극(200)과 유전체층(300) 사이에 계면층(미도시)을 더 포함할 수 있다. 계면층은 제 1 전극(100)과 유전체층(300) 사이 및/또는 제 2 전극(200)과 유전체층(300) 사이의 불순물의 확산 및/또는 이동을 방지하는 배리어층으로 작용할 수 있다. 예를 들어, 계면층은 제 1, 2 전극(100,200)에 포함되는 일부 원자(예를 들어, 질소 원자)가 유전체층(300) 내부로 침투하는 것을 방지할 수 있고, 유전체층(300)에 포함되는 일부 원자(예를 들어, 산소 원자)가 제 1, 2 전극(100,200)으로 확산하는 것을 방지할 수도 있다. 계면층은 전기 전도성을 갖는 전이금속 산화물을 포함할 수 있으며, 예를 들어 티타늄 산화물, 탄탈륨 산화물, 니오븀 산화물, 몰리브덴 산화물 등의 금속 산화물, 또는 티타늄 산화질화물(TiON), 탄탈륨 산화질화물(TaON), 니오븀 산화질화물(NbON), 몰리브덴 산화질화물(MoON) 등의 금속 산질화물을 포함할 수 있다. 구체적으로, 계면층은 제 1 전극(100) 및/또는 제 2 전극(200) 내에 포함된 금속의 산화물을 포함할 수 있다. 예를 들어, 제 1 전극(100)은 MM'N 으로 표현되는 금속 질화물을 포함하고, 제 1 전극(100)과 유전체층(300) 사이의 계면층은 MM'ON으로 표현되는 금속 산질화물을 포함할 수 있다. 계면층은 유전체층으로서의 역할은 수행하기 어려운 정도의 두께로 형성될 수 있고, 예를 들어 약 1Å 내지 10Å의 두께를 가질 수 있다.
실시예에 따른 반도체 소자(예를 들어, 커패시터)는 기판 상에 제 1 전극(100)을 형성하고, 제 1 전극 상에 원하는 조성과 두께를 갖는 유전체층(300)을 형성하고, 그 위에 제 2 전극(200)을 형성하여 제조될 수 있다. 제 1 전극(100), 유전체층(300), 및 제 2 전극(200)은 당업계에 알려진 방법을 통해 형성될 수 있다. 예를 들어, 이들은 각각 독립적으로 원자층 증착(ALD; Atomic Layer Depostion), 화학기상증착(CVD; Chemical Vapor Depostion), 물리 기상 증착(PVD; Physical Vapor Deposition), 또는 스퍼터링 등의 증착 방법들을 통하여 형성될 수 있다. 이 중, 원자층 증착(ALD) 방법은 원자 단위로 균일한 층을 형성할 수 있고, 비교적 낮은 온도에서 수행될 수 있다는 장점이 있다.
예를 들어, 유전체층(300)은 각각 독립적으로 금속 전구체의 공급, 금속 전구체의 퍼징, 반응 가스(예를 들어, 산소 공급원)의 공급 및 반응 가스의 퍼징 단계들로 이루어지는 증착 사이클을 1회 또는 복수 회 반복하여 형성될 수 있다.
유전체층(300)은 모재 금속 전구체, 3족 원소 전구체, 5족 원소 전구체, 및 산소 공급원을 제 1 전극 상에 제공하고, 이들의 공급 순서, 공급 시간, 공급량 등을 조절하여 유전체층(300)이 원하는 조성, 농도, 및/또는 두께를 갖도록 제조될 수 있다. 예를 들어. 모재 금속 전구체, 3족 원소 전구체, 5족 원소 전구체, 및/또는 산소 공급원은 제 1 전극 상에 동시에 제공되거나, 간헐적으로/교차하여 제공될 수 있다. 예를 들어, 둘 이상의 주입구를 통해 모재 금속 전구체, 3족 원소 전구체, 5족 원소 전구체, 및 산소 공급원 중 둘 이상이 동시에 제 1 전극 상에 제공되거나, 제 1 금속 전구체, 제 2 금속 전구체, 제 3 금속 전구체, 및 산소 공급원이 순차적으로 각각 제 1 전극 상에 제공될 수도 있다.
모재 금속 전구체, 3족 원소 전구체, 또는 5족 원소 전구체와 같은 금속 전구체는 각각 독립적으로 ARx, BRx, 또는 CRx 로 표현되는 금속 유기 화합물일 수 있다. A는 모재 금속 원소, B는 3족 원소, C는 5족 원소이며, R은 C1 내지 C10 알킬기, C2 내지 C10 알케닐기, 카르보닐기(C=O), 할라이드, C6 내지 C10 아릴기, C6 내지 C10 사이클로알킬기, C6 내지 C10 사이클로알케닐기, (C=O) R(R은 수소 또는 C1 내지 C10 알킬기임), C1 내지 C10 알콕시기, C1 내지 C10 아미디네이트(amidinate), C1 내지 C10 알킬아미드(alkylamides), C1 내지 C10 알킬이미드(alkylimides), -N(Q)(Q')(Q 및 Q'은 서로 독립적으로 C1 내지 C10 알킬기 또는 수소임), Q(C=O)CN(Q는 수소 또는 C1 내지 C10 알킬기임) 및 C1 내지 C10 β-디케토네이트(β-diketonates) 중에서 하나 또는 둘 이상일 수 있고, x는 0 초과 6 이하일 수 있다.
산소 공급원으로는 O3, H2O, O2, N2O, O2 및/또는 플라즈마가 사용될 수 있다. 유전체층(300)에는 열처리가 수행될 수도 있다. 구체적으로, 유전체층(300) 및/또는 제 2 전극(200) 형성 후 열처리가 수행될 수 있다. 열처리 과정 중, 유전체층(300) 내 금속 원소가 물질 확산될 수 있고, 유전체층(300) 내 금속 산화물의 일부 또는 전부가 결정화되거나, 결정립의 크기가 커질 수 있다.
열처리는 400℃내지 1100℃에서의 온도에서 수행될 수 있으나, 이에 제한되지 않는다. 열처리는 1 나노초(nano-second)이상, 1 마이크로초(micro-second) 이상, 0.001초 이상, 0.01초 이상, 0.05초 이상, 0.1초 이상, 0.5초 이상, 1초 이상, 3초 이상, 5초 이상, 10분 이하, 5분 이하, 1분 이하, 또는 30초 이하의 시간 동안 수행될 수 있으나, 이에 제한되지 않는다.
기판 또는 유전체층(300)에 공급된 후 반응하지 않은 금속 전구체, 반응 가스(예를 들어, 질화제), 및/또는 이들의 부산물은 퍼징에 의해 제거될 수 있다. 퍼징에는 Ar, He, Ne 등의 불활성 가스 및/또는 N2 가스가 이용될 수 있다.
제 1 전극(100) 형성 후 제 1 전극(100) 상에, 또는 유전체층(300) 형성 후 유전체층(300) 상에, 계면층(미도시)이 형성될 수 있다. 계면층은 이를 구성하는 원소의 전구체 및/또는 공급원을 제 1 전극(100) 상에 또는 유전체층(300) 상에 제공함으로써 형성될 수 있다. 또는, 계면층은 제 1 전극(100)에 산소 공급원을 제공하여 제 1 전극 표면의 일부를 산화시켜 형성될 수도 있다.
다른 측면에 따르면, 반도체 장치가 제공될 수 있다. 반도체 장치는 메모리 특성을 가질 수 있고, 예를 들어 DRAM일 수 있다. 또한, 반도체 장치는 전계 효과 트랜지스터와 커패시터가 전기적으로 연결된 형태일 수 있고, 커패시터는 전술한 반도체 소자일 수 있다.
도 3은 일 실시예에 따른 반도체 장치(커패시터와 전계 효과 트랜지스터의 연결 구조)를 보여주는 모식도이다. 도 3을 참고하면, 반도체 장치(D1)는 전술한 유전체층(300)을 포함하는 커패시터(1)와 전계 효과 트랜지스터(10)가 컨택(20)에 의해 전기적으로 연결된 구조일 수 있다. 예를 들어, 커패시터(1)의 전극들(100,200) 중 하나와 트랜지스터(10)의 소스와 드레인(11a,11b) 중 하나가 컨택(20)에 의해 전기적으로 연결될 수 있다.
전계 효과 트랜지스터(10)는 기판(11)과, 채널(11c)에 대향되도록 배치되는 게이트 전극(12b)을 포함할 수 있다. 기판(11)과 게이트 전극(12b) 사이에 유전체층(12a)을 더 포함할 수 있다.
기판(11)은 반도체 물질을 포함할 수 있다. 기판(11)은 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC), 갈륨 비소(GaAs), 인듐 비소(InAs), 인듐포스파이드(InP) 등과 같은 반도체 물질을 포함할 수 있으며, silicon on insulator(SOI) 등과 같이 다양한 형태로 변형되어 사용될 수 있다.
기판(11)은 소스(11a), 드레인(11b), 및 소스(11a)와 드레인(11b)에 전기적으로 연결되는 채널(11c)을 포함할 수 있다. 소스(11a)는 채널(11c)의 일측 단부에 전기적으로 연결되거나 접촉될 수 있고, 드레인(11b)은 채널(11c)의 다른 일측 단부에 전기적으로 연결되거나 접촉될 수 있다. 다시 말해, 채널(11c)은 기판(11) 내 소스(11a)와 드레인(11b) 사이의 기판 영역으로 정의될 수 있다.
소스(11a), 드레인(11b) 및 채널(11c)은 각각 독립적으로 기판(11)의 서로 다른 영역에 불순물을 주입하여 형성될 수 있고, 이 경우 소스(11a), 채널(11c), 및 드레인(11b)은 기판 물질을 베이스 물질로 포함할 수 있다.
또한, 소스(11a)와 드레인(11b)은 도전성 물질로 형성될 수 있으며, 예를 들어, 각각 독립적으로 금속, 금속 화합물, 또는 도전성 폴리머를 포함할 수 있다.
채널(11c)은 별개의 물질층(박막)으로 구현될 수도 있다(미도시). 이 경우, 예를 들어, 채널(11c)은 Si, Ge, SiGe, Ⅲ-Ⅴ족 등과 같은 반도체 물질뿐 아니라, 산화물(oxide) 반도체, 질화물(nitride) 반도체, 질산화물(oxynitride) 반도체, 이차원 물질(two-dimensional material)(2D material), 양자점(quantum dot), 및/또는 유기 반도체를 포함할 수 있다. 예를 들어, 산화물 반도체는 InGaZnO 등을 포함할 수 있고, 이차원 물질은 TMD(transition metal dichalcogenide) 또는 그래핀(graphene)을 포함할 수 있고, 양자점은 콜로이달 양자점(colloidal QD), 나노결정(nanocrystal) 구조를 포함할 수 있다.
게이트 전극(12b)은 기판(11) 상에 기판(11)과 이격되어 채널(11c)에 대향하도록 배치될 수 있다. 게이트 전극(12b)은 1Mohm/square 이하의 전도성을 가질 수 있다. 게이트 전극(12b)은 금속, 금속 질화물, 금속 카바이드, 및/또는 폴리실리콘을 포함할 수 있다. 예를 들어, 금속은 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 및/또는 탄탈륨(Ta)을 포함할 수 있으며, 금속 질화막은 티타늄 질화막(TiN film) 및/또는 탄탈 질화막(TaN film)을 포함할 수 있다. 금속 카바이드는 알루미늄 및/또는 실리콘이 도핑된(또는 함유된) 금속 카바이드일 수 있고, 구체적인 예로서 TiAlC, TaAlC, TiSiC 또는 TaSiC를 포함할 수 있다. 게이트 전극(12b)은 복수개의 물질이 적층된 구조를 가질 수도 있으며, 예를 들어, TiN/Al 등과 같이 금속 질화물층/금속층의 적층 구조 또는 TiN/TiAlC/W과 같이 금속 질화물층/금속 카바이드층/금속층의 적층 구조를 가질 수 있다. 게이트 전극(12b)은 티타늄 질화막(TiN) 또는 몰리브덴(Mo)를 포함할 수 있으며, 위 예시가 다양하게 변형된 형태로 사용될 수 있다.
기판(11)과 게이트 전극(12b) 사이에 게이트 절연층(12a)이 더 배치될 수 있다. 게이트 절연층(12a)은 상유전 물질 또는 고유전 물질을 포함할 수 있으며, 20 내지 70의 유전 상수를 가질 수 있다. 게이트 절연층(12a)은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등을 포함하거나 h-BN (hexagonal boron nitride)과 같은 이차원 절연체(2D insulator)를 포함할 수도 있다. 예를 들어, 게이트 절연층(12a)은 실리콘옥사이드(SiO2), 실리콘나이트라이드(SiNx) 등을 포함할 수 있고, 하프늄옥사이드(HfO2), 하프늄실리콘옥사이드(HfSiO4), 란타늄옥사이드(La2O3), 란타늄알루미늄옥사이드(LaAlO3), 지르코늄옥사이드(ZrO2), 하프늄지르코늄옥사이드(HfZrO2), 지르코늄실리콘옥사이드(ZrSiO4), 탄탈룸옥사이드(Ta2O5), 티타늄옥사이드(TiO2), 스트론튬티타늄옥사이드(SrTiO3), 이트륨옥사이드(Y2O3), 알루미늄옥사이드(Al2O3), 레드스칸듐탄탈룸옥사이드(PbSc0.5Ta0.5O3), 레드징크니오베이트(PbZnNbO3) 등을 포함할 수도 있다. 또한, 게이트 절연층(12a)은 알루미늄옥시나이트라이드(AlON), 지르코늄옥시나이트라이드(ZrON), 하프늄옥시나이트라이드(HfON), 란타눔옥시나이트라이드(LaON), 이트륨옥시나이트라이드(YON) 등과 같은 금속질화산화물, ZrSiON, HfSiON, YSiON, LaSiON 등과 같은 실리케이트, 또는 ZrAlON, HfAlON 등과 같은 알루미네이트를 포함할 수도 있다. 또한, 게이트 절연층(12a)은 전술한 유전체층(300)을 포함할 수도 있다. 게이트 절연층(12a)은 게이트 전극(12b)과 함께 게이트 스택(gate stack)을 구성할 수 있다.
컨택(20)은 적절한 전도성 재료, 예를 들어, 텅스텐, 구리, 알루미늄, 폴리실리콘 등을 포함할 수 있다.
커패시터(1)와 전계 효과 트랜지스터(10)의 배치는 다양하게 변형될 수 있다. 예를 들어, 커패시터(1)는 기판(11) 위에 배치될 수도 있고, 기판(11) 내에 매립되는 구조일 수도 있다.
도 3은 1개의 커패시터(1)와 1개의 전계 효과 트랜지스터(10)를 갖는 반도체 장치(1)를 모식화하였으나, 도 4와 같이 반도체 장치(D10)가 복수 개의 커패시터와 복수 개의 전계 효과 트랜지스터가 반복적으로 배열된 구조를 가질 수 있다. 도 4를 참고하면, 반도체 장치(D10)은 소스, 드레인, 및 채널을 포함하는 기판(11')과 게이트 스택(12)을 포함하는 전계 효과 트랜지스터, 게이트 스택(12)과 중첩되지 않도록 기판(11') 상에 배치되는 컨택 구조물(20'), 및 컨택 구조물(20') 상에 배치되는 커패시터(1')을 포함하고, 복수 개의 전계 효과 트랜지스터를 전기적으로 연결하는 비트 라인 구조물(13)을 더 포함할 수 있다. 도 4는 컨택 구조물(20')과 커패시터(1')가 모두 X 방향 및 Y 방향을 따라 반복적으로 배열되는 반도체 장치(D10)를 예시하였으나, 이에 제한되지 않는다. 예를 들어, 컨택 구조물(20')은 X 방향 및 Y 방향을 따라 배열되고, 커패시터(1')는 허니콤 구조와 같은 육각형 형상으로 배열될 수도 있다.
도 5은 도 4의 반도체 장치(D10)에 대해 A-A' 선을 따라 자른 단면도의 예시이다. 도 5을 참고하면, 기판(11')은 소자 분리막(14)을 포함하는 STI (shallow trench isolation) 구조를 가질 수 있다. 소자 분리막(14)은 1 종류의 절연막으로 이루어지는 단일층, 또는 2 종 이상의 절연막들의 조합으로 이루어지는 다중층일 수 있다. 소자 분리막(14)은 기판(11') 내에 소자 분리 트렌치(14T)를 포함할 수 있으며, 소자 분리 트렌치(14T)는 절연 물질로 채워질 수 있다. 절연 물질은 FSG (fluoride silicate glass), USG (undoped silicate glass), BPSG (boro-phospho-silicate glass), PSG (phospho-silicate glass), FOX (flowable oxide), PE-TEOS (plasma enhanced tetra-ethyl-ortho-silicate), 및/또는 TOSZ (tonen silazene)을 포함할 수 있으나, 이에 한정되는 것은 아니다.
또한, 기판(11')은 소자 분리막(14)에 의해 정의되는 활성 영역(AC)과, 기판(11') 상면과 평행하고 X 방향을 따라 연장되도록 배치되는 게이트 라인 트렌치(12T)를 더 구비할 수 있다. 활성 영역(AC)은 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다. 활성 영역(AC)의 장축은 도 5에 예시적으로 도시된 것과 같이 기판(11')의 상면에 평행한 D3 방향을 따라 배열될 수 있다. 게이트 라인 트렌치(12T)는 기판(11') 상면으로부터 소정의 깊이로 활성 영역(AC)과 교차되도록 또는 활성 영역(AC) 내에 배치될 수 있다. 게이트 라인 트렌치(12T)는 소자 분리 트렌치(14T) 내부에도 배치될 수 있으며, 소자 분리 트렌치(14T) 내부의 게이트 라인 트렌치(12T)는 활성 영역(AC)의 게이트 라인 트렌치(12T)보다 낮은 바닥면을 가질 수 있다.
제 1 소스/드레인(11'ab) 및 제 2 소스/드레인(11''ab)은 게이트 라인 트렌치(12T)의 양측에 위치하는 활성 영역(AC)의 상부(upper portion)에 배치될 수 있다.
게이트 라인 트렌치(12T)의 내부에는 게이트 스택(12)이 배치될 수 있다. 구체적으로, 게이트 절연층(12a), 게이트 전극(12b) 및 게이트 캡핑층(12c)이 게이트 라인 트렌치(12T)의 내부에 순차적으로 배치될 수 있다. 게이트 절연층(12a)과 게이트 전극(12b)은 전술한 내용을 참고할 수 있으며, 게이트 캡핑층(12c)은 실리콘 산화물, 실리콘 산질화물 및/또는 실리콘 질화물을 포함할 수 있다. 게이트 캡핑층(12c)은 게이트 라인 트렌치(12T)의 잔여 부분을 채우도록 게이트 전극(12b) 상에 배치될 수 있다.
또한, 제 1 소스/드레인(11'ab) 상에 비트 라인 구조물(13)이 배치될 수 있다. 비트 라인 구조물(13)은 기판(11')의 상면에 평행하고 Y 방향을 따라 연장되도록 배치될 수 있다. 비트 라인 구조물(13)은 제 1 소스/드레인(11'ab)과 전기적으로 연결되고, 비트 라인 컨택(13a), 비트 라인(13b), 및 비트 라인 캡핑층(13c)을 기판 상에 순차적으로 포함할 수 있다. 예를 들어, 비트 라인 컨택(13a)은 폴리실리콘을 포함할 수 있고, 비트 라인(13b)은 금속 물질을 포함할 수 있으며, 비트 라인 캡핑층(13c)은 실리콘 질화물 또는 실리콘 산질화물 등의 절연 물질을 포함할 수 있다. 도 6은 비트 라인 컨택(13a)이 기판(11') 상면과 동일한 레벨의 바닥면을 갖는 것이 예시되었으나, 비트 라인 컨택(13a)이 기판(11')의 상면으로부터 소정의 깊이로 형성된 리세스(미도시) 내부까지 연장되어, 비트 라인 컨택(13a)의 바닥면이 기판(11')의 상면보다 낮을 수도 있다.
선택적으로, 비트 라인 구조물(13)은 비트 라인 컨택(13a)과 비트 라인(13b) 사이에 비트 라인 중간층(미도시)을 포함할 수 있다. 비트 라인 중간층은 텅스텐 실리사이드와 같은 금속 실리사이드, 및/또는 텅스텐 질화물과 같은 금속 질화물을 포함할 수 있다. 또한, 비트 라인 스페이서(미도시)가 비트 라인 구조물(13)의 측벽 상에 더 형성될 수도 있다. 비트 라인 스페이서는 단일층 구조 또는 다중층 구조를 가질 수 있고, 실리콘 산화물, 실리콘 산질화물, 또는 실리콘 질화물과 같은 절연 물질을 포함할 수도 있다. 또한, 비트 라인 스페이서는 에어 스페이스(미도시)를 더 포함할 수도 있다.
컨택 구조물(20')은 제 2 소스/드레인(11''ab) 상에 배치될 수 있다. 컨택 구조물(20')과 비트 라인 구조물(13)은 기판 상의 각각 다른 소스/드레인 상에 배치될 수 있다. 컨택 구조물(20')은 하부 컨택 패턴(미도시), 금속 실리사이드층(미도시), 및 상부 컨택 패턴(미도시)이 제 2 소스/드레인(11''ab) 상에 순차적으로 적층된 구조일 수 있다. 또한, 컨택 구조물(20')은 상부 컨택 패턴의 측면과 바닥면을 둘러싸는 배리어층(미도시)을 더 포함할 수 있다. 예를 들어, 하부 컨택 패턴은 폴리실리콘을 포함하고, 상부 컨택 패턴은 금속 물질을 포함하고, 배리어층은 도전성을 갖는 금속 질화물을 포함할 수 있다.
커패시터(1')는 컨택 구조물(20')과 전기적으로 연결되어 기판(11')상에 배치될 수 있다. 구체적으로, 커패시터(1')는 컨택 구조물(20')과 전기적으로 연결되는 제 1 전극(100), 제 1 전극(100) 상에 배치되는 유전체층(300), 유전체층(300) 상에 배치되는 제 2 전극(200)을 포함할 수 있다. 유전체층(300)은 제 1 전극의 표면과 평행하도록 제 1 전극 상에 배치될 수 있다.
층간 절연층(15)이 커패시터(1')와 기판(11') 사이에 더 배치될 수 있다. 층간 절연층(15)은 다른 구조물이 배치되지 않은 커패시터(1')와 기판(11') 사이의 공간에 배치될 수 있다. 구체적으로, 층간 절연층(15)은 기판 상의 비트 라인 구조물(13), 컨택 구조물(20'), 게이트 스택(12) 등의 배선 및/또는 전극 구조를 커버하도록 배치될 수 있다. 예를 들어, 층간 절연층(15)은 컨택 구조물(20')의 벽을 둘러쌀 수 있다. 층간 절연층(15)은 비트 라인 컨택(13a)를 둘러싸는 제 1 층간 절연층(15a)과 비트 라인(13b) 및 비트 라인 캡핑층(13c)의 측면 및/또는 상면을 커버하는 제 2 층간 절연층(15b)을 포함할 수 있다.
커패시터(1')의 제 1 전극(100)은 층간 절연층(15) 상에, 구체적으로는 제 2 층간 절연층(15b) 상에 배치될 수 있다. 또한, 복수 개의 커패시터(1')가 배치되는 경우, 복수 개의 제 1 전극(100)은 식각 정지층(16)에 의해 바닥면이 분리될 수도 있다. 다시 말해, 식각 정지층(16)은 개구부(16T)를 포함할 수 있고, 이러한 개구부(16T) 내에 커패시터(1')의 제 1 전극(100)의 바닥면이 배치될 수 있다.
제 1 전극(100)은 도 6과 같이 아래가 막힌 실린더 형상 또는 컵 형상을 가질 수 있다. 또 다른 예로는 제 1 전극(100)은 도 7과 같이 수직 방향(Z 방향)을 따라 연장되는 원기둥, 사각 기둥, 또는 다각형 기둥과 같은 필라 형상을 가질 수 있다.
또한, 커패시터(1')는 제 1 전극(100)의 기울어짐 또는 쓰러짐을 방지하는 지지부(미도시)를 더 포함할 수 있고, 지지부는 제 1 전극(100)의 측벽 상에 배치될 수 있다.
반도체 장치(D20,D30)는 당업계에 알려진 통상적인 방법을 참고하여 제조될 수 있다. 구체적으로, 반도체 장치(D20,D30)는 아래 i) 내지 xvi)의 단계들을 포함하여 제조될 수 있다.
i) 기판(11')에 소자 분리 트렌치(14T)를 형성하고, 소자 분리 트렌치(14T) 내에 소자 분리막(14)을 형성하는 단계, (소자 분리막(14) 및/또는 소자 분리 트렌치(14T)에 의해 기판(102)의 활성 영역(AC)을 정의하는 단계)
ii) 소자 분리 트렌치(14T) 내부를 절연 물질로 채우는 단계,
iii) 기판(11')에 불순물 이온을 주입하여 활성 영역(AC)의 상부 영역에 제 1 소스/드레인(11'ab) 및 제 2 소스/드레인(11''ab)을 형성하는 단계,
iv) 기판(11')에 게이트 라인 트렌치(12T)를 형성하는 단계,
v) 게이트 라인 트렌치(12T)의 내부에 게이트 절연층(12a), 게이트 전극(12b) 및 게이트 캡핑층(12c)를 형성하는 단계,
vi) 기판(11') 상에 제 1 층간 절연층(15a)을 형성하고, 제 1 소스/드레인(11'ab)의 상면을 노출하는 개구부(미도시)를 형성하는 단계,
vii) vi)의 개구부 상에 제 1 소스/드레인(11'ab)과 전기적으로 연결되는 비트 라인 구조물(13)을 형성하는 단계,
viii) 비트 라인 구조물(13)의 상면과 측면을 커버하는 제 2 층간 절연층(15b)을 형성하는 단계,
ix) 제 1 및 제2 층간 절연층(15a,15b)에 제 2 소스/드레인(11''ab)의 상면이 노출되도록 개구부(미도시)를 형성하는 단계,
x) ix)의 개구부 상에 제 2 소스/드레인(11''ab)과 전기적으로 연결되는 컨택 구조물(20')을 형성하는 단계,
xi) 제2 층간 절연막(15b) 및 컨택 구조물(20') 상에 식각 정지층(16) 및 몰드층(미도시)을 형성하는 단계,
xii) 식각 정지층(16) 및 몰드층(미도시)에 콘택 구조물(20')의 상면이 노출되도록 개구부(미도시)를 형성하는 단계,
xiii) xii)의 개구부의 내벽을 덮도록(바닥면 및 측면을 커버하도록) 제 1 전극(100)을 형성하는 단계,
xiv) 몰드층(미도시)을 제거하는 단계
xv) 제 1 전극(100) 상에 유전체층(300)을 형성하는 단계, 및
xvi) 유전체층(300) 상에 제 2 전극(200)을 형성하는 단계.
전술한 각 단계의 종류 및/또는 순서는 제한되지 않으며, 적절하게 조정될 수 있고, 일부 생략되거나 추가될 수 있다. 또한, 각 단계에서 구성 요소를 형성하는 데에는 당업계에 알려진 증착 공정, 패터닝 공정, 식각 공정 등이 이용될 수 있다. 예를 들어, 전극 형성시 에치백 공정이 적용될 수 있다. v)단계에서, 게이트 전극(12b)은 게이트 절연층(12a) 상에 도전층을 형성한 후 에치백 공정을 통해 도전층 상부를 소정의 높이만큼 제거하여 형성될 수 있다. 또한, xiii)에서, 제 1 전극(100)은 몰드층의 상면, 개구부의 바닥면과 측면을 모두 덮도록 전극을 형성한 후, 에치백 공정에 의해 몰드층 상면 상의 전극의 일부를 제거하여 복수의 제 1 전극(100)을 갖는 구조를 제조할 수도 있다. 다른 예로, 평탄화 공정이 적용될 수도 있다. 예를 들어, v)단계에서, 게이트 캡핑층(12c)은 게이트 라인 트렌치(12T)의 잔여 부분을 절연 물질을 채운 후, 기판(11')의 상면이 노출될 때까지 절연 물질을 평탄화하여 형성될 수 있다.
반도체 소자 및 반도체 장치는 다양한 전자 장치에 적용될 수 있다. 구체적으로, 위에서 설명한 반도체 소자 및/또는 반도체 장치는 다양한 전자 장치에서 논리 소자 또는 메모리 소자로 적용될 수 있다. 구체적으로, 반도체 소자 및 반도체 장치는 모바일 디바이스, 컴퓨터, 노트북, 센서, 네트워크 장치, 뉴로모픽 소자(neuromorphic device) 등과 같은 전자 장치에서 산술 연산, 프로그램 실행, 일시적 데이터 유지 등을 위해 사용될 수 있다. 실시예들에 따른 반도체 소자 및 반도체 장치는 데이터 전송량이 크고 데이터 전송이 연속적으로 이루어지는 전자 장치에 유용할 수 있다.
도 7 및 도 8은 실시예들에 따라 전자 장치에 적용될 수 있는 전자 소자 아키텍쳐(architecture)를 개략적으로 보여주는 개념도이다.
도 7을 참고하면, 전자 소자 아키텍쳐(architecture)(1000)는 메모리 유닛(memory unit)(1010), ALU(arithmetic logic unit)(1020) 및 제어 유닛(control unit)(1030)을 포함할 수 있다. 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)은 전기적으로 연결될 수 있다. 예를 들어, 전자 소자 아키텍쳐(architecture)(1000)는 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)를 포함하는 하나의 칩으로 구현될 수 있다. 구체적으로, 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)은 온-칩(on-chip)에서 메탈 라인(metal line)으로 상호 연결되어 직접 통신할 수 있다. 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)은 하나의 기판 상에 모놀리식(monolithic)하게 집적되어 하나의 칩을 구성할 수도 있다. 전자 소자 아키텍쳐(칩)(1000)에는 입출력 소자(2000)가 연결될 수 있다. 또한, 메모리 유닛(1010)은 메인 메모리 및 캐시 메모리를 모두 포함할 수 있다. 이러한 전자 소자 아키텍쳐(칩)(1000)는 on-chip memory processing unit일 수 있다.
메모리 유닛 (1010), ALU (1020) 및/또는 제어 유닛 (1030)은 각각 독립적으로 앞서 설명한 반도체 소자를 포함할 수 있다. 도 8을 참고하면, 캐시 메모리(cache memory)(1510), ALU(1520) 및 제어 유닛(1530)이 Central Processing Unit(CPU)(1500)을 구성할 수 있고, 캐시 메모리(1510)는 SRAM(static random access memory)으로 이루어질 수 있다. CPU(1500)와 별개로, 메인 메모리(1600) 및 보조 스토리지(1700)가 구비될 수도 있다. 메인 메모리(1600)는 DRAM(dynamic random access memory)일 수 있으며 앞서 설명한 반도체 소자를 포함할 수 있다.
경우에 따라, 전자 소자 아키텍쳐(architecture)는 서브-유닛들(sub-units)의 구분없이, 하나의 칩에서 컴퓨팅(computing) 단위 소자들과 메모리 단위 소자들이 상호 인접하는 형태로 구현될 수 있다.
이상에서 실시예들에 대하여 상세하게 설명하였지만 권리범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 권리범위에 속하는 것이다.
1, 1' 반도체 소자
100 제 1 전극 200 제 2 전극
300 유전체층 D1, D10, D20, D30 반도체 장치

Claims (20)

  1. 제 1 전극
    상기 제 1 전극과 이격되어 배치되는 제 2 전극; 및
    상기 제 1 전극과 제 2 전극 사이에 배치되는 유전체층을 포함하는 반도체 소자로서, 상기 유전체층은
    유전 상수가 20 이상이고 70 이하인 금속 산화물을 모재로 하고,
    3족 원소와 5족 원소를 도펀트 물질로 포함하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 3족 원소는 Sc, Y, B, Al, Ga, In, 및 Tl 중에서 하나 이상 선택되는 반도체 소자.
  3. 제 1항에 있어서,
    상기 5족 원소는 V, Nb, Ta, N, P, As, Sb, 및 Bi 중에서 하나 이상 선택되는 반도체 소자.
  4. 제 1항에 있어서,
    상기 금속 산화물은 Hf, Zr, Pr, Nd, Gd, Dy, Yb, Pb, Zn, Ti, 및 Lu 중에서 선택되는 하나 이상의 금속을 포함하는 반도체 소자.
  5. 제 1항에 있어서,
    상기 유전체층은 (A,B)xCyOz로 표시되는 화합물(A는 3족 원소, B는 5족 원소, C는 Hf, Zr, Pr, Nd, Gd, Dy, Yb, Pb, Zn, Ti, 및 Lu 중에서 선택되는 하나 이상의 금속 원소이고, x+y+z=1이고, 0 < x ≤0.2, 0 < y ≤ 0.5이다)을 포함하는 반도체 소자.
  6. 제 1항에 있어서,
    상기 3족 원소와 5족 원소 중 하나 이상은 d-오비탈을 갖는 원소인 반도체 소자.
  7. 제 1항에 있어서,
    상기 3족 원소는 Sc, Y, 또는 이들의 조합인 반도체 소자.
  8. 제 1항에 있어서,
    상기 5족 원소는 V, Nb, Ta, 또는 이들의 조합인 반도체 소자.
  9. 제 1항에 있어서,
    상기 3족 원소와 5족 원소는 각각 독립적으로 유전체층의 총 금속 원소 대비 0.0at% 초과이고 20.0at% 이하인 갖는 반도체 소자.
  10. 제 1항에 있어서,
    상기 유전체층의 에너지 밴드는 상기 모재의 에너지 밴드보다 큰 반도체 소자.
  11. 제 1항에 있어서,
    상기 유전체층은,
    3족 원소와 5족 원소가 서로 산소 원자를 공유하는 도펀트 쌍을 포함하는 반도체 소자.
  12. 제 11항에 있어서,
    상기 유전체층은 상기 도펀트 쌍을 두 개 이상 포함하고, 두 개의 도펀트 쌍간의 거리는 모재 금속의 이온 반경의 6배 이하일 수 반도체 소자.
  13. 제 1항에 있어서,
    상기 유전체층의 두께는 10Å이상이고 100Å이하인 반도체 소자.
  14. 제 1항에 있어서,
    상기 유전체층은 유전 상수가 40 이상인 반도체 소자.
  15. 제 1항에 있어서,
    상기 유전체층의 유전율은 상기 모재의 유전율보다 10%이상인 반도체 소자.
  16. 제 1항에 있어서,
    상기 3족 원소와 5족 원소를 포함하는 도펀트 물질은 모재에 대한 치환 형성 에너지가 0보다 작은 반도체 소자.
  17. 제 1항에 있어서,
    상기 제 1 전극, 제 2 전극 또는 이들 모두는 금속, 금속 질화물, 금속 산화물, 또는 이들의 조합을 포함하는 반도체 소자.
  18. 제 1항 내지 제 17항 중 어느 한 항의 반도체 소자를 포함하는 반도체 장치.
  19. 제 16항에 있어서,
    서로 전기적으로 연결된 전계 효과 트랜지스터와 커패시터를 포함하고,
    상기 전계 효과 트랜지스터 및 상기 커패시터 중 적어도 하나는 상기 반도체 소자를 포함하는 반도체 장치.
  20. 제 19항에 있어서,
    상기 전계 효과 트랜지스터는
    상기 제 1 전극에 대응되고 소스과 드레인을 포함하는 반도체층;
    상기 제 2 전극에 대응되고 반도체층상에 배치되는 게이트 전극; 및
    상기 반도체층과 게이트 전극 사이에 배치되는 상기 유전체층을 포함하는 반도체 장치.
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