KR20220114406A - 유전 박막 구조체 및 이를 포함하는 전자 소자 - Google Patents

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김정화
이은하
송정규
이주호
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Abstract

유전 박막 구조체 및 이를 포함하는 전자 소자가 개시된다. 개시된 유전 박막 구조체는, 기판; 및 상기 기판에 마련되는 것으로, 정방정계(tetragonal system)의 결정구조를 가지는 유전체층;을 포함한다. 상기 유전체층은 결정격자(crystal lattice)의 <hk0>, <h00> 또는 <0k0> 방향(여기서, h,k는 자연수)이 out-of-plane 방향과 나란하거나 out-of-plane 방향에 대해 45도 보다 작은 각도를 가지는 결정립들을 포함할 수 있다.

Description

유전 박막 구조체 및 이를 포함하는 전자 소자{Dielectric thin film structure and electronic device including the same}
본 개시는 유전 박막 구조체 및 이를 포함하는 전자 소자에 관한 것이다.
전자 장치가 다운-스케일링(down-scaling)되면서, 전자 장치 내에서 전자 소자들이 차지하는 공간도 축소되고 있다. 이에 따라 커패시터와 같은 전자 소자의 크기 감소와 함께, 커패시터의 유전체층 두께의 감소도 동시에 요구된다. 그러나, 커패시터에서 유전체층의 두께가 너무 얇아지면 항복전압(breakdown voltage)이 작아지거나 누설전류(leakage current)가 증가하는 문제가 있다.
예시적인 실시예는 유전 박막 구조체 및 이를 포함하는 전자 소자를 제공한다.
일 측면에 있어서,
기판; 및
상기 기판에 마련되는 것으로, 정방정계(tetragonal system)의 결정구조를 가지는 유전체층;을 포함하며,
상기 유전체층은 결정격자(crystal lattice)의 <hk0>, <h00> 또는 <0k0> 방향(여기서, h,k는 자연수)이 out-of-plane 방향과 나란하거나 out-of-plane 방향에 대해 45도 보다 작은 각도를 가지는 결정립들을 포함하는 유전 박막 구조체가 제공된다.
상기 유전체층은 하프늄산화물, 지르코늄산화물 또는 하프늄지르코늄산화물을 포함할 수 있다.
상기 유전체층에서 상기 결정립들이 차지하는 비율이 10% 이상이 될 수 있다.
상기 유전체층은 단일층 구조 또는 서로 다른 물질들이 적층된 다층 구조를 포함할 수 있다.
상기 유전체층은 상기 기판에서 성장되어 마련될 수 있다. 상기 기판은 <111> 방향으로 성장된 티타늄질화물을 포함할 수 있다. 상기 기판은 <111> 방향으로 성장된 코발트티타늄질화물을 포함할 수 있다.
상기 기판과 상기 유전체층 사이에는 물질층이 더 마련되고, 상기 유전체층은 상기 물질층에서 성장되어 마련될 수 있다.
상기 물질층은 니오븀티탄산화물 또는 실버산화물을 포함하는 포함할 수 있다. 상기 유전체층은 <110> 방향으로 성장된 결정립들을 포함할 수 있다.
상기 물질층은 니오븀질화물을 포함할 수 있다. 상기 유전체층은 <100> 방향으로 성장된 결정립들을 포함할 수 있다.
다른 측면에 있어서,
하부 전극;
상기 하부 전극에 마련되는 것으로, 정방정계의 결정구조를 가지는 유전체층; 및
상기 유전체층에 마련되는 상부 전극;을 포함하며,
상기 유전체층은 결정격자의 <hk0>, <h00> 또는 <0k0> 방향(여기서, h,k는 자연수)이 out-of-plane 방향과 나란하거나 out-of-plane 방향에 대해 45도 보다 작은 각도를 가지는 결정립들을 포함하는 커패시터가 제공된다.
상기 유전체층은 하프늄산화물, 지르코늄산화물 또는 하프늄지르코늄산화물을 포함할 수 있다.
상기 유전체층에서 상기 결정립들이 차지하는 비율이 10% 이상이 될 수 있다.
상기 유전체층은 단일층 구조 또는 서로 다른 물질들이 적층된 다층 구조를 포함할 수 있다.
상기 유전체층은 상기 하부 전극에서 성장되어 마련될 수 있다. 상기 하부 전극은 <111> 방향으로 성장된 티타늄질화물 또는 코발트티타늄질화물을 포함할 수 있다.
상기 기판과 상기 유전체층 사이에 물질층이 더 마련될 수 있다. 상기 물질층은 니오븀티탄산화물, 실버산화물 또는 니오븀질화물을 포함할 수 있다.
또 다른 측면에 있어서,
전계 효과 트랜지스터; 및
상기 전계 효과 트랜지스터에 전기적으로 연결되는 것으로, 전술한 커패시터;를 포함하는 전자 장치가 제공된다.
상기 전계 효과 트랜지스터는 소스 및 드레인을 포함하는 반도체층; 상기 반도체층에 마련되는 게이트 절연층; 및 상기 게이트 절연층에 마련되는 게이트 전극;을 포함할 수 있다.
예시적인 실시예에 의하면, 유전체층이 정방정계 결정구조를 가지는 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 하프늄지르코늄산화물(HfxZr1-xO2, 0<x<1))을 포함하며, 특정 방향(즉, <hk0>, <h00> 또는 <0k0> 방향에 가까운 방향)으로 성장된 결정립들을 포함함으로써 보다 높은 유전상수를 가질 수 있다. 이러한 유전체층을 커패시터에 적용하면 유전체층의 두께를 일정한 수준으로 유지하면서 항복 전압 및 누설 전류 특성을 만족할 수 있고, 높은 정전 용량을 확보할 수 있다.
도 1은 예시적인 실시예에 따른 유전 박막 구조체를 도시한 것이다.
도 2는 정방정계 결정 구조의 단위 결정격자를 도시한 것이다.
도 3은 다른 예시적인 실시예에 따른 유전 박막 구조체를 도시한 것이다.
도 4는 또 다른 예시적인 실시예에 따른 유전 박막 구조체를 도시한 것이다.
도 5는 또 다른 예시적인 실시예에 따른 유전 박막 구조체를 도시한 것이다.
도 6a는 <200> 방향으로 우선 성장된 TiN 기판 상에 성장된 ZrO2/HfO2 유전체층("A")의 결정방향(crystal orientation)를 나타내는 XRD(X-ray diffraction) 분석 결과를 도시한 것이다.
도 6b는 <111> 방향으로 우선 성장된 TiN 기판에 성장된 ZrO2/HfO2 유전체층("B") 및 <111> 방향으로 우선 성장된 TiN 기판/Nb-TiO2 물질층에 성장된 ZrO2/HfO2 유전체층("C")에 대한 결정방향을 나타내는 XRD 분석 결과를 도시한 것이다.
도 7a는 무작위 방향(random orientation)으로 성장된 TiN 기판에 성장된 ZrO2/HfO2 유전체층의 결정방향 분포 이미지를 나타내는 TEM(Transmission Electron Microscope)-PED(Precession Electron Diffraction) 분석 결과를 도시한 것이다.
도 7b는 <111> 방향으로 우선 성장된 TiN 기판/Nb-TiO2 물질층에 성장된 ZrO2/HfO2 유전체층의 결정방향 분포 이미지를 나타내는 TEM-PED 분석 결과를 도시한 것이다.
도 7c는 <111> 방향으로 우선 성장된 TiN 기판/NbN 물질층에 성장된 ZrO2/HfO2 유전체층의 결정방향 분포 이미지를 나타내는 TEM-PED 분석 결과를 도시한 것이다.
도 8은 도 7a 내지 도 7c에 도시된 ZrO2/HfO2 유전체층들의 EOT(Equivalent Oxide Thickness)를 측정한 결과를 도시한 것이다.
도 9는 예시적인 실시예에 따른 전자 소자를 도시한 것이다.
도 10은 다른 예시적인 실시예에 따른 전자 소자를 도시한 것이다.
도 11은 예시적인 실시예에 따른 전자 장치를 도시한 모식도이다.
도 12는 다른 예시적인 실시예에 따른 전자 장치를 도시한 것이다.
도 13은 도 12의 A-A'선을 따라 본 단면도이다.
도 14는 또 다른 예시적인 실시예에 따른 전자 장치의 단면을 도시한 것이다.
도 15 및 도 16은 예시적인 실시예에 따른 장치에 적용될 수 있는 소자 아키텍쳐(architecture)를 개략적으로 보여주는 개념도이다.
이하, 첨부된 도면을 참조하여 예시적인 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위, 아래, 좌, 우에 있는 것뿐만 아니라 비접촉으로 위, 아래, 좌, 우에 있는 것도 포함할 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다. 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 이러한 단계들은 적당한 순서로 행해질 수 있으며, 반드시 기재된 순서에 한정되는 것은 아니다.
또한, 명세서에 기재된 “...부”, “모듈” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
모든 예들 또는 예시적인 용어의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구범위에 의해 한정되지 않는 이상 이러한 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다.
도 1은 예시적인 실시예에 따른 유전 박막 구조체를 도시한 것이다.
도 1을 참조하면, 유전 박막 구조체(400)는 기판(410)과 이 기판(410)에 마련되는 유전체층(420)을 포함한다. 여기서, 유전체층(420)은 나노 수준의 얇은 두께를 가지는 박막 형태로 형성될 수 있다. 예를 들면, 유전체층(420)은 10nm 이하 (예를 들면, 5nm 이하)의 두께를 가질 수 있다. 도 1에서 out-of-plane 방향은 유전체층(420)의 우선 성장 방향(preferred orientation)으로서 유전체층(420)의 표면 쪽 방향을 나타낸다. 유전체층(420)의 out-of-plane 방향은 기판(410)의 표면 및 유전체층(420)의 표면에 수직인 방향이다. 그리고, in-plane 방향은 out-of-plane 방향과 수직한 방향으로서 유전체층(420)의 단면 쪽 방향을 나타낸다.
유전체층(420)은 높은 유전상수를 가지는 유전 물질을 포함할 수 있다. 예를 들면, 유전체층(420)은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 하프늄지르코늄산화물(HfxZr1-xO2, 0<x<1)을 포함할 수 있다. 그리고, 이 유전체층(420)은 사방정계의 결정구조를 가지며, 특정 방향으로 성장된 결정립들을 포함함으로써 높은 유전상수를 가질 수 있다. 이러한 유전체층(420)이 커패시터에 적용되면 유전체층(420)의 두께를 일정한 수준으로 유지하면서 높은 정전용량 값을 확보할 수 있다.
일반적으로, 커패시터의 정전용량은 다음과 같은 (식 1)에 의해 표현될 수 있다.
Figure pat00001
....... (식 1)
여기서, C는 정전용량, k는 유전체층의 유전상수(dielectric constant),ε0는 진공에서의 유전상수, A는 커패시터의 면적, t는 유전체층의 두께를 나타낸다.
(식 1)에 의하면, 유전체층의 두께가 얇아 질수록 커패시터의 정전용량은 증가하게 된다. 그러나, 유전체층의 두께가 너무 얇아지면 항복전압이 작아지거나 누설전류가 증가하는 문제가 있다. 따라서, 일정한 두께를 유지하면서 항복전압과 누설전류 특정을 만족시키는 동시에 높은 정전용량 값을 확보하기 위해서는 큰 유전상수를 가지는 유전체층이 필요하다.
하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 하프늄지르코늄산화물(HfxZr1-xO2, 0<x<1)은 큰 유전상수를 가지는 유전물질이다. 이러한 유전 물질은 동질이상(polymorphism)을 가지는 다결정 물질로서, 단사정계(monoclinic system), 정방정계(tetragonal system), 사방정계(orthorhombic system), 입방정계(cubic system) 등과 같은 다양한 결정 구조를 가지고 있다. 이러한 다양한 결정 구조에서 정방정계의 유전상수 값이 가장 크며, 후술하는 바와 같이 정방정계 결정구조에서도 특정 결정 방향으로의 유전 상수 값이 가장 클 수 있다.
도 2는 정방정계 결정구조의 단위 결정격자(unit crystal lattice)를 도시한 것이다.
도 2를 참조하면, x축 방향, y축 방향 및 z축 방향은 서로 직각으로 배치되어 있다. a는 x축 및 y축 방향으로의 격자 상수(lattice constant)를 나타내며, c(≠a)는 z축 방향으로의 격자 상수를 나타낸다. 정방정계 결정구조에서 x축 방향 및 y축 방향의 결정 방향은 <100> 방향이 될 수 있으며, z축 방향의 결정 방향은 <001> 방향이 될 수 있다. <hk0>, <h00>, <0k0> 방향(여기서, h,k은 자연수)는 <001> 방향에 수직인 결정 방향을 나타낸다. 여기서, <100>, <001>, <hk0>, <h00>, <0k0> 등과 같은 표기는 정방정계 결정구조에서 결정 방향(crystal orientation)를 표시하는 밀러지수(Miller indices)를 나타낸다.
정방정계 결정구조를 가지는 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 하프늄지르코늄산화물(HfxZr1-xO2, 0<x<1)에서, 결정 방향(crystal orientation)에 따라 유전 상수 값이 달라질 수 있다. 구체적으로, 정방정계 결정구조에서 결정립들(crystal grains)의 성장 방향이 특정 결정 방향, 예를 들면 <100> 방향이나 <110> 방향에 가까운 경우는 유전 상수 값이 커질 수 있으며, 결정립들의 성장 방향이 <001> 방향에 가까운 경우에는 유전 상수 값이 작아질 수 있다.
본 실시예에서, 유전체층(420)은 정방정계 결정구조를 가지는 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 하프늄지르코늄산화물(HfxZr1-xO2, 0<x<1)을 포함할 수 있으며, 또한, 특정 방향으로 성장된 결정립들을 포함할 수 있다.
유전체층(420)은 결정격자의 <hk0>, <h00> 또는 <0k0> 방향이 우선 성장방향(preferred orientation)인 out-of-plane 방향에 가깝게 정렬된 결정립들을 포함할 수 있다. 이는 결정립들이 <hk0>, <h00>, 또는 <0k0> 방향에 가까운 방향으로 우선적으로 성장되었음을 의미한다. 여기서, <hk0> 방향은 예를 들면, <100> 방향, <110> 방향 또는 <100> 방향과 <110> 방향 사이의 방향이 될 수 있다. 이 경우, 결정격자의 z축 방향인 <001> 방향은 in-plane 방향에 가깝게 정렬될 수 있다.
구체적으로, 유전체층(420)은 결정격자의 <hk0>, <h00>, 또는 <0k0> 방향은 out-of-plane 방향과 나란하게 정렬된 결정립들을 포함할 수 있다. 이는 결정립들이 <hk0>, <h00>, 또는 <0k0> 방향(예를 들면, <100> 방향 또는 <110> 방향)으로 성장되었음을 의미한다. 이 경우, 결정격자의 <001> 방향은 in-plane 방향과 나란하게 정렬될 수 있다.
유전체층(420)은 결정격자의 <hk0>, <h00>, 또는 <0k0> 방향이 out-of-plane 방향에 대해 45도 보다 작은 각도(θ)를 가지는 결정립들을 포함할 수도 있다. 이는 <hk0> 방향과 out-of-plane 방향 사이의 각도(θ)가 45도 보다 작다는 것을 의미한다.이 경우, 결정격자의 <001> 방향은 in-plane 방향에 대해 45도 보다 작은 각도(θ)를 가지는 결정립들을 포함할 수 있다.
유전체층(420)은 정방정계 결정구조를 가지는 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 하프늄지르코늄산화물(HfxZr1-xO2, 0<x<1)을 포함하고, <hk0>, <h00>, 또는 <0k0> 방향에 가까운 방향으로 성장된 결정립들(즉, 결정격자의 <001> 방향이 in-plane 방향에 가깝게 정렬된 결정립들)을 포함함으로써 높은 유전 상수 값을 가질 수 있다.
유전체층(420)에서 <hk0>, <h00>, 또는 <0k0> 방향에 가까운 방향으로 성장된 결정립들이 차지하는 비율은 대략 10% 이상 (예를 들면, 20% 이상, 30% 이상, 40% 이상, 또는 50% 이상)이 될 수 있다. 여기서, 비율은 유전체층(420)의 out-of-plane 상에서 <hk0>, <h00>, 또는 <0k0> 방향에 가까운 방향으로 성장된 결정립들이 차지하는 비율을 의미한다.
유전체층(420)은 기판(410)에서 직접 성장되어 마련될 수도 있다. 이 경우,유전체층(420)은 예를 들면 원자층 증착(ALD; Atomic Layer Deposition)에 의해 기판(410)에 증착되어 성장됨으로써 형성될 수 있다. 여기서, 기판(410)은 특정 방향으로 우선 성장된 물질을 포함할 수 있다. 예를 들면, 기판(410)으로는 <111> 방향으로 우선 성장된 티타늄 질화물(TiN) 기판 또는 <111> 방향으로 우선 성장된 코발트티타늄질화물(Co-TiN) 기판이 사용될 수 있다. 이 경우, 기판(410)에는 정방정계 결정구조를 가지며, <110> 방향으로 성장된 결정립들을 포함하는 유전체층(예를 들면, 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 하프늄지르코늄산화물(HfxZr1-xO2, 0<x<1))이 형성될 수 있다.
기존의 유전체 기반 소자에서는 결정립들이 무작위 방향으로 성장된 정방정계 결정구조의 하프늄산화물, 지르코늄산화물, 또는 하프늄지르코늄산화물이 사용되었다. 그러나, 이 경우는 결정립들이 특정 방향으로 성장하는 경우에 비해 유전상수 값이 작아지게 된다.
본 실시예에서는 유전체층(420)이 정방정계 결정구조를 가지는 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 하프늄지르코늄산화물(HfxZr1-xO2, 0<x<1))을 포함하며, 특정 방향(즉, <hk0>, <h00>, 또는 <0k0> 방향에 가까운 방향)으로 성장된 결정립들을 포함함으로써 보다 높은 유전상수를 가질 수 있다. 이러한 유전체층(420)을 커패시커에 적용하면 유전체층(420)의 두께를 일정한 수준으로 유지하면서 항복 전압 및 누설 전류 특성을 만족할 수 있고, 높은 정전 용량을 확보할 수 있다.
이상에서는 유전체층(420)이 단일층 구조를 가지는 경우가 설명되었으나, 도 3에 도시된 바와 같이 유전체층(520)이 서로 다른 물질들이 적층된 다층 구조를 가질 수도 있다.
도 3을 참조하면, 유전 박막 구조체(500)는 기판(510)과, 이 기판(510)에 마련되는 유전체층(520)을 포함한다. 유전체층(520)은 나노 수준의 얇은 두께를 가지는 박막 형태로 형성될 수 있다. 예를 들면, 유전체층(520)은 10nm 이하 (예를 들면, 5nm 이하)의 두께를 가질 수 있다.
본 실시예에서, 유전체층(520)은 서로 다른 물질들이 교대로 적층된 제1 및 제2 유전체층(521,522)을 포함할 수 있다. 제1 및 제2 유전체층(521,522)은 각각 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 하프늄지르코늄산화물(HfxZr1-xO2, 0<x<1))을 포함할 수 있다. 예를 들면, 제1 유전체층(521)은 하프늄산화물(HfO2)을 포함하고, 제2 유전체층(522)은 지르코늄산화물(ZrO2)을 포함할 수 있다. 하지만, 이는 단지 예시적인 것이다.
제1 및 제2 유전체층(521,5211)은 각각 정방정계의 결정 구조를 가지며, 특정 방향(즉, <hk0>, <h00>, 또는 <0k0> 방향에 가까운 방향)으로 성장된 결정립들을 포함할 수 있다. 이에 대해서는 전술하였으므로 이에 대한 상세한 설명은 생략한다.
한편, 도 3에는 2개의 서로 다른 물질들이 적층된 경우가 예시적으로 도시되어 있으나, 이에 3개 이상의 서로 다른 물질층이 적층되는 것도 가능하며, 적층된 층들의 개수도 다양하게 변형될 수 있다.
도 4는 또 다른 예시적인 실시예에 따른 유전 박막 구조체를 도시한 것이다.
도 4를 참조하면, 유전 박막 구조체(600)는 기판(610)과 이 기판(610)에 마련되는 물질층(630)과, 이 물질층(630)에 마련되는 유전체층(620)을 포함한다. 기판(610)은 다양한 재질을 포함할 수 있다.
물질층(630)은 예를 들면, 원자층 증착(ALD)에 의해 기판(610)에 증착됨으로써 형성될 수 있다. 물질층(630)은 예를 들면, 니오븀티탄산화물(Nb-TiO2) 또는 실버산화물(AgO2)을 포함할 수 있다. 유전체층(620)은 물질층(630)에서 직접 성장되어 마련될 수 있다. 유전체층(620)은 예를 들면 원자층 증착(ALD)에 의해 물질층(630)에 증착되어 성장됨으로써 형성될 수 있다. 유전체층(620)은 10nm 이하 (예를 들면, 5nm 이하)의 두께를 가질 수 있다. 유전체층(620)은 단일층 구조 또는 다층 구조를 가질 수 있다.
유전체층(620)은 정방정계 결정구조를 가지는 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 하프늄지르코늄산화물(HfxZr1-xO2, 0<x<1))을 포함할 수 있다. 또한, 유전체층(620)은 <hk0>, <h00>, 또는 <0k0> 방향에 가까운 방향으로 성장된 결정립들을 포함할 수 있다. 구체적으로, 물질층(630)이 니오븀티탄산화물(Nb-TiO2) 또는 실버산화물(AgO2)을 포함하는 경우에는 <110> 방향으로 우선 성장된 결정립들을 포함하는 유전체층(620)이 물질층(630)에 형성될 수 있다. 여기서, 유전체층(620)에서 <110> 방향으로 성장된 결정립들이 차지하는 비율이 대략 10% 이상이 될 수 있다.
도 5는 또 다른 예시적인 실시예에 따른 유전 박막 구조체를 도시한 것이다.
도 5를 참조하면, 유전 박막 구조체(700)는 기판(710)과, 이 기판(710)에 마련되는 물질층(730)과, 이 물질층(730)에 마련되는 유전체층(720)을 포함한다. 기판은 다양한 재질을 포함할 수 있다.
물질층(730)은 예를 들면, 원자층 증착(ALD)에 의해 기판(710)에 증착됨으로써 형성될 수 있다. 물질층(730)은 예를 들면, 니오븀질화물(NbN)을 포함할 수 있다. 유전체층(720)은 물질층(730)에서 직접 성장되어 마련될 수 있다. 유전체층(720)은 예를 들면 원자층 증착(ALD)에 의해 물질층(730)에 증착되어 성장됨으로써 형성될 수 있다. 유전체층(720)은 10nm 이하 (예를 들면, 5nm 이하)의 두께를 가질 수 있다. 유전체층(720)은 단일층 구조 또는 다층 구조를 가질 수 있다.
유전체층(720)은 정방정계 결정구조를 가지는 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 하프늄지르코늄산화물(HfxZr1-xO2, 0<x<1))을 포함할 수 있다. 또한, 유전체층은 <hk0>, <h00>, 또는 <0k0> 방향에 가까운 방향으로 성장된 결정립들을 포함할 수 있다. 구체적으로, 물질층(730)이 니오븀질화물(NbN)을 포함하는 경우에는 <100> 방향으로 우선 성장된 결정립들을 포함하는 유전체층(720)이 물질층(730)에 형성될 수 있다. 여기서, 유전체층(720)에서 <100> 방향으로 성장된 결정립들이 차지하는 비율이 대략 10% 이상이 될 수 있다.
도 6a는 <200> 방향으로 우선 성장된 TiN 기판에 성장된 ZrO2/HfO2 유전체층("A")의 결정방향(crystal orientation)를 나타내는 XRD(X-ray diffraction) 분석 결과를 도시한 것이다. 도 6b는 <111> 방향으로 우선 성장된 TiN 기판에 성장된 ZrO2/HfO2 유전체층("B") 및 <111> 방향으로 우선 성장된 TiN 기판/Nb-TiO2 물질층에 성장된 ZrO2/HfO2 유전체층("C")에 대한 결정방향을 나타내는 XRD 분석 결과를 도시한 것이다. ZrO2/HfO2 유전체층은 정방정계의 결정구조를 가지고 있다. 도 6a 및 도 6b는 out-of-plane 방향에서 측정된 결과들이다.
도 6a를 참조하면, <200> 방향으로 우선 성장된 TiN 기판에는 ZrO2/HfO2 유전체층이 무작위 방향(random orientation)으로 성장되었음을 알 수 있다.
도 6b를 참조하면, <111> 방향으로 우선 성장된 TiN 기판에는 ZrO2/HfO2 유전체층이 <110> 방향으로 우선 성장되었음을 알 수 있다. 그리고, Ni-TiO 물질층에는 ZrO2/HfO2 유전체층이 <110> 방향으로 우선 성장되었음을 알 수 있다.
도 7a는 무작위 방향(random orientation)으로 성장된 TiN 기판에 성장된 ZrO2/HfO2 유전체층의 결정방향 분포 이미지를 나타내는 TEM(Transmission Electron Microscope)-PED(Precession Electron Diffraction) 분석 결과를 도시한 것이다. 도 7b는 <111> 방향으로 우선 성장된 TiN 기판/Nb-TiO2 물질층에 성장된 ZrO2/HfO2 유전체층의 결정방향 분포 이미지를 나타내는 TEM-PED 분석 결과를 도시한 것이다. 도 7c는 <111> 방향으로 우선 성장된 TiN 기판/NbN 물질층에 성장된 ZrO2/HfO2 유전체층의 결정방향 분포 이미지를 나타내는 TEM-PED 분석 결과를 도시한 것이다. ZrO2/HfO2 유전체층은 정방정계의 결정구조를 가지고 있다. 도 7a 내지 도 7c는 out-of-plane 방향에서 측정된 이미지들이다.
도 7a를 참조하면, 무작위 방향으로 성장된 TiN 기판에는 ZrO2/HfO2 유전체층이 무작위 방향으로 성장되었음을 알 수 있다. 도 7b를 참조하면, Ni-TiO 물질층에는 ZrO2/HfO2 유전체층이 <110> 방향으로 우선 성장되었음을 알 수 있다. 도 7c를 참조하면, NbN 물질층에는 ZrO2/HfO2 유전체층이 <100> 방향으로 우선 성장되었음을 알 수 있다.
도 8은 도 7a 내지 도 7c에 도시된 ZrO2/HfO2 유전체층들의 EOT(Equivalent Oxide Thickness)를 측정한 결과를 도시한 것이다. 도 8에서 "A"는 도 7a에 도시된 무작위 방향으로 성장된 ZrO2/HfO2 유전체층을 나타내고, "C"는 도 7b에 도시된 <110> 방향으로 우선 성장된 ZrO2/HfO2 유전체층을 나타내며, "D"는 도 7c에 도시된 <100> 방향으로 우선 성장된 ZrO2/HfO2 유전체층을 나타낸다.
도 8을 참조하면, <110> 방향으로 우선 성장된 ZrO2/HfO2 유전체층("C")는 무작위 방향으로 성장된 ZrO2/HfO2 유전체층("A")에 비해 EOT가 대략 9.7% 정도 감소하였음을 알 수 있다. 또한, <100> 방향으로 우선 성장된 ZrO2/HfO2 유전체층("D")은 무작위 방향으로 성장된 ZrO2/HfO2 유전체층("A")에 비해 EOT가 대략 29.2% 정도 감소하였음을 알 수 있다.
이상과 같이, ZrO2/HfO2 유전체층은 특정 방향, 예를 들어 <100> 방향 또는 <110> 방향으로 성장하는 경우에 무작위 방향으로 성장하는 경우에 비해 EOT가 감소하고 이에 따라, 유전 상수는 증가함을 알 수 있다.
이상의 예시적인 실시예에서 설명된 높은 유전 상수를 가지는 유전체층(420,520,620,720)은 예를 들면, 커패시터 등과 같은 다양한 전자 소자에 적용될 수 있다.
도 9는 예시적인 실시예에 따른 전자 소자(커패시터)를 도시한 것이다.
도 9를 참조하면, 전자 소자(800)는 하부 전극(810), 하부 전극(810)과 이격되게 배치되는 상부 전극(820), 및 하부 전극(810)과 상부 전극(820) 사이에 마련되는 유전체층(830)을 포함한다. 여기서, 유전체층(830)은 도 1 또는 도 3에 도시된 유전체층(420,520)이 될 수 있다. 유전체층(830)은 정방정계 결정구조를 가지는 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 하프늄지르코늄산화물(HfxZr1-xO2, 0<x<1))을 포함하고, <hk0>, <h00>, 또는 <0k0> 방향에 가까운 방향으로 성장된 결정립들을 포함할 수 있다. 유전체층(830)은 나노 수준의 얇은 두께(예를 들면, 10nm 이하, 또는 5nm 이하)를 가지는 박막 형태로 형성될 수 있다. 이 유전체층(830)에 대해서는 전술한 실시예에서 상세하게 설명되었으므로 이에 대한 설명은 생략한다.
하부 전극(810)은 기판(미도시) 상에 배치될 수 있다. 기판은 커패시터를 지지하는 구조물의 일부이거나, 커패시터와 연결되는 소자의 일부일 수 있다. 기판은 반도체 물질 패턴, 절연 물질 패턴, 및/또는 전도성 물질 패턴을 포함할 수 있다. 기판은 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC), 갈륨 비소(GaAs), 인듐 비소(InAs), 인듐포스파이드(InP) 등과 같은 반도체 물질을 포함할 수 있고, 및/또는 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 등과 같은 절연성 물질을 포함할 수도 있다.
상부 전극(820)은 하부 전극(810)과 이격되어 대향하도록 배치될 수 있다. 하부 전극(810) 및 상부 전극(820)은 각각 금속, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 여기서, 금속은 예를 들면, 루테늄(Ru), 티타늄(Ti), 탄탈륨(Ta), 니오븀(Nb), 이리듐(Ir), 몰리브덴(Mo), 텅스텐(W), 백금(Pt) 등을 포함할 수 있다. 도전성 금속 질화물은 예를 들면, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 니오븀 질화물(NbN), 몰리브덴 질화물(MoN), 코발트 질화물(CoN) 또는 텅스텐 질화물(WN) 등을 포함할 수 있다. 도전성 금속 산화물은 예를 들면, 백금 산화물(PtO), 이리듐 산화물(IrO2), 루테늄 산화물(RuO2), 스트론튬 루테늄 산화물(SrRuO3), 바륨 스트론튬 루테늄 산화물((Ba,Sr)RuO3), 칼슘 루테늄 산화물(CaRuO3), 또는 란타늄 스트론튬 코발트 산화물 ((La,Sr)CoO3) 등을 포함할 수 있다.
하부 전극(810) 및 상부 전극(820)은 각각 단일 물질층 또는 복수의 물질층들의 적층 구조를 가질 수 있다. 예를 들어, 하부 전극(810) 및 상부 전극(820)은 각각 티타늄 질화물(TiN)의 단일층, 또는 니오븀 질화물(NbN)의 단일층일 수 있다. 또는, 하부 전극(810) 및 상부 전극(820)은 각각 티타늄 질화물(TiN)을 포함하는 제 1 전극층과 니오븀 질화물(NbN)을 포함하는 제 2 전극층을 포함하는 적층 구조를 가질 수 있다.
유전체층(830)은 하부 전극(810) 또는 상부 전극(820)에서 직접 성장되어 마련될 수도 있다. 유전체층(830)은 예를 들면 원자층 증착(ALD; Atomic Layer Deposition)에 의해 하부 전극(810) 또는 상부 전극(820)에 증착됨으로써 형성될 수 있다. 여기서, 유전체층(830)이 성장되는 하부 전극(810) 또는 상부 전극(820)은 특정 방향으로 우선 성장된 물질을 포함할 수 있다. 예를 들면, 유전체층(830)이 성장되는 하부 전극(810) 또는 상부 전극(820)은 <111> 방향으로 우선 성장된 티타늄 질화물(TiN) 또는 <111> 방향으로 성장된 코발트티타늄질화물(Co-TiN)을 포함할 수 있다. 이 경우, 정방정계 결정구조를 가지며, <110> 방향으로 성장된 결정립들을 포함하는 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 하프늄지르코늄산화물(HfxZr1-xO2, 0<x<1))을 포함하는 유전체층(830)이 형성될 수 있다.
도 10은 다른 예시적인 실시예에 따른 전자 소자(커패시터)를 도시한 것이다.
도 10을 참조하면, 전자 소자(900)는 하부 전극(910), 하부 전극(910)과 이격되게 배치되는 상부 전극(920), 하부 전극(910)과 상부 전극(920) 사이에 마련되는 유전체층(930), 및 하부 전극(910)과 유전체층(930) 사이에 마련되는 물질층(950)을 포함한다. 여기서, 유전체층(930)은 도 4 또는 도 5에 도시된 유전체층(620,720)이 될 수 있다. 물질층(950)은 도 4 또는 도 5에 도시된 물질층(630,730)이 될 수 있다. 하부 전극(910) 및 상부 전극(920)은 도 9에 도시된 것과 동일하므로, 이에 대한 상세한 설명은 생략한다.
물질층(950)은 하부 전극(910)에 증착되어 형성될 수 있으며, 유전체층(930)은 물질층(950)에 증착됨으로써 형성될 수 있다. 물질층(950)은 예를 들면, 니오븀티탄산화물(Nb-TiO2) 또는 실버산화물(AgO2)을 포함할 수 있다. 이 경우, 물질층(950)에 형성되는 유전체층(930)은 정방정계 결정구조를 가지며, <110> 방향으로 우선 성장된 결정립들을 포함하는 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 하프늄지르코늄산화물(HfxZr1-xO2, 0<x<1)을 포함할 수 있다.
물질층(950)은 예를 들면, 니오븀질화물(NbN)을 포함할 수도 있다. 이 경우, 물질층(950)에 형성되는 유전체층(930)은 정방정계 결정구조를 가지며, <100> 방향으로 우선 성장된 결정립들을 포함하는 하프늄산화물(HfO2), 지르코늄산화물(ZrO2) 또는 하프늄지르코늄산화물(HfxZr1-xO2, 0<x<1)을 포함할 수 있다.
다른 측면에 따르면, 전술한 전자 소자를 포함하는 전자 장치가 제공될 수 있다. 전자 장치는 메모리 특성을 가질 수 있으며, 예를 들면 DRAM(Dynamic Random Access Memory)가 될 수 있다. 또한, 전자 장치는 커패시터와 전계 효과 트랜지스터가 전기적으로 연결된 구조체가 될 수 있고, 여기서 커패시터는 전술한 전자소자가 될 수 있다.
도 11은 예시적인 실시예에 따른 전자 장치를 도시한 모식도이다.
도 11을 참조하면, 전자 장치(D1)는 커패시터(1)와 전계 효과 트랜지스터(10)가 컨택(20)에 의해 전기적으로 연결된 구조체를 포함할 수 있다. 커패시터(1)는 하부 전극(100), 상부 전극(200) 및 하부 전극(100)과 상부 전극(200) 사이에 마련되는 유전체층(300)을 포함한다. 커패시터(1)는 전술한 도 9 또는 도 10에 도시된 커패시터(800,900)가 될 수 있으며, 이에 대해서는 전술하였으므로 이에 대한 설명은 생략한다.
전계 효과 트랜지스터(10)는 기판(11)과, 기판(11)에 마련되는 게이트 전극(12b)을 포함할 수 있다. 기판(11)과 게이트 전극(12b) 사이에는 게이트 절연층(12a)이 더 마련될 수 있다.
기판(11)은 소스(11a), 드레인(11b), 및 소스(11a)와 드레인(11b)에 전기적으로 연결되는 채널(11c)을 포함할 수 있다. 소스(11a)는 채널(11c)의 일측 단부에 전기적으로 연결되거나 접촉될 수 있고, 드레인(11b)은 채널(11c)의 다른 일측 단부에 전기적으로 연결되거나 접촉될 수 있다. 채널(11c)은 기판(11) 내 소스(11a)와 드레인(11b) 사이의 기판 영역으로 정의될 수 있다.
기판(11)은 반도체 물질을 포함할 수 있다. 기판(11)은 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC), 갈륨 비소(GaAs), 인듐 비소(InAs), 인듐포스파이드(InP) 등과 같은 반도체 물질을 포함할 수 있다. 또한 기판(11)은 SOI(silicon on insulator) 기판을 포함할 수도 있다.
소스(11a), 드레인(11b) 및 채널(11c)은 각각 독립적으로 기판(11)의 서로 다른 영역에 불순물을 주입하여 형성될 수 있고, 이 경우 소스(11a), 채널(11c), 및 드레인(11b)은 기판 물질을 베이스 물질로 포함할 수 있다. 소스(11a)와 드레인(11b)은 도전성 물질로 형성될 수도 있으며, 이 경우 소스(11)와 드레인(11b)는 예를 들어, 금속, 금속 화합물, 또는 도전성 폴리머를 포함할 수 있다.
채널(11c)은 별개의 물질층(박막)으로 구현될 수도 있다(미도시). 이 경우, 예를 들어, 채널(11c)은 Si, Ge, SiGe, Ⅲ-Ⅴ족 반도체, 산화물(oxide) 반도체, 질화물(nitride) 반도체, 질산화물(oxynitride) 반도체, 이차원 물질(two-dimensional material)(2D material), 양자점(quantum dot), 및 유기 반도체 중 적어도 하나를 포함할 수 있다. 예를 들어, 산화물 반도체는 InGaZnO 등을 포함할 수 있고, 이차원 물질은 TMD(transition metal dichalcogenide) 또는 그래핀(graphene)을 포함할 수 있고, 양자점은 콜로이달 양자점(colloidal QD) 또는 나노결정(nanocrystal) 구조체를 포함할 수 있다.
게이트 전극(12b)은 기판(11) 상에 기판(11)과 이격되어 채널(11c)에 대향하도록 배치될 수 있다. 게이트 전극(12b)은 금속, 금속 질화물, 금속 카바이드, 및 폴리실리콘 중 적어도 하나를 포함할 수 있다. 예를 들어, 금속은 알루미늄(Al), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 및 탄탈륨(Ta) 중 적어도 하나를 포함할 수 있으며, 금속 질화막은 티타늄 질화막(TiN film) 및 탄탈 질화막(TaN film) 중 적어도 하나를 포함할 수 있다. 금속 카바이드는 알루미늄 및 실리콘이 도핑된(또는 함유된) 금속 카바이드 중 적어도 하나를 포함할 수 있으며, 구체적인 예로서 TiAlC, TaAlC, TiSiC 또는 TaSiC를 포함할 수 있다.
게이트 전극(12b)은 복수개의 물질들이 적층된 구조를 가질 수도 있으며, 예를 들어, TiN/Al 등과 같이 금속 질화물층/금속층의 적층 구조 또는 TiN/TiAlC/W과 같이 금속 질화물층/금속 카바이드층/금속층의 적층 구조를 가질 수 있다. 하지만, 이상에서 언급된 물질들은 단지 예시적인 것이다.
기판(11)과 게이트 전극(12b) 사이에 게이트 절연층(12a)이 더 배치될 수 있다. 게이트 절연층(12a)은 상유전 물질(paraelectric material) 또는 고유전 물질(high-k dielectric material)을 포함할 수 있으며, 대략 20 내지 70의 유전 상수를 가질 수 있다.
게이트 절연층(12a)은 실리콘 산화물, 실리콘 질화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등을 포함하거나 또는 h-BN (hexagonal boron nitride)과 같은 이차원 절연체(2D insulator)를 포함할 수도 있다. 예를 들어, 게이트 절연층(12a)은 실리콘옥사이드(SiO2), 실리콘나이트라이드(SiNx) 등을 포함할 수 있고, 하프늄옥사이드(HfO2), 하프늄실리콘옥사이드(HfSiO4), 란타늄옥사이드(La2O3), 란타늄알루미늄옥사이드(LaAlO3), 지르코늄옥사이드(ZrO2), 하프늄지르코늄옥사이드(HfZrO2), 지르코늄실리콘옥사이드(ZrSiO4), 탄탈룸옥사이드(Ta2O5), 티타늄옥사이드(TiO2), 스트론튬티타늄옥사이드(SrTiO3), 이트륨옥사이드(Y2O3), 알루미늄옥사이드(Al2O3), 레드스칸듐탄탈룸옥사이드(PbSc0.5Ta0.5O3), 레드징크니오베이트(PbZnNbO3) 등을 포함할 수도 있다. 또한, 게이트 절연층(12a)은 알루미늄옥시나이트라이드(AlON), 지르코늄옥시나이트라이드(ZrON), 하프늄옥시나이트라이드(HfON), 란타눔옥시나이트라이드(LaON), 이트륨옥시나이트라이드(YON) 등과 같은 금속질화산화물, ZrSiON, HfSiON, YSiON, LaSiON 등과 같은 실리케이트, 또는 ZrAlON, HfAlON 등과 같은 알루미네이트를 포함할 수도 있다. 또한, 게이트 절연층(12a)는 전술한 유전체층(420,520,620,720)을 포함할 수도 있다. 게이트 절연층(12a)은 게이트 전극(12b)과 함께 게이트 스택(gate stack)을 구성할 수 있다.
커패시터(1)의 전극들(100,200) 중 하나와 전계 효과 트랜지스터(10)의 소스와 드레인(11a,11b) 중 하나가 컨택(20)에 의해 전기적으로 연결될 수 있다. 여기서, 컨택(20)은 적절한 전도성 재료, 예를 들어, 텅스텐, 구리, 알루미늄, 폴리실리콘 등을 포함할 수 있다.
커패시터(1)와 전계 효과 트랜지스터(10)의 배치는 다양하게 변형될 수 있다. 예를 들어, 커패시터(1)는 기판(11) 위에 배치될 수도 있고, 기판(11) 내에 매립되는 구조일 수도 있다. 한편, 도 11에는 1개의 커패시터(1)와 1개의 전계 효과 트랜지스터(10)를 포함하는 전자 장치(D1)가 도시되어 있으나, 도 12에 도시된 바와 같이 복수개의 커패시터와 복수개의 전계 효과 트랜지스터를 포함하는 전자 장치(D10)도 구현될 수 있다.
도 12는 다른 예시적인 실시예에 따른 전자 장치를 도시한 것이다.
도 12를 참조하면, 전자 장치(D10)는 복수 개의 커패시터와 복수 개의 전계 효과 트랜지스터가 반복적으로 배열된 구조체를 포함할 수 있다. 전자 장치(D10)는 소스, 드레인, 및 채널을 포함하는 기판(11')과 게이트 스택(12)을 포함하는 전계 효과 트랜지스터, 게이트 스택(12)과 중첩되지 않도록 기판(11') 상에 배치되는 컨택 구조물(20'), 및 컨택 구조물(20') 상에 배치되는 커패시터(1')을 포함하고, 복수 개의 전계 효과 트랜지스터를 전기적으로 연결하는 비트 라인 구조물(13)을 더 포함할 수 있다.
도 12는 컨택 구조물(20')과 커패시터(1')가 모두 X 방향 및 Y 방향을 따라 반복적으로 배열되는 반도체 장치(D10)를 예시적으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 컨택 구조물(20')은 X 방향 및 Y 방향을 따라 배열되고, 커패시터(1')는 허니콤 구조와 같은 육각형 형상으로 배열될 수도 있다.
도 13은 도 12의 A-A'선을 따라 본 단면도이다.
도 13을 참고하면, 기판(11')은 소자 분리막(14)을 포함하는 STI (shallow trench isolation) 구조를 가질 수 있다. 소자 분리막(14)은 1 종류의 절연막으로 이루어지는 단일층, 또는 2 종 이상의 절연막들의 조합으로 이루어지는 다중층일 수 있다. 소자 분리막(14)은 기판(11') 내에 소자 분리 트렌치(14T)를 포함할 수 있으며, 소자 분리 트렌치(14T)는 절연 물질로 채워질 수 있다. 절연 물질은 FSG (fluoride silicate glass), USG (undoped silicate glass), BPSG (boro-phospho-silicate glass), PSG (phospho-silicate glass), FOX (flowable oxide), PE-TEOS (plasma enhanced tetra-ethyl-ortho-silicate), 및 TOSZ (tonen silazene) 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
기판(11')은 소자 분리막(14)에 의해 정의되는 활성 영역(AC)과, 기판(11') 상면과 평행하고 X 방향을 따라 연장되도록 배치되는 게이트 라인 트렌치(12T)를 더 포함할 수 있다. 활성 영역(AC)은 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다. 활성 영역(AC)의 장축은 도 12에 예시적으로 도시된 것과 같이 기판(11')의 상면에 평행한 D3 방향을 따라 배열될 수 있다.
게이트 라인 트렌치(12T)는 기판(11') 상면으로부터 소정의 깊이로 활성 영역(AC)과 교차되도록 또는 활성 영역(AC) 내에 배치될 수 있다. 게이트 라인 트렌치(12T)는 소자 분리 트렌치(14T) 내부에도 배치될 수 있으며, 소자 분리 트렌치(14T) 내부의 게이트 라인 트렌치(12T)는 활성 영역(AC)의 게이트 라인 트렌치(12T)보다 낮은 바닥면을 가질 수 있다. 제 1 소스/드레인(11'ab) 및 제 2 소스/드레인(11"ab)은 게이트 라인 트렌치(12T)의 양측에 위치하는 활성 영역(AC)의 상부(upper portion)에 배치될 수 있다.
게이트 라인 트렌치(12T)의 내부에는 게이트 스택(12)이 배치될 수 있다. 구체적으로, 게이트 절연층(12a), 게이트 전극(12b) 및 게이트 캡핑층(12c)이 게이트 라인 트렌치(12T)의 내부에 순차적으로 배치될 수 있다. 게이트 절연층(12a)과 게이트 전극(12b)은 전술한 내용을 참고할 수 있으며, 게이트 캡핑층(12c)은 실리콘 산화물, 실리콘 산질화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 게이트 캡핑층(12c)은 게이트 라인 트렌치(12T)의 잔여 부분을 채우도록 게이트 전극(12b) 상에 배치될 수 있다.
제 1 소스/드레인(11'ab) 상에 비트 라인 구조물(13)이 배치될 수 있다. 비트 라인 구조물(13)은 기판(11')의 상면에 평행하고 Y 방향을 따라 연장되도록 배치될 수 있다. 비트 라인 구조물(13)은 제 1 소스/드레인(11'ab)과 전기적으로 연결되고, 비트 라인 컨택(13a), 비트 라인(13b), 및 비트 라인 캡핑층(13c)을 기판 상에 순차적으로 포함할 수 있다. 예를 들어, 비트 라인 컨택(13a)은 폴리실리콘을 포함할 수 있고, 비트 라인(13b)은 금속 물질을 포함할 수 있으며, 비트 라인 캡핑층(13c)은 실리콘 질화물 또는 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.
도 13은 비트 라인 컨택(13a)이 기판(11') 상면과 동일한 레벨의 바닥면을 갖는 경우를 예시적으로 도시하였으나, 비트 라인 컨택(13a)이 기판(11')의 상면으로부터 소정의 깊이로 형성된 리세스(미도시) 내부까지 연장되어, 비트 라인 컨택(13a)의 바닥면이 기판(11')의 상면보다 낮을 수도 있다.
비트 라인 구조물(13)은 비트 라인 컨택(13a)과 비트 라인(13b) 사이에 비트 라인 중간층(미도시)을 더 포함할 수도 있다. 비트 라인 중간층은 텅스텐 실리사이드와 같은 금속 실리사이드, 또는 텅스텐 질화물과 같은 금속 질화물을 포함할 수 있다. 또한, 비트 라인 스페이서(미도시)가 비트 라인 구조물(13)의 측벽 상에 더 형성될 수도 있다. 비트 라인 스페이서는 단일층 구조 또는 다중층 구조를 가질 수 있고, 실리콘 산화물, 실리콘 산질화물, 또는 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다. 또한, 비트 라인 스페이서는 에어 스페이스(미도시)를 더 포함할 수도 있다.
컨택 구조물(20')은 제 2 소스/드레인(11"ab) 상에 배치될 수 있다. 컨택 구조물(20')과 비트 라인 구조물(13)은 기판 상의 각각 다른 소스/드레인 상에 배치될 수 있다. 컨택 구조물(20')은 하부 컨택 패턴(미도시), 금속 실리사이드층(미도시), 및 상부 컨택 패턴(미도시)이 제 2 소스/드레인(11"ab) 상에 순차적으로 적층된 구조일 수 있다. 컨택 구조물(20')은 상부 컨택 패턴의 측면과 바닥면을 둘러싸는 배리어층(미도시)을 더 포함할 수도 있다. 예를 들어, 하부 컨택 패턴은 폴리실리콘을 포함하고, 상부 컨택 패턴은 금속 물질을 포함하고, 배리어층은 도전성을 갖는 금속 질화물을 포함할 수 있다.
커패시터(1')는 컨택 구조물(20')과 전기적으로 연결되어 기판(11')상에 배치될 수 있다. 구체적으로, 커패시터(1')는 컨택 구조물(20')과 전기적으로 연결되는 하부 전극(100), 하부 전극(100) 상에 배치되는 유전체층(300), 유전층(300) 상에 배치되는 상부 전극(200)을 포함할 수 있다. 유전체층(300)은 하부 전극(100)의 표면과 평행하도록 하부 전극(100) 상에 배치될 수 있다. 커패시터(1')의 하부 전극(100), 유전체층(300) 및 상부 전극(200)에 대해서는 전술하였으므로 이에 대한 설명은 생략한다.
층간 절연층(15)이 커패시터(1')와 기판(11') 사이에 더 배치될 수 있다. 층간 절연층(15)은 다른 구조물이 배치되지 않은 커패시터(1')와 기판(11') 사이의 공간에 배치될 수 있다. 구체적으로, 층간 절연층(15)은 기판 상의 비트 라인 구조물(13), 컨택 구조물(20'), 게이트 스택(12) 등의 배선 및/또는 전극 구조를 커버하도록 배치될 수 있다. 예를 들어, 층간 절연층(15)은 컨택 구조물(20')의 벽을 둘러쌀 수 있다. 층간 절연층(15)은 비트 라인 컨택(13a)를 둘러싸는 제1 층간 절연층(15a)과 비트 라인(13b) 및 비트 라인 캡핑층(13c)의 측면 및/또는 상면을 커버하는 제2 층간 절연층(15b)을 포함할 수 있다.
커패시터(1')의 하부 전극(100)은 층간 절연층(15) 상에, 구체적으로는 제2 층간 절연층(15b) 상에 배치될 수 있다. 또한, 복수 개의 커패시터(1')가 배치되는 경우, 복수 개의 하부 전극(100)은 식각 정지층(16)에 의해 바닥면이 분리될 수도 있다. 다시 말해, 식각 정지층(16)은 개구부(16T)를 포함할 수 있고, 이러한 개구부(16T) 내에 커패시터(1')의 하부 전극(100)의 바닥면이 배치될 수 있다.
하부 전극(100)은 도 13과 같이 아래가 막힌 실린더 형상 또는 컵 형상을 가질 수 있다. 또 다른 예로는 도 14에 도시된 전자 장치(D30)에서와 같이, 하부 전극(100)이 수직 방향(Z 방향)을 따라 연장되는 원기둥, 사각 기둥, 또는 다각형 기둥과 같은 필라 형상을 가질 수 있다. 커패시터(1')는 하부 전극(100)의 기울어짐 또는 쓰러짐을 방지하는 지지부(미도시)를 더 포함할 수 있고, 지지부는 하부 전극(100)의 측벽 상에 배치될 수 있다.
이상에서 설명된 실시예들에 따른 전자 소자 또는 전자 장치는 다양한 응용 분야에 적용될 수 있다. 예를 들면, 실시예들에 따른 전자 소자 또는 전자 장치는 논리 소자 또는 메모리 소자로 적용될 수 있다. 실시예들에 따른 전자 소자 및 전자 장치는 모바일 디바이스, 컴퓨터, 노트북, 센서, 네트워크 장치, 뉴로모픽 소자(neuromorphic device) 등과 같은 장치에서 산술 연산, 프로그램 실행, 일시적 데이터 유지 등을 위해 사용될 수 있다. 또한, 실시예들에 따른 전자 소자 및 전자 장치는 데이터 전송량이 크고 데이터 전송이 연속적으로 이루어지는 장치에 유용할 수 있다.
도 15 및 도 16은 예시적인 실시예에 따른 장치에 적용될 수 있는 소자 아키텍쳐(architecture)를 개략적으로 보여주는 개념도이다.
도 15를 참조하면, 전자 소자 아키텍쳐(architecture)(1000)는 메모리 유닛(memory unit)(1010), ALU(arithmetic logic unit)(1020) 및 제어 유닛(control unit)(1030)을 포함할 수 있다. 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)은 전기적으로 연결될 수 있다. 예를 들어, 전자 소자 아키텍쳐(architecture)(1000)는 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)를 포함하는 하나의 칩으로 구현될 수 있다.
메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)은 온-칩(on-chip)에서 메탈 라인(metal line)으로 상호 연결되어 직접 통신할 수 있다. 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)은 하나의 기판 상에 모놀리식(monolithic)하게 집적되어 하나의 칩을 구성할 수도 있다. 전자 소자 아키텍쳐(칩)(1000)에는 입출력 소자(2000)가 연결될 수 있다. 또한, 메모리 유닛(1010)은 메인 메모리 및 캐시 메모리를 모두 포함할 수 있다. 이러한 전자 소자 아키텍쳐(칩)(1000)는 on-chip memory processing unit일 수 있다. 메모리 유닛 (1010), ALU (1020) 또는 제어 유닛 (1030)은 각각 전술한 전자 소자를 포함할 수 있다.
도 16을 참조하면, 캐시 메모리(cache memory)(1510), ALU(1520) 및 제어 유닛(1530)이 Central Processing Unit(CPU)(1500)을 구성할 수 있고, 캐시 메모리(1510)는 SRAM(static random access memory)으로 이루어질 수 있다. CPU(1500)와 별개로, 메인 메모리(1600) 및 보조 스토리지(1700)가 구비될 수도 있다. 메인 메모리(1600)는 DRAM(dynamic random access memory)일 수 있으며 앞서 설명한 반도체 소자를 포함할 수 있다. 경우에 따라, 전자 소자 아키텍쳐(architecture)는 서브-유닛들(sub-units)의 구분없이, 하나의 칩에서 컴퓨팅(computing) 단위 소자들과 메모리 단위 소자들이 상호 인접하는 형태로 구현될 수 있다.
이상에서 실시예가 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형이 가능하다.
D1,D10,D3.. 전자 장치
1,800,900.. 전자 소자
100,810,910.. 하부 전극
200,820,920.. 상부 전극
400,500,600,700.. 유전 박막 구조체
410,510,610,710.. 기판
420,520,620,720,830,930.. 유전체층
630,730,950.. 물질층

Claims (22)

  1. 기판; 및
    상기 기판에 마련되는 것으로, 정방정계(tetragonal system)의 결정구조를 가지는 유전체층;을 포함하며,
    상기 유전체층은 결정격자(crystal lattice)의 <hk0>, <h00> 또는 <0k0> 방향(여기서, h,k는 자연수)이 out-of-plane 방향과 나란하거나 out-of-plane 방향에 대해 45도 보다 작은 각도를 가지는 결정립들을 포함하는 유전 박막 구조체.
  2. 제 1 항에 있어서,
    상기 유전체층은 하프늄산화물, 지르코늄산화물 또는 하프늄지르코늄산화물을 포함하는 유전 박막 구조체.
  3. 제 1 항에 있어서,
    상기 유전체층에서 상기 결정립들이 차지하는 비율이 10% 이상인 유전 박막 구조체.
  4. 제 1 항에 있어서,
    상기 유전체층은 단일층 구조 또는 서로 다른 물질들이 적층된 다층 구조를 포함하는 유전 박막 구조체.
  5. 제 1 항에 있어서,
    상기 유전체층은 상기 기판에서 성장되어 마련되는 유전 박막 구조체.
  6. 제 5 항에 있어서,
    상기 기판은 <111> 방향으로 성장된 티타늄질화물을 포함하는 유전 박막 구조체.
  7. 제 5 항에 있어서,
    상기 기판은 <111> 방향으로 성장된 코발트티타늄질화물을 포함하는 유전 박막 구조체.
  8. 제 1 항에 있어서,
    상기 기판과 상기 유전체층 사이에 마련되는 물질층을 더 포함하고, 상기 유전체층은 상기 물질층에서 성장되어 마련되는 유전 박막 구조에.
  9. 제 8 항에 있어서,
    상기 물질층은 니오븀티탄산화물 또는 실버산화물을 포함하는 포함하는 유전 박막 구조체.
  10. 제 9 항에 있어서,
    상기 유전체층은 <110> 방향으로 성장된 결정립들을 포함하는 유전 박막 구조체.
  11. 제 8 항에 있어서,
    상기 물질층은 니오븀질화물을 포함하는 유전 박막 구조체.
  12. 제 11 항에 있어서,
    상기 유전체층은 <100> 방향으로 성장된 결정립들을 포함하는 유전 박막 구조체.
  13. 하부 전극;
    상기 하부 전극에 마련되는 것으로, 정방정계의 결정구조를 가지는 유전체층; 및
    상기 유전체층에 마련되는 상부 전극;을 포함하며,
    상기 유전체층은 결정격자의 <hk0>, <h00> 또는 <0k0> 방향(여기서, h,k는 자연수)이 out-of-plane 방향과 나란하거나 out-of-plane 방향에 대해 45도 보다 작은 각도를 가지는 결정립들을 포함하는 커패시터.
  14. 제 13 항에 있어서,
    상기 유전체층은 하프늄산화물, 지르코늄산화물 또는 하프늄지르코늄산화물을 포함하는 커패시터.
  15. 제 13 항에 있어서,
    상기 유전체층에서 상기 결정립들이 차지하는 비율이 10% 이상인 커패시터.
  16. 제 13 항에 있어서,
    상기 유전체층은 단일층 구조 또는 서로 다른 물질들이 적층된 다층 구조를 포함하는 커패시터.
  17. 제 13 항에 있어서,
    상기 유전체층은 상기 하부 전극에서 성장되어 마련되는 커패시터.
  18. 제 17 항에 있어서,
    상기 하부 전극은 <111> 방향으로 성장된 티타늄질화물 또는 코발트티타늄질화물을 포함하는 커패시터.
  19. 제 13 항에 있어서,
    상기 기판과 상기 유전체층 사이에 마련되는 물질층을 더 포함하는 커패시터.
  20. 제 19 항에 있어서,
    상기 물질층은 니오븀티탄산화물, 실버산화물 또는 니오븀질화물을 포함하는 커패시터.
  21. 전계 효과 트랜지스터; 및
    상기 전계 효과 트랜지스터에 전기적으로 연결되는 것으로, 제13항 내지 제20항 중 어느 한 항에 기재된 커패시터;를 포함하는 전자 장치.
  22. 제 21 항에 있어서,
    상기 전계 효과 트랜지스터는 소스 및 드레인을 포함하는 반도체층; 상기 반도체층에 마련되는 게이트 절연층; 및 상기 게이트 절연층에 마련되는 게이트 전극;을 포함하는 전자 장치.


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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220074625A (ko) * 2020-11-27 2022-06-03 삼성전자주식회사 접촉저항을 낮추는 인터커넥트 구조와 이를 포함하는 전자소자 및 인터커넥트 구조의 제조방법
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6258459B1 (en) * 1998-04-28 2001-07-10 Tdk Corporation Multilayer thin film
JP3517876B2 (ja) 1998-10-14 2004-04-12 セイコーエプソン株式会社 強誘電体薄膜素子の製造方法、インクジェット式記録ヘッド及びインクジェットプリンタ
KR20180133167A (ko) 2017-06-05 2018-12-13 에스케이하이닉스 주식회사 강유전성 메모리 소자
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CN112928116B (zh) * 2019-12-06 2024-03-22 财团法人工业技术研究院 铁电记忆体
KR20220059878A (ko) 2020-11-03 2022-05-10 삼성전자주식회사 반도체 소자 및 이를 포함하는 반도체 장치
KR20220114406A (ko) * 2021-02-08 2022-08-17 삼성전자주식회사 유전 박막 구조체 및 이를 포함하는 전자 소자

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