KR102613029B1 - 커패시터 구조물 및 이를 구비하는 반도체 소자 - Google Patents

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Abstract

커패시터 구조물 및 이를 구비하는 반도체 소자가 개시된다. 반도체 소자는 기판에 배치되고 접속 구조물을 통하여 외부와 전기적으로 연결되는 메모리 셀 구조물과 접속 구조물을 통하여 메모리 셀 구조물과 전기적으로 연결되어 전하를 선택적으로 저장하는 커패시터를 포함한다. 커패시터는 적어도 하나의 서포터에 의해 지지되고 수 나노미터의 제1 결정 사이즈를 갖는 금속성 하부전극, 제1 결정 사이즈에 대한 결정 확장비에 의해 결정되는 제2 결정 사이즈를 갖는 유전막 및 상기 유전막을 덮는 금속성 상부전극을 구비한다. 유전막의 결정구조 변형으로 유전율을 높일 수 있다.

Description

커패시터 구조물 및 이를 구비하는 반도체 소자 {Capacitor structure and semiconductor devices having the same}
본 발명은 커패시터 구조물 및 이를 구비하는 반도체 소자에 관한 것으로서, 보다 상세하게는, 금속-유전막-금속(metal-insulator-metal (MIM))커패시터 및 이를 구비하는 반도체 소자에 관한 것이다.
전극막으로 폴리실리콘을 이용하는 PIP(polysilicon - insulator - polysilicon) 커패시터는 폴리실리콘의 물성에 의해 상부전극 및 하부전극의 저항을 감소시키는데 한계가 있다. 뿐만 아니라, 폴리실리콘 커패시터 전극에 바이어스 전압을 인가하는 경우, 공핍 영역이 발생하여 전압 불안정으로 인한 커패시터의 용량이 가변적인 경향이 있다.
이에 따라, 전극막으로 금속을 이용하는 MIM(metal-insulator-metal) 커패시터가 널리 이용되고 있다. MIM 커패시터는 상부 및 하부 메탈 전극사이에 유전체막이 배치된 구조를 갖는다.
반도체 소자의 집적도 증가에 따라 메모리 셀의 기억단위로 기능하는 디램 커패시터나 아날로그 반도체 소자의 수동소자로 기능하는 BEOL 커패시터의 사이즈는 지속적으로 축소되는 경향이다. 이에 따라, 충분한 커패시턴스를 확보하기 위해 높은 유전상수를 갖는 유전막을 구비하는 MIM 커패시터에 대한 수요가 증가하고 있다.
본 발명은 상술한 바와 같은 문제점을 개선하기 위해 제안된 것으로서, 본 발명의 목적은 하부전극 및 상부전극보다 큰 결정크기의 유전막을 구비하는 커패시터 구조물을 제공하는 것이다.
본 발명의 또 다른 목적은 상술한 바와 같은 커패시터 구조물을 데이터 저장유닛으로 구비하는 반도체 소자를 제공하는 것이다.
본 발명의 또 다른 목적은 상술한 바와 같은 커패시터 구조물을 수동소자로 구비하는 반도체 소자를 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 MIM 커패시터는, 수 나노미터의 제1 결정 사이즈를 갖는 금속성 하부전극, 상기 제1 결정 사이즈에 대한 결정 확장비(crystal expansion ratio)에 의해 결정되는 제2 결정 사이즈를 갖는 유전막 및 상기 제2 결정 사이즈보다 작은 제3 결정 사이즈를 갖는 금속성 상부전극을 포함한다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자는 기판, 상기 기판에 배치되고 접속 구조물을 통하여 외부와 전기적으로 연결되는 다수의 메모리 셀 구조물 및 상기 접속 구조물을 통하여 상기 메모리 셀 구조물과 전기적으로 연결되어 전하를 선택적으로 저장하는 커패시터를 포함한다. 이때, 상기 커패시터는 적어도 하나의 서포터에 의해 지지되고 수 나노미터의 제1 결정 사이즈를 갖는 금속성 하부전극, 상기 제1 결정 사이즈에 대한 결정 확장비에 의해 결정되는 제2 결정 사이즈를 갖는 유전막 및 상기 제2 결정 사이즈보다 작은 제3 결정 사이즈를 갖는 금속성 상부전극을 구비한다.
상기한 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 소자는 적어도 하나의 메모리 셀 구조물을 구비하는 기판, 상기 메모리 셀 구조물과 연결되고 하부 층간 절연막에 의해 다층으로 분리되는 하부 배선, 상기 하부 층간 절연막 상에 적층되고 수 나노미터의 제1 결정 사이즈를 갖는 금속성 하부전극, 상기 제1 결정 사이즈에 대한 결정 확장비에 의해 결정되는 제2 결정 사이즈를 갖는 유전막 및 상기 제2 결정 사이즈보다 작은 제3 결정 사이즈를 갖는 금속성 상부전극을 구비하는 적어도 하나의 MIM 커패시터, 상기 MIM 커패시터를 덮는 상부 층간 절연막 및 상기 상부 층간 절연막 상에 배치되어 상기 MIM 커패시터와 연결되는 상부배선을 포함한다.
본 발명에 의한 커패시터 구조물 및 이를 구비하는 반도체 소자에 의하면, 유전막의 결정 사이즈를 하부전극 및 상부전극의 결정 사이즈보다 크게 형성하여 커패시터 내에서 동일한 유전물질의 유전율을 높일 수 있다. 이에 따라, 유전막의 결정구조를 변경함으로써 유전물질의 교체없이 유전율을 개선할 수 있다. 이에 따라, MIM 커패시터의 유전막의 결정구조를 변경함으로써 정전용량을 효과적으로 개선할 수 있다.
이때, 하부전극의 결정 사이즈가 작을수록 유전막의 결정 사이즈를 더 크게 제공할 수 있다. 하부전극의 결정 사이즈는 동일한 성막공정에 의해 결정 사이즈를 최소화할 수 있는 도전물질을 선택하거나 하부전극의 결정방향을 <111> 방향으로 설정함으로써 최소화할 수 있다.
도 1은 본 발명의 일실시예에 의한 커패시터 구조물을 나타내는 단면도이다.
도 2는 본 발명의 다른 실시예에 의한 커패시터 구조물을 나타내는 단면도이다.
도 3a 내지 도 3e는 도 1에 도시된 커패시터 구조물을 형성하는 방법을 나타내는 단면도들이다.
도 4는 본 발명의 일실시예에 의한 커패시터 구조물을 구비하는 반도체 소자를 나타내는 평면도이다.
도 5는 도 4를 A-A 방향을 따라 절단한 단면도이다.
도 6은 본 발명의 일실시예에 의한 커패시터 구조물을 구비하는 다른 반도체 소자를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일실시예에 의한 커패시터 구조물을 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 일실시예에 의한 커패시터 구조물(90)은 수 나노미터의 제1 결정 사이즈(S1)를 갖는 금속성 하부전극(10), 상기 제1 결정 사이즈(S1)에 대한 결정 확장비(crystal expansion ratio)에 의해 결정되는 제2 결정 사이즈(S2)를 갖는 유전막(20) 및 상기 제2 결정 사이즈(S2)보다 작은 제3 결정 사이즈(S3)를 갖는 상부전극(30)을 포함한다.
일실시예로서, 상기 하부전극(10)은 도전성이 우수한 제1 금속성 도전물질을 포함하고 제1 사이즈(S1)를 갖는 결정구조를 갖는다. 예를 들면, 상기 제1 금속성 도전물질은 티타늄 질화물(TiN), 티타늄 알미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 루비듐(Ru), 루비듐 산화물(RuO2), 이리듐(Ir), 이리듐 산화물(IrO2), 니오븀 질화물(NbN) 및 이들의 조합 중의 어느 하나를 포함할 수 있다.
이때, 상기 제1 금속성 도전물질은 하부전극(10)의 성막공정에 따라 결정 사이즈를 최소화하여 수 나노미터 정도의 결정 사이즈를 형성할 수 있는 물질로 선택된다. 이에 따라, 상기 하부전극(10)은 미세결정 구조를 구비하여 다수의 미세결정 구조의 병합에 의해 후술하는 유전막(20) 결정구조를 형성할 수 있다. 본 실시예의 경우, 티타늄 질화물(TiN)이나 니오븀 질화물(NbN)을 기저판 상에 증착하여 하부전극(10)을 형성할 수 있다.
예를 들면, 상기 기저판이 실리콘 기판인 경우 증착공정의 공정조건을 적절하게 설정하여 약 3nm 내지 10nm의 폭(직경)의 제1 결정 사이즈(S1)를 갖는 하부전극(10)을 형성할 수 있다.
상기 하부전극(10)에 대한 성막공정의 특성에 따라 최소 결정 사이즈를 갖는 제1 금속물질은 달라질 수 있으며, 동일한 화학기상 증착공정인 경우에도 니오븀 질화물보다 더 작은 결정 사이즈를 형성할 수 있다면 제1 금속물질은 니오븀 질화물외의 다른 물질로 형성될 수 있음은 자명하다.
상기 하부 전극(10)은 다양한 입체 구조를 가질 수 있다. 예를 들면, 평판 형상의 2차원 형상을 가질 수도 있고 실린더나 필라 형태와 같이 3차원 형상을 가질 수도 있다. 3차원 구조는 실린더나 필라 형태뿐만 아니라 유효 표면적을 높일 수 있다면 다양한 3차원 변형 형상을 가질 수 있음은 자명하다. 상기 커패시터(90)의 커패시턴스는 상기 하부전극의 표면적 크기에 따라 결정되므로, 정전용량을 높일 수 있다면 다양한 변형구조를 가질 수 있다.
상기 하부 전극(10) 상에 충분히 높은 유전상수를 갖는 유전막(20)이 위치한다.
예를 들면, 상기 유전막(20)은 하부전극(10)을 충분히 감싸도록 하부전극(10)과 면접촉하여 하부전극(10)의 형상 프로파일을 따라 배치될 수 있다. 하부전극(10)이 평판과 같이 2차원 형상을 갖는 경우 상기 유전막(20)도 2차원 형상으로 제공되며, 실린더나 필러와 같이 3차원 형상을 갖는 경우 상기 유전막(20)도 3차원 형상의 프로파일을 따라 3차원 형상으로 제공된다.
상기 유전막(20)의 유전율은 결정구조에 의해 당해 유전물질로 구현할 수 있는 최대값에 근접하게 형성된다. 즉, 유전막(20)의 결정구조 변경에 의해 유전율을 이론적 최대값에 근접하도록 극대화 할 수 있다. 이에 따라, 동일한 유전물질로 구성된 종래의 유전막과 비교하여 용이하게 유전율 상승효과를 얻을 수 있다. 즉, 상기 유전막(20)을 하부전극(10)보다 큰 결정 사이즈를 갖는 결정구조로 형성함으로써 유전율을 극대화 할 수 있다.
예를 들면, 상기 유전막(20)은 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O3), 알루미늄 산화물(Al2O3), 알루미늄 질화막(AlN), 보론 질화막(BN), 지르코늄 질화막(Zr3N4), 하프늄 질화막(Hf3N4), 란탄족 원소(lanthanide) 및 이들의 조합 중의 어느 하나로 구성될 수 있다. 상기 커패시터 구조물(90)의 특성과 상기 커패시터 구조물(90)을 구비하는 반도체 소자의 특성에 따라 상기 유전막(20)은 단일막 또는 다층막으로 제공될 수 있다.
이때, 상기 유전막(20)은 제1 결정 사이즈(S1)에 대하여 결정 확장비(crystal expansion ratio)만큼 큰 제2 결정 사이즈(S2)의 결정구조를 갖는다. 하부전극(10)에 대하여 유전막(20)이 상대적으로 큰 결정 사이즈를 가질 경우 상대적으로 큰 유전율을 갖는다. 이에 따라, 동일한 조성을 갖는 커패시터 구조물이라 할지라도 하부전극(10)에 대한 유전막(20)의 결정 사이즈에 따라 커패시턴스를 효과적으로 개선할 수 있다.
본 실시예의 경우, 상기 유전막(20)은 하부전극(10)에 대하여 결정 확장비만큼 확장된 결정크기를 갖도록 구성된다. 즉, 상기 제2 결정 사이즈(S2)는 제1 결정 사이즈(S1)를 기준으로 결정 확장비만큼 확장된다.
상기 결정 확장비는 제1 결정 사이즈(S1)에 대한 제2 결정 사이즈(S2)의 비율로 정의되며, 상기 유전막(20)을 형성하기 위한 열처리 공정의 공정조건에 의해 결정된다.
후술하는 바와 같이, 하부전극(10)의 단위결정 단위로 성장한 예비 유전막(도 3b의 20a)의 예비결정(PC)은 유전막(20)을 형성하기 위한 열처리 공정이 진행되는 동안 서로 병합하여 단일한 병합결정(MC)을 형성하게 된다.
이때, 상기 결정 확장비에 대응하는 개수의 예비결정(PC)들이 서로 병합하여 유전막(20) 결정인 병합결정(MC)으로 형성된다. 이에 따라, 병합결정(MC)의 크기인 제2 결정 사이즈(S2)는 병합되는 예비결정(PC)의 크기인 제1 결정 사이즈(S1)의 개수만큼 비례적으로 증가하게 된다.
본 실시예의 경우, 상기 결정 확장비는 약 5 내지 20의 범위를 갖도록 설정된다. 즉, 상기 병합결정(MC)은 약 5개 내지 20개의 예비결정(PC)들이 병합하여 형성되고, 이에 따라 상기 제2 결정 사이즈(S2)는 제1 결정 사이즈(S1)의 약 5배 내지 약 20배의 크기로 설정될 수 있다.
상기 결정 확장비가 5보다 작은 경우에는 하부전극(10)과 유전막(20) 사이의 결정 사이즈 차이가 유전율 변화에 영향을 줄 정도로 크지 않아 커패시터 구조물(90)의 커패시턴스 개선에 실질적인 영향이 없으며, 상기 결정 확장비가 20보다 큰 경우에는 유전막(20)을 통한 누설전류가 증가하여 누설특성이 악화되고 적절한 공정조건 설정에 어려움을 야기하게 된다. 이에 따라, 상기 결정 확장비는 약 5 내지 20의 범위를 갖도록 설정한다.
예를 들면, 상기 하부전극(10)이 결정 사이즈가 약 3nm 내지 약 10nm인 경우, 상기 유전막(20)은 약 15nm 내지 약 200nm의 결정 사이즈를 가질 수 있다.
상기 유전막(20) 상에 제2 금속성 도전물질로 구성되는 상부전극(30)이 위치한다. 상기 상부전극(30)은 유전막(20)의 형상과 무관하게 상면이 평탄한 평판 형상으로 제공된다.
예를 들면, 상기 상부전극(30)은 제3 결정 사이즈(S3)의 결정구조를 갖는다. 이때, 상기 제3 결정 사이즈(S3)는 제2 결정 사이즈(S2)보다 작을 수 있다. 상기 제2 금속성 도전물질은 상기 제1 금속성 도전물질과 동일하거나 서로 다르게 설정할 수 있다.
예를 들면, 상기 제2 금속성 도전물질은 티타늄 질화물(TiN), 티타늄 알미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 루비듐(Ru), 루비듐 산화물(RuO2), 이리듐(Ir), 이리듐 산화물(IrO2), 니오븀 질화물(NbN) 및 이들의 조합 중의 어느 하나를 포함할 수 있다.
이때, 상기 하부전극(10)과 마찬가지로 공정조건을 제어하여 다양한 결정 사이즈를 갖도록 상부전극(30)을 형성한다. 특히, 상부전극(30)은 유전막(20)보다 작은 사이즈를 갖는 결정구조로 형성하여, 하부전극(10)과 상부전극(30) 사이에 배치된 유전막(20)은 하부전극(10) 및 상부전극(30)보다 큰 결정 사이즈를 갖도록 형성할 수 있다.
본 실시예의 경우, 상기 상부전극(30)은 하부전극(10)과 동일한 금속성 도전물질을 상기 유전막(20) 상에 증착함으로써 형성될 수 있다. 이에 따라, 상기 하부전극(10)과 상부전극(30)은 동일한 결정 사이즈를 갖는다. 그러나, 상기 상부전극(30)은 유전막(20)보다 작은 결정 사이즈를 갖는다면 다양한 크기의 결정구조로 제공될 수 있다.
도시되지는 않았지만, 상기 유전막(20)과 상부전극(30) 사이에 보호막(미도시)과 금속 실리사이드막(미도시)이 더 배치될 수 있다. 상기 보호막은 유전물질에 포함된 산소원자가 상부전극으로 확산되는 것을 방지하여 유전막(20)을 통한 누설전류를 방지한다. 이에 따라, 유전막(20)의 누설특성을 개선할 수 있다. 상기 금속 실리사이드막은 상부전극(30)을 구성하는 금속물질의 실리사이드막으로 구성되어 상부전극(30)의 저항특성을 개선할 수 있다.
상술한 바와 같은 커패시터 구조물(90)에 의하면, 금속성 하부전극(10)의 결정 사이즈에 대하여 결정 확장비만큼 유전막(20)의 결정 사이즈를 확장시킬 수 있다. MIM 커패시터와 같이 금속전극 사이에 유전막을 배치한 커패시터 구조물에서 유전막의 결정 사이즈를 증가시킴으로써 유전율을 극대화 할 수 있다.
이에 따라, 동일한 물성을 갖는 커패시터 구조물(90)의 상부전극/하부전극에 대한 유전막의 상대적 결정 사이즈만 변형함으로써 커패시턴스를 효과적으로 높일 수 있다.
이때, 하부전극의 결정 사이즈가 작을수록 유전막의 결정 사이즈를 더 크게 제공할 수 있다. 따라서, 하부전극은 동일한 성막공정에 의해 결정 사이즈를 최소화할 수 있는 물질로 구성된다.
이에 따라, 종래의 전극물질과 유전물질을 변경하지 않고 하부전극에 대한 유전막 결정 사이즈의 비율인 결정 확장비를 높임으로써 상기 커패시터 구조물(90)의 커패시턴스를 간단하게 높일 수 있다.
상기 하부전극(10)의 결정 사이즈는 주어진 성막공정에서 가장 작은 크기의 결정구조를 갖는 금속성 도전물질을 선정함으로써 최소화할 수도 있지만, 하부전극(10)의 결정방향(crystallographic direction)을 변경함으로써 최소화할 수도 있다.
도 2는 본 발명의 다른 실시예에 의한 커패시터 구조물을 나타내는 단면도이다. 도 2에 도시된 커패시터 구조물(91)은 하부전극의 구조를 제외하고는 도 1에 도시된 커패시터 구조물(90)과 실질적으로 동일한 구조를 갖는다. 이에 따라, 도 2에서 도 1과 동일한 구성요소는 동일한 참조부호로 표시하며 동일한 구성요소에 대한 더 이상의 상세한 설명은 생략한다.
도 2를 참조하면, 본 발명의 다른 실시예에 의한 커패시터 구조물(91)은 결정방향이 <111>인 금속 결정구조를 갖는 변형 하부전극(11)을 구비한다.
실리콘 기판의 경우 <111> 방향은 <100> 방향과 비교하여 반응특성이 우수하여 후속하는 성막공정에서 변형 하부전극(11)의 각 단위결정을 개별적인 시드로 이용할 수 있다. 이에 따라, 상기 변형 하부전극(11) 상에 예비 유전막(20a)을 형성하기 위한 성막공정을 수행하는 경우 각 단위결정별로 예비결정(PC)이 성장하게 된다.
따라서, 상기 예비결정(PC)은 변형 하부전극(11)의 단위결정에 대응하는 결정 사이즈를 갖게 된다. 즉, 변형 하부전극(11)이 제1 결정 사이즈(S1)를 갖는 경우, 상기 예비결정(PC)은 제1 결정 사이즈(S1)에 대응하는 결정 크기를 갖게 된다.
이후, 도 1을 참조하여 설명한 바와 같이, 변형 하부전극(11)의 단위결정 단위로 성장한 예비결정(PC)은 유전막(20)을 형성하기 위한 열처리 공정이 진행되는 동안 서로 병합하여 단일한 병합결정(MC)을 형성하게 된다. 이때, 상기 결정 확장비에 대응하는 개수의 예비결정(PC)들이 서로 병합하여 유전막(20) 결정인 병합결정(MC)으로 형성된다. 이에 따라, 병합결정(MC)의 크기인 제2 결정 사이즈(S2)는 병합되는 예비결정(PC)의 크기인 제1 결정 사이즈(S1)의 개수만큼 비례적으로 증가하게 된다.
따라서, 성막공정에 의해 결정 사이즈를 최소화할 수 있는 물질로 선택하지 않더라도 커패시터용 하부전극의 결정방향을 <111> 방향으로 설정한 후 커패시터를 형성함으로써 제1 결정 사이즈(S1)를 충분히 작게 형성할 수 있다. 이에 따라, 동일한 물성을 갖는 커패시터 구조물(90)의 상부전극/하부전극에 대한 유전막의 결정크기를 증가시킴으로써 커패시턴스를 효과적으로 높일 수 있다.
도 3a 내지 도 3e는 도 1에 도시된 커패시터 구조물을 형성하는 방법을 나타내는 단면도들이다.
도 3a를 참조하면, 기저면(미도시)에 제1 금속성 도전성 물질을 증착하여 하부전극(10)을 형성한다.
예를 들면, 제1 금속성 도전물질을 커패시터 구조물(90)이 위치할 기저판(미도시)의 커패시터 영역을 덮도록 물리 기상 증착(Physical vapor deposition, PVD), 화학 기상 증착(chemical vapor deposition, CVD) 및 원자층 증착(atomic layer deposition, ALD) 공정과 같은 증착공정에 의해 증착한다.
이때, 상기 증착공정의 공정조건을 제어하여 하부전극(10)의 결정크기를 최소화 할 수 있는 도전물질을 증착한다. 예를 들면, 상기 제1 금속성 도전물질은 티타늄 질화물(TiN), 티타늄 알미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 루비듐(Ru), 루비듐 산화물(RuO2), 이리듐(Ir), 이리듐 산화물(IrO2), 니오븀 질화물(NbN) 및 이들의 조합 중의 어느 하나를 포함할 수 있다. 본 실시예의 경우, 티타늄 질화물(TiN)이나 니오븀 질화물(NbN)을 증착하여 하부전극(10)을 형성할 수 있다. 특히, 상기 기저판이 실리콘 기판인 경우, 제1 결정 사이즈(S1)가 약 3nm 내지 10nm의 범위를 갖도록 증착공정의 공정조건을 설정한다. 이에 따라, 약 3nm 내지 10nm의 범위에서 제1 결정 사이즈(S1)를 갖는 하부전극(10)을 형성할 수 있다.
도 3b를 참조하면, 상기 하부전극(10)의 상면을 덮는 예비 유전막(20a)을 형성한다.
예를 들면, 일정한 유전상수를 갖는 유전물질을 상기 하부전극(10)의 표면을 덮도록 저온 증착공정에 의해 증착하여 예비 유전막(20a)을 형성한다. 이때, 상기 예비 유전막(20a)은 하부전극(10)의 형상 프로파일을 따라 형성되어 하부전극(10)의 표면은 예비 유전막(20a)에 의해 충분히 덮인다.
예를 들면, 상기 유전물질은 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O3), 알루미늄 산화물(Al2O3), 알루미늄 질화막(AlN), 보론 질화막(BN), 지르코늄 질화막(Zr3N4), 하프늄 질화막(Hf3N4), 란탄족 원소(lanthanide) 및 이들의 조합 중의 어느 하나로 구성될 수 있다.
이때, 유전물질은 하부전극(10)의 각 단위결정 단위로 성장하여 각 단위결정에 대응하는 다수의 예비결정(PC)을 구비하는 예비 유전막(20a)으로 형성된다.
따라서, 상기 예비결정(PC)들은 하부전극(10)의 전면에서 일정한 높이까지 하부전극(10)의 각 단위결정에 대응하여 형성된다. 따라서, 상기 예비결정(PC)들의 결정 사이즈는 하부전극의 결정 사이즈인 제1 사이즈(S1)와 실질적으로 동일하거나 근사하게 된다.
특히, 하부전극(10)의 각 단위결정을 시드로 결정화 되어 예비결정(PC)들 사이의 인장 에너지(strain energy)는 최소화 되는 결정구조를 갖게 된다.
도 3c를 참조하면, 상기 예비 유전막(20a)을 덮는 상부전극(30)을 형성한다.
예를 들면, 상기 예비 유전막(20a) 상에 제2 금속성 도전물질을 증착하여 예비 유전막(20a)의 전면을 덮는 상부전극(30)을 형성한다. 이때, 상기 상부전극(30)은 상기 예비 유전막(20a)의 형상과 무관하게 상면이 평탄한 평판 형상으로 형성된다.
상기 제2 금속성 도전물질은 제1 금속성 도전물질과 실질적으로 동일하다. 예를 들면, 상기 제2 금속성 도전물질은 티타늄 질화물(TiN), 티타늄 알미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 루비듐(Ru), 루비듐 산화물(RuO2), 이리듐(Ir), 이리듐 산화물(IrO2), 니오븀 질화물(NbN) 및 이들의 조합 중의 어느 하나를 포함할 수 있다.
본 실시예의 경우, 상기 상부전극(30)은 하부전극(10)과 실질적으로 동일한 증착공정에 의해 형성되어 제1 결정 사이즈(S1)와 실질적으로 동일한 제3 결정 사이즈(S3)를 갖도록 형성된다. 이에 따라, 하부전극(10), 예비 유전막(20a) 및 상부전극(30)은 실질적으로 동일한 결정 사이즈를 갖는 결정구조로 적층된다.
즉, 하부전극(10), 예비 유전막(20a) 및 상부전극(30)은 기저판상의 임의의 공간에서 실질적으로 동일한 결정 사이즈를 갖고 적층된다.
이와 달리, 상기 증착공정 조건을 제어하여 제3 결정 사이즈(S3)는 제1 결정 사이즈(S1)보다 크게 형성할 수도 있다. 그러나, 상부전극(30)과 하부전극(10) 사이에 위치하는 유전막(20)의 유전율을 개선하기 위해 후속하는 열처리 공정에 의해 형성되는 유전막(20)의 결정크기인 제2 결정 사이즈(S2)보다는 작게 형성된다. 이에 따라, 커패시터 구조물(90)에서는 제1 및 제3 결정 사이즈(S1, S3)가 제2 결정 사이즈(S2)보다 작도록 형성된다.
도 3d를 참조하면, 기저판 상에 적층된 하부전극(10), 예비 유전막(20a) 및 상부전극(30)에 대하여 열처리 공정을 수행하여 상기 예비 유전막(20a)을 유전막(20)으로 형성한다.
예를 들면, 상기 상부전극(30)의 전면에 걸쳐서 레이저 빔(LB)을 조사한다. 상기 레이저 빔(LB)은 예비 유전막(20a)에만 에너지가 전달되도록 파장과 출력을 제어하여 조사한다. 상기 레이저 빔(LB)은 예비결정(PC)들을 어닐링하여 유전막(20)의 결정구조를 형성한다.
이때, 상기 어닐링이 진행되는 동안 제1 사이즈(S1)와 동일한 사이즈를 갖는 예비결정(PC)들은 인접한 예비결정(PC)들끼리 서로 병합하여 병합결정(MC)으로 형성된다. 상기 병합결정(MC)은 유전막(20)의 단위결정을 형성하게 되고, 상기 병합결정(MC)의 결정크기가 제2 결정 사이즈(S2)를 형성하게 된다.
따라서, 상기 레이저 가공에 의해 제1 결정 사이즈(S1)를 갖는 예비결정(20a)은 병합된 예비 결정(PC)의 개수에 비례하여 확장된 결정 크기가 증가하게 된다. 즉, 병합결정(MC)의 크기인 제2 결정 사이즈(S2)는 병합되는 예비결정(PC)의 크기인 제1 결정 사이즈(S1)의 개수만큼 비례적으로 증가하게 된다.
이때, 병합되는 예비결정(PC)의 개수는 열처리 공정의 공정조건에 따라 임의로 결정할 수 있다. 예를 들면, 레이저 빔의 파장과 출력을 조절하여 레이저 빔이 조사되는 조사 포인트(beam point)를 중심으로 일정한 반경을 갖는 병합영역에 위치하는 모든 예비결정(PC)이 단일한 결정으로 병합되도록 설정할 수 있다.
예를 들면, 상기 병합영역에 분포하는 모든 예비 결정(PC)은 표면 에너지(surface energy)가 최소화되는 방향으로 병합할 수 있다. 따라서, 상기 조사 포인트를 중심으로 조사되는 레이저 밤에 의해 다수의 예비결정(PC)이 최소 표면 에너지를 갖도록 병합될 수 있는 최대영역을 상기 병합영역으로 설정할 수 있다. 따라서, 상기 병합영역은 레이저 빔의 파장과 출력 및 상기 유전물질의 표면 에너지 분포와 같은 물성에 의해 결정될 수 있다.
상기 병합영역 내에 위치하는 예비결정(PC)은 레이저 어닐링 공정에 의해 서로 병합하여 단일한 병합결정(MC)을 형성하게 되고, 상기 병합결정(MC)의 결정 사이즈는 예비결정(PC)의 결정 사이즈인 제1 사이즈(S1)와 병합영역에 포함되는 유효 예비결정(PC)의 수에 의해 결정된다.
예를 들면, 상기 병합결정의 결정 사이즈는 제1 사이즈(S1)를 기준으로 유효 예비결정(PC)의 배수로 표현될 수 있다. 이에 따라, 병합결정(MC)으로 구성되는 상기 유전막(20)의 결정 크기인 제2 결정 사이즈(S2)는 제1 사이즈(S1)를 기준으로 유효 예비결정(PC)의 배수만큼 확장된다. 즉, 제2 결정 사이즈(S2)는 아래의 식(1)과 같이 수득할 수 있다.
S2 = S1 * R ------ (1)
(단, R은 병합영역에 포함된 유효 예비결정의 수로서 결정 확장비)
즉, 제2 결정 사이즈(S2)는 제1 결정 사이즈(S1)와 상기 결정 확장비의 곱으로 제공된다. 이에 따라, 상기 결정 확장비는 제1 결정 사이즈(S1)에 대한 제2 결정 사이즈(S2)의 비율을 의미한다. 이에 따라, 상기 유전막(20)은 제1 결정 사이즈(S1)와 결정 확장비(R)의 곱에 대응하는 제2 결정 사이즈(S2)의 결정구조를 갖는다.
금속성 도전물질로 상부 및 하부전극을 구성하고 그 사이에 고유전율 유전막이 배치되는 일반적인 금속-절연막-금속(metal-insulator-metal, MIM) 커패시터에 의하면, 상기 하부전극(10)에 대하여 유전막(20)이 상대적으로 큰 결정 사이즈를 가질 경우 큰 유전율을 갖는다. 즉, 상기 결정 확장비가 클수록 커패시터 구조물(90)의 커패시턴스는 증가하게 된다. 이에 따라, 전극과 절연막의 조성을 변경하지 않더라고 상기 결정 확장비(R)를 높임으로써 커패시터 구조물(90)의 정전용량을 효과적으로 개선할 수 있다.
따라서, 유전물질의 물성을 고려하여 열처리 공정의 공정조건을 제어함으로써 동일한 물성을 갖는 커패시터 구조물(90)의 커패시턴스를 간단하게 높일 수 있다.
본 실시예의 경우, 상기 결정 확장비는 약 5 내지 20의 범위를 갖도록 설정된다. 즉, 상기 병합결정(MC)은 약 5개 내지 20개의 예비결정(PC)들이 병합하여 형성되고, 이에 따라 상기 제2 결정 사이즈(S2)는 제1 결정 사이즈(S1)의 약 5배 내지 약 20배의 크기로 설정될 수 있다.
예를 들면, 상기 하부전극(10)을 약 3nm 내지 약 10nm의 결정 사이즈를 갖도록 형성한 경우, 상기 유전막(20)은 약 15nm 내지 약 200nm의 결정 사이즈를 갖게 된다. 이에 따라, 전극물질과 유전물질의 결정 사이즈만 변화시킴으로써 커패시터 구조물의 정전용량을 상당히 높일 수 있다.
본 실시예의 경우, 상기 열처리 공정은 레이저 어닐링 공정을 예시적으로 개시하고 있으나, 퍼니스(furnace)를 이용한 열산화 공정에 의해서도 수행할 수도 있다.
도 3e를 참조하면, 상기 열처리 공정이 완료되면, 예비 유전막(20a)의 모든 예비결정(PC)들이 다수의 병합결정(MC)으로 형성되어 유전막(20)을 완성하게 된다.
상부전극(30) 및 하부전극(10)은 상기 열처리 공정으로부터 실질적으로 영향을 받지 않도록 설정된다. 이에 따라, 제1 및 제3 결정 사이즈(S1, S3)는 열처리 공정 후에도 실질적으로 동일하게 유지된다. 이 경우, 상기 커패시터 구조물(90)의 정전용량 변화량은 유전물질의 물성과 열처리 공정조건에 의해 설정된 결정 확장비(R)에 의해 용이하게 수득할 수 있다.
비록 도시하지는 않았지만, 제1 금속성 도전물질을 증착할 때 <111> 방향을 결정방향으로 갖도록 성장시켜 도 2에 도시한 바와 같은 변형 하부전극(11)을 형성할 수 있다.
예를 들면, 화학기상 증착공정이나 원자층 증착공정의 공정조건을 제어하여 증착되는 막질의 결정방향이 <111> 방향을 갖도록 형성할 수 있다. 이에 따라, 상기 기저판 상에 <111> 방향을 결정방향으로 갖는 변형 하부전극(11)을 형성할 수 있다.
상기 기저판 상에 변형 하부전극(11)을 형성한 후 도 3b 내지 도 3e에 도시된 바와 같은 공정을 수행하여 도 2에 도시된 바와 같은 커패시터 구조물(91)을 형성할 수 있다.
상술한 바와 같은 커패시터 구조물의 제조방법에 의하면, 하부전극(10)의 결정크기인 제1 결정 사이즈(S1)를 축소한 후 제1 결정 사이즈(S1)와 동일한 크기의 예비결정(PC)으로 예비 유전막(20a)을 형성한다. 열처리 공정에 의해 다수의 예비결정(PC)을 병합하여 결정 사이즈가 큰 유전막(20) 결정을 형성할 수 있다. 이에 따라, 유전막의 결정 사이즈를 하부전극/상부전극보다 크게 형성함으로써 커패시터 구조물의 커패시턴스를 높일 수 있다.
특히, 하부전극(10)을 <111> 방향을 결정방향으로 갖는 결정구조로 형성하는 경우, 하부전극(10)의 결정 사이즈를 축소하지 않더라도 예비 유전막(20a)의 예비결정의 크기를 충분히 축소할 수 있다. 이에 따라, 후속 열처리 공정에 의해 다수의 예비결정이 병합되어 큰 결정 사이즈를 갖는 유전막을 용이하게 형성할 수 있다.
도 4는 본 발명의 일실시예에 의한 커패시터 구조물을 구비하는 반도체 소자를 나타내는 평면도이며, 도 5는 도 4를 A-A 방향을 따라 절단한 단면도이다. 도 4 및 도 5에서, BCAT 구조를 갖고 MIM 커패시터를 구비하는 디램 메모리 소자가 개시된다. 그러나, MIM 커패시터를 데이터 저장부로 이용하는 모든 메모리 소자에 본 발명이 동일하게 적용될 수 있음은 자명하다.
도 4 및 도 5를 참조하면, 본 발명의 일실시예 의한 반도체 소자(500)는 기판(100), 상기 기판(100)에 배치되고 접속 구조물(300)을 통하여 외부와 전기적으로 연결되는 다수의 메모리 셀 구조물(200) 및 상기 접속 구조물(300)을 통하여 상기 메모리 셀 구조물(200)과 전기적으로 연결되어 전하를 선택적으로 저장하는 커패시터(400)를 포함한다. 이때, 상기 커패시터(400)는 상기 접속 구조물(300)과 개별적으로 접촉하고 적어도 하나의 서포터(415)에 의해 지지되고 수 나노미터의 제1 결정 사이즈(S1)를 갖는 금속성 하부전극(410), 상기 제1 결정 사이즈(S1)에 대한 결정 확장비(R)에 의해 결정되는 제2 결정 사이즈(S2)를 갖는 유전막(420) 및 상기 유전막을 덮는 금속성 상부전극(430)을 구비한다.
일실시예로서, 상기 기판(100)은 실리콘기판, 게르마늄 기판, 실리콘 절연(silicon on insulator, SOI) 기판 및 게르마늄 절연 기판(germanium on insulator, GOI) 기판과 같은 반도체 기판이나 박막 트랜지스터가 배치되는 유리기판을 포함한다.
상기 기판(100)은 게이트 전극과 같은 도전성 구조물이 배치되는 활성 영역(102)과 상기 활성영역(102)을 한정하는 필드 영역(104)으로 구분되고 상기 필드영역에는 인접한 활성영역(102)들을 고립시켜 전기적으로 분리하는 소자 분리막(110)이 위치한다.
본 실시예의 경우, 상기 활성영역(102)은 상기 제1 방향(I) 또는 제2 방향(II)에 대하여 일정한 각도로 경사지게 배치되고 동일한 간격으로 반복적으로 배열된다. 상기 활성영역(102)의 경사진 배열에 의해 이웃하는 활성영역(102) 사이의 이격거리를 확보하면서 상기 기판(100)의 단위면적당 셀 밀도를 높일 수 있다.
특히, 한 쌍의 게이트 라인이 단일한 활성영역(102)과 교차하도록 제1 방향(I)을 따라 연장하여 워드라인(WL)을 구성하고 단일한 도전라인이 상기 활성영역(102)의 중앙부와 교차하도록 제2 방향(II)을 따라 연장하여 비트라인(BL)을 구성한다. 따라서, 상기 기판(100)의 셀 영역(C)에서는 한 쌍의 워드라인(WL)과 한 개의 비트라인(BL)이 단일한 활성영역(102)에서 서로 교차하도록 구성된다.
상기 셀 영역(C)에는 기판(100)의 상면보다 낮은 레벨로 위치하는 매립 게이트(210)와 상기 매립 게이트(210)의 상면보다 높은 레벨로 위치하는 접합영역(220)을 구비하는 메모리 셀 구조물(200)이 배치된다. 따라서, 본 실시예의 경우, 상기 메모리 셀 구조물은 매립 채널 어레이 트랜지스터(buried channel array transistor(BCAT)) 구조로 배치된다.
상기 셀 영역(C)에는 제1 방향(I)울 따라 연장하여 활성영역(102)과 소자 분리막(110)을 교대로 가로지는 트렌치(미도시)가 구비되고, 상기 트렌치의 내부에 매립 게이트(210)가 배치된다. 상기 매립 게이트(210)는 제1 방향(I)을 따라 연장하여 상기 반도체 소자(500)의 워드라인(WL)으로 제공된다.
예를 들면, 상기 매립 게이트(210)는 상기 트렌치를 구성하는 활성영역(102)의 바닥면과 측면을 덮는 게이트 절연막, 상기 게이트 절연막을 덮고 상기 트렌치의 하부를 매립하는 게이트 도전막 및 상기 게이트 도전막을 덮는 게이트 캡핑패턴으로 구성될 수 있다.
상기 매립 게이트(210)에 의해 분리되는 활성영역(102)에 불순물이 주입되는 접합영역(220)이 배치된다. 일정한 거리만큼 이격된 한 쌍의 워드라인(WL)이 단일한 활성영역(102)과 교차하므로, 상기 접합영역(220)은 상기 활성영역(102)의 중앙부에 위치하고 하방으로 리세스되는 제1 접합부(222) 및 상기 활성영역(102)의 양 단부에 위치하는 한 쌍의 제2 접합부(224)를 구비한다.
상기 접합영역(220)은 매립 게이트(210)와 인접한 활성영역(102)으로 불순물을 주입하여 상기 메모리 셀 구조물(200)의 소스전극(S) 및 드레인 전극(D)으로 기능한다.
상기 제1 접합부(222)는 기판(100)의 상면으로부터 리세스 되어 상기 소자분리막(110)보다 낮은 상면을 갖도록 배치되고, 상기 비트라인(BL)과 연결되는 접속 구조물인 비트라인 콘택(310)이 배치된다.
상기 제2 접합부(224)는 상기 소자 분리막(110)과 동일한 상면을 갖도록 제공되어 상기 제1 접합부(222)보다 높게 위치한다. 상기 제2 접합부(224)는 후술하는 커패시터(400)와 전기적으로 연결되는 접속 구조물인 스토리지 콘택(320)이 배치된다.
상기 접속 구조물(300)은 비트라인(BL)과 직접 연결되는 다이렉트 콘택(direct contact, DC)을 구성하는 비트라인 콘택(310) 및 상기 커패시터(400)와 연결되고 층간 절연막(390)에 의해 매립되어 매립 콘택(buried contact, BC)을 구성하는 스토리지 콘택(320)을 포함한다.
상기 비트라인(BL)은 상기 기판(100) 상에서 제2 방향(II)을 따라 연장하고 상기 제2 방향을 따라 일렬로 정렬되는 다수의 제1 접합부(222)와 동시에 접속한다. 또한, 상기 제1 방향(I)을 따라 일정한 간격으로 이격되도록 다수 배치된다. 이때, 상기 제2 접합부(320)는 제1 방향을 따라 서로 인접한 한 쌍의 비트라인(BL) 사이에 배치된다.
본 실시예의 경우, 상기 비트라인(BL)은 주변회로 게이트 구조물과 동일한 레벨에 형성되는 게이트 비트라인(gate bit line, GBL)으로 제공되며, 상기 기판(100)의 하부에 위치하는 매립채널 트랜지스터의 드레인 전극으로 비트라인 신호를 전송한다.
상기 스토리지 콘택(320)은 상부의 커패시터(400)와 하부의 제2 접속부(224)를 서로 연결한다. 상기 스토리지 콘택(320)은 다수의 제2 접합부(224)와 접속하도록 상기 비트라인(BL) 사이에 다수 위치하여 상기 기판(100) 상에서 상기 제1 및 제2 방향(I, II)을 따라 매트릭스 형상으로 정렬한다.
다수의 스토리지 콘택(320)은 층간 절연막(390)에 의해 서로 전기적으로 분리되고 상기 층간 절연막(390)의 상면에 커패시터(400)가 배치된다. 상기 스토리지 콘택(320)은 층간 절연막(390)을 관통하는 관통 홀에 의해 하부의 제2 접합부(224)와 연결되고 층간 절연막(390)의 상부에 배치되는 커패시터(400)와 개별적으로 접속한다. 바람직하게는, 상기 스토리지 콘택(320)과 커패시터(400) 사이에 랜딩패드(미도시)를 더 구비하여 접촉면적을 확장할 수도 있다.
상기 커패시터(400)는 상기 메모리 셀 구조물(200)과 전기적으로 연결되어 전하를 선택적으로 저장한다. 상기 커패시터(400)는 상기 제2 접속 구조물(320)과 개별적으로 접촉하고 적어도 하나의 서포터(415)에 의해 지지되는 다수의 금속성 하부전극(410), 상기 하부전극(410)과 상기 서포터(415)의 상면을 덮는 유전막(420) 및 상기 유전막(420)을 덮는 금속성 상부전극(430)을 구비한다. 이에 따라, 상기 커패시터(400)는 금속성 상부전극(410)과 하부전극(430) 사이에 유전막(420)이 배치되는 금속-유전막-금속(metal-insulator-metal, MIM) 커패시터로 제공된다.
본 실시예의 경우, 상기 커패시터(400)를 구성하는 하부전극(410), 유전막(420) 및 상부전극(430)은 도 1 및 도 2에 도시된 커패시터 구조물(90, 91)과 실질적으로 동일한 구성을 갖는다.
따라서, 상기 하부전극(410) 및 상부전극(430)은 티타늄 질화물(TiN), 티타늄 알미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 루비듐(Ru), 루비듐 산화물(RuO2), 이리듐(Ir), 이리듐 산화물(IrO2), 니오븀 질화물(NbN) 및 이들의 조합 중의 어느 하나를 구성되고, 상기 유전막(420)은 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O3), 알루미늄 산화물(Al2O3), 란탄족 원소(lanthanide) 및 이들의 조합 중의 어느 하나로 구성될 수 있다.
이때, 상기 유전막(420)은 식(1)에 나타난 바와 같이 제1 결정 사이즈(S1)를 기준으로 결정 확장비(R)만큼 확장된 제2 결정 사이즈(S2)를 갖는다. 상기 결정 확장비(R)는 제1 결정 사이즈(S1)에 대한 제2 결정 사이즈(S2)의 비율로 정의되며, 상기 유전막(420)을 형성하기 위한 열처리 공정의 공정조건에 의해 결정된다.
본 실시예의 경우, 상기 결정 확장비는 약 5 내지 20의 범위를 갖도록 설정된다. 이에 따라 상기 제2 결정 사이즈(S2)는 제1 결정 사이즈(S1)의 약 5배 내지 약 20배의 크기로 설정될 수 있다. 예를 들면, 상기 하부전극(410)이 결정 사이즈가 약 3nm 내지 약 10nm인 티타늄 질화물(TiN)이나 니오븀 질화물(NbN)로 구성된 경우, 상기 유전막(420)은 약 15nm 내지 약 200nm의 결정 사이즈를 가질 수 있다.
MIM 커패시터에서 하부전극/상부전극과 유전막의 결정 사이즈 차이는 유전막의 유전율을 높이는 것으로 알려져 있다. 이에 따라, 커패시터(400)의 조성의 변화없이 상기 상부전극/하부전극(410, 430)에 대한 유전막(420)의 상대적 결정 사이즈만 변경시킴으로써 커패시터(400)의 정전용량을 효과적으로 높일 수 있다.
반도체 소자의 고집적화에 따라 축소된 커패시터 영역에서 충분한 정전용량을 확보하기 위해서는 유전막의 유전율을 높이는 것이 요구된다. 본 실시예에 의하면, 고유전율 유전물질로 유전막의 조성을 변경하지 않더라도 현재 유전물질의 결정 사이즈를 하부전극/상부전극에 대하여 결정 확장비만큼 확장함으로써 유전막의 유전율을 용이하게 높일 수 있다. 이에 따라, 유전막의 조성변화 없이 간단하게 유전율을 높일 수 있다.
특히, 유전막의 충분한 유전율을 확보하기 위해 유전막의 등가 산화막(equivalent oxide)의 두께를 감소시킬 것이 요구되는데 이는 유전막의 누설특성을 악화시키는 요인이 되고 있다. 그러나 본 발명의 경우, 유전막의 물성을 동일학 유지하면서 결정구조만 변경함으로써 유전율을 높일 수 있다. 이에 따라, 유전막(420)의 누설특성을 악화시키지 않으면서 충분한 유전율을 확보할 수 있다.
상기 하부전극(410)의 결정 사이즈가 작을수록 상기 결정 확장비를 높일 수 있으며, 높은 결정 확장비는 유전막(420)의 결정크기를 증가시켜 유전율 개선효과를 높일 수 있다.
상기 하부전극(410)의 조성물은 주어진 성막공정에서 가장 작은 크기의 결정구조를 갖는 금속성 도전물질로 선정하고 상기 성막공정에서 형성할 수 있는 최소 결정 사이즈를 갖도록 하부전극을 형성한다. 이와 달리, 하부전극(410)의 결정방향을 <111> 방향으로 설정함으로써 하부전극(410)의 상부에 형성되는 예비 유전막의 결정이 하부전극과 동일한 사이즈로 형성되도록 유도할 수 있다. 이에 따라, 상대적으로 작은 사이즈를 갖는 예비 유전막이 결정을 다수 병합하여 상대적으로 큰 사이즈를 갖는 유전막(420)의 결정을 형성할 수 있다.
하부전극(410), 유전막(420) 및 상부전극(430)은 도 1 및 도 2에 도시된 커패시터 구조물(90,91)과 실질적으로 동일하므로 더 이상의 상세한 설명은 생략한다.
도 6은 본 발명의 일실시예에 의한 커패시터 구조물을 구비하는 다른 반도체 소자를 나타내는 단면도이다. 도 6에서, BEOL 커패시터로서 MIM 커패시터를 이용하는 아날로그 반도체 소자를 개시한다. 그러나, BEOL 커패시터로서 MIM 커패시터를 이용한다면 아날로그 반도체뿐만 아니라 다양한 반도체 장치에도 본 발명이 적용될 수 있음은 자명하다.
도 6을 참조하면, 본 발명의 다른 실시예에 의한 반도체 소자(1000)는 적어도 하나의 메모리 셀 구조물(700)을 구비하는 기판(600), 상기 메모리 셀 구조물(200)과 연결되고 하부 층간 절연막(820)에 의해 다층으로 분리되는 하부 배선(LW), 상기 하부 층간 절연막(820) 상에 적층되고 수 나노미터의 제1 결정 사이즈를 갖는 금속성 하부전극(910), 상기 제1 결정 사이즈에 대한 결정 확장비에 의해 결정되는 제2 결정 사이즈를 갖는 유전막(920) 및 상기 유전막을 덮는 금속성 상부전극(930)을 구비하는 적어도 하나의 MIM 커패시터(900), 상기 MIM 커패시터(900)를 덮는 상부 층간 절연막(830) 및 상기 상부 층간 절연막(830) 상에 배치되어 상기 MIM 커패시터(900)와 연결되는 상부배선(HW)을 포함한다.
예를 들면, 상기 기판(600)은 실리콘 기판, 갈륨비소 기판, 실리콘 게르마늄 기판과 같은 반도체 기판이나 디스플레이용 유리기판을 포함할 수 있다. 또한, 상기 기판(100)은 한 쌍의 실리콘 층이 절연층에 의해 구분되는 실리콘 온 인슐레이터(silicon on insulator, SOI) 기판일 수도 있다. 전기적으로 반도체 특성을 갖는다면 다양한 기판을 포함할 수 있다.
상기 기판(600)의 활성영역 상면에 게이트 절연막 및 게이트 도전막으로 구성된 게이트 구조물(710)이 배치되고 상기 게이트 구조물(710)의 양 측부에 각각 소스 및 드레인 접합층(720, 730)이 배치된다. 상기 게이트 구조물(710)의 양 측부에는 게이트 스페이서(740)가 배치된다. 게이트 구조물(710), 접합층(720,730) 및 게이트 스페이서(740)는 단일한 메모리 셀 구조물(700)을 구성한다. 인접한 메모리 셀 구조물(700)은 기판(600)에 형성된 소자 분리막(미도시)에 의해 서로 분리된다.
상기 메모리 셀 구조물(700)은 상기 반도체 소자(1000)의 특성에 따라 신호를 선택적으로 단락하거나 증폭하며 상기 반도체 소자(1000)에서 요구되는 동작특성에 따라 다양한 레이아웃과 수로 배치될 수 있다.
예를 들면, 상기 메모리 셀 구조물(700) 메모리 셀 및 로직 셀 중의 적어도 하나를 포함할 수 있다. 메모리 셀은 디램 메모리 셀 및 플래시 메모리 셀로 구성될 수 있다. 특히, 디램 메모리 셀을 포함하는 경우, 상기 메모리 셀 구조물(700)은 데이터 저장요소로서 셀 커패시터(미도시)를 더 포함할 수 있다. 상기 셀 커패시터도 도 1 및 도 2에 도시된 바와 같은 커패시터 구조물로 구성될 수 있음은 자명하다.
상기 메모리 셀 구조물(700)은 층간 절연막 구조물(800)에 의해 외부와 단절되고 상기 층간 절연막 구조물(800)을 관통하는 접속체(미도시)와 배선 구조물(미도시)을 통하여 외부와 통신한다.
예를 들면, 상기 층간 절연막 구조물(800)은 상기 메모리 셀 구조물(700)을 덮는 평탄화 막(810), 상기 평탄화막(810) 상에 다층으로 적층되어 서로 다른 층에 배치되는 다수의 금속배선인 하부배선(LW)을 전기적으로 분리하는 하부 층간 절연막(820) 및 상기 하부 층간 절연막(820)을 덮고 하부 층간 절연막(820) 상에 배치되는 MIM 커패시터(900)를 외부와 단절하는 상부 층간 절연막(830)을 구비한다.
상기 하부배선(LW)은 하부 층간 절연막(820)을 관통하는 비아 구조물(미도시)을 통하여 서로 전기적으로 연결되고 상기 비아 구조물은 소스 및 드레인 접합층(220,230)과 접속하는 콘택 플러그(미도시)와 연결될 수 있다. 이에 따라, 상기 메모리 셀 구조물(700)은 하부배선(LW)과 비아 구조물 및 콘택 플러그를 통하여 외부와 전기적으로 연결된다.
상기 MIM 커패시터(900)는 상기 하부 층간 절연막(820) 상에 배치되는 하부전극(910), 유전막(920) 및 상부전극(930)으로 구성되며, 상기 하부 층간 절연막(820) 및/또는 상부 층간 절연막(830) 상에 배치되는 저항소자 및 인덕터와 함께 상기 반도체 소자(1000)의 수동조사(passive device)로 기능한다. 따라서, 상기 반도체 소자(1000)의 동작특성과 기능에 따라 다수의 상기 MIM 커패시터(900)는 다양한 레이아웃으로 배치될 수 있다.
본 실시예의 경우, 상기 하부전극(910)은 하부 층간 절연막(820)의 상면에 일정한 길이를 갖고 일방향을 따라 연장하는 다수의 전극 스트랩(strap)으로 제공되고 상기 유전막(920) 및 상부전극(930)은 상기 전극 스트랩 상에 일정한 간격으로 이격되도록 적층된다. 이에 따라, 상기 유전막(920)과 상기 상부전극(930)은 동일한 폭을 갖도록 적층되고 단일한 하부전극(910) 스트랩 상에 동일한 거리만큼 이격되어 배치된다.
하부전극(910)으로 기능하는 상기 전극 스트랩이 일정한 거리만큼 이격되어 다수 배치되는 경우, 각 전극 스트랩 상에 배치되는 다수의 유전막(320) 및 상부전극(330) 결합체는 수평방향 및 수직방향을 따라 규칙적으로 배치된다. 이에 따라, 다수의 MIM 커패시터(900)가 상기 하부 층간 절연막(820) 상에 매트릭스 형태로 배치될 수 있다.
본 실시예의 경우, 상기 MIM 커패시터(900)를 구성하는 하부전극(910), 유전막(920) 및 상부전극(930)은 도 1 및 도 2에 도시된 커패시터 구조물(90, 91)과 실질적으로 동일한 구성을 갖는다.
따라서, 상기 하부전극(910) 및 상부전극(930)은 티타늄 질화물(TiN), 티타늄 알미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 루비듐(Ru), 루비듐 산화물(RuO2), 이리듐(Ir), 이리듐 산화물(IrO2), 니오븀 질화물(NbN) 및 이들의 조합 중의 어느 하나를 구성되고, 상기 유전막(920)은 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O3), 알루미늄 산화물(Al2O3), 란탄족 원소(lanthanide) 및 이들의 조합 중의 어느 하나로 구성될 수 있다.
이때, 상기 유전막(920)은 식(1)에 나타난 바와 같이 제1 결정 사이즈(S1)를 기준으로 결정 확장비(R)만큼 확장된 제2 결정 사이즈(S2)를 갖는다. 상기 결정 확장비(R)는 제1 결정 사이즈(S1)에 대한 제2 결정 사이즈(S2)의 비율로 정의되며, 상기 유전막(920)을 형성하기 위한 열처리 공정의 공정조건에 의해 결정된다.
본 실시예의 경우, 상기 결정 확장비는 약 5 내지 20의 범위를 갖도록 설정된다. 이에 따라 상기 제2 결정 사이즈(S2)는 제1 결정 사이즈(S1)의 약 5배 내지 약 20배의 크기로 설정될 수 있다. 예를 들면, 상기 하부전극(910)이 결정 사이즈가 약 3nm 내지 약 10nm인 티타늄 질화물(TiN)이나 니오븀 질화물(NbN)로 구성된 경우, 상기 유전막(920)은 약 15nm 내지 약 200nm의 결정 사이즈를 가질 수 있다.
MIM 커패시터에서 하부전극/상부전극과 유전막의 결정 사이즈 차이는 유전막의 유전율을 높이는 것으로 알려져 있다. 이에 따라, MIM 커패시터(900)의 조성을 동일하게 유지하면서 상기 상부전극/하부전극(910, 930)에 대한 유전막(920)의 상대적 결정 사이즈만 변경시킴으로써 MIM 커패시터(900)의 정전용량을 효과적으로 높일 수 있다. 따라서, 상기 반도체 소자(1000)의 수동소자로 기능하는 MIM 커패시터의 정전용량을 간단하게 높일 수 있다.
상기 하부전극(910)의 조성물은 주어진 성막공정에서 가장 작은 크기의 결정구조를 갖는 금속성 도전물질로 선정하고 상기 성막공정에서 형성할 수 있는 최소 결정 사이즈를 갖도록 하부전극(910)을 형성할 수 있다. 이와 달리, 하부전극(910)의 결정방향을 <111> 방향으로 설정함으로써 하부전극(910)의 상부에 형성되는 예비 유전막의 결정이 하부전극(910)과 동일한 사이즈로 형성되도록 유도할 수 있다. 이에 따라, 상대적으로 작은 사이즈를 갖는 예비 유전막이 결정을 다수 병합하여 상대적으로 큰 사이즈를 갖는 유전막(920)의 결정을 형성할 수 있다.
하부전극(910), 유전막(920) 및 상부전극(930)은 도 1 및 도 2에 도시된 커패시터 구조물(90,91)과 실질적으로 동일하므로 더 이상의 상세한 설명은 생략한다.
상기 MIM 커패시터(900)는 상부전극(930) 및 하부전극(910)은 상부 층간 절연막(830) 상에 위치하는 상부배선(HW)과 연결되어 외부의 전원부(미도시)에 접속된다. 이에 따라, 상기 MIM 커패시터(900)는 반도체 소자(1000)의 수동소자로 기능하게 된다.
도시되지는 않았지만, 상기 상부 층간 절연막(830) 상에 상부배선(HW)과 함께 형성되는 저항소자(미도시) 및 외부 접속패드(미도시)를 더 구비할 수 있다. 상기 저항소자는 상기 반도체 소자(1000)의 회로 구성요소로서 기능할 뿐만 아니라 상기 반도체 소자(1000)의 동작특성과 기능에 따라 고유하게 요구되는 파생저항 소자로서 기능하여 상기 반도체 소자(1000)가 디지털 기기를 구동하고 제어하는 아날로그 반도체 소자로서의 동작특성을 향상할 수 있다. 상기 외부 접속패드는 솔더 볼과 같은 접속단자와 연결되어 외부와 신호를 교환할 수 있다.
상술한 바와 같은 반도체 소자 및 이의 제조방법에 의하면, 유전막의 결정 사이즈를 하부전극보다 크게 형성하여 커패시터 내에서 동일한 유전물질의 유전율을 높일 수 있다. 이에 따라, 유전막의 결정구조를 변경함으로써 유전물질의 교체없이 유전율을 개선할 수 있다. 이에 따라, MIM 커패시터의 유전막의 결정구조를 변경함으로써 정전용량을 효과적으로 개선할 수 있다.
이때, 하부전극의 결정 사이즈가 작을수록 유전막의 결정 사이즈를 더 크게 제공할 수 있다. 하부전극의 결정 사이즈는 동일한 성막공정에 의해 결정 사이즈를 최소화할 수 있는 도전물질을 선택하거나 하부전극의 결정방향을 <111> 방향으로 설정함으로써 최소화할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 제1 금속을 포함하고, 상기 제1 금속은 수 나노미터의 제1 결정 사이즈를 갖는 하부전극;
    상기 하부전극을 덮고, 유전 물질을 포함하며, 상기 유전 물질은 복수의 결정을 각각 포함하는 병합 결정들을 포함하고, 상기 각 병합 결정들은 상기 제1 결정 사이즈에 결정 확장비(crystal expansion ratio)를 곱한 값인 제2 결정 사이즈를 갖고, 상기 결정 확장비는 정수인 유전막;
    상기 유전막을 덮고, 제2 금속을 포함하며, 상기 제2 금속은 상기 제2 결정 사이즈보다 작은 제3 결정 사이즈를 갖는 상부전극을 포함하는 커패시터 구조물.
  2. 제1항에 있어서, 상기 제1 결정 사이즈는 상기 하부전극의 결정방향 및 조성 중의 어느 하나에 의해 결정되는 커패시터 구조물.
  3. 제2항에 있어서, 상기 하부전극은 티타늄 질화물(TiN), 니오븀 질화물(NbN) 및 이들의 조합 중의 어느 하나를 포함하는 커패시터 구조물.
  4. 제3항에 있어서, 상기 상부전극은 티타늄 질화물(TiN), 니오븀 질화물(NbN) 및 이들의 조합 중의 어느 하나를 포함하는 커패시터 구조물.
  5. 제2항에 있어서, 상기 하부전극은 <111> 결정방향을 갖는 커패시터 구조물.
  6. 제2항에 있어서, 상기 결정 확장비는 상기 유전막을 형성하는 공정조건에 의해 상기 제1 결정 사이즈에 대한 상기 제2 결정 사이즈의 비율로 결정되는 커패시터 구조물.
  7. 제6항에 있어서, 상기 결정 확장비는 5 내지 20의 범위를 갖는 커패시터 구조물.
  8. 제7항에 있어서, 상기 제1 결정 사이즈는 3nm 내지 10nm의 범위를 구비하여, 상기 제2 결정 사이즈는 15nm 내지 200nm의 범위를 갖는 커패시터 구조물.
  9. 제1항에 있어서, 상기 유전막은 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O3), 알루미늄 산화물(Al2O3), 란탄족 원소(lanthanide) 및 이들의 조합 중의 어느 하나를 포함하는 커패시터 구조물.
  10. 기판;
    상기 기판에 배치되고 접속 구조물을 통하여 외부와 전기적으로 연결되는 다수의 메모리 셀 구조물; 및
    상기 접속 구조물을 통하여 상기 메모리 셀 구조물과 전기적으로 연결되어 전하를 선택적으로 저장하는 커패시터를 포함하고,
    상기 커패시터는,
    제1 금속을 포함하며, 적어도 하나의 서포터에 의해 지지되고 상기 제1 금속은 수 나노미터의 제1 결정 사이즈를 갖는 하부전극;
    상기 하부전극을 덮고, 유전 물질을 포함하며, 상기 유전 물질은 복수의 결정을 각각 포함하는 병합 결정들을 포함하고, 상기 각 병합 결정들은 상기 제1 결정 사이즈에 결정 확장비를 곱한 값인 제2 결정 사이즈를 갖고, 상기 결정 확장비는 정수인 유전막; 및
    상기 유전막을 덮고, 제2 금속을 포함하며, 상기 제2 금속은 상기 제2 결정 사이즈보다 작은 제3 결정 사이즈를 갖는 상부전극을 구비하는 반도체 소자.
  11. 제10항에 있어서, 상기 제1 결정 사이즈는 상기 하부전극의 결정방향 및 조성 중의 어느 하나에 의해 결정되는 반도체 소자.
  12. 제11항에 있어서, 상기 하부전극은 티타늄 질화물(TiN), 니오븀 질화물(NbN) 및 이들의 조합 중의 어느 하나를 포함하는 반도체 소자.
  13. 제11항에 있어서, 상기 하부전극은 <111> 결정방향을 갖는 반도체 소자.
  14. 제11항에 있어서, 상기 결정 확장비는 상기 유전막을 형성하는 공정조건에 의해 상기 제1 결정 사이즈에 대한 상기 제2 결정 사이즈의 비율로 설정되는 반도체 소자.
  15. 제14항에 있어서, 상기 결정 확장비는 5 내지 20의 범위를 갖는 반도체 소자.
  16. 제15항에 있어서, 상기 제1 결정 사이즈는 3nm 내지 10nm의 범위를 갖고, 상기 제2 결정 사이즈는 15nm 내지 200nm의 범위를 갖는 반도체 소자.
  17. 적어도 하나의 메모리 셀 구조물을 구비하는 기판;
    상기 메모리 셀 구조물과 연결되고 하부 층간 절연막에 의해 다층으로 분리되는 하부 배선;
    상기 하부 층간 절연막 상에 적층되고, 제1 금속을 포함하며, 상기 제1 금속은 수 나노미터의 제1 결정 사이즈를 갖는 하부전극;
    상기 하부전극을 덮고, 유전 물질을 포함하며, 상기 유전 물질은 복수의 결정을 각각 포함하는 병합 결정들을 포함하고, 상기 각 병합 결정들은 상기 제1 결정 사이즈에 결정 확장비를 곱한 값인 제2 결정 사이즈를 갖고, 상기 결정 확장비는 정수인 유전막; 및
    상기 유전막을 덮고, 제2 금속을 포함하며, 상기 제2 금속은 상기 제2 결정 사이즈보다 작은 제3 결정 사이즈를 갖는 상부전극을 구비하는 적어도 하나의 MIM 커패시터;
    상기 MIM 커패시터를 덮는 상부 층간 절연막; 및
    상기 상부 층간 절연막 상에 배치되어 상기 MIM 커패시터와 연결되는 상부배선을 포함하는 반도체 소자.
  18. 제17항에 있어서, 상기 제1 결정 사이즈는 상기 하부전극의 결정방향 및 조성 중의 어느 하나에 의해 결정되는 반도체 소자.
  19. 제18항에 있어서, 상기 하부전극은 티타늄 질화물(TiN), 니오븀 질화물(NbN) 및 이들의 조합 중의 어느 하나를 포함하는 반도체 소자.
  20. 제18항에 있어서, 상기 하부전극은 <111> 결정방향을 갖는 반도체 소자.
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