TWI772678B - 積體電路裝置 - Google Patents

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Abstract

一種積體電路裝置包括：下部電極；上部電極；以及介電層結構，位於下部電極與上部電極之間，介電層結構包括面對下部電極的第一表面及面對上部電極的第二表面。介電層結構包括：第一介電層，包含第一介電材料及自第一表面延伸至第二表面的多個顆粒；以及第二介電層，包含第二介電材料且在較第二表面低的水平上環繞第一介電層的所述多個顆粒中的每一者的側壁的一部分。第二介電材料包括具有較第一介電材料的帶隙能量高的帶隙能量的材料。

Description

積體電路裝置
本發明概念是有關於一種積體電路裝置，且更具體而言，是有關於一種包括電容器結構的積體電路裝置。 [相關申請案的交叉參考]
本申請案主張於2018年9月19日在韓國智慧財產局提出申請的韓國專利申請案第10-2018-0112375號的權利，所述韓國專利申請案的揭露內容全部併入本文供參考。
由於半導體裝置按比例縮小，因此動態隨機存取記憶體（dynamic random access memory，DRAM）裝置的電容器結構的大小已減小。隨著電容器結構的大小減小，電容器介電層的厚度減小，且因此，流經電容器介電層的漏電流（leakage current）增加。
本發明概念提供一種積體電路裝置，所述積體電路裝置具有較低的等效氧化物厚度且包括具有減小的漏電流的電容器介電層。
根據本發明概念的一個態樣，提供一種積體電路裝置，所述積體電路裝置包括：下部電極；上部電極；以及介電層結構，位於所述下部電極與所述上部電極之間，所述介電層結構包括面對所述下部電極的第一表面及面對所述上部電極的第二表面，其中所述介電層結構包括：第一介電層，包含第一介電材料及自所述第一表面延伸至所述第二表面的多個顆粒；以及第二介電層，包含第二介電材料且在較所述第二表面低的水平處環繞所述第一介電層的所述多個顆粒中的每一者的側壁的一部分，且所述第二介電材料包括具有較所述第一介電材料的帶隙能量高的帶隙能量的材料。
根據本發明概念的另一態樣，提供一種積體電路裝置，所述積體電路裝置包括：下部電極；上部電極；以及介電層結構，位於所述下部電極與所述上部電極之間，所述介電層結構包括面對所述下部電極的第一表面及面對所述上部電極的第二表面，其中所述介電層結構包括：第一介電層，包含第一介電材料及自所述第一表面延伸至所述第二表面的多個顆粒；以及第二介電層，包含與所述第一介電材料不同的第二介電材料且在較所述第二表面低的水平處環繞所述第一介電層的所述多個顆粒中的每一者的側壁的一部分，所述第一介電層在與所述第一表面垂直的第一方向上具有第一厚度，且所述第二介電層在所述第一方向上具有較所述第一厚度小的第二厚度。
根據本發明概念的另一態樣，提供一種積體電路裝置，所述積體電路裝置包括：下部電極；上部電極；以及介電層結構，位於所述下部電極與所述上部電極之間，所述介電層結構包括面對所述下部電極的第一表面及面對所述上部電極的第二表面，其中所述介電層結構包括：第一介電層，包含第一介電材料及自所述第一表面延伸至所述第二表面的多個顆粒；以及第二介電層，包含第二介電材料且在較所述第二表面低的水平處環繞所述第一介電層的所述多個顆粒中的每一者的側壁的一部分，且所述第二介電材料包括具有較所述第一介電材料的熔點低的熔點且具有較所述第一介電材料的帶隙能量高的帶隙能量的材料。
在下文中，將參照所附圖式詳細闡述示例性實施例。
圖1是示出根據示例性實施例的積體電路裝置100的剖視圖。圖2是圖1的第一垂直水平LV1上的水平剖視圖。
參照圖1及圖2，積體電路裝置100可包括基板110、層間絕緣層120、下部電極130、介電層結構140及/或上部電極150。
基板110可包含例如矽（Si）、鍺（Ge）、矽鍺（SiGe）、碳化矽（SiC）、砷化鎵（GaAs）、砷化銦（InAs）或磷化銦（InP）等半導體材料。
層間絕緣層120可設置於基板110上。層間絕緣層120可包含氧化矽、氮化矽、氮氧化矽及/或類似材料。在基板110上可更設置有包括多個導電層及多個絕緣層的配線結構或者包括多個導電層及多個絕緣層的閘極結構。層間絕緣層120可被設置成覆蓋配線結構或閘極結構。
下部電極130可設置於層間絕緣層120上。下部電極130可包含選自以下材料中的至少一種材料：金屬，例如釕（Ru）、鈦（Ti）、鉭（Ta）、鈮（Nb）、銥（Ir）、鉬（Mo）及鎢（W）；導電金屬氮化物，例如氮化鈦（TiN）、氮化鉭（TaN）、氮化鈮（NbN）、氮化鉬（MoN）及氮化鎢（WN）；以及導電金屬氧化物，例如氧化銥（IrO2 ）、氧化釕（RuO2 ）及氧化鍶釕（SrRuO2 ）。
在示例性實施例中，下部電極130可被形成為單個材料層或包括多個材料層的堆疊結構。在實施例中，下部電極130可被形成為包含TiN的單個層或包含NbN的單個層。在另一實施例中，下部電極130可被形成為包括包含TiN的第一下部電極層及包含NbN的第二下部電極層的堆疊結構。
視需要，在下部電極130上可更形成有第一介面層132。第一介面層132可包含以下材料中的至少一者：金屬氧化物，例如氧化鈦、氧化鉭、氧化鈮、氧化鉬或氧化銥；以及金屬氮氧化物，例如氮氧化鈦（TiON）、氮氧化鉭（TaON）、氮氧化鈮（NbON）或氮氧化鉬（MoON）。在示例性實施例中，第一介面層132可包含下部電極130中所包含的金屬材料的金屬氧化物。舉例而言，第一介面層132可包含藉由對下部電極130的表面實行氧化製程而提供的金屬氧化物，但本發明概念並非僅限於此。
介電層結構140可設置於第一介面層132上且可包括第一介電層142及第二介電層144。介電層結構140可包括面對下部電極130的第一表面140F1及面對上部電極150的第二表面140F2。
第一介電層142可包括多個顆粒142GR，且第二介電層144可被設置成在所述多個顆粒142GR之間的顆粒邊界142GB處環繞所述多個顆粒142GR中的每一者的側壁的至少一部分。
在示例性實施例中，第一介電層142可包含第一介電材料。第一介電材料可包括具有較氧化矽的介電常數高的介電常數的高介電常數材料。舉例而言，第一介電材料可包括氧化鋯、氧化鉿、氧化鈦、氧化鈮、氧化鉭、氧化釔、氧化鍶鈦、氧化鋇鍶鈦、氧化鈧及氧化鑭系元素中的至少一者。
第二介電層144可包含與第一介電材料不同的第二介電材料，且第二介電材料可包括具有較第一介電材料的帶隙能量高的帶隙能量的金屬氧化物。第二介電材料可具有約5電子伏特至約10電子伏特的帶隙能量（Eg）且可具有約3.9至約40的介電常數。另外，第二介電材料可包括具有較第一介電材料的熔點（Tm）低的熔點的金屬氧化物。舉例而言，第二介電材料可包括氧化硼（B2 O3 ）、氧化鋁（Al2 O3 ）、氧化鎵（Ga2 O3 ）及氧化銦（In2 O3 ）中的至少一者。
第一介電層142在與下部電極130的上表面垂直的方向上可具有第一厚度T11，且第一介電層142的第一厚度T11可為約20埃至約100埃。然而，示例性實施例並非僅限於此。圖1示出下部電極130的上表面在與基板110的上表面平行的方向上延伸且與下部電極130的上表面垂直的方向是垂直方向（Z方向），但示例性實施例並非僅限於此。在其他實施例中，下部電極130可在與基板110的上表面垂直的方向上延伸，且在此種情形中，第一介電層142在與基板110的上表面平行的方向上可具有第一厚度T11。
所述多個顆粒142GR可在第一介面層132上在垂直方向（Z方向）上延伸且可在第一介電層142的總厚度T11上延伸。亦即，所述多個顆粒142GR可具有竹結構式微結構（bamboo-structured microstructure），且所述多個顆粒142GR中的每一者可具有與第一介電層142的厚度T11實質上相同或相似的厚度。此處，竹結構式微結構是指柱狀微結構，其中顆粒中的大部分顆粒在下伏的層上實質上在一個方向上對齊，且顆粒中的每一者具有實質上在一個方向上延伸的柱狀形狀。
第二介電層144可具有較第一介電層142的第一厚度T11小的第二厚度T21。如圖1中所示，第二介電層144可在垂直方向（Z方向）上自第一介電層142的顆粒邊界142GB的一部分延伸。另外，第二介電層144在介電層結構140的第一表面140F1及第二表面140F2處可不被暴露出。如圖2中所示，在第一垂直水平LV1上的水平剖視圖中，第二介電層144可被設置成環繞所述多個顆粒142GR中的每一者。第二介電層144可填充所述多個顆粒142GR中兩個相鄰設置的顆粒142GR之間的空間且可具有網形水平橫截面。第一垂直水平LV1可表示較介電層結構140的第一表面140F1的水平高且較介電層結構140的第二表面140F2的水平低的任意水平。
如圖1的實例的放大部分中所示，第二介電層144可包括位於第一垂直水平LV1上的第一部分144_1及設置得較第一部分144_1靠近第二表面140F2的第二部分144_2。第一部分144_1在水平方向（X方向）上可具有第一寬度W11，且第二部分144_2在水平方向（X方向）上可具有小於第一寬度W11的第二寬度W12。另外，所述多個顆粒142GR中的每一者可包括設置於第一垂直水平LV1上的第一側壁GRS1及設置於較第一垂直水平LV1高的第二垂直水平LV2上的第二側壁GRS2。第一側壁GRS1可被第二介電層144環繞或者可接觸第二介電層144，且第二側壁GRS2可接觸所述多個顆粒142GR中的一者或多者。
第二介電層144可包含具有較第一介電層142的帶隙能量高的帶隙能量的材料，且因此可充當障壁，使得即使當第一介電層142包括沿其總厚度延伸的顆粒142GR時，第二介電層144亦阻擋流經顆粒邊界142GB的漏電流的路徑。
在示例性實施例中，第一介電層142可藉由依序形成下部第一介電層142L（參見圖12C）及上部第一介電層142U（參見圖12C）來形成。舉例而言，上部第一介電層142U的顆粒142GRU可自下部第一介電層142L的顆粒142GRL生長，且上部第一介電層142U的顆粒142GRU可藉由使用下部第一介電層142L作為結晶晶種層（crystallization seed layer）而被形成為具有與下部第一介電層142L的顆粒142GRL的晶相（crystalline phase）相同的晶相。舉例而言，當下部第一介電層142L包含具有四方晶相的氧化鋯時，上部第一介電層142U可被形成為具有四方晶相。
在示例性實施例中，在形成下部第一介電層142L之後及形成上部第一介電層142U之前可形成初步第二介電層144P（參見圖12B），且在形成上部第一介電層142U的製程中，初步第二介電層144P可相對容易地藉由顆粒邊界142GB擴散及重新定位。初步第二介電層144P可擴散及重新定位成環繞下部第一介電層142L的顆粒142GRL及上部第一介電層142U的顆粒142GRU。舉例而言，具有一個結晶方向的第一介電層142的顆粒142GR可藉由將下部第一介電層142L的顆粒142GRL連接至上部第一介電層142U的顆粒142GRU來形成，且第二介電層144可環繞第一介電層142的顆粒142GR的側壁的至少一部分。
上部電極150可設置於介電層結構140上。上部電極150可包含選自以下材料中的至少一種材料：金屬，例如釕（Ru）、鈦（Ti）、鉭（Ta）、鈮（Nb）、銥（Ir）、鉬（Mo）及鎢（W）；導電金屬氮化物，例如氮化鈦（TiN）、氮化鉭（TaN）、氮化鈮（NbN）、氮化鉬（MoN）及氮化鎢（WN）；以及導電金屬氧化物，例如氧化銥（IrO2 ）、氧化釕（RuO2 ）及氧化鍶釕（SrRuO2 ）。
在示例性實施例中，上部電極150可被形成為單個材料層或被形成為包括多個材料層的堆疊結構。在實施例中，上部電極150可被形成為包含TiN的單個層或包含NbN的單個層。在另一實施例中，上部電極150可被形成為包括包含TiN的第一上部電極層及包含NbN的第二上部電極層的堆疊結構。
視需要，在介電層結構140與上部電極150之間可更形成有第二介面層152。第二介面層152可包含以下材料中的至少一者：金屬氧化物，例如氧化鈦、氧化鉭、氧化鈮、氧化鉬或氧化銥；以及金屬氮氧化物，例如氮氧化鈦（TiON）、氮氧化鉭（TaON）、氮氧化鈮（NbON）或氮氧化鉬（MoON）。
在下文中，將參照圖1、圖19A及圖19B闡述介電層結構140的電容模型。
圖19A是根據以上參照圖1所述的示例性實施例的示例性電容器結構EX-10的剖視圖及等效電路圖。
舉例而言，如圖19A中所示，示例性介電層結構EX-40可包括第一介電層42（DL1）及第二介電層44（DL2）。第一介電層42（DL1）可包括在與下部電極30（LE）的上表面垂直的第二方向（例如，D2方向）上延伸的多個顆粒GR，且第二介電層44（DL2）可在第一介電層42（DL1）的顆粒邊界GB處具有特定寬度且可在第二方向（D2方向）上延伸。在示例性實施例中，設置於下部電極30（LE）與上部電極50（UE）之間的第二介電層44（DL2）的一部分可充當示例性電容器結構EX-10的電容器介電層。因此，示例性電容器結構EX-10可表示由第二介電層44（DL2）引起的電容以及由第一介電層42（DL1）引起的電容。
舉例而言，第一介電層42（DL1）的顆粒GR可在上部電極50（UE）與下部電極30（LE）之間構成第一子電容器域D_DL1，且位於第一介電層42（DL1）的顆粒邊界GB處的第二介電層44（DL2）可在上部電極50（UE）與下部電極30（LE）之間構成第二子電容器域D_DL2。另外，可分別獲得與上部電極50（UE）或下部電極30（LE）接觸的第二介電層44（DL2）的面積A_DL2及與上部電極50（UE）或下部電極30（LE）接觸的第一介電層42（DL1）的面積A_DL1。
如在圖19A的下部部分中所示的等效電路圖中所見，第一子電容器域D_DL1可並聯連接至第二子電容器域D_DL2，且因此，電容器結構EX-10的總電容C(總)可為自第一子電容器域D_DL1獲得的第一電容C1(D_DL1)與自第二子電容器域D_DL2獲得的第二電容C2(D_DL2)之和（換言之，C(總) = C1(D_DL1) + C2(D_DL2))。
圖19B是根據比較例的電容器結構CO-10的剖視圖及等效電路圖。
舉例而言，如圖19B中所示，根據比較例的電容器結構CO-10可包括設置於下部電極30（LE）與上部電極50（UE）之間的介電層結構CO-40，且介電層結構CO-40可包括依序堆疊於下部電極30（LE）上的第一介電層DLC1、第二介電層DLC2、第三介電層DLC3及第四介電層DLC4。第一介電層DLC1及第三介電層DLC3可各自包含第一介電材料，且第二介電層DLC2及第四介電層DLC4可各自包含具有較第一介電材料的帶隙能量高的帶隙能量的第二介電材料。介電層結構CO-40的層中的每一層可共形地設置於下部電極30（LE）上以具有特定厚度（例如厚度T-DLC1、T-DLC2、T-DLC3和T-DLC4）且可在第一方向（D1方向）上延伸。
如在圖19B的下部部分中所示的等效電路圖中所見，在根據比較例的電容器結構CO-10中，第一介電層DLC1、第二介電層DLC2、第三介電層DLC3及第四介電層DLC4可分別對應於串聯連接至彼此的第一電容器至第四電容器。因此，電容器結構CO-10的總電容C(總)可基於以下方程式（1）來確定： 1/C(總) = 1/C1(DLC1) + 1/C2(DLC2) + 1/C3(DLC3) + 1/C4(DLC4)     (1)
根據方程式（1），根據比較例的電容器結構CO-10的總電容C(總)可基於介電層結構CO-40的層中的每一層的介電常數及厚度來確定。
可期望的是：隨著介電層結構CO-40的厚度T1-CO因半導體裝置按比例縮小而減小，介電層結構CO-40的層中的每一層的厚度減小。通常，第一介電層DLC1的厚度T-DLC1可相對大，且第一介電層DLC1的結晶度可為良好的。然而，當為減小根據比較例的介電層結構CO-40的總厚度T1-CO而將第三介電層DLC3形成為具有等於或小於臨界厚度的厚度T-DLC3時，第三介電層DLC3可被形成為具有相對較低的結晶度（例如，被形成為具有非晶結構）。舉例而言，當第三介電層DLC3包含氧化鋯（ZrO2 ）時，非晶氧化鋯的介電常數可較結晶氧化鋯的介電常數小約30%。因此，隨著電容器結構CO-10的總厚度T1-CO減小，電容器結構CO-10的總電容C(總)可進一步減小。
相反，在根據實施例的電容器結構EX-10中，第二介電層44（DL2）可被設置成環繞第一介電層42（DL1）的顆粒GR，且因此，第一介電層42（DL1）可被形成為具有與介電層結構EX-40的總厚度T1-EX相同的厚度。因此，第一介電層42（DL1）的結晶度可不降低，或者可不具有非晶結構。第一介電層42（DL1）可被形成為具有結晶結構，且因此，即使當介電層結構EX-40的總厚度T1-EX減小時，電容器結構EX-10亦可具有相對大的電容。
已確認到，作為藉由使用氧化鋯作為第一介電層42（DL1）且使用氧化鋁作為第二介電層44（DL2）對具有約100埃或小於100埃的小的厚度T1-EX的介電層結構EX_40實行算術運算而獲得的結果，與根據比較例的介電層結構CO-40相比，減小了約5埃的等效氧化物厚度。此結果已基於圖20的實驗結果得到確認。
圖20是示出根據示例性實施例的等效氧化物厚度（埃）相對於電容器結構的介電層結構的厚度（埃）的曲線圖。為進行比較，一起示出根據以上參照圖19B闡述的比較例的電容器結構CO-10的等效氧化物厚度（埃）。
參照圖20，已確認到，根據示例性實施例的電容器結構EX-10可具有較根據比較例的電容器結構CO-10的等效氧化物厚度小的等效氧化物厚度。可認為此是基於以上參照圖19A及圖19B闡述的第一介電層42（DL1）的高的結晶度。
再次參照圖1，儘管根據示例性實施例的積體電路裝置100包括具有相對薄的厚度的介電層結構140，但介電層結構140可具有與第一介電層142的良好結晶度相比相對小的等效氧化物厚度且可具有減小的漏電流。
圖3是示出根據示例性實施例的積體電路裝置100A的剖視圖。在圖1至圖3中，相同的參考編號指代相同的元件。除了介電層結構140A的配置之外，積體電路裝置100A與以上參照圖2闡述的積體電路裝置100相同，且因此，將主要闡述它們之間的不同之處。
參照圖3，介電層結構140A可包括第一介電層142A及第二介電層144A。介電層結構140A可包括面對下部電極130的第一表面140F1及面對上部電極150的第二表面140F2。第一介電層142A可包括自第一表面140F1延伸至第二表面140F2且在介電層結構140A的總第一厚度T11A上延伸的多個顆粒142GR。第二介電層144A可環繞第一介電層142A的顆粒142GR中的每一者的下部部分。舉例而言，如圖3中所示，第二介電層144A可自第一表面140F1起具有第二厚度T21A以環繞所述多個顆粒142GR且可在第一表面140F1處被暴露出以接觸第一介面層132。
在示例性實施例中，在下部電極130上可形成有初步第二介電層144PA（參見圖14A），且第一介電層142A可形成於初步第二介電層144PA上，進而形成介電層結構140A。在形成第一介電層142A的製程中，初步第二介電層144PA可容易地沿第一介電層142A的顆粒邊界142GB擴散及重新定位，且因此，第二介電層144A可被設置成環繞第一介電層142A的顆粒邊界142GB的下部部分。
第二介電層144A可被形成為自介電層結構140A的第一表面140F1起具有特定厚度T21A且環繞第一介電層142A的顆粒GR中的每一者的側壁，且因此，介電層結構140A中包括的第二介電層144A的含量可相對減少。因此，第二介電層144A可具有相對小的等效氧化物厚度且有效地阻擋介電層結構140A的漏電流的路徑。
圖4是示出根據示例性實施例的積體電路裝置100B的剖視圖。在圖1至圖4中，相同的參考編號指代相同的元件。
參照圖4，介電層結構140B可包括第一介電層142B及第二介電層144B。第一介電層142B可包括自介電層結構140B的第一表面140F1延伸至第二表面140F2且在介電層結構140B的第一厚度T11B上延伸的多個顆粒142GR。第二介電層144B可環繞第一介電層142B的顆粒142GR中的每一者的上部部分。舉例而言，如圖4中所示，第二介電層144B可自第二表面140F2起具有第二厚度T21B以環繞所述多個顆粒142GR且可接觸第二介面層152。
在示例性實施例中，在形成第一介電層142B之後，可在第一介電層142B上形成初步第二介電層144PB（參見圖16B），且可對初步第二介電層144PB實行退火製程。由於退火製程，初步第二介電層144PB可容易地沿第一介電層142B的顆粒邊界142GB擴散且重新定位，且因此，第二介電層144B可被設置成環繞第一介電層142B的顆粒邊界142GB的下部部分。
第二介電層144B可被形成為自介電層結構140B的第二表面140F2起具有特定厚度T21B且環繞第一介電層142B的顆粒142GR中的每一者的側壁，且因此，介電層結構140B中包括的第二介電層144B的含量可相對減少。因此，第二介電層144B可具有相對小的等效氧化物厚度且有效地阻擋介電層結構140B的漏電流的路徑。
圖5是示出根據示例性實施例的積體電路裝置100C的剖視圖。在圖1至圖5中，相同的參考編號指代相同的元件。
參照圖5，介電層結構140C可包括第一介電層142C、下部第二介電層144C1及上部第二介電層144C2。第一介電層142C可包括自介電層結構140C的第一表面140F1延伸至第二表面140F2且在介電層結構140C的總第一厚度T11C上延伸的多個顆粒142GR。下部第二介電層144C1可環繞第一介電層142C的顆粒142GR中的每一者的下側壁，且上部第二介電層144C2可環繞第一介電層142C的顆粒142GR中的每一者的上側壁。
在示例性實施例中，上部第二介電層144C2可與下部第二介電層144C1分開且可設置於垂直方向（Z方向）上。在其他實施例中，上部第二介電層144C2的至少一部分可連接至下部第二介電層144C1。如圖5中所示，下部第二介電層144C1可不延伸至介電層結構140C的第一表面140F1，且上部第二介電層144C2可不延伸至介電層結構140C的第二表面140F2。另一方面，下部第二介電層144C1可延伸至介電層結構140C的第一表面140F1，或者上部第二介電層144C2可延伸至介電層結構140C的第二表面140F2。
在示例性實施例中，第一介電層142C可藉由依序形成下部第一介電層142L（參見圖18A）、中部第一介電層142M（參見圖18B）及上部第一介電層142U（參見圖12C）來形成。舉例而言，中部第一介電層142M的顆粒142GRM可使用下部第一介電層142L作為結晶晶種層自下部第一介電層142L（參見圖18B）的顆粒142GRL生長，中部第一介電層142M的顆粒142GRM可被形成為具有與下部第一介電層142L的顆粒142GRL的結晶度相同的結晶度。另外，藉由使用中部第一介電層142M作為結晶晶種層，上部第一介電層142U（參見圖12C）的顆粒142GRU可被形成為具有與中部第一介電層142M的顆粒142GRM的晶相相同的晶相。舉例而言，當下部第一介電層142L包含具有四方晶相的氧化鋯時，中部第一介電層142M及上部第一介電層142U可被形成為具有四方晶相。
在示例性實施例中，在形成下部第一介電層142L之後及形成中部第一介電層142M之前可形成初步下部第二介電層144PC1（參見圖18A），且在形成中部第一介電層142M的製程中，初步下部第二介電層144PC1可相對容易地藉由顆粒邊界142GB擴散及重新定位。初步下部第二介電層144PC1可擴散及重新定位成環繞下部第一介電層142L的顆粒142GRL及中部第一介電層142M的顆粒142GRM，進而形成下部第二介電層144C1。
此外，在形成中部第一介電層142M之後及形成上部第一介電層142U之前可形成初步上部第二介電層144PC2（參見圖18B），且在形成上部第一介電層142U的製程中，初步上部第二介電層144PC2可相對容易地藉由顆粒邊界142GB擴散及重新定位。初步上部第二介電層144PC2可擴散及重新定位成環繞中部第一介電層142M的顆粒142GRM及上部第一介電層142U的顆粒142GRU，進而形成上部第二介電層144C2。另外，具有一個結晶方向的第一介電層142C的顆粒142GR可藉由連接下部第一介電層142L的顆粒142GRL、中部第一介電層142M的顆粒142GRM及上部第一介電層142U的顆粒142GRU來形成。
下部第二介電層144C1及上部第二介電層144C2可被形成為環繞第一介電層142C的顆粒142GR的側壁。因此，下部第二介電層144C1及上部第二介電層144C2可有效地阻擋介電層結構140C的漏電流的路徑，且介電層結構140C可具有相對小的等效氧化物厚度。
圖6是示出根據示例性實施例的積體電路裝置100D的剖視圖。在圖1至圖6中，相同的參考編號指代相同的元件。
參照圖6，介電層結構140D可包括第一介電層142D、下部第二介電層144D1及上部第二介電層144D2。第一介電層142D可包括自介電層結構140D的第一表面140F1延伸至第二表面140F2且在介電層結構140D的總第一厚度T11D上延伸的多個顆粒142GR。下部第二介電層144D1可自介電層結構140D的第一表面140F1環繞第一介電層142D的顆粒142GR的下側壁，且上部第二介電層144D2可自介電層結構140D的第二表面140F2環繞第一介電層142D的顆粒142GR的上側壁。
在示例性實施例中，上部第二介電層144D2可與下部第二介電層144D1間隔開且可設置於垂直方向（Z方向）上。在其他實施例中，上部第二介電層144D2的至少一部分可連接至下部第二介電層144D1。
在示例性實施例中，在下部電極130上可形成有初步第二介電層144PA（參見圖14A），在初步第二介電層144PA上可形成有第一介電層142D，在第一介電層142D上可形成有初步第二介電層144PB（參見圖16B），且可對其中形成有初步第二介電層144PB的結構實行退火製程。初步第二介電層144PA及144PB可容易地沿第一介電層142D的顆粒邊界142GB擴散及重新定位，且因此，下部第二介電層144D1及上部第二介電層144D2可被設置成分別環繞第一介電層142D的顆粒邊界142GB的下部部分及上部部分。
圖7是示出根據示例性實施例的積體電路裝置100E的剖視圖。在圖1至圖7中，相同的參考編號指代相同的元件。
參照圖7，介電層結構140E可包括第一介電層142E、第二介電層144E及第三介電層146E。第一介電層142E可包括多個顆粒142GR，第二介電層144E可被設置成環繞所述多個顆粒142GR中的每一者的下側壁，且第三介電層146E可設置於第一介電層142E的整個表面上。
第三介電層146E可包含第三介電材料，且第三介電材料可包括具有較第一介電層142E中所包含的第一介電材料的帶隙能量高的帶隙能量的金屬氧化物。舉例而言，第三介電材料可包括氧化硼（B2 O3 ）、氧化鋁（Al2 O3 ）、氧化鎵（Ga2 O3 ）、氧化銦（In2 O3 ）及氧化鈹（BeO）中的至少一者。第三介電材料可包括與第二介電層144E中所包含的第二介電材料相同的材料，或者可包含與第二介電層144E的第二介電材料不同的材料。
第三介電層146E可設置於第一介電層142E上，且可減小第一介電層142E的表面粗糙度或者減小流經第一介電層142E的漏電流。本實施例並非僅限於以上說明。
圖8是示出根據示例性實施例的積體電路裝置200的佈局圖。圖9是沿圖8的線B-B'截取的剖視圖。在圖1至圖9中，相同的參考編號指代相同的元件。
參照圖8及圖9，基板210可包括由隔離層212界定的主動區AC。在示例性實施例中，基板210可包含半導體材料，例如Si、Ge、SiGe、SiC、GaAs、InAs或InP。在示例性實施例中，基板210可包括導電區（例如，雜質摻雜井或雜質摻雜結構）。
隔離層212可具有淺溝渠隔離（shallow trench isolation，STI）結構。舉例而言，隔離層212可包含對形成於基板210中的隔離溝渠212T進行填充的絕緣材料。絕緣材料可包括氟矽酸鹽玻璃（fluoride silicate glass，FSG）、未經摻雜的矽酸鹽玻璃（undoped silicate glass，USG）、硼磷矽酸鹽玻璃（boro-phospho-silicate glass，BPSG）、磷矽酸鹽玻璃（phospho-silicate glass，PSG）、可流動氧化物（flowable oxide，FOX）、電漿增強型正矽酸四乙酯（plasma enhanced tetra-ethyl-ortho-silicate，PE-TEOS）或東燃矽氮烷（tonen silazene，TOSZ），但並非僅限於此。
主動區AC可具有具有短軸及長軸的相對長的島形狀。如圖8中所示，主動區AC的長軸可排列於與基板210的上表面平行的D3方向上。在示例性實施例中，主動區AC可摻雜有P型雜質或N型雜質。
基板210可更包括在與基板210的上表面平行的X方向上延伸的閘極線溝渠220T。閘極線溝渠220T可與主動區AC相交且可被形成為距基板210的上表面具有特定深度。閘極線溝渠220T的一部分可延伸至隔離層212的內部且閘極線溝渠220T的形成於隔離層212中的一部分可包括底表面，所述底表面設置於較閘極線溝渠220T的形成於主動區AC中的一部分的水平低的水平上。
第一源極/汲極區216A及第二源極/汲極區216B可設置於在閘極線溝渠220T的兩側中設置的主動區AC的上部部分中。第一源極/汲極區216A及第二源極/汲極區216B可為摻雜有具有與主動區AC中所摻雜的雜質的導電類型不同的導電類型的雜質的雜質區。第一源極/汲極區216A及第二源極/汲極區216B可摻雜有P型雜質或N型雜質。
在閘極線溝渠220T中可形成有閘極結構220。閘極結構220可包括依序形成於閘極線溝渠220T的內壁上的閘極絕緣層222、閘電極224及閘極頂蓋層226。
閘極絕緣層222可於閘極線溝渠220T的內壁上共形地形成至具有特定厚度。閘極絕緣層222可包含選自以下材料的至少一種材料：氧化矽、氮化矽、氮氧化矽、氧化物/氮化物/氧化物（oxide/nitride/oxide，ONO）、以及具有較氧化矽的介電常數高的介電常數的高介電常數材料。舉例而言，閘極絕緣層222可具有約10至約25的介電常數。在一些實施例中，閘極絕緣層222可包含HfO2 、ZrO2 、Al2 O3 、HfAlO3 、Ta2 O3 、TiO2 或其組合，但並非僅限於此。
閘電極224可被形成為在閘極絕緣層222上自閘極線溝渠220T的底部向上填充閘極線溝渠220T達特定高度。閘電極224可包括設置於閘極絕緣層222上的功函數控制層（未示出）以及在功函數控制層上填充閘極線溝渠220T的底部的掩埋金屬層（未示出）。舉例而言，功函數控制層可包含金屬、金屬氮化物或金屬碳化物，例如Ti、TiN、TiAlN、TiAlC、TiAlCN、TiSiCN、Ta、TaN、TaAlN、TaAlCN或TaSiCN，且掩埋金屬層可包含W、WN、TiN及TaN中的至少一者。
閘極頂蓋層226可在閘電極224上填充閘極線溝渠220T的剩餘部分。舉例而言，閘極頂蓋層226可包含氧化矽、氮氧化矽及氮化矽中的至少一者。
在第一源極/汲極區216A上可形成有位元線結構230，位元線結構230平行於基板210的上表面且在與X方向垂直的Y方向上延伸。位元線結構230可包括依序堆疊於基板210上的位元線接觸件232、位元線234及位元線頂蓋層236。舉例而言，位元線接觸件232可包含多晶矽，且位元線234可包含金屬材料。位元線頂蓋層236可包含絕緣材料，例如氧化矽或氮氧化矽。在圖9中，示出位元線接觸件232被形成為具有與基板210的上表面的水平為相同水平的底表面，但本實施例並非僅限於此。在其他實施例中，可形成自基板210的上表面起具有特定深度的凹陷部（未示出），且位元線接觸件232可延伸至凹陷部的內部，由此位元線接觸件232的底表面可形成於較基板210的上表面的水平低的水平上。
視需要，在位元線接觸件232與位元線234之間可設置有位元線中部層（未示出）。位元線中部層可包含金屬矽化物（例如矽化鎢）或金屬氮化物（例如氮化鎢）。在位元線結構230的側壁上可更形成有位元線間隔件（未示出）。位元線間隔件可具有包含絕緣材料（例如氧化矽、氮氧化矽或氮化矽）的多層結構或單層結構。另外，位元線間隔件可更包括空氣間隔件（未示出）。
在基板210上可形成有第一層間絕緣層242，且位元線接觸件232可穿過第一層間絕緣層242且可連接至第一源極/汲極區216A。位元線234及位元線頂蓋層236可設置於第一層間絕緣層242上。第二層間絕緣層244可被設置成在第一層間絕緣層242上覆蓋位元線234的側表面及位元線頂蓋層236的側表面及上表面。
接觸結構250可設置於第二源極/汲極區216B中。第一層間絕緣層242及第二層間絕緣層244可環繞接觸結構250的側壁。在示例性實施例中，接觸結構250可包括依序堆疊於基板210上的下部接觸圖案（未示出）、金屬矽化物層（未示出）及上部接觸圖案（未示出）、以及環繞上部接觸圖案的側表面及底表面的障壁層（未示出）。在示例性實施例中，下部接觸圖案可包含多晶矽，且上部接觸圖案可包含金屬材料。障壁層可包含導電金屬氮化物。
在第二層間絕緣層244上可設置有電容器結構CS。電容器結構CS可包括電性連接至接觸結構250的下部電極130、共形地覆蓋下部電極130的介電層結構140及/或位於介電層結構140上的上部電極150。包括開口260T的蝕刻停止層260可形成於第二層間絕緣層244上，且下部電極130的底部可設置於蝕刻停止層260的開口260T中。
在圖8中，示出電容器結構CS在重複排列於X方向及Y方向上的接觸結構250上在X方向及Y方向上重複排列。然而，不同於圖8的例示，電容器結構CS可在重複排列於X方向及Y方向上的接觸結構250上以例如六邊形形狀（例如蜂窩結構）排列，且在此種情形中，在接觸結構250與電容器結構CS之間可更形成搭接墊（landing pad）（未示出）。
在接觸結構250上可以圓柱形狀或具有封閉底部的杯形狀形成下部電極130。儘管未示出，但在下部電極130的側壁上可更形成支撐部件（未示出），所述支撐部件可防止下部電極130傾斜或倒塌。以上參照圖1及圖2給出的說明可應用於下部電極130。
在下部電極130及蝕刻停止層260上可設置有介電層結構140。介電層結構140可包括第一介電層142及第二介電層144。第一介電層142可包括在介電層結構140的總厚度上延伸的多個顆粒142GR，且第二介電層144可環繞所述多個顆粒142GR中的每一者的側壁的至少一部分。以上參照圖1及圖2給出的說明可應用於介電層結構140。另外，以上參照圖3至圖7闡述的介電層結構140A至140E中的一者可代替介電層結構140而設置於下部電極130上。
在介電層結構140上可設置有上部電極150。以上參照圖1及圖2給出的說明可應用於上部電極150。
根據上述積體電路裝置200，第二介電層144可有效地阻擋介電層結構140的漏電流的路徑，且介電層結構140可具有相對小的等效氧化物厚度。
圖10是示出根據示例性實施例的半導體裝置200A的剖視圖。圖10是與沿圖8的線B-B'截取的橫截面對應的剖視圖。在圖1至圖10中，相同的參考編號指代相同的元件。
參照圖10，電容器結構CSA可包括柱型的下部電極130A。下部電極130A的底部可設置於蝕刻停止層260的開口260T中，且下部電極130A可具有在垂直方向（Z方向）上延伸的圓形柱形狀、四方柱形狀或多角柱形狀。介電層結構140可共形地設置於下部電極130A及蝕刻停止層260上。儘管未示出，但在下部電極130A的側壁上可更形成支撐部件，所述支撐部件可防止下部電極130A傾斜或倒塌。
圖11是示出根據示例性實施例的製造積體電路裝置100的方法的流程圖。圖12A至圖12D是示出根據示例性實施例的以製程順序製造積體電路裝置100的方法的剖視圖。
參照圖11及圖12A，可在基板110上形成下部電極130，且在操作S10中，可在下部電極130上形成下部第一介電層142L。
在形成下部電極130之前，可在基板110上更形成層間絕緣層或另一下部結構。下部電極130可藉由化學氣相沈積（chemical vapor deposition，CVD）製程、金屬有機CVD（metal organic CVD，MOCVD）製程、原子層沈積（atomic layer deposition，ALD）製程或金屬有機ALD（metal organic ALD，MOALD）製程形成。
視需要，可在下部電極130上更形成第一介面層132。舉例而言，第一介面層132可藉由對下部電極130的暴露的表面實行氧化製程來形成。
可使用第一介電材料藉由CVD製程、MOCVD製程、ALD製程或MOALD製程將下部第一介電層142L形成為具有第一厚度T01。在下部第一介電層142L中，多個顆粒142GRL可相對於顆粒邊界142GB在垂直方向（Z方向）上延伸。
參照圖11及圖12B，在操作S20中，可在下部第一介電層142L上形成初步第二介電層144P。
可使用第二介電材料將初步第二介電層144P形成為具有較下部第一介電層142L的第一厚度T01小的第二厚度T02。第二介電材料可為具有較第一介電材料的帶隙能量高的帶隙能量的材料，且第二介電材料可為具有較第一介電材料的熔點低的熔點的材料。第二介電材料可主要形成於初步第二介電層144P的顆粒邊界142GB上且可具有多個島形狀及/或多個線形狀。然而，與例示不同，初步第二介電層144P可被形成為具有相對厚的厚度以覆蓋下部第一介電層142L的整個暴露的表面。
參照圖11、圖12C及圖12D，在操作S30中，可在初步第二介電層144P及下部第一介電層142L上形成上部第一介電層142U。此時，初步第二介電層144P可擴散及重新定位，且因此，可被設置成環繞上部第一介電層142U及下部第一介電層142L的顆粒邊界142GB。
可使用第一介電材料藉由CVD製程、MOCVD製程、ALD製程或MOALD製程將上部第一介電層142U形成為具有第三厚度T03。在上部第一介電層142U中，多個顆粒142GRU可相對於顆粒邊界142GB在垂直方向（Z方向）上延伸。
可使用下部第一介電層142L作為結晶晶種層而在下部第一介電層142L上形成上部第一介電層142U，且下部第一介電層142L的顆粒142GRL與上部第一介電層142U的顆粒142GRU可被形成為具有相同的結晶方向。在圖12C中，為便於理解，示出下部第一介電層142L的顆粒142GRL與上部第一介電層142U的顆粒142GRU之間的介面142GI，但下部第一介電層142L的顆粒142GRL與上部第一介電層142U的顆粒142GRU可連接至彼此且可被作為一個顆粒142GR提供，因而可辨識不出介面142GI。
可使用下部第一介電層142L作為結晶晶種層而在下部第一介電層142L上形成上部第一介電層142U，且因此，即使當上部第一介電層142U的第三厚度T03相對薄時，上部第一介電層142U亦可具有良好的結晶度。舉例而言，當下部第一介電層142L包含具有四方晶相的氧化鋯時，上部第一介電層142U可包含具有四方晶相的氧化鋯。
在形成上部第一介電層142U的製程中，初步第二介電層144P可相對容易地藉由顆粒邊界142GB擴散及重新定位。初步第二介電層144P中所包含的第二介電材料可為具有較第一介電材料的熔點低的熔點的材料，且因此，在形成上部第一介電層142U的製程中，初步第二介電層144P可相對容易地藉由顆粒邊界142GB擴散或移動。舉例而言，當第二介電材料包括氧化硼（B2 O3 ）時，B2 O3 可具有相對低的約450攝氏度的熔點，且例如，在以約100攝氏度至約400攝氏度的製程溫度形成上部第一介電層142U的製程中，B2 O3 可容易地擴散及重新定位。因此，可將初步第二介電層144P設置成環繞下部第一介電層142L的顆粒142GRL的側壁的一部分及上部第一介電層142U的顆粒142GRU的側壁的一部分。
可藉由將上部第一介電層142U連接至下部第一介電層142L來形成第一介電層142，且可將初步第二介電層144P設置成環繞第一介電層142的顆粒142GR，進而形成第二介電層144。
在示例性實施例中，用於形成上部第一介電層142U的製程溫度可高於用於形成下部第一介電層142L的製程溫度。舉例而言，用於形成上部第一介電層142U的製程溫度可為約100攝氏度至約400攝氏度。在其他實施例中，用於形成上部第一介電層142U的製程溫度可與用於形成下部第一介電層142L的製程溫度實質上相同，且在形成上部第一介電層142U之後，可更實行可選的退火製程。
隨後，可在介電層結構140上形成上部電極150（參見圖1）。
可基於上述製造方法完成積體電路裝置100。
通常，具有晶相的氧化鋯可具有流經顆粒邊界的相對高的漏電流，且可應用根據以上參照圖19B闡述的比較例的介電層結構CO-40的結構來減小漏電流。然而，具有相對厚的厚度的第一介電層DLC1可具有良好的結晶度，但具有相對小的厚度的第三介電層DLC3可具有低的結晶度或者可具有非晶結構。非晶氧化鋯可具有較結晶氧化鋯的介電常數低的介電常數，且因此，在減小介電層結構CO-40的等效氧化物厚度方面存在限制。
相反，根據上述積體電路裝置100，第二介電層144中所包含的第二介電材料可具有較第一介電層142中所包含的第一介電材料的帶隙能量高的帶隙能量，及/或可包括具有較第一介電材料的熔點低的熔點的金屬氧化物。因此，在形成第一介電層142的製程中，第二介電層144可相對容易地沿第一介電層142的顆粒邊界142GB擴散及重新定位，且因此，第二介電層144可被設置成環繞第一介電層142的顆粒142GB的側壁的至少一部分。因此，第一介電層142可具有相對於其總厚度而言良好的結晶度，且第二介電層144可有效地阻擋流經第一介電層142的顆粒邊界142GB的漏電流的路徑。因此，介電層結構140可具有減小的漏電流且可具有相對小的等效氧化物厚度。
圖13是示出根據示例性實施例的製造積體電路裝置100A的方法的流程圖。圖14A及圖14B是示出根據示例性實施例的以製程順序製造積體電路裝置100A的方法的剖視圖。
參照圖13及圖14A，在操作S20A中，可在下部電極130上形成初步第二介電層144PA。
如圖14A中所示，初步第二介電層144PA可具有多個島形狀及/或多個線形狀且可被形成為具有第二厚度T02。然而，與例示不同，初步第二介電層144PA可包括覆蓋下部電極130（或第一介面層132）的整個暴露的表面的連續材料層。
參照圖13及圖14B，在操作S30A中，可在初步第二介電層144PA及下部電極130上形成第一介電層142A。此時，初步第二介電層144PA可擴散及重新定位且可被設置成環繞第一介電層142A的顆粒邊界142GB。
可使用第一介電材料藉由CVD製程、MOCVD製程、ALD製程或MOALD製程將第一介電層142A形成為具有第一厚度T11A。在第一介電層142A中，多個顆粒142GR可相對於顆粒邊界142GB在垂直方向（Z方向）上延伸。第一介電層142A可被形成為具有相對厚的第一厚度T11A且可具有良好的結晶度。舉例而言，第一介電層142A可在第一厚度T11A上包含具有四方晶相的氧化鋯。
在形成第一介電層142A的製程中，初步第二介電層144PA可容易地藉由顆粒邊界142GB擴散及重新定位。初步第二介電層144PA可被設置成環繞第一介電層142A的側壁的下部部分。初步第二介電層144PA可被設置成環繞第一介電層142A的顆粒142GR，且因此，可形成第二介電層144A。
視需要，在形成第一介電層142A之後，可更實行退火製程。
圖15是示出根據示例性實施例的製造積體電路裝置100B的方法的流程圖。圖16A至圖16C是示出根據示例性實施例的以製程順序製造積體電路裝置100B的方法的剖視圖。
參照圖15及圖16A，在操作S10B中，可在下部電極130上形成第一介電層142B。
第一介電層142B可在下部電極130上形成為具有第一厚度T11B。在第一介電層142B中，多個顆粒142GR可相對於顆粒邊界142GB在垂直方向（Z方向）上延伸。第一介電層142B可被形成為具有相對厚的第一厚度T11B且可具有良好的結晶度。舉例而言，第一介電層142B可在第一厚度T11B上包含具有四方晶相的氧化鋯。
參照圖15及圖16A，在操作S20B中，可在第一介電層142B上形成初步第二介電層144PB。初步第二介電層144PB可主要形成於顆粒邊界142GB上且可具有多個島形狀及/或多個線形狀。
參照圖15及圖16C，在操作S40B中，可對其中設置有初步第二介電層144PB的結構實行退火製程P40B。此時，初步第二介電層144PB可擴散及重新定位，且因此，可被設置成環繞第一介電層142B的顆粒邊界142GB。
在示例性實施例中，退火製程P40B可使用快速熱退火製程、熱退火製程（例如，爐退火製程）、電漿退火製程及雷射退火製程來實行。退火製程P40B可在約100攝氏度至約400攝氏度的溫度下實行達幾秒鐘至幾小時。在示例性實施例中，退火製程P40B可在包括氧化劑（例如，O2 、O3 、H2 O2 或N2 O）的氣氛中實行。
在退火製程P40B中，初步第二介電層144PB可藉由顆粒邊界142GB相對容易地擴散及重新定位。初步第二介電層144PB可被設置成環繞第一介電層142B的側壁的上部部分。初步第二介電層144PB可被設置成環繞第一介電層142B的顆粒142GR，且因此，可形成第二介電層144B。第二介電層144B可包括設置於與第一介電層142B的上表面相同的水平處的上表面，且第二介電層144B可減小介電層結構140B的表面粗糙度。
圖17是示出根據示例性實施例的製造積體電路裝置100C的方法的流程圖。圖18A至圖18C是示出根據示例性實施例的以製程順序製造積體電路裝置100C的方法的剖視圖。
參照圖17及圖18A，在操作S10C中，可在下部電極130上形成下部第一介電層142L。
隨後，在操作S20C中，可在下部第一介電層142L上形成初步下部第二介電層144PC1。
參照圖17及圖18B，在操作S30C中，可在初步下部第二介電層144PC1及下部第一介電層142L上形成中部第一介電層142M。此時，初步下部第二介電層144PC1可擴散及重新定位，且因此，可被設置成環繞下部第一介電層142L及中部第一介電層142M的顆粒邊界142GB。中部第一介電層142M可被形成為具有第三厚度T03。
隨後，在操作S50C中，可在中部第一介電層142M上形成初步上部第二介電層144PC2。
參照圖17及圖18C，在操作S60C中，可在初步上部第二介電層144PC2及中部第一介電層142M上形成上部第一介電層142U。此時，初步上部第二介電層144PC2可擴散及重新定位，且因此，可被設置成環繞中部第一介電層142M及上部第一介電層142U（參見圖12C）的顆粒邊界142GB。
下部第一介電層142L、中部第一介電層142M及上部第一介電層142U可被形成為具有相同的晶體排列（crystalline alignment）且可連接至彼此，進而形成包括多個顆粒142GR的第一介電層142C。所述多個顆粒142GR可各自包含具有四方晶相的氧化鋯。下部第二介電層144C1與上部第二介電層144C2可彼此間隔開且設置於所述多個顆粒142GR中的每一者的側壁上。初步下部第二介電層144PC1及初步上部第二介電層144PC2中的每一者可被設置成環繞所述多個顆粒142GR中的每一者的側壁的至少一部分，且因此，可形成下部第二介電層144C1及上部第二介電層144C2。
根據上述製造方法，第一介電層142C可具有相對於其總厚度而言良好的結晶度，且初步下部第二介電層144PC1及初步上部第二介電層144PC2可有效地阻擋流經第一介電層142C的顆粒邊界142GB的漏電流的路徑。因此，介電層結構140C可具有減小的漏電流及/或可具有相對小的等效氧化物厚度。
儘管已參照本發明概念的實施例具體示出並闡述了本發明概念，然而應理解，在不背離以下申請專利範圍的精神及範圍的條件下可在本文中作出形式及細節上的各種改變。
30（LE）:下部電極 42（DL1）、142、142A、142B、142C、142D、142E、DLC1:第一介電層 44（DL2）、144、144A、144B、144E、DLC2:第二介電層 50（UE）:上部電極 100、100A、100B、100C、100D、100E、200、200A:積體電路裝置 110、210:基板 120:層間絕緣層 130、130A:下部電極 132:第一介面層 140、140A、140B、140C、140D、140E、CO-40、EX-40:介電層結構 140F1:第一表面 140F2:第二表面 142GB、GB:顆粒邊界 142GR、142GRL、142GRM、142GRU、GR:顆粒 142GI:介面 142L:下部第一介電層 142M:中部第一介電層 142U:上部第一介電層 144_1:第一部分 144_2:第二部分 144C1:下部第二介電層 144C2:上部第二介電層 144D1:下部第二介電層 144D2:上部第二介電層 144P、144PA、144PB:初步第二介電層 144PC1:初步下部第二介電層 144PC2:初步上部第二介電層 146E、DLC3:第三介電層 150:上部電極 152:第二介面層 212:隔離層 212T:隔離溝渠 216A:第一源極/汲極區 216B:第二源極/汲極區 220:閘極結構 220T:閘極線溝渠 222:閘極絕緣層 224:閘電極 226:閘極頂蓋層 230:位元線結構 232:位元線接觸件 234:位元線 236:位元線頂蓋層 242:第一層間絕緣層 244:第二層間絕緣層 250:接觸結構 260:蝕刻停止層 260T:開口 A_DL1、A_DL2:面積 AC:主動區 B-B':線 C1(D_DL1):第一電容 C2(D_DL2):第二電容 CO-10、CS、CSA、EX-10:電容器結構 D1、D2、D3、X、Y、Z:方向 D_DL1:第一子電容器域 D_DL2:第二子電容器域 DLC4:第四介電層 GRS1:第一側壁 GRS2:第二側壁 LV1:第一垂直水平 LV2:第二垂直水平 P40B:退火製程 S10、S10B、S10C、S20、S20A、S20B、S20C、S30、S30A、S40B、S30C、S50C、S60C:操作 T01、T11B:第一厚度 T02、T21:第二厚度 T03:第三厚度 T1-CO、T1-EX:厚度/總厚度 T-DLC1、T-DLC2、T-DLC3:厚度 T11:第一厚度/總厚度/厚度 T11A:總第一厚度/第一厚度 T11C、T11D:總第一厚度 T21A:第二厚度/特定厚度 T21B:第二厚度/特定厚度 W11:第一寬度 W12:第二寬度
藉由結合所附圖式閱讀以下詳細說明，將更清楚地理解本發明概念的實施例，在所附圖式中： 圖1是示出根據示例性實施例的積體電路裝置的剖視圖。 圖2是圖1的第一垂直水平上的水平剖視圖。 圖3是示出根據示例性實施例的積體電路裝置的剖視圖。 圖4是示出根據示例性實施例的積體電路裝置的剖視圖。 圖5是示出根據示例性實施例的積體電路裝置的剖視圖。 圖6是示出根據示例性實施例的積體電路裝置的剖視圖。 圖7是示出根據示例性實施例的積體電路裝置的剖視圖。 圖8是示出根據示例性實施例的積體電路裝置的佈局圖。 圖9是沿圖8的線B-B'截取的剖視圖。 圖10是示出根據示例性實施例的半導體裝置的剖視圖。 圖11是示出根據示例性實施例的製造積體電路裝置的方法的流程圖。 圖12A至圖12D是示出根據示例性實施例的以製程順序製造積體電路裝置的方法的剖視圖。 圖13是示出根據示例性實施例的製造積體電路裝置的方法的流程圖。 圖14A及圖14B是示出根據示例性實施例的以製程順序製造積體電路裝置的方法的剖視圖。 圖15是示出根據示例性實施例的製造積體電路裝置的方法的流程圖。 圖16A至圖16C是示出根據示例性實施例的以製程順序製造積體電路裝置的方法的剖視圖。 圖17是示出根據示例性實施例的製造積體電路裝置的方法的流程圖。 圖18A至圖18C是示出根據示例性實施例的以製程順序製造積體電路裝置的方法的剖視圖。 圖19A是根據示例性實施例的電容器結構的示意圖及等效電路圖。 圖19B是根據比較例的電容器結構的示意圖及等效電路圖。 圖20是示出根據示例性實施例的等效氧化物厚度（埃）相對於電容器結構的介電層結構的厚度（埃）的曲線圖。
100:積體電路裝置
110:基板
120:層間絕緣層
130:下部電極
132:第一介面層
140:介電層結構
140F1:第一表面
140F2:第二表面
142:第一介電層
142GB:顆粒邊界
142GR:顆粒
144:第二介電層
144_1:第一部分
144_2:第二部分
150:上部電極
152:第二介面層
GRS1:第一側壁
GRS2:第二側壁
LV1:第一垂直水平
LV2:第二垂直水平
T11:第一厚度/總厚度/厚度
T21:第二厚度
W11:第一寬度
W12:第二寬度
X、Y、Z:方向

Claims (18)

  1. 一種積體電路裝置，包括：下部電極；上部電極；以及介電層結構，在所述下部電極與所述上部電極之間，所述介電層結構包括面對所述下部電極的第一表面及面對所述上部電極的第二表面，所述介電層結構包括：第一介電層，包含第一介電材料及自所述第一表面延伸至所述第二表面的多個顆粒；以及第二介電層，包含第二介電材料且在較所述第二表面低的水平處環繞所述第一介電層的所述多個顆粒中的每一者的側壁的一部分，所述第二介電材料包括具有較所述第一介電材料的帶隙能量(bandgap energy)高的帶隙能量的材料，其中所述第一介電層的所述多個顆粒中的每一者的側壁的一部分在相鄰所述第二表面的水平處不被所述第二介電層環繞，且其中所述多個顆粒中的一者包括：第一側壁，在第一垂直水平處；以及第二側壁，在第二垂直水平處，所述第二垂直水平比所述第一垂直水平更靠近所述第一介電層的所述第二表面，所述第一側壁接觸所述第二介電層，且所述第二側壁接觸所述多個顆粒中的至少一個其他顆粒。
  2. 如申請專利範圍第1項所述的積體電路裝置，其中所述 第二介電材料包括具有較所述第一介電材料的熔點低的熔點的材料。
  3. 如申請專利範圍第1項所述的積體電路裝置，其中所述第一介電層在與所述介電層結構的所述第一表面垂直的第一方向上具有第一厚度，且所述第二介電層在所述第一方向上具有較所述第一介電層的所述第一厚度小的第二厚度。
  4. 如申請專利範圍第1項所述的積體電路裝置，其中所述第二介電層在所述介電層結構的所述第二表面處不被暴露出，且所述第二介電層在所述介電層結構的所述第一表面處不被暴露出。
  5. 如申請專利範圍第1項所述的積體電路裝置，其中所述第二介電層包括第一部分及較所述第一部分靠近所述第二表面的第二部分，所述第一部分在平行於所述第一表面的第二方向上具有第一寬度，且所述第二部分在所述第二方向上具有較所述第一部分的所述第一寬度小的第二寬度。
  6. 如申請專利範圍第1項所述的積體電路裝置，其中所述第二介電層在所述介電層結構的所述第一表面處被暴露出。
  7. 如申請專利範圍第1項所述的積體電路裝置，其中所述 介電層結構更包括在所述第一介電層與所述上部電極之間的第三介電層。
  8. 如申請專利範圍第1項所述的積體電路裝置，其中所述第二介電層包括：下部第二介電層，環繞所述第一介電層的所述多個顆粒中的每一者的側壁的下部部分；以及上部第二介電層，與所述下部第二介電層間隔開且環繞所述第一介電層的所述多個顆粒中的每一者的側壁的上部部分。
  9. 如申請專利範圍第1項所述的積體電路裝置，其中所述第二介電材料包括氧化硼(B2O3)、氧化鎵(Ga2O3)及氧化銦(In2O3)中的至少一者。
  10. 如申請專利範圍第1項所述的積體電路裝置，其中所述第一介電材料包括氧化鋯、氧化鉿、氧化鈦、氧化鈮、氧化鉭、氧化釔、氧化鍶鈦、氧化鋇鍶鈦、氧化鈧及氧化鑭系元素(lanthanons oxide)中的至少一者。
  11. 一種積體電路裝置，包括：下部電極；上部電極；以及介電層結構，在所述下部電極與所述上部電極之間，所述介電層結構包括面對所述下部電極的第一表面及面對所述上部電極的第二表面，所述介電層結構包括：第一介電層，包含第一介電材料及自所述第一表面延伸至 所述第二表面的多個顆粒；以及第二介電層，包含與所述第一介電材料不同的第二介電材料且在較所述第二表面低的水平處環繞所述第一介電層的所述多個顆粒中的每一者的側壁的一部分，其中所述第一介電層在與所述第一表面垂直的第一方向上具有第一厚度，且所述第二介電層在所述第一方向上具有較所述第一厚度小的第二厚度，以及其中所述第一介電層的所述多個顆粒中的每一者的側壁的一部分在相鄰所述第二表面的水平處不被所述第二介電層環繞，且其中所述多個顆粒中的一者包括：第一側壁，在第一垂直水平處；以及第二側壁，在第二垂直水平處，所述第二垂直水平比所述第一垂直水平更靠近所述第一介電層的所述第二表面，所述第一側壁接觸所述第二介電層，且所述第二側壁接觸所述多個顆粒中的至少一個其他顆粒。
  12. 如申請專利範圍第11項所述的積體電路裝置，其中所述第二介電層包括更靠近所述第一表面的第一部分及更靠近所述第二表面的第二部分，所述第一部分在平行於所述第一表面的第二方向上具有第一寬度，且所述第二部分在所述第二方向上具有較所述第一寬度小的第二寬度。
  13. 如申請專利範圍第11項所述的積體電路裝置，其中所述第二介電層在所述介電層結構的所述第二表面處不被暴露出，且所述第二介電層在所述介電層結構的所述第一表面處不被暴露出。
  14. 如申請專利範圍第11項所述的積體電路裝置，其中所述第二介電層在所述介電層結構的所述第一表面處被暴露出。
  15. 如申請專利範圍第11項所述的積體電路裝置，其中所述第二介電層包括：下部第二介電層，環繞所述第一介電層的所述多個顆粒中的每一者的側壁的下部部分；以及上部第二介電層，與所述下部第二介電層間隔開且環繞所述第一介電層的所述多個顆粒中的每一者的側壁的上部部分。
  16. 一種積體電路裝置，包括：下部電極；上部電極；以及介電層結構，在所述下部電極與所述上部電極之間，所述介電層結構包括面對所述下部電極的第一表面及面對所述上部電極的第二表面，所述介電層結構包括：第一介電層，包含第一介電材料及自所述第一表面延伸至所述第二表面的多個顆粒；以及第二介電層，包含第二介電材料且在較所述第二表面低的 水平處環繞所述第一介電層的所述多個顆粒中的每一者的側壁的一部分，所述第二介電材料包括具有較所述第一介電材料的熔點低的熔點且具有較所述第一介電材料的帶隙能量高的帶隙能量的材料，其中自所述第一表面延伸至所述第二表面的所述多個顆粒中的至少一者與所述第一表面及所述第二表面兩者接觸，且其中所述多個顆粒中的一者包括：第一側壁，在第一垂直水平處；以及第二側壁，在第二垂直水平處，所述第二垂直水平比所述第一垂直水平更靠近所述介電層結構的所述第二表面，所述第一側壁接觸所述第二介電層，且所述第二側壁接觸所述多個顆粒中的至少一個其他顆粒。
  17. 如申請專利範圍第16項所述的積體電路裝置，其中所述多個顆粒各自具有四方晶相，且所述第二介電層在所述多個顆粒之間在與所述第一表面垂直的第一方向上延伸。
  18. 如申請專利範圍第16項所述的積體電路裝置，其中所述第一介電層在與所述第一表面垂直的第一方向上具有第一厚度，且所述第二介電層在所述第一方向上具有較所述第一介電層的所述第一厚度小的第二厚度。
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