KR19980065739A - 반도체 메모리 소자의 커패시터 제조방법 - Google Patents
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Abstract
반도체 메모리 소자의 커패시터 제조방법에 대해 기재되어 있다. 이는, 반도체 기판 상에 하부 전극을 형성하는 제1 공정, 하부 전극 상에 탄탈륨 옥사이드를 증착한 후 이를 결정화함으로써 제1 탄탈륨 옥사이드막을 형성하는 제2 공정, 자외선-오존(UV-O3) 처리를 행하여 상기 제1 탄탈륨 옥사이드막의 그레인 바운드리를 산화하는 제3 공정, 제3 공정이 진행된 제1 탄탈륨 옥사이드막 상에 절연막을 형성하는 제4 공정, 절연막 상에 탄탈륨 옥사이드를 증착한 후 이를 결정화함으로써 제2 탄탈륨 옥사이드막을 형성하는 제5 공정, 자외선-오존 처리를 행하여 제2 탄탈륨 옥사이드막의 그레인 바운드리를 산화하는 제6 공정 및 제6 공정이 진행된 제2 탄탈륨 옥사이드막 상에 상부 전극을 형성하는 제7 공정을 구비하여, 탄탈륨 옥사이드로 된 유전체막의 유전상수를 증가시킴과 동시에 누설전류를 감소시킬 수 있다.
Description
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히 탄탈륨 옥사이드로 된 유전체막의 유전상수를 증가시킴과 동시에 누설전류를 감소시킬 수 있는 반도체 메모리 소자의 커패시터 제조방법에 관한 것이다.
탄탈륨 옥사이드(Ta2O5)는 고집적 다이나믹 랜덤 억세스 메모리(DRAM)의 커패시터 물질로 현재 연구가 활발하게 진행되고 있는 물질이다. 탄탈륨 옥사이드는 기존의 실리콘 옥사이드, 실리콘 나이트라이드 또는 실리콘 나이트라이드/ 실리콘 옥사이드 복합막에 비하여 높은 유전상수를 가지므로 높은 커패시턴스를 얻을 수 있는 장점이 있는 반면, 이러한 물질에 비하여 높은 누설전류를 가진다는 단점이 있다.
탄탈륨 옥사이드막의 유전율은 비정질일 때와 다결정질일 때 서로 다르다고 알려져있는데, 비정질일 때는 21정도의 유전율을 갖고, 다결정질일 때는 35정도의 유전율을 가진다고 보고되어 있다.
그러나, 다결정질의 탄탈륨 옥사이드막은 비정질의 탄탈륨 옥사이드막에 비하여 높은 유전상수를 가지지만 그레인 바운드리(Grain Boundary)가 누설전류의 경로가 되어 높은 누설전류 특성을 가지게 된다. 특히 탄탈륨 옥사이드막은 원주(Columnar) 구조의 결정형태를 가지고 있는데, 이러한 구조는 누설전류면에서 취약한 구조가 될 수 있다. 즉 성장방향으로 그레인 바운드리가 형성되므로 커패시터에 전압이 가해진다면 이 그레인 바운드리로 쉽게 전류가 흐를 수 있다.
본 발명의 목적은 탄탈륨 옥사이드막의 유전상수를 증가시킴과 동시에 누설전류를 감소시킬 수 있는 반도체 메모리 소자의 커패시터 제조방법을 제공하는데 있다.
도 1 내지 도 7은 본 발명에 의한 반도체 메모리 소자의 커패시터 제조방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
상기 목적을 달성하기 위한, 본 발명에 의한 반도체 메모리 소자의 커패시터 제조방법은, 반도체 기판 상에 하부 전극을 형성하는 제1 공정; 상기 하부 전극 상에 탄탈륨 옥사이드를 증착한 후 이를 결정화함으로써 제1 탄탈륨 옥사이드막을 형성하는 제2 공정; 자외선-오존(UV-O3) 처리를 행하여 상기 제1 탄탈륨 옥사이드막의 그레인 바운드리를 산화하는 제3 공정; 상기 제3 공정이 진행된 제1 탄탈륨 옥사이드막 상에 절연막을 형성하는 제4 공정; 상기 절연막 상에 탄탈륨 옥사이드를 증착한 후 이를 결정화함으로써 제2 탄탈륨 옥사이드막을 형성하는 제5 공정; 자외선-오존 처리를 행하여 상기 제2 탄탈륨 옥사이드막의 그레인 바운드리를 산화하는 제6 공정; 및 상기 제6 공정이 진행된 제2 탄탈륨 옥사이드막 상에 상부 전극을 형성하는 제7 공정을 구비하는 것을 특징으로 한다.
본 발명에 의한 반도체 메모리 소자의 커패시터 제조방법에 있어서, 탄탈륨 옥사이드를 결정화하는 상기 제2 공정 및 제5 공정은 650℃ 이상에서 행하는 것이 바람직하다.
본 발명에 의한 반도체 메모리 소자의 커패시터 제조방법에 있어서, 상기 절연막은 실리콘 옥사이드, 실리콘 나이트라이드 및 실리콘 옥시 나이트라이드 중 어느 하나 인 것이 바람직하고, 특히, 20℃ 이하의 두께로 형성하는 것이 바람직하다.
본 발명에 의한 반도체 메모리 소자의 커패시터 제조방법에 있어서, 상기 제2 공정을 2회 이상 반복하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여, 본 발명을 더욱 자세하게 설명하고자 한다.
도 1 내지 도 7은 본 발명에 의한 반도체 메모리 소자의 커패시터 제조방법을 공정순서별로 설명하기 위해 도시한 단면도들이다.
반도체 기판(도시되지 않음) 상에, 예컨대 다결정실리콘 등의 도전물질을 증착하여 하부 전극(10)을 형성하고 (도 1), 이 하부 전극(10) 상에 탄탈륨 옥사이드를 증착한 후, 이를 650℃ 이상의 온도에서 결정화함으로써 제1 탄탈륨 옥사이드막(12)을 형성한다. 이때, 상기 탄탈륨 옥사이드를 증착하고 결정화하는 공정을 2회 이상 반복한다 (도 2).
이후, 예컨대 300℃ - 600℃의 온도에서 자외선-오존(UV-O3) 처리나 플라즈마-오존 처리와 같은 저온의 산소 열처리를 행하여 (도 3) 상기 제1 탄탈륨 옥사이드막의 그레인 바운드리를 산화 (A 참조)시킨 후, 예컨대 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시 나이트라이드 등과 같은 절연물질을 20Å 이하의 두께로 증착하여 절연막(14)을 형성한다. 이때, 상기 저온의 산소 열처리는 제1 탄탈륨 옥사이드막(12)의 그레인 바운드리를 산소로 채움으로써 누설전류를 감소시키기 위하여 행한다 (도 4).
계속해서, 상기 절연막(14) 상에 다시 탄탈륨 옥사이드를 증착한 후, 이를 650℃ 이상의 온도에서 결정화함으로써 제2 탄탈륨 옥사이드막(16)을 형성한다 (도 5).
이어서, 상기 제2 탄탈륨 옥사이드막(16)을, 예컨대 300℃ - 600℃의 온도에서 자외선-오존(UV-O3) 처리나 플라즈마-오존 처리와 같은 저온의 산소 열처리를 행하여 상기 제2 탄탈륨 옥사이드막(16)의 그레인 바운드리를 산화 (도 7의 A 참조)시킨 후, 상기 제2 탄탈륨 옥사이드막(16) 상에, 예컨대 다결정실리콘과 같은 도전물질을 증착함으로써 상부 전극(18)을 형성한다 (도 7).
본 발명에 의한 반도체 메모리 소자의 커패시터 제조방법에 의하면, 절연막을 제1 탄탈륨 옥사이드막과 제2 탄탈륨 옥사이드막 사이에 개재하는 것에 의해 제1 탄탈륨 옥사이드막의 그레인 바운드리와 제2 탄탈륨 옥사이드막의 그레인 바운드리를 서로 엇갈리게 형성하여 누설전류의 통로가 되는 그레인 바운드리의 경로를 길어지게 하므로, 다결정질 탄탈륨 옥사이드막의 고유전 특성을 그대로 유지하면서 누설전류 특성도 향상시킬 수 있다.
Claims (5)
- 반도체 기판 상에 하부 전극을 형성하는 제1 공정; 상기 하부 전극 상에 탄탈륨 옥사이드를 증착한 후 이를 결정화함으로써 제1 탄탈륨 옥사이드막을 형성하는 제2 공정; 자외선-오존(UV-O3) 처리를 행하여 상기 제1 탄탈륨 옥사이드막의 그레인 바운드리를 산화하는 제3 공정; 상기 제3 공정이 진행된 제1 탄탈륨 옥사이드막 상에 절연막을 형성하는 제4 공정; 상기 절연막 상에 탄탈륨 옥사이드를 증착한 후 이를 결정화함으로써 제2 탄탈륨 옥사이드막을 형성하는 제5 공정; 자외선-오존 처리를 행하여 상기 제2 탄탈륨 옥사이드막의 그레인 바운드리를 산화하는 제6 공정; 및 상기 제6 공정이 진행된 제2 탄탈륨 옥사이드막 상에 상부 전극을 형성하는 제7 공정을 구비하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조방법.
- 제1항에 있어서, 탄탈륨 옥사이드를 결정화하는 상기 제2 공정 및 제5 공정은 650℃ 이상에서 행하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조방법.
- 제1항에 있어서, 상기 절연막은 실리콘 옥사이드, 실리콘 나이트라이드 및 실리콘 옥시 나이트라이드 중 어느 하나 인 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조방법.
- 제1항에 있어서, 상기 절연막은 20℃ 이하의 두께로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조방법.
- 제1항에 있어서, 상기 제2 공정을 2회 이상 반복하는 것을 특징으로 하는 반도체 메모리 소자의 커패시터 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019970000852A KR19980065739A (ko) | 1997-01-14 | 1997-01-14 | 반도체 메모리 소자의 커패시터 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019970000852A KR19980065739A (ko) | 1997-01-14 | 1997-01-14 | 반도체 메모리 소자의 커패시터 제조방법 |
Publications (1)
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| KR19980065739A true KR19980065739A (ko) | 1998-10-15 |
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| KR1019970000852A KR19980065739A (ko) | 1997-01-14 | 1997-01-14 | 반도체 메모리 소자의 커패시터 제조방법 |
Country Status (1)
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| KR (1) | KR19980065739A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010061314A (ko) * | 1999-12-28 | 2001-07-07 | 박종섭 | 반도체 소자의 강유전체 캐패시터 형성방법 |
| US11043553B2 (en) | 2018-09-19 | 2021-06-22 | Samsung Electronics Co., Ltd. | Integrated circuit device |
-
1997
- 1997-01-14 KR KR1019970000852A patent/KR19980065739A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010061314A (ko) * | 1999-12-28 | 2001-07-07 | 박종섭 | 반도체 소자의 강유전체 캐패시터 형성방법 |
| US11043553B2 (en) | 2018-09-19 | 2021-06-22 | Samsung Electronics Co., Ltd. | Integrated circuit device |
| US11929389B2 (en) | 2018-09-19 | 2024-03-12 | Samsung Electronics Co., Ltd. | Integrated circuit device |
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