KR100470834B1 - 강유전체 메모리 전계 효과 트랜지스터의 게이트 스택 제조방법 - Google Patents

강유전체 메모리 전계 효과 트랜지스터의 게이트 스택 제조방법 Download PDF

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Abstract

강유전체 메모리 전계 효과 트랜지스터의 게이트 스택 제조방법을 제공한다.본 발명은 반도체 기판 상에 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막이 순차적으로 적층된 확산 차폐층을 형성하는 것을 포함한다. 상기 확산 차폐층 상에 비스무스-란탄-티타늄-산화물을 포함하는 금속 유기물 용액을 코팅한 후, 상기 코팅된 금속 유기물 용액을 건조시켜 금속 유기물을 형성한다. 상기 금속 유기물을 450℃ 내지 550℃ 온도에서 1차 열처리하여 후에 형성되는 강유전체막의 c축 방향의 결정성을 증가시킨다. 상기 1차 열처리된 금속 유기물을 2차 열처리함으로써 상기 금속 유기물을 결정화시켜 비스무스-란탄-티타늄-산화물로 구성된 강유전체막을 형성한다. 상기 강유전체막 상에 상부 전극을 형성한다. 본 발명은 적절한 확산 차폐층의 선택과 강유전체막의 제조 방법을 최적화하여 강유전체 메모리 전계 효과 트랜지스터의 특성을 향상시킬 수 있다.

Description

강유전체 메모리 전계 효과 트랜지스터의 게이트 스택 제조방법{Method for fabricating gate stack of ferroelectric memory field effect transistor}
본 발명은 강유전체 메모리 전계 효과 트랜지스터의 제조방법에 관한 것으로, 보다 상세하게는 강유전체 메모리 전계 효과 트랜지스터의 게이트 스택 제조방법(Method for fabricating gate stack of ferroelectric memory field effect transistor)에 관한 것이다.
전계 효과 트랜지스터의 게이트 스택에 강유전체막을 배치하는 강유전체 메모리 전계 효과 트랜지스터는 기억된 데이터를 읽어내고 난 후에도 저장되어 있던 정보가 파괴되지 않는 비파괴형 읽어내기 동작이 구현 가능하다. 상기 강유전체 메모리 전계 효과 트랜지스터는 가해주는 전기장의 방향에 따라 강유전체막의 분극 방향을 조절하여 정보를 저장하고, 전기장을 제거한 후에도 강유전체막에 남아있는 잔류 분극의 영향에 의해 소스와 드레인 사이의 전류값이 크게 달라지는 점을 이용하여 디지털 신호 0과 1을 저장할 수 있다.
강유전체 메모리 전계 효과 트랜지스터의 게이트 스택을 구성하기 위해 사용된 강유전체막의 예로 PZT(Pb(Zrx,Ti1-x)O3)와 SBT(SrxBi yTa2O9) 등이 있다. 상기 PZT막은 우수한 강유전특성과 고집적소자 제조에 필수적인 저온 성막 공정이 가능하다는 장점을 가지고 있다. 그러나, 상기 PZT막은 강유전체 메모리 전계 효과 트랜지스터에 이용하기에는 잔류 분극이 너무 크고, 재료 내부에 포함된 납이 쉽게 확산되어 강유전체막과 반도체 기판 사이의 계면을 크게 열화시킨다는 치명적인 단점을 가지고 있다. 상기 SBT막은 공정온도가 일반적으로 750℃이상 필요하여 저온 공정에 불리하다.
한편, 강유전체막은 전계 효과 메모리 트랜지스터의 게이트 스택 부분에 사용하기 위해서는 반도체 기판 위에 직접 형성된다. 그런데, 강유전체막의 강유전성이 발현되기 위해서는 박막 결정화 과정이 필수적이기 때문에 결정화를 위해 고온에서 열처리하는 도중에 강유전체막과 반도체 기판 사이에 원하지 않는 이상 전이층이 생기거나, 강유전체막의 구성 성분이 반도체 기판 쪽으로 확산되는 현상이 발생한다.
이를 방지하기 위해서 최근의 강유전체 메모리 전계 효과 트랜지스터의 제작 과정에는 강유전체막과 반도체 기판 사이에 반도체 기판과의 계면 특성이 뛰어난 확산 차폐층(diffusion barrier layer)을 삽입하는 방법이 일반적으로 시도되고 있다. 이때 전계 효과 트랜지스터의 메모리 특성을 충분히 활용하기 위해서는 확산 차폐층의 절연성이 뛰어날 것과 비유전율이 가능한 한 크고, 비교적 얇게 형성할 수 있을 것 등의 특성이 요구되고 있다.
더하여, 강유전체막을 전계 효과 메모리 트랜지스터의 게이트 스택 부분에 사용하기 위해서는 너무 크지 않은 잔류분극을 가지고 비교적 작은 비유전율 특성을 가질 필요가 있다.
그 이유는 첫째로, 확산 차폐층이 강유전체막과 반도체 기판 사이에 삽입된 게이트 스택 구조를 가지는 강유전체 메모리 전계 효과 메모리 트랜지스터의 경우, 전체 게이트 스택 구조가 등가적으로 강유전체 커패시터와 일반 유전체 커패시터를 직렬로 접속한 것과 같기 때문이다. 다시 말해서, 확산 차폐층을 구성하는 유전체 커패시터에 저장 가능한 전하의 양과 강유전체 커패시터에 저장 가능한 전하의 양의 차이가 너무 크지 않아야 강유전체 메모리 전계 효과 트랜지스터의 구동시에 있어서 전하 분배의 불일치가 생기지 않는다.
둘째로, 확산 차폐층이 강유전체막과 반도체 기판 사이에 삽입된 게이트 스택 구조를 가지는 강유전체 메모리 전계 효과 메모리 트랜지스터의 경우, 데이터를 저장하기 위해 인가하는 전압 신호가 각 커패시터의 용량에 상응하여 분배된다. 일반적으로 확산 차폐층을 구성하는 유전체막의 비유전율은 강유전체막에 비하여 매우 작기 때문에 강유전체막이 작은 비유전율 특성을 가지지 않으면 전압 신호가 강유전체막에 충분히 걸리지 않아 강유전체 메모리 전계 효과 트랜지스터의 메모리 효과를 충분히 활용할 수 없다.
이러한 문제를 해결하기 위한 새로운 강유전체 재료로 BLT((BixLa1-x)4 Ti3O12) 막이 최근 개발되어 재료 및 소자 구조에 대한 연구가 활발히 진행 중이다. 상기 BLT막은 기존의 Bi4Ti3O12 라는 강유전체 재료의 Bi 자리 일부를 La으로 치환시킨 재료로 비교적 저온에서도 뛰어난 강유전특성을 나타낼 뿐 아니라, 납 등의 원소를 포함하지 않는 이상적인 재료이다.
그러나 이러한 BLT막을 이용하여 강유전체 메모리 전계 효과 트랜지스터의 게이트 스택을 제조하기 위해서는, BLT막의 잔류분극, 비유전율, 항전압 등의 각종 전기적 특성을 소자의 특성에 맞게 최적화해야 한다. 더하여, 상기 BLT막을 이용하여 강유전체 메모리 전계 효과 트랜지스터의 게이트 스택을 제조하기 위해서는 적절한 확산 차폐층을 이용하여야 한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 BLT막을 강유전체막으로 이용하고 적절한 확산 차폐층을 채용함으로써 소자의 각종 전기적 특성을 최적화시킬 수 있는 강유전체 메모리 전계 효과 트랜지스터의 게이트 스택 제조방법을 제공하는 데 있다.
삭제
상기 기술적 과제를 달성하기 위하여, 본 발명의 강유전체 메모리 전계 효과 트랜지스터의 게이트 스택 제조방법은 반도체 기판 상에 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막이 순차적으로 적층된 확산 차폐층을 형성하는 것을 포함한다. 상기 확산 차폐층 상에 비스무스-란탄-티타늄-산화물을 포함하는 금속 유기물 용액을 코팅한 후, 상기 코팅된 금속 유기물 용액을 건조시켜 금속 유기물을 형성한다. 상기 금속 유기물을 450℃ 내지 550℃ 온도에서 1차 열처리하여 후에 형성되는 강유전체막의 c축 방향의 결정성을 증가시킨다. 상기 1차 열처리된 금속 유기물을 2차 열처리함으로써 상기 금속 유기물을 결정화시켜 비스무스-란탄-티타늄-산화물로 구성된 강유전체막을 형성한다. 상기 강유전체막 상에 상부 전극을 형성한다.
삭제
상기 금속 유기물 용액의 건조는 200℃의 온도에서 실시하는 것이 바람직하다. 상기 2차 열처리는 650℃ 내지 800℃ 온도의 산소 분위기에서 실시할 수 있다. 상기 비스무스-란탄-티타늄-산화물 강유전체막은 (BixLa1-x)4Ti3O12 (여기서 x는, 0<x<1 인 실수)로 형성될 수 있다.
삭제
상기 금속 유기물 용액의 비스무스와 란탄의 조성비가 3.465와 0.85일 수 있다. 상기 금속 유기물 용액의 코팅 단계에서 상기 금속 유기물의 1차 열처리 단계는 복수회 반복할 수 있다.
이상과 같이 본 발명은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 확산 차폐층을 선택하고 비스무스-란탄-티타늄-산화물로 구성된 강유전체막의 제조 방법을 최적화하여 강유전체 메모리 전계 효과 트랜지스터의 특성을 향상시킬 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위(상)"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 1은 본 발명에 의한 강유전체 메모리 전계 효과 트랜지스터의 게이트 스택의 단면도이다.
구체적으로, 반도체 기판(11), 예컨대 실리콘 기판(Si substrate) 상에 실리콘 산화막(13, silicon oxide layer)-실리콘 질화막(15, silicon nitride layer)-실리콘 산화막(17)의 적층 구조를 가지는 확산 차폐층(19, diffusion barrier layer)이 형성되어 있다.
상기 확산 차폐층(19) 상에 비스무스(Bi)-란탄(La)-티타늄(Ti)-산화물(O) 강유전체막(21, 이하 "BLT 강유전체막"이라 함) 및 상부 전극(23, top electrode)이 순차적으로 적층되어 있다. 상기 BLT 강유전체막(21)은 (BixLa1-x)4Ti3O12 (여기서 x는, 0<x<1 인 실수)로 구성한다. 상기 상부 전극은 백금으로 형성한다. 결과적으로, 상기 확산 차폐층(19), BLT 강유전체막(21), 및 상부 전극(23)으로 강유전체 메모리 전계 효과 트랜지스터의 게이트 스택(25)을 구성한다.
상기 확산 차폐층(19)은 앞서 설명한 바와 같이 BLT 강유전체막(21)의 강유전성이 발현되기 위해서 수행하는 박막 결정화 과정에서 BLT 강유전체막(21)과 반도체 기판(11) 사이에 원하지 않는 이상 전이층이 생기거나, BLT 강유전체막(21)의 구성 성분이 반도체 기판(11) 쪽으로 확산되는 현상을 본질적으로 방지하기 위하여 형성한다. 도 1에 도시한 게이트 스택(25)을 갖는 강유전체 메모리 전계 효과 트랜지스터는 상부 전극(23)에 가해주는 전기장의 방향에 따라 BLT 강유전체막(21)의 분극 방향을 조절하여 정보를 저장하고, 전기장을 제거한 후에도 강유전체막에 남아있는 잔류 분극의 영향에 의해 소스(미도시)와 드레인(미도시) 사이의 전류값이 크게 달라지는 점을 이용하여 디지털 신호 0과 1을 저장할 수 있다.
도 2는 본 발명에 의한 강유전체 메모리 전계 효과 트랜지스터의 게이트 스택의 형성 방법을 도시한 흐름도이다. 도 2의 설명에서 도 1과 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 반도체 기판(11), 예컨대 실리콘 기판 상에 실리콘 산화막(13), 실리콘 질화막(15) 및 실리콘 산화막(17)으로 구성된 확산 차폐층(19)을 형성한다. 상기 확산차폐층은 건식산화법과 저압화학기상증착법 (low-pressure chemical vapor deposition : LPCVD)을 이용하여 형성한다(스텝 101).
이어서, 상기 확산 차폐층(19) 상에 BLT 강유전체막(21)을 형성한다. 상기 BLT 강유전체막(21)의 형성 방법은 아래와 같은 과정을 통하여 형성한다.
먼저, BLT 강유전체막을 형성하기 위한 0.06몰(M) 농도의 비스무스(Bi)-란탄(La)-티타늄(Ti)-산화물(O)을 포함하는 금속 유기물 용액을 준비한다. 상기 금속 유기물 용액의 비스무스와 란탄의 조성비는 3.465와 0.85로 구성한다(스텝 103).
다음에, 상기 확산 차폐층(19) 상에 비스무스-란탄-티타늄-산화물을 포함하는 금속 유기물 용액을 코팅한다. 다시 말해, 상기 확산 차폐층(19)이 형성된 반도체 기판(11) 상에 2000rpm의 속도로 30초간 금속 유기물 용액을 스핀 코팅(spin coating)방식으로 코팅한다(스텝 105).
계속하여, 상기 코팅된 금속 유기물 용액을 건조시켜 확산 차폐층(19) 상에 금속 유기물을 형성한다. 상기 금속 유기물 용액의 건조공정은 200℃에서 약 5분간 수행한다(스텝 107).
다음에, 후에 형성되는 BLT 강유전체막(21)의 결정성을 제어하기 위해 상기 금속 유기물을 1차 열처리한다. 상기 1차 열처리 공정은 BLT 강유전체막(21)의 결정화 온도보다 비교적 낮은 300~550℃에서 1분간 급속 열처리 공정 (rapid thermal process, RTP)을 이용하여 실시한다. 상기 1차 열처리 공정에서 사용되는 온도조건은 BLT 강유전체막(21)의 결정성 및 전기적 성질을 결정짓는 핵심 요소이다. 상기 금속 유기물 용액 코팅 공정(스텝 105)부터 1차 열처리 공정(스텝 109)까지는 BLT 강유전체막(21)이 소정의 두께가 될 때까지 반복 실시할 수 있다(스텝 109).
다음에, 상기 1차 열처리된 금속 유기물을 2차 열처리함으로써 상기 금속 유기물을 결정화시켜 비스무스-란탄-티타늄-산화물로 구성된 강유전체막(BLT 강유전체막, 21)을 형성한다. 상기 BLT 강유전체막(21)의 결정화를 위한 2차 열처리 공정은 650~800℃ 산소분위기에서 30분간 실시한다. 이에 따라, BLT 강유전체막(21) 즉, (BixLa1-x)4Ti3O12 (여기서 x는, 0<x<1 인 실수)막이 형성된다(스텝 113).
계속하여, 상기 BLT 강유전체막(21) 상에 상부 전극(23)을 형성하여 게이트 스택(25)을 완성한다. 상기 상부 전극(23)은 백금 전극으로 형성한다(스텝 115). 상기 BLT 강유전체막(21)은 1차 열처리 공정의 온도 조건의 변화에 따라 결정성 및 막의 미세구조가 현저히 다르고, 그 결과 잔류분극 (remnant polarization), 비유전율 (dielectric permittivity), 누설전류 (leakage current) 등의 전기적 성질이 크게 달라진다.
도 3은 본 발명에 따른 BLT 강유전체막의 결정성을 보여주는 XRD 그래프이다.
구체적으로, 도 3은 도 1에 도시한 바와 같이 확산 차폐층 상에 형성된 BLT 강유전체막의 결정성을 1차 열처리 공정은 온도에 따라 평가한 결과이다. 1차 열처리 공정의 온도를 300~550℃로 변화시킴에 따라 BLT 강유전체막의 결정성이 크게 달라짐을 알 수 있다. 즉 1차 열처리 공정의 온도가 300℃에서 400℃로 증가하는 사이에는 (117) 방향의 결정이 성장함을 알 수 있다. 그런데, 1차 열처리 공정의 온도가 400℃ 이상 올라가는 경우에는 (117)방향의 결정 성장이 억제되고, c축 방향의 결정인 (006) 피크가 온도의 증가에 따라 크게 성장함을 알 수 있다.
도 4는 본 발명에 따른 BLT 강유전체막의 히스테리시스 특성을 도시한 그래프이다.
구체적으로, 도 4는 통상의 백금 하부 전극을 이용해 본 발명에 따라 형성한 BLT 강유전체막의 강유전 히스테리시스 특성을 1차 열처리 공정 조건의 변화에 따라 도시한 결과이다. 용이한 비교를 위해 (117) 방향의 결정이 우세한 BLT 강유전체막은 1차 열처리 공정을 400℃에서 실시한 막으로, 그리고 c축 방향의 결정이 우세한 BLT 강유전체막은 1차 열처리 공정을 450℃에서 실시한 막으로 측정하였다. 두 강유전체막 사이에는 상이한 강유전 히스테리시스 특성을 가짐을 쉽게 확인할 수 있다.
도 5는 본 발명에 따른 BLT 강유전체막의 비유전율을 도시한 그래프이다.
구체적으로, 도 5는 통상의 백금 하부 전극을 이용해 본 발명에 따라 형성한 BLT 강유전체막의 비유전율을 측정 주파수에 따라 평가한 결과이다. 1차 열처리 공정의 온도 조건을 변화시킴에 따라 BLT 강유전체막의 비유전율이 크게 달라짐을 알 수 있다. 측정 주파수 1MHz에서의 비유전율 변화는 165~240이다.
도 6은 본 발명에 따른 강유전체 메모리 전계 효과 트랜지스터의 게이트 스택 커패시터 구조의 용량(커패시턴스)-전압 특성을 도시한 그래프이다.
구체적으로, 도 6은 본 발명에 따라 강유전체 메모리 전계 효과 트랜지스터용의 게이트 스택으로 형성된 커패시터 구조의 용량(커패시턴스)-전압 특성이다. 상기 구조는 550℃에서 1차 열처리 공정을 실시한 BLT 강유전체막을 사용하였다. 비교적 작은 비유전율값을 가지는 강유전체막을 게이트 스택 구조에 이용함으로써, 게이트 스택 구조 전체에 걸리는 전압의 많은 부분을 강유전체에 인가하는 것이 가능하고, 이러한 특성은 커패시터 구조에 있어서 인가 전압의 증가에 따른 메모리 윈도우의 증가로 나타나고 있다.
앞서 설명한 바와 같이, 강유전체 메모리 전계 효과 트랜지스터에 적합한 강유전체막은 비교적 작은 잔류 분극을 가지며, 비유전율이 작은 재료가 유리하다. 그런데, 본 발명은 앞서의 결과로부터 BLT 강유전체막의 1차 열처리 공정의 온도 조건을 적어도 450℃ 이상으로 설정하여 제작한 c축 방향의 결정이 우세한 강유전체막을 강유전체 메모리 전계 효과 트랜지스터에 적용하는 것이 바람직하다.
상술한 바와 같이 본 발명은 BLT 강유전체막을 강유전체 메모리 전계 효과 트랜지스터의 게이트 스택 구조에 이용한다. 특히, BLT 강유전체막의 형성 방법을 제어하여 박막의 결정성이 변화시켜 강유전체 메모리 전계 효과 트랜지스터의 동작 특성을 최적화할 수 있다.
또한 본 발명의 강유전체 메모리 전계 효과 트랜지스터의 게이트 스택은 기판 상에 실리콘산화막, 실리콘 질화막 및 실리콘 산화막의 적층 구조로 이루어진 확산 차폐층을 포함하여 강유전체막의 구성 성분이 반도체 기판으로 확산되는 것을 본질적으로 방지할 수 있다.
도 1은 본 발명에 의한 강유전체 메모리 전계 효과 트랜지스터의 게이트 스택의 단면도이다.
도 2는 본 발명에 의한 강유전체 메모리 전계 효과 트랜지스터의 게이트 스택의 형성 방법을 도시한 흐름도이다.
도 3은 본 발명에 따른 BLT 강유전체막의 결정성을 보여주는 XRD 그래프이다.
도 4는 본 발명에 따른 BLT 강유전체막의 히스테리시스 특성을 도시한 그래프이다.
도 5는 본 발명에 따른 BLT 강유전체막의 비유전율을 도시한 그래프이다.
도 6은 본 발명에 따른 강유전체 메모리 전계 효과 트랜지스터의 게이트 스택 커패시터 구조의 용량(커패시턴스)-전압 특성을 도시한 그래프이다.

Claims (9)

  1. 삭제
  2. 삭제
  3. 반도체 기판 상에 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막이 순차적으로 적층된 확산 차폐층을 형성하는 단계;
    상기 확산 차폐층 상에 비스무스-란탄-티타늄-산화물을 포함하는 금속 유기물 용액을 코팅하는 단계;
    상기 코팅된 금속 유기물 용액을 건조시켜 금속 유기물을 형성하는 단계;
    상기 금속 유기물을 450℃ 내지 550℃ 온도에서 1차 열처리하여 후에 형성되는 강유전체막의 c축 방향의 결정성을 증가시키는 단계;
    상기 1차 열처리된 금속 유기물을 2차 열처리함으로써 상기 금속 유기물을 결정화시켜 비스무스-란탄-티타늄-산화물로 구성된 강유전체막을 형성하는 단계; 및
    상기 강유전체막 상에 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 강유전체 메모리 전계 효과 트랜지스터의 게이트 스택의 제조방법.
  4. 제3항에 있어서, 상기 금속 유기물 용액의 건조는 200℃의 온도에서 실시하는 것을 특징으로 하는 강유전체 메모리 전계 효과 트랜지스터의 게이트 스택의 제조방법.
  5. 삭제
  6. 제3항에 있어서, 상기 2차 열처리는 650℃ 내지 800℃ 온도의 산소 분위기에서 실시하는 것을 특징으로 하는 강유전체 메모리 전계 효과 트랜지스터의 게이트 스택의 제조방법.
  7. 제3항에 있어서, 상기 비스무스-란탄-티타늄-산화물 강유전체막은 (BixLa1-x)4Ti3O12 (여기서 x는, 0<x<1 인 실수)로 형성되는 것을 특징으로 하는 강유전체 메모리 전계 효과 트랜지스터의 게이트 스택의 제조방법.
  8. 제3항에 있어서, 상기 금속 유기물 용액의 비스무스와 란탄의 조성비가 3.465와 0.85인 것을 특징으로 하는 강유전체 메모리 전계 효과 트랜지스터의 게이트 스택의 제조방법.
  9. 제3항에 있어서, 상기 금속 유기물 용액의 코팅 단계에서 상기 금속 유기물의 1차 열처리 단계는 복수회 반복할 수 있는 것을 특징으로 하는 강유전체 메모리 전계 효과 트랜지스터의 게이트 스택의 제조방법.
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