JP2002203916A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 ゲート絶縁膜に強誘電体薄膜を用いる場合
に、ゲート電圧を強誘電体薄膜に効率よく印加すること
ができ、低動作電圧化を図ることができる不揮発性半導
体記憶装置およびその製造方法を提供する。 【解決手段】 １トランジスタ型メモリセルを用いる不
揮発性半導体記憶装置において、トランジスタのゲート
絶縁膜の厚さ方向の少なくとも一部を、Ｌｉ、Ｂｅおよ
びＭｇからなる群より選ばれた少なくとも一種類の元素
によりＺｎの一部が置換された強誘電性のＺｎＯ薄膜に
より構成する。好適には、強誘電性のＺｎＯ薄膜上に、
ゲート電極として用いられる導電性のＺｎＯ薄膜を一体
的に形成した複合膜とする。
に、ゲート電圧を強誘電体薄膜に効率よく印加すること
ができ、低動作電圧化を図ることができる不揮発性半導
体記憶装置およびその製造方法を提供する。 【解決手段】 １トランジスタ型メモリセルを用いる不
揮発性半導体記憶装置において、トランジスタのゲート
絶縁膜の厚さ方向の少なくとも一部を、Ｌｉ、Ｂｅおよ
びＭｇからなる群より選ばれた少なくとも一種類の元素
によりＺｎの一部が置換された強誘電性のＺｎＯ薄膜に
より構成する。好適には、強誘電性のＺｎＯ薄膜上に、
ゲート電極として用いられる導電性のＺｎＯ薄膜を一体
的に形成した複合膜とする。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、１トランジスタ型のメモ
リセルを有する半導体装置、例えば不揮発性半導体記憶
装置に適用して好適なものである。
びその製造方法に関し、特に、１トランジスタ型のメモ
リセルを有する半導体装置、例えば不揮発性半導体記憶
装置に適用して好適なものである。
【０００２】
【従来の技術】従来、半導体メモリ素子に強誘電体を用
いて不揮発性メモリを構成する方法には、（１）ダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ）のメモリセ
ルのキャパシタ部分を強誘電体薄膜キャパシタに置き換
えて構成する方法（１トランジスタ１キャパシタ型メモ
リセルを用いるもの）またはその変形（１トランジスタ
２キャパシタ型または２トランジスタ２キャパシタ型メ
モリセルを用いるもの）と、（２）Ｓｉトランジスタの
ゲート部分に強誘電体薄膜を用いる方法（１トランジス
タ型メモリセルを用いるもの）とがある。後者について
は、１トランジスタ型メモリセルのゲート部分に用いら
れる強誘電体としてＳｒＢｉ2 Ｔａ2 Ｏ9（ＳＢＴ）、
ＬｉＴａＯ3 、ＹＭｎＯ3 、ＰｂＧｅＯ11などを応用す
る試みがなされている。
いて不揮発性メモリを構成する方法には、（１）ダイナ
ミックランダムアクセスメモリ（ＤＲＡＭ）のメモリセ
ルのキャパシタ部分を強誘電体薄膜キャパシタに置き換
えて構成する方法（１トランジスタ１キャパシタ型メモ
リセルを用いるもの）またはその変形（１トランジスタ
２キャパシタ型または２トランジスタ２キャパシタ型メ
モリセルを用いるもの）と、（２）Ｓｉトランジスタの
ゲート部分に強誘電体薄膜を用いる方法（１トランジス
タ型メモリセルを用いるもの）とがある。後者について
は、１トランジスタ型メモリセルのゲート部分に用いら
れる強誘電体としてＳｒＢｉ2 Ｔａ2 Ｏ9（ＳＢＴ）、
ＬｉＴａＯ3 、ＹＭｎＯ3 、ＰｂＧｅＯ11などを応用す
る試みがなされている。
【０００３】図１２に従来の１トランジスタ型メモリセ
ルを用いた不揮発性メモリの一例を示す。図１２に示す
ように、この不揮発性メモリにおいては、ｐ型Ｓｉ基板
１０１の表面に素子分離酸化膜１０２が選択的に形成さ
れており、この素子分離酸化膜１０２に囲まれた活性領
域および素子分離酸化膜１０２上に強誘電体薄膜１０３
がゲート絶縁膜として設けられている。活性領域の上方
の部分におけるこの強誘電体薄膜１０３上にはゲート電
極１０４が形成されている。活性領域におけるｐ型Ｓｉ
基板１０１中には、このゲート電極１０４に対して自己
整合的にソース領域１０５およびドレイン領域１０６が
形成されている。
ルを用いた不揮発性メモリの一例を示す。図１２に示す
ように、この不揮発性メモリにおいては、ｐ型Ｓｉ基板
１０１の表面に素子分離酸化膜１０２が選択的に形成さ
れており、この素子分離酸化膜１０２に囲まれた活性領
域および素子分離酸化膜１０２上に強誘電体薄膜１０３
がゲート絶縁膜として設けられている。活性領域の上方
の部分におけるこの強誘電体薄膜１０３上にはゲート電
極１０４が形成されている。活性領域におけるｐ型Ｓｉ
基板１０１中には、このゲート電極１０４に対して自己
整合的にソース領域１０５およびドレイン領域１０６が
形成されている。
【０００４】
【発明が解決しようとする課題】しかしながら、図１２
に示す従来の１トランジスタ型メモリセルを用いた不揮
発性メモリにおいては、強誘電体薄膜１０３を形成する
工程において、ｐ型Ｓｉ基板１０１と強誘電体薄膜１０
３との間に酸化Ｓｉ薄膜（自然酸化膜）を生成すること
なく強誘電体薄膜１０３を形成することは極めて困難で
ある。この場合、ｐ型Ｓｉ基板１０１と強誘電体薄膜１
０３との間には少なくとも酸化Ｓｉ薄膜が存在すること
となる。ところが、酸化Ｓｉの誘電率はＳｒＢｉ2 Ｔａ
2 Ｏ9 （ＳＢＴ）、ＬｉＴａＯ3 、ＹＭｎＯ3 、ＰｂＧ
ｅＯ11などの強誘電体の誘電率の１／５０〜１／５と極
めて低いため、ゲート電極１０４に印加した電圧のほと
んどが強誘電体薄膜１０３よりもむしろ酸化Ｓｉ薄膜の
部分に配分される。例えば、強誘電体薄膜１０３の膜厚
が１００ｎｍ、ｐ型Ｓｉ基板１０１と強誘電体薄膜１０
３との間に形成される酸化Ｓｉ薄膜の膜厚が５０ｎｍで
あるとすると、酸化Ｓｉ薄膜に印加される電圧は強誘電
体薄膜１０３のそれの２５〜２．５倍となる。これは、
強誘電体薄膜特有の非線形の分極−電圧特性を得るに
は、強誘電体薄膜１０３の元来の分極反転電圧の２６〜
３．５倍の高い動作電圧をゲート電極１０４に印加する
必要があることを意味する。また、強誘電体薄膜１０３
に３Ｖの電圧を印加すると、酸化Ｓｉ薄膜には、絶縁破
壊電圧かそれ以上の値である１５〜１．５ＭＶ／ｃｍ程
度の電場が印加されることとなる。このように、強誘電
体の誘電率が大きいことが、１トランジスタ型の不揮発
性メモリの低動作電圧化の実現を困難にしている。
に示す従来の１トランジスタ型メモリセルを用いた不揮
発性メモリにおいては、強誘電体薄膜１０３を形成する
工程において、ｐ型Ｓｉ基板１０１と強誘電体薄膜１０
３との間に酸化Ｓｉ薄膜（自然酸化膜）を生成すること
なく強誘電体薄膜１０３を形成することは極めて困難で
ある。この場合、ｐ型Ｓｉ基板１０１と強誘電体薄膜１
０３との間には少なくとも酸化Ｓｉ薄膜が存在すること
となる。ところが、酸化Ｓｉの誘電率はＳｒＢｉ2 Ｔａ
2 Ｏ9 （ＳＢＴ）、ＬｉＴａＯ3 、ＹＭｎＯ3 、ＰｂＧ
ｅＯ11などの強誘電体の誘電率の１／５０〜１／５と極
めて低いため、ゲート電極１０４に印加した電圧のほと
んどが強誘電体薄膜１０３よりもむしろ酸化Ｓｉ薄膜の
部分に配分される。例えば、強誘電体薄膜１０３の膜厚
が１００ｎｍ、ｐ型Ｓｉ基板１０１と強誘電体薄膜１０
３との間に形成される酸化Ｓｉ薄膜の膜厚が５０ｎｍで
あるとすると、酸化Ｓｉ薄膜に印加される電圧は強誘電
体薄膜１０３のそれの２５〜２．５倍となる。これは、
強誘電体薄膜特有の非線形の分極−電圧特性を得るに
は、強誘電体薄膜１０３の元来の分極反転電圧の２６〜
３．５倍の高い動作電圧をゲート電極１０４に印加する
必要があることを意味する。また、強誘電体薄膜１０３
に３Ｖの電圧を印加すると、酸化Ｓｉ薄膜には、絶縁破
壊電圧かそれ以上の値である１５〜１．５ＭＶ／ｃｍ程
度の電場が印加されることとなる。このように、強誘電
体の誘電率が大きいことが、１トランジスタ型の不揮発
性メモリの低動作電圧化の実現を困難にしている。
【０００５】したがって、この発明が解決しようとする
課題は、ゲート絶縁膜に強誘電体薄膜を用いる場合に、
ゲート電圧を強誘電体薄膜に効率よく印加することがで
き、低動作電圧化を図ることができる１トランジスタ型
の不揮発性半導体記憶装置、より一般的には不揮発性記
憶部を少なくとも一部に含む半導体装置およびその製造
方法を提供することにある。
課題は、ゲート絶縁膜に強誘電体薄膜を用いる場合に、
ゲート電圧を強誘電体薄膜に効率よく印加することがで
き、低動作電圧化を図ることができる１トランジスタ型
の不揮発性半導体記憶装置、より一般的には不揮発性記
憶部を少なくとも一部に含む半導体装置およびその製造
方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明者は、ＺｎＯの一
部をＬｉ、Ｂｅ、Ｍｇ（イオンはそれぞれＬｉ+ 、Ｂｅ
2+、Ｍｇ2+）などで置換することにより強誘電性が発現
することを見い出し、この知見に基づいて鋭意検討を行
った結果、この発明を案出するに至ったものである。す
なわち、上記課題を解決するために、この発明の第１の
発明は、半導体基板上にゲート絶縁膜を介してゲート電
極が形成され、このゲート電極の両側の部分における半
導体基板にソース領域およびドレイン領域が形成された
トランジスタを有する半導体装置において、ゲート絶縁
膜の厚さ方向の少なくとも一部が、Ｌｉ、ＢｅおよびＭ
ｇからなる群より選ばれた少なくとも一種類の元素によ
りＺｎの一部が置換された強誘電性のＺｎＯ薄膜からな
ることを特徴とするものである。
部をＬｉ、Ｂｅ、Ｍｇ（イオンはそれぞれＬｉ+ 、Ｂｅ
2+、Ｍｇ2+）などで置換することにより強誘電性が発現
することを見い出し、この知見に基づいて鋭意検討を行
った結果、この発明を案出するに至ったものである。す
なわち、上記課題を解決するために、この発明の第１の
発明は、半導体基板上にゲート絶縁膜を介してゲート電
極が形成され、このゲート電極の両側の部分における半
導体基板にソース領域およびドレイン領域が形成された
トランジスタを有する半導体装置において、ゲート絶縁
膜の厚さ方向の少なくとも一部が、Ｌｉ、ＢｅおよびＭ
ｇからなる群より選ばれた少なくとも一種類の元素によ
りＺｎの一部が置換された強誘電性のＺｎＯ薄膜からな
ることを特徴とするものである。
【０００７】強誘電性のＺｎＯ薄膜の結晶配向は、基板
面の法線方向の自発分極成分を最大化するために、好適
にはｃ軸優先配向とする。典型的には、ゲート電極は、
その厚さ方向の少なくとも一部が導電性のＺｎＯ薄膜か
らなる。この導電性のＺｎＯ薄膜には、Ｌｉ、Ｂｅおよ
びＭｇからなる群より選ばれた少なくとも一種類の元素
によりＺｎの一部が置換されたＺｎＯ薄膜も含まれるも
のとする。また、この導電性のＺｎＯ薄膜は、導電性を
付与する元素として例えばＡｌおよび／またはＬａを含
有する。一つの典型的な例では、強誘電性のＺｎＯ薄膜
上に導電性のＺｎＯ薄膜がこれと接して形成される。ま
た、導電性のＺｎＯ薄膜上には、ゲート電極の低抵抗化
のために、好適には金属膜、例えばＡｌ膜が形成され
る。導電性のＺｎＯ薄膜を形成しないで、強誘電性のＺ
ｎＯ薄膜上に、ゲート電極の低抵抗化のために、好適に
は金属膜、例えばＡｌ膜を形成してもよい。
面の法線方向の自発分極成分を最大化するために、好適
にはｃ軸優先配向とする。典型的には、ゲート電極は、
その厚さ方向の少なくとも一部が導電性のＺｎＯ薄膜か
らなる。この導電性のＺｎＯ薄膜には、Ｌｉ、Ｂｅおよ
びＭｇからなる群より選ばれた少なくとも一種類の元素
によりＺｎの一部が置換されたＺｎＯ薄膜も含まれるも
のとする。また、この導電性のＺｎＯ薄膜は、導電性を
付与する元素として例えばＡｌおよび／またはＬａを含
有する。一つの典型的な例では、強誘電性のＺｎＯ薄膜
上に導電性のＺｎＯ薄膜がこれと接して形成される。ま
た、導電性のＺｎＯ薄膜上には、ゲート電極の低抵抗化
のために、好適には金属膜、例えばＡｌ膜が形成され
る。導電性のＺｎＯ薄膜を形成しないで、強誘電性のＺ
ｎＯ薄膜上に、ゲート電極の低抵抗化のために、好適に
は金属膜、例えばＡｌ膜を形成してもよい。
【０００８】好適には、半導体基板と強誘電性のＺｎＯ
薄膜との間に酸化シリコン膜が強誘電性のＺｎＯ薄膜と
接して形成される。この酸化シリコン膜は、強誘電性の
ＺｎＯ薄膜を形成する際のシード層となるものであり、
良質の強誘電性のＺｎＯ薄膜の形成に資するものであ
る。また、強誘電性のＺｎＯ薄膜中に含まれるＬｉ、Ｂ
ｅまたはＭｇの半導体基板側への拡散を防止するため
に、好適には、半導体基板と強誘電性のＺｎＯ薄膜との
間に、Ｌｉ、ＢｅまたはＭｇの拡散防止膜が形成され
る。典型的な例では、半導体基板と強誘電性のＺｎＯ薄
膜との間に酸化シリコン膜がこの強誘電性のＺｎＯ薄膜
と接して形成され、半導体基板と酸化シリコン膜との間
に、Ｌｉ、ＢｅまたはＭｇの拡散防止膜が形成される。
この拡散防止膜としては、十分に緻密な構造を有する
膜、例えば窒化シリコン膜を用いることができる。強誘
電性のＺｎＯ薄膜は、半導体基板上に直接形成し、強誘
電体薄膜として用いてもよい。
薄膜との間に酸化シリコン膜が強誘電性のＺｎＯ薄膜と
接して形成される。この酸化シリコン膜は、強誘電性の
ＺｎＯ薄膜を形成する際のシード層となるものであり、
良質の強誘電性のＺｎＯ薄膜の形成に資するものであ
る。また、強誘電性のＺｎＯ薄膜中に含まれるＬｉ、Ｂ
ｅまたはＭｇの半導体基板側への拡散を防止するため
に、好適には、半導体基板と強誘電性のＺｎＯ薄膜との
間に、Ｌｉ、ＢｅまたはＭｇの拡散防止膜が形成され
る。典型的な例では、半導体基板と強誘電性のＺｎＯ薄
膜との間に酸化シリコン膜がこの強誘電性のＺｎＯ薄膜
と接して形成され、半導体基板と酸化シリコン膜との間
に、Ｌｉ、ＢｅまたはＭｇの拡散防止膜が形成される。
この拡散防止膜としては、十分に緻密な構造を有する
膜、例えば窒化シリコン膜を用いることができる。強誘
電性のＺｎＯ薄膜は、半導体基板上に直接形成し、強誘
電体薄膜として用いてもよい。
【０００９】より具体的には、Ｓｉトランジスタにおい
ては、基板、ゲート絶縁膜およびゲート電極の構造とし
て、例えば、Ｓｉ／ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 ／
ＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）／金属、Ｓｉ／ＳｉＯ2 ／
Ｓｉ3 Ｎ4 ／ＳｉＯ2 ／ＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）／
ＺｎＯ（Ａｌ）、Ｓｉ／ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ
2 ／ＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）／ＺｎＯ（Ａｌ）／金
属（Ａｌなど）などの構造が採用される。ここで、Ｚｎ
Ｏ（Ｌｉ、Ｂｅ、Ｍｇ）はＬｉ、ＢｅおよびＭｇからな
る群より選ばれた少なくとも一種類の元素によりＺｎの
一部が置換された強誘電性のＺｎＯを示し、ＺｎＯ（Ａ
ｌ）はＡｌを含有する導電性のＺｎＯを示し、Ｚｎの一
部をＬｉ、ＢｅおよびＭｇからなる群より選ばれた少な
くとも一種類の元素により置換したものであってもよ
い。これらの積層構造において、Ｓｉと記した部分は基
板に相当し、ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 ／ＺｎＯ
（Ｌｉ、Ｂｅ、Ｍｇ）と記した部分はゲート絶縁膜に相
当し、金属、ＺｎＯ（Ａｌ）あるいはＺｎＯ（Ａｌ）／
金属と記した部分はゲート電極に相当する。また、Ｓｉ
3 Ｎ4 膜は、ＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）薄膜中に含ま
れるＬｉ、ＢｅまたはＭｇの拡散に対するバリアの役割
を果たす。さらに、Ｓｉ3 Ｎ4 膜とＺｎＯ（Ｌｉ、Ｂ
ｅ、Ｍｇ）薄膜との間に形成したＳｉＯ2 膜は、ＺｎＯ
（Ｌｉ、Ｂｅ、Ｍｇ）薄膜の結晶性およびｃ軸配向性を
良好にする役割を果たす。また、Ｓｉ基板とＳｉ3 Ｎ4
膜との間のＳｉＯ2 膜は、ゲート絶縁膜とＳｉ基板との
界面準位を減少させ、トランジスタ特性を向上させる役
割を果たす。
ては、基板、ゲート絶縁膜およびゲート電極の構造とし
て、例えば、Ｓｉ／ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 ／
ＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）／金属、Ｓｉ／ＳｉＯ2 ／
Ｓｉ3 Ｎ4 ／ＳｉＯ2 ／ＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）／
ＺｎＯ（Ａｌ）、Ｓｉ／ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ
2 ／ＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）／ＺｎＯ（Ａｌ）／金
属（Ａｌなど）などの構造が採用される。ここで、Ｚｎ
Ｏ（Ｌｉ、Ｂｅ、Ｍｇ）はＬｉ、ＢｅおよびＭｇからな
る群より選ばれた少なくとも一種類の元素によりＺｎの
一部が置換された強誘電性のＺｎＯを示し、ＺｎＯ（Ａ
ｌ）はＡｌを含有する導電性のＺｎＯを示し、Ｚｎの一
部をＬｉ、ＢｅおよびＭｇからなる群より選ばれた少な
くとも一種類の元素により置換したものであってもよ
い。これらの積層構造において、Ｓｉと記した部分は基
板に相当し、ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 ／ＺｎＯ
（Ｌｉ、Ｂｅ、Ｍｇ）と記した部分はゲート絶縁膜に相
当し、金属、ＺｎＯ（Ａｌ）あるいはＺｎＯ（Ａｌ）／
金属と記した部分はゲート電極に相当する。また、Ｓｉ
3 Ｎ4 膜は、ＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）薄膜中に含ま
れるＬｉ、ＢｅまたはＭｇの拡散に対するバリアの役割
を果たす。さらに、Ｓｉ3 Ｎ4 膜とＺｎＯ（Ｌｉ、Ｂ
ｅ、Ｍｇ）薄膜との間に形成したＳｉＯ2 膜は、ＺｎＯ
（Ｌｉ、Ｂｅ、Ｍｇ）薄膜の結晶性およびｃ軸配向性を
良好にする役割を果たす。また、Ｓｉ基板とＳｉ3 Ｎ4
膜との間のＳｉＯ2 膜は、ゲート絶縁膜とＳｉ基板との
界面準位を減少させ、トランジスタ特性を向上させる役
割を果たす。
【００１０】典型的なＺｎＯ（Ａｌ）の比抵抗は約２×
１０-4Ω・ｃｍであり、ゲート電極として十分な導電性
を有している。ＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）薄膜は、上
記のように典型的にはｃ軸配向性を有しており、基板面
の法線方向に自発分極成分を有し、また、ＺｎＯ結晶中
のＺｎ元素の、Ｌｉ、ＢｅおよびＭｇからなる群より選
ばれた少なくとも一種類の元素による置換の割合は、好
適には１５％以下である。例えば、ＺｎをＬｉ２％、Ｂ
ｅ８％で置換したＺｎＯ薄膜の強誘電相転移温度ＴC は
約５００Ｋである。したがって、原理的には、５００Ｋ
までの温度で不揮発性メモリとして動作する素子を構成
することが可能となる。
１０-4Ω・ｃｍであり、ゲート電極として十分な導電性
を有している。ＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）薄膜は、上
記のように典型的にはｃ軸配向性を有しており、基板面
の法線方向に自発分極成分を有し、また、ＺｎＯ結晶中
のＺｎ元素の、Ｌｉ、ＢｅおよびＭｇからなる群より選
ばれた少なくとも一種類の元素による置換の割合は、好
適には１５％以下である。例えば、ＺｎをＬｉ２％、Ｂ
ｅ８％で置換したＺｎＯ薄膜の強誘電相転移温度ＴC は
約５００Ｋである。したがって、原理的には、５００Ｋ
までの温度で不揮発性メモリとして動作する素子を構成
することが可能となる。
【００１１】室温でのＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）部分
の誘電特性は、誘電率は１ＭＨｚにて約７、残留自発分
極値は０．５μＣ／ｃｍ2 、抗電界は１．８ｋＶ／ｃｍ
である。ゲート絶縁膜材料として検討されている他の強
誘電体材料に比較してＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）部分
の誘電率は小さい。例えば、検討がなされている典型的
な誘電体材料であるＳＢＴ、ＬｉＴａＯ3 、ＹＭｎ
Ｏ3 、ＰｂＧｅＯ11の誘電率は、それぞれ約２００、約
５０、約２０、約２２である。典型的な例として、Ｚｎ
Ｏ（Ｌｉ、Ｂｅ、Ｍｇ）／ＺｎＯ（Ａｌ）複合膜を用い
る場合を考えると、ＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）薄膜の
膜厚を５０〜１００ｎｍにした場合、その下のＳｉＯ2
／Ｓｉ3 Ｎ4 ／ＳｉＯ2 に印加されている電場の強度は
１０〜５ｋＶ／ｃｍとなり、信頼性が高く、０．１Ｖ以
下のゲート動作電圧を用いても不揮発性メモリとして動
作する素子の構成が可能となる。
の誘電特性は、誘電率は１ＭＨｚにて約７、残留自発分
極値は０．５μＣ／ｃｍ2 、抗電界は１．８ｋＶ／ｃｍ
である。ゲート絶縁膜材料として検討されている他の強
誘電体材料に比較してＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）部分
の誘電率は小さい。例えば、検討がなされている典型的
な誘電体材料であるＳＢＴ、ＬｉＴａＯ3 、ＹＭｎ
Ｏ3 、ＰｂＧｅＯ11の誘電率は、それぞれ約２００、約
５０、約２０、約２２である。典型的な例として、Ｚｎ
Ｏ（Ｌｉ、Ｂｅ、Ｍｇ）／ＺｎＯ（Ａｌ）複合膜を用い
る場合を考えると、ＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）薄膜の
膜厚を５０〜１００ｎｍにした場合、その下のＳｉＯ2
／Ｓｉ3 Ｎ4 ／ＳｉＯ2 に印加されている電場の強度は
１０〜５ｋＶ／ｃｍとなり、信頼性が高く、０．１Ｖ以
下のゲート動作電圧を用いても不揮発性メモリとして動
作する素子の構成が可能となる。
【００１２】さらに、ＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）の常
誘電相から強誘電相への相変化に伴う結晶格子の変形
は、ｃ軸方向への０．０００１ｎｍ程度の変化であり、
従来の強誘電体に比較して２桁小さな変化をするのみで
あり、自発分極反転に伴う結晶格子の歪みが小さい。し
たがって、データの書き換え動作に対する耐性が高い不
揮発性メモリ素子の構成が可能となる。
誘電相から強誘電相への相変化に伴う結晶格子の変形
は、ｃ軸方向への０．０００１ｎｍ程度の変化であり、
従来の強誘電体に比較して２桁小さな変化をするのみで
あり、自発分極反転に伴う結晶格子の歪みが小さい。し
たがって、データの書き換え動作に対する耐性が高い不
揮発性メモリ素子の構成が可能となる。
【００１３】また、この発明の第２の発明は、半導体基
板上にゲート絶縁膜を介してゲート電極が形成され、こ
のゲート電極の両側の部分における半導体基板にソース
領域およびドレイン領域が形成されたトランジスタを有
する半導体装置の製造方法において、半導体基板上に、
Ｌｉ、ＢｅおよびＭｇからなる群より選ばれた少なくと
も一種類の元素によりＺｎの一部が置換された強誘電性
のＺｎＯ薄膜を形成する工程と、強誘電性のＺｎＯ薄膜
上に導電性のＺｎＯ薄膜を形成する工程と、少なくとも
導電性のＺｎＯ薄膜をゲート電極の形状にパターニング
する工程とを有することを特徴とするものである。
板上にゲート絶縁膜を介してゲート電極が形成され、こ
のゲート電極の両側の部分における半導体基板にソース
領域およびドレイン領域が形成されたトランジスタを有
する半導体装置の製造方法において、半導体基板上に、
Ｌｉ、ＢｅおよびＭｇからなる群より選ばれた少なくと
も一種類の元素によりＺｎの一部が置換された強誘電性
のＺｎＯ薄膜を形成する工程と、強誘電性のＺｎＯ薄膜
上に導電性のＺｎＯ薄膜を形成する工程と、少なくとも
導電性のＺｎＯ薄膜をゲート電極の形状にパターニング
する工程とを有することを特徴とするものである。
【００１４】強誘電性のＺｎＯ薄膜および導電性のＺｎ
Ｏ薄膜は、典型的には、レーザアブレーション法、真空
蒸着法（好適には電子ビーム蒸着）などにより形成す
る。これらの方法は、特に、強誘電性のＺｎＯ薄膜とし
てｃ軸配向性が良好なものを得る場合に好適なものであ
る。強誘電性のＺｎＯ薄膜のｃ軸配向性を確保すること
ができれば、スパッタリング法、スピン・コート法、化
学気相成長（ＣＶＤ）法などの他の物理的あるいは化学
的な薄膜形成法を用いてもよい。導電性のＺｎＯ薄膜に
ついては、配向性を有してもよいが、無配向であるのが
望ましい。この導電性のＺｎＯ薄膜は、強誘電性のＺｎ
Ｏ薄膜を形成した後、この強誘電性のＺｎＯ薄膜の上部
にＡｌおよび／またはＬａを導入することにより形成す
るようにしてもよい。Ａｌおよび／またはＬａの導入
は、例えば、強誘電性のＺｎＯ薄膜上にＡｌ膜および／
またはＬａ膜を形成し、このＡｌ膜および／またはＬａ
膜からＡｌおよび／またはＬａを強誘電性のＺｎＯ薄膜
の上部に例えば、拡散炉、ランプ炉、レーザ照射などに
よる加熱方法により熱拡散させたり、強誘電性のＺｎＯ
薄膜の上部にＡｌおよび／またはＬａをイオン注入する
ことにより行うことができる。
Ｏ薄膜は、典型的には、レーザアブレーション法、真空
蒸着法（好適には電子ビーム蒸着）などにより形成す
る。これらの方法は、特に、強誘電性のＺｎＯ薄膜とし
てｃ軸配向性が良好なものを得る場合に好適なものであ
る。強誘電性のＺｎＯ薄膜のｃ軸配向性を確保すること
ができれば、スパッタリング法、スピン・コート法、化
学気相成長（ＣＶＤ）法などの他の物理的あるいは化学
的な薄膜形成法を用いてもよい。導電性のＺｎＯ薄膜に
ついては、配向性を有してもよいが、無配向であるのが
望ましい。この導電性のＺｎＯ薄膜は、強誘電性のＺｎ
Ｏ薄膜を形成した後、この強誘電性のＺｎＯ薄膜の上部
にＡｌおよび／またはＬａを導入することにより形成す
るようにしてもよい。Ａｌおよび／またはＬａの導入
は、例えば、強誘電性のＺｎＯ薄膜上にＡｌ膜および／
またはＬａ膜を形成し、このＡｌ膜および／またはＬａ
膜からＡｌおよび／またはＬａを強誘電性のＺｎＯ薄膜
の上部に例えば、拡散炉、ランプ炉、レーザ照射などに
よる加熱方法により熱拡散させたり、強誘電性のＺｎＯ
薄膜の上部にＡｌおよび／またはＬａをイオン注入する
ことにより行うことができる。
【００１５】ＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）／ＺｎＯ（Ａ
ｌ）複合膜については、ｃ軸配向性の良好な、結晶性に
優れた薄膜が、上記のような方法により５００℃以下の
温度で形成可能であるため、トランジスタ部分に過大な
負荷をかけることなく、ゲート絶縁膜およびゲート電極
の形成が可能となる。この複合膜は強誘電性を示す部
分、すなわちＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）と導電性を示
す部分、すなわちＺｎＯ（Ａｌ）とが同一の結晶構造を
持つため、接合の状態が良好な強誘電体−ゲート電極界
面を実現することができ、信頼性の高いゲート絶縁膜お
よびゲート電極構造を実現することができる。また、Ｚ
ｎＯ中へのＡｌの導入はイオン注入、熱拡散などの方法
により実現が可能であるので、段差の少ないデバイス構
造を実現することができる。
ｌ）複合膜については、ｃ軸配向性の良好な、結晶性に
優れた薄膜が、上記のような方法により５００℃以下の
温度で形成可能であるため、トランジスタ部分に過大な
負荷をかけることなく、ゲート絶縁膜およびゲート電極
の形成が可能となる。この複合膜は強誘電性を示す部
分、すなわちＺｎＯ（Ｌｉ、Ｂｅ、Ｍｇ）と導電性を示
す部分、すなわちＺｎＯ（Ａｌ）とが同一の結晶構造を
持つため、接合の状態が良好な強誘電体−ゲート電極界
面を実現することができ、信頼性の高いゲート絶縁膜お
よびゲート電極構造を実現することができる。また、Ｚ
ｎＯ中へのＡｌの導入はイオン注入、熱拡散などの方法
により実現が可能であるので、段差の少ないデバイス構
造を実現することができる。
【００１６】上記の事項のほか、この発明の第１の発明
による半導体装置に関連して述べた事項も、この発明の
第２の発明による半導体装置の製造方法に適用される。
による半導体装置に関連して述べた事項も、この発明の
第２の発明による半導体装置の製造方法に適用される。
【００１７】上述のように構成されたこの発明の第１の
発明によれば、Ｌｉ、ＢｅおよびＭｇからなる群より選
ばれた少なくとも一種類の元素によりＺｎの一部が置換
された強誘電性のＺｎＯ薄膜の誘電率は約１０以下と、
強誘電体材料としてこれまでに検討されているものに比
べて十分に低いことから、ゲート電極に動作電圧を印加
した場合に強誘電体薄膜部分に配分される電圧の割合が
大幅に増加する。
発明によれば、Ｌｉ、ＢｅおよびＭｇからなる群より選
ばれた少なくとも一種類の元素によりＺｎの一部が置換
された強誘電性のＺｎＯ薄膜の誘電率は約１０以下と、
強誘電体材料としてこれまでに検討されているものに比
べて十分に低いことから、ゲート電極に動作電圧を印加
した場合に強誘電体薄膜部分に配分される電圧の割合が
大幅に増加する。
【００１８】上述のように構成されたこの発明の第２の
発明によれば、強誘電性のＺｎＯ薄膜上に導電性のＺｎ
Ｏ薄膜を形成することにより、基本結晶構造が同一であ
り、強誘電性薄膜と導電性薄膜とが層状に一体で連なっ
た複合膜を得ることができ、これをゲート絶縁膜および
ゲート電極として用いることができる。
発明によれば、強誘電性のＺｎＯ薄膜上に導電性のＺｎ
Ｏ薄膜を形成することにより、基本結晶構造が同一であ
り、強誘電性薄膜と導電性薄膜とが層状に一体で連なっ
た複合膜を得ることができ、これをゲート絶縁膜および
ゲート電極として用いることができる。
【００１９】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。
【００２０】図１はこの発明の第１の実施形態による不
揮発性半導体記憶装置を示す。図１に示すように、この
不揮発性半導体記憶装置においては、ｐ型Ｓｉ基板１の
表面に例えばＳｉＯ2 膜からなる素子分離酸化膜２が選
択的に設けられている。この素子分離酸化膜２に囲まれ
た活性領域および素子分離酸化膜２の全面にＳｉＯ2膜
３ａ、Ｓｉ3 Ｎ4 膜３ｂおよびＳｉＯ2 膜３ｃが順次積
層されている。これらの膜の厚さは、例えば、ＳｉＯ2
膜３ａは１．５ｎｍ、Ｓｉ3 Ｎ4 膜３ｂは２ｎｍ、Ｓｉ
Ｏ2 膜３ｃは５０ｎｍである。活性領域の上方の部分に
おけるＳｉＯ2膜３ｃ上には、ＺｎＯ（Ｌｉ）薄膜４ａ
およびその上のＺｎＯ（Ａｌ）薄膜４ｂからなるゲート
電極が設けられている。ここで、これらのＺｎＯ（Ｌ
ｉ）薄膜４ａおよびＺｎＯ（Ａｌ）薄膜４ｂはいずれも
ｃ軸優先配向している。これらのＺｎＯ（Ｌｉ）薄膜４
ａおよびＺｎＯ（Ａｌ）薄膜４ｂの膜厚は、具体的に
は、例えばそれぞれ４０ｎｍである。活性領域中には、
このゲート電極に対して自己整合的に、例えばｎ+ 型の
ソース領域５およびドレイン領域６が設けられている。
さらに、このゲート電極を覆うように、基板全面に例え
ばＳｉＯ2 膜からなる層間絶縁膜７が設けられている。
ドレイン領域６上の所定部分におけるＳｉＯ2 膜３ａ、
Ｓｉ3 Ｎ4 膜３ｂ、ＳｉＯ2 膜３ｃおよび層間絶縁膜７
にはコンタクトホール８が設けられており、このコンタ
クトホール８を通じて例えばＡｌ合金からなるビット線
９がドレイン領域６にコンタクトしている。ソース領域
５は、図示省略した拡散層により他のメモリセルのソー
ス領域と共通に接続されている。
揮発性半導体記憶装置を示す。図１に示すように、この
不揮発性半導体記憶装置においては、ｐ型Ｓｉ基板１の
表面に例えばＳｉＯ2 膜からなる素子分離酸化膜２が選
択的に設けられている。この素子分離酸化膜２に囲まれ
た活性領域および素子分離酸化膜２の全面にＳｉＯ2膜
３ａ、Ｓｉ3 Ｎ4 膜３ｂおよびＳｉＯ2 膜３ｃが順次積
層されている。これらの膜の厚さは、例えば、ＳｉＯ2
膜３ａは１．５ｎｍ、Ｓｉ3 Ｎ4 膜３ｂは２ｎｍ、Ｓｉ
Ｏ2 膜３ｃは５０ｎｍである。活性領域の上方の部分に
おけるＳｉＯ2膜３ｃ上には、ＺｎＯ（Ｌｉ）薄膜４ａ
およびその上のＺｎＯ（Ａｌ）薄膜４ｂからなるゲート
電極が設けられている。ここで、これらのＺｎＯ（Ｌ
ｉ）薄膜４ａおよびＺｎＯ（Ａｌ）薄膜４ｂはいずれも
ｃ軸優先配向している。これらのＺｎＯ（Ｌｉ）薄膜４
ａおよびＺｎＯ（Ａｌ）薄膜４ｂの膜厚は、具体的に
は、例えばそれぞれ４０ｎｍである。活性領域中には、
このゲート電極に対して自己整合的に、例えばｎ+ 型の
ソース領域５およびドレイン領域６が設けられている。
さらに、このゲート電極を覆うように、基板全面に例え
ばＳｉＯ2 膜からなる層間絶縁膜７が設けられている。
ドレイン領域６上の所定部分におけるＳｉＯ2 膜３ａ、
Ｓｉ3 Ｎ4 膜３ｂ、ＳｉＯ2 膜３ｃおよび層間絶縁膜７
にはコンタクトホール８が設けられており、このコンタ
クトホール８を通じて例えばＡｌ合金からなるビット線
９がドレイン領域６にコンタクトしている。ソース領域
５は、図示省略した拡散層により他のメモリセルのソー
ス領域と共通に接続されている。
【００２１】次に、上述のように構成された不揮発性半
導体記憶装置の製造方法について図２を参照して説明す
る。
導体記憶装置の製造方法について図２を参照して説明す
る。
【００２２】図２Ａに示すように、まず、ｐ型Ｓｉ基板
１の表面に例えば選択酸化法により素子分離酸化膜２を
選択的に形成した後、この素子分離酸化膜２に囲まれた
活性領域の表面に熱酸化法によりＳｉＯ2 膜３ａを形成
する。この熱酸化は、具体的には、例えば、ｐ型Ｓｉ基
板１を例えば８００℃に加熱し、このｐ型Ｓｉ基板１を
窒素ガスで希釈した酸素ガスにさらすことにより行う。
次に、このＳｉＯ2 膜３ａ上に例えば減圧ＣＶＤ法によ
りＳｉ3 Ｎ4 膜３ｂを形成する。次に、このＳｉ3 Ｎ4
膜３ｂ上に例えば常圧ＣＶＤ法によりＳｉＯ2 膜３ｃを
形成する。
１の表面に例えば選択酸化法により素子分離酸化膜２を
選択的に形成した後、この素子分離酸化膜２に囲まれた
活性領域の表面に熱酸化法によりＳｉＯ2 膜３ａを形成
する。この熱酸化は、具体的には、例えば、ｐ型Ｓｉ基
板１を例えば８００℃に加熱し、このｐ型Ｓｉ基板１を
窒素ガスで希釈した酸素ガスにさらすことにより行う。
次に、このＳｉＯ2 膜３ａ上に例えば減圧ＣＶＤ法によ
りＳｉ3 Ｎ4 膜３ｂを形成する。次に、このＳｉ3 Ｎ4
膜３ｂ上に例えば常圧ＣＶＤ法によりＳｉＯ2 膜３ｃを
形成する。
【００２３】次に、図２Ｂに示すように、ＳｉＯ2 膜３
ｃ上に、例えばレーザアブレーション法によりＺｎＯ
（Ｌｉ）薄膜４ａおよびＺｎＯ（Ａｌ）薄膜４ｂを順次
形成する。レーザアブレーション法を用いるのは、現状
の成膜技術の中で最もＺｎＯ配向性薄膜を成膜しやすい
ためである。
ｃ上に、例えばレーザアブレーション法によりＺｎＯ
（Ｌｉ）薄膜４ａおよびＺｎＯ（Ａｌ）薄膜４ｂを順次
形成する。レーザアブレーション法を用いるのは、現状
の成膜技術の中で最もＺｎＯ配向性薄膜を成膜しやすい
ためである。
【００２４】レーザアブレーション法によるＺｎＯ（Ｌ
ｉ）薄膜４ａおよびＺｎＯ（Ａｌ）薄膜４ｂからなる複
合薄膜の形成は、具体的には次のようにして行う。ター
ゲットについては、ＺｎＯ（Ｌｉ）薄膜４ａを形成する
ためのターゲットとしては、例えば、Ｚｎの３〜１５％
がＬｉで置換され、焼結密度が理論密度の９５％以上と
なるように焼結された直径３ｃｍ、厚さ５ｍｍのＺｎＯ
セラミックスを用い、ＺｎＯ（Ａｌ）薄膜４ｂを形成す
るためのターゲットとしては、Ｚｎの１〜１５％のＡｌ
が添加され、焼結密度が理論密度の９５％以上となるよ
うに焼結された直径３ｃｍ、厚さ５ｍｍのＺｎＯセラミ
ックスを用いる。これらのターゲットを形成するには、
例えば、ＺｎＯおよびＬｉ2 ＯまたはＡｌ2 Ｏ3 のそれ
ぞれの所定量の粉末を十分に混合し、これをスパークプ
ラズマ焼成法（ＳＰＳ）を用いて８２０Ｋにおいて４５
０ｋｇ／ｃｍ2 の加圧下で５分間焼成した後、１０７０
Ｋで大気中において３時間の熱処理（焼鈍）を行って焼
結体を得る。ここで、このような特殊な焼結方法を用い
るのは、理論密度の９５％以上の焼結密度を有するター
ゲットを得るためである。
ｉ）薄膜４ａおよびＺｎＯ（Ａｌ）薄膜４ｂからなる複
合薄膜の形成は、具体的には次のようにして行う。ター
ゲットについては、ＺｎＯ（Ｌｉ）薄膜４ａを形成する
ためのターゲットとしては、例えば、Ｚｎの３〜１５％
がＬｉで置換され、焼結密度が理論密度の９５％以上と
なるように焼結された直径３ｃｍ、厚さ５ｍｍのＺｎＯ
セラミックスを用い、ＺｎＯ（Ａｌ）薄膜４ｂを形成す
るためのターゲットとしては、Ｚｎの１〜１５％のＡｌ
が添加され、焼結密度が理論密度の９５％以上となるよ
うに焼結された直径３ｃｍ、厚さ５ｍｍのＺｎＯセラミ
ックスを用いる。これらのターゲットを形成するには、
例えば、ＺｎＯおよびＬｉ2 ＯまたはＡｌ2 Ｏ3 のそれ
ぞれの所定量の粉末を十分に混合し、これをスパークプ
ラズマ焼成法（ＳＰＳ）を用いて８２０Ｋにおいて４５
０ｋｇ／ｃｍ2 の加圧下で５分間焼成した後、１０７０
Ｋで大気中において３時間の熱処理（焼鈍）を行って焼
結体を得る。ここで、このような特殊な焼結方法を用い
るのは、理論密度の９５％以上の焼結密度を有するター
ゲットを得るためである。
【００２５】そして、上述のようにして形成した二種類
のターゲット、すなわちＺｎＯ（Ｌｉ）ターゲットおよ
びＺｎＯ（Ｌｉ）ターゲットを用い、レーザ光（Ａｒ
Ｆ：波長１９３ｎｍ）を照射するターゲットと照射する
時間とを制御し、それぞれ所望の膜厚を有するＺｎＯ
（Ｌｉ）薄膜４ａおよびＺｎＯ（Ａｌ）薄膜４ｂを順次
形成する。具体的には、前工程で形成したＳｉＯ2 膜３
ｃ上に、まず、ＺｎＯ（Ｌｉ）ターゲットを使用し、基
板温度４５０℃、酸素ガス圧６×１０-4Ｔｏｒｒ、成膜
速度約３ｎｍ／ｍｉｎでレーザアブレーションを行うこ
とにより膜厚４０ｎｍのＺｎＯ（Ｌｉ）薄膜４ａを形成
する。次に、ＺｎＯ（Ａｌ）ターゲットを使用し、基板
温度３８０℃、酸素ガス圧６×１０-4Ｔｏｒｒ、成膜速
度約４ｎｍ／ｍｉｎでレーザアブレーションを行うこと
により膜厚４０ｎｍのＺｎＯ（Ａｌ）薄膜４ｂを形成す
る。
のターゲット、すなわちＺｎＯ（Ｌｉ）ターゲットおよ
びＺｎＯ（Ｌｉ）ターゲットを用い、レーザ光（Ａｒ
Ｆ：波長１９３ｎｍ）を照射するターゲットと照射する
時間とを制御し、それぞれ所望の膜厚を有するＺｎＯ
（Ｌｉ）薄膜４ａおよびＺｎＯ（Ａｌ）薄膜４ｂを順次
形成する。具体的には、前工程で形成したＳｉＯ2 膜３
ｃ上に、まず、ＺｎＯ（Ｌｉ）ターゲットを使用し、基
板温度４５０℃、酸素ガス圧６×１０-4Ｔｏｒｒ、成膜
速度約３ｎｍ／ｍｉｎでレーザアブレーションを行うこ
とにより膜厚４０ｎｍのＺｎＯ（Ｌｉ）薄膜４ａを形成
する。次に、ＺｎＯ（Ａｌ）ターゲットを使用し、基板
温度３８０℃、酸素ガス圧６×１０-4Ｔｏｒｒ、成膜速
度約４ｎｍ／ｍｉｎでレーザアブレーションを行うこと
により膜厚４０ｎｍのＺｎＯ（Ａｌ）薄膜４ｂを形成す
る。
【００２６】以上のようにしてＺｎＯ（Ｌｉ）薄膜４ａ
およびＺｎＯ（Ａｌ）薄膜４ｂを形成した後、ＺｎＯ
（Ａｌ）薄膜４ｂ上にフォトレジストを塗布し、露光、
現像を行ってゲート電極のパターン状のレジストパター
ン１０を形成する。次に、このレジストパターン１０お
よび素子分離酸化膜２をマスクとしてｐ型Ｓｉ基板１中
に例えばヒ素（Ａｓ）をイオン注入し、ソース領域５お
よびドレイン領域６を形成する。
およびＺｎＯ（Ａｌ）薄膜４ｂを形成した後、ＺｎＯ
（Ａｌ）薄膜４ｂ上にフォトレジストを塗布し、露光、
現像を行ってゲート電極のパターン状のレジストパター
ン１０を形成する。次に、このレジストパターン１０お
よび素子分離酸化膜２をマスクとしてｐ型Ｓｉ基板１中
に例えばヒ素（Ａｓ）をイオン注入し、ソース領域５お
よびドレイン領域６を形成する。
【００２７】次に、図２Ｃに示すように、レジストパタ
ーン１０をマスクとして例えばドライエッチング法によ
りＺｎＯ（Ａｌ）薄膜４ｂおよびＺｎＯ（Ｌｉ）薄膜４
ａを順次エッチングし、ゲート電極を形成する。次に、
酸素プラズマ中でレジストパターン１０の灰化を行って
除去した後、例えば、窒素ガス中において８５０℃、３
０分の熱処理を行い、ソース領域５およびドレイン領域
６中の注入不純物の活性化およびＳｉＯ2 膜３ａ、３ｃ
の安定化を行う。
ーン１０をマスクとして例えばドライエッチング法によ
りＺｎＯ（Ａｌ）薄膜４ｂおよびＺｎＯ（Ｌｉ）薄膜４
ａを順次エッチングし、ゲート電極を形成する。次に、
酸素プラズマ中でレジストパターン１０の灰化を行って
除去した後、例えば、窒素ガス中において８５０℃、３
０分の熱処理を行い、ソース領域５およびドレイン領域
６中の注入不純物の活性化およびＳｉＯ2 膜３ａ、３ｃ
の安定化を行う。
【００２８】次に、図２Ｄに示すように、例えば基板温
度を４００℃として、ＣＶＤ法により、全面にＳｉＯ2
膜からなる層間絶縁膜７を２００ｎｍの膜厚に形成す
る。次に、ドレイン領域６上の所定部分の層間絶縁膜
７、ＳｉＯ2 膜３ｃ、Ｓｉ3 Ｎ4膜３ｂおよびＳｉＯ2
膜３ａを順次エッチングしてコンタクトホール８を形成
する。次に、例えばスパッタリング法により基板全面に
Ａｌ合金膜を形成した後、このＡｌ合金膜をエッチング
により所定形状にパターニングすることにより、ドレイ
ン領域６にコンタクトしたビット線９を形成する。
度を４００℃として、ＣＶＤ法により、全面にＳｉＯ2
膜からなる層間絶縁膜７を２００ｎｍの膜厚に形成す
る。次に、ドレイン領域６上の所定部分の層間絶縁膜
７、ＳｉＯ2 膜３ｃ、Ｓｉ3 Ｎ4膜３ｂおよびＳｉＯ2
膜３ａを順次エッチングしてコンタクトホール８を形成
する。次に、例えばスパッタリング法により基板全面に
Ａｌ合金膜を形成した後、このＡｌ合金膜をエッチング
により所定形状にパターニングすることにより、ドレイ
ン領域６にコンタクトしたビット線９を形成する。
【００２９】なお、不揮発性半導体記憶装置において
は、不揮発性記憶部に加えて周辺回路も形成されるが、
不揮発性記憶部においては、メモリセルを構成するトラ
ンジスタのゲート電極にＺｎＯ（Ｌｉ）薄膜を用いてい
るので、Ｌｉによる周辺回路の汚染を最小限に抑えるた
めには、不揮発性記憶部のメモリセルを構成するトラン
ジスタを形成する前の工程で周辺回路を構成するトラン
ジスタを形成しておくのが望ましい。
は、不揮発性記憶部に加えて周辺回路も形成されるが、
不揮発性記憶部においては、メモリセルを構成するトラ
ンジスタのゲート電極にＺｎＯ（Ｌｉ）薄膜を用いてい
るので、Ｌｉによる周辺回路の汚染を最小限に抑えるた
めには、不揮発性記憶部のメモリセルを構成するトラン
ジスタを形成する前の工程で周辺回路を構成するトラン
ジスタを形成しておくのが望ましい。
【００３０】以上のように、この第１の実施形態によれ
ば、ゲート絶縁膜に含まれる強誘電体薄膜であるＺｎＯ
（Ｌｉ）薄膜４ａの誘電率は１ＭＨｚで約７と極めて低
く、また、残留自発分極値は０．５μＣ／ｃｍ2 、抗電
界は１．８ｋＶ／ｃｍと十分な値であることから、この
ＺｎＯ（Ｌｉ）薄膜４ａの分極によりメモリセルを構成
するトランジスタをオン／オフ制御することができ、し
かもゲート電極に印加される動作電圧のうち強誘電体薄
膜であるＺｎＯ（Ｌｉ）薄膜４ａに配分される割合が大
きくてゲート電圧を強誘電体薄膜に効率よく印加するこ
とができる。このため、過大な電界に敏感な自然酸化膜
などに影響を与えない程度の十分に低いゲート電圧、例
えば０．１Ｖ以下のゲート電圧で良好に動作する不揮発
性半導体記憶装置を実現することができる。
ば、ゲート絶縁膜に含まれる強誘電体薄膜であるＺｎＯ
（Ｌｉ）薄膜４ａの誘電率は１ＭＨｚで約７と極めて低
く、また、残留自発分極値は０．５μＣ／ｃｍ2 、抗電
界は１．８ｋＶ／ｃｍと十分な値であることから、この
ＺｎＯ（Ｌｉ）薄膜４ａの分極によりメモリセルを構成
するトランジスタをオン／オフ制御することができ、し
かもゲート電極に印加される動作電圧のうち強誘電体薄
膜であるＺｎＯ（Ｌｉ）薄膜４ａに配分される割合が大
きくてゲート電圧を強誘電体薄膜に効率よく印加するこ
とができる。このため、過大な電界に敏感な自然酸化膜
などに影響を与えない程度の十分に低いゲート電圧、例
えば０．１Ｖ以下のゲート電圧で良好に動作する不揮発
性半導体記憶装置を実現することができる。
【００３１】図３はこの発明の第２の実施形態による不
揮発性半導体記憶装置を示す。図３に示すように、この
不揮発性半導体記憶装置においては、ＺｎＯ（Ａｌ）薄
膜４ｂ上にさらにＡｌ薄膜１１が積層され、ＺｎＯ（Ｌ
ｉ）薄膜４ａ、ＺｎＯ（Ａｌ）薄膜４ｂおよびＡｌ薄膜
１１の全体によりゲート電極が形成されている。このＡ
ｌ薄膜１１の膜厚は例えば２０ｎｍである。その他の構
成は、第１の実施形態による不揮発性半導体記憶装置と
同様であるので、説明を省略する。
揮発性半導体記憶装置を示す。図３に示すように、この
不揮発性半導体記憶装置においては、ＺｎＯ（Ａｌ）薄
膜４ｂ上にさらにＡｌ薄膜１１が積層され、ＺｎＯ（Ｌ
ｉ）薄膜４ａ、ＺｎＯ（Ａｌ）薄膜４ｂおよびＡｌ薄膜
１１の全体によりゲート電極が形成されている。このＡ
ｌ薄膜１１の膜厚は例えば２０ｎｍである。その他の構
成は、第１の実施形態による不揮発性半導体記憶装置と
同様であるので、説明を省略する。
【００３２】次に、この不揮発性半導体記憶装置の製造
方法について図４および図５を参照して説明する。ま
ず、第１の実施形態と同様にして、図４Ａに示すよう
に、ＳｉＯ2 膜３ｃまで形成する。次に、このＳｉＯ2
膜３ｃ上にゲート電極のパターン状のレジストパターン
１０を形成した後、第１の実施形態と同様にして、この
レジストパターン１０および素子分離酸化膜２をマスク
としてイオン注入を行うことにより、ソース領域５およ
びドレイン領域６を形成する。この後、レジストパター
ン１０を除去する。
方法について図４および図５を参照して説明する。ま
ず、第１の実施形態と同様にして、図４Ａに示すよう
に、ＳｉＯ2 膜３ｃまで形成する。次に、このＳｉＯ2
膜３ｃ上にゲート電極のパターン状のレジストパターン
１０を形成した後、第１の実施形態と同様にして、この
レジストパターン１０および素子分離酸化膜２をマスク
としてイオン注入を行うことにより、ソース領域５およ
びドレイン領域６を形成する。この後、レジストパター
ン１０を除去する。
【００３３】次に、図４Ｂに示すように、第１の実施形
態と同様にして、ＳｉＯ2 膜３ｃ上にＺｎＯ（Ｌｉ）薄
膜４ａを形成した後、さらにその上に例えばアルミニウ
ムをターゲットとするスパッタリング法によりＡｌ薄膜
１１を形成する。ＺｎＯ（Ｌｉ）薄膜４ａの膜厚は例え
ば８０ｎｍ、Ａｌ薄膜１１の膜厚は例えば２０ｎｍとす
る。
態と同様にして、ＳｉＯ2 膜３ｃ上にＺｎＯ（Ｌｉ）薄
膜４ａを形成した後、さらにその上に例えばアルミニウ
ムをターゲットとするスパッタリング法によりＡｌ薄膜
１１を形成する。ＺｎＯ（Ｌｉ）薄膜４ａの膜厚は例え
ば８０ｎｍ、Ａｌ薄膜１１の膜厚は例えば２０ｎｍとす
る。
【００３４】次に、図４Ｃに示すように、例えば、窒素
雰囲気中において４００℃で熱処理を行うことにより、
Ａｌ薄膜１１からＡｌをＺｎＯ（Ｌｉ）薄膜４ａの所定
の深さ、例えば深さ４０ｎｍまで拡散させ、膜厚が４０
ｎｍのＺｎＯ（Ａｌ）薄膜４ｂを形成する。このとき、
ＺｎＯ（Ｌｉ）薄膜４ａの膜厚は４０ｎｍとなる。次
に、図５Ａに示すように、Ａｌ薄膜１１上にレジストパ
ターン１０を形成する。
雰囲気中において４００℃で熱処理を行うことにより、
Ａｌ薄膜１１からＡｌをＺｎＯ（Ｌｉ）薄膜４ａの所定
の深さ、例えば深さ４０ｎｍまで拡散させ、膜厚が４０
ｎｍのＺｎＯ（Ａｌ）薄膜４ｂを形成する。このとき、
ＺｎＯ（Ｌｉ）薄膜４ａの膜厚は４０ｎｍとなる。次
に、図５Ａに示すように、Ａｌ薄膜１１上にレジストパ
ターン１０を形成する。
【００３５】次に、図５Ｂに示すように、レジストパタ
ーン１０をマスクとしてＡｌ薄膜１１、ＺｎＯ（Ａｌ）
薄膜４ｂおよびＺｎＯ（Ｌｉ）薄膜４ａを順次エッチン
グしてゲート電極を形成する。この後、第１実施形態と
同様に層間絶縁膜７の形成以降の工程を進めて、図５Ｃ
に示すように、目的とする不揮発性半導体記憶装置を製
造する。
ーン１０をマスクとしてＡｌ薄膜１１、ＺｎＯ（Ａｌ）
薄膜４ｂおよびＺｎＯ（Ｌｉ）薄膜４ａを順次エッチン
グしてゲート電極を形成する。この後、第１実施形態と
同様に層間絶縁膜７の形成以降の工程を進めて、図５Ｃ
に示すように、目的とする不揮発性半導体記憶装置を製
造する。
【００３６】この第２の実施形態によれば、第１の実施
形態と同様な利点を得ることができる。
形態と同様な利点を得ることができる。
【００３７】図６はこの発明の第３の実施形態による不
揮発性半導体記憶装置を示す。図６に示すように、この
不揮発性半導体記憶装置においては、ＺｎＯ（Ａｌ）薄
膜４ｂ上にさらにＡｌ薄膜１１がＵ字状の断面形状で積
層され、ＺｎＯ（Ｌｉ）薄膜４ａ、ＺｎＯ（Ａｌ）薄膜
４ｂおよびＡｌ薄膜１１の全体によりゲート電極が形成
されている。このＡｌ薄膜１１の膜厚は例えば２０ｎｍ
である。層間絶縁膜７は平坦化されており、また、ゲー
ト電極に対応する部分にこのゲート電極と同一形状の溝
７ａが形成されている。Ａｌ薄膜１１はこの溝７ａ内に
埋め込まれて形成されている。このＡｌ薄膜１１の凹部
にはＳｉＯ2 膜１２が埋め込まれている。層間絶縁膜７
およびこのＳｉＯ2 膜１２上に例えばＳｉＯ2 膜からな
る層間絶縁膜１３が積層されている。ドレイン領域６上
の所定部分におけるＳｉＯ2 膜３ａ、Ｓｉ3 Ｎ4 膜３
ｂ、層間絶縁膜７および層間絶縁膜１３にコンタクトホ
ール８が設けられており、このコンタクトホール８を通
じて例えばＡｌ合金からなるビット線９がドレイン領域
６にコンタクトしている。その他の構成は、第１の実施
形態による不揮発性半導体記憶装置と同様であるので、
説明を省略する。
揮発性半導体記憶装置を示す。図６に示すように、この
不揮発性半導体記憶装置においては、ＺｎＯ（Ａｌ）薄
膜４ｂ上にさらにＡｌ薄膜１１がＵ字状の断面形状で積
層され、ＺｎＯ（Ｌｉ）薄膜４ａ、ＺｎＯ（Ａｌ）薄膜
４ｂおよびＡｌ薄膜１１の全体によりゲート電極が形成
されている。このＡｌ薄膜１１の膜厚は例えば２０ｎｍ
である。層間絶縁膜７は平坦化されており、また、ゲー
ト電極に対応する部分にこのゲート電極と同一形状の溝
７ａが形成されている。Ａｌ薄膜１１はこの溝７ａ内に
埋め込まれて形成されている。このＡｌ薄膜１１の凹部
にはＳｉＯ2 膜１２が埋め込まれている。層間絶縁膜７
およびこのＳｉＯ2 膜１２上に例えばＳｉＯ2 膜からな
る層間絶縁膜１３が積層されている。ドレイン領域６上
の所定部分におけるＳｉＯ2 膜３ａ、Ｓｉ3 Ｎ4 膜３
ｂ、層間絶縁膜７および層間絶縁膜１３にコンタクトホ
ール８が設けられており、このコンタクトホール８を通
じて例えばＡｌ合金からなるビット線９がドレイン領域
６にコンタクトしている。その他の構成は、第１の実施
形態による不揮発性半導体記憶装置と同様であるので、
説明を省略する。
【００３８】次に、この不揮発性半導体記憶装置の製造
方法について図７および図８を参照して説明する。ま
ず、第１の実施形態と同様にして、図７Ａに示すよう
に、ＳｉＯ2 膜３ｃまで形成する。
方法について図７および図８を参照して説明する。ま
ず、第１の実施形態と同様にして、図７Ａに示すよう
に、ＳｉＯ2 膜３ｃまで形成する。
【００３９】次に、図７Ｂに示すように、第１の実施形
態と同様にして、ＳｉＯ2 膜３ｃ上にＺｎＯ（Ｌｉ）薄
膜４ａを形成する。このＺｎＯ（Ｌｉ）薄膜４ａの膜厚
は例えば８０ｎｍとする。次に、このＺｎＯ（Ｌｉ）薄
膜４ａ上にレジストパターン１０を形成した後、このレ
ジストパターン１０および素子分離酸化膜２をマスクと
してｐ型Ｓｉ基板１中に例えばＡｓをイオン注入し、ソ
ース領域５およびドレイン領域６を形成する。
態と同様にして、ＳｉＯ2 膜３ｃ上にＺｎＯ（Ｌｉ）薄
膜４ａを形成する。このＺｎＯ（Ｌｉ）薄膜４ａの膜厚
は例えば８０ｎｍとする。次に、このＺｎＯ（Ｌｉ）薄
膜４ａ上にレジストパターン１０を形成した後、このレ
ジストパターン１０および素子分離酸化膜２をマスクと
してｐ型Ｓｉ基板１中に例えばＡｓをイオン注入し、ソ
ース領域５およびドレイン領域６を形成する。
【００４０】次に、図７Ｃに示すように、レジストパタ
ーン１０をマスクとしてＺｎＯ（Ｌｉ）薄膜４ａおよび
ＳｉＯ2 膜３ｃを順次エッチングしてゲート電極のパタ
ーンに形成する。次に、レジストパターン１０を除去す
る。次に、図７Ｄに示すように、基板全面に層間絶縁膜
７を例えば２００ｎｍの膜厚に形成し、さらにその表面
を平坦化した後、この層間絶縁膜７のうちのＺｎＯ（Ｌ
ｉ）薄膜４ａ上の部分をエッチング除去してこのＺｎＯ
（Ｌｉ）薄膜４ａと同一平面形状の溝７ａを形成する。
次に、例えばスパッタリング法により、基板全面にＡｌ
合金膜１１を形成する。
ーン１０をマスクとしてＺｎＯ（Ｌｉ）薄膜４ａおよび
ＳｉＯ2 膜３ｃを順次エッチングしてゲート電極のパタ
ーンに形成する。次に、レジストパターン１０を除去す
る。次に、図７Ｄに示すように、基板全面に層間絶縁膜
７を例えば２００ｎｍの膜厚に形成し、さらにその表面
を平坦化した後、この層間絶縁膜７のうちのＺｎＯ（Ｌ
ｉ）薄膜４ａ上の部分をエッチング除去してこのＺｎＯ
（Ｌｉ）薄膜４ａと同一平面形状の溝７ａを形成する。
次に、例えばスパッタリング法により、基板全面にＡｌ
合金膜１１を形成する。
【００４１】次に、図８Ａに示すように、例えば基板温
度を４００℃として、ＣＶＤ法により、全面にＳｉＯ2
膜からなる層間絶縁膜１２を溝７ａが完全に埋まる膜
厚、例えば２００ｎｍの膜厚に形成する。このＣＶＤ法
による成膜中の熱処理の効果により、Ａｌ薄膜１１から
ＡｌがＺｎＯ（Ｌｉ）薄膜４ａに拡散する。ここでは、
このＺｎＯ（Ｌｉ）薄膜４ａにＡｌが拡散したものをＺ
ｎＯ（Ａｌ）薄膜４ｂと書く。このＺｎＯ（Ａｌ）薄膜
４ｂの膜厚は例えば４０ｎｍであり、このときＺｎＯ
（Ｌｉ）薄膜４ａの膜厚は例えば４０ｎｍとなる。な
お、Ａｌ薄膜１１からのＡｌの拡散によるＺｎＯ（Ａ
ｌ）薄膜４ｂの形成は、層間絶縁膜１２の形成後の熱処
理により行ってもよい。
度を４００℃として、ＣＶＤ法により、全面にＳｉＯ2
膜からなる層間絶縁膜１２を溝７ａが完全に埋まる膜
厚、例えば２００ｎｍの膜厚に形成する。このＣＶＤ法
による成膜中の熱処理の効果により、Ａｌ薄膜１１から
ＡｌがＺｎＯ（Ｌｉ）薄膜４ａに拡散する。ここでは、
このＺｎＯ（Ｌｉ）薄膜４ａにＡｌが拡散したものをＺ
ｎＯ（Ａｌ）薄膜４ｂと書く。このＺｎＯ（Ａｌ）薄膜
４ｂの膜厚は例えば４０ｎｍであり、このときＺｎＯ
（Ｌｉ）薄膜４ａの膜厚は例えば４０ｎｍとなる。な
お、Ａｌ薄膜１１からのＡｌの拡散によるＺｎＯ（Ａ
ｌ）薄膜４ｂの形成は、層間絶縁膜１２の形成後の熱処
理により行ってもよい。
【００４２】次に、図８Ｂに示すように、例えば、Ａｌ
薄膜１１を研磨ストッパーとして化学機械研磨（ＣＭ
Ｐ）法により層間絶縁膜１２を研磨して平坦化を行い、
Ａｌ薄膜１１の凹部以外の部分を除去した後、Ａｌ薄膜
１１をエッチングによりパターニングして溝７ａの内部
にのみ残す。このようにして、ゲートパターンと同一形
状を有するダマシン（damascene)パターンが形成され
る。
薄膜１１を研磨ストッパーとして化学機械研磨（ＣＭ
Ｐ）法により層間絶縁膜１２を研磨して平坦化を行い、
Ａｌ薄膜１１の凹部以外の部分を除去した後、Ａｌ薄膜
１１をエッチングによりパターニングして溝７ａの内部
にのみ残す。このようにして、ゲートパターンと同一形
状を有するダマシン（damascene)パターンが形成され
る。
【００４３】次に、図８Ｃに示すように、例えばＣＶＤ
法により基板全面に層間絶縁膜１３を形成した後、ドレ
イン領域６上の所定部分の層間絶縁膜１３、層間絶縁膜
７、Ｓｉ3 Ｎ4 膜３ｂおよびＳｉＯ2 膜３ａを順次エッ
チング除去してコンタクトホール８を形成する。次に、
例えばスパッタリング法により基板全面にＡｌ合金膜を
形成した後、このＡｌ合金膜をエッチングにより所定形
状にパターニングすることにより、ドレイン領域６にコ
ンタクトしたビット線９を形成する。
法により基板全面に層間絶縁膜１３を形成した後、ドレ
イン領域６上の所定部分の層間絶縁膜１３、層間絶縁膜
７、Ｓｉ3 Ｎ4 膜３ｂおよびＳｉＯ2 膜３ａを順次エッ
チング除去してコンタクトホール８を形成する。次に、
例えばスパッタリング法により基板全面にＡｌ合金膜を
形成した後、このＡｌ合金膜をエッチングにより所定形
状にパターニングすることにより、ドレイン領域６にコ
ンタクトしたビット線９を形成する。
【００４４】この第３の実施形態によれば、第１の実施
形態と同様な利点を得ることができる。
形態と同様な利点を得ることができる。
【００４５】図９はこの発明の第４の実施形態による不
揮発性半導体記憶装置を示す。図９に示すように、この
不揮発性半導体記憶装置においては、ＺｎＯ（Ｌｉ）薄
膜４ａおよびその上のＺｎＯ（Ａｌ）薄膜４ｂによりゲ
ート電極が形成されている。層間絶縁膜７は平坦化され
ており、また、ゲート電極に対応する部分にこのゲート
電極と同一形状の溝７ａが形成されている。層間絶縁膜
７およびその溝７ａ内のＺｎＯ（Ａｌ）薄膜４ｂ上に例
えばＳｉＯ2 膜からなる層間絶縁膜１３が積層されてい
る。ドレイン領域６上の所定部分におけるＳｉＯ2 膜３
ａ、Ｓｉ3 Ｎ4膜３ｂ、層間絶縁膜７および層間絶縁膜
１３にコンタクトホール８が設けられており、このコン
タクトホール８を通じて例えばＡｌ合金からなるビット
線９がドレイン領域６にコンタクトしている。その他の
構成は、第１の実施形態による不揮発性半導体記憶装置
と同様であるので、説明を省略する。
揮発性半導体記憶装置を示す。図９に示すように、この
不揮発性半導体記憶装置においては、ＺｎＯ（Ｌｉ）薄
膜４ａおよびその上のＺｎＯ（Ａｌ）薄膜４ｂによりゲ
ート電極が形成されている。層間絶縁膜７は平坦化され
ており、また、ゲート電極に対応する部分にこのゲート
電極と同一形状の溝７ａが形成されている。層間絶縁膜
７およびその溝７ａ内のＺｎＯ（Ａｌ）薄膜４ｂ上に例
えばＳｉＯ2 膜からなる層間絶縁膜１３が積層されてい
る。ドレイン領域６上の所定部分におけるＳｉＯ2 膜３
ａ、Ｓｉ3 Ｎ4膜３ｂ、層間絶縁膜７および層間絶縁膜
１３にコンタクトホール８が設けられており、このコン
タクトホール８を通じて例えばＡｌ合金からなるビット
線９がドレイン領域６にコンタクトしている。その他の
構成は、第１の実施形態による不揮発性半導体記憶装置
と同様であるので、説明を省略する。
【００４６】次に、この不揮発性半導体記憶装置の製造
方法について図１０および図１１を参照して説明する。
まず、第１の実施形態と同様にして、図１０Ａに示すよ
うに、ＳｉＯ2 膜３ｃまで形成する。
方法について図１０および図１１を参照して説明する。
まず、第１の実施形態と同様にして、図１０Ａに示すよ
うに、ＳｉＯ2 膜３ｃまで形成する。
【００４７】次に、図１０Ｂに示すように、第１の実施
形態と同様にして、ＳｉＯ2 膜３ｃ上にＺｎＯ（Ｌｉ）
薄膜４ａを形成する。このＺｎＯ（Ｌｉ）薄膜４ａの膜
厚は例えば８０ｎｍとする。次に、ＺｎＯ（Ｌｉ）薄膜
４ａ上にレジストパターン１０を形成した後、このレジ
ストパターン１０および素子分離酸化膜２をマスクとし
てｐ型Ｓｉ基板１中に例えばＡｓをイオン注入し、ソー
ス領域５およびドレイン領域６を形成する。
形態と同様にして、ＳｉＯ2 膜３ｃ上にＺｎＯ（Ｌｉ）
薄膜４ａを形成する。このＺｎＯ（Ｌｉ）薄膜４ａの膜
厚は例えば８０ｎｍとする。次に、ＺｎＯ（Ｌｉ）薄膜
４ａ上にレジストパターン１０を形成した後、このレジ
ストパターン１０および素子分離酸化膜２をマスクとし
てｐ型Ｓｉ基板１中に例えばＡｓをイオン注入し、ソー
ス領域５およびドレイン領域６を形成する。
【００４８】次に、図１０Ｃに示すように、レジストパ
ターン１０をマスクとしてＺｎＯ（Ｌｉ）薄膜４ａおよ
びＳｉＯ2 膜３ｃを順次エッチングしてゲート電極のパ
ターンに形成する。次に、レジストパターン１０を除去
する。次に、図１０Ｄに示すように、例えばＣＶＤ法に
より基板全面に層間絶縁膜７を例えば２００ｎｍの膜厚
に形成し、さらにその表面を平坦化した後、この層間絶
縁膜７のうちのＺｎＯ（Ｌｉ）薄膜４ａ上の部分をエッ
チング除去してこのＺｎＯ（Ｌｉ）薄膜４ａと同一平面
形状の溝７ａを形成する。
ターン１０をマスクとしてＺｎＯ（Ｌｉ）薄膜４ａおよ
びＳｉＯ2 膜３ｃを順次エッチングしてゲート電極のパ
ターンに形成する。次に、レジストパターン１０を除去
する。次に、図１０Ｄに示すように、例えばＣＶＤ法に
より基板全面に層間絶縁膜７を例えば２００ｎｍの膜厚
に形成し、さらにその表面を平坦化した後、この層間絶
縁膜７のうちのＺｎＯ（Ｌｉ）薄膜４ａ上の部分をエッ
チング除去してこのＺｎＯ（Ｌｉ）薄膜４ａと同一平面
形状の溝７ａを形成する。
【００４９】次に、図１１Ａに示すように、層間絶縁膜
７をマスクとしてＡｌをイオン注入することにより、そ
の溝７ａ内のＺｎＯ（Ｌｉ）薄膜４ａの上部にＡｌを導
入する。この後、必要に応じて、注入不純物を活性化さ
せるための熱処理を行う。ここでは、このＺｎＯ（Ｌ
ｉ）薄膜４ａにＡｌを導入したものをＺｎＯ（Ａｌ）薄
膜４ｂと書く。このＺｎＯ（Ａｌ）薄膜４ｂの膜厚は例
えば４０ｎｍであり、このときＺｎＯ（Ｌｉ）薄膜４ａ
の膜厚は例えば４０ｎｍとなる。なお、Ａｌのイオン注
入は、層間絶縁膜７に溝７ａを形成するためのエッチン
グにおいてマスクとして用いるレジストパターンを残し
たままの状態で行うようにしてもよい。
７をマスクとしてＡｌをイオン注入することにより、そ
の溝７ａ内のＺｎＯ（Ｌｉ）薄膜４ａの上部にＡｌを導
入する。この後、必要に応じて、注入不純物を活性化さ
せるための熱処理を行う。ここでは、このＺｎＯ（Ｌ
ｉ）薄膜４ａにＡｌを導入したものをＺｎＯ（Ａｌ）薄
膜４ｂと書く。このＺｎＯ（Ａｌ）薄膜４ｂの膜厚は例
えば４０ｎｍであり、このときＺｎＯ（Ｌｉ）薄膜４ａ
の膜厚は例えば４０ｎｍとなる。なお、Ａｌのイオン注
入は、層間絶縁膜７に溝７ａを形成するためのエッチン
グにおいてマスクとして用いるレジストパターンを残し
たままの状態で行うようにしてもよい。
【００５０】次に、図１１Ｂに示すように、例えばＣＶ
Ｄ法により基板全面に層間絶縁膜１３を形成した後、ド
レイン領域６上の所定部分の層間絶縁膜１３、層間絶縁
膜７、Ｓｉ3 Ｎ4 膜３ｂおよびＳｉＯ2 膜３ａを順次エ
ッチング除去してコンタクトホール８を形成する。次
に、例えばスパッタリング法により基板全面にＡｌ合金
膜を形成した後、このＡｌ合金膜をエッチングにより所
定形状にパターニングすることにより、ドレイン領域６
にコンタクトしたビット線９を形成する。以上の工程に
より、図９に示すように、目的とする不揮発性半導体記
憶装置が製造される。
Ｄ法により基板全面に層間絶縁膜１３を形成した後、ド
レイン領域６上の所定部分の層間絶縁膜１３、層間絶縁
膜７、Ｓｉ3 Ｎ4 膜３ｂおよびＳｉＯ2 膜３ａを順次エ
ッチング除去してコンタクトホール８を形成する。次
に、例えばスパッタリング法により基板全面にＡｌ合金
膜を形成した後、このＡｌ合金膜をエッチングにより所
定形状にパターニングすることにより、ドレイン領域６
にコンタクトしたビット線９を形成する。以上の工程に
より、図９に示すように、目的とする不揮発性半導体記
憶装置が製造される。
【００５１】この第４の実施形態によれば、第１の実施
形態と同様な利点を得ることができる。
形態と同様な利点を得ることができる。
【００５２】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
【００５３】例えば、上述の実施形態において挙げた数
値、構造、プロセスなどはあくまでも例にすぎず、必要
に応じて、これらと異なる数値、構造、プロセスなどを
用いてもよい。
値、構造、プロセスなどはあくまでも例にすぎず、必要
に応じて、これらと異なる数値、構造、プロセスなどを
用いてもよい。
【００５４】具体的には、例えば、第１、第３および第
４の実施形態におけるソース領域５およびドレイン領域
６の形成方法あるいはプロセスの順序として、第２の実
施形態における形成方法あるいはプロセスの順序を適用
してもよい。
４の実施形態におけるソース領域５およびドレイン領域
６の形成方法あるいはプロセスの順序として、第２の実
施形態における形成方法あるいはプロセスの順序を適用
してもよい。
【００５５】
【発明の効果】以上説明したように、この発明による半
導体装置によれば、ゲート絶縁膜の厚さ方向の少なくと
も一部が、Ｌｉ、ＢｅおよびＭｇからなる群より選ばれ
た少なくとも一種類の元素によりＺｎの一部が置換され
た強誘電性のＺｎＯ薄膜からなることにより、ゲート電
圧を強誘電体薄膜に効率よく印加することができる。こ
のため、１トランジスタ型メモリセルを用いる不揮発性
半導体記憶装置の低動作電圧化を図ることができる。
導体装置によれば、ゲート絶縁膜の厚さ方向の少なくと
も一部が、Ｌｉ、ＢｅおよびＭｇからなる群より選ばれ
た少なくとも一種類の元素によりＺｎの一部が置換され
た強誘電性のＺｎＯ薄膜からなることにより、ゲート電
圧を強誘電体薄膜に効率よく印加することができる。こ
のため、１トランジスタ型メモリセルを用いる不揮発性
半導体記憶装置の低動作電圧化を図ることができる。
【００５６】また、この発明による半導体装置の製造方
法によれば、上記のような不揮発性半導体記憶装置を容
易に製造することができる。
法によれば、上記のような不揮発性半導体記憶装置を容
易に製造することができる。
【図１】この発明の第１の実施形態による不揮発性半導
体記憶装置の要部を示す断面図である。
体記憶装置の要部を示す断面図である。
【図２】この発明の第１の実施形態による不揮発性半導
体記憶装置の製造方法を説明するための断面図である。
体記憶装置の製造方法を説明するための断面図である。
【図３】この発明の第２の実施形態による不揮発性半導
体記憶装置の要部を示す断面図である。
体記憶装置の要部を示す断面図である。
【図４】この発明の第２の実施形態による不揮発性半導
体記憶装置の製造方法を説明するための断面図である。
体記憶装置の製造方法を説明するための断面図である。
【図５】この発明の第２の実施形態による不揮発性半導
体記憶装置の製造方法を説明するための断面図である。
体記憶装置の製造方法を説明するための断面図である。
【図６】この発明の第３の実施形態による不揮発性半導
体記憶装置の要部を示す断面図である。
体記憶装置の要部を示す断面図である。
【図７】この発明の第３の実施形態による不揮発性半導
体記憶装置の製造方法を説明するための断面図である。
体記憶装置の製造方法を説明するための断面図である。
【図８】この発明の第３の実施形態による不揮発性半導
体記憶装置の製造方法を説明するための断面図である。
体記憶装置の製造方法を説明するための断面図である。
【図９】この発明の第４の実施形態による不揮発性半導
体記憶装置の要部を示す断面図である。
体記憶装置の要部を示す断面図である。
【図１０】この発明の第４の実施形態による不揮発性半
導体記憶装置の製造方法を説明するための断面図であ
る。
導体記憶装置の製造方法を説明するための断面図であ
る。
【図１１】この発明の第４の実施形態による不揮発性半
導体記憶装置の製造方法を説明するための断面図であ
る。
導体記憶装置の製造方法を説明するための断面図であ
る。
【図１２】従来の不揮発性メモリの要部を示す断面図で
ある。
ある。
１・・・ｐ型Ｓｉ基板、２・・・素子分離酸化膜、３
ａ、３ｃ、１２・・・ＳｉＯ2 膜、４ａ・・・ＺｎＯ
（Ｌｉ）薄膜、４ｂ・・・ＺｎＯ（Ａｌ）薄膜、５・・
・ソース領域、６・・・ドレイン領域、７、１３・・・
層間絶縁膜、８・・・コンタクトホール、９・・・ビッ
ト線、１０・・・レジストパターン、１１・・・Ａｌ薄
膜
ａ、３ｃ、１２・・・ＳｉＯ2 膜、４ａ・・・ＺｎＯ
（Ｌｉ）薄膜、４ｂ・・・ＺｎＯ（Ａｌ）薄膜、５・・
・ソース領域、６・・・ドレイン領域、７、１３・・・
層間絶縁膜、８・・・コンタクトホール、９・・・ビッ
ト線、１０・・・レジストパターン、１１・・・Ａｌ薄
膜
フロントページの続き Ｆターム(参考） 5F001 AA17 AA43 AA62 AD12 AD62 5F083 EP48 EP49 FR05 FR06 GA05 JA02 JA04 JA36 JA42 MA06 MA20 PR12 PR40 5F101 BA29 BA35 BA62 BD02 BD37
Claims (23)
- 【請求項１】 半導体基板上にゲート絶縁膜を介してゲ
ート電極が形成され、このゲート電極の両側の部分にお
ける上記半導体基板にソース領域およびドレイン領域が
形成されたトランジスタを有する半導体装置において、 上記ゲート絶縁膜の厚さ方向の少なくとも一部が、Ｌ
ｉ、ＢｅおよびＭｇからなる群より選ばれた少なくとも
一種類の元素によりＺｎの一部が置換された強誘電性の
ＺｎＯ薄膜からなることを特徴とする半導体装置。 - 【請求項２】 上記強誘電性のＺｎＯ薄膜の結晶配向は
ｃ軸優先配向であることを特徴とする請求項１記載の半
導体装置。 - 【請求項３】 上記ゲート電極の厚さ方向の少なくとも
一部が導電性のＺｎＯ薄膜からなることを特徴とする請
求項１記載の半導体装置。 - 【請求項４】 上記導電性のＺｎＯ薄膜は、Ｌｉ、Ｂｅ
およびＭｇからなる群より選ばれた少なくとも一種類の
元素によりＺｎの一部が置換されたＺｎＯ薄膜であるこ
とを特徴とする請求項３記載の半導体装置。 - 【請求項５】 上記強誘電性のＺｎＯ薄膜上に上記導電
性のＺｎＯ薄膜が接して形成されていることを特徴とす
る請求項３記載の半導体装置。 - 【請求項６】 上記導電性のＺｎＯ薄膜上に金属膜が形
成されていることを特徴とする請求項３記載の半導体装
置。 - 【請求項７】 上記導電性のＺｎＯ薄膜はＡｌおよび／
またはＬａを含有するＺｎＯ薄膜であることを特徴とす
る請求項３記載の半導体装置。 - 【請求項８】 上記強誘電性のＺｎＯ薄膜上に金属膜が
形成されていることを特徴とする請求項１記載の半導体
装置。 - 【請求項９】 上記金属膜はＡｌ膜であることを特徴と
する請求項６記載の半導体装置。 - 【請求項１０】 上記金属膜はＡｌ膜であることを特徴
とする請求項８記載の半導体装置。 - 【請求項１１】 上記半導体基板と上記強誘電性のＺｎ
Ｏ薄膜との間に酸化シリコン膜が上記強誘電性のＺｎＯ
薄膜と接して形成されていることを特徴とする請求項１
記載の半導体装置。 - 【請求項１２】 上記半導体基板と上記強誘電性のＺｎ
Ｏ薄膜との間に、Ｌｉ、ＢｅまたはＭｇの拡散防止膜が
形成されていることを特徴とする請求項１記載の半導体
装置。 - 【請求項１３】 上記半導体基板と上記強誘電性のＺｎ
Ｏ薄膜との間に酸化シリコン膜がこの強誘電性のＺｎＯ
薄膜と接して形成され、上記半導体基板と上記酸化シリ
コン膜との間に、Ｌｉ、ＢｅまたはＭｇの拡散防止膜が
形成されていることを特徴とする請求項１記載の半導体
装置。 - 【請求項１４】 上記拡散防止膜は窒化シリコン膜であ
ることを特徴とする請求項１２記載の半導体装置。 - 【請求項１５】 上記拡散防止膜は窒化シリコン膜であ
ることを特徴とする請求項１３記載の半導体装置。 - 【請求項１６】 上記半導体装置は不揮発性半導体記憶
装置であることを特徴とする請求項１記載の半導体装
置。 - 【請求項１７】 上記半導体装置は少なくとも一部に上
記トランジスタをメモリトランジスタとする不揮発性記
憶部を含む半導体装置であることを特徴とする請求項１
記載の半導体装置。 - 【請求項１８】 半導体基板上にゲート絶縁膜を介して
ゲート電極が形成され、このゲート電極の両側の部分に
おける上記半導体基板にソース領域およびドレイン領域
が形成されたトランジスタを有する半導体装置の製造方
法において、 上記半導体基板上に、Ｌｉ、ＢｅおよびＭｇからなる群
より選ばれた少なくとも一種類の元素によりＺｎの一部
が置換された強誘電性のＺｎＯ薄膜を形成する工程と、 上記強誘電性のＺｎＯ薄膜上に導電性のＺｎＯ薄膜を形
成する工程と、 少なくとも上記導電性のＺｎＯ薄膜をゲート電極の形状
にパターニングする工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項１９】 上記強誘電性のＺｎＯ薄膜および上記
導電性のＺｎＯ薄膜をレーザアブレーション法により形
成するようにしたことを特徴とする請求項１８記載の半
導体装置の製造方法。 - 【請求項２０】 上記強誘電性のＺｎＯ薄膜および上記
導電性のＺｎＯ薄膜を真空蒸着法により形成するように
したことを特徴とする請求項１８記載の半導体装置の製
造方法。 - 【請求項２１】 上記強誘電性のＺｎＯ薄膜を形成した
後、上記強誘電性のＺｎＯ薄膜の上部にＡｌおよび／ま
たはＬａを導入することにより上記導電性のＺｎＯ薄膜
を形成するようにしたことを特徴とする請求項１８記載
の半導体装置の製造方法。 - 【請求項２２】 上記強誘電性のＺｎＯ薄膜を形成した
後、上記強誘電性のＺｎＯ薄膜上にＡｌ膜および／また
はＬａ膜を形成し、このＡｌ膜および／またはＬａ膜か
らＡｌおよび／またはＬａを上記強誘電性のＺｎＯ薄膜
の上部に熱拡散させることにより上記導電性のＺｎＯ薄
膜を形成するようにしたことを特徴とする請求項１８記
載の半導体装置の製造方法。 - 【請求項２３】 上記強誘電性のＺｎＯ薄膜を形成した
後、上記強誘電性のＺｎＯ薄膜の上部にＡｌおよび／ま
たはＬａをイオン注入することにより上記導電性のＺｎ
Ｏ薄膜を形成するようにしたことを特徴とする請求項１
８記載の半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001000687A JP4940494B2 (ja) | 2001-01-05 | 2001-01-05 | 不揮発性半導体記憶装置およびその製造方法 |
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| JP2001000687A JP4940494B2 (ja) | 2001-01-05 | 2001-01-05 | 不揮発性半導体記憶装置およびその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2002203916A true JP2002203916A (ja) | 2002-07-19 |
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|---|---|---|---|---|
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-
2001
- 2001-01-05 JP JP2001000687A patent/JP4940494B2/ja not_active Expired - Fee Related
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| US10734472B2 (en) | 2017-10-27 | 2020-08-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Negative capacitance FET with improved reliability performance |
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