KR20190047572A - 개선된 신뢰성 성능을 갖는 네거티브 커패시턴스 fet - Google Patents

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치엔싱 리
링옌 예
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Abstract

네거티브 커패시턴스 디바이스는 반도체층을 포함한다. 반도체층 위에 계면층이 배치된다. 계면층 위에 비정질 유전체층이 배치된다. 비정질 유전체층 위에 강유전체층이 배치된다. 강유전체층 위에 금속 게이트 전극이 배치된다. 다음 중 적어도 하나는 참이다: 상기 계면층이 도핑됨; 상기 비정질 유전체층이 질화된 외면을 가짐; 상기 비정질 유전체층과 상기 강유전체층 사이에 확산 배리어층이 배치됨; 또는 상기 비정질 유전체층과 상기 강유전체층 사이에 시드층이 배치됨 중 적어도 하나는 참인 것인 디바이스.

Description

개선된 신뢰성 성능을 갖는 네거티브 커패시턴스 FET{NEGATIVE CAPACITANCE FET WITH IMPROVED RELIABILITY PERFORMANCE}
본 발명은 개선된 신뢰성 성능을 갖는 네거티브 커패시턴스 FET에 관한 것이다.
반도체 집적 회로(integrated circuit; IC) 산업은 급성장을 경험해왔다. IC 물질 및 설계에서의 기술적 진보들은 이전의 IC 세대보다 더 작고 더 복잡한 회로들을 각각 갖는 IC 세대들을 산출하였다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적 당 상호연결된 디바이스들의 갯수)는 일반적으로 증가되어 왔으며 기하학적 크기(즉, 제조 공정을 이용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소해왔다.
트랜지스터는 종종 반도체 제조의 일부로서 형성되는 회로 컴포넌트 또는 엘리먼트이다. 전계 효과 트랜지스터(field effect transistor; FET)는 트랜지스터의 한 유형이다. 일반적으로, 트랜지스터는 소스와 드레인 영역들 사이에 형성된 게이트 스택을 포함한다. 소스와 드레인 영역들은 기판의 도핑된 영역을 포함할 수 있으며, 특정 응용에 적절한 도핑 프로파일을 나타낼 수 있다. 게이트 스택은 채널 영역 위에 위치되고, 기판 내에서 게이트 전극과 채널 영역 사이에 개재된 게이트 유전체를 포함할 수 있다. FET는 네거티브 커패시턴스(negative capacitance) 디바이스로서 사용될 수 있다. 그러나, 기존의 네거티브 커패시턴스 FET는 신뢰성과 관련한 단점과 같은, 단점을 여전히 가질 수 있다.
그러므로, 기존의 네거티브 커패시턴스 FET가 대체적으로 각자의 의도된 목적에 대해서는 충분하였지만, 모든 측면에서 완전히 만족스럽지만은 않았다. 예를 들어, 개선된 신뢰성을 갖는 네거티브 커패시턴스 FET가 요망된다.
본 발명개시의 일 실시예는 디바이스를 포함한다. 상기 디바이스는: 반도체층; 반도체층 위에 배치된 계면층; 계면층 위에 배치된 비정질 유전체층; 비정질 유전체층 위에 배치된 강유전체층; 및 강유전체층 위에 배치된 금속 게이트 전극을 포함하고, 다음 중 적어도 하나는 참이다: 계면층이 도핑됨; 비정질 유전체층이 질화된 외면을 가짐; 확산 배리어층이 비정질 유전체층과 강유전체층 사이에 배치됨; 또는 시드층이 비정질 유전체층과 강유전체층 사이에 배치됨. 일부 실시예들에서, 반도체층은 FinFET 디바이스의 핀을 포함한다. 일부 실시예들에서, 디바이스는 네거티브 커패시턴스 디바이스를 포함한다. 일부 실시예들에서, 계면층은 이트륨 또는 란타늄으로 도핑된다. 일부 실시예들에서, 강유전체층은 도핑된다. 일부 실시예들에서, 강유전체층은 결정질 구조를 포함한다. 일부 실시예들에서, 결정질 구조는 사방정계 방향을 갖는다. 일부 실시예들에서, 질화된 외면은 하프늄 실리콘 산화질화물을 포함한다. 일부 실시예들에서, 확산 배리어층은 금속 또는 금속 산화물을 포함한다. 일부 실시예들에서, 시드층은 지르코늄 산화물을 포함한다.
본 발명개시의 다른 실시예는 디바이스를 포함한다. 상기 디바이스는: 핀 구조물; 핀 구조물을 감싸는 도핑된 계면층; 도핑된 계면층 위에 위치한 도핑되지 않은 비정질 하이 k 유전체층 - 상기 도핑되지 않은 비정질 하이 k 유전체층은 질화된 외면을 가짐 -; 상기 도핑되지 않은 비정질 하이 k 유전체층의 질화된 외면 위에 위치한 확산 배리어층; 확산 배리어층 위에 위치한 시드층; 및 시드층 위에 위치한 도핑된 강유전체층을 포함하며, 도핑된 강유전체층은 결정질 구조를 갖는다.
본 발명개시의 다른 실시예는 반도체 디바이스를 제조하는 방법을 포함한다. 본 방법은, 반도체층 위에 계면층을 형성하는 단계; 계면층 위에 비정질 유전체층을 형성하는 단계; 비정질 유전체층 위에 적어도 제1 층 또는 제2 층을 형성하는 단계; 제1 층 위 또는 제2 층 위에 강유전체층을 형성하는 단계 - 강유전체층은 도펀트를 포함함 -; 및 강유전체층의 형성 후에 어닐링 공정을 수행하는 단계를 포함하고, 제1 층은 어닐링 공정의 수행 동안에 강유전체층의 도펀트가 비정질 유전체층 내로 확산되는 것을 방지하며, 제2 층은 강유전체층의 형성을 용이하게 하기 위한 시드층으로서 작용한다. 일부 실시예들에서, 상기 방법은, 반도체층으로서 핀 구조물을 형성하는 단계를 더 포함하며, 계면층을 형성하는 단계는 계면층이 핀 구조물의 윗면과 측벽을 감싸도록 수행된다. 일부 실시예들에서, 계면층을 형성하는 단계는 계면층을 도핑하는 단계를 포함한다. 일부 실시예들에서, 계면층의 도핑은 계면층을 이트륨 또는 란타늄으로 도핑하는 것을 포함한다. 일부 실시예들에서, 비정질 유전체층의 형성은 도핑되지 않은 하프늄 산화물층을 비정질 유전체층으로서 형성하는 것을 포함한다. 일부 실시예들에서, 적어도 제1 층 또는 제2 층을 형성하는 단계는, 비정질 유전체층 위에 제1 층을 형성하는 단계; 및 제1 층 위에 제2 층을 형성하는 단계를 포함한다. 일부 실시예들에서, 제1 층을 형성하는 단계는 제1 층으로서 확산 배리어층을 형성하는 단계를 포함하고, 확산 배리어층은 금속 또는 금속 산화물을 함유하도록 형성된다. 일부 실시예들에서, 제2 층을 형성하는 단계 및 강유전체층을 형성하는 단계는, 강유전체층이 결정질 구조를 갖고, 제2 층과 강유전체층 각각이 사방정계 배향을 갖도록 수행된다. 일부 실시예들에서, 상기 방법은, 비정질 유전체층의 외면을 질화시키기 위한 질화 공정을 수행하는 단계를 더 포함한다.
상기 내용에 의하면, 본 발명개시는 종래의 네거티브 커패시턴스 FET 및 그 제조에 대한 장점을 제공한다는 것을 살펴볼 수 있다. 그러나, 다른 실시예들이 추가적인 장점을 제공할 수 있으며, 모든 장점들이 본 명세서에서 반드시 개시되는 것은 아니라는 것과, 모든 실시예들에 대해 특별한 장점이 요구되지는 않는다는 것이 이해된다.
하나의 장점은 계면층을 도핑함으로써, 결과적인 게이트 스택은 더 낮은 임계 전압 또는 더 작은 임계 전압 드리프트를 가질 수 있다는 것이다. 도핑된 계면층은 또한, 보다 가혹한 조건(예를 들어, 보다 큰 전압 스윙을 다루어야 하는 경우) 하에서도 보다 견고하며, 장애를 일으킬 가능성이 낮다.
다른 장점은 비정질질 하이 k 유전체층 및/또는 확산 배리어층의 질화된 외면이 강유전체층으로부터 비정질층으로의 도펀트의 확산을 각각 억제하거나 또는 방지할 수 있다는 것이다. 도펀트 확산은 바람직하지 못한데, 그 이유는, 도펀트 확산은 비정질층을 보다 결정질 유사의 구조로 변형시킬 수 있어서, 네거티브 커패시턴스 기능을 방해하고 결과적인 FET의 신뢰성을 저하시키기 때문이다. 비정질층 및 확산 배리어층의 질화된 외면이 바람직하지 않은 도펀트 확산을 억제하거나 또는 방지할 수 있기 때문에, 네거티브 커패시턴스 FET의 성능 및 신뢰성이 개선될 수 있다.
또다른 장점은 (강유전체층의 형성 이전에 그리고 비정질 하이 k 유전체층 위에 형성된) 시드층이 강유전체층의 형성을 용이하게 한다는 것이다. 예를 들어, 시드층은 강유전체층이 성취해야 하는 결정 배향(예컨대, 사방정계 배향)을 갖도록 형성될 수 있다. 이는 강유전체층에 대해 원하는 결정 배향을 여전히 달성하면서, (강유전체층의 퇴적 후에 수행되는) 어닐링 공정이 보다 낮은 공정 온도를 가질 수 있게 한다. 보다 낮은 어닐링 공정 온도는 또한 도펀트 확산을 덜 유발시킬 수 있으며, 앞서 논의한 바와 같이, 도펀트 확산의 감소는 네거티브 커패시턴스 FET의 성능 및 신뢰성을 향상시킬 수 있다. 다른 장점은 기존의 제조 공정 흐름과의 호환성 및 구현의 용이성을 포함할 수 있다.
본 발명개시는 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처들은 실척도로 작도되지 않았으며 단지 설명을 목적으로 이용된다는 점을 강조해둔다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 예시적인 FinFET 디바이스의 사시도이다.
도 2a 내지 도 10a는 본 발명개시의 다양한 실시예에 따른 상이한 제조 단계에서의 FinFET 디바이스의 3차원 사시도들이다.
도 2b 내지 도 10b는 본 발명개시의 다양한 실시예에 따른 상이한 제조 단계에서의 Y축을 따라 절단된 FinFET 디바이스의 측단면도들이다.
도 6c 내지 도 10c는 본 발명개시의 다양한 실시예에 따른 상이한 제조 단계에서의 X축을 따라 절단된 FinFET 디바이스의 측단면도들이다.
도 11 내지 도 15는 본 발명개시의 다양한 실시예에 따른 FinFET 디바이스의 확대 부분의 측단면도들이다.
도 16은 본 발명개시의 실시예들에 따른 FinFET 디바이스를 제조하는 방법의 흐름도이다.
아래의 개시내용은 본 발명의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공하는 것으로 이해된다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성들간의 관계를 설명하는 것은 아니다. 또한, 다양한 피처들은 단순 명료함을 위해 여러 치수들로 임의적으로 작도될 수 있다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 예를 들어, 도면들에서 디바이스가 뒤집어지면, 다른 엘리먼트들 또는 피처들의 "밑" 또는 "아래쪽"에 있는 것으로서 기술된 엘리먼트들은 상기 다른 엘리먼트들 또는 피처들의 "윗쪽"으로 배향될 것이다. 따라서, 예시적인 용어 "아래"는 위와 아래의 배향 모두를 망라할 수 있다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
적절한 도펀트 농도 및 사후 어닐링 조건으로, 강유전체(ferroelectric) 물질은 전계 효과 트랜지스터(FET)에 대한 네거티브 커패시턴스(negative-capacitance; NC) 효과를 달성할 수 있다. NC 효과는 특정 회로 응용에서 유용할 수 있다. 그러나, 기존의 네거티브 커패시턴스 FET 및 그 제조 방법은 여전히 단점을 갖는다. 예를 들어, 네거티브 커패시턴스 FET의 제조는 어닐링 공정 동안과 같이 고온 환경을 수반할 수 있다. 고온 환경은 도펀트로 하여금 네거티브 커패시턴스 FET의 상이한 층들 간에 확산되게 할 수 있다. 이러한 도펀트 확산은 바람직하지 못한데, 그 이유는 이러한 도펀트 확산은 네거티브 캐패시턴스 FET의 특정 층들에서 더 높은 전압 강하를 유발시킬 수 있고, 이것은 이들 층들을 예상보다 빨리 마모시킬 수 있기 때문이다. 이들 층들이 마모되면, 전반적인 네거티브 커패시턴스 FET은 성능이 저하되거나 심지어 장애를 일으킬 수도 있다. 이러한 이유로, 기존의 네거티브 커패시턴스 FET는 신뢰성 측면에서 여전히 문제가 있을 수 있다.
기존의 네거티브 커패시턴스 FET와 관련한 문제점을 극복하기 위해, 본 발명개시는, 네거티브 커패시턴스 FET의 신뢰성을 향상시키기 위해, 네거티브 커패시턴스 FET의 다양한 층들에 대해 처리 공정들을 수행하고/수행하거나 네거티브 커패시턴스 FET을 위한 추가적인 층들을 형성하는 것을 수반한다. 네거티브 커패시턴스 FET의 예시로서, 본 발명개시의 다양한 양태를 반도체 산업에서 최근에 인기를 끌고 있는 핀형 전계 효과 트랜지스터(fin-like field-effect transistor; FinFET) 디바이스를 참조하여 이하에서 논의한다. FinFET 디바이스는 P형 금속 산화물 반도체(P-type metal-oxide-semiconductor; PMOS) FinFET 디바이스와 N형 금속 산화물 반도체(N-type metal-oxide-semiconductor; NMOS) FinFET 디바이스를 포함하는 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 디바이스일 수 있다. 하지만, 본 출원은 구체적으로 청구된 것을 제외하고, 특정 유형의 디바이스로 제한되어서는 안된다는 것을 이해한다.
도 1을 참조하면, 예시적인 FinFET 디바이스(50)의 사시도가 도시되어 있다. FinFET 디바이스(50)는 (벌크 기판과 같은) 기판 위에 구축된 비평면형 다중 게이트 트랜지스터이다. 얇은 실리콘 함유 "핀형" 구조물(이하, "핀"이라고 칭함)은 FinFET 디바이스(50)의 몸체를 형성한다. 핀은 도 1에서 도시된 바와 같이 X 방향을 따라 연장된다. 핀은 X 방향에 직교하는 Y 방향을 따라 측정된 핀 폭(Wfin)을 갖는다. FinFET 디바이스(50)의 게이트(60)는 이 핀을 감싸는데, 예를 들어, 핀의 대향 측벽면들과 최상면을 감싼다. 따라서, 게이트(60)의 일부분은 X 방향 및 Y 방향 둘 다에 대해 직교하는 Z 방향으로 핀 위에 위치된다.
LG는 X 방향으로 측정된 게이트(60)의 길이(또는 보는 관점에 따라, 폭)를 나타낸다. 게이트(60)는 게이트 전극 컴포넌트(60A)와 게이트 유전체 컴포넌트(60B)를 포함할 수 있다. 게이트 유전체(60B)는 Y 방향으로 측정된 두께(tox)를 갖는다. 게이트(60)의 일부분은 얕은 트렌치 격리부(shallow trench isolation; STI)와 같은 유전체 격리 구조물 위에 위치한다. FinFET 디바이스(50)의 소스(70) 및 드레인(80)은 게이트(60)의 대향 측면 상의 핀의 연장부 내에 형성된다. 게이트(60)에 의해 감싸진 핀의 일부분은 FinFET 디바이스(50)의 채널로서 작용한다. FinFET 디바이스(50)의 유효 채널 길이는 핀의 치수에 의해 결정된다.
FinFET 디바이스는 돌출형 핀 구조물을 갖지 않는 종래의 금속 산화물 반도체 전계 효과 트랜지스터(Metal-Oxide Semiconductor Field Effect Transistor; MOSFET) 디바이스(평면형 트랜지스터 디바이스로도 지칭됨)에 비해 몇가지 장점을 제공한다. 이러한 장점은 보다 우수한 칩 면적 효율성, 개선된 캐리어 이동도, 및 평면형 디바이스의 제조 공정과 호환가능한 제조 공정을 포함할 수 있다. FinFET 디바이스는 또한 하이 k 금속 게이트(high-k metal gate; HKMG) 공정 흐름과 호환된다. 따라서, FinFET 디바이스는 HKMG 디바이스로서 구현될 수 있는데, 여기서 게이트는 각각 하이 k 게이트 유전체 및 금속 게이트 전극을 갖는다. 상기 논의된 이러한 장점들을 위해, FinFET 디바이스를 사용하여 집적 회로(IC) 칩을 그 일부분 또는 전체 IC 칩에 대해 설계하는 것이 바람직할 수 있다.
도 2a 내지 도 10a는 다양한 제조 단계에서의 FinFET 디바이스(100)의 개략적인 단편적 3차원 사시도들을 도시하고, 도 2b 내지 도 10b는 다양한 제조 단계에서의 FinFET 디바이스(100)의 개략적인 단편적 측단면도들을 도시하며, 도 6c 내지 도 10c는 다양한 제조 단계에서의 FinFET 디바이스(100)의 여러가지 개략적인 단편적 측단면도들을 도시한다. 도 2b 내지 도 10b의 측단면도들은 Y 축을 따라 FinFET 디바이스(100)를 "절단"함으로써 얻어진 것이며, 따라서 이러한 도 2b 내지 도 10b를 Y 절단 도면들이라고 칭할 수 있다. 도 6c 내지 도 10c의 측단면도들은 X 축을 따라 FinFET 디바이스(100)를 "절단"함으로써 얻어진 것이며, 따라서 이러한 도 6c 내지 도 10c를 X 절단 도면들이라고 칭할 수 있다.
도 2a 및 도 2b를 참조하면, FinFET 디바이스(100)는 반도체층(110)을 포함한다. 실시예에서, 반도체층(110)은 결정 실리콘 물질을 포함한다. 다른 실시예에서, 반도체층은 SiGe, Ge, GeSn, SiGen, 또는 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 또한, 반도체층은 단층 구조 또는 다층 구조일 수 있다는 것을 이해한다.
복수의 도펀트 이온을 반도체층(110)에 주입하기 위해 주입 공정이 수행될 수 있다. 도펀트 이온은, NMOS 또는 PMOS가 필요한지 여부에 따라, 일부 실시예들에서, n형 물질, 예컨대, 비소(As) 또는 인(P)을 포함할 수 있거나, 또는 일부 다른 실시예에서, p형 물질, 예컨대, 붕소(B)를 포함할 수 있다.
이제 도 3a 및 도 3b를 참조하면, 반도체층(110)은 하나 이상의 리소그래피 공정을 통해 패터닝되어 핀 구조물(또는 핀)(130)을 형성한다. 핀(130)의 상이한 부분들이 FinFET 디바이스(100)의 소스, 드레인, 및 채널 영역으로서 작용할 것이라는 것을 이해한다. 핀(130)을 형성하기 위해 반도체층(110)을 패터닝하는 단계를 핀 정의(fin definition)라고 칭할 수 있다. 핀(130)은 각각 폭(140)을 가지며, 핀(130)들 사이에 피치(150)가 존재한다는 것을 유념한다. 일부 실시예들에서, 폭(140)은 약 4나노미터(㎚) 내지 약 8㎚의 범위 내에 있다. 일부 실시예들에서, 피치(150)는 약 12㎚ 내지 약 50㎚의 범위 내에 있다.
도 3a 및 도 3b를 계속 참조하면, 핀(130)들을 전기적으로 격리시키기 위해, 격리 구조물(160)이 반도체층(110) 위에 그리고 핀(130)들 사이에 형성된다. 격리 구조물(160)은 얕은 트렌치 격리(STI) 구조물일 수 있다. 일부 실시예들에서, 격리 구조물(160)은 실리콘 산화물 또는 실리콘 질화물과 같은 유전체 물질을 포함한다. 격리 구조물(160)은 핀(130)에 의해 형성된 개구부를 채우도록 유전체 물질을 퇴적한 다음, 윗면을 평탄화하기 위해 (화학적 기계적 폴리싱과 같은) 폴리싱 공정을 수행함으로써 형성될 수 있다.
이제 도 4a 및 도 4b를 참조하면, 리세스(170)를 형성하도록 하나 이상의 에칭 공정이 수행된다. 리세스(170)는 격리 구조물(160)로부터 물질의 일부분(그러나 전부는 아님)을 제거함으로써 형성된다. 이 때, 핀(130)은 격리 구조물(160) 밖으로 위쪽으로 부분적으로 돌출한다. 달리 말하면, 각각의 핀(130)의 측벽의 일부분은 노출되고 격리 구조물(160)에 의해 덮혀지지 않는다. 핀(130)은 각각 핀(130)의 최상면으로부터 격리 구조물(160)의 윗면까지 측정된 높이(180)를 갖도록 형성된다. 일부 실시예들에서, 높이(180)는 약 30㎚ 내지 약 100㎚의 범위 내에 있다.
이제 도 5a 및 도 5b를 참조하면, 유전체층(190)이 핀(130) 위에 형성된다. 유전체층(190)은 퇴적 공정에 의해, 예를 들어, 플라즈마 강화 화학적 기상 증착(plasma-enhanced chemical vapor deposition; PECVD) 공정 또는 플라즈마 강화 원자층 증착(plasma-enhanced atomic layer deposition; PEALD) 공정에 의해 형성될 수 있다. 일부 실시예들에서, 유전체층(190)은 실리콘 산화물을 포함한다. 유전체층(190)은 또한 약 1㎚ 내지 약 3㎚의 범위 내에 있는 두께를 갖도록 형성된다.
이제 도 6a 내지 도 6c를 참조하면, 더미 게이트 전극(200)이 핀(130) 위에 그리고 격리 구조물(160) 위에 형성된다. 더미 게이트 전극(200)은 하나 이상의 패터닝 공정에 의해 형성된다. 예를 들어, 폴리실리콘 물질이 격리 구조물(160) 위에 형성된다. 그 후, 패터닝된 하드 마스크(210)가 폴리실리콘 물질 위에 형성된다. 일부 실시예들에서, 패터닝된 하드 마스크(210)는 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 그 후, 패터닝된 하드 마스크(210)는 더미 게이트 전극(200)을 형성하기 위해 아래의 폴리실리콘 물질을 (예를 들어, 하나 이상의 에칭 공정에 의해) 패터닝하는데 사용된다. 도 6a 및 도 6b에서 도시된 바와 같이, 더미 게이트 전극(200)은 각각 핀(130)들 각각을 감싸도록 형성된다.
더미 게이트 전극(200)에 의해 덮혀지지 않은 유전체층(190)의 부분들은 제거되고, 이로써 더미 게이트 전극(200) 밖에 있는 핀(130)의 부분들을 노출시킨다. 더미 게이트 전극(200) 아래에 위치한 유전체층(190)의 부분들은 더미 게이트 유전체층으로서 작용할 수 있음을 이해한다.
도 6c에서 도시된 바와 같이, 더미 게이트 전극(200) 아래에 위치한(그리고 더미 게이트 전극에 의해 감싸인) 핀(130)의 부분들(130A)은 FinFET 디바이스(100)의 채널 영역으로서 작용한다. X 방향으로 측정된 채널 영역(130A)의 횡측 치수는 FinFET 디바이스(100)의 게이트 길이(220)를 정의한다. 일부 실시예들에서, 게이트 길이(220)는 약 8㎚과 약 20㎚ 사이의 범위 내에 있다. 더미 게이트 전극(200) 바로 아래에 위치하지 않은 핀(130)의 부분들은 FinFET 디바이스(100)의 소스/드레인 영역의 일부로서 작용할 수 있다.
이제 도 7a 내지 도 7c를 참조하면, 게이트 스페이서(230)가 더미 게이트 전극(200)의 측벽 상에 형성된다. 게이트 스페이서(230)는 유전체층을 퇴적하고 유전체층에 대해 에칭 공정을 수행함으로써 형성될 수 있다. 다양한 실시예들에서, 게이트 스페이서(230)는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 이들의 조합들을 포함할 수 있다.
소스/드레인 에피(epi) 영역(250)이 핀 구조물(130) 상에 형성된다. 소스/드레인 에피 영역(250)은 핀(130)의 노출면 상에 반도체 물질을 에피택셜 성장시킴으로써 형성된다. 이와 같이, 도 7a에서 도시된 바와 같이, 더미 게이트 전극(200) 밖에 있는 핀(130)의 부분들을 감싸도록 소스/드레인 에피 영역(250)이 형성된다. 소스/드레인 에피 영역(250) 및 소스/드레인 에피 영역(250)이 감싸고 있는 핀(130)의 부분들은 FinFET 디바이스(100)의 소스/드레인 컴포넌트로서 총체적으로 작용할 수 있다.
소스/드레인 에피 영역(250)은 약 3㎚와 약 8㎚ 사이의 범위 내에 있는 두께를 갖는다. 소스/드레인 에피 영역(250)은 또한 FinFET 디바이스(100)가 PFET인지 또는 NFET인지 여부에 따라 N형 도핑 또는 P형 도핑이 될 수 있다. N형 도핑된 소스/드레인 영역(250)의 경우, 이 영역은 예를 들어, SiP, SiAs, SiGeP, SiGeAs, GeP, GeAs, 또는 다른 SiGeSn Ⅲ-Ⅴ족 화합물을 포함할 수 있다. P형 도핑된 소스/드레인 영역(250)의 경우, 이 영역은 예를 들어, SiB, SuGa, SiGeB, SiGeGa, GeB, GeGa, 또는 다른 SiGeSn Ⅲ-Ⅴ족 화합물을 포함할 수 있다.
이제 도 8a 내지 도 8c를 참조하면, 에칭 정지층(280)이 소스/드레인 에피 영역(250) 및 격리 구조물(160)의 윗면 위에 형성된다. 그 후, 층간 유전체(interlayer dielectric; ILD)(300)가 에칭 정지층(280) 위에 형성된다. 일부 실시예들에서, ILD(300)는 실리콘 산화물을 포함한다. ILD(300)는 적절한 퇴적 공정에 의해 형성될 수 있다. 어닐링 공정이 또한 ILD(300)에 대해 수행될 수 있다. ILD(300)의 윗면을 평탄화하여 더미 게이트 전극(200)의 윗면을 노출시키기 위해 화학적 기계적 폴리싱(CMP)과 같은 폴리싱 공정이 수행된다. 일부 실시예들에서, 또다른 어닐링 공정이 ILD(300)에 대해 수행될 수 있다.
이제 도 9a 내지 도 9c를 참조하면, 더미 게이트 전극(200) 및 더미 게이트 유전체(190)를 제거하기 위해 더미 게이트 제거 공정(310)이 FinFET 디바이스(100)에 대해 수행된다. 일부 실시예들에서, 더미 게이트 제거 공정(310)은 더미 게이트 전극(200) 및 더미 게이트 유전체(190)의 물질을 에칭하여 제거하기 위해 하나 이상의 에칭 공정을 포함할 수 있다. 더미 게이트 전극(200) 및 더미 게이트 유전체(190)의 제거는 ILD(300) 내에서 리세스 또는 개구부(320)를 형성한다. 리세스(320)의 측벽은 게이트 스페이서(230)에 의해 정의된다. 한편, 핀(130)은 더미 게이트 제거 공정(310)에 의해 실질적으로 에칭되지 않고 리세스(320) 내에서 노출된 상태로 남는다.
이제 도 10a 내지 도 10c를 참조하면, 제거된 더미 게이트 유전체(190) 및 더미 게이트 전극(200)을 대체하기 위해, 리세스(320) 내에 기능성 게이트 구조물(400)이 형성된다. 먼저, 계면층(410)이 핀(130) 상에, 예를 들어, 핀(130)의 최상면 및 측벽 상에 형성된다. 계면층(410)은 일부 실시예들에서는 실리콘 산화물(SiO2)과 같은 유전체 물질을, 또는 일부 다른 실시예들에서는 게르마늄 산화물(GeO2)과 같은 유전체 물질을 포함한다. 계면층(410)은 원자층 증착(ALD), 열 산화, 또는 UV 오존 산화와 같은 적절한 기술에 의해 형성될 수 있다. 일부 실시예들에서, 계면층(410)은 약 10옹스트롬 미만의 두께를 가질 수 있다.
본 발명개시의 다양한 양태에 따르면, 계면층(410)이 또한 도핑될 수 있다. 예를 들어, 계면층(410)은, 일부 실시예들에서, 이트륨으로 도핑될 수 있다. 계면층(410)은, 일부 다른 실시예들에서, 란타늄으로 도핑될 수도 있다. 이와 같이, 계면층(410)은 이트륨 도핑된 실리콘 산화물 또는 란타늄 도핑된 실리콘 산화물을 포함할 수 있다.
계면층(410)의 도핑은 네거티브 커패시턴스 디바이스로서의 FinFET 디바이스(100)의 신뢰성 성능을 향상시킨다. 예를 들어, 도핑된 계면층(410)을 갖는 FET는 감소된 Vt 드리프트뿐만이 아니라, 낮아진 임계 전압(Vt) 및 게이트 전류(Igate)를 가질 수 있다. 이러한 개선은 계면층(410)과 그 위에 배치된 층(예를 들어, 하이 k 유전체층)의 계면에서의 쌍극자 형성에 기인될 수 있다. 도핑된 계면층(410)은 또한 게이트 구조물(400)로 하여금 보다 낮은 트래핑 효율로 인해 보다 양호한 포지티브 바이어스 온도 불안정성(positive bias temperature instability; PBTI) 내성을 제공할 수 있게 해준다.
상기 논의된 이러한 개선은 계면층(410)이 장애에 대해 보다 우수한 내성(그리고 이에 따라 보다 우수한 신뢰성)을 갖는다는 것을 의미한다. 이것은 유리한데, 그 이유는 도펀트가 강유전체층으로부터 비정질(amorphous)층으로 확산되는 경우(이하에서 보다 상세히 설명됨), 계면층(410)은 바람직하지 않은 결과의 대부분, 즉 계면층(410)에 걸친 더 큰 전압 강하를 견뎌내기 때문이다. 계면층(410)에 걸친 더 큰 전압 강하는 예상보다 빨리 계면층(410)을 마모시켜서, 계면층(410) 및 대응하는 FinFET 디바이스(100)의 신뢰성 장애를 일으킬 수 있다. 여기서, 계면층(410)의 도핑은 계면층 그 자체를 보다 견고하게 하고, 따라서, 강유전체층으로부터 비정질층으로의 바람직하지 않은 도펀트 확산이 완전히 방지될 수 없더라도, 계면층(410)은 더 큰 전압 강하를 견뎌낸다는 결과로서 여전히 장애가 덜 발생할 것이다. 계면층(410)의 신뢰성이 개선됨에 따라, 전체 FinFET 디바이스(100)의 신뢰성이 또한 개선될 수 있다.
다음으로, 층(420)이 계면층(410) 위에 형성된다. 층(420)은 일부 실시예들에서 다중 서브층을 포함할 수 있다. 이들 서브층은, 기능성 게이트 구조물(400)의 일부분의 확대된 Y 절단 단면도들인 도 11 내지 도 15에서 도시되어 있다. 예를 들어, 도 11 내지 도 15는 핀(130)의 일부분, 핀(130)의 일부분을 감싸는 계면층(410)의 일부분, 및 계면층(410) 위에 형성되는 층(420)의 하나 이상의 서브층의 일부분을 도시한다.
도 11을 참조하면, 층(420)은 실리콘 산화물의 유전상수보다 큰(예를 들어, 4~6배 더 큰) 유전상수를 갖는 하이 k 유전체 물질을 포함하는 서브층(420A)을 포함한다. 이와 같이, 서브층(420A)을 하이 k 유전체층이라고도 칭할 수 있다. 일부 실시예들에서, 서브층(420A)은 ("순수" 하프늄 산화물인 것으로 간주될 수 있는) 도핑되지 않은 하프늄 산화물을 포함한다. 서브층(420A)은 또한 비정질 구조를 가질 수 있다. 도펀트가 서브층(420A) 내로 확산되는 경우, 서브층(420A)의 비정질 구조는 결정질 구조로 전환될 수 있는데, 이는 이하에서 보다 상세하게 설명되는 이유로 바람직하지 않다. 따라서, 본 발명개시는, 후술하는 바와 같이, 서브층(420A)의 비정질 성질을 유지하기 위한 처리 공정을 수행하고/수행하거나 추가적인 층을 형성한다.
도 11을 계속해서 참조하면, 층(420)은 또한 강유전체 서브층(420B)을 포함할 수 있다. 강유전체 서브층(420B)은 스퍼터링, PVD, CVD 등을 이용하여 형성될 수 있다. 강유전체 서브층(420B)은 결정층이거나 또는 결정질 구조를 가질 수 있으며, 예를 들어, 이것은 사방정계 배향(또는 사방정상)을 갖는 하프늄 산화물을 포함할 수 있다. 사방정계는 서로 다른 3개의 직교하는 축들을 갖는 결정계 또는 3차원 기하학적 배열을 지칭하거나 나타낼 수 있다. 일부 실시예들에서, 강유전체 서브층(420B)은 도핑될 수 있는데, 예를 들어, 지르코늄(Zr)으로 도핑될 수 있다.
이제 도 12를 참조하면, 일부 실시예들에서, 강유전체 서브층(420B)의 형성 이전에 서브층(420A)에 대해 질화 공정(450)이 수행될 수 있다. 일부 실시예들에서, 질화 공정(450)은 질소 환경에서 서브층(420A)을 어닐링함으로써 수행될 수 있다. 질화 공정(450)의 결과로서, 질화된 외면(420C)이 서브층(420A) 상에 형성된다. 서브층(420A)이 하프늄 산화물을 포함하는 일부 실시예들에서, 질화된 외면(420C)은 하프늄 실리콘 산화질화물(HfSiON)을 포함할 수 있다. 서브층(420A)의 외면(420C)의 질화는 (강유전체 서브층(420B)으로부터와 같이) 위에 있는 층으로부터 서브층(420A)으로의 도펀트의 확산을 억제시킬 수 있다.
도펀트 확산의 억제는 게이트 구조물(400)의 성능 및 FinFET 디바이스(100)의 신뢰성을 향상시킬 수 있다. 예를 들어, FinFET 디바이스(100)의 제조는 고온 환경을 포함할 수 있다. 예를 들어, 하나 이상의 어닐링 공정이 기능성 게이트 구조물(400)의 형성의 일부로서 수행될 수 있다. 일부 실시예들에서, 이러한 어닐링 공정은 강유전체 서브층(420B)의 형성 동안 또는 형성 후에 수행될 수 있다.
전술한 바와 같이, 강유전체 서브층(420B)은 도펀트로 도핑될 수 있다. 고온 공정 동안, 강유전체 서브층(420B)으로부터의 도펀트는 아래의 서브층(420A)으로 확산될 수 있다. 서브층(420A)으로의 바람직하지 않은 도펀트 확산은 서브층(420A)의 비정질 물질(예컨대, 도핑되지 않은 하프늄 산화물)을 보다 결정질 구조의 물질로 변환시킬 수 있다. 도펀트 확산된 층(420A)의 이러한 결정질 구조의 물질이 강유전체 효과를 갖는 한, 강유전체 서브층(420B) 및 서브층(420A) 상에서 네거티브 전압의 강하를 유발시킬 수 있다. 결과적으로, 이제 계면층(410)에 걸쳐 더 높은 전압 강하가 존재하는데, 이는 계면층(410) 및 FinFET 디바이스(100)의 신뢰성을 저하시킬 수 있다.
상술한 이러한 이유로, 본 발명개시는, 예를 들어, 강유전체 서브층(420B)으로부터 서브층(420A)으로의 도펀트 확산을 방지하거나 또는 감소시킴으로써 서브층(420A)의 비정질 구조를 유지하는 것을 목적으로 한다. 여기서, 질화된 표면(420C)의 형성은 강유전체 서브층(420B)으로부터 서브층(420A)으로의 바람직하지 않은 도펀트 확산을 억제하는 한가지 방법이다. 결과적으로, FinFET 디바이스(100)의 신뢰성은 개선된다.
이제 도 13을 참조하면, 일부 실시예들에서, 서브층(420A)의 외면을 질화하는 것 대신에 또는 이에 더하여, 층(420)은 강유전체 서브층(420B)과 서브층(420A) 사이에 위치한 확산 배리어 서브층(420D)을 더 포함할 수 있다. 일부 실시예들에서, 확산 배리어 서브층(420D)은 탄탈륨(Ta) 또는 탄탈륨 질화물(TaN)과 같은 금속 함유층을 포함한다. 다른 실시예들에서, 확산 배리어 서브층(420D)은 알루미늄 산화물(Al2O3) 또는 탄탈륨 산화물(Ta2O5)과 같은 금속 산화물 함유층을 포함한다. 일부 다른 실시예들에서, 확산 배리어 서브층(420D)은 하나 이상의 금속과 금속 산화물의 조합을 포함할 수 있다. 확산 배리어 서브층(420D)의 존재는 또한 강유전체 서브층(420B)으로부터 서브층(420A)으로의 바람직하지 않은 도펀트 확산을 방지하거나 또는 감소시키고, 이에 따라 FinFET 디바이스(100)의 신뢰성을 향상시킨다.
이제 도 14를 참조하면, 일부 실시예들에서, 서브층(420A)의 외면을 질화하는 것 및/또는 확산 배리어 서브층(420D)을 구현하는 것 대신에 또는 이에 더하여, 층(420)은 강유전체 서브층(420B)과 서브층(420A) 사이에 위치한 시드 서브층(420E)을 더 포함할 수 있다. 일부 실시예들에서, 시드 서브층(420E)은 플라즈마 강화 원자층 증착(PEALD) 공정에 의해 형성될 수 있다.
시드 서브층(420E)은 강유전체 서브층(420B)에서 특정 배향(예를 들어, 사방정계 배향)을 달성하기 위해 (나중에 수행될) 고온 어닐링 공정의 온도를 낮추도록 구성된다. 예를 들어, 시드 서브층(420E)의 형성이 없는 경우, 어닐링 공정은 일반적으로 강유전체 서브층(420B)에서 사방정계 배향을 달성하기 위해 섭씨 X도(예를 들어, 650 < X < 750)의 공정 온도를 필요로 할 수 있다. 그러나, 시드 서브층(420E)의 형성이 있으면, 어닐링 공정은 강유전체 서브층(420B)에서 사방정계 배향을 달성하기 위해 섭씨 Y도(예를 들어, 450 < Y < 550)의 공정 온도만을 필요로 할 수 있으며, 여기서 Y는 X보다 작다.
일부 실시예들에서, 시드 서브층(420E)은 강유전체 서브층(420B)으로서 하프늄 지르코늄 산화물(HfZrO2) 물질의 퇴적을 용이하게 하기 위해 지르코늄 산화물(ZrO2)을 포함한다. 일부 실시예들에서, 매우 안정한 강유전체 사방정상 지르코늄 산화물층이 고온 어닐링 공정 없이 (시드 서브층(420E)으로서) 퇴적될 수 있다. 그 후, (강유전체 서브층(420B)으로서) 하프늄 지르코늄 산화물 물질은 여전히 사방정상을 달성할 수 있으면서, 보다 낮은 어닐링 온도 하에서 사방정상 지르코늄 산화물 상에 퇴적될 수 있다.
이제 도 15를 참조하면, 본 발명개시의 실시예에서, 층(420)은 상술한 모든 서브층들(420A~420E)을 포함한다. 예를 들어, 계면층(410)을 감싸기 위해 하프늄 산화물과 같은 도핑되지 않은 하이 k 유전체 물질이 서브층(420A)으로서 형성되며, 여기서 계면층(410) 자체는 도핑(예를 들어, 이트륨으로 도핑되거나 또는 란타늄으로 도핑됨)될 수 있다. 비정질 서브층(420A)은 비정질 구조를 갖는다. 서브층(420A)은 질화된 외면(420C)을 가지며, 이 질화된 외면은 도 12를 참조하여 상술된 질화 공정(450)과 같은 질화 공정에 의해 형성될 수 있다. 확산 배리어 서브층(420D)이 서브층(420A)의 질화된 표면(420C) 상에 형성된다. 시드 서브층(420E)이 확산 배리어 서브층(420D) 상에 형성된다. 강유전체 서브층(420B)이 시드 서브층(420E) 상에 형성된다.
상술한 바와 같이, 계면층(410)의 도핑 및 층(420)의 다양한 서브층의 형성은 네거티브 커패시턴스 디바이스로서의 FinFET 디바이스의 신뢰성을 향상시킬 수 있다. 예를 들어, 계면층(410)의 도핑은 문턱 전압(Vt) 및 그 드리프트를 낮출 수 있다. 질화된 표면(420C) 및 확산 배리어 서브층(420D)은 강유전체 서브층(420B)으로부터 비정질 서브층(420A)으로의 도펀트의 바람직하지 않은 확산을 방지하거나 또는 감소시킬 수 있다. 시드 서브층(420E)은 높은 어닐링 온도를 요구하지 않고서 강유전체 서브층(420B)의 퇴적이 수행되도록 해준다.
본 발명개시의 장점들은 (예컨대, 도 11 내지 도 14에서 도시된 실시예들에서의 경우와 같이) 서브층들(420C/420D/420E) 중 하나 이상이 생략된 경우에도, 또는 계면층(410)이 도핑되지 않은 경우에도 여전히 달성될 수 있음을 이해한다. 달리 말하면, 본 발명개시는 계면층(410)의 도핑 또는 비도핑뿐만 아니라, 서브층들(420C/420D/420E)의 상이한 조합(어느 것도 필요하지 않는 경우도 포함)을 허용한다.
도 10a 내지 도 10c를 다시 참조하면, 캡핑층(510)이 층(420) 상에, 예를 들어, 전술한 강유전체 서브층(420B) 상에 형성된다. 일부 실시예들에서, 캡핑층(510)은 금속 물질을 포함할 수 있다. 일부 실시예들에서, 어닐링 공정이 캡핑층의 형성 후에 수행될 수 있다. 어닐링 공정은 비교적 고온에서 수행될 수 있다. 전술한 바와 같이, 어닐링 공정의 고온은 강유전체층(예를 들어, 도 15의 서브층(420B))으로부터 비정질 하이 k 유전체층(예를 들어, 도 15의 서브층(420A))으로의 바람직하지 않은 도펀트 확산을 야기시킬 것이다. 그러나, 비정질 하이 k 유전체층 및/또는 확산 배리어층(예컨대, 도 15의 서브층(420D))의 질화된 외면(예를 들어, 도 15의 표면(420C))은 이러한 바람직하지 않은 도펀트 확산을 실질적으로 방지하거나 또는 감소시킨다. 또한, 시드층(예를 들어, 도 15의 서브층(420E))의 형성은 또한 강유전체층으로 하여금 원하는 배향(예를 들어, 사방정계 배향)을 여전히 달성하도록 해주면서, 보다 낮은 공정 온도로 어닐링 공정이 수행되도록 해준다. 이와 같이, 어닐링 공정은 디바이스 성능 또는 신뢰성을 저하시키지 않고서 캡핑층(510)의 형성 후에 수행될 수 있다.
도 10a 내지 도 10c를 계속해서 참조하면, 배리어층(520)이 캡핑층(510) 상에 형성된다. 일부 실시예들에서, 배리어층(520)은 캡핑층(510)의 금속 물질과는 상이한 금속 물질을 포함할 수 있다. 배리어층(520) 상에 일함수 금속층(530)이 형성된다. 일함수 금속층(530)은 원하는 임계 전압(Vt)을 달성하기 위해 FinFET 디바이스(100)의 일함수를 튜닝하도록 구성된다. 일부 실시예들에서, 일함수 금속 성분은, TiAl, TiAlN, TaCN, TiN, WN, 또는 W, 또는 이들의 조합을 포함할 수 있다. 일함수 금속층(530) 상에 아교층(540)이 형성된다. 아교층(540)은 충전(fill) 금속층의 후속 형성을 용이하게 하도록 구성된다. 아교층(540) 상에 충전 금속층(550)이 형성된다. 충전 금속층(550)은 기능성 게이트 구조물(400)의 주요 도전성 부분으로서 작용하도록 구성된다. 다양한 실시예들에서, 충전 금속층(550)은 알루미늄(Al), 텅스텐(W), 구리(Cu), 또는 이들의 조합을 포함할 수 있다. 또한, 기능성 게이트 구조물(400)의 윗면을 평탄화하기 위해 하나 이상의 폴리싱 공정이 수행될 수 있다.
위에서 논의된 실시예들은 본 발명개시의 다양한 양태를 구현하기 위한 예시로서 FinFET 디바이스(100)를 사용하지만, 본 발명개시의 다양한 양태는 비 FinFET 디바이스, 예를 들어, 하이 k 금속 게이트를 사용하는 평면형 디바이스에도 적용될 수 있다는 것이 이해된다. 또한, 본 발명개시의 다양한 양태는 복수의 기술(예를 들어, N45, N20, N16, N10, 및 그 이상)에도 적용가능하다. 또한, 본 발명개시의 다양한 양태는 반드시 네거티브 커패시턴스 응용으로 제한될 필요는 없다.
도 16은 본 발명개시의 실시예들에 따른 반도체 디바이스를 제조하는 방법(900)의 흐름도이다. 일부 실시예들에서, 반도체 디바이스는 네거티브 커패시턴스 FET를 포함한다.
방법(900)은 반도체층 위에 계면층을 형성하는 단계(910)를 포함한다. 일부 실시예들에서, 핀 구조물이 반도체층으로서 형성된다. 계면층은 핀 구조물의 윗면과 측벽을 감싸도록 형성된다. 일부 실시예들에서, 계면층을 형성하는 단계는 계면층을 도핑하는 단계를 포함한다. 일부 실시예들에서, 계면층의 도핑은 계면층을 이트륨 또는 란타늄으로 도핑하는 것을 포함한다.
방법(900)은 계면층 위에 비정질 유전체층을 형성하는 단계(920)를 포함한다. 일부 실시예들에서, 비정질 유전체층의 형성은 도핑되지 않은 하프늄 산화물층을 비정질 유전체층으로서 형성하는 것을 포함한다.
방법(900)은 비정질층 위에 적어도 제1 층 또는 제2 층을 형성하는 단계(930)를 포함한다. 일부 실시예들에서, 적어도 제1 층 또는 제2 층을 형성하는 단계는, 비정질층 위에 제1 층을 형성하는 단계; 및 제1 층 위에 제2 층을 형성하는 단계를 포함한다. 일부 실시예들에서, 제1 층을 형성하는 단계는 제1 층으로서 확산 배리어층을 형성하는 단계를 포함하고, 확산 배리어층은 금속 또는 금속 산화물을 함유하도록 형성된다.
방법(900)은 제1 층 위 또는 제2 층 위에 강유전체층을 형성하는 단계(940)를 포함하며, 강유전체층은 도펀트를 포함한다. 일부 실시예들에서, 제2 층을 형성하는 단계 및 강유전체층을 형성하는 단계는, 강유전체층이 결정질 구조를 갖고, 제2 층과 강유전체층 각각이 사방정계 배향을 갖도록 수행된다.
방법(900)은 강유전체층의 형성 후에 어닐링 공정을 수행하는 단계(950)를 포함한다. 일부 실시예들에서, 제1 층이 형성되면, 제1 층은 어닐링 공정의 수행 동안에 강유전체층의 도펀트가 비정질층 내로 확산되는 것을 방지한다. 일부 실시예들에서, 제2 층이 형성되면, 제2 층은 강유전체층의 형성을 용이하게 하기 위한 시드층으로서 작용한다.
방법(900)은 어닐링 공정이 수행된 후에 금속 게이트 전극을 형성하는 단계(960)를 포함한다. 금속 게이트 전극은 일함수 금속 및 충전 금속을 포함할 수 있다.
반도체 디바이스의 제조를 완료하기 위해 추가적인 공정 단계들이 상술한 단계들(910~950) 이전에, 그 도중에, 또는 그 이후에 수행될 수 있음이 이해된다. 예를 들어, 방법(900)은 비정질 유전체층의 외면을 질화시키기 위한 질화 공정을 수행하는 단계를 더 포함할 수 있다. 다른 예시로서, 도전성 콘택트, 비아, 및 상호연결 라인을 포함하는 상호연결 구조물이 형성될 수 있다. 추가적으로, 테스트 및 패키징 단계가 집적 회로의 제조를 완료하기 위해 수행될 수 있다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 디바이스에 있어서,
반도체층;
상기 반도체층 위에 배치된 계면층;
상기 계면층 위에 배치된 비정질(amorphous) 유전체층;
상기 비정질 유전체층 위에 배치된 강유전체(ferroelectric)층; 및
상기 강유전체층 위에 배치된 금속 게이트 전극
을 포함하고, 다음의 사항,
상기 계면층이 도핑되는 것;
상기 비정질 유전체층이 질화된 외면을 갖는 것;
상기 비정질 유전체층과 상기 강유전체층 사이에 확산 배리어층이 배치되는 것; 또는
상기 비정질 유전체층과 상기 강유전체층 사이에 시드층이 배치되는 것
중 적어도 하나는 참인 것인 디바이스.
실시예 2. 실시예 1에 있어서, 상기 반도체층은 FinFET 디바이스의 핀을 포함한 것인 디바이스.
실시예 3. 실시예 1에 있어서, 상기 디바이스는 네거티브 커패시턴스(negative-capacitance) 디바이스를 포함한 것인 디바이스.
실시예 4. 실시예 1에 있어서, 상기 계면층은 이트륨 또는 란타늄으로 도핑된 것인 디바이스.
실시예 5. 실시예 1에 있어서, 상기 강유전체층은 도핑된 것인 디바이스.
실시예 6. 실시예 1에 있어서, 상기 강유전체층은 결정질 구조를 포함한 것인 디바이스.
실시예 7. 실시예 6에 있어서, 상기 결정질 구조는 사방정계 배향을 갖는 것인 디바이스.
실시예 8. 실시예 1에 있어서, 상기 질화된 외면은 하프늄 실리콘 산화질화물을 포함한 것인 디바이스.
실시예 9. 실시예 1에 있어서, 상기 확산 배리어층은 금속 또는 금속 산화물을 포함한 것인 디바이스.
실시예 10. 실시예 1에 있어서, 상기 시드층은 지르코늄 산화물을 포함한 것인 디바이스.
실시예 11. 디바이스에 있어서,
핀 구조물;
상기 핀 구조물을 감싸는 도핑된 계면층;
상기 도핑된 계면층 위에 위치한 도핑되지 않은 하이 k 유전체층 - 상기 도핑되지 않은 하이 k 유전체층은 질화된 외면을 가짐 -;
상기 도핑되지 않은 하이 k 유전체층의 질화된 외면 위에 위치한 확산 배리어층;
상기 확산 배리어층 위에 위치한 시드층;
상기 시드층 위에 위치한 도핑된 강유전체층 - 상기 도핑된 강유전체층은 결정질 구조를 가짐 -; 및
상기 도핑된 강유전체층 위에 배치된 금속 게이트 전극
을 포함하는 디바이스.
실시예 12. 방법에 있어서,
반도체층 위에 계면층을 형성하는 단계;
상기 계면층 위에 유전체층을 형성하는 단계;
상기 유전체층 위에 적어도 제1 층 또는 제2 층을 형성하는 단계;
상기 제1 층 위 또는 상기 제2 층 위에 강유전체층을 형성하는 단계 - 상기 강유전체층은 도펀트를 포함함 -; 및
상기 강유전체층의 형성 후에 어닐링 공정을 수행하는 단계
를 포함하고,
상기 제1 층은 상기 어닐링 공정의 수행 동안에 상기 강유전체층의 도펀트가 상기 유전체층 내로 확산되는 것을 방지하며,
상기 제2 층은 상기 강유전체층의 형성을 용이하게 하기 위한 시드층으로서 작용하는 것인 방법.
실시예 13. 실시예 12에 있어서, 상기 반도체층으로서 핀 구조물을 형성하는 단계를 더 포함하며, 상기 계면층을 형성하는 단계는, 상기 계면층이 상기 핀 구조물의 윗면과 측벽을 감싸도록 수행되는 것인 방법.
실시예 14. 실시예 12에 있어서, 상기 계면층을 형성하는 단계는 상기 계면층을 도핑하는 단계를 포함한 것인 방법.
실시예 15. 실시예 14에 있어서, 상기 계면층을 도핑하는 단계는 상기 계면층을 이트륨 또는 란타늄으로 도핑하는 단계를 포함한 것인 방법.
실시예 16. 실시예 12에 있어서, 상기 유전체층을 형성하는 단계는 도핑되지 않은 하프늄 산화물층을 상기 유전체층으로서 형성하는 단계를 포함한 것인 방법.
실시예 17. 실시예 12에 있어서, 상기 적어도 제1 층 또는 제2 층을 형성하는 단계는,
상기 유전체층 위에 상기 제1 층을 형성하는 단계; 및
상기 제1 층 위에 상기 제2 층을 형성하는 단계를 포함한 것인 방법.
실시예 18. 실시예 17에 있어서, 상기 제1 층을 형성하는 단계는 상기 제1 층으로서 확산 배리어층을 형성하는 단계를 포함하고, 상기 확산 배리어층은 금속 또는 금속 산화물을 함유하도록 형성된 것인 방법.
실시예 19. 실시예 17에 있어서, 상기 제2 층을 형성하는 단계와 상기 강유전체층을 형성하는 단계는,
상기 강유전체층이 결정질 구조를 갖고,
상기 제2 층과 상기 강유전체층이 각각 사방정계 배향을 갖도록 수행되는 것인 방법.
실시예 20. 실시예 12에 있어서, 상기 유전체층의 외면을 질화시키기 위한 질화 공정을 수행하는 단계를 더 포함하는 방법.

Claims (10)

  1. 디바이스에 있어서,
    반도체층;
    상기 반도체층 위에 배치된 계면층;
    상기 계면층 위에 배치된 비정질(amorphous) 유전체층;
    상기 비정질 유전체층 위에 배치된 강유전체(ferroelectric)층; 및
    상기 강유전체층 위에 배치된 금속 게이트 전극
    을 포함하고,
    다음의 사항,
    상기 계면층이 도핑되는 것;
    상기 비정질 유전체층이 질화된 외면을 갖는 것;
    상기 비정질 유전체층과 상기 강유전체층 사이에 확산 배리어층이 배치되는 것; 또는
    상기 비정질 유전체층과 상기 강유전체층 사이에 시드층이 배치되는 것
    중 적어도 하나는 참인 것인 디바이스.
  2. 제1항에 있어서,
    상기 반도체층은 FinFET 디바이스의 핀을 포함한 것인 디바이스.
  3. 제1항에 있어서,
    상기 디바이스는 네거티브 커패시턴스(negative-capacitance) 디바이스를 포함한 것인 디바이스.
  4. 제1항에 있어서,
    상기 계면층은 이트륨 또는 란타늄으로 도핑된 것인 디바이스.
  5. 제1항에 있어서,
    상기 강유전체층은 도핑된 것인 디바이스.
  6. 제1항에 있어서,
    상기 질화된 외면은 하프늄 실리콘 산화질화물을 포함한 것인 디바이스.
  7. 제1항에 있어서,
    상기 확산 배리어층은 금속 또는 금속 산화물을 포함한 것인 디바이스.
  8. 제1항에 있어서,
    상기 시드층은 지르코늄 산화물을 포함한 것인 디바이스.
  9. 디바이스에 있어서,
    핀 구조물;
    상기 핀 구조물을 감싸는 도핑된 계면층;
    상기 도핑된 계면층 위에 위치한 도핑되지 않은 하이 k 유전체층 - 상기 도핑되지 않은 하이 k 유전체층은 질화된 외면을 가짐 -;
    상기 도핑되지 않은 하이 k 유전체층의 질화된 외면 위에 위치한 확산 배리어층;
    상기 확산 배리어층 위에 위치한 시드층;
    상기 시드층 위에 위치한 도핑된 강유전체층 - 상기 도핑된 강유전체층은 결정질 구조를 가짐 -; 및
    상기 도핑된 강유전체층 위에 배치된 금속 게이트 전극
    을 포함하는 디바이스.
  10. 방법에 있어서,
    반도체층 위에 계면층을 형성하는 단계;
    상기 계면층 위에 유전체층을 형성하는 단계;
    상기 유전체층 위에 적어도 제1 층 또는 제2 층을 형성하는 단계;
    상기 제1 층 위 또는 상기 제2 층 위에 강유전체층을 형성하는 단계 - 상기 강유전체층은 도펀트를 포함함 -; 및
    상기 강유전체층의 형성 후에 어닐링 공정을 수행하는 단계
    를 포함하고,
    상기 제1 층은 상기 어닐링 공정의 수행 동안에 상기 강유전체층의 도펀트가 상기 유전체층 내로 확산되는 것을 방지하며,
    상기 제2 층은 상기 강유전체층의 형성을 용이하게 하기 위한 시드층으로서 작용하는 것인 방법.
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