DE102020110789A1 - Gate-strukturen für halbleitervorrichtungen - Google Patents

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Yen-Yu Chen
Chung-Liang Cheng
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Abstract

Offenbart werden eine Halbleitervorrichtung mit unterschiedlichen Gate-Strukturanordnungen und ein Verfahren zum Herstellen derselben. Die Halbleitervorrichtung weist ein erstes und ein zweites Paar von Source-/Drain-Bereichen angeordnet auf einem Substrat, einen ersten und einen zweiten nanostrukturierten Kanalbereich und eine erste und eine zweite Gate-Struktur mit sich voneinander unterscheidenden wirksamen Austrittsarbeitswerten auf. Die erste und die zweite Gate-Struktur weisen eine erste beziehungsweise eine zweite dielektrische Gate-Schicht mit hohem K, eine erste beziehungsweise eine zweite Austrittsarbeitsmetalloxidschicht (WFM-Oxidschicht) mit im Wesentlichen derselben Dicke angeordnet auf der ersten beziehungsweise der zweiten Barrieremetallschicht, eine erste Dipolschicht angeordnet zwischen der ersten WFM-Oxidschicht und der ersten Barrieremetallschicht und eine zweite Dipolschicht angeordnet zwischen der zweiten WFM-Oxidschicht und der zweiten Barrieremetallschicht auf.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 62/928,557 mit dem Titel „Gate-Strukturen für Schwellenspannungsabstimmung von FinFETs und Rundum-Gate-FETs“, eingereicht am 31. Oktober 2019, die durch Bezugnahme vollumfänglich in die vorliegende Anmeldung aufgenommen wird.
  • STAND DER TECHNIK
  • Mit Fortschritten in der Halbleitertechnologie ist eine steigende Nachfrage nach höherer Speicherkapazität, schnelleren Verarbeitungssystemen, höherer Leistung und geringeren Kosten entstanden. Um diese Nachfrage zu decken, fährt die Halbleiterindustrie fort, die Dimensionen von Halbleitervorrichtungen, wie zum Beispiel Metalloxidhalbleiter-Feldeffekttransistoren (MOSFETs) wie planare MOSFETs und Finnenfeldeffekttransistoren (FinFETs), zu verkleinern. Diese Verkleinerung hat die Komplexität der Halbleiterherstellungsprozesse erhöht.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A, 1B - 1E und 1F - 1O zeigen eine isometrische Ansicht, Querschnittsansichten und Vorrichtungseigenschaften einer Halbleitervorrichtung mit verschiedenen Gate-Strukturen im Einklang mit einigen Ausführungsformen.
    • 2 ist ein Ablaufdiagramm eines Verfahrens zur Herstellung einer Halbleitervorrichtung mit verschiedenen Gate-Strukturen im Einklang mit einigen Ausführungsformen.
    • 3A - 14B zeigen Querschnittsansichten einer Halbleitervorrichtung mit verschiedenen Gate-Strukturen in verschiedenen Stadien ihres Fertigungsprozesses im Einklang mit einigen Ausführungsformen.
  • Im Folgenden werden veranschaulichende Ausführungsformen unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben. In den Zeichnungen kennzeichnen dieselben Bezugsziffern im Allgemeinen identische, funktionell ähnliche und/oder strukturell ähnlich Elemente.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Umsetzen verschiedener Merkmale des bereitgestellten Gegenstands dar. Spezifische Beispiele von Komponenten und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dies sind selbstverständlich nur Beispiele und nicht als Einschränkung auszulegen. Zum Beispiel kann der Prozess zum Bilden eines ersten Merkmals über einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste Merkmal und das zweite Merkmal in direktem Kontakt miteinander gebildet werden, und kann ebenfalls Ausführungsformen umfassen, in welchen zusätzliche Merkmale zwischen dem ersten Merkmal und dem zweiten Merkmal gebildet werden können, sodass das erste Merkmal und das zweite Merkmal nicht in direktem Kontakt miteinander sein können. Wie hierin verwendet bedeutet die Bildung eines ersten Merkmals auf einem zweiten Merkmal, dass das erste Merkmal in direktem Kontakt mit dem zweiten Merkmal gebildet wird. Darüber hinaus kann die vorliegende Offenbarung Bezugsziffern und/oder - Zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung schreibt für sich selbst keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Begriffe räumlicher Beziehungen, wie zum Beispiel „unter“, „darunter“, „tiefer“, „über“, „obere/r/s“ und dergleichen, können hierin zum Zweck einer einfacheren Beschreibung dazu verwendet werden, die Beziehung eines in den Figuren dargestellten Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben. Die Begriffe räumlicher Beziehungen sollen dazu dienen, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder im Betrieb zusätzlich zur in den Figuren dargestellten Ausrichtung einzuschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die hierin verwendeten Begriffe räumlicher Beziehungen können somit auch dementsprechend ausgelegt werden.
  • Es ist festzuhalten, dass Bezugnahmen in der Patentschrift auf „Ausführungsform“, „eine Ausführungsform“, „eine Beispielausführungsform“, „beispielhaft/als Beispiel“, etc. angeben, dass die beschriebene Ausführungsform ein bestimmtes Merkmal, eine bestimmte Struktur oder Eigenschaft aufweisen kann, jedoch muss nicht jede Ausführungsform unter allen Umständen das bestimmte Merkmal oder die bestimmte Struktur oder Eigenschaft aufweisen. Ferner beziehen sich derartige Formulierungen nicht notwendigerweise auf dieselbe Ausführungsform. Wenn ferner ein bestimmtes Merkmal, eine bestimmte Struktur oder Eigenschaft in Zusammenhang mit einer Ausführungsform beschrieben wird, so wäre ein Fachmann in der Lage, dieses Merkmal, diese Struktur oder Eigenschaft auch in Verbindung mit anderen Ausführungsformen umzusetzen, unabhängig davon, ob diese dort ausdrücklich beschrieben wird, oder nicht.
  • Es versteht sich, dass die hierin verwendete Formulierung oder Terminologie dem Zweck der Beschreibung und nicht der Einschränkung dient, sodass die Terminologie oder Formulierung der vorliegenden Patentschrift von den Fachleuten des relevanten Fachgebiets im Lichte der hierin enthaltenen Lehren auszulegen ist.
  • Wie hierin verwendet, bezieht sich der Ausdruck „Ätzselektivität“ auf das Verhältnis der Ätzraten von zwei verschiedenen Materialien unter denselben Ätzbedingungen.
  • Wie hierin verwendet, bezieht sich der Ausdruck „hoher k-Wert“ auf eine hohe Dielektrizitätskonstante. Auf dem Gebiet der Halbleitervorrichtungsstrukturen und Herstellungsprozesse bezieht sich ein hoher k-Wert auf eine Dielektrizitätskonstante, welche höher ist als die Dielektrizitätskonstante von SiO2 (z.B. höher als 3,9).
  • Wie hierin verwendet, definiert der Ausdruck „Typ p“ oder „p-“ eine Struktur, Schicht und/oder einen Bereich, welche/r mit p-Dotierstoffen, wie zum Beispiel Bor, dotiert ist.
  • Wie hierin verwendet, definiert der Ausdruck „Typ n“ oder „n-“ eine Struktur, Schicht und/oder einen Bereich, welche/r mit n-Dotierstoffen, wie zum Beispiel Phosphor, dotiert ist.
  • Wie hierin verwendet, definiert der Ausdruck „nanostrukturiert“ eine Struktur, Schicht und/oder einen Bereich aufweisend eine horizontale Dimension (z.B. entlang einer X- und/oder Y-Achse) und/oder eine vertikale Dimension (z.B. entlang einer Z-Achse) von weniger als zum Beispiel 100 nm.
  • Wie hierin verwendet, definiert der Ausdruck „n-Austrittsarbeitsmetall (nWFM)“ ein Metall oder ein metallhaltiges Material mit einem Austrittsarbeitswert näher an einer Leitungsbandenergie als an einer Valenzbandenergie eines Materials eines FET-Kanalbereichs. In einigen Ausführungsformen definiert der Ausdruck „n-Austrittsarbeitsmetall (nWFM)“ ein Metall oder ein metallhaltiges Material mit einem Austrittsarbeitswert von weniger als 4,5 eV.
  • Wie hierin verwendet, definiert der Ausdruck „p-Austrittsarbeitsmetall (pWFM)“ ein Metall oder ein metallhaltiges Material mit einem Austrittsarbeitswert näher an einer Valenzbandenergie als an einer Leitungsbandenergie eines Materials eines FET-Kanalbereichs. In einigen Ausführungsformen definiert der Ausdruck „p-Austrittsarbeitsmetall (pWFM)“ ein Metall oder ein metallhaltiges Material mit einem Austrittsarbeitswert gleich oder größer als 4,5 eV.
  • In einigen Ausführungsformen können die Begriffe „ungefähr“ und „im Wesentlichen“ einen Wert einer bestimmten Menge angeben, welcher um plus/minus 5 % des Wertes variiert (z.B. ±1 %, ±2 %, ±3 %, ±4 %, ±5 % des Wertes).
  • Die hierin offenbarten Finnenstrukturen können durch ein beliebiges geeignetes Verfahren strukturiert werden. Zum Beispiel können die Finnenstrukturen unter Verwendung eines oder mehrerer Fotolithografieprozesse umfassend Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- und Mehrfachstrukturierungsprozesse Fotolithografie und selbstausrichtende Prozesse, wodurch sie die Schaffung von Strukturen ermöglichen, welche zum Beispiel Abstandsmaße aufweisen, die kleiner sind als jene, die unter Verwendung eines einzigen, direkten Fotolithografieprozesses erreichbar wären. Zum Beispiel wird in einigen Ausführungsformen eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandselemente werden zusammen mit der strukturierten Opferschicht unter Verwendung eines selbstausrichtenden Prozesses gebildet. Danach wird die Opferschicht entfernt, und die verbleibenden Abstandselemente können dann dazu verwendet werden, die Finnenstrukturen zu strukturieren.
  • Die erforderliche Gate-Spannung - die Schwellenspannung Vt - zum Einschalten eines Feldeffekttransistors (FET) kann vom Halbleitermaterial des FET-Kanalbereichs und/oder vom effektiven Austrittsarbeitswert (EWF-Wert) einer Gate-Struktur des FET abhängen. Für einen n-FET (NFET) kann zum Beispiel das Verringern der Differenz zwischen dem/den EWF-Wert(en) der NFET-Gate-Struktur und der Leitungsbandenergie des Materials (z.B. 4,1 eV für Si oder 3,8 eV für SiGe) des NFET-Kanalbereichs die NFET-Schwellenspannung verringern. Für einen p-FET (PFET) kann das Verringern der Differenz zwischen dem/den EWF-Wert(en) der PFET-Gate-Struktur und der Valenzbandenergie des Materials (z.B. 5,2 eV für Si oder 4,8 eV für SiGe) des PFET-Kanalbereichs die PFET-Schwellenspannung verringern. Die EWF-Werte der FET-Gate-Strukturen können von der Dicke und/oder der Materialzusammensetzung jeder der Schichten der FET-Gate-Struktur abhängen. Somit können FETs mit unterschiedlichen Schwellenspannungen hergestellt werden, indem die Dicke und/oder die Materialzusammensetzung der FET-Gate-Strukturen angepasst werden.
  • Aufgrund der steigenden Nachfrage nach multifunktionalen tragbaren Vorrichtungen besteht eine steigende Nachfragen nach FETs mit verschiedenen Schwellenspannungen auf demselben Substrat. Eine Möglichkeit, derartige FETs zu erzielen, sind unterschiedliche Schichtdicken des Austrittsarbeitsmetalls (WFM) in den FET-Gate-Strukturen. Die Geometrien der FET-Gate-Strukturen können die Möglichkeit unterschiedlicher Dicken der WFM-Schichten jedoch einschränken. In Rundum-Gate-FETs (GAA-FETs) können die Dicken von WFM-Schichten zum Beispiel durch die Abstände zwischen den nanostrukturierten Kanalbereichen der GAA-FETs eingeschränkt werden. Auch das Abscheiden/Aufbringen unterschiedlicher Dicken von WFM-Schichten kann mit der fortlaufenden Verkleinerung von FETs (z.B. GAA-FETs und/oder FinFETs) zunehmend schwieriger werden.
  • Die vorliegende Offenbarung stellt Beispiel-FET-Gate-Strukturen mit unterschiedlichen EWF-Werten zum Bilden von FETs (z.B. GAA-FETs und/oder FinFETs) mit verschiedenen Schwellenspannungen bereit, und stellt Beispielverfahren zum Bilden derartiger FETs auf einem selben Substrat bereit. Die Beispielverfahren bilden NFETs und PFETs mit derselben WFM-Schichtdicke, jedoch mit verschiedenen Schwellenspannungen auf demselben Substrat. Diese Beispielverfahren können weniger kompliziert und kostengünstiger bei der Herstellung zuverlässiger Gate-Strukturen mit niedrigerem Gate-Widerstand in FETs mit nanostrukturierten Kanalbereichen und mit verschiedenen Schwellenspannungen sein als andere Verfahren zum Bilden von FETs mit denselben Kanaldimensionen und Schwellenspannungen auf demselben Substrat. Darüber hinaus können diese Beispielverfahren FET-Gate-Strukturen mit kleineren Dimensionen (z.B. dünneren Gate-Stapeln) bilden als andere Verfahren zum Bilden von FETs mit denselben Schwellenspannungen.
  • In einigen Ausführungsformen können NFETs und PFETs mit unterschiedlichen Gate-Strukturanordnungen, jedoch mit ähnlichen/gleichen WFM-Schichtdicken, selektiv auf demselben Substrat gebildet werden, um sich voneinander unterscheidende Schwellenspannungen zu erzielen. Die unterschiedlichen Gate-Strukturanordnungen können Barrieremetallschichten unterschiedlicher Dicken angeordnet zwischen den WFM-Schichten und dielektrischen Gate-Schichten mit hohem K aufweisen. Darüber hinaus können die WFM-Schichten WFM-Oxidschichten aufweisen, welche an der Grenzfläche zwischen den WFM-Schichten und den Barrieremetallschichten Dipolschichten induzieren. Die unterschiedlichen Barrieremetallschichtdicken stellen unterschiedliche Abstände zwischen den WFM-Schichten und den dielektrischen Gate-Schichten mit hohem K, sowie unterschiedliche Abstände zwischen den induzierten Dipolschichten und den dielektrischen Gate-Schichten mit hohem K bereit. Diese unterschiedlichen Abstände führen dazu, dass die FET-Gate-Strukturen EWF-Werte aufweisen, welche sich voneinander unterscheiden, und weisen folglich sich voneinander unterscheidende Schwellenspannungen auf. Somit kann das Abstimmen der Barrieremetallschichtdicken die EWF-Werte der NFET- und PFET-Gate-Strukturen abstimmen, und in der Folge die Schwellenspannungen der NFETs und PFETs anpassen, ohne deren WFM-Schichtdicken zu verändern.
  • Eine Halbleitervorrichtung 100 aufweisend NFETs 102N1 - 102N3 und PFETs 102P1 - 102P3 wird unter Bezugnahme auf die 1A - 1O im Einklang mit einigen Ausführungsformen beschrieben. 1A zeigt eine isometrische Ansicht der Halbleitervorrichtung 100 im Einklang mit einigen Ausführungsformen. 1B - 1C und 1D - 1E zeigen Querschnittsansichten entlang der Linien A - A und B - B der Halbleitervorrichtung 100 von 1A im Einklang mit einigen Ausführungsformen. 1F - 1O zeigen Vorrichtungseigenschaften der Halbleitervorrichtung 100 im Einklang mit einigen Ausführungsformen. Obwohl unter Bezugnahme auf die 1A - 1O sechs FETs erörtert werden, kann die Halbleitervorrichtung 100 eine beliebige Anzahl von FETs aufweisen. Sofern nicht anders angegeben ist die Erörterung der Elemente der NFETs 102N1 - 102N3 und de PFETs 102P1 - 102P3 mit denselben Beschriftungen auch für das jeweils andere Element anwendbar. Die isometrische Ansicht und die Querschnittsansichten der Halbleitervorrichtung 100 sind zum Zweck der Veranschaulichung gezeigt und sind nicht unbedingt maßstabsgetreu dargestellt.
  • Bezugnehmend auf die 1A - 1C können die NFETs 102N1 - 102N3 und die PFETs 102P1 - 102P3 auf einem Substrat 106 gebildet werden. Das Substrat 106 kann ein Halbleitermaterial, wie zum Beispiel aber nicht beschränkt auf, Silizium, sein. In einigen Ausführungsformen weist das Substrat 106 ein kristallines Siliziumsubstrat (z.B. einen Wafer) auf. In einigen Ausführungsformen kann das Substrat 106 i) einen elementaren Halbleiter (z.B. Germanium (Ge)); (ii) einen Verbundhalbleiter aufweisend III-V-Halbleitermaterial; (iii) einen Legierungshalbleiter (z.B. Silizium-Germanium (SiGe)); (iv) eine Silizium-auf-Isolator-Struktur (SOI-Struktur); (v) eine Silizium-Germanium-auf-Isolator-Struktur (SiGe-auf-Isolator-Struktur) (SiGeOI-Struktur); (vi) eine Germanium-auf-Isolator-Struktur (GeOI-Struktur); oder (vii) eine Kombinationen daraus, enthalten. Ferner kann das Substrat 106 mit p-Dotierstoffen (z.B. Bor, Indium, Aluminium oder Gallium) oder n-Dotierstoffen (z.B. Phosphor oder Arsen) dotiert sein.
  • Die NFETs 102N1 - 102N3 und die PFETs 102P1 - 102P3 können Finnenstrukturen 1081 - 1082 , welche sich entlang einer X-Achse erstrecken, epitaxiale Finnenbereiche 110A - 110B, Gate-Strukturen 112N1 - 112N3 und 112P1 - 112P3, innere Abstandselemente 142 und Gate-Abstandselemente 114 aufweisen.
  • Bezugnehmend auf die 1B - 1C kann die Finnenstruktur 1081 einen Finnensockelabschnitt 108A und nanostrukturierte Kanalbereiche 120N angeordnet am Finnensockelabschnitt 108A aufweisen, und die Finnenstruktur 1082 kann einen Finnensockelabschnitt 108B und nanostrukturierte Kanalbereiche 120P angeordnet am Finnensockelabschnitt 108B aufweisen. In einigen Ausführungsformen können die Finnensockelabschnitte 108A - 108B ein Material ähnlich dem Substrat 106 enthalten. Die nanostrukturierten Kanalbereiche 120N können von Gate-Strukturen 112N1 - 112N3 umhüllt sein, und die nanostrukturierten Kanalbereiche 120P können von Gate-Strukturen 112P1 - 112P3 umhüllt sein. Die nanostrukturierten Kanalbereiche 120N - 120P können Halbleitermaterialien enthalten, welche jenen des Substrats 106 ähnlich sind, oder sich von diesen unterscheiden, und können jeweils dieselben oder sich voneinander unterscheidende Halbleitermaterialien enthalten.
  • In einigen Ausführungsformen können die nanostrukturierten Kanalbereiche 120N Si, SiAs, Siliziumphosphid (SiP), SiC oder Siliziumkohlenstoffphosphid (SiCP) für die NFETs 102N1 - 102N3 enthalten, und die nanostrukturierten Kanalbereiche 120P können SiGe, Silizium-Germanium-Bor (SiGeB), Germanium-Bor (GeB), Silizium-Germanium-Zinn-Bor (SiGeSnB) oder eine III-V-Halbleiterverbindung für die PFETs 102P1 - 102P3 enthalten. In einigen Ausführungsformen können beide der nanostrukturierten Kanalbereiche 120N - 120P Si, SiAs, SiP, SiC, SiCP, SiGe, SiGeB, GeB, SiGeSnB oder eine III-V-Halbleiterverbindung enthalten. Obwohl rechteckige Querschnitte der nanostrukturierten Kanalbereiche 120N - 120P gezeigt sind, können die nanostrukturierten Kanalbereiche 120N - 120P Querschnitte mit anderen geometrischen Formen (z.B. kreisförmig, elliptisch, dreieckig oder vieleckig) aufweisen.
  • Bezugnehmend auf die 1A - 1C können epitaxiale Finnenbereiche 110A - 110B jeweils auf den Finnensockelabschnitten 108A - 108B aufgewachsen werden, und können Source-/Drain-Bereiche (S/D-Bereiche) der NFETs 102N1 - 102N3 und der PFETs 102P1 - 102P3 sein. Die epitaxialen Finnenbereiche 110A - 110B können epitaxial aufgewachsene Halbleitermaterialien enthalten, welche dieselben sein können, oder sich voneinander unterscheiden können. In einigen Ausführungsformen kann das epitaxial aufgewachsene Halbleitermaterial dasselbe Material wie das Material des Substrats 106 enthalten, oder sich von diesem unterscheiden. Die epitaxialen Finnenbereiche 110A und 110B können vom Typ n beziehungsweise Typ p sein. In einigen Ausführungsformen können epitaxiale n-Finnenbereiche 110A SiAs, SiC oder SiCP enthalten. Epitaxiale p-Finnenbereiche 110B können SiGe, SiGeB, GeB, SiGeSnB, eine III-V-Halbleiterverbindung oder eine Kombination daraus enthalten.
  • Die Gate-Strukturen 112N1 - 112N3 und 112P1 - 112P3 können mehrschichtige Strukturen sein. Die Gate-Strukturen 112N1 - 112N3 können die nanostrukturierten Kanalbereiche 120N umhüllen, und die Gate-Strukturen 112P1 - 112P3 können die nanostrukturierten Kanalbereiche 120P umhüllen, weswegen die Gate-Strukturen 112N1 - 112N3 und 112P1 - 112P3 auch als „Rundum-Gate-Strukturen (GAA-Strukturen)“ oder „horizontale Rundum-Gate-Strukturen (HGAA-Strukturen)“ bezeichnet werden können. Die NFETs 102N1 - 102N3 und die PFETs 102P1 - 102P3 können als „GAA-FETs 102N1 - 102N3 beziehungsweise 102P1 - 102P3“ oder als „GAA-NFETs 102N1 - 102N3 beziehungsweise PFETs 102P1 - 102P3“ bezeichnet werden.
  • In einigen Ausführungsformen können die NFETs 102N1 - 102N3 und die PFETs 102P1 - 102P3 FinFETs sein und Finnenbereiche 120N* - 120P* statt der nanostrukturierten Kanalbereiche 120N - 120P aufweisen, wie in 1D - 1E gezeigt. Derartige FinFETs 102N1 - 102N3 und 102P1 - 102P3 können Gate-Strukturen 112N1 - 112N3 beziehungsweise 112P1 - 112P3 angeordnet an den Finnenbereichen 120N* - 120P* aufweisen, wie in den 1D - 1E gezeigt.
  • Die Gate-Strukturen 112N1 - 112N3 und 112P1 - 112P3 können Grenzflächenoxidschichten 127, dielektrische Gate-Schichten mit hohem k (dielektrische HK-Gate-Schichten) 128N1 - 128N3 und 128P1 - 128P3, erste Barrieremetallschichten 129N1 - 129N3 und 129P1 - 129P3, Barrieremetalloxidschichten 130N1 - 130N3 und 130P1 - 130P3, Dipolschichten 131N1 - 131N3 und 131P1 - 131P3, WFM-Oxidschichten 132N1 - 132N3 und 132P1 - 132P3, zweite Barrieremetallschichten 133, fluorfreie Wolframschichten (FFW-Schichten) 134 und Gate-Metallfüllschichten 135 aufweisen. Obwohl die 1B - 1C zeigen, dass sämtliche Schichten der Gate-Strukturen 112N1 - 112N3 und 112P1 - 112P3 die nanostrukturierten Kanalbereiche 120N - 120P umhüllen, können die nanostrukturierten Kanalbereiche 120N - 120P mindestens von Grenzflächenoxidschichten 127 und dielektrischen HK-Gate-Schichten 128N1 - 128N3 und 128P1 - 128P3 umhüllt sein, um die Räume zwischen benachbarten nanostrukturierten Kanalbereichen 120N - 120P auszufüllen. Somit können die nanostrukturierten Kanalbereiche 120N elektrisch voneinander isoliert sein, um Kurzschlüsse zwischen den Gate-Strukturen 112N1 - 112N3 und den S/D-Bereichen 110A während des Betriebs der NFETs 102N1 - 102N3 zu verhindern. Ebenso können die nanostrukturierten Kanalbereiche 120P elektrisch voneinander isoliert sein, um Kurzschlüsse zwischen den Gate-Strukturen 112P1 - 112P3 und den S/D-Bereichen 110B während des Betriebs der PFETs 102P1 - 102P3 zu verhindern.
  • Grenzflächenoxidschichten 127 können auf den nanostrukturierten Kanalbereichen 120N - 120P angeordnet sein und können Siliziumoxid sowie eine Dicke im Bereich von ungefähr 0,5 nm bis ungefähr 1,5 nm aufweisen. Jede der dielektrischen HK-Gate-Schichten 128N1 - 128N3 und 128P1 - 128P3 können eine Dicke (z.B. ungefähr 1 nm bis ungefähr 3 nm) aufweisen, welche 2 bis 3 Mal der Dicke der Grenzflächenoxidschichten 127 entspricht, und können (i) ein dielektrisches Material mit hohem k, wie zum Beispiel Hafniumoxid (HfO2), Titanoxid (TiO2), Hafnium-Zirkoniumoxid (HfZrO), Tantaloxid (Ta2O3), Hafniumsilikat (HfSiO4), Zirkoniumoxid (ZrO2) und Zirkoniumsilikat (ZrSiO2) und (ii) ein dielektrisches Material mit hohem k aufweisend Oxide von Lithium (Li), Beryllium (Be), Magnesium (Mg), Calcium (Ca), Strontium (Sr), Scandium (Sc), Yttrium (Y), Zirkonium (Zr), Aluminium (Al), Lanthan (La), Cerium (Ce), Praseodym (Pr), Neodym (Nd), Samarium (Sm), Europium (Eu), Gadolinium (Gd), Terbium (Tb), Dysprosium (Dy), Holmium (Ho), Erbium (Er), Thulium (Tm), Ytterbium (Yb), Lutetium (Lu), oder (iii) eine Kombination daraus enthalten.
  • Die ersten Barrieremetallschichten 129N1 - 129N3 und 129P1 - 129P3 können in physischem Kontakt mit den dielektrischen HK-Gate-Schichten 128N1 - 128N3 beziehungsweise 128P1 - 128P3 angeordnet sein. In einigen Ausführungsformen können die ersten Barrieremetallschichten 129N1 - 129N3 und 129P1 - 129P3 Metallnitride (z.B. TiN und/oder TaN) oder ein beliebiges Material, welches eine Materialdiffusion aus darüberliegenden Schichten (z.B. den WFM-Oxidschichten 132N1 - 132N3 und 132P1 - 132P3) zu den dielektrischen HK-Gate-Schichten 128N1 - 128N3 und 128P1 - 128P3 verhindern kann, enthalten. Jede der ersten Barrieremetallschichten 129N1 - 129N3 und 129P1 - 129P3 kann eine einzelne Schicht aus Metallnitrid oder einen Stapel von Metallnitridschichten aufweisen. Der Stapel von Metallnitridschichten kann eine oder mehrere Metallnitridschichten aufweisen, welche dieselben sind oder sich voneinander unterscheiden.
  • Bezugnehmend auf 1B können sich die Dicken T1 - T3 der ersten Barrieremetallschichten 129N1 - 129N3 voneinander unterscheiden, um unterschiedliche Abstände S1 - S3 zwischen den WFM-Metalloxidschichten 132N1 - 132N3 beziehungsweise den dielektrischen HK-Gate-Schichten 128N1 - 128N3 bereitzustellen. Die unterschiedlichen Dicken T1 - T3 können auch unterschiedliche Abstände S4 - S6 zwischen den Dipolschichten 131N1 - 131N3 und den dielektrischen HK-Gate-Schichten 128N1 - 128N3 bereitstellen. In einigen Ausführungsformen ist die Dicke T3 größer als die Dicke T2, welche größer ist als die Dicke T1. Folglich können die Abstände S3 und S6 größer sein als die Abstände S2 beziehungsweise S5, welche größer sein können als die Abstände S1 beziehungsweise S4. Die unterschiedlichen Abstände S1 - S3 und/oder S4 - S6 können dazu führen, dass die Gate-Strukturen 112N1 - 112N3 EWF-Werte E1 - E3 aufweisen, welche sich voneinander unterscheiden, und dadurch sich voneinander unterscheidende Schwellenspannungen V1 - V3 aufweisen. Die Dicken T1 - T3 und S4 - S6 können direkt proportional zu den EWF-Werten E1 - E3 und den Schwellenspannungen V1 - V3 sein, wie in den 1F - 1I gezeigt.
  • Desgleichen können sich bezugnehmend auf 1C die Dicken T4 - T6 der ersten Barrieremetallschichten 129P1 - 129P3 voneinander unterscheiden, um unterschiedliche Abstände S7 - S9 zwischen den WFM-Metalloxidschichten 132P1 - 132P3 beziehungsweise den dielektrischen HK-Gate-Schichten 128P1 - 128P3 bereitzustellen. Die unterschiedlichen Dicken T4 - T6 können auch unterschiedliche Abstände S10 - S12 zwischen den Dipolschichten 131P1 - 131P3 und den dielektrischen HK-Gate-Schichten 128P1 - 128P3 bereitstellen. Die Dicke T6 ist größer als die Dicke T5, welche größer ist als die Dicke T4. Folglich können die Abstände S7 und S10 größer sein als die Abstände S8 beziehungsweise S11, welche größer sein können als die Abstände S9 beziehungsweise S12. Die unterschiedlichen Abstände S7 - S9 und/oder S10 - S12 können dazu führen, dass die Gate-Strukturen 112P1 - 112P3 EWF-Werte E4 - E6 aufweisen, welche sich voneinander unterscheiden, und dadurch sich voneinander unterscheidende Schwellenspannungen V4 - V6 aufweisen. Die Dicken T4 - T6 und S10 - S12 können direkt proportional zu den EWF-Werten E4 - E6 und indirekt proportional zu den Schwellenspannungen V4 - V6 sein, wie in den 1J - 1M gezeigt.
  • In einigen Ausführungsformen können die Dicken T1 - T3 gleich den jeweiligen Dicken T4 - T6 sein, oder sich von diesen unterscheiden. Auch wenn die Dicken T1 - T3 gleich den jeweiligen Dicken T4 - T6 sind, können sich die Schwellenspannungen V1 - V3 von den jeweiligen Schwellenspannungen V4 - V6 unterscheiden. In einigen Ausführungsformen können die Dicken T1 - T6 in einem Bereich von ungefähr 0,5 nm bis ungefähr 3 nm liegen.
  • Barrieremetalloxidschichten 130N1 - 130N3 und 130P1 - 130P3 können auf den ersten Barrieremetallschichten 129N1 - 129N3 beziehungsweise 129P1 - 129P3 angeordnet sein. In einigen Ausführungsformen können die Barrieremetalloxidschichten 130N1 - 130N3 und 130P1 - 130P3 ein Oxid des Metalls aufweisen, welches in Metallnitriden der ersten Barrieremetallschichten 129N1 - 129N3 und 129P1 - 129P3 enthalten ist. Zum Beispiel können die Barrieremetalloxidschichten 130N1 - 130N3 und 130P1 - 130P3 ein Oxid von Ti (z.B. TiOx) oder Ta (z.B. TaOx) enthalten, wenn TiN oder TaN in den ersten Barrieremetallschichten 129N1 - 129N3 und 129P1 - 129P3 enthalten ist. In einigen Ausführungsformen können die Dicken jeder der Barrieremetalloxidschichten 130N1 - 130N3 und 130P1 - 130P3 in einem Bereich von ungefähr 0,1 nm bis ungefähr 0,2 nm liegen. Die Barrieremetalloxidschichten 130P1 - 130P3 sind dicker als die Barrieremetalloxidschichten 130N1 - 130N3, da die ersten Barrieremetallschichten 129P1 - 129P3 während der Herstellung der Gate-Strukturen 112N1 - 112N3 und 112P1 - 112P3 öfter oxidiert werden als die ersten Barrieremetallschichten 129N1 - 129N3, wie im Folgenden unter Bezugnahme auf die 3A - 14B beschrieben.
  • WFM-Oxidschichten 132N1 - 132N3 und 132P1 - 132P3 können auf, und in physischem Kontakt mit, den Barrieremetalloxidschichten 130N1 - 13028N3 beziehungsweise 130P1 - 130P3 angeordnet sein. Für die NFETs 102N1 - 102N3 können die n-WFM-Oxidschichten 132N1 - 132N3 (auch bezeichnet als „nWFM-Oxidschichten 132N1 - 132N3“) Oxide von Al-freien (z.B. ohne Al) Metallen enthalten. In einigen Ausführungsformen können die WFM-Oxidschichten 132N1 - 132N3 (i) Seltenerdmetalloxide (REM-Oxide), wie zum Beispiel Lanthanoxid (La2O3), Ceroxid (CeO2), Ytterbiumoxid (Yb2O3), Lutetiumoxid (Lu2O3) und Erbiumoxid (Er2O3); (ii) Oxides eines Metalls aus der Gruppe IIA (z.B. Magnesiumoxid (MgO) oder Strontiumoxid (SrO)), der Gruppe IIIB (z.B. Yttriumoxid (Y2O3)), der Gruppe IVB (z.B. Hafniumoxid (HfO2) oder Zirkoniumoxid (ZrO2)), oder der Gruppe VB (z.B. Tantaloxid (Ta2O5)) des Periodensystems; (iii) Siliziumdioxid (SiO2); oder (iv) eine Kombination daraus enthalten.
  • Im Gegensatz dazu können für die PFETs 102P1 - 102P3 die p-WFM-Oxidschichten 132P1 - 132P3 (auch bezeichnet als „pWFM-Oxidschichten 132P1 - 132P3“) (i) Metalloxide auf Al-Basis, wie zum Beispiel Aluminiumoxid (Al2O3) und Aluminium-Titanoxid (Al2TiO5); (ii) Oxide eines Metalls aus der Gruppe VB (z.B. Nioboxid (NbO)), der Gruppe IIIA (z.B. Boroxid B2O3), der Gruppe VA (z.B. Phosphoroxid (P2O5)) des Periodensystems; oder (iii) eine Kombination daraus enthalten. In einigen Ausführungsformen können die Dicken jeder der WFM-Oxidschichten 132N1 - 132N3 und 132P1 - 132P3 in einem Bereich von ungefähr 0,01 nm bis ungefähr 2 nm liegen. Die Dicke innerhalb dieses Bereichs erlaubt es den WFM-Oxidschichten 132N1 - 132N3 und 132P1 - 132P3 die nanostrukturierten Kanalbereiche 120N - 120P zu umhüllen, ohne durch den Abstand zwischen benachbarten nanostrukturierten Kanalbereichen 120N - 120P eingeschränkt zu werden.
  • Die Dicken der WFM-Oxidschichten 132N1 - 132N3 und 132P1 - 132P3 können dieselben sein oder sich voneinander unterscheiden, die Materialien der WFM-Oxidschichten 132N1 - 132N3 unterscheiden sich jedoch jedenfalls von den Materialien der WFM-Oxidschichten 132P1 - 132P3. In einigen Ausführungsformen können die Materialien der WFM-Oxidschichten 132N1 - 132N3 ein Metalloxid mit einem Austrittsarbeitswert näher an einer Leitungsbandenergie als an einer Valenzbandenergie eines Materials der nanostrukturierten Kanalbereiche 120N enthalten. Im Gegensatz dazu können die Materialien der WFM-Oxidschichten 132P1 - 132P3 ein Metalloxid mit einem Austrittsarbeitswert näher an einer Valenzbandenergie als an einer Leitungsbandenergie eines Materials der nanostrukturierten Kanalbereiche 120P enthalten.
  • Die WFM-Oxidschichten 132N1 - 132N3 induzieren Dipolschichten 131N1 - 131N3 an den Grenzflächen zwischen den WFM-Oxidschichten 132N1 - 132N3 und den Barrieremetalloxidschichten 130N1 - 130N3. Die WFM-Oxidschichten 132P1 - 132P3 induzieren Dipolschichten 131P1 - 131P3 an den Grenzflächen zwischen den WFM-Oxidschichten 132P1 - 132P3 und den Barrieremetalloxidschichten 130P1 - 130P3. Die Dipolschichten 131N1 - 131N3 und 131P1 - 131P3 können Dipole von Metallionen und Sauerstoffionen aufweisen. Die Metallionen (z.B. La-Ionen) der Dipolschichten 131N1 - 131N3 diffundieren aus den Metalloxiden (z.B. La2O3) der WFM-Oxidschichten 132N1 - 132N3, und die Sauerstoffionen der Dipolschichten 131N1 - 131N3 diffundieren aus den Barrieremetalloxidschichten 130N1 - 130N3. Desgleichen diffundieren die Metallionen (z.B. Al-Ionen) der Dipolschichten 131P1 - 131P3 aus den Metalloxiden (z.B.Al2O3) der WFM-Oxidschichten 132P1 - 132P3, und die Sauerstoffionen der Dipolschichten 131P1 - 131P3 diffundieren aus den Barrieremetalloxidschichten 130P1 - 130P3. Die Dipole der Dipolschichten 131N1 - 131N3 können eine Polarität entgegengesetzt einer Polarität der Dipole der Dipolschichten 131P1 - 131P3 aufweisen. In einigen Ausführungsformen können die Konzentrationen von Dipolen in den Dipolschichten 131N1 - 131N3 und 131P1 - 131P3 dieselben sein, oder sich voneinander unterscheiden.
  • Zweite Barrieremetallschichten 133 können auf, und in physischem Kontakt mit, den WFM-Oxidschichten 132N1 - 132N3 und 132P1 - 132P3 angeordnet werden. In einigen Ausführungsformen können die zweiten Barrieremetallschichten 133 Metallnitride (z.B. TiN und/oder TaN) enthalten, und können eine Dicke im Bereich von ungefähr 1,5 nm bis ungefähr 3 nm aufweisen. In einigen Ausführungsformen kann die Materialzusammensetzung der zweiten Barrieremetallschichten 133 gleich der Materialzusammensetzung der ersten Barrieremetallschichten 129N1 - 129N3 und/oder 129P1 - 129P3 sein.
  • FFW-Schichten 134 können auf, und in physischem Kontakt mit, den zweiten Barrieremetallschichten 133 angeordnet werden. Die FFW-Schichten 134 können eine wesentliche Diffusion von Fluor (z.B. keine Fluordiffusion) aus fluorbasierten Vorläufern, welche während der Abscheidung darüberliegender Gate-Metallfüllschichten 135 auf darunterliegende Schichten, wie zum Beispiel Grenzflächenoxidschichten 127, dielektrischen HK-Gate-Schichten 128N1 - 128N3 und 128P1 - 128P3, ersten Barrieremetallschichten 129N1 - 129N3 und 129P1 - 129P3, WFM-Oxidschichten 132N1 - 132N3 und 132P1 - 132P3 und zweiten Barrieremetallschichten 133, verwendet werden, verhindern. Die FFW-Schichten 134 können im Wesentlichen fluorfreie Wolframschichten aufweisen. Die im Wesentlichen fluorfreien Wolframschichten können eine Menge an fluorhaltigen Verunreinigungen von weniger als ungefähr 5 Atomprozent in Form von Ionen, Atomen und/oder Molekülen enthalten. In einigen Ausführungsformen können die FFW-Schichten 134 jeweils eine Dicke im Bereich von ungefähr 2 nm bis ungefähr 4 nm für ein wirksames Blockieren der Fluordiffusion aus den Gate-Metallfüllschichten 135 aufweisen.
  • Gate-Metallfüllschichten 135 können jeweils eine einzelne Metallschicht oder einen Stapel von Metallschichten aufweisen. Der Stapel von Metallschichten kann sich voneinander unterscheidende Metalle aufweisen. In einigen Ausführungsformen können die Gate-Metallfüllschichten 135 ein geeignetes leitfähiges Material, wie zum Beispiel W, Ti, Silber (Ag), Ruthenium (Ru), Molybdän (Mo), Kupfer (Cu), Kobalt (Co), Al, Iridium (Ir), Nickel (Ni), Metalllegierungen und Kombinationen daraus, enthalten.
  • 1N zeigt die Atomkonzentrationsprofile von Sauerstoff-, Stickstoff- und Lanthanatomen entlang der Linien C von 1B, wenn die WFM-Oxidschichten 132N1 - 132N3 La2O3 enthalten. Wie in 1N gezeigt, kann das Atomkonzentrationsprofil von La-Atomen eine Spitze an den Grenzflächen zwischen den WFM-Oxidschichten 132N1 - 132N3 beziehungsweise den Barrieremetalloxidschichten 130N1 - 130N3 aufweisen.
  • 1O zeigt die Atomkonzentrationsprofile von Sauerstoff-, Stickstoff- und Aluminiumatomen entlang der Linien D von 1C, wenn die WFM-Oxidschichten 132P1 - 132P3 Al2O3 enthalten. Wie in 1O gezeigt, kann das Atomkonzentrationsprofil von Al-Atomen eine Spitze an den Grenzflächen zwischen den WFM-Oxidschichten 132P1 - 132P3 beziehungsweise den Barrieremetalloxidschichten 130P1 - 130P3 aufweisen.
  • Erneut bezugnehmend auf 1B - 1E können die Gate-Abstandselemente 114 und die inneren Abstandselemente 142 Seitenwände der Gate-Strukturen 112N1 - 112N3 und 112P1 - 112P3 bilden. Im Einklang mit einigen Ausführungsformen kann jedes der Gate-Abstandselemente 114 und/oder inneren Abstandselemente 142 in physischem Kontakt mit Grenzflächenoxidschichten 127 und dielektrischen HK-Gate-Schichten 128N1 - 128N3 und 128P1 - 128P3 angeordnet sein. Jedes der Gate-Abstandselemente 114 und inneren Abstandselemente 142 kann Isoliermaterial, wie zum Beispiel Siliziumoxid, Siliziumnitrid, ein Material mit niedrigem k und eine Kombination daraus, enthalten. Jedes der Gate-Abstandselemente 114 und inneren Abstandselemente 142 kann ein Material mit niedrigem k mit einer Dielektrizitätskonstante von weniger als ungefähr 3,9 enthalten.
  • Die Halbleitervorrichtung 100 kann ferner eine Ätzstoppschicht (ESL) 116, eine dielektrische Zwischenschicht (ILD) 118 und Grabenisolationsbereiche (STI-Bereiche) 138 aufweisen. Die ESL 116 kann an Seitenwänden der Gate-Abstandselemente 114 und auf epitaxialen Finnenbereichen 110A - 110B angeordnet sein. Die ESL 116 kann derart ausgelegt sein, dass sie die Gate-Strukturen 112N1 - 112N3 und 112P1 - 112P3 und/oder die S/D-Bereiche 110A - 110B schützt. In einigen Ausführungsformen kann die ESL 116 zum Beispiel Siliziumnitrid (SiNx), Siliziumoxid (SiOx), Siliziumoxynitrid (SiON), Siliziumkarbid (SiC), Siliziumkarbonitrid (SiCN), Bornitrid (BN), Silizium-Bornitrid (SiBN), Silizium-Kohlenstoff-Bornitrid (SiCBN) oder eine Kombination daraus, enthalten.
  • Die ILD-Schicht 118 kann auf der ESL 116 angeordnet sein und kann ein dielektrisches Material enthalten, welches unter Verwendung eines Abscheidungsverfahrens, welches für fließfähige dielektrische Materialien (z.B. fließfähiges Siliziumoxid, fließfähiges Siliziumnitrid, fließfähiges Siliziumoxynitrid, fließfähiges Siliziumkarbid oder fließfähiges Siliziumoxykarbid) geeignet ist, aufgebracht wird. In einigen Ausführungsformen ist das dielektrische Material Siliziumoxid. Die STI-Bereiche 138 können derart ausgelegt sein, dass sie elektrische Isolierung zwischen den NFETs 102N1 - 102N3 und PFETs 102P1 - 102P3 und benachbarten FETs (nicht gezeigt) am Substrat 106 und/oder benachbarten aktiven und passiven Elementen (nicht gezeigt), welche mit dem Substrat 106 verbunden oder auf diesem aufgebracht sind, bereitstellen. In einigen Ausführungsformen können die STI-Bereiche 138 Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, fluordotiertes Silikatglas (FSG), ein dielektrisches Material mit niedrigem k und/oder andere geeignete Isoliermaterialien aufweisen.
  • Die Querschnittsformen der Halbleitervorrichtung 100 und ihrer Elemente (z.B. der Finnenstrukturen 1081 - 1082, der Gate-Strukturen 112N1 - 112N3 und 112P1 - 112P3, epitaxialer Finnenbereiche 110A - 110B, innerer Abstandselemente 142, Gate-Abstandselemente 114 und/oder STI-Bereiche 138) dienen nur der Veranschaulichung und sollen in keiner Weise als Einschränkung dienen.
  • 2 ist ein Ablaufdiagramm eines Beispielverfahrens 200 zum Herstellen der Halbleitervorrichtung 100 im Einklang mit einigen Ausführungsformen. Zu Zwecken der Veranschaulichung werden die in 2 dargestellten Vorgänge unter Bezugnahme auf den Beispielherstellungsprozess zum Herstellen der Halbleitervorrichtung 100 gemäß der Darstellung in den 3A - 14B beschrieben. Die 3A - 14B sind Querschnittsansichten entlang der Linien A - A und B - B der Halbleitervorrichtung 100 in verschiedenen Stadien der Fertigung im Einklang mit einigen Ausführungsformen. Abhängig von spezifischen Anwendungen können Vorgänge in einer anderen Reihenfolge oder überhaupt nicht ausgeführt werden. Es versteht sich, dass das Verfahren 200 keine vollständige Halbleitervorrichtung 100 erzeugen kann. Demzufolge versteht sich, dass zusätzliche Prozesse vor, während und/oder nach dem Verfahren 200 bereitgestellt werden können, und dass einige andere Prozesse hierin nur kurz beschrieben sein können. Die Elemente in den 3A - 14B mit denselben Beschriftungen wie Elemente in den 1A - 1O sind oben beschrieben worden.
  • In Vorgang 205 werden Polysiliziumstrukturen und epitaxiale Finnenbereiche auf NFETs und PFETs gebildet. Wie in den 3A - 3B gezeigt, können zum Beispiel Polysiliziumstrukturen 312 auf Finnenstrukturen 1081 - 1082 gebildet werden, und Gate-Abstandselemente 114 können auf Seitenwänden der Polysiliziumstrukturen 312 gebildet. Während der nachfolgenden Bearbeitung können die Polysiliziumstrukturen 312 in einem Gate-Austauschprozess ausgetauscht werden, um die Gate-Strukturen 112N1 - 112N3 und 112P1 - 112P3 zu bilden. Anschließend an die Bildung der Gate-Abstandselemente 114 können epitaxiale n- und p-Finnenbereiche 110A - 110B selektiv auf Abschnitten der Finnenstrukturen 1081 - 1082, welche nicht unter Polysiliziumstrukturen 312 liegen, gebildet werden. Nach der Bildung der epitaxialen Finnenbereiche 110A - 110B, können ESL 116 und ILD 118 gebildet werden, um die Strukturen der 3A - 3B zu bilden.
  • Bezugnehmend auf 2 werden bei Vorgang 210 Gate-Öffnungen auf und innerhalb der einen oder mehreren Finnenstrukturen gebildet. Wie in den 4A - 4B gezeigt, können zum Beispiel Gate-Öffnungen 412N - 412P, welche den NFETs 102N1 - 102N3 beziehungsweise den PFETs 102P1 - 102P3 zugeordnet sind, auf und innerhalb der Finnenstrukturen 1081 - 1082 gebildet werden. Das Bilden der Gate-Öffnungen 412N kann die aufeinanderfolgenden Vorgänge (i) Ätzen der Polysiliziumstrukturen 312 aus den Strukturen der 3A - 3B und (ii) Ätzen der nanostrukturierten Bereiche 122N - 122P aus den Strukturen der 3A - 3B umfassen. In einigen Ausführungsformen kann das Ätzen der nanostrukturierten Bereiche 122N - 122P das Verwenden eines Trockenätzprozesses oder eines Nassätzprozesses mit höherer Selektivität gegenüber dem Material (z.B. SiGe) der nanostrukturierten Bereiche 122N - 122P als dem Material (z.B. Si) der nanostrukturierten Kanalbereiche 120N - 120P umfassen. In einigen Ausführungsformen kann der Nassätzprozess das Verwenden einer Mischung von Schwefelsäure (H2SO4) und Wasserstoffperoxid (H2O2) (SPM) und/oder einer Mischung von Ammoniumhydroxid (NH4OH) mit H2O2 und deionisiertem Wasser (VE-Wasser) (APM) umfassen. In einigen Ausführungsformen kann der Nassätzprozess das Verwenden einer Mischung (NH4OH) mit HCl umfassen.
  • Bezugnehmend auf 2 werden in den Vorgängen 215 - 230 Rundum-Gate-Strukturen (GAA-Strukturen) in den Gate-Öffnungen gebildet. Basierend auf den Vorgängen 215 - 230 können die Gate-Strukturen 112N1 - 112N3 und 112P1 - 112P3 zum Beispiel die nanostrukturierten Kanalbereiche 120N - 120P umhüllen, wie unter Bezugnahme auf die 5A - 14B beschrieben.
  • Bei Vorgang 215 werden Grenzflächenoxidschichten und eine dielektrische HK-Gate-Schicht innerhalb der Gate-Öffnungen abgeschieden und getempert. Wie in den 5A - 5B gezeigt, können die Grenzflächenoxidschichten 127 und eine dielektrische Gate-Schicht 128 zum Beispiel auf den nanostrukturierten Kanalbereichen 120N - 120P innerhalb der Gate-Öffnungen 412N - 412 abgeschieden und getempert werden. Während der nachfolgenden Bearbeitung kann die dielektrische HK-Gate-Schicht 128 dielektrische HK-Gate-Schichten 128N1 - 128N3 und 128P1 - 138P3 bilden, wie in den 1A - 1E gezeigt. Zur besseren Verdeutlichung zeigen die 5A - 5B Abschnitte 100A - 100B der Strukturen der jeweiligen 4A - 4B.
  • Die Grenzflächenoxidschichten 127 können auf freiliegenden Flächen der nanostrukturierten Kanalbereiche 120N - 120P innerhalb der jeweiligen Gate-Öffnungen 412N - 412P gebildet werden. In einigen Ausführungsformen können die Grenzflächenoxidschichten 127 gebildet werden, in dem die nanostrukturierten Kanalbereiche 120N - 120P einer oxidierenden Umgebung ausgesetzt werden. Die oxidierende Umgebung kann zum Beispiel eine Kombination aus Ozon (O3), einer Mischung aus Ammoniumhydroxid, Wasserstoffperoxyd und Wasser (SC1-Lösung) und/oder einer Mischung aus Salzsäure, Wasserstoffperoxyd und Wasser (SC2-Lösung) enthalten. Als Folge des Oxidationsprozesses können Oxidschichten im Bereich von ungefähr 0,5 nm bis ungefähr 1,5 nm an den freiliegenden Flächen der nanostrukturierten Kanalbereiche 120N - 120P gebildet werden.
  • Die Abscheidung der dielektrischen HK-Gate-Schicht 128 kann eine deckende Abscheidung der dielektrischen HK-Gate-Schicht 128 auf der partiellen Halbleitervorrichtung 100 (nicht gezeigt) nach der Bildung der Grenzflächenoxidschichten 127 umfassen. Die deckend abgeschiedene dielektrische HK-Gate-Schicht 128 kann im Wesentlichen konform auf den Grenzflächenoxidschichten 127 und den freiliegenden Flächen der partiellen Halbleitervorrichtung 100 (z.B. Seitenwänden der Gate-Öffnungen 412N - 412P und obere Flächen des ILD 118) abgeschieden/aufgebracht werden, wie in den 5A - 5B gezeigt. In einigen Ausführungsformen kann die dielektrische HK-Gate-Schicht 128 ein dielektrisches Material mit einer Dielektrizitätskonstante (k-Wert) von mehr als 3,9 enthalten. In einigen Ausführungsformen kann die dielektrische HK-Gate-Schicht 128 (i) ein dielektrisches Material mit hohem k, wie zum Beispiel Hafniumoxid (HfO2), TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2 und ZrSiO2, (ii) ein dielektrisches Material mit hohem k, welches Oxide von Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb oder Lu enthält, oder (iii) eine Kombinationen daraus enthalten. In einigen Ausführungsformen kann die dielektrische HK-Gate-Schicht 128 durch ALD unter Verwendung von Hafniumchlorid (HfCl4) als einen Vorläufer bei einer Temperatur im Bereich von ungefähr 250° C bis ungefähr 350° C gebildet werden. In einigen Ausführungsformen kann die dielektrische Gate-Schicht 128 eine Dicke im Bereich von ungefähr 1 nm bis ungefähr 3 nm aufweisen, um die nanostrukturierten Kanalbereiche 120N - 120P zu umhüllen ohne durch die Abstände zwischen benachbarten nanostrukturierten Kanalbereiche 120N und zwischen benachbart nanostrukturierten Kanalbereichen 120P eingeschränkt zu werden.
  • Bezugnehmend auf 2 werden bei Vorgang 220 erste Barrieremetallschichten auf der dielektrischen HK-Gate-Schicht gebildet. Die 6A - 10B zeigen zum Beispiel die Bildung der ersten Barrieremetallschichten 129a - 129c in einer Ausführungsform, und die 11A - 11B zeigen die Bildung der ersten Barrieremetallschichten 129a - 129c in einer weiteren Ausführungsform. Während der nachfolgenden Bearbeitung können die ersten Barrieremetallschichten 129a - 129c erste Barrieremetallschichten 129N1 - 129N3 und 129P1 - 129P3 bilden.
  • Bezugnehmend auf die 6A - 10B kann die Bildung der ersten Barrieremetallschichten 129a - 129c die aufeinanderfolgenden Vorgänge (i) deckende Abscheidung einer Metallnitridschicht 129a* (6A - 6B) auf den Strukturen von 5A - 5B, (ii) Strukturieren der Metallnitridschicht 129a* zum selektiven Bilden der ersten Barrieremetallschichten 129a auf NFET 102N3 und PFET 102P3, wie in den 7A - 7B gezeigt, (iii) deckende Abscheidung einer Metallnitridschicht 129b* (8A - 8B) auf den Strukturen von 7A - 7B, (iv) Strukturieren der Metallnitridschicht 129b* zum selektiven Bilden der ersten Barrieremetallschichten 129b auf den NFETs 102N2 - 102N3 und den PFETs 102P2 - 102P3, wie in den 9A - 9B gezeigt, und (v) deckendes Abscheiden einer Metallnitridschicht für die erste Barrieremetallschicht 129c (10A - 10B) auf der Struktur der 9A - 9B umfassen.
  • Die Vorgänge (i) - (v) können wiederholt werden, um zusätzliche erste Barrieremetallschichten ähnlich den ersten Barrieremetallschichten 129a - 129c in den NFETs 102N1 - 102N3 und den PFETs 102P1 - 102P3 zu bilden. In der nachfolgenden Bearbeitung können (i) die Abschnitte der ersten Barrieremetallschicht 129c innerhalb der Gate-Öffnungen 412N - 412P von NFET 102N1 und PFET 102P1 die ersten Barrieremetallschichten 129N1 beziehungsweise 129P1 bilden, (ii) die Abschnitte der ersten Barrieremetallschichten 129b - 129c innerhalb der Gate-Öffnungen 412N - 412P des NFET 102N2 und des PFET 102P2 können die ersten Barrieremetallschichten 129N2 beziehungsweise 129P2 bilden, und (iii) die Abschnitte der ersten Barrieremetallschichten 129a - 129c innerhalb der Gate-Öffnungen 412N - 412P des NFET 102N2 und des PFET 102P2 können die ersten Barrieremetallschichten 129N2 beziehungsweise 129P2 bilden. Somit können die unterschiedlichen Dicken T1 - T6 (1B - 1C) der ersten Barrieremetallschichten 129N1 - 129N3 und 129P1 - 129P3 erzielt werden, indem ein unterschiedliche Anzahl gestapelter Schichten durch mehrere Abscheidungs- und Strukturierungsvorgänge selektiv in den NFETs 102N1 - 102N3 und den PFETs 102P1 - 102P3 gebildet werden.
  • Die deckende Abscheidung der Metallnitridschicht 129a* kann das deckende Abscheiden einer ungefähr 0,1 nm bis ungefähr 0,5 nm dicken Metallnitridschicht mit einem ALD- oder einem CVD-Prozess unter Verwendung von Titantetrachlorid (TiCl4) und NH3 als Vorläufer bei einer Temperatur in einem Bereich von ungefähr 400° C bis ungefähr 450° C und einem Druck im Bereich von ungefähr 2 Torr bis ungefähr 10 Torr umfassen. In einigen Ausführungsformen kann die Metallnitridschicht 129a* in einem ALD-Prozess von ungefähr 20 Zyklen bis ungefähr 30 Zyklen aufgebracht werden, wobei ein Zyklus die aufeinanderfolgenden Schritte (i) Durchfluss eines ersten Vorläufergases (z.B. TiCl4), (ii) erster Gasspülungsprozess, (iii) Durchfluss eines zweiten Vorläufergases (z.B. NH3) und (iv) zweiter Gasspülungsprozess umfassen kann. Die deckend abgeschiedene/aufgebrachte Metallnitridschicht 129a* kann im Wesentlichen konform auf den Strukturen der 5A - 5B abgeschieden werden (z.B. mit einer Kantenabdeckung von ungefähr 99 %). Die deckende Abscheidung der Metallnitridschichten 129b* - 129c* kann ähnlich der deckenden Abscheidung der Metallnitridschicht 129a* sein. In einigen Ausführungsformen können die Materialien der Metallnitridschicht 129a* - 129c* Ti- oder Ta-basierte Nitride oder Legierungen enthalten, und können dieselben sein oder sich voneinander unterscheiden.
  • Das Strukturieren der Metallnitridschicht 129a* - 129c* zum Bilden der ersten Barrieremetallschichten 129a - 129c kann fotolithografische und Ätzprozesse umfassen. Der Ätzprozess kann einen Nassätzprozess unter Verwendung von Ätzstoffen, welche eine Mischung aus Ammoniumhydroxid, Wasserstoffperoxyd und Wasser (SCi-Lösung) und/oder eine Mischung aus Salzsäure, Wasserstoffperoxyd und Wasser (SC2-Lösung) enthalten.
  • Anstatt durch die unterschiedliche Anzahl gestapelter Schichten können die unterschiedlichen Dicken T1 - T6 (1B - 1C) der ersten Barrieremetallschichten 129N1 - 129N3 und 129P1 - 129P3 durch selektives Bilden erster Barrieremetallschichten 129a - 129c unterschiedlicher Dicke in den NFETs 102N1 - 102N3 und den PFETs 102P1 - 102P3 erzielt werden, wie in den 11A - 11B gezeigt. Die selektive Bildung der ersten Barrieremetallschichten 129a - 129c kann die aufeinanderfolgenden Vorgänge (i) deckendes Abscheiden einer Metallnitridschicht (nicht gezeigt) mit der Dicke T1 auf den Strukturen der 5A - 5B, (ii) Strukturieren der Metallnitridschicht mit der Dicke T1 zum selektiven Bilden der ersten Barrieremetallschichten 129a auf NFET 102N3 und PFET 102P3, wie in den 11A - 11 gezeigt, (iii) deckendes Abscheiden einer Metallnitridschicht (nicht gezeigt) mit der Dicke T2 auf den Strukturen gebildet nach der Bildung der ersten Barrieremetallschichten 129a, (iv) Strukturieren der Metallnitridschicht mit der Dicke T2 zum selektiven Bilden der ersten Barrieremetallschichten 129b auf NFETs 102N2 und PFET 102P2, wie in den 11A - 11B gezeigt, (v) deckendes Abscheiden einer Metallnitridschicht (nicht gezeigt) mit der Dicke T3 auf den Strukturen gebildet nach der Bildung der ersten Barrieremetallschichten 129b, und (vi) Strukturieren der Metallnitridschicht mit der Dicke T3 zum selektiven Bilden der ersten Barrieremetallschichten 129c auf NFET 102N3 und PFET 102P3, wie in den 11A - 11B gezeigt, umfassen. Obwohl die erste Barrieremetallschicht 129c derart beschrieben ist, dass sie nach der ersten Barrieremetallschicht 129b gebildet wird, welche derart beschrieben ist, dass sie nach der ersten Barrieremetallschicht 129a gebildet wird, können die Barrieremetallschichten 129y - 129c in einer beliebigen Reihenfolge gebildet werden.
  • Die deckende Abscheidung und Strukturierung der Metallnitridschichten für die ersten Barrieremetallschichten 129a - 129c der 11A - 11B kann gleich den deckenden Abscheidungs- und Strukturierungsprozessen der Metallnitridschicht 129a* sein.
  • Bezugnehmend auf 2 werden bei Vorgang 225 n- und p-WFM-Oxidschichten selektiv auf den ersten Barrieremetallschichten der NFETs und PFETs gebildet. Wie in den 12A - 13B gezeigt, können zum Beispiel die nWFM-Oxidschicht 132N selektiv auf der Struktur von 10A und die pWFM-Oxidschicht 132P selektiv auf der Struktur von 10B gebildet werden. Desgleichen können die nWFM-Oxidschicht 132N selektiv auf der Struktur von 11A und die pWFM-Oxidschicht 132P selektiv auf der Struktur von 11B gebildet werden, welche hier nicht abgebildet sind. Während der nachfolgenden Bearbeitung kann die nWFM-Oxidschicht 132N die nWFM-Oxidschichten 132N1 - 132N3 bilden, und die pWFM-Oxidschicht 132P kann die pWFM-Oxidschichten 132P1 - 132P3 bilden.
  • Bezugnehmend auf die 12A - 13B kann die selektive Bildung der nWFM-Oxidschicht 132N und der pWFM-Oxidschicht 132P die aufeinanderfolgenden Vorgänge (i) deckendes Abscheiden einer Metalloxidschicht (nicht gezeigt) für die nWFM-Oxidschicht 132N auf den Strukturen der 10A - 10B, (ii) Strukturieren der Metalloxidschicht zum selektiven Bilden der nWFM-Oxidschicht 132N auf den NFETs 102N1 - 102N3, wie in 12A gezeigt, (iii) deckendes Abscheiden einer Metalloxidschicht (nicht gezeigt) für die pWFM-Oxidschicht 132P auf den Strukturen der 12A - 12B und (iv) Strukturieren der Metalloxidschicht zum selektiven Bilden der pWFM-Oxidschicht 132P auf den PFETs 102P1 - 102P3, wie in 13B gezeigt, umfassen.
  • In einigen Ausführungsformen kann die Metalloxidschicht für die nWFM-Oxidschicht 132N (i) REM-Oxide, wie zum Beispiel La2O3, CeO2, Yb2O3, Lu2O3 und Er2O3; (ii) Oxides eines Metalls aus der Gruppe IIA (z.B. MgO oder SrO), der Gruppe IIIB (z.B. Y2O3), der Gruppe IVB (z.B. HfO2 oder ZrO2) oder der Gruppe VB (z.B. Ta2O5) des Periodensystems; (iii) SiO2; oder (iv) eine Kombination daraus, enthalten. In einigen Ausführungsformen kann die Metalloxidschicht für die pWFM-Oxidschicht 132P (i) Al-basierte Metalloxide, wie zum Beispiel Al2O3 und Al2TiO5; (ii) Oxide eines Metalls aus der Gruppe VB (z.B. NbO), der Gruppe IIIA (z.B. B2O3), der Gruppe VA (z.B. P2O5) des Periodensystems; oder (iii) eine Kombination daraus, enthalten.
  • Die deckende Abscheidung der Metalloxidschicht für die nWFM-Oxidschicht 132N kann das deckende Abscheiden einer ungefähr 0,01 nm bis ungefähr 2 nm dicken Metalloxidschicht mit einem ALD- oder einem CVD-Prozess unter Verwendung von Lanthan-Tris(formamimdinat) (La(FAMD)3) oder Lanthan-Tetrametylheptandionat (La(thd)3) und O3 als Vorläufer bei einer Temperatur im Bereich von ungefähr 250° C bis ungefähr 350° C umfassen. In einigen Ausführungsformen kann die Metalloxidschicht für die nWFM-Oxidschicht 132N in einem ALD-Prozess von ungefähr 20 Zyklen bis ungefähr 30 Zyklen aufgebracht werden, wobei ein Zyklus die aufeinanderfolgenden Schritte (i) Durchfluss eines ersten Vorläufergases (z.B. La/FAMD)3 oder La/thd)3), (ii) erster Gasspülungsprozess, (iii) Durchfluss eines zweiten Vorläufergases (z.B. O3) und (iv) zweiter Gasspülungsprozess umfassen kann. Die deckend abgeschiedene/aufgebrachte Metalloxidschicht kann im Wesentlichen konform auf den Strukturen der 10A - 10B abgeschieden werden (z.B. mit einer Kantenabdeckung von ungefähr 99 %).
  • Das Strukturieren der deckend abgeschiedenen/aufgebrachten Metalloxidschicht für die nWFM-Oxidschicht 132N kann (i) selektives Bilden einer Maskierungsschicht (z.B. einer Fotolackschicht oder einer Nitridschicht; nicht gezeigt) am Abschnitt des deckend abgeschiedenen Metalloxids auf den NFETs 102N1 - 102N3, (ii) selektives Entfernen von Abschnitten der deckend abgeschiedenen Metalloxidschicht auf den PFETs 102P1 - 102P3 zum Bilden der Strukturen der 12A - 12B, und (iii) Entfernen der Maskierungsschicht umfassen. Das selektive Entfernen kann eine Nass- oder Trockenätzung auf Säurebasis (z.B. auf Basis von HCl) umfassen.
  • Während der deckenden Abscheidung der Metalloxidschicht für die nWFM-Oxidschicht 132N kann die obere Fläche der ersten Barrieremetallschicht 129c oxidiert werden, um die Barrieremetalloxidschichten 130N - 130P zu bilden, wie in den 12A - 12B gezeigt. Die Barrieremetalloxidschichten 130N - 130P können dieselben Dicken aufweisen. Die Barrieremetalloxidschicht 130N kann bei der nachfolgenden Bearbeitung die Barrieremetalloxidschichten 130N1 - 130N3 bilden. In einigen Ausführungsformen kann die Barrieremetalloxidschichten 130P während des selektiven Entfernens der Abschnitte der deckend abgeschiedenen Metalloxidschicht auf den PFETs 102P1 - 102P3 geätzt werden, und in einigen Ausführungsformen kann die Barrieremetalloxidschicht 130P ungeätzt bleiben.
  • Die deckende Abscheidung der Metalloxidschicht für die pWFM-Oxidschicht 132P kann das deckende Abscheiden einer ungefähr 0,01 nm bis ungefähr 2 nm dicken Metalloxidschicht mit einem ALD- oder einem CVD-Prozess unter Verwendung von Trimethylaluminium (TMA) und H2O als Vorläufer bei einer Temperatur im Bereich von ungefähr 250° C bis ungefähr 350° C umfassen. In einigen Ausführungsformen kann die Metalloxidschicht für die pWFM-Oxidschicht 132P in einem ALD-Prozess von ungefähr 20 Zyklen bis ungefähr 30 Zyklen aufgebracht werden, wobei ein Zyklus die aufeinanderfolgenden Schritte (i) Durchfluss eines ersten Vorläufergases (z.B. TAM), (ii) erster Gasspülungsprozess, (iii) Durchfluss eines zweiten Vorläufergases (z.B. H2O) und (iv) zweiter Gasspülungsprozess umfassen kann. Die deckend abgeschiedene/aufgebrachte Metalloxidschicht kann im Wesentlichen konform auf den Strukturen der 12A - 12B abgeschieden werden (z.B. mit einer Kantenabdeckung von ungefähr 99 %).
  • Das Strukturieren der deckend abgeschiedenen/aufgebrachten Metalloxidschicht für die pWFM-Oxidschicht 132P kann (i) selektives Bilden einer Maskierungsschicht (z.B. einer Fotolackschicht oder einer Nitridschicht; nicht gezeigt) am Abschnitt des deckend abgeschiedenen Metalloxids auf den PFETs 102P1 - 102P3, (ii) selektives Entfernen von Abschnitten der deckend abgeschiedenen Metalloxidschicht auf den NFETs 102N1 - 102N3 zum Bilden der Strukturen der 13A - 13B, und (iii) Entfernen der Maskierungsschicht umfassen. Das selektive Entfernen kann eine Nass- oder Trockenätzung auf Säurebasis (z.B. auf Basis von HF) umfassen.
  • Während der deckenden Abscheidung der Metalloxidschicht für die pWFM-Oxidschicht 132P kann die erste Barrieremetallschicht 129c auf den PFETs 102P1 - 102P3 ferner oxidiert werden, um die Barrieremetalloxidschicht 130P* (13B) zu bilden, welche dicker ist als die Barrieremetalloxidschicht 130P.
  • Nach der Bildung der pWFM-Oxidschicht 132P kann ein Eintreibtemperprozess an den Strukturen der 13A - 13B durchgeführt werden. Der Eintreibtemperprozess erhöht die Metallionenkonzentration (z.B. La-Ionen und/oder Al-Ionen) an der Grenzfläche zwischen den nWFM-Oxidschichten 132N und den Barrieremetalloxidschichten 130N sowie an der Grenzfläche zwischen den pWFM-Oxidschichten 132P und den Barrieremetalloxidschichten 130P. Das Erhöhen der Metallionenkonzentration kann die Dipolkonzentration in den Dipolschichten 131N - 131P (13A - 13B), welche durch die nWFM-Oxidschicht 132N und die pWFM-Oxidschicht 132P induziert werden, erhöhen. Die obige Erörterung der Dipolschichten 131N1 - 131N3 gilt für die Dipolschicht 131N. Die obige Erörterung der Dipolschichten 131P1 - 131PN3 gilt für die Dipolschicht 131P.
  • Der Eintreibtemperprozess kann das Tempern der nWFM-Oxidschichten 132N und der pWFM-Oxidschicht 132P bei einer Temperatur von ungefähr 550° C bis ungefähr 850° C und einem Druck von ungefähr 1 Torr bis ungefähr 30 Torr für eine Dauer im Bereich von ungefähr 0,1 Sekunden bis ungefähr 30 Sekunden umfassen. In einigen Ausführungsformen kann der Eintreibtemperprozess zwei Temperprozesse umfassen: (i) einen Durchwärmtemperprozess bei einer Temperatur von ungefähr 550° C bis ungefähr 850° C für eine Dauer in einem Bereich von ungefähr 2 Sekunden bis ungefähr 60 Sekunden und (ii) einen Spitzentemperprozess bei einer Temperatur von ungefähr 700° C bis ungefähr 900° C für eine Dauer in einem Bereich von ungefähr 0,1 Sekunden bis ungefähr 2 Sekunden.
  • Bezugnehmend auf 2 werden bei Vorgang 230 zweite Barrieremetallschichten, FFW-Schichten und Gate-Metallfüllschichten auf den n- und p-WFM-Oxidschichten gebildet. Wie in den 14A - 14B gezeigt, können zweite Barrieremetallschichten 133, FFW-Schichten 134 und Gate-Metallfüllschichten 135 auf den Strukturen der 13A - 13B gebildet werden. Das Material für die zweiten Barrieremetallschichten 133 kann deckend auf den Strukturen der 13A - 13B abgeschieden/aufgebracht werden. Das Material für die FFW-Schichten 134 kann deckend auf dem Material für die zweiten Barrieremetallschichten 133 abgeschieden/aufgebracht werden. Das Material für die Gate-Metallfüllschichten 135 kann deckend auf dem Material für die FFW-Schichten 134 abgeschieden/aufgebracht werden. Im Anschluss an diese deckenden Abscheidungen können die dielektrische HK-Gate-Schicht 128, die ersten Barrieremetallschichten 129a - 129c, die Barrieremetalloxidschichten 130N - 130P, die nWFM-Oxidschicht 132N, die pWFM-Oxidschicht 132P, das Material für die zweiten Barrieremetallschichten 133, das Material für die FFW-Schichten 134 und das Material für die Gate-Metallfüllschichten 135 durch einen chemisch-mechanischen Polierprozess poliert werden, um die Strukturen der 14A - 14B zu bilden. Wie bei den Vorgängen 215 - 230 beschrieben, können somit die Gate-Strukturen 112N1 - 112N3 und 112P1 - 112P3 mit mindestens drei unterschiedlichen Schwellenspannungen auf demselben Substrat 106 gebildet werden.
  • Die vorliegende Offenbarung stellt Beispiel-FET-Gate-Strukturen mit unterschiedlichen EWF-Werten zum Bilden von FETs (z.B. GAA-FETs und/oder FinFETs) mit unterschiedlichen Schwellenspannungen bereit, und stellt Beispielverfahren zum Bilden derartiger FETs auf demselben Substrat bereit. Die Beispielverfahren bilden NFETs (z.B. die NFETs 102N1 - 102N3) und PFETs (z.B. die PFETs 102P1 - 102P3) mit unterschiedlichen Gate-Strukturanordnungen (z.B. den Gate-Strukturen 112N1 - 112N3 und 112P1 - 112P3), jedoch mit denselben WFM-Schichtdicken, welche selektiv auf demselben Substrat (z.B. dem Substrat 106) gebildet werden können, um Schwellenspannungen (z.B. die Schwellenspannungen Vi - V6) zu erzielen, welche sich voneinander unterscheiden. Die unterschiedlichen Gate-Strukturanordnungen können Barrieremetallschichten (z.B. die Barrieremetallschichten 129N1 - 129N3 und 129P1 - 129P3) unterschiedlicher Dicken angeordnet zwischen den WFM-Schichten und dielektrischen Gate-Schichten mit hohem K (z.B. den dielektrischen HK-Gate-Schichten 128N1 - 128N3 und 128P1 - 128P3) aufweisen. Darüber hinaus können die WFM-Schichten WFM-Oxidschichten (z.B. die WFM-Oxidschichten 132N1 - 132N3 und 132P1 - 132P3) aufweisen, welche an der Grenzfläche zwischen den WFM-Schichten und den Barrieremetallschichten Dipolschichten (z.B. die Dipolschichten 131N1 - 131N3 und 131P1 - 131P3) induzieren. Die unterschiedlichen Barrieremetallschichtdicken (z.B. die Dicken T1 - T6) stellen unterschiedliche Abstände (z.B. die Abstände Si - S6) zwischen den WFM-Schichten und den dielektrischen Gate-Schichten mit hohem K, sowie unterschiedliche Abstände (z.B. die Abstände S7 - S12) zwischen den induzierten Dipolschichten und den dielektrischen Gate-Schichten mit hohem K bereit. Diese unterschiedlichen Abstände führen dazu, dass die FET-Gate-Strukturen EWF-Werte (z.B. die EWF-Werte E1 - E6) aufweisen, welche sich voneinander unterscheiden, und weisen folglich sich voneinander unterscheidende Schwellenspannungen auf. Somit kann das Abstimmen der Sperrschichtmetallschichtdicken die EWF-Werte der NFET- und PFET-Gate-Strukturen abstimmen und in der Folge die Schwellenspannungen der NFETs und PFETs anpassen, ohne deren WFM-Schichtdicken zu verändern.
  • In einigen Ausführungsformen weist die Halbleitervorrichtung ein Substrat, ein erstes und ein zweites Paar epitaxialer Source-/Drain-Bereiche (S/D-Bereiche) angeordnet auf dem Substrat, erste und zweite nanostrukturierte Kanalbereiche angeordnet zwischen den epitaxialen S/D-Bereichen des ersten Paares epitaxialer S/D-Bereiche beziehungsweise zwischen den epitaxialen S/D-Bereichen des zweiten Paares epitaxialer S/D-Bereiche, und erste und zweite Gate-Strukturen mit wirksamen Austrittsarbeitswerten, welche sich voneinander unterscheiden, auf. Die ersten und die zweiten Gate-Strukturen weisen erste und zweite dielektrische Gate-Schichten mit hohem K auf, welche die ersten beziehungsweise die zweiten nanostrukturierten Kanalbereiche umgeben, erste und zweite Barrieremetallschichten mit sich voneinander unterscheidenden Dicken angeordnet auf der ersten beziehungsweise der zweiten dielektrischen Gate-Schicht mit hohem K, erste und zweite Austrittsarbeitsmetalloxidschichten (WFM-Oxidschichten) mit im Wesentlichen derselben Dicke angeordnet auf den ersten beziehungsweise den zweiten Barrieremetallschichten, eine erste Dipolschicht angeordnet zwischen der ersten WFM-Oxidschicht und der ersten Barrieremetallschicht, und eine zweite Dipolschicht angeordnet zwischen der zweiten WFM-Oxidschicht und der zweiten Barrieremetallschicht, auf.
  • In einigen Ausführungsformen weist die Halbleitervorrichtung ein Substrat, ein erstes und ein zweites Paar epitaxialer Source-/Drain-Bereiche (S/D-Bereiche) angeordnet auf dem Substrat, erste und zweite Finnenbereiche angeordnet zwischen den epitaxialen S/D-Bereichen des ersten Paares epitaxialer S/D-Bereiche beziehungsweise zwischen den epitaxialen S/D-Bereichen des zweiten Paares epitaxialer S/D-Bereiche auf. Die Halbleitervorrichtung weist ferner erste und zweite Gate-Strukturen aufweisend erste und zweite dielektrische Gate-Schichten mit hohem K angeordnet auf den ersten beziehungsweise den zweiten Finnenbereichen, erste und zweite Barrieremetallschichten mit sich voneinander unterscheidenden Dicken angeordnet auf der ersten beziehungsweise der zweiten dielektrischen Gate-Schicht mit hohem K, erste und zweite Barrieremetalloxidschichten angeordnet auf den ersten beziehungsweise den zweiten Barrieremetallschichten, eine aluminiumfreie (Al-freie) Austrittsarbeitsmetalloxidschicht (WFM-Oxidschicht) auf Seltenerdmetallbasis (REM-Basis) angeordnet auf der ersten Barrieremetalloxidschicht und eine WFM-Oxidschicht auf Al-Basis angeordnet auf der zweiten Barrieremetalloxidschicht auf.
  • In einigen Ausführungsformen umfasst ein Verfahren das Bilden erster und zweiter nanostrukturierter Kanalbereiche in einer Finnenstruktur auf einem Substrat, das Bilden erster und zweiter dielektrischer Gate-Schichten mit hohem K, welche den ersten beziehungsweise den zweiten nanostrukturierten Kanalbereich umgeben, das Bilden erster und zweiter Barrieremetallschichten unterschiedlicher Dicke auf der ersten und der zweiten dielektrischen Gate-Schicht mit hohem K, das Bilden erster und zweiter Austrittsarbeitsmetalloxidschichten (WFM-Oxidschichten) von im Wesentlichen derselben Dicke auf der ersten beziehungsweise der zweiten Barrieremetallschichten, das Ausführen eines Eintreibtemperprozesses an den ersten und zweiten WFM-Oxidschichten, das Bilden dritter und vierter Barrieremetallschichten von im Wesentlichen derselben Dicke auf der ersten und der zweiten WFM-Oxidschicht, und das Bilden erster und zweiter Gate-Metallfüllschichten auf der dritten beziehungsweise der vierten Barrieremetallschicht.
  • Die vorstehende Offenbarung stellt Merkmale mehrerer Ausführungsformen dar, sodass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute sollten verstehen, dass sie die vorliegende Offenbarung problemlos als eine Grundlage zum Entwerfen oder Modifizieren weiterer Prozesse und Strukturen zum Ausführen derselben Zwecke und/oder zum Erlangen derselben Vorteile der hierin vorgestellten Ausführungsformen verwenden können. Fachleute sollten auch erkennen, dass derartige äquivalente Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass sie verschiedenste Änderungen, Ersetzungen und Neugestaltungen daran vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62928557 [0001]

Claims (20)

  1. Halbleitervorrichtung, aufweisend: ein Substrat; ein erstes und ein zweites Paar epitaxialer Source-/Drain-Bereiche (S/D-Bereiche) angeordnet auf dem Substrat; erste und zweite nanostrukturierte Kanalbereiche angeordnet zwischen den epitaxialen S/D-Bereichen des ersten Paares epitaxialer S/D-Bereiche beziehungsweise zwischen den epitaxialen S/D-Bereichen des zweiten Paares epitaxialer S/D-Bereiche; und erste und zweite Gate-Strukturen mit wirksamen Austrittsarbeitswerten, welche sich voneinander unterscheiden, wobei die ersten und die zweiten Gate-Strukturen aufweisen: erste und zweite dielektrische Gate-Schichten mit hohem K, welche die ersten beziehungsweise zweiten nanostrukturierten Kanalbereiche umgeben; erste und zweite Barrieremetallschichten mit Dicken, welche sich voneinander unterscheiden, angeordnet auf der ersten beziehungsweise der zweiten dielektrischen Gate-Schicht mit hohem K; erste und zweite Austrittsarbeitsmetalloxidschichten (WFM-Oxidschichten) mit Dicken, welche im Wesentlichen dieselben sind, angeordnet auf der ersten beziehungsweise der zweiten Barrieremetallschicht; eine erste Dipolschicht angeordnet zwischen der ersten WFM-Oxidschicht und der ersten Barrieremetallschicht; und eine zweite Dipolschicht angeordnet zwischen der zweiten WFM-Oxidschicht und der zweiten Barrieremetallschicht.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die erste beziehungsweise die zweite Barrieremetallschicht einen ersten beziehungsweise einen zweiten Schichtenstapel aufweisen; wobei jede der Schichten des ersten und des zweiten Stapels im Wesentlichen dieselbe Dicke aufweist; und wobei der zweite Stapel mehr Schichten aufweist als der erste Stapel.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die erste und die zweite Gate-Struktur ferner eine erste beziehungsweise eine zweite Barrieremetalloxidschicht aufweisen, welche auf der ersten beziehungsweise der zweiten Barrieremetallschicht angeordnet sind; und wobei die erste beziehungsweise die zweite Barrieremetalloxidschicht ein Oxid eines Metalls in der ersten beziehungsweise in der zweiten Barrieremetallschicht enthält.
  4. Halbleitervorrichtung nach Anspruch 3, wobei ein Metallkonzentrationsprofil über die erste WFM-Oxidschicht und die erste Barrieremetalloxidschicht eine Spitzenkonzentration an einer Grenzfläche zwischen der ersten WFM-Oxidschicht und der ersten Barrieremetalloxidschicht aufweist.
  5. Halbleitervorrichtung nach Anspruch 3 oder 4, wobei ein Stickstoffkonzentrationsprofil über die erste Barrieremetallschicht und die erste Barrieremetalloxidschicht eine Spitzenkonzentration an einer Grenzfläche zwischen der ersten Barrieremetallschicht und der ersten Barrieremetalloxidschicht aufweist.
  6. Halbleitervorrichtung nach irgendeinem der vorstehenden Ansprüche 1 bis 5, wobei sowohl die erste als auch die zweite WFM-Oxidschicht ein Oxid eines Seltenerdmetalls oder von Metallen aus einer der Gruppen IIA, IIIB oder IVB des Periodensystems enthält.
  7. Halbleitervorrichtung nach irgendeinem der vorstehenden Ansprüche 1 bis 5, wobei sowohl die erste als auch die zweite WFM-Oxidschicht ein Oxid auf Aluminium basierender Metalle oder von Metallen aus einer der Gruppen IIIA, VA oder VB des Periodensystems enthält.
  8. Halbleitervorrichtung nach irgendeinem der vorstehenden Ansprüche 1 bis 5, wobei sowohl die erste als auch die zweite Dipolschicht Metallionen von Seltenerdmetallen oder von Metallen aus einer der Gruppen IIA, IIIB oder IVB des Periodensystems enthält.
  9. Halbleitervorrichtung nach irgendeinem der vorstehenden Ansprüche 1 bis 5, wobei sowohl die erste als auch die zweite Dipolschicht Metallionen auf Aluminium basierender Metalle oder von Metallen aus einer der Gruppen IIIA, VA oder VB des Periodensystems enthält.
  10. Halbleitervorrichtung nach irgendeinem der vorstehenden Ansprüche, wobei die erste und die zweite Gate-Struktur ferner eine dritte beziehungsweise eine vierte Barrieremetallschicht aufweisen, welche auf der ersten beziehungsweise der zweiten WFM-Oxidschicht angeordnet sind; und wobei die erste, die zweite, die dritte und die vierte Barrieremetallschicht ein selbes metallisches Material aufweisen.
  11. Halbleitervorrichtung, aufweisend: ein Substrat; ein erstes und ein zweites Paar epitaxialer Source-/Drain-Bereiche (S/D-Bereiche) angeordnet auf dem Substrat; einen ersten und einen zweiten Finnenbereich angeordnet zwischen den epitaxialen S/D-Bereichen des ersten Paares epitaxialer S/D-Bereiche beziehungsweise zwischen den epitaxialen S/D-Bereichen des zweiten Paares epitaxialer S/D-Bereiche; und eine erste und eine zweite Gate-Struktur aufweisend: eine erste beziehungsweise eine zweite dielektrische Gate-Schicht mit hohem K, welche am ersten beziehungsweise am zweiten Finnenbereich angeordnet sind; eine erste beziehungsweise eine zweite Barrieremetallschicht mit Dicken, welche sich voneinander unterscheiden, angeordnet auf der ersten beziehungsweise der zweiten dielektrischen Gate-Schicht mit hohem K; eine erste und eine zweite Barrieremetalloxidschicht angeordnet auf der ersten beziehungsweise der zweiten Barrieremetallschicht; eine aluminiumfreie (Al-freie) Austrittsarbeitsmetalloxidschicht (WFM-Oxidschicht) auf Seltenerdmetallbasis (REM-Basis) angeordnet auf der ersten Barrieremetalloxidschicht; und eine WFM-Oxidschicht auf Al-Basis angeordnet auf der zweiten Barrieremetalloxidschicht.
  12. Halbleitervorrichtung nach Anspruch 11, wobei ein Lanthankonzentrationsprofil (La-Konzentrationsprofil) über die Al-freie WFM-Oxidschicht auf REM-Basis und die erste Barrieremetalloxidschicht eine Spitzenkonzentration von La an einer Grenzfläche zwischen der Al-freien WFM-Oxidschicht auf REM-Basis und der ersten Barrieremetalloxidschicht aufweist.
  13. Halbleitervorrichtung nach Anspruch 11, wobei ein Al-Konzentrationsprofil über die WFM-Oxidschicht auf Al-Basis und die zweite Barrieremetalloxidschicht eine Spitzenkonzentration von Al an einer Grenzfläche zwischen der WFM-Oxidschicht auf Al-Basis und der zweiten Barrieremetalloxidschicht aufweist.
  14. Halbleitervorrichtung nach Anspruch 11, wobei die Al-freie WFM-Oxidschicht auf REM-Basis Lanthanoxid enthält.
  15. Halbleitervorrichtung nach Anspruch 11, wobei die WFM-Oxidschicht auf Al-Basis Aluminiumoxid enthält.
  16. Halbleitervorrichtung nach irgendeinem der vorstehenden Ansprüche 11 bis 15, wobei die erste und die zweite Gate-Struktur ferner aufweisen: eine Dipolschicht auf REM-Basis angeordnet zwischen der Al-freien WFM-Oxidschicht auf REM-Basis und der ersten Barrieremetallschicht; und eine Dipolschicht auf Al-Basis angeordnet zwischen der WFM-Oxidschicht auf Al-Basis und der zweiten Barrieremetalloxidschicht.
  17. Verfahren, umfassend: Bilden eines ersten und eines zweiten nanostrukturierten Kanalbereiches in einer Finnenstruktur auf einem Substrat; Bilden einer ersten und einer zweiten dielektrischen Gate-Schicht mit hohem K, welche den ersten beziehungsweise den zweiten nanostrukturierten Kanalbereich umgeben; Bilden einer ersten und einer zweiten Barrieremetallschicht unterschiedlicher Dicke auf der ersten beziehungsweise auf der zweiten dielektrischen Gate-Schicht mit hohem K; Bilden einer ersten und einer zweiten Austrittsarbeitsmetalloxidschicht (WFM-Oxidschicht) von im Wesentlichen derselben Dicke auf der ersten beziehungsweise der zweiten Barrieremetallschicht; Durchführen eines Eintreibtemperprozesses an der ersten und der zweiten WFM-Oxidschicht; Bilden einer dritten und einer vierte Barrieremetallschicht von im Wesentlichen derselben Dicke auf der ersten beziehungsweise der zweiten WFM-Oxidschicht; und Bilden einer ersten und einer zweiten Gate-Metallfüllschicht auf der dritten beziehungsweise der vierten Barrieremetallschicht.
  18. Verfahren nach Anspruch 17, wobei das Bilden des ersten und der zweiten Barrieremetallschicht umfasst: selektives Bilden einer ersten Anzahl von Nitridschichten auf der ersten dielektrischen Gate-Schicht mit hohem K; und selektives Bilden einer zweiten Anzahl von Nitridschichten auf der zweiten dielektrischen Gate-Schicht mit hohem K, wobei die erste Anzahl größer ist als die zweite Anzahl.
  19. Verfahren nach Anspruch 17 oder 18, wobei das Bilden der ersten und der zweiten Barrieremetallschicht umfasst: Abscheiden einer ersten Nitridschicht auf der ersten und der zweiten dielektrischen Gate-Schicht mit hohem K; Ätzen eines ersten Abschnitts der ersten Nitridschicht, welcher auf der zweiten dielektrischen Gate-Schicht mit hohem K angeordnet ist; Abscheiden einer zweiten Nitridschicht auf der zweiten dielektrischen Gate-Schicht mit hohem K und auf einem zweiten Abschnitt der ersten Nitridschicht, welcher auf der ersten dielektrischen Gate-Schicht mit hohem K angeordnet ist.
  20. Verfahren nach irgendeinem der vorstehenden Ansprüche 17 bis 19, wobei das Durchführen des Eintreibtemperprozesses umfasst: Durchwärmtempern der ersten und der zweiten WFM-Oxidschicht bei einer ersten Temperatur von zwischen ungefähr 550° C und ungefähr 800° C; und Spitzentempern der ersten und der zweiten WFM-Oxidschicht bei einer zweiten Temperatur von zwischen ungefähr 700° C und ungefähr 900° C.
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