DE102020106441A1 - Abstandshalterstrukturen für Halbleiterbaulemente - Google Patents

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Cheng-Yi Peng
Song-Bor Lee
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    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions

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Abstract

Es werden eine Struktur einer Halbleitervorrichtung mit inneren Abstandshalterstrukturen zwischen Source-/Drain-Bereichen (S/D-Bereichen) und Gate-allaround(GAA)-Strukturen sowie ein Verfahren zum Herstellen der Halbleitervorrichtung offenbart. Die Halbleitervorrichtung weist Folgendes auf: ein Substrat; einen Stapel von nanostrukturierten Schichten mit ersten und zweiten nanostrukturierten Bereichen, die auf dem Substrat angeordnet sind; und einen ersten und einen zweiten S/D-Bereich, die auf dem Substrat angeordnet sind. Der erste und der zweite S/D-Bereich weisen jeweils einen Epitaxialbereich auf, der jeden der ersten nanostrukturierten Bereiche umschließt. Die Halbleitervorrichtung weist weiterhin Folgendes auf: eine GAA-Struktur, die zwischen dem ersten und dem zweiten S/D-Bereich angeordnet ist und jeden der zweiten nanostrukturierten Bereiche umschließt; einen ersten inneren Abstandshalter, der zwischen einem epitaxialen Teilbereich des ersten S/D-Bereichs und einem Gate-Teilbereich der GAA-Struktur angeordnet ist; einen zweiten inneren Abstandshalter, der zwischen einem epitaxialen Teilbereich des zweiten S/D-Bereichs und dem Gate-Teilbereich der GAA-Struktur angeordnet ist; und eine Passivierungsschicht, die auf Seitenwänden der ersten und der zweiten nanostrukturierten Bereiche angeordnet ist.

Description

  • Hintergrund
  • Mit Fortschritten in der Halbleiter-Technologie ist eine wachsende Nachfrage nach höherer Speicherkapazität, schnelleren Bearbeitungssystemen und höherer Leistung entstanden. Um diese Forderungen zu erfüllen, verkleinert die Halbleiterindustrie die Abmessungen von Halbleiter-Bauelementen weiter, wie etwa von Metalloxidhalbleiter-Feldeffekttransistoren (MOSFETs), die planare MOSFETs und Finnen-Feldeffekttransistoren (FinFETs) umfassen. Diese Verkleinerung hat die Komplexität von Halbleiter-Herstellungsprozessen erhöht.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • Die 1A und 1B bis 1D zeigen eine isometrische Darstellung bzw. Schnittansichten eines Halbleiter-Bauelements mit inneren bzw. äußeren Abstandshalterstrukturen gemäß einigen Ausführungsformen.
    • Die 1E und 1F/1G zeigen eine isometrische Darstellung bzw. Schnittansichten eines Halbleiter-Bauelements mit Passivierungsschichten gemäß einigen Ausführungsformen.
    • Die 2A und 2B zeigen Schnittansichten von unterschiedlichen Konfigurationen eines Halbleiter-Bauelements gemäß einigen Ausführungsformen.
    • 3 ist ein Ablaufdiagramm eines Verfahrens zum Herstellen eines Halbleiter-Bauelements mit inneren und äußeren Abstandshalterstrukturen gemäß einigen Ausführungsformen.
    • Die 4A bis 19A zeigen isometrische Darstellungen eines Halbleiter-Bauelements mit inneren und äußeren Abstandshalterstrukturen auf verschiedenen Stufen seines Herstellungsprozesses gemäß einigen Ausführungsformen.
    • Die 4B bis 19B, 9C bis 19C und 9D bis 19D zeigen Schnittansichten eines Halbleiter-Bauelements mit inneren und äußeren Abstandshalterstrukturen auf verschiedenen Stufen seines Herstellungsprozesses, gemäß einigen Ausführungsformen.
  • Nachstehend werden erläuternde Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. In den Zeichnungen werden im Allgemeinen ähnliche Bezugssymbole zum Bezeichnen von identischen, funktionell ähnlichen und/oder baulich ähnlichen Elementen verwendet.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Hier bedeutet die Herstellung eines ersten Elements auf einem zweiten Element, dass das erste Element in direktem Kontakt mit dem zweiten Element hergestellt wird. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Es ist zu beachten, dass in der Patentbeschreibung die Bezugnahme auf „eine Ausführungsform“, „eine beispielhafte Ausführungsform“, „beispielhaft“ usw. bedeutet, dass die beschriebene Ausführungsform ein bestimmtes Element, eine bestimmte Struktur oder eine bestimmte Eigenschaft aufweisen kann, aber nicht jede Ausführungsform unbedingt das bestimmte Element, die bestimmte Struktur oder die bestimmte Eigenschaft aufzuweisen braucht. Außerdem brauchen sich solche Wendungen nicht unbedingt auf die gleiche Ausführungsform zu beziehen. Außerdem dürfte ein Fachmann wissen, dass wenn ein bestimmtes Element, eine bestimmte Struktur oder eine bestimmte Eigenschaft in Zusammenhang mit einer Ausführungsform beschrieben wird, dieses Element, diese Struktur oder diese Eigenschaft auch in Zusammenhang mit anderen Ausführungsformen bewirkt wird, gleichgültig, ob es/sie explizit beschrieben wird oder nicht.
  • Es dürfte klar sein, dass die hier verwendete Phraseologie oder Terminologie der Beschreibung und nicht der Beschränkung dient, sodass hier die Phraseologie oder Terminologie der vorliegenden Patentschrift von Fachleuten vor dem Hintergrund der Grundsätze ausgelegt werden soll.
  • Der hier verwendet Begriff „Ätzselektivität“ bezeichnet das Verhältnis der Ätzraten von zwei unterschiedlichen Materialien unter den gleichen Ätzbedingungen.
  • Der hier verwendet Begriff „Abscheidungsselektivität“ bezeichnet das Verhältnis der Abscheidungsraten von zwei unterschiedlichen Materialien oder Oberflächen unter den gleichen Abscheidungsbedingungen.
  • Der hier verwendete Begriff „High-k“ bezeichnet eine hohe Dielektrizitätskonstante. Auf dem Gebiet der Halbleiter-Bauelementstrukturen und -Fertigungsprozesse bezieht sich High-k auf eine Dielektrizitätskonstante, die größer als die Dielektrizitätskonstante von SiO2 (z. B. größer als 3,9) ist.
  • Der hier verwendete Begriff „p-leitend“ definiert eine Struktur, eine Schicht und/oder einen Bereich als eine Struktur, Schicht und/oder einen Bereich, die mit p-Dotanden, wie etwa Bor, dotiert sind.
  • Der hier verwendete Begriff „n-leitend“ definiert eine Struktur, eine Schicht und/oder einen Bereich als eine Struktur, Schicht und/oder einen Bereich, die mit n-Dotanden, wie etwa Phosphor, dotiert sind.
  • Bei einigen Ausführungsformen können die Begriffe „etwa“ und „im Wesentlichen“ einen Wert einer gegebenen Größe angeben, die innerhalb von 5 % des Werts (z. B. ±1 %, ±2 %, ±3 %, ±4 %, ±5 % des Werts) variiert. Diese Werte sind natürlich nur Beispiele und sollen nicht beschränkend sein. Es dürfte klar sein, dass die Begriffe „etwa“ und „im Wesentlichen“ einen Prozentsatz der Werte bezeichnen können, die von Fachleuten angesichts der hier verwendeten Grundsätze interpretiert werden.
  • Die hier beschriebenen Finnenstrukturen können mit jedem geeigneten Verfahren strukturiert werden. Zum Beispiel können die Finnenstrukturen mit einem oder mehreren fotolithografischen Prozessen, wie etwa Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen, strukturiert werden. Im Allgemeinen vereinen Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse fotolithografische und selbstjustierte Prozesse, mit denen Strukturen erzeugt werden können, die zum Beispiel Rasterabstände haben, die kleiner als die sind, die ansonsten mit einem einzelnen direkten fotolithografischen Prozess erzielt werden können. Zum Beispiel wird bei einigen Ausführungsformen über einem Substrat eine Opferschicht hergestellt, die dann mit einem fotolithografischen Prozess strukturiert wird. Entlang der strukturierten Opferschicht werden mit einem selbstjustierten Prozess Abstandshalter hergestellt. Anschließend wird die Opferschicht entfernt, und die verbliebenen Abstandshalter können dann zum Strukturieren der Finnenstrukturen verwendet werden.
  • Die vorliegende Erfindung stellt beispielhafte Strukturen und Verfahren zum Reduzieren der parasitären Kapazität bei FET-Bauelementen (z. B. FinFETs, Gate-all-around-FETs, MOSFETs usw.) bereit. Durch Reduzieren der parasitären Kapazität bei FET-Bauelementen kann die Leistung der FET-Bauelemente verbessert werden.
  • Die hier offenbarten beispielhaften Strukturen und Verfahren stellen innere Abstandshalterstrukturen zwischen Source-/Drain-Bereichen (S/D-Bereichen) und Gatestrukturen von FET-Bauelementen bereit, um die parasitäre Kapazität zwischen ihnen zu reduzieren. Die parasitäre Kapazität kann durch kapazitive Kopplung zwischen den S/D-Bereichen und den Gatestrukturen während des Betriebs des FET entstehen und kann die Leistung des FET-Bauelements (z. B. bei hohen Frequenzen) beeinträchtigen. Bei einigen Ausführungsformen können die inneren Abstandshalterstrukturen zwischen epitaxialen S/D-Bereichen und Gate-all-around(GAA)-Strukturen der FET-Bauelemente angeordnet werden und können dielektrische Low-k-Materialien oder Gase aufweisen. Die hier beschriebenen inneren Abstandshalterstrukturen können die parasitäre Kapazität zwischen den S/D-Bereichen und den Gatestrukturen der FET-Bauelemente zum Beispiel um etwa 20 % bis etwa 60 % im Vergleich zu der parasitären Kapazität bei FET-Bauelementen ohne diese inneren Abstandshalterstrukturen reduzieren.
  • Gemäß einigen Ausführungsformen wird ein Halbleiter-Bauelement 100 mit FETs 102A und 102B unter Bezugnahme auf die 1A bis 1D beschrieben. 1A zeigt eine isometrische Darstellung des Halbleiter-Bauelements 100 gemäß einigen Ausführungsformen. Die 1B bis 1D zeigen Schnittansichten des Halbleiter-Bauelements 100 von 1A entlang Linien B - B, C - C bzw. D - D, gemäß einigen Ausführungsformen. Bei einigen Ausführungsformen können die FETs 102A und 102B beide p-FETs oder n-FETs oder jeweils ein p-PFET oder ein n-FET sein. Es werden zwar zwei FETs unter Bezugnahme auf die 1A bis 1D erörtert, aber das Halbleiter-Bauelement 100 kann jede Anzahl von FETs haben. Die Erörterung von Elementen der FETs 102A und 102B mit den gleichen Bezugszahlen gilt für jedes Element, wenn nicht anders angegeben. Die isometrische Darstellung und die Schnittansichten des Halbleiter-Bauelements 100 dienen nur der Erläuterung und sind möglicherweise nicht maßstabsgerecht gezeichnet.
  • In den 1A bis 1D können FETs 102A und 102B auf einem Substrat 106 hergestellt werden. Das Substrat 106 kann ein Halbleitermaterial sein, wie etwa Silizium. Bei einigen Ausführungsformen kann das Substrat 106 ein kristallines Siliziumsubstrat (z. B. ein Wafer) sein. Bei einigen Ausführungsformen kann das Substrat 106 Folgendes umfassen: (I) einen elementaren Halbleiter, wie etwa Germanium (Ge); (II) einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Siliziumarsenid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid, Indiumantimonid und/oder ein III-V-Halbleitermaterial; (III) einen Legierungshalbleiter, wie etwa Siliziumgermanium (SiGe), Siliziumgermaniumcarbid, Germanium-Zinn, Silizium-Germanium-Zinn, Galliumarsenphosphid, Galliumindiumphosphid, Galliumindiumarsenid, Galliumindiumarsenphosphid, Aluminiumindiumarsenid und/oder Aluminiumgalliumarsenid; (IV) eine Silizium-auf-Isolator(SOI)-Struktur; (V) eine Siliziumgermanium(SiGe)-auf-Isolator-Struktur (SiGeOI-Struktur); (VI) eine Germanium-auf-Isolator-Struktur (GeOI-Struktur); oder (VII) eine Kombination davon. Außerdem kann das Substrat 106 in Abhängigkeit von Entwurfsanforderungen (z. B. p- oder n-Substrat) dotiert werden. Bei einigen Ausführungsformen kann das Substrat 106 mit p-Dotanden (z. B. Bor, Indium, Aluminium oder Gallium) oder n-Dotanden (z. B. Phosphor oder Arsen) dotiert werden.
  • Die FETs 102A und 102B können Folgendes aufweisen: Finnenstrukturen 108A bzw. 108B; Passivierungsschichten 109A bzw. 109B; epitaxiale Finnenbereiche 110A bzw. 110B; Gatestrukturen 112A bzw. 112B [die auch als Gate-all-around(GAA)-Strukturen 112A bzw. 112B bezeichnet werden]; innere Abstandshalter 113A bzw. 113B; und äußere Abstandshalter 114A bzw. 114B.
  • Wie in den 1C und 1D gezeigt ist, kann die Finnenstruktur 108A einen Finnenbasisteil 119 und einen Stapel von ersten Halbleiterschichten 120 umfassen, die auf dem Finnenbasisteil 119 angeordnet sind, und die Finnenstruktur 108B kann einen Finnenbasisteil 121 und einen Stapel von zweiten Halbleiterschichten 122 umfassen. Bei einigen Ausführungsformen können die Finnenbasisteile 119 und 121 ein Material aufweisen, das dem des Substrats 106 ähnlich ist. Die Finnenbasisteile 119 und 121 können durch fotolithografisches Strukturieren und Ätzen des Substrats 106 hergestellt werden. Die ersten Halbleiterschichten 120 können jeweils Folgendes umfassen: (I) nanostrukturierte Bereiche 120A, die von epitaxialen Finnenbereichen 110A umschlossen sind und unter den inneren und äußeren Abstandshaltern 113A und 114A angeordnet sind (1A und 1D); und (II) nanostrukturierte Bereiche 120B, die von der Gatestruktur 112A (1B und 1D) umschlossen sind. In ähnlicher Weise können die zweiten Halbleiterschichten 122 jeweils Folgendes umfassen: (I) nanostrukturierte Bereiche 122A, die von epitaxialen Finnenbereichen 110B umschlossen sind und unter den inneren und äußeren Abstandshaltern 113B und 114B angeordnet sind (1A und 1C); und (II) nanostrukturierte Bereiche 122B, die von der Gatestruktur 112B (1B und 1C) umschlossen sind. Die nanostrukturierten Bereiche 120B und 122B können, nach dem Entfernen der nanostrukturierten Bereiche 120B und 122B (in den 1A bis 1D nicht dargestellt; siehe 16A bis 16D) zum Erzeugen der Gatestrukturen 112A bzw. 112B, als nanostrukturierte Kanalbereiche 120B und 122B der FETs 102A und 102B bezeichnet werden.
  • Die ersten und die zweiten Halbleiterschichten 120 und 122 können Halbleitermaterialien aufweisen, die voneinander verschieden sind. Bei einigen Ausführungsformen können die ersten und die zweiten Halbleiterschichten 120 und 122 Halbleitermaterialien mit Oxidationsraten und/oder Ätzselektivitäten aufweisen, die voneinander verschieden sind. Bei einigen Ausführungsformen können die ersten und die zweiten Halbleiterschichten 120 und 122 Halbleitermaterialien aufweisen, die denen des Substrats 106 ähnlich sind oder von diesen verschieden sind. Die ersten und die zweiten Halbleiterschichten 120 und 122 können Folgendes aufweisen: (I) einen elementaren Halbleiter, wie etwa Silizium oder Germanium; (II) einen Verbindungshalbleiter, wie etwa ein III-V-Halbleitermaterial; (III) einen Legierungshalbleiter, wie etwa SiGe, Germanium-Zinn oder Silizium-Germanium-Zinn; oder (IV) eine Kombination davon. Bei einigen Ausführungsformen können die ersten und die zweiten Halbleiterschichten 120 und 122 SiGe mit Ge in einem Bereich von etwa 25 Atom-% bis etwa 50 Atom-% aufweisen, wobei ein restlicher Atomanteil Si ist, oder sie können Si ohne eine bedeutende Menge Ge (z. B. ohne Ge) aufweisen. Die Halbleitermaterialien für die ersten und/oder die zweiten Halbleiterschichten 120 und 122 können undotiert sein, oder sie können während des epitaxialen Aufwachsprozesses in situ mit (I) p-Dotanden, wie etwa Bor, Indium oder Gallium, und/oder (II) n-Dotanden, wie etwa Phosphor oder Arsen, dotiert werden. Bei einigen Ausführungsformen können die ersten Halbleiterschichten 120 Si für einen n-FET 102A und SiGe für einen p-FET 102B aufweisen, oder die ersten Halbleiterschichten 120 können SiGe für einen p-FET 102A und Si für einen n-FET 102B aufweisen, wenn das Halbleiter-Bauelement 100 ein CMOS-Bauelement (CMOS: komplementärer Metalloxidhalbleiter) ist. Bei einigen Ausführungsformen können die ersten und die zweiten Halbleiterschichten 120 und 122 Si für n-FETs 102A und 102B oder SiGe für p-FETs 102A und 102B aufweisen.
  • In 1B können die nanostrukturierten Kanalbereiche 120B und 122B jeweilige vertikale Abmessungen H1 und H2 (z. B. Dicke oder Durchmesser) entlang einer z-Achse von etwa 5 nm bis etwa 30 nm und jeweilige horizontale Abmessungen W1 und W2 (z. B. Breite oder Durchmesser) entlang einer y-Achse von etwa 5 nm bis etwa 30 nm haben. Verhältnisse H1/W1 und H,/W, können jeweils etwa 0,2 bis etwa 5 betragen. In 1B sind zwar nanostrukturierte Kanalbereiche 120B und 122B mit rechteckigen Querschnitten gezeigt, aber die nanostrukturierten Kanalbereiche 120B und 122B können auch Querschnitte mit anderen geometrischen Formen (z. B. runden, elliptischen, dreieckigen oder polygonalen Formen) haben. Außerdem können die nanostrukturierten Kanalbereiche 120B und 122B jeweilige horizontale Abmessungen L1 (1D) und L2 (1C) entlang der x-Achse von etwa 10 nm bis etwa 100 nm haben. Verhältnisse L1/H1 und L2/H2 können jeweils etwa 2 bis etwa 20 betragen. Bei einigen Ausführungsformen können die Abmessungen H1 und H2, W1 und W2 sowie L1 und L2 jeweils gleichgroß oder voneinander verschieden sein. Bei einigen Ausführungsformen können die Verhältnisse H1/W1 und H,/W, sowie L1/H1 und L2/H2 jeweils gleichgroß oder voneinander verschieden sein.
  • In den 1A und 1B können Passivierungsschichten 109A und 109B auf Seitenwänden der nanostrukturierten Kanalbereiche 120B und 122B und auf Seitenwänden der Finnenbasisteile 119 bzw. 121 hergestellt werden. Bei einigen Ausführungsformen kann die Passivierungsschicht 109A auf einer Oberseite der obersten ersten Halbleiterschicht 120 hergestellt werden, wie in 1D gezeigt ist. Die Passivierungsschichten 109B werden nicht auf der zweiten Halbleiterschicht hergestellt, wie in 1C gezeigt ist, da Teile der Passivierungsschichten 109B während der Herstellung des FET 102B entfernt werden, wie später dargelegt wird. Die Passivierungsschichten 109A und 109B können die Oberflächenqalität der Oberflächen der Finnenstrukturen 108A und 108B, die mit diesen Passivierungsschichten bedeckt sind, dadurch verbessern, dass sie Leerstellen auf diesen Oberflächen, die von den freien Bindungen induziert werden, reduzieren oder eliminieren. Die Leerstellen können Ladungsträger einfangen und Ansteuerströme der FETs 102A und 102B während ihres Betriebs reduzieren. Durch Reduzieren oder Eliminieren dieser Leerstellen können die Ansteuerströme der FETs 102A und 102B um etwa 20 % bis etwa 50 % im Vergleich zu FETs ohne Passivierungsschichten, wie etwa die Passivierungsschichten 109A und 109B, erhöht werden.
  • Bei einigen Ausführungsformen können die Passivierungsschichten 109A und 109B Nitrid-, Oxid-, Fluorid-, Chlorid- und/oder Sulfidschichten sein. Bei einigen Ausführungsformen können die Passivierungsschichten 109A und 109B Fluor-, Chlor-, Stickstoff-, Sauerstoff-, Wasserstoff-, Deuterium- und/oder Schwefelatome aufweisen, die eine Bindung mit den freien Bindungen eingehen können, um die Leerstellen auf den vorgenannten Oberflächen der Finnenstrukturen 108A und 108B zu reduzieren oder zu eliminieren. Die Passivierungsschichten 109A und 109B können im Wesentlichen konform auf diesen Oberflächen der Finnenstrukturen 108A und 108B mit einer Dicke von etwa 0,5 nm bis etwa 5 nm abgeschieden werden.
  • In den 1A, 1C und 1D können epitaxiale Finnenbereiche 110A um nanostrukturierte Bereiche 120A, die sich nicht unter inneren oder äußeren Abstandshaltern 113A und 114A befinden, aufgewachsen werden. Ebenso können epitaxiale Finnenbereiche 110B um nanostrukturierte Bereiche 122A, die sich nicht unter inneren oder äußeren Abstandshaltern 113B und 114B befinden, aufgewachsen werden. Wie in den 1E bis 1G gezeigt ist, können bei einigen Ausführungsformen die epitaxialen Finnenbereiche 110B und 110A auf den Finnenbasisteilen 121 und 119 aufgewachsen werden, statt die nanostrukturierten Bereiche 120A bzw. 122A zu umschließen. Die epitaxialen Finnenbereiche 110A und 110B können epitaxial aufgewachsene Halbleitermaterialien aufweisen, die einander ähnlich oder voneinander verschieden sind. Bei einigen Ausführungsformen kann das epitaxial aufgewachsene Halbleitermaterial das gleiche Material wie das des Substrats 106 sein oder von diesem verschieden sein. Die epitaxialen Finnenbereiche 110A und 110B können jeweils eine Dicke entlang Seitenwänden der jeweiligen nanostrukturierten Bereiche 120A und 122A von etwa 3 nm bis etwa 6 nm haben. Die epitaxialen Finnenbereiche 110A und 110B sind in den 1C und 1D zwar mit dreieckigen Querschnitten dargestellt, aber sie können auch Querschnitte mit anderen geometrischen Formen (z. B. rechteckigen, Halbkreis- oder polygonalen Formen) haben.
  • Die epitaxialen Finnenbereiche 110A und 110B können p-leitend für p-FETs 102A bzw. 102B oder n-leitend für n-FETs 102A bzw. 102B sein. Bei einigen Ausführungsformen können epitaxiale Finnenbereiche 110A und 110B eine zueinander entgegengesetzte Dotierungsart haben, wenn das Halbleiter-Bauelement 100 ein CMOS-Bauelement ist. P-leitende epitaxiale Finnenbereiche 110A und 110B können SiGe, SiGeB, GeB, SiGeSnB, eine III-V-Halbleiterverbindung oder eine Kombination davon aufweisen und können eine Dotierungskonzentration von etwa 1 × 1020 Atomen/cm3 bis etwa 1 × 10 21 Atome/cm3 haben. Bei einigen Ausführungsformen können die p-leitenden epitaxialen Finnenbereiche 110A und 110B jeweils eine Mehrzahl von Teilbereichen (nicht dargestellt) umfassen, die SiGe aufweisen können und hinsichtlich zum Beispiel der Dotierungskonzentration, der Bedingungen für den epitaxialen Aufwachsprozess und/oder der relativen Konzentration von Ge in Bezug zu Si voneinander verschieden sein können. Die Teilbereiche können jeweils Dicken haben, die einander ähnlich oder voneinander verschieden sind und jeweils etwa 0,5 nm bis etwa 5 nm betragen können. Bei einigen Ausführungsformen kann ein Atomanteil von Ge in einem ersten Teilbereich kleiner als ein Atomanteil von Ge in einem zweiten Teilbereich sein. Bei einigen Ausführungsformen kann der erste Teilbereich Ge in einer Menge von etwa 15 Atom-% bis etwa 35 Atom-% enthalten, während der zweite Teilbereich Ge in einer Menge von etwa 25 Atom-% bis etwa 50 Atom-% enthalten kann, wobei ein restlicher Atomanteil in den Teilbereichen Si ausmacht.
  • Die Mehrzahl von Teilbereichen der p-leitenden epitaxialen Finnenbereiche 110A und 110B kann bei einigen Ausführungsformen voneinander verschiedene p-Dotierungskonzentrationen haben. Zum Beispiel kann der erste Teilbereich undotiert sein oder kann eine Dotierungskonzentration (z. B. von weniger als etwa 8 × 1020 Atomen/cm3) haben, die niedriger als die Dotierungskonzentration (z. B. 1 × 1020 Atome/cm3 bis etwa 3 × 1022 Atome/cm3) des zweiten Teilbereichs ist.
  • Bei einigen Ausführungsformen können die n-leitenden epitaxialen Finnenbereiche 110A und 110B eine Mehrzahl von n-leitenden Teilbereichen (nicht dargestellt) haben. Erste n-leitende Teilbereiche können Materialien mit SiAs, SiC oder SiCP aufweisen, eine Dotierungskonzentration von etwa 1 × 1020 Atomen/cm3 bis etwa 1 × 1021 Atome/cm3 haben und eine Dicke von etwa 1 nm bis etwa 3 nm haben. Zweite n-leitende Teilbereiche, die auf den ersten n-leitenden Teilbereichen angeordnet sind, können Materialien mit SiP aufweisen und eine Dotierungskonzentration von etwa 1 × 1020 Atomen/cm3 bis etwa 1 × 1022 Atome/cm3 haben. Dritte n-leitende Teilbereiche, die auf den zweiten n-leitenden Teilbereichen angeordnet sind, können Materialzusammensetzungen und Dicken haben, die denen der ersten n-leitenden Teilbereiche ähnlich sind.
  • Die epitaxialen Finnenbereiche 110A und 110B können zusammen mit ihren darunter befindlichen nanostrukturierten Bereichen 120A und 122A Source-/Drain-Bereiche (S/D-Bereiche) 126A bzw. 126B bilden. Die nanostrukturierten Kanalbereiche 120B und 122B können jeweils zwischen ein Paar S/D-Bereiche 126A und 126B geschichtet werden, wie in den 1C und 1D gezeigt ist.
  • Die Gatestrukturen 112A und 112B können mehrschichtige Strukturen sein und können die nanostrukturierten Kanalbereiche 120B bzw. 122B umschließen, weshalb die Gatestrukturen 112A und 112B als Gate-all-around(GAA)-Strukturen oder horizontale Gate-allaround(HGAA)-Strukturen bezeichnet werden können, und die FETs 102A und 102B können als GAA-FETs 102A bzw. 102B bezeichnet werden. Ein Abstand 111 zwischen den Gatestrukturen 112A und 112B ist nicht maßstabsgerecht gezeichnet, und die Gatestrukturen 112A und 112B können mit jedem Abstand voneinander getrennt sein. Bei einigen Ausführungsformen können die FETs 102A und 102B eine gemeinsame Gatestruktur haben, die ähnlich wie die Gatestrukturen 112A und 112B die nanostrukturierten Kanalbereiche 120B und 122B umschließen.
  • Die Gatestrukturen 112A und 112B können dielektrische Gateschichten 128A bzw. 128B, Gate-Austrittsarbeitsmetallschichten 130A bzw. 130B und metallische Gatefüllschichten 132A bzw. 132B umfassen. Wie in 1B gezeigt ist, kann die dielektrische Gateschicht 128A jeden der nanostrukturierten Kanalbereiche 120B umschließen, um die Zwischenräume zwischen benachbarten nanostrukturierten Kanalbereichen 120B zu füllen und somit die nanostrukturierten Kanalbereiche 120B voneinander und von der leitfähigen Gate-Austrittsarbeitsmetallschicht 130A und der metallischen Gatefüllschicht 132A elektrisch zu trennen, um ein Kurzschließen zwischen der Gatestruktur 112A und den S/D-Bereichen 126A des FET 102A während seines Betriebs zu verhindern. Ebenso kann die dielektrische Gateschicht 128B jeden der nanostrukturierten Kanalbereiche 122B umschließen, um die Zwischenräume zwischen benachbarten nanostrukturierten Kanalbereichen 122B zu füllen und somit die nanostrukturierten Kanalbereiche 122B voneinander und von der leitfähigen Gate-Austrittsarbeitsmetallschicht 130B und der metallischen Gatefüllschicht 132B elektrisch zu trennen, um ein Kurzschließen zwischen der Gatestruktur 112B und den S/D-Bereichen 126B des FET 102B während seines Betriebs zu verhindern.
  • Die dielektrischen Gateschichten 128A und 128B können jeweils eine Dicke von etwa 1 nm bis etwa 5 nm haben, und sie können jeweils Folgendes umfassen: (I) eine Schicht aus Siliziumoxid, Siliziumnitrid und/oder Siliziumoxidnitrid; (II) ein dielektrisches High-k-Material, wie etwa Hafniumoxid (HfO2), Titanoxid (TiO2), Hafniumzirconiumoxid (HfZrO), Tantaloxid (Ta2O3), Hafniumsilicat (HfSiO4), Zirconiumoxid (ZrO2) oder Zirconiumsilicat (ZrSiO2); (III) ein dielektrisches High-k-Material mit Oxiden von Lithium (Li), Beryllium (Be), Magnesium (Mg), Calcium (Ca), Strontium (Sr), Scandium (Sc), Yttrium (Y), Zirconium (Zr), Aluminium (A1), Lanthan (La), Cer (Ce), Praseodym (Pr), Neodym (Nd), Samarium (Sm), Europium (Eu), Gadolinium (Gd), Terbium (Tb), Dysprosium (Dy), Holmium (Ho), Erbium (Er), Thulium (Tm), Ytterbium (Yb) oder Lutetium (Lu); oder (IV) eine Kombination davon.
  • Wie in 1B gezeigt ist, können ein oder mehrere der nanostrukturierten Kanalbereiche 120B und 122B die Gate-Austrittsarbeitsmetallschichten 130A und 130B und die metallischen Gatefüllschichten 132A und 132B umschließen. Die Gate-Austrittsarbeitsmetallschichten 130A und 130B können eine einzelne Metallschicht oder ein Stapel von Metallschichten sein. Der Stapel von Metallschichten kann Metalle mit Austrittsarbeitswerten umfassen, die gleichgroß oder voneinander verschieden sind. Bei einigen Ausführungsformen kann jede der Gate-Austrittsarbeitsmetallschichten 130A und 130B Aluminium (A1), Kupfer (Cu), Wolfram (W), Titan (Ti), Tantal (Ta), Titannidrid (TiN), Tantalnitrid (TaN), Nickelsilizid (NiSi), Cobaltsilizid (CoSi), Silber (Ag), Tantalcarbid (TaC), Tantal-Siliziumnitrid (TaSiN), Tantalcarbonitrid (TaCN), Titan-Aluminium (TiAl), Titan-Aluminium-Nitrid (TiAlN), Wolframnitrid (WN), Metalllegierungen und/oder Kombinationen davon aufweisen. Bei einigen Ausführungsformen kann jede Gate-Austrittsarbeitsmetallschicht 130 ein Al-dotiertes Metall, wie etwa Al-dotiertes Ti, Al-dotiertes TiN, Al-dotiertes Ta oder Al-dotiertes TaN, aufweisen. Bei einigen Ausführungsformen kann jede Gate-Austrittsarbeitsmetallschicht 130 eine Dicke von etwa 2 nm bis etwa 15 nm haben.
  • Bei einigen Ausführungsformen können Gate-Sperrschichten (nicht dargestellt) zwischen den dielektrischen Gateschichten 128A und 128B bzw. den Gate-Austrittsarbeitsmetallschichten 130A und 130B angeordnet werden. Die Gate-Sperrschichten können als eine Keimbildungsschicht für die spätere Herstellung der Gate-Austrittsarbeitsmetallschichten 130A und 130B dienen, oder sie können dazu beitragen, dass eine umfangreiche Diffusion von Metallen (z. B. Al) aus den Gate-Austrittsarbeitsmetallschichten 130A und 130B in darunter befindliche Schichten (z. B. die dielektrischen Gateschichten 128A und 128B) verhindert wird. Die Gate-Sperrschichten können Titan (Ti), Tantal (Ta), Titannidrid (TiN), Tantalnitrid (TaN) oder andere geeignete Diffusionssperrmaterialien aufweisen. Bei einigen Ausführungsformen können die Gate-Sperrschichten weitgehend fluorfreie Metall- oder metallhaltige Schichten umfassen. Die weitgehend fluorfreien Metall- oder metallhaltigen Schichten können Fluor-Verunreinigungen in einer Menge, die kleiner als 5 Atom-% ist, in der Form von Ionen, Atomen und/oder Molekülen enthalten. Bei einigen Ausführungsformen können die Gate-Sperrschichten eine Dicke von etwa 1 nm bis etwa 10 nm haben.
  • Die metallischen Gatefüllschichten 132A und 132B können jeweils eine einzelne Metallschicht oder einen Stapel von Metallschichten umfassen. Der Stapel von Metallschichten kann Metalle umfassen, die voneinander verschieden sind. Bei einigen Ausführungsformen können die metallischen Gatefüllschichten 132A und 132B jeweils ein geeignetes leitfähiges Material aufweisen, wie etwa Ti, Silber (Ag), Al, Titan-Aluminium-Nitrid (TiAlN), Tantalcarbid (TaC), Tantalcarbonitrid (TaCN), Tantal-Siliziumnitrid (TaSiN), Mangan (Mn), Zr, Titannidrid (TiN), Tantalnitrid (TaN), Ruthenium (Ru), Molybdän (Mo), Wolframnitrid (WN), Kupfer (Cu), Wolfram (W), Cobalt (Co), Nickel (Ni), Titancarbid (TiC), Titanaluminiumcarbid (TiAlC), Tantalaluminiumcarbid (TaAlC), Metalllegierungen und/oder Kombinationen davon. Die Gatestrukturen 112A und 112B sind zwar als ähnliche Strukturen dargestellt, aber die FETs 102A und 102B können auch Gatestrukturen mit Materialien und/oder elektrischen Eigenschaften (z. B. Schwellenspannung, Austrittsarbeitswert) haben, die voneinander verschieden sind. Außerdem sind die Gatestrukturen 112A und 112B zwar als Gatestrukturen mit horizontalen GAA-Strukturen dargestellt, aber andere Gatestrukturen (z. B. mit vertikalen GAA-Strukturen oder Gatestrukturen ohne GAA-Strukturen) liegen ebenfalls innerhalb des Grundgedankens und Schutzumfangs der vorliegenden Erfindung.
  • Wie in den 1C und 1D gezeigt ist, können die inneren Abstandshalter 113A jeweils zwischen einem Teilbereich 110As der epitaxialen Bereiche 120A und einem Teilbereich 112As der Gatestruktur 112A angeordnet werden, und die inneren Abstandshalter 113B können jeweils zwischen einem Teilbereich 110Bs der epitaxialen Bereiche 110B und einem Teilbereich 112Bs der Gatestruktur 112B angeordnet werden. Die inneren Abstandshalter 113A und 113B können jeweils eine kapazitive Kopplung zwischen den Teilbereichen 110As und 112As bzw. zwischen den Teilbereichen 110Bs und 112Bs verhindern. Durch Verhindern der kapazitiven Kopplung zwischen diesen Teilbereichen kann die parasitäre Kapazität zwischen den S/D-Bereichen 126A und 126B und den Gatestrukturen 112A und 112B reduziert werden, und die Bauelementleistung der FETs 102A und 102B kann verbessert werden.
  • Bei einigen Ausführungsformen können die inneren Abstandshalter 113A und 113B ein dielektrisches Low-k-Material mit einer Dielektrizitätskonstante aufweisen, die kleiner als etwa 3,9 ist und/oder etwa 1 bis etwa 3,5 beträgt. Bei einigen Ausführungsformen kann das dielektrische Low-k-Material Silizium, Sauerstoff, Kohlenstoff und/oder Stickstoff umfassen. Die Konzentrationen von Silizium, Sauerstoff, Kohlenstoff und Stickstoff in dem dielektrischen Low-k-Material für die inneren Abstandshalter 113A und 113B können von der gewünschten Dielektrizitätskonstante der inneren Abstandshalter 113A und 113B abhängen. Unterschiedliche Konzentrationen von Silizium, Sauerstoff, Kohlenstoff und Stickstoff in dem dielektrischen Low-k-Material können die gewünschte Dielektrizitätskonstante ändern. Das dielektrische Low-k-Material kann Siliziumoxidcarbonitrid (SiOCN), Siliziumcarbonitrid (SiCN), Siliziumoxidcarbid (SiOC), Polyimide, Kohlenstoff-dotierte Oxide, Fluor-dotierte Oxide, Wasserstoff-dotierte Oxide oder eine Kombination davon umfassen.
  • Bei einigen Ausführungsformen können die inneren Abstandshalter 113A und 113B ein dielektrisches Low-k-Gas mit einer Dielektrizitätskonstante aufweisen, die kleiner als etwa 3,9 ist und/oder etwa 0,5 bis etwa 3,5 beträgt. Das dielektrische Low-k-Gas kann Luft, Stickstoff, Helium, Argon, Wasserstoff oder andere geeignete dielektrische Gase umfassen. Bei einigen Ausführungsformen können die inneren Abstandshalter 113A und 113B die Form von Luftspalten zwischen den Teilbereichen 110As und 112As bzw. zwischen den Teilbereichen 110Bs und 112Bs haben. Bei einigen Ausführungsformen können die inneren Abstandshalter 113A und 113B Materialien aufweisen, die einander ähnlich oder voneinander verschieden sind. Bei einigen Ausführungsformen können beide FETs 102A und 102B innere Abstandshalter, wie etwa die inneren Abstandshalter 113A und 113B, aufweisen, oder einer der FETs 102A und 102B kann innere Abstandshalter, wie etwa die inneren Abstandshalter 113A und 113B, aufweisen. Die inneren Abstandshalter 113A und 113B sind in den 1C und 1D zwar mit rechteckigen Querschnitten dargestellt, aber sie können auch Querschnitte mit anderen geometrischen Formen (z. B. Halbkreis-, dreieckigen oder polygonalen Formen) haben. Bei einigen Ausführungsformen können die inneren Abstandshalter 113A und 113B jeweils eine horizontale Abmessung (z. B. Dicke) entlang der x-Achse von etwa 3 nm bis etwa 15 nm haben.
  • Äußere Abstandshalter 114A und 114B können bei einigen Ausführungsformen auf Seitenwänden von jeweiligen Gatestrukturen 112A und 112B angeordnet sein und in physischem Kontakt mit jeweiligen dielektrischen Gateschichten 128A und 128B sein. Die äußeren Abstandshalter 114A und 114B können ein Isoliermaterial, wie etwa Siliziumoxid, Siliziumnitrid, Siliziumcarbonitrid (SiCN), Siliziumoxidcarbonitrid (SiOCN) oder ein Low-k-Material, oder eine Kombination davon aufweisen. Die äußeren Abstandshalter 114A und 114B können ein dielektrisches Low-k-Material mit einer Dielektrizitätskonstante aufweisen, die kleiner als etwa 3,9 ist und/oder etwa 1 bis etwa 3,5 beträgt. Bei einigen Ausführungsformen können die äußeren Abstandshalter 114A und 114B jeweils eine Dicke von etwa 2 nm bis etwa 10 nm haben. Bei einigen Ausführungsformen ist ein horizontaler Abstand zwischen den äußeren Abstandshaltern 114A entlang der x-Achse größer als ein horizontaler Abstand zwischen den inneren Abstandshaltern 113A entlang der x-Achse. In ähnlicher Weise ist ein horizontaler Abstand zwischen den äußeren Abstandshaltern 114B entlang der x-Achse größer als ein horizontaler Abstand zwischen den inneren Abstandshaltern 113B entlang der x-Achse.
  • Die FETs 102A und 102B können unter Verwendung von anderen Strukturkomponenten, wie etwa Gatekontaktstrukturen, S/D-Kontaktstrukturen, leitfähigen Durchkontaktierungen, leitfähigen Leitungen, metallischen Verbindungsschichten usw., die der Übersichtlichkeit halber nicht dargestellt sind, in einen integrierten Schaltkreis integriert werden.
  • In den 1A bis 1D kann das Halbleiter-Bauelement 100 weiterhin eine Ätzstoppschicht (ESL) 116, eine Zwischenschichtdielektrikum-Schicht (ILD-Schicht) 118 und STI-Bereiche 138 (STI: flache Grabenisolation) aufweisen. Die ESL 116 kann auf Seitenwänden der äußeren Abstandshalter 114A und 114B und auf den epitaxialen Bereichen 110A und 110B angeordnet werden. Die ESL 116 kann so konfiguriert sein, dass sie die Gatestrukturen 112A und 112B und/oder die S/D-Bereiche 126A und 126B schützt. Dieser Schutz kann zum Beispiel während der Herstellung der ILD-Schicht 118 und/oder der S/D-Kontaktstrukturen (nicht dargestellt) bereitgestellt werden. Bei einigen Ausführungsformen kann die ESL 116 zum Beispiel Siliziumnitrid (SiNx), Siliziumoxid (SiOx), Siliziumoxidnitrid (SiON), Siliziumcarbid (SiC), Siliziumcarbonitrid (SiCN), Bornitrid (BN), Siliziumbornitrid (SiBN), Silizium-Kohlenstoff-Bornitrid (SiCBN) oder eine Kombination davon aufweisen. Bei einigen Ausführungsformen kann die ESL 116 eine Dicke von etwa 3 nm bis etwa 30 nm haben.
  • Die ILD-Schicht 118 kann auf der ESL 116 hergestellt werden und kann ein dielektrisches Material aufweisen, das mit einem Abscheidungsverfahren abgeschieden wird, das für fließfähige dielektrische Materialien (z. B. fließfähiges Siliziumoxid, fließfähiges Siliziumnitrid, fließfähiges Siliziumoxidnitrid, fließfähiges Siliziumcarbid oder fließfähiges Siliziumoxidcarbid) geeignet ist. Bei einigen Ausführungsformen ist das dielektrische Material Siliziumoxid. Bei einigen Ausführungsformen kann die ILD-Schicht 118 eine Dicke von etwa 50 nm bis etwa 200 nm haben.
  • Die STI-Bereiche 138 können so konfiguriert sein, dass sie eine elektrische Trennung zwischen den FETs 102A und 102B und benachbarten FETs (nicht dargestellt) auf dem Substrat 106 und/oder zwischen benachbarten aktiven und passiven Elementen (nicht dargestellt) bereitstellen, die mit dem Substrat 106 integriert sind oder auf diesem abgeschieden sind. Bei einigen Ausführungsformen können die STI-Bereiche 138 eine Mehrzahl von Schichten aufweisen, wie etwa eine Nitridschicht und/oder Oxidschicht 138A und eine Isolierschicht, die auf der Nitridschicht und/oder der Oxidschicht 138A angeordnet ist. Bei einigen Ausführungsformen können die Nitrid- und/oder Oxidschicht 138A eine Oxidation von Seitenwänden von Finnenoberteilen 108A2 und 108B2 während der Herstellung der STI-Bereiche 138 verhindern. Bei einigen Ausführungsformen kann eine Isolierschicht 138B Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, Fluorsilicatglas (FSG), ein dielektrisches Low-k-Material und/oder andere geeignete Isoliermaterialien aufweisen. Bei einigen Ausführungsformen können die STI-Bereiche 138 eine vertikale Abmessung entlang der z-Achse von etwa 40 nm bis etwa 200 nm haben.
  • Anhand der Beschreibung ist zu erkennen, dass die Querschnittsformen des Halbleiter-Bauelements 100 und seiner Elemente (z. B. der Finnenstrukturen 108A und 108B, der Gatestrukturen 112A und 112B, der epitaxialen Finnenbereiche 110A und 110B, der inneren Abstandshalter 113A und 113B, der äußeren Abstandshalter 114A und 114B und/oder der STI-Bereiche 138) nur erläuternd sind und nicht beschränkend sein sollen.
  • Die 2A und 2B zeigen Schnittansichten der FETs 102A und 102B entlang Linien D - D und Linien C - C von 1A für eine andere Konfiguration der S/D-Bereiche 126A und 126B als die, die in 1D bzw. 1C gezeigt ist. Bei einigen Ausführungsformen kann das Halbleiter-Bauelement 100 statt des in 1D gezeigten FET 102A den in 2A gezeigten FET 102A aufweisen. Die S/D-Bereiche 126A von 2A können einen Stapel von nanostrukturierten Bereichen 120A und 122A, die in einer wechselnden Konfiguration angeordnet sind, statt eines Stapels von nanostrukturierten Bereichen 120A und Teilbereichen 110As aufweisen, die in einer wechselnden Konfiguration angeordnet sind, wie sie in 1D gezeigt ist. In ähnlicher Weise kann das Halbleiter-Bauelement 100 statt des in 1C gezeigten FET 102B den in 2B gezeigten FET 102B aufweisen. Die S/D-Bereiche 126B von 2B können einen Stapel von nanostrukturierten Bereichen 120A und 122A, die in einer wechselnden Konfiguration angeordnet sind, statt eines Stapels von nanostrukturierten Bereichen 122A und Teilbereichen 110Bs aufweisen, die in einer wechselnden Konfiguration angeordnet sind, wie sie in 1C gezeigt ist. Die FETs 102A und 102B mit den S/D-Bereichen 126A und 126B, die in den 2A und 2B gezeigt sind, haben keine inneren Abstandshalter, wie etwa die inneren Abstandshalter 113A und 113B.
  • 3 ist ein Ablaufdiagramm eines beispielhaften Verfahrens 300 zum Herstellen des Halbleiter-Bauelements 100 gemäß einigen Ausführungsformen. Die in 3 genannten Schritte werden zur Erläuterung unter Bezugnahme auf das beispielhafte Verfahren 300 zum Herstellen des Halbleiter-Bauelements 100 beschrieben, das in den 4A bis 19A, 4B bis 19B, 9C bis 19C und 9D bis 19D gezeigt ist. Die 4A bis 19A zeigen isometrische Darstellungen des Halbleiter-Bauelements 100 auf verschiedenen Stufen seiner Herstellung. Die 4B bis 19B, 9C bis 19C und 9D bis 19D sind Schnittansichten entlang Linien B - B, C - C bzw. D - D von Strukturen der 4A bis 19A gemäß einigen Ausführungsformen. In Abhängigkeit von den speziellen Anwendungen können Schritte in einer anderen Reihenfolge oder gar nicht durchgeführt werden. Es ist zu beachten, dass mit dem Verfahren 300 kein vollständiges Halbleiter-Bauelement 100 hergestellt werden kann. Dementsprechend ist klar, dass weitere Prozesse vor, während und nach dem Verfahren 300 vorgesehen werden können und dass einige andere Prozesse hier nur kurz beschrieben werden können. Elemente in den 4A bis 19A, 4B bis 19B, 9C bis 19C und 9D bis 19D mit den gleichen Bezugszahlen wie die Elemente in den 1A bis 1D sind vorstehend beschrieben worden.
  • In einem Schritt 305 werden Finnenstrukturen auf einem Substrat hergestellt. Zum Beispiel können Finnenstrukturen 108A* und 108B* (die in den 5A und 5B gezeigt sind) mit Finnenbasisteilen 119 und 121 sowie Stapel von ersten und zweiten Halbleiterschichten 120 und 122, die in wechselnden Konfigurationen angeordnet sind, auf einem Substrat 106 hergestellt werden, wie unter Bezugnahme auf die 4A bis 5B dargelegt wird. Bei der späteren Bearbeitung können die Finnenstrukturen 108A* und 108B* Finnenstrukturen 108A und 108B (die in den 1A bis 1D gezeigt sind) bilden, nachdem die zweiten und die ersten Halbleiterschichten 122 und 120 von den Finnenstrukturen 108A* bzw. 108B* entfernt worden sind. Das Verfahren zum Herstellen der Finnenstrukturen 108A* und 108B* kann ein Herstellen einer Stapelschicht 108* auf dem Substrat 106 umfassen, wie in den 4A und 4B gezeigt ist. Die Stapelschicht 108* kann erste und zweite Halbleiterschichten 120* und 122* umfassen, die in einer wechselnden Konfiguration aufeinandergestapelt sind. Die ersten und die zweiten Halbleiterschichten 120* und 122* können jeweilige vertikale Abmessungen H1 und H2 entlang einer z-Achse von etwa 5 nm bis etwa 30 nm haben.
  • Die ersten und die zweiten Halbleiterschichten 120* und 122* können epitaxial auf ihren darunter befindlichen Schichten aufgewachsen werden und können Halbleitermaterialien aufweisen, die voneinander verschieden sind. Bei einigen Ausführungsformen können die ersten und die zweiten Halbleiterschichten 120* und 122* Halbleitermaterialien mit Oxidationsraten und Ätzselektivitäten aufweisen, die voneinander verschieden sind. Bei einigen Ausführungsformen können die ersten und die zweiten Halbleiterschichten 120* und 122* Halbleitermaterialien aufweisen, die denen des Substrats 106 ähnlich sind oder von diesen verschieden sind. Die ersten und die zweiten Halbleiterschichten 120* und 122* können Folgendes aufweisen: (I) einen elementaren Halbleiter, wie etwa Silizium oder Germanium; (II) einen Verbindungshalbleiter, wie etwa ein III-V-Halbleitermaterial; (III) einen Legierungshalbleiter, wie etwa SiGe, Germanium-Zinn oder Silizium-Germanium-Zinn; oder (IV) eine Kombination davon. Bei einigen Ausführungsformen können die ersten Halbleiterschichten 120* Si aufweisen, und die zweiten Halbleiterschichten 122* können SiGe aufweisen. Bei einigen Ausführungsformen können die ersten und die zweiten Halbleiterschichten 120* und 122* SiGe mit Ge in einer Menge von etwa 25 Atom-% bis etwa 50 Atom-% enthalten, wobei ein restlicher Atomanteil Si ausmacht, oder sie können Si ohne eine bedeutende Menge Ge (z. B. ohne Ge) aufweisen.
  • Die ersten und/oder die zweiten Halbleiterschichten 120* und 122* können undotiert sein oder können während ihres epitaxialen Aufwachsprozesses unter Verwendung von (I) p-Dotanden, wie etwa Bor, Indium oder Gallium, und/oder (II) n-Dotanden, wie etwa Phosphor oder Arsen, in situ dotiert werden. Für eine In-situ-p-Dotierung können p-Dotierungsvorläufer, wie etwa Diboran (B2H6) oder Bortrifluorid (BF3), und/oder andere p-Dotierungsvorläufer verwendet werden. Für eine In-situ-n-Dotierung können n-Dotierungsvorläufer, wie etwa Phosphan (PH3) oder Arsan (AsH3), und/oder andere n-Dotierungsvorläufer verwendet werden.
  • Das Verfahren zum Herstellen der Finnenstrukturen 108A* und 108B* kann weiterhin ein Ätzen der Struktur von 4A unter Verwendung von strukturierten Hartmaskenschichten (nicht dargestellt) umfassen, die auf der Stapelschicht 108* von 4A hergestellt werden. Bei einigen Ausführungsformen können die Hartmaskenschichten Schichten aus Siliziumoxid umfassen, die zum Beispiel mit einem thermischen Oxidationsprozess hergestellt werden, und/oder sie können Schichten aus Siliziumnitrid umfassen, die zum Beispiel durch chemische Aufdampfung bei Tiefdruck (LPCVD) oder plasmaunterstützte chemische Aufdampfung (PECVD) hergestellt werden. Das Ätzen der Struktur von 4A kann einen Trockenätzprozess, einen Nassätzprozess oder eine Kombination davon umfassen.
  • Für den Trockenätzprozess können Ätzmittel mit einem sauerstoffhaltigen Gas, einem fluorhaltigen Gas (z. B. CF4, SF6, CH2F2, CHF3, NF3 und/oder C2F6), einem chlorhaltigen Gas (z. B. CL2, CHCl3, CCl4, HCl und/oder BCl3), einem bromhaltigen Gas (z. B. HBr und/oder CHBR3), Ammoniakgas (NH3), einem iodhaltigen Gas, anderen geeigneten Ätzgasen und/oder Plasmen oder Kombinationen davon verwendet werden. Der Trockenätzprozess kann bei einer hohen Vorspannung von etwa 150 V bis etwa 350 V, mit einer Hochfrequenzleistung von etwa 10 W bis etwa 50 W, bei einem Druck von etwa 5 Torr bis etwa 50 Torr, bei einer Temperatur von etwa 25 °C bis etwa 40 °C und mit einer Dauer von etwa 10 s bis etwa 40 s durchgeführt werden.
  • Der Nassätzprozess kann ein Ätzen in verdünnter Fluorwasserstoffsäure (DHF), einer Kaliumhydroxid(KOH)-Lösung, Ammoniak (NH3), einer Lösung, die Fluorwasserstoffsäure (HF), Salpetersäure (HNO3) oder Essigsäure (CH3COOH) enthält, oder Kombinationen davon umfassen.
  • Nach dem Ätzen der Stapelschicht 108* können Finnenstrukturen 108A* und 108B* mit Finnenbasisteilen 119 und 121, die jeweilige vertikale Abmessungen entlang der z-Achse von etwa 40 nm bis etwa 60 nm haben, hergestellt werden, wie in den 5A und 5B gezeigt ist. Stapel aus den ersten und die zweiten Halbleiterschichten 120 und 122, die auf den Finnenbasisteilen 119 und 121 hergestellt werden, können jeweilige vertikale Abmessungen H3 und H4 entlang der z-Achse von etwa 5 nm bis etwa 30 nm und jeweilige horizontale Abmessungen W3 und W4 entlang der y-Achse von etwa 5 nm bis etwa 50 nm haben. Verhältnisse H1/W1 und H,/W, können jeweils etwa 0,2 bis etwa 5 betragen. Bei einigen Ausführungsformen können die Abmessungen H3 und H4 sowie W3 und W4 jeweils gleichgroß oder voneinander verschieden sein. Bei einigen Ausführungsformen können die Verhältnisse H1/W1 und H,/W, gleichgroß oder voneinander verschieden sein.
  • In 3 werden in einem Schritt 310 Passivierungsschichten auf den Finnenstrukturen hergestellt. Zum Beispiel können Passivierungsschichten 109A und 109B auf den Finnenstrukturen 108A* bzw. 108B* hergestellt werden, wie unter Bezugnahme auf die 6A und 6B dargelegt wird. Das Verfahren zum Herstellen der Passivierungsschichten 109A und 109B auf den Finnenstrukturen 108A* und 108B* kann eine Schutzabscheidung einer Passivierungsschicht 109 auf der Struktur von 5A unter Verwendung eines oder mehrerer Vorläufergase mit Fluor, Chlor, Stickstoff, Sauerstoff, Wasserstoff, Deuterium, NH3 und/oder Schwefelwasserstoff (H2S) in einem ALD- oder CVD-Prozess (ALD: Atomlagenabscheidung; CVD: chemische Aufdampfung) umfassen. Das eine oder die mehreren Vorläufergase können einen Durchsatz von etwa 10 Ncm3/min bis etwa 1500 Ncm3/min während der Schutzabscheidung haben. Die Schutzabscheidung kann bei einem Druck von etwa 10 Torr bis etwa 20 Torr, einer Temperatur von etwa 100 °C bis etwa 300 °C und für eine Dauer von etwa 10 s bis etwa 120 min durchgeführt werden. Die Teile der durch Schutzabscheidung hergestellten Passivierungsschicht 109 auf den Finnenstrukturen 108A* und 108B* können als Passivierungsschicht 109A bzw. 109B bezeichnet werden.
  • In 3 werden in einem Schritt 315 STI-Bereiche auf den Passivierungsschichten hergestellt. Zum Beispiel können STI-Bereiche 138 auf den Passivierungsschichten 109A und 109B hergestellt werden, wie unter Bezugnahme auf die 7A und 7B dargelegt wird. Die Herstellung der STI-Bereiche 138 kann Folgendes umfassen: (I) Abscheiden einer Schicht aus einem Nitridmaterial (nicht dargestellt) auf der Struktur von 6A; (II) Abscheiden einer Schicht aus einem Oxidmaterial (nicht dargestellt) auf der Schicht aus Nitridmaterial; (III) Abscheiden einer Schicht aus einem Isoliermaterial (nicht dargestellt) auf der Schicht aus Oxidmaterial; (IV) Tempern der Schicht aus Isoliermaterial; (V) chemisch-mechanisches Polieren (CMP) der Schichten aus Nitrid- und Oxidmaterialien und der getemperten Schicht aus Isoliermaterial; und (VI) Rückätzen der polierten Struktur, um die STI-Bereiche 138 von 7A herzustellen.
  • Die Schichten aus Nitrid- und Oxidmaterialien können mit einem Verfahren abgeschieden werden, das zum Abscheiden von Nitrid- und Oxidmaterialien geeignet ist, wie etwa ALD oder CVD. Bei einigen Ausführungsformen kann die Schicht aus Isoliermaterial Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, Fluorsilicatglas (FSG) oder ein dielektrisches Low-k-Material aufweisen. Bei einigen Ausführungsformen kann die Schicht aus Isoliermaterial durch CVD oder chemische Aufdampfung mit einem Plasma hoher Dichte (HDP-CVD) unter Verwendung von Silan (SiH4) und Sauerstoff (02) als Reaktionsvorläufer abgeschieden werden. Bei einigen Ausführungsformen kann die Schicht aus Isoliermaterial mit einem SACVD-Prozess (SACVD: chemische Aufdampfung bei Unterduck) oder einem Hohes-Seitenverhältnis-Prozess (HARP) hergestellt werden, wobei als Prozessgase Tetraethoxysilan (TEOS) und/oder Ozon (O3) verwendet werden können.
  • Bei einigen Ausführungsformen kann die Schicht aus Isoliermaterial durch Abscheiden von fließfähigem Siliziumoxid durch fließfähige CVD (FCVD) hergestellt werden. An den FCVD-Prozess kann sich ein Nasstemperprozess anschließen. Der Nasstemperprozess kann ein Tempern der abgeschiedenen Schicht aus Isoliermaterial in Dampf bei einer Temperatur von etwa 200 °C bis etwa 700 °C für eine Dauer von etwa 30 min bis etwa 120 min umfassen. An den Nasstemperprozess kann sich ein CMP-Prozess anschließen, um Teile der Schichten aus Nitrid, Oxid und Isoliermaterialien zu entfernen, um Oberseiten dieser Schichten weitgehend mit Oberseiten der Finnenstrukturen 108A* und 108B* zu koplanarisieren. An den CMP-Prozess kann sich ein Ätzprozess anschließen, um diese Schichten rückzuätzen, um die STI-Bereiche 138 von 7A herzustellen.
  • Die Rückätzung der Schichten aus Nitrid, Oxid und Isoliermaterialien kann mit einem Trockenätzprozess, einem Nassätzprozess oder einer Kombination davon erfolgen. Bei einigen Ausführungsformen kann der Trockenätzprozess eine Plasma-Trockenätzung mit einem Gasgemisch aus Octafluorcyclobutan (C4F8), Argon (Ar), Sauerstoff (02) und Helium (He), aus Fluoroform (CHF3) und He, aus Kohlenstofftetrafluorid (CF4), Difluormethan (CH2F2), Chlor (Cl2) und O2, aus Bromwasserstoff (HBr), O2 und He, oder einer Kombination davon bei einem Druck von etwa 1 mTorr bis etwa 5 mTorr umfassen. Bei einigen Ausführungsformen kann der Nassätzprozess eine Behandlung mit verdünnter Fluorwasserstoffsäure (DHF), einem Ammoniak-Wasserstoffperoxid-Gemisch (APM), einem Schwefelsäure-Wasserstoffperoxid-Gemisch (SPM), heißem vollentsalztem Wasser (DI-Wasser) oder einer Kombination davon umfassen. Bei einigen Ausführungsformen kann der Nassätzprozess die Verwendung von Ammoniak (NH3) und Fluorwasserstoffsäure (HF) als Ätzmittel und von inerten Gasen wie Ar, Xenon (Xe), He oder einer Kombination davon umfassen. Bei einigen Ausführungsformen kann der Durchsatz von HF und NH3, die in dem Nassätzprozess verwendet werden, etwa 10 Ncm3/min bis etwa 100 Ncm3/min betragen. Bei einigen Ausführungsformen kann der Nassätzprozess bei einem Druck von etwa 5 mTorr bis etwa 100 mTorr und einer hohen Temperatur von etwa 50 °C bis etwa 120 °C durchgeführt werden.
  • In 3 werden in einem Schritt 320 Schutzoxidschichten auf den Passivierungsschichten hergestellt, und auf den Schutzoxidschichten und den STI-Bereichen werden Polysiliziumstrukturen hergestellt. Zum Beispiel können Schutzoxidschichten 740A und 740B auf jeweiligen Passivierungsschichten 109A und 109B hergestellt werden, und auf jeweiligen Schutzoxidschichten 740A und 740B und STI-Bereichen 138 können Polysiliziumstrukturen 112A* und 112B* hergestellt werden, wie unter Bezugnahme auf die 7A und 7B dargelegt wird.
  • Das Verfahren zum Herstellen der Schutzoxidschichten 740A und 740B kann eine Schutzabscheidung einer Schicht aus Oxidmaterial (nicht dargestellt) auf der Struktur von 6A umfassen, an die sich ein Hochtemperatur-Temperprozess und ein Ätzprozess anschließen. Die Schicht aus Oxidmaterial kann Siliziumoxid aufweisen und kann durch Schutzabscheidung mit einem geeigneten Abscheidungsverfahren, wie etwa CVD, ALD, plasmaunterstützte ALD (PEALD), physikalische Aufdampfung (PVD) oder Elektronenstrahlverdampfung, hergestellt werden. Bei einigen Ausführungsformen kann die Schicht aus Oxidmaterial durch Schutzabscheidung mittels PEALD mit einer Leistung von etwa 400 W bis etwa 500 W und bei einer Temperatur von etwa 300 °C bis etwa 500 °C hergestellt werden. An die Schutzabscheidung der Schicht aus Oxidmaterial kann sich ein Trockentemperprozess unter Verwendung eines Sauerstoffgasstroms bei einer Temperatur von etwa 800 °C bis etwa 1050 °C anschließen. Die Konzentration des Sauerstoffvorläufers kann etwa 0,5 % bis etwa 5 % des gesamten Gasdurchsatzes betragen. Bei einigen Ausführungsformen kann der Temperprozess ein Blitzprozess sein, bei dem die Temperdauer etwa 0,5 s bis etwa 5 s betragen kann. Der Ätzprozess zum Herstellen der Schutzoxidschichten 740A und 740B kann nicht nach dem Temperprozess, sondern während der Herstellung der später beschriebenen Polysiliziumstrukturen 112A* und 112B* oder als ein gesonderter Ätzprozess nach der Herstellung der Polysiliziumstrukturen 112A* und 112B* durchgeführt werden.
  • An das Tempern der durch Schutzabscheidung hergestellten Schicht aus Oxidmaterial für die Schutzoxidschichten 740A und 740B kann sich die Herstellung der Polysiliziumstrukturen 112A* und 112B* anschließen, wie in den 7A und 7B gezeigt ist. Während der späteren Bearbeitung können die Polysiliziumstrukturen 112A* und 112B* in einem Gate-Ersetzungsprozess ersetzt werden, um Gatestrukturen 112A bzw. 112B herzustellen. Bei einigen Ausführungsformen kann das Verfahren zum Herstellen der Polysiliziumstrukturen 112A* und 112B* eine Schutzabscheidung einer Schicht aus Polysiliziummaterial auf der getemperten Schicht aus Oxidmaterial für die Schutzoxidschichten 740A und 740B und ein Ätzen der durch Schutzabscheidung hergestellten Schicht aus Polysiliziummaterial unter Verwendung von strukturierten Hartmaskenschichten 742A und 742B umfassen, die auf der Schicht aus Polysiliziummaterial hergestellt werden. Bei einigen Ausführungsformen kann das Polysiliziummaterial undotiert sein, und die Hartmaskenschichten 742A und 742B können eine Oxidschicht und/oder eine Nitridschicht umfassen. Die Oxidschicht kann mit einem thermischen Oxidationsprozess hergestellt werden, und die Nitridschicht kann durch LPCVD oder PECVD hergestellt werden. Die Hartmaskenschichten 742A und 742B können die Polysiliziumstrukturen 112A* und 112B* bei späteren Bearbeitungsschritten schützen (z. B. während der Herstellung der inneren Abstandshalter 113A und 113B, der äußeren Abstandshalter 114A und 114B, der epitaxialen Finnenbereiche 110A und 110B, der ILD-Schicht 118 und/oder der ESL 116).
  • Die Schutzabscheidung der Schicht aus Polysiliziummaterial kann durch CVD, PVD, ALD oder mit anderen geeigneten Abscheidungsverfahren erfolgen. Bei einigen Ausführungsformen kann das Ätzen der durch Schutzabscheidung hergestellten Schicht aus Polysiliziummaterial einen Trockenätzprozess, einen Nassätzprozess oder eine Kombination davon umfassen. Bei einigen Ausführungsformen kann das Ätzen der durch Schutzabscheidung hergestellten Schicht aus Polysiliziummaterial vier Ätzschritte umfassen. Für den ersten Polysilizium-Ätzschritt kann ein Gasgemisch mit Bromwasserstoff (HBr), Sauerstoff (O2), Fluoroform (CHF3) und Chlor (Cl2) verwendet werden. Für den zweiten Polysilizium-Ätzschritt kann ein Gasgemisch mit HBr, O2, Cl2 und Stickstoff (N2) bei einem Druck von etwa 45 mTorr bis etwa 60 mTorr verwendet werden. Für den dritten Polysilizium-Ätzschritt kann ein Gasgemisch mit HBr, O2, Cl2, N2 und Argon (Ar) bei einem Druck von etwa 45 mTorr bis etwa 60 mTorr verwendet werden. Für den vierten Polysilizium-Ätzschritt kann ein Gasgemisch mit HBr, O2, Cl2 und N2 bei einem Druck von etwa 45 mTorr bis etwa 60 mTorr verwendet werden. Bei einigen Ausführungsformen können in dem vierten Polysilizium-Ätzschritt zusammen mit dem Polysiliziummaterial auch Teile der durch Schutzabscheidung hergestellten und getemperten Schicht aus Oxidmaterial für die Schutzoxidschichten 740A und 740B entfernt werden, die nicht von den Polysiliziumstrukturen 112A* und 112B* bedeckt sind. In dem ersten Polysilizium-Ätzschritt kann eine höhere Polysilizium-Ätzrate als in dem zweiten, dritten und/oder vierten Polysilizium-Ätzschritt verwendet werden. Der erste Polysilizium-Ätzschritt wird zum Ätzen von unerwünschten Teilen der durch Schutzabscheidung hergestellten Schicht aus Polysiliziummaterial über den Finnenstrukturen 108A* und 108B* verwendet. Der zweite, der dritte und der vierte Polysilizium-Ätzschritt werden zum Ätzen von unerwünschten Teilen der durch Schutzabscheidung hergestellten Schicht aus Polysiliziummaterial in Zwischenräumen 743 mit einem hohen Seitenverhältnis verwendet.
  • Bei einigen Ausführungsformen können vertikale Abmessungen der Polysiliziumstrukturen 112A* und 112B* entlang einer z-Achse auf Oberseiten der Finnenstrukturen 108A* und 108B* etwa 40 nm bis etwa 60 nm betragen. Die Polysiliziumstrukturen 112A* und 112B* können ein Seitenverhältnis haben, das gleich oder größer als etwa 9 ist, wobei das Seitenverhältnis ein Verhältnis einer vertikalen Abmessung entlang der z-Achse zu einer horizontalen Abmessung entlang der y-Achse der Polysiliziumstrukturen 112A* und 112B* ist. Bei einigen Ausführungsformen können horizontale Abmessungen zwischen Mittellinien von benachbarten Polysiliziumstrukturen 112A* und 112B* entlang der y-Achse (d. h., der Abstand) etwa 30 nm bis etwa 70 nm betragen.
  • Nach der Herstellung der Polysiliziumstrukturen 112A* und 112B* können die Teile der durch Schutzabscheidung hergestellten Schicht aus Oxidmaterial, die nicht von den Polysiliziumstrukturen 112A* und 112B* bedeckt sind, mit einem Trocken- oder einem Nassätzprozess entfernt werden, wenn sie nicht während des vierten Polysilizium-Ätzschritts zum Herstellen der Struktur der 7A und 7B entfernt werden. Die Struktur der 7A und 7B umfasst Polysiliziumstrukturen 112* und 112B* und Schutzoxidschichten 740A und 740B, die auf Stapeln von nanostrukturierten Bereichen 120B bzw. 122B (7B) angeordnet sind, sowie Stapel von nanostrukturierten Bereichen 120A und 122A (7A), die sich von beiden Seiten der Polysiliziumstrukturen 112* bzw. 112B* entlang der x-Achse nach außen erstrecken.
  • Bei einigen Ausführungsformen können die Schutzoxidschichten 740A und 740B vertikale Abmessungen (z. B. eine Dicke auf der Oberseite der Finnenstrukturen 108A* und 108B*) entlang der z-Achse und horizontale Abmessungen (z. B. eine Dicke auf Seitenwänden der Finnenstrukturen 108A* und 108B*) entlang der y-Achse von etwa 1 nm bis etwa 3 nm haben. Bei einigen Ausführungsformen können die vertikalen Abmessungen gleich den oder größer als die horizontalen Abmessungen sein. Das Vorhandensein der Schutzoxidschichten 740A und 740B ermöglicht ein Ätzen von Polysiliziummaterial aus den Zwischenräumen 743 mit hohem Seitenverhältnis (z. B. einem Seitenverhältnis von mehr als 1 : 15, 1 : 18 oder 1 : 20), ohne die Finnenstrukturen 108A* und 108B* während der Herstellung der Polysiliziumstrukturen 112A* und 112B* erheblich zu ätzen und/oder zu beschädigen.
  • In 3 werden in einem Schritt 325 äußere Abstandshalter auf Seitenwänden der Polysiliziumstrukturen und auf den Passivierungsschichten hergestellt. Zum Beispiel können äußere Abstandshalter 114A und 114B auf Seitenwänden der Polysiliziumstrukturen 112A* und 112B* und auf Teilen der Passivierungsschichten 109A und 109B, die nicht von den Polysiliziumstrukturen 112A* und 112B* bedeckt sind, hergestellt werden, wie unter Bezugnahme auf die 8A und 8B dargelegt wird. Das Verfahren zum Herstellen der äußeren Abstandshalter 114A und 114B kann eine Schutzabscheidung einer Schicht aus einem Isoliermaterial (z. B. aus einem Oxid- oder einem Nitridmaterial) durch CVD, PVD oder ALD auf der Struktur von 7A und einen anschließenden fotolithografischen und Ätzprozess (z. B. eine reaktive Ionenätzung oder einen anderen Trockenätzprozess unter Verwendung eines chlor- oder fluorbasierten Ätzmittels) umfassen.
  • In 3 werden in einem Schritt 330 innere Abstandshalter und epitaxiale Finnenbereiche auf den Finnenstrukturen hergestellt. Zum Beispiel können innere Abstandshalter 113A und 113B und epitaxiale Finnenbereiche 110A und 110B auf Teilen der Finnenstrukturen 108A* und 108B* (z. B. auf den nanostrukturierten Bereichen 120A bzw. 122B) hergestellt werden, die sich nicht unter den Polysiliziumstrukturen 112A* bzw. 112B* befinden, wie unter Bezugnahme auf die 9A bis 13D dargelegt wird. Die Bearbeitungsschritte, die in den 9A bis 13D gezeigt sind, beschreiben die sequentielle Herstellung der inneren Abstandshalter 113A und 113B und die sequentiellen Herstellung der epitaxialen Bereiche 110A und 110B für die FETs 102A und 102B mit voneinander verschiedenen Leitfähigkeitstypen. Zum Beispiel kann der FET 102A n-leitend sein, und der FET 102B kann p-leitend sein. Vor der Herstellung der inneren Abstandshalter 113A und der Epitaxialbereiche 110A des FET 102A kann der FET 102A durch Strukturieren einer Fotoresistschicht 946 auf dem FET 102B geschützt werden, wie in den 9B und 9C gezeigt ist. Die Fotoresistschicht 946 ist der Übersichtlichkeit halber in den 9A bis 12A nicht dargestellt.
  • Das Verfahren zum Herstellen der inneren Abstandshalter 113A des FET 102A kann ein Ätzen von Teilen der äußeren Abstandshalter 114A aus dem Stapel von nanostrukturierten Bereichen 120A und 122A umfassen, die sich von beiden Seiten der Polysiliziumstruktur 112A* entlang der x-Achse nach außen erstrecken. Für den Ätzprozess kann ein Trockenätzprozess mit Ätzgasen wie CH4, O2 und CH3F verwendet werden. Ein Durchsatzverhältnis CH4 : O2 : CH3F kann etwa 1 : 1 : 1 bis etwa 1 : 2 : 4 betragen. Der Ätzprozess kann mit einer hohen Vorspannung von etwa 300 V bis etwa 450 V durchgeführt werden.
  • Das Verfahren zum Herstellen der inneren Abstandshalter 113A kann weiterhin ein Ätzen der nanostrukturierten Bereiche 122A aus dem Stapel von nanostrukturierten Bereichen 120A und 122A nach dem Ätzen der äußeren Abstandshalter 114A umfassen. Bei einigen Ausführungsformen können die nanostrukturierten Bereiche 120A und 122A Si ohne eine bedeutende Menge Ge bzw. SiGe aufweisen (z. B. ohne Ge bzw. SiGe), und zum Ätzen der nanostrukturierten Bereiche 122A kann ein Trockenätzprozess mit einer höheren Ätzselektivität für SiGe als für Si verwendet werden. Zum Beispiel können halogenbasierte Chemikalien eine Ätzselektivität zeigen, die für Ge höher als für Si ist. Daher können Halogengase SiGe schneller als Si ätzen. Bei einigen Ausführungsformen können die halogenbasierten Chemikalien fluorbasierte und/oder chlorbasierte Gase umfassen. Alternativ kann die Ätzung der nanostrukturierten Bereiche 122A mit einem Nassätzprozess erfolgen, der eine höhere Ätzselektivität für SiGe als für Si hat. Zum Beispiel können für den Nassätzprozess ein Gemisch aus Schwefelsäure (H2SO4) and Wasserstoffperoxid (H2O2) (SPM) und/oder ein Gemisch aus Ammoniakhydrat (NH4OH), H2O2 und vollentsalztem Wasser (DI-Wasser) (APM) verwendet werden.
  • Durch das Ätzen der nanostrukturierten Bereiche 122A können schwebende nanostrukturierte Bereiche 120A mit Öffnungen 1048 dazwischen entstehen, wie in den 10A und 10D gezeigt ist. Außerdem kann durch das Ätzen der nanostrukturierten Bereiche 122A ein lineares Ätzprofil 122BS1 oder ein gekrümmtes Ätzprofil 122BS2 (das durch eine gekrümmte Strichlinie dargestellt ist) der Seitenwände der nanostrukturierten Bereiche 122B unter der Polysiliziumstruktur 112A* erzeugt werden, wie in 10D gezeigt ist. Der Ätzprozess kann so gesteuert werden, dass sich die Öffnungen 1048 entlang der x-Achse zumindest unter den äußeren Abstandshaltern 114A erstrecken und die Seitenwände der nanostrukturierten Bereiche 122B im Wesentlichen zu Grenzflächen 114AS zwischen den äußeren Abstandshaltern 114A und der Polysiliziumstruktur 112A* ausgerichtet werden, wie in 10D gezeigt ist. Bei einigen Ausführungsformen können sich die Öffnungen 1048 weiter entlang der x-Achse unter der Polysiliziumstruktur 112A* erstrecken, sodass sich die Seitenwände der nanostrukturierten Bereiche 122B etwa 1 nm bis etwa 10 nm von der Grenzfläche 114AS entfernt befinden. Dadurch, dass sich die Öffnungen 1048 unter den Abstandshaltern 114A oder der Polysiliziumstruktur 112A* erstrecken, kann verhindert werden, dass während des Ersetzens der nanostrukturierten Bereiche 122B und der Polysiliziumstruktur 112A* durch die Gatestruktur 112A bei der späteren Bearbeitung (z. B. in einem Schritt 340) Teile der nanostrukturierten Bereiche 122B unter den äußeren Abstandshaltern 114A zurückbleiben oder dass die Gatestruktur 112A unter den äußeren Abstandshaltern 114A entsteht.
  • Das Verfahren zum Herstellen der inneren Abstandshalter 113A kann weiterhin eine Schutzabscheidung einer Schicht aus dielektrischem Low-k-Material (nicht dargestellt) auf der Struktur von 10A umfassen, bis die Öffnungen 1048 mit der Schicht aus dielektrischen Low-k-Material vollständig oder partiell gefüllt sind. Für die Schutzabscheidung kann ein ALD-Prozess oder ein CVD-Prozess verwendet werden. Bei einigen Ausführungsformen kann die Schutzabscheidung eine Mehrzahl von Zyklen aus Abscheidungs- und Ätzprozessen umfassen. In jedem Zyklus kann sich an den Abscheidungsprozess ein Ätzprozess anschließen, um die Bildung vorn Hohlräumen in der Schicht aus dielektrischem Low-k-Material, die in den Öffnungen 1048 abgeschieden wird, zu verhindern, indem Risse beseitigt werden, die während des Einfüllens der Schicht aus dielektrischem Low-k-Material in die Öffnungen 1048 entstehen können. Der Ätzprozess in jedem Zyklus des Schutzabscheidungsprozesses kann einen Trockenätzprozess unter Verwendung eines Gasgemisches aus HF und NF3 umfassen. Das Gasverhältnis von HF und NF3 kann etwa 1 bis etwa 20 betragen. Das dielektrische Low-k-Material kann Siliziumoxidcarbonitrid (SiOCN), Siliziumcarbonitrid (SiCN), Siliziumoxidcarbid (SiOC), Polyimide, Kohlenstoff-dotierte Oxide, Fluor-dotierte Oxide, Wasserstoff-dotierte Oxide oder eine Kombination davon umfassen.
  • Das Verfahren zum Herstellen der inneren Abstandshalter 113A kann weiterhin ein Ätzen der durch Schutzabscheidung hergestellten Schicht aus dielektrischem Low-k-Material umfassen, um die Schicht aus dielektrischen Low-k-Material in den Öffnungen 1048 rückzuätzen, um die inneren Abstandshalter 113A herzustellen und andere Teile der Schicht aus dielektrischen Low-k-Material von den Oberflächen des FET 102A zu entfernen, wie in den 11A und 11D gezeigt ist. Das Ätzen der durch Schutzabscheidung hergestellten Schicht aus dielektrischem Low-k-Material kann einen Trockenätzprozess unter Verwendung eines Gasgemisches aus HF und NF3 umfassen. Das Gasverhältnis von HF zu NF3 kann etwa 1 bis etwa 20 betragen. Bei einigen Ausführungsformen kann das Ätzen in zwei Schritten erfolgen. In dem ersten Ätzschritt können Teile der Schicht aus Low-k-Material von den Oberflächen des FET 102A entfernt werden, und die Schicht aus Low-k-Material in der Öffnung 1048 kann teilweise rückgeätzt werden. In dem zweiten Ätzschritt kann das Gasverhältnis von HF zu NF3 höher als in dem ersten Ätzschritt sein und kann etwa 5 bis etwa 20 betragen. In dem zweiten Ätzschritt kann die in 11D gezeigte Struktur der inneren Abstandshalter 113A realisiert werden. Bei einigen Ausführungsformen können Grenzflächen 113AS zwischen den inneren Abstandshaltern 113A und den nanostrukturierten Bereichen 122B dem Ätzprofil der Seitenwände der nanostrukturierten Bereiche 122B folgen. Zum Beispiel können die Grenzflächen 113AS ein lineares Profil haben, wie es in 11D gezeigt ist, wenn die Seitenwände der nanostrukturierten Bereiche 122B das lineare Ätzprofil 122BS2 (10D) haben, oder die Grenzfläche 113AS kann ein gekrümmtes Profil (nicht dargestellt) haben, wenn die Seitenwände der nanostrukturierten Bereiche 122B das gekrümmte Ätzprofil 122BS2 (10D und 11D) haben.
  • In den 12A bis 12D können nach der Herstellung der inneren Abstandshalter 113A epitaxiale Finnenbereiche 110A um die schwebenden nanostrukturierten Bereiche 120A aufgewachsen werden. Bei einigen Ausführungsformen können die epitaxialen Finnenbereiche 110A wie folgt aufgewachsen werden: (I) durch CVD, wie etwa LPCVD, Atomlagen-CVD (ALCVD), CVD im Ultrahochvakuum (UHV-CVD), CVD bei reduziertem Druck (RPCVD) oder mit jedem geeigneten CVD-Verfahren; (II) durch Molekularstrahlepitaxie (MBE); (III) mit jedem geeigneten Epitaxieprozess; oder (IV) mit einer Kombination davon. Bei einigen Ausführungsformen können die epitaxialen Finnenbereiche 110A mit einem Prozess aus epitaxialer Abscheidung und partieller Ätzung, der mindestens einmal wiederholt wird, aufgewachsen werden. Bei einigen Ausführungsformen können die epitaxialen Finnenbereiche 110A p-leitend sein, wenn die nanostrukturierten Bereiche 120A SiGe aufweisen, oder sie können n-leitend sein, wenn die nanostrukturierten Bereiche 120A Si ohne eine bedeutende Menge Ge (z. B. ohne Ge) aufweisen. P-leitende epitaxiale Finnenbereiche 110A können SiGe aufweisen und können während des epitaxialen Aufwachsprozesses mit p-Dotanden, wie etwa Bor, Indium oder Gallium, in situ dotiert werden. Für die In-situ-p-Dotierung können p-Dotierungsvorläufer, wie etwa Diboran (B2H6) oder Bortrifluorid (BF3), und/oder andere p-Dotierungsvorläufer verwendet werden. N-leitende epitaxiale Finnenbereiche 110A können Si ohne eine bedeutende Menge Ge (z. B. ohne Ge) aufweisen und können während des epitaxialen Aufwachsprozesses mit n-Dotanden, wie etwa Phosphor oder Arsen, in situ dotiert werden. Für die In-situ-n-Dotierung können n-Dotierungsvorläufer, wie etwa Phosphan (PH3) oder Arsan (AsH3), und/oder andere n-Dotierungsvorläufer verwendet werden.
  • Wie in den 1E bis 1G gezeigt ist, können bei einigen Ausführungsformen die epitaxialen Finnenbereiche 110A auf den Finnenbasisteilen 119 aufgewachsen werden, statt die nanostrukturierten Bereiche 120A zu umschließen, wie es in den 12A und 12D gezeigt ist. Die epitaxialen Finnenbereiche 110A, die in 1G gezeigt sind, können auf dem Finnenbasisteil 119 aufgewachsen werden, nachdem die schwebenden nanostrukturierten Bereiche 120A nach der Herstellung der inneren Abstandshalter 113A entfernt worden sind. Das Verfahren zum Herstellen der schwebenden nanostrukturierten Bereiche 120A kann einen Trockenätzprozess mit Ätzgasen wie CH4, O2 und CH3F umfassen. Ein Durchsatzverhältnis CH4: O2 : CH3F kann etwa 1 : 1 : 1 bis etwa 1 : 2 : 4 betragen. Der Ätzprozess kann mit einer hohen Vorspannung von etwa 300 V bis etwa 450 V durchgeführt werden. Für die Ätzung der schwebenden nanostrukturierten Bereiche 120A kann ein Nassätzprozess mit einer höheren Ätzselektivität für Si als für SiGe verwendet werden. Für den Nassätzprozess kann zum Beispiel ein Gemisch aus NH4OH und HCl verwendet werden.
  • Nach der Herstellung der inneren Abstandshalter 113A und der Epitaxialbereiche 110A des FET 102A kann die Fotoresistschicht 946 von dem FET 102B entfernt werden, und eine weitere Fotoresistschicht 1346 kann auf dem FET 102A strukturiert werden (wie in den 13B und 13D gezeigt ist), um den FET 102A während der späteren Bearbeitungsschritte zum Herstellen der inneren Abstandshalter 113B und der Epitaxialbereiche 110B des FET 102B zu schützen, wie unter Bezugnahme auf 13A bis 15D dargelegt wird. Die Fotoresistschicht 1346 ist der Übersichtlichkeit halber in den 13A bis 15A nicht dargestellt.
  • In den 13A bis 13D kann das Verfahren zum Herstellen der inneren Abstandshalter 113B ein Ätzen von Teilen der äußeren Abstandshalter 114B aus dem Stapel von nanostrukturierten Bereichen 120A und 122A, die sich von beiden Seiten der Polysiliziumstruktur 112B* entlang der x-Achse nach außen erstrecken, und ein anschließendes Ätzen der nanostrukturierten Bereiche 120A aus dem Stapel von nanostrukturierten Bereichen 120A und 122A umfassen. Für das Ätzen der Teile der äußeren Abstandshalter 114B kann ein Trockenätzprozess mit Ätzgasen wie CH4, O2 und CH3F verwendet werden. Ein Durchsatzverhältnis CH4: O2 : CH3F kann etwa 1 : 1 : 1 bis etwa 1: 2 : 4 betragen. Der Ätzprozess kann mit einer hohen Vorspannung von etwa 300 V bis etwa 450 V durchgeführt werden. Für die Ätzung der nanostrukturierten Bereiche 120A kann ein Nassätzprozess mit einer höheren Ätzselektivität für Si als für SiGe verwendet werden. Für den Nassätzprozess kann zum Beispiel ein Gemisch aus NH4OH und HCl verwendet werden.
  • Durch das Ätzen der nanostrukturierten Bereiche 120A können schwebende nanostrukturierte Bereiche 122A mit Öffnungen 1348 dazwischen hergestellt werden, wie in den 13A und 13C gezeigt ist. Außerdem kann durch das Ätzen der nanostrukturierten Bereiche 120A ein lineares Ätzprofil 120BS1 oder ein im Wesentlichen dreieckiges Ätzprofil 120BS2 (das durch eine Strichlinie dargestellt ist) der Seitenwände der nanostrukturierten Bereiche 120B unter der Polysiliziumstruktur 112B* erzeugt werden, wie in 13C gezeigt ist. Die Ätzprofile 120BS2 (13C) und 122BS2 (10D) können auf Grund der unterschiedlichen Kristallstrukturen und/oder Kristallorientierungen der unterschiedlichen Materialien der nanostrukturierten Bereiche 120B bzw. 122B unterschiedlich sein. Zum Beispiel können die nanostrukturierten Bereiche 120B mit Si-Material das Ätzprofil 120BS2 haben, und die nanostrukturierten Bereiche 122B mit SiGe können das Ätzprofil 122BS2 haben.
  • Der Prozess zum Ätzen der nanostrukturierten Bereiche 120A kann so gesteuert werden, dass sich die Öffnungen 1348 entlang der x-Achse zumindest unter den äußeren Abstandshaltern 114B erstrecken und die Seitenwände der nanostrukturierten Bereiche 120B im Wesentlichen zu einer Grenzfläche 114BS zwischen den äußeren Abstandshaltern 114B und der Polysiliziumstruktur 112B* ausgerichtet werden, wie in 13C gezeigt ist. Bei einigen Ausführungsformen können sich die Öffnungen 1348 weiter entlang der x-Achse unter der Polysiliziumstruktur 112B* erstrecken, sodass sich die Seitenwände der nanostrukturierten Bereiche 120B etwa 1 nm bis etwa 10 nm von der Grenzfläche 114BS entfernt befinden. Dadurch, dass sich die Öffnungen 1348 unter den Abstandshaltern 114B oder der Polysiliziumstruktur 112B* erstrecken, kann verhindert werden, dass während des Ersetzens der nanostrukturierten Bereiche 120B und der Polysiliziumstruktur 112B* durch die Gatestruktur 112B bei der späteren Bearbeitung (z. B. in dem Schritt 340) Teile der nanostrukturierten Bereiche 120B unter den äußeren Abstandshaltern 114B zurückbleiben oder dass die Gatestruktur 112B unter den äußeren Abstandshaltern 114B entsteht.
  • Das Verfahren zum Herstellen der inneren Abstandshalter 113B kann weiterhin eine Schutzabscheidung einer Schicht aus dielektrischem Low-k-Material (nicht dargestellt) auf der Struktur von 13A umfassen, bis die Öffnungen 1348 mit der Schicht aus dielektrischen Low-k-Material vollständig oder partiell gefüllt sind. Der Schutzabscheidungsprozess kann dem ähnlich sein, der zum Abscheiden der Schicht aus dielektrischem Low-k-Material in den Öffnungen 1048 zum Herstellen der inneren Abstandshalter 113A verwendet wird.
  • Das Verfahren zum Herstellen der inneren Abstandshalter 113B kann weiterhin ein Ätzen der durch Schutzabscheidung hergestellten Schicht aus dielektrischem Low-k-Material umfassen, um die Schicht aus dielektrischen Low-k-Material in den Öffnungen 1348 rückzuätzen, um die inneren Abstandshalter 113B herzustellen und andere Teile der Schicht aus dielektrischen Low-k-Material von den Oberflächen des FET 102B zu entfernen, wie in den 14A und 14C gezeigt ist. Das Ätzen der durch Schutzabscheidung hergestellten Schicht aus dielektrischem Low-k-Material kann einen Trockenätzprozess unter Verwendung eines Gasgemisches aus HF und NF3 umfassen. Das Gasverhältnis von HF zu NF3 kann etwa 1 bis etwa 20 betragen. Bei einigen Ausführungsformen kann das Ätzen in zwei Schritten erfolgen. In dem ersten Ätzschritt kann das Gasverhältnis von HF zu NF3 etwa 1 bis etwa 10 betragen. Mit dem ersten Ätzschritt können Teile der Schicht aus Low-k-Material von den Oberflächen des FET 102B entfernt werden, und die Schicht aus Low-k-Material in der Öffnung 1348 kann teilweise rückgeätzt werden. In dem zweiten Ätzschritt kann das Gasverhältnis von HF zu NF3 höher als in dem ersten Ätzschritt sein und kann etwa 5 bis etwa 20 betragen. In dem zweiten Ätzschritt kann die in 14C gezeigte Struktur der inneren Abstandshalter 113B realisiert werden. Bei einigen Ausführungsformen können Grenzflächen 113BS zwischen den inneren Abstandshaltern 113B und den nanostrukturierten Bereichen 120B dem Ätzprofil der Seitenwände der nanostrukturierten Bereiche 120B folgen. Zum Beispiel können die Grenzflächen 113BS ein lineares Profil haben, wie es in 14C gezeigt ist, wenn die Seitenwände der nanostrukturierten Bereiche 122B ein lineares Ätzprofil 122AS1 (10D) haben, oder Grenzflächen 113BS können ein dreieckiges Profil (nicht dargestellt) haben, wenn die Seitenwände der nanostrukturierten Bereiche 120B ein dreieckiges Ätzprofil 120BS2 ( 13C und 14C) haben.
  • In den 15A bis 15D können nach der Herstellung der inneren Abstandshalter 113B epitaxiale Finnenbereiche 110B um die schwebenden nanostrukturierten Bereiche 122A aufgewachsen werden. Die epitaxialen Finnenbereiche 110B können ähnlich wie die epitaxialen Finnenbereiche 110A aufgewachsen werden, die unter Bezugnahme auf die 12A bis 12D beschrieben worden sind. Bei einigen Ausführungsformen können die epitaxialen Finnenbereiche 110B p-leitend sein, wenn die nanostrukturierten Bereiche 122A SiGe aufweisen, oder sie können n-leitend sein, wenn die nanostrukturierten Bereiche 122A Si ohne eine bedeutende Menge Ge (z. B. ohne Ge) aufweisen. Nach der Herstellung der inneren Abstandshalter 113B und der Epitaxialbereiche 110B kann die Fotoresistschicht 1346 von dem FET 102A entfernt werden, wie in den 15B und 15D gezeigt ist.
  • Wie in den 1E und 1F gezeigt ist, können bei einigen Ausführungsformen die epitaxialen Finnenbereiche 110B auf den Finnenbasisteilen 121 aufgewachsen werden, statt die nanostrukturierten Bereiche 122A zu umschließen, wie es in den 15A und 15D gezeigt ist. Die epitaxialen Finnenbereiche 110B, die in 1F gezeigt sind, können auf dem Finnenbasisteil 121 aufgewachsen werden, nachdem die schwebenden nanostrukturierten Bereiche 122A nach der Herstellung der inneren Abstandshalter 113B entfernt worden sind. Das Verfahren zum Entfernen der schwebenden nanostrukturierten Bereiche 122A kann einen Trockenätzprozess umfassen, der eine höhere Ätzselektivität für SiGe als für Si hat. Zum Beispiel können halogenbasierte Chemikalien eine Ätzselektivität zeigen, die für Ge höher als für Si ist. Daher können Halogengase SiGe schneller als Si ätzen. Bei einigen Ausführungsformen können die halogenbasierten Chemikalien fluorbasierte und/oder chlorbasierte Gase umfassen. Alternativ kann die Ätzung der nanostrukturierten Bereiche 122A mit einem Nassätzprozess erfolgen, der eine höhere Ätzselektivität für SiGe als für Si hat. Zum Beispiel können für den Nassätzprozess ein Gemisch aus Schwefelsäure (H2SO4) and Wasserstoffperoxid (H2O2) (SPM) und/oder ein Gemisch aus Ammoniakhydrat (NH4OH), H2O2 und vollentsalztem Wasser (DI-Wasser) (APM) verwendet werden.
  • Bei einigen Ausführungsformen können die Bearbeitungsschritte zum Herstellen der inneren Abstandshalter 113A und 113B ohne Verwendung der Fotoresistschichten 946 und 1346 gleichzeitig durchgeführt werden, wenn beide FETs 102A und 102B den gleichen Leitfähigkeitstyp (z. B. n oder p) haben. Ebenso können nach dem gleichzeitigen Herstellen der inneren Abstandshalter 113A und 113B die Bearbeitungsschritte zum Herstellen der epitaxialen Finnenbereiche 110A und 110B ohne Verwendung der Fotoresistschichten 946 und 1346 gleichzeitig durchgeführt werden, wenn beide FETs 102A und 102B den gleichen Leitfähigkeitstyp haben.
  • In 3 werden in einem Schritt 335 nanostrukturierte Kanalbereiche zwischen den epitaxialen Finnenbereichen hergestellt. Zum Beispiel können nanostrukturierte Kanalbereiche 120B und 122B nacheinander in Bereichen der Finnenstrukturen 108A* und 108B* hergestellt werden, die sich unter den Polysiliziumstrukturen 112A* und 112B* befinden, wie unter Bezugnahme auf die 16A bis 19D dargelegt wird. Vor der Herstellung der nanostrukturierten Kanalbereiche 120B und 122B kann eine ESL 116 auf der Struktur von 15A abgeschieden werden, und auf der ESL 116 kann eine ILD-Schicht 118 abgeschieden werden.
  • Bei einigen Ausführungsformen kann die ESL 116 aus Materialien wie SiNx, SiOx, SiON, SiC, SiCN, BN, SiBN, SiCBN oder einer Kombination davon hergestellt werden. Die Herstellung der ESL 116 kann eine Schutzabscheidung einer Materialschicht für die ESL 116 auf der Struktur von 15A durch PECVD, SACVD, LPCVD, ALD, HDP-CVD, PEALD, Molekülschichtabscheidung (MLD), Plasmaimpuls-induzierte chemische Aufdampfung (PICVD) oder mit anderen geeigneten Abscheidungsverfahren umfassen.
  • An die Schutzabscheidung der Materialschicht für die ESL 116 kann sich eine Schutzabscheidung einer Schicht aus dielektrischem Material für die ILD-Schicht 118 anschließen. Bei einigen Ausführungsformen kann das dielektrische Material Siliziumoxid sein. Die Schicht aus dielektrischem Material kann mit einem Abscheidungsverfahren abgeschieden werden, das für fließfähige dielektrische Materialien (z. B. fließfähiges Siliziumoxid, fließfähiges Siliziumnitrid, fließfähiges Siliziumoxidnitrid, fließfähiges Siliziumcarbid oder fließfähiges Siliziumoxidcarbid) geeignet ist. Zum Beispiel kann fließfähiges Siliziumoxid mit einem FCVD-Prozess abgeschieden werden. Nach der Schutzabscheidung kann die abgeschiedene Schicht aus dielektrischem Material in Dampf bei einer Temperatur von etwa 200 °C bis etwa 700 °C für eine Dauer von etwa 30 min bis etwa 120 min thermisch getempert werden. An das thermische Tempern kann sich ein CMP-Prozess zum Koplanarisieren der Oberseiten der ESL 116, der ILD-Schicht 118, der äußeren Abstandshalter 114A und 114B und der Polysiliziumstrukturen 112A* und 112B* anschließen, wie in 16A gezeigt ist. Während des CMP-Prozesses können die Hartmaskenschichten 742A und 742B entfernt werden.
  • Nach dem CMP-Prozess können nanostrukturierte Kanalbereiche 120B des FET 102A hergestellt werden, wie in den 17B und 17D gezeigt ist. Das Verfahren zum Herstellen der nanostrukturierten Kanalbereiche 120B kann die folgenden aufeinanderfolgenden Schritte umfassen: (I) Herstellen einer Fotoresistschicht 1646 auf dem FET 102B, wie in den 16A bis 16C gezeigt ist; (II) Ätzen der Polysiliziumstruktur 112A* und der Schutzoxidschicht 740A aus der Struktur von 16A; und (III) Ätzen der nanostrukturierten Bereiche 122B aus der Struktur von 16A. Bei einigen Ausführungsformen können die Polysiliziumstruktur 112A* und die Schutzoxidschicht 740A mit dem ersten, dem zweiten, dem dritten und/oder dem vierten Polysilizium-Ätzschritt geätzt werden, die in dem Schritt 320 beschrieben worden sind. Bei einigen Ausführungsformen können die nanostrukturierten Bereiche 122B mit einem Nassätzprozess geätzt werden, der dem ähnlich ist, der zum Ätzen der nanostrukturierten Bereiche 122A verwendet wird, die unter Bezugnahme auf die 10A bis 10D beschrieben worden sind. Durch das Ätzen der nanostrukturierten Bereiche 122B entstehen nanostrukturierte Kanalbereiche 120B, die von einer Öffnung 1752 umgeben sind, wie in den 17B und 17D gezeigt ist.
  • Nach dem Ätzen der Bereiche 122B können die nanostrukturierte Kanalbereiche 122B des FET 102B hergestellt werden, wie in den 18B und 18C gezeigt ist. Das Verfahren zum Herstellen der nanostrukturierten Kanalbereiche 122B kann die folgenden aufeinanderfolgenden Schritte umfassen: (I) Entfernen der Fotoresistschicht 1650; (II) Herstellen einer Fotoresistschicht 1850 in einer Öffnung 1752 (die in den 17B und 17D gezeigt ist), um die nanostrukturierten Kanalbereiche 120A zu schützen, wie in den 18B und 18D gezeigt ist; (III) Ätzen der Polysiliziumstruktur 112B* und der Schutzoxidschicht 740B; und (IV) Ätzen der nanostrukturierten Bereiche 120B aus der Struktur von 17A. Ähnlich wie bei der Ätzung der Polysiliziumstruktur 112A* und der Schutzoxidschicht 740A können die Polysiliziumstruktur 112B* und die Schutzoxidschicht 740B mit dem ersten, dem zweiten, dem dritten und/oder dem vierten Polysilizium-Ätzschritt geätzt werden, die in dem Schritt 320 beschrieben worden sind. Bei einigen Ausführungsformen können die nanostrukturierten Bereiche 120B mit einem Nassätzprozess geätzt werden, der dem ähnlich ist, der zum Ätzen der nanostrukturierten Bereiche 120A verwendet wird, die unter Bezugnahme auf die 13A bis 13D beschrieben worden sind. Durch das Ätzen der nanostrukturierten Bereiche 120B entstehen nanostrukturierte Kanalbereiche 122B, die von einer Öffnung 1852 umgeben sind, wie in den 18B und 18D gezeigt ist. Nach der Herstellung der nanostrukturierten Kanalbereiche 122B des FET 102B kann die Fotoresistschicht 1850 aus der Öffnung 1752 entfernt werden, um die Struktur der 19A bis 19D zu erzeugen.
  • In 3 werden in einem Schritt 340 Gate-all-around(GAA)-Strukturen auf den nanostrukturierten Kanalbereichen hergestellt. Zum Beispiel können Gatestrukturen 112A und 112B so hergestellt werden, dass sie die nanostrukturierten Kanalbereiche 120B und 122B umschließen, wie unter Bezugnahme auf die 19 bis 19D sowie die 1B bis 1D dargelegt wird. Das Verfahren zum Herstellen der Gatestrukturen 112A und 112B kann die folgenden aufeinanderfolgenden Schritte umfassen: (I) Schutzabscheidung einer Schicht aus dielektrischem Material für die dielektrischen Gateschichten 128A und 128B auf der Struktur von 19A; (II) Schutzabscheidung einer Schicht aus Austrittsarbeitsmetall für die Gate-Austrittsarbeitsmetallschichten 130A und 130B auf der Schicht aus dielektrischem Material; und (III) Schutzabscheidung einer Schicht aus leitfähigem Material für die metallischen Gatefüllschichten 132A und 132B auf der Schicht aus Austrittsarbeitsmetall, bis die Öffnungen 1752 und 1852 gefüllt sind. Wie in 1B gezeigt ist, können bei einigen Ausführungsformen die Schichten aus dielektrischem Material und aus Austrittsarbeitsmetall jeweils konforme Schichten in den Öffnungen 1752 und 1852 (die in den 19B bis 19D gezeigt sind) bilden.
  • Die Schicht aus dielektrischem Material für die dielektrischen Gateschichten 128A und 128B kann Siliziumoxid aufweisen und kann durch CVD, ALD, PVD, Elektronenstrahlverdampfung oder mit anderen geeigneten Verfahren hergestellt werden. Bei einigen Ausführungsformen kann die Schicht aus dielektrischem Material Folgendes umfassen: (I) eine Schicht aus Siliziumoxid, Siliziumnitrid und/oder Siliziumoxidnitrid; (II) ein dielektrisches High-k-Material, wie zum Beispiel Hafniumoxid (HfO2), TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2 oder ZrSiO2; (III) ein dielektrisches High-k-Material mit Oxiden von Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb oder Lu; oder (IV) eine Kombination davon. Die dielektrischen High-k-Schichten können durch ALD und/oder mit anderen geeigneten Verfahren hergestellt werden.
  • Die Schicht aus Austrittsarbeitsmetall für die Austrittsarbeitsmetallschichten 130A und 130B kann Al, Cu, W, Ti, Ta, TiN, TaN, NiSi, CoSi, Ag, TaC, TaSiN, TaCN, TiAl, TiAlN, WN, Metalllegierungen und/oder Kombinationen davon aufweisen. Bei einigen Ausführungsformen kann die Schicht aus Austrittsarbeitsmetall ein Al-dotiertes Metall, wie etwa Al-dotiertes Ti, Al-dotiertes TiN, Al-dotiertes Ta oder Al-dotiertes TaN, aufweisen. Die Schicht aus Austrittsarbeitsmetall kann mit einem geeigneten Verfahren wie ALD, CVD, PVD, Plattierung oder Kombinationen davon abgeschieden werden. Die Schicht aus leitfähigem Material für die Gateektroden 132 kann Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, Cu, W, Co, Ni, TiC, TiAlC, TaAlC, Metalllegierungen und/oder Kombinationen davon aufweisen und kann durch ALD, PVD, CVD oder mit anderen geeigneten Abscheidungsverfahren hergestellt werden. Die abgeschiedenen Schichten aus dielektrischem Material, Austrittsarbeitsmetall und leitfähigem Material können mit einem CMP-Prozess planarisiert werden, um die Struktur von 1A zu erzeugen. Mit dem CMP-Prozess können Oberseiten der dielektrischen Gateschichten 128A und 128B, der Gate-Austrittsarbeitsmetallschichten 130A und 130B und der metallischen Gatefüllschichten 132A und 132B mit der Oberseite der ILD-Schicht 118 im Wesentlichen koplanarisiert werden, wie in den 1A bis 1D gezeigt ist.
  • An die Herstellung der Gatestrukturen 112A und 112B kann sich eine Herstellung von anderen Elementen, wie etwa S/D-Kontakten, Gatekontakten, Durchkontaktierungen, metallischen Verbindungsschichten, dielektrischen Schichten, Passivierungsschichten usw., anschließen, die der Übersichtlichkeit halber nicht dargestellt sind.
  • Die vorliegende Erfindung stellt beispielhafte Strukturen und Verfahren zum Reduzieren der parasitären Kapazität in FET-Bauelementen (z. B. den FETs 102A und 102B) bereit. Durch Reduzieren der parasitären Kapazität in den FET-Bauelementen kann die Leistung der FET-Bauelemente verbessert werden. Durch die beispielhaften Strukturen und Verfahren werden innere Abstandshalter (z. B. die inneren Abstandshalter 113A und 113B) zwischen Source-/Drain(S/D)-Bereichen und GAA-Strukturen von FET-Bauelementen bereitgestellt, um die parasitäre Kapazität zwischen ihnen zu reduzieren. Die parasitäre Kapazität kann durch kapazitive Kopplung zwischen den S/D-Bereichen und den Gatestrukturen während des Betriebs des FET entstehen und kann die Leistung des FET-Bauelements (z. B. bei hohen Frequenzen) beeinträchtigen. Bei einigen Ausführungsformen können die inneren Abstandshalterstrukturen zwischen epitaxialen S/D-Bereichen und GAA-Strukturen der FET-Bauelemente angeordnet werden und können dielektrische Low-k-Materialien und/oder Luftspalte aufweisen. Die hier beschriebenen inneren Abstandshalterstrukturen können die parasitäre Kapazität zwischen den S/D-Bereichen und den GAA-Strukturen um etwa 20 % bis etwa 60 % im Vergleich zu der parasitären Kapazität bei FET-Bauelementen ohne diese inneren Abstandshalterstrukturen reduzieren.
  • Bei einigen Ausführungsformen weist eine Halbleitervorrichtung Folgendes auf: ein Substrat; einen Stapel von nanostrukturierten Schichten mit ersten und zweiten nanostrukturierten Bereichen, die auf dem Substrat angeordnet sind; und einen ersten und einen zweiten Source-/Drain(S/D)-Bereich, die auf dem Substrat angeordnet sind. Der erste und der zweite S/D-Bereich weisen jeweils einen Epitaxialbereich auf, der jeden der ersten nanostrukturierten Bereiche umschließt. Die Halbleitervorrichtung weist weiterhin Folgendes auf: eine Gate-all-around(GAA)-Struktur, die zwischen dem ersten und dem zweiten S/D-Bereich angeordnet ist und jeden der zweiten nanostrukturierten Bereiche umschließt; einen ersten inneren Abstandshalter, der zwischen einem epitaxialen Teilbereich des ersten S/D-Bereichs und einem Gate-Teilbereich der GAA-Struktur angeordnet ist; einen zweiten inneren Abstandshalter, der zwischen einem epitaxialen Teilbereich des zweiten S/D-Bereichs und dem Gate-Teilbereich der GAA-Struktur angeordnet ist; und eine Passivierungsschicht, die auf Seitenwänden der ersten und der zweiten nanostrukturierten Bereiche angeordnet ist.
  • Bei einigen Ausführungsformen weist eine Halbleitervorrichtung Folgendes auf: ein Substrat; einen ersten Feldeffekttransistor (FET); und einen zweiten FET. Der erste FET umfasst einen Stapel von ersten nanostrukturierten Schichten, die auf dem Substrat angeordnet sind, und einen ersten Epitaxialbereich, der jeden der ersten nanostrukturierten Bereiche umschließt. Jede der ersten nanostrukturierten Schichten umfasst erste und zweite nanostrukturierte Bereiche. Der erste FET umfasst weiterhin eine erste Gate-all-around(GAA)-Struktur, die auf dem Stapel von ersten nanostrukturierten Schichten angeordnet ist und jeden der zweiten nanostrukturierten Bereiche umschließt, und erste und zweite innere Abstandshalter, die in dem Stapel von ersten nanostrukturierten Schichten angeordnet sind. Der zweite FET umfasst einen Stapel von zweiten nanostrukturierten Schichten, die auf dem Substrat angeordnet sind, und einen zweiten Epitaxialbereich, der jeweils dritte nanostrukturierte Bereiche umschließt. Die zweiten nanostrukturierten Schichten haben eine Materialzusammensetzung, die von der der ersten nanostrukturierten Schichten verschieden ist, und die zweiten nanostrukturierten Schichten weisen jeweils dritte und vierte nanostrukturierte Bereiche auf. Der zweite Epitaxialbereich hat einen Leitfähigkeitstyp, der von dem des ersten Epitaxialbereichs verschieden ist. Der zweite FET weist weiterhin Folgendes auf: eine zweite GAA-Struktur, die auf dem Stapel von zweiten nanostrukturierten Schichten angeordnet ist und jeden der vierten nanostrukturierte Bereiche umschließt; und dritte und vierte innere Abstandshalter, die in dem Stapel von zweiten nanostrukturierten Schichten angeordnet sind. Die dritten und vierten inneren Abstandshalter haben eine Materialzusammensetzung, die von der der ersten und zweiten inneren Abstandshalter verschieden ist.
  • Bei einigen Ausführungsformen weist ein Verfahren zum Herstellen einer Halbleitervorrichtung die folgenden Schritte auf: Herstellen eines Stapels von ersten nanostrukturierten Schichten mit ersten und zweiten nanostrukturierten Bereichen auf einem Substrat; Aufwachsen von ersten und zweiten Epitaxialbereichen um jeden der ersten nanostrukturierten Bereiche; Herstellen einer Gate-all-around(GAA)-Struktur zwischen den ersten und den zweiten Epitaxialbereichen und um jeden der zweiten nanostrukturierten Bereiche; Herstellen von ersten und zweiten inneren Abstandshaltern entlang Seitenwänden von Gate-Teilbereichen der GAA-Struktur, wobei die Gate-Teilbereiche in den Stapel von nanostrukturierten Schichten eingebettet werden; und Herstellen einer Passivierungsschicht entlang Seitenwänden jedes der ersten und der zweiten nanostrukturierten Bereiche.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Halbleitervorrichtung mit: einem Substrat; einem Stapel von nanostrukturierten Schichten mit ersten und zweiten nanostrukturierten Bereichen, die auf dem Substrat angeordnet sind; einem ersten und einem zweiten Source-/Drain(S/D)-Bereich, die auf dem Substrat angeordnet sind, wobei der erste und der zweite S/D-Bereich jeweils einen Epitaxialbereich aufweisen, der jeden der ersten nanostrukturierten Bereiche umschließt; einer Gate-all-around(GAA)-Struktur, die zwischen dem ersten und dem zweiten S/D-Bereich angeordnet ist und jeden der zweiten nanostrukturierten Bereiche umschließt; einem ersten inneren Abstandshalter, der zwischen einem epitaxialen Teilbereich des ersten S/D-Bereichs und einem Gate-Teilbereich der GAA-Struktur angeordnet ist; einem zweiten inneren Abstandshalter, der zwischen einem epitaxialen Teilbereich des zweiten S/D-Bereichs und dem Gate-Teilbereich der GAA-Struktur angeordnet ist; und einer Passivierungsschicht, die auf Seitenwänden der ersten und der zweiten nanostrukturierten Bereiche angeordnet ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die ersten und die zweiten inneren Abstandshalter auf Seitenwänden der Gate-Teilbereiche angeordnet sind, die zwischen benachbarten nanostrukturierten Schichten in dem Stapel von nanostrukturierten Schichten eingebettet sind.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei ein erster Teil der Passivierungsschicht zwischen dem Epitaxialbereich und dem Stapel von nanostrukturierten Schichten angeordnet ist und ein zweiter Teil der Passivierungsschicht auf den Seitenwänden der ersten und der zweiten nanostrukturierten Bereiche angeordnet ist.
  4. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, die weiterhin erste und zweite äußere Abstandshalter aufweist, die auf den ersten bzw. den zweiten inneren Abstandshaltern angeordnet sind.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, die weiterhin erste und zweite äußere Abstandshalter aufweist, die auf Seitenwänden der GAA-Struktur angeordnet sind, die nicht von den ersten und den zweiten inneren Abstandshaltern bedeckt sind.
  6. Halbleitervorrichtung nach Anspruch 5, wobei Grenzflächen zwischen der GAA-Struktur und den ersten und zweiten äußeren Abstandshaltern im Wesentlichen zu Grenzflächen zwischen der GAA-Struktur und den ersten und zweiten inneren Abstandshaltern ausgerichtet sind.
  7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, die weiterhin erste und zweite äußere Abstandshalter aufweist, die auf Seitenwänden der GAA-Struktur angeordnet sind, wobei sich die Passivierungsschicht unter den ersten und zweiten äußeren Abstandshaltern erstreckt.
  8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, die weiterhin erste und zweite äußere Abstandshalter aufweist, die auf den ersten bzw. zweiten inneren Abstandshaltern angeordnet sind, wobei ein Abstand zwischen den ersten und zweiten äußeren Abstandshaltern größer als ein Abstand zwischen den ersten und zweiten inneren Abstandshaltern ist.
  9. Halbleitervorrichtung mit: einem Substrat; einem ersten Feldeffekttransistor (FET), der Folgendes aufweist: einen Stapel von ersten nanostrukturierten Schichten, die auf dem Substrat angeordnet sind, wobei jede der ersten nanostrukturierten Schichten erste und zweite nanostrukturierte Bereiche umfasst, einen ersten Epitaxialbereich, der jeden der ersten nanostrukturierten Bereiche umschließt, eine erste Gate-all-around(GAA)-Struktur, die auf dem Stapel von ersten nanostrukturierten Schichten angeordnet ist und jeden der zweiten nanostrukturierten Bereiche umschließt, und erste und zweite innere Abstandshalter, die in dem Stapel von ersten nanostrukturierten Schichten angeordnet sind; und einem zweiten FET, der Folgendes aufweist: einen Stapel von zweiten nanostrukturierten Schichten, die auf dem Substrat angeordnet sind, wobei die zweiten nanostrukturierten Schichten eine Materialzusammensetzung haben, die von der der ersten nanostrukturierten Schichten verschieden ist, und die zweiten nanostrukturierten Schichten jeweils dritte und vierte nanostrukturierte Bereiche aufweisen, einen zweiten Epitaxialbereich, der jeden der dritten nanostrukturierten Bereiche umschließt, wobei der zweite Epitaxialbereich einen Leitfähigkeitstyp hat, der von dem des ersten Epitaxialbereichs verschieden ist, eine zweite GAA-Struktur, die auf dem Stapel von zweiten nanostrukturierten Schichten angeordnet ist und jeden der vierten nanostrukturierte Bereiche umschließt, und dritte und vierte innere Abstandshalter, die in dem Stapel von zweiten nanostrukturierten Schichten angeordnet sind, wobei die dritten und vierten inneren Abstandshalter eine Materialzusammensetzung haben, die von der der ersten und zweiten inneren Abstandshalter verschieden ist.
  10. Halbleitervorrichtung nach Anspruch 9, die weiterhin erste und zweite Passivierungsschichten aufweist, die auf Seitenwänden der ersten und zweiten nanostrukturierten Schichten angeordnet sind.
  11. Halbleitervorrichtung nach Anspruch 9 oder 10, wobei zumindest die ersten und zweiten inneren Abstandshalter und/oder die dritten und vierten inneren Abstandshalter ein dielektrisches Low-k-Material aufweisen.
  12. Halbleitervorrichtung nach Anspruch 9 oder 10, wobei zumindest die ersten und zweiten inneren Abstandshalter und/oder die dritten und vierten inneren Abstandshalter ein dielektrisches Low-k-Gas aufweisen.
  13. Halbleitervorrichtung nach einem der Ansprüche 9 bis 12, wobei die ersten und zweiten inneren Abstandshalter auf Seitenwänden von Gate-Teilbereichen der ersten GAA-Struktur angeordnet sind und die Gate-Teilbereiche in den Stapel von ersten nanostrukturierten Schichten eingebettet sind.
  14. Halbleitervorrichtung nach einem der Ansprüche 9 bis 13, wobei: der Stapel von ersten nanostrukturierten Schichten durch einen Gate-Teilbereich der GAA-Struktur, einen Teilbereich des ersten Epitaxialbereichs und die ersten und zweiten inneren Abstandshalter vertikal gegenüber dem Substrat versetzt ist, und der Stapel von zweiten nanostrukturierten Schichten in physischem Kontakt mit dem Substrat ist.
  15. Verfahren zum Herstellen einer Halbleitervorrichtung mit den folgenden Schritten: Herstellen eines Stapels von ersten nanostrukturierten Schichten mit ersten und zweiten nanostrukturierten Bereichen auf einem Substrat; Aufwachsen von ersten und zweiten Epitaxialbereichen um jeden der ersten nanostrukturierten Bereiche; Herstellen einer Gate-all-around(GAA)-Struktur zwischen den ersten und den zweiten Epitaxialbereichen und um jeden der zweiten nanostrukturierten Bereiche; Herstellen von ersten und zweiten inneren Abstandshaltern entlang Seitenwänden von Gate-Teilbereichen der GAA-Struktur, wobei die Gate-Teilbereiche in den Stapel von nanostrukturierten Schichten eingebettet werden; und Herstellen einer Passivierungsschicht entlang Seitenwänden jedes der ersten und der zweiten nanostrukturierten Bereiche.
  16. Verfahren nach Anspruch 15, wobei das Herstellen der ersten und zweiten inneren Abstandshalter vor dem Aufwachsen der ersten und zweiten Epitaxialbereiche erfolgt.
  17. Verfahren nach Anspruch 15 oder 16, wobei das Herstellen der Passivierungsschicht vor dem Herstellen der ersten und zweiten inneren Abstandshalter erfolgt.
  18. Verfahren nach einem der Ansprüche 15 bis 17, wobei das Herstellen des Stapels von nanostrukturierten Schichten Folgendes umfasst: epitaxiales Aufwachsen von ersten und zweiten Halbleiterschichten mit unterschiedlichen Zusammensetzungen in einer wechselnden Konfiguration auf dem Substrat; und Ätzen der ersten und zweiten Halbleiterschichten, um erste und zweite nanostrukturierte Schichten herzustellen.
  19. Verfahren nach Anspruch 18, wobei das Herstellen der ersten und zweiten inneren Abstandshalter Folgendes umfasst: Ätzen eines ersten Bereichs der zweiten nanostrukturierten Schichten, um Öffnungen zwischen benachbarten ersten Bereichen der ersten nanostrukturierten Schichten zu erzeugen; Abscheiden einer Schicht aus dielektrischem Low-k-Material in den Öffnungen; und Rückätzen der Schicht aus dielektrischem Low-k-Material in den Öffnungen.
  20. Verfahren nach Anspruch 18 oder 19, wobei das Herstellen der GAA-Struktur Folgendes umfasst: Ätzen eines zweiten Bereichs der zweiten nanostrukturierten Schichten, um Öffnungen zwischen benachbarten zweiten Bereichen der ersten nanostrukturierten Schichten zu erzeugen; Abscheiden einer Schicht aus dielektrischem Gatematerial in den Öffnungen; und Abscheiden einer Schicht aus elektrisch leitfähigem Material auf der Schicht aus dielektrischem Gatematerial, um die Öffnungen zu füllen.
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