DE102021113387A1 - Epitaktische merkmale - Google Patents

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Feng-Ching Chu
Chung-Chi WEN
Chia-Pin Lin
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Die vorliegende Offenbarung stellt ein Halbleiterbauelement und ein Verfahren zum Bilden desselben bereit. Ein Halbleiter gemäß einer Ausführungsform der vorliegenden Offenbarung schließt eine Vielzahl von Kanalelementen, die über einem Substrat angeordnet sind, eine Vielzahl von inneren Abstandshaltermerkmalen, die die Vielzahl von Kanalelementen verschachteln, eine Gatestruktur, die sich um jedes der Vielzahl von Kanalelementen herum wickelt, und ein Source/Drain-Merkmal ein. Das Source-/Drain-Merkmal schließt eine erste epitaktische Schicht in Kontakt mit dem Substrat und der Vielzahl von Kanalelementen, und eine zweite epitaktische Schicht in Kontakt mit der ersten epitaktischen Schicht und der Vielzahl von inneren Abstandshaltermerkmalen ein. Die erste epitaktische Schicht und die zweite epitaktische Schicht schließen Siliziumgermanium ein. Ein Germaniumgehalt der zweiten epitaktischen Schicht ist größer als ein Germaniumgehalt der ersten epitaktischen Schicht.

Description

  • PRIORITÄTSDATEN
  • Die vorliegende Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/072,455 , eingereicht am 31. August 2020, mit dem Titel „Epitaxial Features“, deren Offenbarung hiermit durch Bezugnahme in ihrer Gesamtheit aufgenommen wird.
  • HINTERGRUND
  • Die Industrie der integrierten Halbleiterschaltungen (Integrated Circuit - IC) hat ein exponentielles Wachstum erfahren. Technische Fortschritte bei IC-Materialien und -Design haben Generationen von ICs hervorgebracht, wobei jede Generation kleinere und komplexere Schaltungen als die vorangehende Generation aufweist. Mit fortschreitender IC-Entwicklung hat sich die Funktionsdichte (d. h. die Anzahl von miteinander verbundenen Bauelementen pro Chipfläche) im Allgemeinen erhöht, während die Geometriegröße (d. h. die kleinste Komponente (oder Leitung), die unter Verwendung eines Fertigungsprozesses erzeugt werden kann) verringert hat. Dieser Verkleinerungsprozess bietet im Allgemeinen Vorteile durch Verbessern der Produktionseffizienz und Senken der zugehörigen Kosten. Diese Verkleinerung hat auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht.
  • Mit dem Fortschreiten von integrierten Schaltungs-(IC)-Technologien hin zu kleineren Technologieknoten wurden zum Beispiel Multigate-Metall-Oxid-Halbleiter-Feldeffekttransistoren (Multigate-MOSFETs oder Multigate-Bauelemente) eingeführt, um Gatesteuerung durch Steigern von Gate-Kanal-Kopplung, Verringern von Sperrstrom und Verringern von Kurzkanaleffekten (SCEs) zu verbessern. Ein Multigate-Bauelement bezieht sich im Allgemeinen auf ein Bauelement, die eine Gatestruktur oder einen Abschnitt davon aufweist, der über mehr als einer Seite eines Kanalbereichs angeordnet ist. Finnenähnliche Feldeffekttransistoren (FinFETs) und Transistoren mit Multi-Bridge-Kanal (MBC - multi-bridge-channel) sind Beispiele von Multigate-Bauelementen, die für Anwendungen mit hoher Leistungsfähigkeit und niedrigem Leckstrom populäre und vielversprechende Kandidaten wurden. Ein FinFET weist einen erhöhten Kanal auf, der von einem Gate auf mehr als einer Seite umwickelt ist (zum Beispiel wickelt sich das Gate um eine Oberseite und Seitenwände einer „Finne“ aus Halbleitermaterial, das sich von einem Substrat erstreckt). Ein MBC-Transistor weist eine Gatestruktur auf, die sich teilweise oder vollständig um einen Kanalbereich herum erstrecken kann, um Zugriff auf den Kanalbereich auf zwei oder mehr Seiten bereitzustellen. Weil seine Gatestruktur die Kanalbereiche umgibt, kann ein MBC-Transistor auch als ein Surrounding-Gate-Transistor (SGT) oder ein Transistor mit Gate-All-Around (GAA) bezeichnet werden.
  • Um Leistungsfähigkeit eines MBC-Transistors zu verbessern, wurden Anstrengungen unternommen, epitaktische Merkmale zu entwickeln, die Kanäle einfärben und verringerten Widerstand bereitstellen. Während herkömmliche epitaktische Merkmale im Allgemeinen für ihren beabsichtigten Zweck adäquat sind, sind sie nicht in allen Aspekten zufriedenstellend.
  • Figurenliste
  • Die vorliegende Offenbarung ist am besten anhand der folgenden detaillierten Beschreibung verständlich, wenn diese in Verbindung mit den beigefügten Figuren gelesen wird. Es wird betont, dass entsprechend der üblichen Branchenpraxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind und nur zur Veranschaulichung dienen. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert sein.
    • 1 veranschaulicht ein Flussdiagramm eines Verfahrens zum Bilden eines Halbleiterbauelements gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
    • 2-11, 12A-19A und 12B-19B veranschaulichen fragmentarische Querschnittsansichten eines Werkstücks während eines Fertigungsprozesses gemäß dem Verfahren von 1 gemäß einem oder mehreren Aspekten der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen bzw. Ausführungsbeispiele zum Implementieren unterschiedlicher Merkmale des bereitgestellten Gegenstands bereit. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend konkrete Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich lediglich Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen einschließen, in denen das erste und zweite Merkmal in direktem Kontakt gebildet werden, und auch Ausführungsformen einschließen, in denen zusätzliche Merkmale derart zwischen dem ersten und dem zweiten Merkmal gebildet werden können, dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt sind. Darüber hinaus kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder Buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Ausgestaltungen vor.
  • Räumlich relative Begriffe wie „unter“, „unterhalb“, „untere/r/s“, „oberhalb“, „obere/r/s“ und dergleichen hier zur Vereinfachung der Beschreibung können verwendet werden, um die Beziehung eines Elementes oder Merkmals zu einem anderen Element (anderen Elementen) oder Merkmal(en), wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren gezeigten Ausrichtung unterschiedliche Ausrichtungen des Bauelements im Gebrauch oder Betrieb umfassen. Der Gegenstand kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die vorliegend verwendeten räumlich relativen Beschreibungen können ebenso entsprechend interpretiert werden.
  • Wenn eine Zahl oder ein Zahlenbereich mit „etwa“, „circa“ und dergleichen beschrieben wird, soll der Begriff ferner Zahlen umfassen, die innerhalb eines angemessenen Bereichs unter Berücksichtigung von Schwankungen liegen, die bei der Herstellung inhärent entstehen, wie sie von der Durchschnittsfachperson verstanden werden. Zum Beispiel umfasst die Zahl oder der Zahlenbereich basierend auf bekannten Herstellungstoleranzen, die mit der Herstellung eines Merkmals verbunden sind, das eine Eigenschaft aufweist, die mit der Zahl verbunden ist, einen realistischen Bereich, der die beschriebene Zahl einschließt, beispielsweise innerhalb von ±10 % der beschriebenen Zahl. Zum Beispiel kann eine Materialschicht mit einer Dicke von „etwa 5 nm“ eine Abmessung im Bereich von 4,25 nm bis 5,75 nm umfassen, wobei der Durchschnittsfachperson bekannt ist, dass mit dem Abscheiden der Materialschicht verbundene Herstellungstoleranzen ±15 % betragen. Außerdem kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder Buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Ausgestaltungen vor.
  • Die vorliegende Offenbarung betrifft allgemein Multigate-Transistoren und Fertigungsverfahren und insbesondere mehrschichtige epitaktische Merkmale von MBC-Transistoren. Kanalbereiche eines MBC-Transistors können in Nanodrahtkanalelementen, stabförmigen Kanalelementen, Nanoblattkanalelementen, Nanostrukturkanalelementen, säulenförmigen Kanalelementen, pfostenförmigen Kanalelementen und/oder weiteren geeigneten Kanalkonfigurationen angeordnet sein. Abhängig von den Formen des Kanalelements können MBC-Transistoren auch als Nanodrahttransistoren oder als Nanoblatttransistoren bezeichnet werden. Trotz der Formen erstreckt sich jedes der Kanalelemente eines MBC-Transistors zwischen zwei Source/Drain-Merkmalen und sind damit gekoppelt. Ideale Source/Drain-Merkmale eines MBC-Transistors bringen Verspannung auf die Kanalelemente ein und stellen niedrigen Widerstand bereit. Während der Germaniumgehalt in dem Source-/Drain-Merkmal gesteigert werden kann, um die Verspannung auf den Kanalelementen zu verstärken, kann ein größerer Germaniumgehalt an der Grenzfläche zwischen dem Source-/Drain-Merkmal und den Kanalelementen zu mehr Defekten führen. Ähnlich kann, während eine Dotierungskonzentration in dem Source-/Drain-Merkmal gesteigert werden kann, um den Widerstand zu senken, eine größere Dotierstoffkonzentrationen zu mehr Defekten an der Grenzfläche zwischen dem Source-/Drain-Merkmal und den Kanalelementen führen. Die Defekte an der Grenzfläche können den Kontaktwiderstand steigern.
  • Die vorliegende Offenbarung stellt Ausführungsformen eines Halbleiterbauelements bereit, bei dem sein Source-/Drain-Merkmal eine erste epitaktische Schicht, um ein Kanalelement anzuschließen, und eine zweite epitaktische Schicht, die von dem Kanalelement beabstandet ist, einschließt. Die erste epitaktische Schicht dient als eine Übergangsschicht, um das Kanalelement anzuschließen und Grenzflächendefekte zu verringern. Die zweite epitaktische Schicht kann eine Dotierungskonzentration größer als die der ersten epitaktischen Schicht aufweisen, um Widerstand zu senken. Gleichzeitig kann die zweite epitaktische Schicht einen größeren Germaniumgehalt aufweisen, um die Verspannung auf dem Kanalelement zu verbessern. Um die Verspannung auf dem Kanalelement zu verbessern und den Widerstand zu senken, wird die erste epitaktische Schicht minimiert und die zweite epitaktische Schicht wird maximiert, vorausgesetzt, dass die erste epitaktische Schicht die freigelegten Kanalelementen komplett bedeckt. In einigen Ausführungsformen schließt die erste epitaktische Schicht einen Kanalseitenwandabschnitt und einen Substratabschnitt ein, und der Substratabschnitt wird zu einer Dicke gebildet, bei der der Substratabschnitt mit einem oder mehreren niedrigeren Kanalseitenwandabschnitten zusammenwächst. Jedes der Kanalelemente weist ein abgerundetes Seitenwandprofil auf und jeder der Kanalseitenwandabschnitte wickelt sich über die abgerundete Seitenwand.
  • Die verschiedenen Aspekte der vorliegenden Offenbarung werden nun mit Bezug auf die Figuren ausführlicher beschrieben. In dieser Hinsicht ist 1 ein Flussdiagramm, das ein Verfahren 100 zum Bilden eines Halbleiterbauelements aus einem Werkstück gemäß Ausführungsformen der vorliegenden Offenbarung veranschaulicht. Das Verfahren 100 ist lediglich ein Beispiel und soll die vorliegende Offenbarung nicht auf das beschränken, was in dem Verfahren 100 explizit veranschaulicht ist. Zusätzliche Schritte können vor, während und nach dem Verfahren 100 bereitgestellt werden, und einige beschriebene Schritte können für zusätzliche Ausführungsformen des Verfahrens ersetzt, eliminiert oder verschoben werden. Der Einfachheit halber werden hierin nicht alle Schritte detailliert beschrieben. Das Verfahren 100 wird nachstehend in Verbindung mit 2-11, 12A-19A und 12B-19B beschrieben, die fragmentarische Querschnittsansichten eines Werkstücks 200 bei verschiedenen Fertigungsstufen gemäß Ausführungsformen des Verfahrens 100 in 1 sind. Da das Werkstück 200 zu einem Halbleiterbauelement gefertigt werden soll, kann das Werkstück 200 hierin, wie der Kontext erfordert, als ein Halbleiterbauelement 200 bezeichnet werden. Zur Klarstellung sind die X-, Y- und Z-Richtung in 2-11, 12A-19A und 12B-19B senkrecht zueinander. Überall in der vorliegenden Offenbarung bezeichnen gleiche Bezugszeichen gleiche Merkmale, sofern nicht anderweitig ausgenommen.
  • Bezug nehmend auf 1 und 2 schließt das Verfahren 100 einen Block 102 ein, bei dem ein Stapel 204 aus alternierenden Halbleiterschichten über dem Werkstück 200 gebildet wird. Wie in 2 gezeigt, schließt das Werkstück 200 ein Substrat 202 ein. In einigen Ausführungsformen kann das Substrat 202 ein Halbleitersubstrat wie ein Substrat aus Silizium (Si) sein. Das Substrat 202 kann abhängig von den Designanforderungen auch verschiedene Dotierungskonfigurationen einschließen, wie in der Technik bekannt ist. In Ausführungsformen, in denen das Halbleiterbauelement vom p-Typ ist, kann ein Dotierungsprofil vom n-Typ (d. h. eine Wanne vom n-Typ oder n-Wanne) auf dem Substrat 202 gebildet werden. In einigen Implementierungen kann der Dotierstoff vom n-Typ zum Bilden der Wanne vom n-Typ Phosphor (P) oder Arsenid (As) einschließen. In Ausführungsformen, in denen das Halbleiterbauelement vom n-Typ ist, kann ein Dotierungsprofil vom p-Typ (d. h. eine Wanne vom p-Typ oder p-Wanne) auf dem Substrat 202 gebildet werden. In einigen Implementierungen kann der Dotierstoff vom n-Typ zum Bilden der Wanne vom p-Typ Bor (B) oder Gallium (Ga) einschließen. Die geeignete Dotierung kann Ionenimplantation von Dotierstoffen und/oder Diffusionsprozesse einschließen. Das Substrat 202 kann auch weitere Halbleiter einschließen, wie Germanium (Ge), Siliziumcarbid (SiC), Siliziumgermanium (SiGe) oder Diamant. Alternativ kann das Substrat 202 einen Verbindungshalbleiter und/oder einen Legierungshalbleiter einschließen. Ferner kann das Substrat 202 optional eine epitaktische Schicht (Epi-Schicht) einschließen, kann zur Leistungsverstärkung verspannt werden, kann eine Struktur mit Siliziumauf-Isolator (SOI) oder eine Struktur mit Germanium-auf-Isolator (GeOI) einschließen und/oder kann weitere geeignete Verstärkungsmerkmale aufweisen.
  • In einigen Ausführungsformen schließt der Stapel 204 Opferschichten 206 aus einer ersten Halbleiterzusammensetzung ein, die mit Kanalschichten 208 aus einer zweiten Halbleiterzusammensetzung verschachtelt sind. Die erste und die zweite Halbleiterzusammensetzung können unterschiedlich sein. In einigen Ausführungsformen schließt die Opferschicht 206 Siliziumgermanium (SiGe) ein, und die Kanalschichten 208 schließen Silizium (Si) ein. Es sei angemerkt, dass, wie in 2 veranschaulicht, drei (3) Schichten der Opferschichten 206 und drei (3) Schichten der Kanalschichten 208 abwechselnd angeordnet sind, was ausschließlich veranschaulichenden Zwecken dient und nicht dazu bestimmt ist, über das, was spezifisch in den Ansprüchen rezitiert ist, hinaus einschränkend zu sein. Es ist zu verstehen, dass eine beliebige Anzahl von epitaktischen Schichten in dem Stapel 204 gebildet werden kann. Die Anzahl der Schichten hängt von der gewünschten Anzahl von Kanalelementen für das Halbleiterbauelement 200 ab. In einigen Ausführungsformen liegt die Anzahl von Kanalschichten 208 zwischen 2 und 10.
  • In einigen Ausführungsformen können alle Opferschichten 206 eine im Wesentlichen gleichmäßige erste Dicke zwischen etwa 9 nm und etwa 10 nm aufweisen, und alle der Kanalschichten 208 können eine im Wesentlichen gleichmäßige zweite Dicke zwischen etwa 6 nm und etwa 8 nm aufweisen. Die erste Dicke und die zweite Dicke können identisch sein oder sich unterscheiden. Wie nachstehend ausführlicher beschrieben, können die Kanalschichten 208 oder Teile davon als Kanalelement(e) für ein anschließend gebildetes Multigate-Bauelement dienen, und die Dicke von jeder der Kanalschichten 208 wird auf der Grundlage von Überlegungen der Bauelementleistung gewählt. Die Opferschichten 206 in Kanalbereich(en) können schließlich entfernt werden und dazu dienen, einen vertikalen Abstand zwischen angrenzenden Kanalbereich(en) für ein anschließend gebildetes Multigate-Bauelement zu definieren, und die Dicke von jeder der Opferschichten 206 wird auf der Grundlage von Überlegungen der Bauelementleistung gewählt.
  • Die Schichten in dem Stapel 204 können unter Verwendung eines Prozesses zur Molekularstrahlepitaxie (MBE - molecular beam epitaxy), eines Prozesses zur Gasphasenabscheidung (VPE - vapor phase deposition) und/oder weiterer geeigneter epitaktischer Aufwachsprozesse abgeschieden werden. Wie vorstehend angegeben, schließen die Opferschichten 206 in mindestens einigen Beispielen eine epitaktisch aufgewachsene Schicht aus Siliziumgermanium (SiGe) ein und die Kanalschichten 208 schließen eine epitaktisch aufgewachsene Schicht aus Silizium (Si) ein. In einigen Ausführungsformen sind die Opferschichten 206 und die Kanalschichten 208 im Wesentlichen frei von Dotierstoffen (d. h. weisen eine extrinsische Dotierstoffkonzentration von etwa 0 cm-3 bis etwa 1 × 1017 cm-3 auf), wobei zum Beispiel während des epitaktischen Aufwachsprozesses des Stapels 204 keine absichtliche Dotierung durchgeführt wird.
  • Noch immer Bezug nehmend auf 1, 2 und 3 schließt das Verfahren 100 einen Block 104 ein, bei dem eine finnenförmige Struktur 212 aus dem Stapel 204 und dem Substrat 202 gebildet wird. Um den Stapel 204 zu strukturieren, kann eine (in 2 gezeigte) Hartmaskenschicht 210 über dem Stapel 204 abgeschieden werden, um eine Ätzmaske zu bilden. Die Hartmaskenschicht 210 kann eine Einzelschicht oder eine Mehrfachschicht sein. Die Hartmaskenschicht 210 kann zum Beispiel eine Pad-Oxidschicht und eine Pad-Nitridschicht über der Pad-Oxidschicht einschließen. Eine finnenförmige Struktur 212 kann unter Verwendung eines Lithografieprozesses und eines Ätzprozesses aus dem Stapel 204 und dem Substrat 202 strukturiert werden. Der Lithografieprozess kann Fotolackbeschichten (z. B. Aufschleuderbeschichten), Weichbrennen, Maskenausrichten, Belichten, Brennen nach dem Belichten, Fotolackentwickeln, Abspülen, Trocknen (z. B. Spin-Trocknen und/oder Hartbrennen), weitere geeignete Lithografietechniken und/oder Kombinationen davon einschließen. In einigen Ausführungsformen kann der Ätzprozess Trockenätzen (z.B. RIE-Ätzen), Nassätzen und/oder weitere Ätzverfahren einschließen. Wie in 3 gezeigt, bildet der Ätzprozess bei Block 104 Gräben, die sich durch den Stapel 204 und einen Abschnitt des Substrats 202 erstrecken. Die Gräben definieren die finnenförmigen Strukturen 212. In einigen Ausführungsformen können Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse verwendet werden, um finnenförmige Strukturen zu definieren, die zum Beispiel Abstände aufweisen, die kleiner sind als was anderweitig unter Verwendung eines einzigen, direkten Fotolithografieprozesses erhältlich ist. Zum Beispiel wird in einer Ausführungsform eine Materialschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandshalter werden unter Verwendung eines selbstausrichtenden Prozesses neben der strukturierten Materialschicht gebildet. Dann wird die Materialschicht entfernt, und die verbleibenden Abstandshalter oder Dorne können anschließend verwendet werden, um die finnenförmige Struktur 212 durch Ätzen des Stapels 204 zu strukturieren. Wie in 3 gezeigt erstreckt sich die finnenförmige Struktur 212, zusammen mit den Opferschichten 206 und den Kanalschichten 208 darin, vertikal entlang der Z-Richtung und längsweise entlang der X-Richtung.
  • Ein Isolationsmerkmal 214 wird an die finnenförmigen Struktur 212 angrenzend gebildet. In einigen Ausführungsformen kann das Isolationsmerkmal 214 in den Gräben gebildet werden, um die finnenförmigen Strukturen 212 von einem benachbarten aktiven Bereich zu isolieren. Das Isolationsmerkmal 214 kann auch als ein Merkmal mit flacher Grabenisolation (STI - shallow trench isolation) 214 bezeichnet werden. Zum Beispiel wird in einigen Ausführungsformen eine dielektrische Schicht zuerst über dem Substrat 202 abgeschieden, wobei die Gräben mit der dielektrischen Schicht gefüllt werden. In einigen Ausführungsformen kann die dielektrische Schicht Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, mit Fluor dotiertes Silikatglas (FSG), ein Dielektrikum mit niedrigem k-Wert, Kombinationen davon und/oder weitere geeignete Materialien einschließen. In verschiedenen Beispielen kann die dielektrische Schicht durch einen CVD-Prozess, einen Prozess zur subatmosphärischen CVD (SACVD), einen fließfähigen CVD-Prozess, einen Aufschleuderbeschichtungsprozess und/oder weiteren geeigneten Prozess abgeschieden werden. Das abgeschiedene dielektrische Material wird dann gedünnt und planarisiert, zum Beispiel durch einen Prozess zum chemisch-mechanischen Polieren (CMP). Die planarisierte dielektrische Schicht wird ferner durch einen Trockenätzprozess, einen Nassätzprozess und/oder eine Kombination davon vertieft oder zurückgezogen, um das STI-Merkmal 214 zu bilden. Nach dem Vertiefen erhebt sich die finnenförmige Struktur 212 oberhalb des STI-Merkmals 214.
  • Bezug nehmend auf 1, 4 und 5 schließt das Verfahren 100 einen Block 106 ein, bei dem ein Dummy-Gate-Stapel 220 über einem Kanalbereich 212C der finnenförmigen Struktur 212 gebildet wird. In einigen Ausführungsformen wird ein Gate-Ersetzungsprozess (oder Gate-Last-Prozess) eingesetzt, bei dem der Dummy-Gate-Stapel 220 (gezeigt in 4 und 5) als ein Platzhalter dient, um verschiedene Prozesse zu durchlaufen, und durch die funktionelle Gatestruktur entfernt und ersetzt wird. Weitere Prozesse und Konfiguration sind möglich. In einigen in 5 veranschaulichten Ausführungsformen wird der Dummy-Gate-Stapel 220 über der finnenförmigen Struktur 212 gebildet und die finnenförmige Struktur 212 kann in Kanalbereiche 212C, die unter den Dummy-Gate-Stapeln 220 liegen, und Source-/Drain-Bereiche 212SD, die nicht unter den Dummy-Gate-Stapeln 220 liegen, unterteilt werden. Die Kanalbereiche 212C sind an die Source-/Drain-Bereiche 212SD angrenzend. Wie in 5 gezeigt, ist der Kanalbereich 212C zwischen zwei Source-/Drain-Bereichen 212SD entlang der X-Richtung angeordnet.
  • Die Bildung des Dummy-Gate-Stapels 220 kann Abscheidung von Schichten in dem Dummy-Gate-Stapel 220 und Strukturieren dieser Schichten einschließen. Bezug nehmend auf 4, können eine dielektrische Dummy-Schicht 216, eine Dummy-Elektrodenschicht 218 und eine Gate-Top-Hartmaskenschicht 222 flächendeckend über dem Werkstück 200 abgeschieden werden. In einigen Ausführungsformen kann die dielektrische Dummy-Schicht 216 auf der finnenförmigen Struktur 212 unter Verwendung eines Prozesses zur chemischen Gasphasenabscheidung (CVD), eines ALD-Prozesses, eines Sauerstoffplasmaoxidationsprozesses oder weiterer geeigneter Prozesse gebildet werden. In einigen Fällen kann die dielektrische Dummy-Schicht 216 Siliziumoxid einschließen. Danach kann die Dummy-Elektrodenschicht 218 über der dielektrischen Dummy-Schicht 216 unter Verwendung eines CVD-Prozesses, eines ALD-Prozesses oder weiterer geeigneter Prozesse abgeschieden werden. In einigen Fällen kann die Dummy-Elektrodenschicht 218 Polysilizium einschließen. Zu Strukturierungszwecken kann eine Gate-Top-Hartmaskenschicht 222 auf der Dummy-Elektrodenschicht 218 unter Verwendung eines CVD-Prozesses, eines ALD-Prozesses oder weiterer geeigneter Prozesse abgeschieden werden. Anschließend können die Gate-Top-Hartmaskenschicht 222, die Dummy-Elektrodenschicht 218 und die dielektrische Dummy-Schicht 216 strukturiert werden, um den Dummy-Gate-Stapel 220 zu bilden, wie in 5 gezeigt. Zum Beispiel kann der Strukturierungsprozess einen Lithografieprozess (z. B. Fotolithografie oder Elektronenstrahllithografie) einschließen, der ferner Fotolackbeschichten (z. B. Aufschleuderbeschichten), Weichbrennen, Maskenausrichten, Belichten, Brennen nach dem Belichten, Fotolackentwickeln, Abspülen, Trocknen (z. B. Spin-Trocknen und/oder Hartbrennen), weitere geeignete Lithografietechniken und/oder Kombinationen davon einschließen kann. In einigen Ausführungsformen kann der Ätzprozess Trockenätzen (z. B. RIE-Ätzen), Nassätzen und/oder weitere Ätzverfahren einschließen. In einigen Ausführungsformen kann die Gate-Top-Hartmaskenschicht 222 eine Siliziumoxidschicht 223 und eine Siliziumnitridschicht 224 über der Siliziumoxidschicht 223 einschließen. Wie in 5 gezeigt, ist über den Source-/Drain-Bereichen 212SD der finnenförmigen Struktur 212 kein Dummy-Gate-Stapel 220 angeordnet.
  • Bezug nehmend auf 1 und 6 schließt das Verfahren 100 einen Block 108 ein, bei dem eine Gate-Abstandshalterschicht 226 über dem Dummy-Gate-Stapel 220 abgeschieden wird. In einigen Ausführungsformen wird eine Gate-Abstandshalterschicht 226 über dem Werkstück 200, einschließlich über oberen Flächen und Seitenwänden des Dummy-Gate-Stapels 220, konform abgeschieden. Der Ausdruck „konform“ kann hierin verwendet werden, um die Beschreibung einer Schicht zu vereinfachen, die über verschiedenen Bereichen im Wesentlichen gleichmäßige Dicke aufweist. Die Gate-Abstandsschicht 226 kann eine Einzelschicht oder eine Mehrfachschicht sein. Die mindestens eine Schicht in der Gate-Abstandshalterschicht 226 kann Siliziumcarbonitrid, Siliziumoxicarbid, Siliziumoxicarbonitrid oder Siliziumnitrid einschließen. Die Gate-Abstandshalterschicht 226 kann unter Verwendung von Prozessen wie einem CVD-Prozess, einem subatmosphärischen CVD(SACVD)-Prozess, einem ALD-Prozess oder weiterem geeigneten Prozess über dem Dummy-Gate-Stapel 220 abgeschieden werden. In einer Ausführungsform schließt die Gate-Abstandshalterschicht 226 eine erste Schicht, eine zweite Schicht, die über der ersten Schicht angeordnet ist, und eine dritte Schicht, die über der zweiten Schicht angeordnet ist, ein. Die erste Schicht und die zweite Schicht schließen Siliziumoxinitrid ein und die dritte Schicht schließt Siliziumnitrid ein.
  • Bezug nehmend auf 1 und 7 schließt das Verfahren 100 einen Block 110 ein, bei dem ein Source-/Drain-Bereich 212SD der finnenförmigen Struktur 212 vertieft wird, um einen Source-/Drain-Graben 228 zu bilden. In einigen Ausführungsformen werden die Source-/Drain-Bereiche 212SD, die nicht von dem Dummy-Gate-Stapel 220 und der Gate-Abstandshalterschicht 226 bedeckt sind, durch eine Trockenätzung oder einen geeigneten Ätzprozess geätzt, um die Source-/Drain-Gräben 228 zu bilden. Zum Beispiel kann der Trockenätzprozess ein sauerstoffhaltiges Gas, ein fluorhaltiges Gas (z. B. CF4, SF6, CH2F2, CHF3 und/oder C2F6), ein chlorhaltiges Gas (z. B. Cl2, CHCl3, CCl4 und/oder BCl3), ein bromhaltiges Gas (z. B. HBr und/oder CHBR3), ein iodhaltiges Gas, weitere geeignete Gase und/oder Plasmen und/oder Kombinationen davon implementieren. In einigen in 7 dargestellten Ausführungsformen werden die Source-/Drain-Bereiche 212SD der finnenförmigen Struktur 212 vertieft, um Seitenwände der Opferschichten 206 und der Kanalschichten 208 freizulegen. In einigen Implementierungen erstrecken sich die Source-/Drain-Gräben 228 unter den Stapel 204 in das Substrat 202 hinein. 7 veranschaulicht eine Querschnittsansicht des Werkstücks 200, betrachtet entlang der Y-Richtung an dem Source-/Drain-Bereich 212SD. Wie in 7 gezeigt, werden bei Block 110 die Opferschichten 206 und Kanalschichten 208 in dem Source-/Drain-Bereich 212SD entfernt, wobei das Substrat 202 freigelegt wird.
  • Bezug nehmend auf 1, 8, 9 und 10 schließt das Verfahren 100 einen Block 112 ein, bei dem innere Abstandshaltermerkmale 234 gebildet werden. Während nicht explizit gezeigt, kann Vorgang bei Block 112 selektive und teilweise Entfernung der Opferschichten 206, um innere Abstandshaltervertiefungen 230 zu bilden, Abscheidung von innerem Abstandshaltermaterial 232 über dem Werkstück 200 und Rückätzung des inneren Abstandshaltermaterials 232 einschließen, um innere Abstandshaltermerkmale 234 in den inneren Abstandshaltervertiefungen 230 zu bilden. Die Opferschichten 206, die in den Source/Drain-Gräben 228 (gezeigt in 8) freigelegt wurden, werden selektiv und teilweise vertieft, um innere Abstandshaltervertiefungen 230 zu bilden, während die Gate-Abstandshalterschicht 226, der freigelegte Abschnitt des Substrats 202 und die Kanalschichten 208 im Wesentlichen nicht geätzt werden. In einer Ausführungsform, in der die Kanalschichten 208 im Wesentlichen aus Silizium (Si) bestehen und die Opferschichten 206 im Wesentlichen aus Siliziumgermanium (SiGe) bestehen, kann die selektive Vertiefung der Opferschichten 206 unter Verwendung eines selektiven Nassätzprozesses oder eines selektiven Trockenätzprozesses durchgeführt werden. Die selektive und teilweise Vertiefung der Opferschichten 206 können einen SiGe-Oxidationsprozess, gefolgt von einer SiGe-Oxidentfernung, einschließen. In diesen Ausführungsformen kann der SiGe-Oxidationsprozess Verwendung von Ozon einschließen. In einigen weiteren Ausführungsformen kann der selektive Trockenätzprozess Verwendung eines oder mehrerer Ätzmittel auf Fluorbasis einschließen, wie Fluorgas oder Fluorkohlenwasserstoffe. Der selektive Nassätzprozess kann eine APM-Ätzung (z. B. eine Ammoniakhydroxid-Wasserstoffperoxid-Wasser-Mischung) einschließen.
  • Nachdem die inneren Abstandshaltervertiefungen 230 ausgebildet sind, wird das innere Abstandshaltermaterial 232 über das Werkstück 200, einschließlich über die inneren Abstandshaltervertiefungen 230, abgeschieden, wie in 9 gezeigt. Das innere Abstandshaltermaterial 232 kann Metalloxide, Siliziumoxid, Siliziumoxicarbonitrid, Siliziumnitrid, Siliziumoxinitrid, kohlenstoffreiches Siliziumcarbonitrid oder ein dielektrisches Material mit niedrigem k-Wert einschließen. Die Metalloxide können Aluminiumoxid, Zirconiumoxid, Tantaloxid, Yttriumoxid, Titanoxid, Lanthanoxid oder weiteres geeignetes Metalloxid einschließen. Während nicht explizit gezeigt kann das innere Abstandshaltermaterial 232 eine Einzelschicht oder eine Mehrfachschicht sein. In einigen Implementierungen kann das innere Abstandshaltermaterial 232 unter Verwendung von CVD, PECVD, SACVD, ALD oder weiterer geeigneter Verfahren abgeschieden werden. Das innere Abstandshaltermaterial 232 wird in die inneren Abstandshaltervertiefungen 230 sowie über den Seitenwänden der Kanalschichten 208, die in den Source/Drain-Gräben 228 freigelegt sind, abgeschieden. Bezug nehmend auf 10 wird das abgeschiedene innere Abstandshaltermaterial 232 anschließend rückgeätzt, um das innere Abstandshaltermaterial 232 von den Seitenwänden der Kanalschichten 208 zu entfernen, um die inneren Abstandshaltermerkmale 234 in den inneren Abstandshaltervertiefungen 230 zu bilden. Bei Block 112 kann das innere Abstandshaltermaterial 232 auch von den oberen Flächen und/oder Seitenwänden der Gate-Top-Hartmaskenschicht 222 und der Gate-Abstandshalterschicht 226 entfernt werden. In einigen Implementierungen können die bei Block 112 durchgeführten Rückätzvorgänge Verwendung von Fluorwasserstoff (HF), Fluorgas (F2), Wasserstoff (H2), Ammoniak (NH3), Stickstofftrifluorid (NF3) oder weiterem Ätzmittel auf Fluorbasis einschließen. Wie in 10 gezeigt, ist jedes der inneren Abstandshaltermerkmale 234 in direktem Kontakt mit den vertieften Opferschichten 206 und ist zwischen zwei benachbarten Kanalschichten 208 angeordnet. In einigen Fällen misst jedes der inneren Abstandshaltermerkmale 234 entlang der X-Richtung zwischen etwa 3 nm und etwa 5 nm. Wie in 10 gezeigt werden, während der selektive Ätzprozess und Rückätzprozess bei Block 112 selektiv gegenüber den Opferschichten 206 und dem inneren Abstandshaltermaterial 232 sind, die Kanalschichten 208 mäßig geätzt und weisen abgerundete Enden auf. In der abgebildeten Ausführungsform erstreckt sich der Source-/Drain-Graben 228 eine Tiefe D in das Substrat 202 hinein, und die Tiefe D liegt zwischen etwa 10 nm und etwa 12 nm.
  • Bezug nehmend auf 1 und 11 schließt das Verfahren 100 einen Block 114 ein, bei dem ein Reinigungsprozess 300 durchgeführt wird. Der Reinigungsprozess 300 kann eine Trockenreinigung, eine Passreinigung oder eine Kombination davon einschließen. In einigen Beispielen kann das Nassreinigen Verwendung von Standardreinigung 1 (RCA SC-1, eine Mischung aus deionisiertem Wasser (DI), Ammoniumhydroxid und Wasserstoffperoxid), Standardreinigung 2 (RCA SC-2, eine Mischung aus DI-Wasser, Chlorwasserstoffsäure und Wasserstoffperoxid), SPM (eine Schwefelperoxidmischung) und/oder Fluorwasserstoffsäure zur Entfernung von Oxid einschließen. Der Trockenreinigungsprozess kann Behandlung mit Helium (He) und Wasserstoff (H2) bei einer Temperatur zwischen etwa 250 °C und etwa 550 °C und unter einem Druck zwischen etwa 75 mTorr und etwa 155 mTorr einschließen. Die Wasserstoffbehandlung kann Silizium auf der Oberfläche zu Silan (SiH4) umwandeln, welches zur Entfernung herausgepumpt werden kann. In einigen Implementierungen ist der Reinigungsprozess eingerichtet, um einen Abschnitt der Kanalschichten selektiv zu entfernen oder zu trimmen, ohne die inneren Abstandshaltermerkmale 234 wesentlich zu entfernen. Bei Block 116 kann der Reinigungsprozess 300 Oberflächenoxide und Ablagerungen entfernen, um eine saubere Halbleiteroberfläche sicherzustellen, die Aufwachsen von hochqualitativen epitaktischen Schichten vereinfacht.
  • Bezug nehmend auf 1, 12A und 12B schließt das Verfahren 100 einen Block 116 ein, bei dem eine erste epitaktische Schicht 236 abgeschieden wird. In einigen in 12A dargestellten Implementierungen kann eine erste epitaktische Schicht 236 epitaktisch und selektiv aus den freigelegten Seitenwänden der Kanalschichten 208 und freigelegten Oberflächen des Substrats 202 gebildet werden, während Seitenwände der Opferschichten 206 von der inneren Abstandshaltermerkmalen 234 bedeckt bleiben. Geeignete epitaktische Prozesse für Block 116 schließen Gasphasenepitaxie (VPE), Ultrahochvakuum-CVD (UHV-CVD), Molekularstrahlepitaxie (MBE) und/oder weitere geeignete Prozesse ein. Der epitaktische Aufwachsprozess bei Block 116 kann gasförmige Vorläufer verwenden, die mit der Zusammensetzung des Substrats 202 sowie der Kanalschichten 208 interagieren. In einigen Ausführungsformen werden Parameter des epitaktischen Aufwachsprozesses bei Block 116 so ausgewählt, dass die erste epitaktische Schicht 236 nicht epitaktisch auf die inneren Abstandshaltermerkmale 234 abgeschieden wird. Gemäß der vorliegenden Offenbarung bleiben mindestens einige innere Abstandshaltermerkmale 234 bei Abschluss der Vorgänge bei Block 116 freigelegt. Das heißt, mindestens einige innere Abstandshaltermerkmale 234 sind nicht komplett von der ersten epitaktischen Schicht 236 bedeckt. In einigen Fällen schließt die erste epitaktische Schicht 236 Siliziumgermanium (SiGe) ein und ist mit einem Dotierstoff vom p-Typ, wie Bor (B), dotiert. In einigen Ausführungsformen schließt die erste epitaktische Schicht 236 einen Gehalt an Germanium (Ge) zwischen etwa 20 % und 30 % und einen Gehalt an Silizium (Si) zwischen etwa 80 % und etwa 70 % ein. Dieser Gehalt an Germanium (Ge) ist nicht unbedeutend. Wenn der Germaniumgehalt größer als etwa 30 % ist, kann die Gitterfehlanpassung zwischen Silizium und Germanium zu viele Defekte an der Grenzfläche zwischen der ersten epitaktischen Schicht 236 und den Kanalschichten 208 verursachen, was zu gesteigertem Widerstand oder zu Bauelementversagen führen kann. Wenn der Germaniumgehalt kleiner als etwa 20 % ist, können die Kanalschichten 208 nicht ausreichend verspannt sein, um die Lochbeweglichkeit zu verbessern. Eine Konzentration des Dotierstoffes vom p-Typ in der ersten epitaktischen Schicht 236 kann zwischen etwa 1 × 1020 Atomen/cm3 und etwa 4 × 1020 Atomen/cm3 liegen. Dieser Konzentrationsbereich des Dotierstoffes vom p-Typ ist ebenfalls nicht unbedeutend. Wenn die Dotierungskonzentration des Dotierstoffes vom p-Typ in der ersten epitaktischen Schicht 236 niedriger als etwa 1 × 1020 Atome/cm3 ist, kann der Widerstand in dem ersten äußeren epitaktischen Merkmal 236 zufriedenstellenden Treiberstrom (d. h. Durchlassstrom) verhindern. Wenn die Dotierstoffkonzentration des Dotierstoffes vom p-Typ in der ersten epitaktischen Schicht 236 größer als etwa 4 × 1020 Atome/cm3 ist, kann der Dotierstoff vom p-Typ in den Gitterzwischenräumen auch zu viel Defekt an der Grenzfläche zwischen der ersten epitaktischen Schicht 236 und den Kanalschichten 208 verursachen, was zu gesteigertem Widerstand führen kann.
  • In den in 12A veranschaulichten Ausführungsformen kann die erste epitaktische Schicht 236 einen ersten auf dem Substrat 202 angeordneten Substratabschnitt 236B und erste Kanalseitenwandabschnitte 236T in Kontakt mit den abgerundeten Enden der Kanalschichten 208 einschließen. Die ersten Kanalseitenwandabschnitte 236T wickeln sich über die abgerundeten Enden und weist eine gekrümmte Form auf. In diesen Ausführungsformen werden die ersten Kanalseitenwandabschnitte 236T zu einer Dicke derart gebildet, dass die abgerundeten Enden komplett bedeckt sind. In einigen Fällen weist jeder der ersten Kanalseitenwandabschnitte 236T eine Dicke entlang der X-Richtung zwischen etwa 4 nm und etwa 6 nm auf. Der erste Substratabschnitt 236B koalesziert nicht oder wächst nicht mit den ersten Kanalseitenwandabschnitten 236T zusammen. Als solches ist jedes der inneren Abstandshaltermerkmale 234 nicht komplett von der ersten epitaktischen Schicht 236 bedeckt. Das heißt, während die inneren Abstandshaltermerkmale 234 mit der ersten epitaktischen Schicht 236 in Kontakt kommen können, bleibt mindestens ein Abschnitt jedes der inneren Abstandshaltermerkmale 234 freigelegt. Der erste Substratabschnitt 236B weist, wie von einer Bodenfläche des Source/Drain-Grabens 228 gemessen, entlang der Z-Richtung eine erste Höhe (H1) auf. Die erste Höhe (H1) liegt zwischen etwa 12 nm und etwa 15 nm. Wie in 12A gezeigt, erhebt sich ein Abschnitt des ersten Substratabschnitts 236B oberhalb des Substrats 202, weil die erste Höhe (H1) größer die Tiefe D des Source/Drain-Grabens 228 in das Substrat 202 hinein ist.
  • Eine alternative Ausführungsform der ersten epitaktischen Schicht 236 ist in 12B veranschaulicht. Zur Klarheit und leichteren Bezugnahme kann die erste epitaktische Schicht 236 in der alternativen Ausführungsform als die alternative erste epitaktische Schicht 2360 bezeichnet werden. Wie in 12B gezeigt, kann die alternative erste epitaktische Schicht 2360 einen zweiten auf dem Substrat 202 angeordneten Substratabschnitt 2360B und zweite Kanalseitenwandabschnitte 2360T in Kontakt mit den abgerundeten Enden der Kanalschichten 208 einschließen. Die zweiten Kanalseitenwandabschnitte 2360T wickeln sich über die abgerundeten Enden und weist eine gekrümmte Form auf. In diesen Ausführungsformen verursachen, während die zweiten Kanalseitenwandabschnitte 2360T zu einer Dicke gebildet werden, um die abgerundeten Enden der Kanalschichten 208 komplett zu bedecken, die größere Fläche des freigelegten Substrats 202 schnelleres epitaktisches Aufwachsen des zweiten Substratabschnitts 2360B. Als ein Ergebnis wächst der zweite Substratabschnitt 2360B mit den zweiten Kanalseitenwandabschnitten 2360T zusammen, die mit der untersten Kanalschicht 208 in Kontakt sind. Wie in 12B veranschaulicht, ist der zweite Substratabschnitt 2360B nicht nur in Kontakt mit dem Substrat 202, sondern auch in Kontakt mit den abgerundeten Enden der untersten Kanalschicht 208. Durch Erstrecken zwischen das Substrat 202 und die unterste Kanalschicht 208 bedeckt der zweite Substratabschnitt 2360B auch die untersten inneren Abstandshaltermerkmale 234 komplett. Die untersten inneren Abstandshaltermerkmale 234 sind jene, die vertikal (entlang der Z-Richtung) zwischen der untersten Kanalschicht 208 und dem Substrat 202 beidseitig umgeben sind. Mit Ausnahme der untersten inneren Abstandshaltermerkmale 234 bedeckt die alternative erste epitaktische Schicht 2360 die weiteren inneren Abstandshaltermerkmale 234 nicht komplett. In einigen Fällen weist jeder der zweiten Kanalseitenwandabschnitte 2360T entlang der X-Richtung eine Dicke zwischen etwa 4 nm und etwa 6 nm auf. Der zweite Substratabschnitt 2360B weist, wie von einer Bodenfläche des Source/Drain-Grabens 228 gemessen, entlang der Z-Richtung eine zweite Höhe (H2) auf. Die zweite Höhe (H2) ist größer als die erste Höhe (H1) und liegt zwischen etwa 15 nm und etwa 20 nm. Wie in 12B gezeigt, erhebt sich ein Abschnitt des zweiten Substratabschnitts 2360B oberhalb des Substrats 202, weil die zweite Höhe (H2) größer als die Tiefe D des Source/Drain-Grabens 228 in das Substrat 202 hinein ist.
  • Bezug nehmend auf 1, 13A und 13B schließt das Verfahren 100 einen Block 118 ein, bei dem eine zweite epitaktische Schicht 238 über der ersten epitaktischen Schicht 236 in 13A oder der alternativen ersten epitaktischen Schicht 2360 in 13B abgeschieden wird. In einigen Ausführungsformen kann die zweite epitaktische Schicht 238 epitaktisch und selektiv aus der ersten epitaktischen Schicht 236 (oder der alternativen ersten epitaktischen Schicht 2360) gebildet werden. Geeignete epitaktische Prozesse für Block 118 schließen Gasphasenepitaxie (VPE), Ultrahochvakuum-CVD (UHV-CVD), Molekularstrahlepitaxie (MBE) und/oder weitere geeignete Prozesse ein. Der epitaktische Aufwachsprozess bei Block 118 kann gasförmige Vorläufer verwenden, die mit der Zusammensetzung der ersten epitaktischen Schicht 236 (oder der alternativen ersten epitaktischen Schicht 2360) interagieren. Der zweiten epitaktischen Schicht 238 wird erlaubt, die inneren Abstandshaltermerkmale 234 zu überwachsen und darüber zusammenzuwachsen, und die Source/Drain-Gräben 228 im Wesentlichen zu füllen. In einigen Ausführungsformen schließt die zweite epitaktische Schicht 238 Siliziumgermanium (SiGe) ein, das mit einem Dotierstoff vom p-Typ, wie Bor (B), dotiert ist. Die zweite epitaktische Schicht 238 dient als eine Schicht mit niedrigem Widerstand und schließt eine Dotierungskonzentration ein, die größer als die in der ersten epitaktischen Schicht 236 (oder der alternativen ersten epitaktischen Schicht 2360) ist. In einigen Fällen kann die Dotierungskonzentration in der zweiten epitaktischen Schicht 238 zwischen etwa 4 × 1020 Atomen/cm3 und etwa 2 × 1021 Atomen/cm3 liegen. Wenn die Dotierungskonzentration des Dotierstoffes vom p-Typ in der zweiten epitaktischen Schicht 238 niedriger als 6 × 1020 Atome/cm3 ist, kann die zweite epitaktische Schicht 238 nicht ausreichend leitfähig sein, um einen zufriedenstellenden Treiberstrom (d. h. Durchlassstrom) zu erzielen. Des Weiteren kann Löslichkeit des Dotierstoffes vom p-Typ in der zweiten epitaktischen Schicht 238 verhindern, dass die Dotierungskonzentration des Dotierstoffes vom p-Typ 2 × 1021 Atome/cm3 übersteigt. Die Dotierungskonzentration in der zweiten epitaktischen Schicht 238 ist durch die Löslichkeit von Bor (B) in der zweiten epitaktischen Schicht 238 begrenzt. Verglichen mit der ersten epitaktischen Schicht 236 (oder der alternativen ersten epitaktischen Schicht 2360) schließt die zweite epitaktische Schicht 238 einen größeren Germaniumgehalt ein, um die Verspannung auf den Kanalschichten 208 zu verstärken. In einigen Implementierungen schließt die zweite epitaktische Schicht 238 einen Germaniumgehalt zwischen etwa 50 % und etwa 60 % und einen Siliziumgehalt zwischen etwa 40 % und etwa 50 % ein. Gemäß der vorliegenden Offenbarung ist ein Volumen der zweiten epitaktischen Schicht 238 größer als ein Volumen der ersten epitaktischen Schicht 236 (oder der alternativen ersten epitaktischen Schicht 2360). Diesbezüglich ist die zweite epitaktische Schicht 238 dicker als die erste epitaktische Schicht 236 (oder die alternative erste epitaktische Schicht 2360). In einigen Ausführungsformen kann die zweite epitaktische Schicht 238 eine Dicke zwischen etwa 11 nm und etwa 15 nm, entlang der X-Richtung gemessen, aufweisen. In einigen in 13A und 13B dargestellten Ausführungsformen ist die zweite epitaktische Schicht 238 von den Kanalschichten 208 und dem Substrat 202 durch die erste epitaktische Schicht 236 (oder die alternative erste epitaktische Schicht 2360) getrennt oder beabstandet. Die zweite epitaktische Schicht 238 kann auch als ein zweites epitaktisches Merkmal bezeichnet werden. In den in 13B veranschaulichten alternativen Ausführungsformen ist die zweite epitaktische Schicht 238 von den untersten inneren Abstandshaltermerkmalen 234 beabstandet, weil die untersten inneren Abstandshaltermerkmale 234 von dem zweiten Substratabschnitt 2360B der alternativen ersten epitaktischen Schicht 2360 bedeckt sind. In 13B ist die zweite epitaktische Schicht 238 in Kontakt mit den weiteren inneren Abstandshaltermerkmalen 234.
  • Bezug nehmend auf 1, 14A und 14B kann das Verfahren 100 optional einen Block 120 einschließen, bei dem eine dritte epitaktische Schicht 240 auf der zweiten epitaktischen Schicht 238 abgeschieden wird. In einigen Ausführungsformen kann die dritte epitaktische Schicht 240 epitaktisch und selektiv aus der zweiten epitaktischen Schicht 238 gebildet werden. Geeignete epitaktische Prozesse für Block 120 schließen Gasphasenepitaxie (VPE), Ultrahochvakuum-CVD (UHV-CVD), Molekularstrahlepitaxie (MBE) und/oder weitere geeignete Prozesse ein. Der epitaktische Aufwachsprozess bei Block 120 kann gasförmige Vorläufer verwenden, die mit der Zusammensetzung der zweiten epitaktischen Schicht 238 interagieren. In einigen Ausführungsformen schließt die dritte epitaktische Schicht 240 Siliziumgermanium (SiGe) ein und ist mit einem Dotierstoff vom p-Typ, wie Bor (B), dotiert. Die dritte epitaktische Schicht 240 fungiert als eine Opferschicht, wenn eine Source-/Drain-Kontaktöffnung gebildet wird. Um besser als die Opferschicht dienen zu können, wird die dritte epitaktische Schicht 240 ätzbeständiger gemacht, indem sie einen Germaniumgehalt aufweist, der kleiner als der von der zweiten epitaktischen Schicht 238 oder sogar der von der ersten epitaktischen Schicht 236 (oder der alternativen ersten epitaktischen Schicht 2360) ist. In einigen Fällen weist die dritte epitaktische Schicht 240 einen Germaniumgehalt zwischen etwa 15 % und etwa 20 % und einen Siliziumgehalt zwischen etwa 80 % und etwa 85 % auf. Im gleichen Sinn, um Ätzbeständigkeit der dritten epitaktischen Schicht 240 zu steigern, ist eine Dotierstoffkonzentration in der dritten epitaktischen Schicht 240 kleiner als die von der zweiten epitaktischen Schicht 238. In einigen Fällen kann die Dotierungskonzentration in der dritten epitaktischen Schicht 240 zwischen etwa 2 × 1020 Atomen/cm3 und etwa 6 × 1020 Atomen/cm3 liegen. Entlang der Z-Richtung weist die dritte epitaktische Schicht 240 eine Dicke zwischen etwa 2 nm und etwa 3 nm auf. Bezug nehmend auf 14A und 14B können die erste epitaktische Schicht 236 (oder die alternative erste epitaktische Schicht 2360), die zweite epitaktische Schicht 238 und die dritte epitaktische Schicht 240 (wenn gebildet) in einem Source-/Drain-Bereich 212SD gemeinsam als ein Source-/Drain-Merkmal 242 bezeichnet werden.
  • Bezug nehmend auf 1, 15A und 15B schließt das Verfahren 100 einen Block 122 ein, bei dem das Werkstück 200 in einem Temperprozess 400 getempert wird. In einigen Implementierung kann der Temperprozess 400 einen Prozess zum schnellen thermischen Tempern (RTA), einen Laserspiketemperprozess, einen Flashtemperprozess oder einen Ofentemperprozess einschließen. Der Temperprozess 400 kann eine Spitzentempertemperatur zwischen etwa 900 °C und etwa 1000 °C einschließen. In diesen Implementierungen kann die Spitzentempertemperatur für eine Dauer gemessen in Sekunden oder Mikrosekunden beibehalten werden. Durch den Temperprozess 400 kann ein gewünschter elektronischer Beitrag des Dotierstoffes vom p-Typ in dem Halbleiterwirt, wie Siliziumgermanium (SiGe) oder Germanium (Ge), erhalten werden. Der Temperprozess 400 kann Leerstellen erzeugen, die Bewegung des Dotierstoffes vom p-Typ von Zwischengitterplätzen zu substitutionellen Gitterplätzen vereinfachen und Schäden oder Defekte in dem Gitter des Halbleiterwirts verringern.
  • Bezug nehmend auf 1, 16A bis 19A und 16B bis 19B schließt das Verfahren 100 einen Block 124 ein, bei dem weitere Prozesse durchgeführt werden. Solche weiteren Prozesse können zum Beispiel Abscheidung einer Kontaktätzstoppschicht (CESL) 244 über dem Werkstück 200 (in 16A und 16B gezeigt), Abscheidung einer Schicht Zwischenschichtdielektrikum (ILD - interlayer dielectric) 246 über der CESL 244 (in 16A und 16B gezeigt), Entfernung des Dummy-Gate-Stapels 220 (in 17A und 17B gezeigt), selektive Entfernung der Opferschichten 206 in dem Kanalbereich 212C, um die Kanalschichten 208 als Kanalelemente 2080 freizusetzen (in 18A und 18B gezeigt), und Bildung einer Gatestruktur 252 über dem Kanalbereich 212C (in 19A und 19B gezeigt) einschließen. Jetzt Bezug nehmend auf 16A und 16B wird vor dem Bilden der ILD-Schicht 246 die CESL 244 gebildet. In einigen Beispielen schließt die CESL 244 Siliziumnitrid, Siliziumoxinitrid und/oder weitere in der Technik bekannte Materialien ein. Die CESL 244 kann durch ALD, Prozess zur plasmaunterstützten chemischen Gasphasenabscheidung (PECVD) und/oder weitere geeignete Abscheidungsprozesse gebildet werden. Die ILD-Schicht 246 wird dann über der CESL 244 abgeschieden. In einigen Ausführungsformen schließt die ILD-Schicht 246 Materialien wie Tetraethylorthosilikat(TEOS)-Oxid, undotiertes Silikatglas oder dotiertes Siliziumoxid wie Borphosphorsilikatglas (BPSG), Quarzglas (FSG), Phosphorsilikatglas (PSG), bordotiertes Siliziumglas (BSG) und/oder weitere geeignete dielektrische Materialien ein. Die ILD-Schicht 246 kann durch einen PECVD-Prozess oder weitere geeignete Abscheidungstechnik abgeschieden werden. In einigen Ausführungsformen kann das Werkstück 200 nach der Bildung der ILD-Schicht 246 getempert werden, um Integrität der ILD-Schicht 246 zu verbessern. Wie in 16A gezeigt, kann die CESL 244 direkt auf oberen Flächen der dritten epitaktischen Schicht 240 angeordnet sein.
  • Immer noch Bezug nehmend auf 16A und 16B kann das Werkstück 200 nach der Abscheidung der CESL 244 und der ILD-Schicht 246 durch einen Planarisierungsprozess planarisiert werden, um den Dummy-Gate-Stapel 220 freizulegen. Der Planarisierungsprozess kann zum Beispiel einen Prozess zur chemisch-mechanischen Planarisierung (CMP) einschließen. Die Freilegung des Dummy-Gate-Stapels 220 erlaubt die Entfernung des Dummy-Gate-Stapels 220 und die Freisetzung der Kanalschichten 208, veranschaulicht in 17A und 17B. In einigen Ausführungsformen resultiert die Entfernung des Dummy-Gate-Stapels 220 in einem Gategraben 248 über den Kanalbereichen 212C. Die Entfernung des Dummy-Gate-Stapels 220 kann einen oder mehrere Ätzprozesse einschließen, die gegenüber dem Material des Dummy-Gate-Stapels 220 selektiv sind. Die Entfernung des Dummy-Gate-Stapels 220 kann zum Beispiel unter Verwendung einer selektiven Nassätzung, einer selektiven Trockenätzung oder einer Kombination davon durchgeführt werden, die gegenüber dem Dummy-Gate-Stapel 220 selektiv ist. Nach der Entfernung des Dummy-Gate-Stapels 220 werden Seitenwände der Kanalschichten 208 und der Opferschichten 206 in dem Kanalbereich 212C in dem Gategraben 248 freigelegt.
  • Bezug nehmend auf 17A, 17B, 18A und 18B kann das Verfahren 100 nach der Entfernung des Dummy-Gate-Stapels 220 Vorgänge zum selektiven Entfernen der Opferschichten 206 zwischen den Kanalschichten 208 in dem Kanalbereich 212C einschließen. Die selektive Entfernung der Opferschichten 206 setzt die Kanalschichten 208 in 17A und 17B frei, um die in 18A und 18B gezeigten Kanalelemente 2080 zu bilden. Die selektive Entfernung der Opferschichten 206 lässt auch Raum 250 zwischen Kanalelementen 2080 zurück. Die selektive Entfernung der Opferschichten 206 kann durch selektive Trockenätzung, selektive Nassätzung oder weitere selektive Ätzprozesse implementiert werden. Ein beispielhafter selektiver Trockenätzprozess kann Verwendung eines oder mehrerer Ätzmittel auf Fluorbasis, wie Fluorgas oder Fluorkohlenwasserstoffe, einschließen. Ein beispielhafter selektiver Nassätzprozess kann eine APM-Ätzung (z. B. eine Ammoniakhydroxid-Wasserstoffperoxid-Wasser-Mischung) einschließen.
  • Bezug nehmend auf 19A und 19B kann das Verfahren 100 weitere Vorgänge zum Bilden der Gatestruktur 252 einschließen, um sich um jedes der Kanalelemente 2080 herum zu wickeln. In einigen Ausführungsformen wird eine Gatestruktur 252 innerhalb des Gategrabens 248 und in den Raum 250 hinein gebildet, der durch die Entfernung der Opferschichten 206 zurückgelassen wurde. Diesbezüglich wickelt sich die Gatestruktur 252 um jedes der Kanalelemente 2080 herum. Die Gatestruktur 252 schließt eine dielektrische Gate-Schicht 254 und eine Gate-Elektrodenschicht 256 über der dielektrischen Gate-Schicht 254 ein. In einigen Ausführungsformen, während nicht explizit in den Figuren gezeigt, schließt die dielektrische Gate-Schicht 254 eine Grenzflächenschicht und eine dielektrische Gate-Schicht mit hohem k-Wert ein. Dielektrische Materialien mit hohem k-Wert, wie hierin verwendet und beschrieben, schließen dielektrische Materialien mit einer hohen dielektrischen Konstante, zum Beispiel größer als die von thermischem Siliziumoxid (~3,9) ein. Die Grenzflächenschicht kann ein dielektrisches Material wie Siliziumoxid, Hafniumsilikat oder Siliziumoxinitrid einschließen. Die Grenzflächenschicht kann durch chemische Oxidation, thermische Oxidation, Atomlagenabscheidung (ALD), chemische Gasphasenabscheidung (CVD) und/oder ein anderes geeignetes Verfahren gebildet werden. Die dielektrische Gate-Schicht mit hohem k-Wert kann Hafniumoxid einschließen. Alternativ kann die dielektrische Gate-Schicht mit hohem k-Wert weitere dielektrische Materialien mit hohem k-Wert, wie Titanoxid (TiO2), Hafniumzirconiumoxid (HfZrO), Tantaloxid (Ta2O5), Hafniumsiliziumoxid (HfSiO4), Zirconiumoxid (ZrO2), Zirconiumsiliziumoxid (ZrSiO2), Lanthanoxid (La2O3), Aluminiumoxid (Al2O3), Zirconiumoxid (ZrO), Yttriumoxid (Y2O3), SrTiO3 (STO), BaTiO3 (BTO), BaZrO, Hafniumlanthanoxid (HfLaO), Lanthansiliziumoxid (LaSiO), Aluminiumsiliziumoxid (AlSiO), Hafniumtantaloxid (HfTaO), Hafniumtitanoxid (HfTiO) oder (Ba,Sr)TiO3 (BST), Siliziumnitrid (SiN), Siliziumoxinitrid (SiON), Kombinationen davon oder weiteres geeignetes Material, einschließen. Die dielektrische Gate-Schicht mit hohem k-Wert kann durch ALD, physikalische Gasphasenabscheidung (PVD), CVD, Oxidation und/oder weitere geeignete Verfahren gebildet werden.
  • Die Gate-Elektrodenschicht 256 der Gatestruktur 252 kann eine Einzelschicht oder alternativ eine Mehrschichtstruktur, wie verschiedene Kombinationen einer Metallschicht mit einer ausgewählten Austrittsarbeit, um die Bauelementleistung zu verstärken (Austrittsarbeitsmetallschichten), eine Auskleidungsschicht, eine Benetzungsschicht, eine Haftschicht, eine Metalllegierung oder ein Metallsilizid einschließen. Beispielsweise kann die Gate-Elektrodenschicht 256 Titannitrid (TiN), Titanaluminium (TiAl), Titanaluminiumnitrid (TiAlN), Tantalnitrid (TaN), Tantalaluminium (TaAl), Tantalaluminiumnitrid (TaAlN), Tantalaluminiumcarbid (TaAlC), Tantalcarbonitrid (TaCN), Aluminium (Al), Wolfram (W), Nickel (Ni), Titan (Ti), Ruthenium (Ru), Kobalt (Co), Platin (Pt), Tantalcarbid (TaC), Tantalsiliziumnitrid (TaSiN), Kupfer (Cu), weitere feuerfeste Metalle oder weitere geeignete Metallmaterialien oder eine Kombination davon einschließen. In verschiedenen Ausführungsformen kann die Gate-Elektrodenschicht 256 durch ALD, PVD, CVD, Elektronenstrahlverdampfung oder weiteren geeigneten Prozess gebildet werden. In verschiedenen Ausführungsformen kann ein CMP-Prozess durchgeführt werden, um überschüssiges Metall zu entfernen, wodurch eine im Wesentlichen planare obere Fläche der Gatestruktur 252 bereitgestellt wird. Die Gatestruktur 252 schließt Abschnitte ein, die zwischen Kanalelementen 2080 in dem Kanalbereich 212C angeordnet sind.
  • Es wird auf 19A und 19B Bezug genommen. Nach Abschluss der Vorgänge von Block 124 ist ein Transistor 260 im Wesentlichen ausgebildet. Der Transistor 260 schließt Kanalelemente 2080 ein, die entlang der Z-Richtung vertikal gestapelt sind. Jedes der Kanalelemente 2080 ist von der Gatestruktur 252 umwickelt. Die Kanalelemente 2080 erstrecken sich entlang der X-Richtung oder sind zwischen zwei Source/Drain-Merkmalen 242 beidseitig umgeben. Jedes der Source-/Drain-Merkmale 242 schließt die erste epitaktische Schicht 236 (oder die alternative erste epitaktische Schicht 2360, in 19B gezeigt) in Kontakt mit dem Substrat 202 und den Kanalelementen 2080, die zweite epitaktische Schicht 238 in Kontakt mit der ersten epitaktischen Schicht 236 und die dritte epitaktische Schicht 240 (wenn gebildet) ein. Die zweite epitaktische Schicht 238 ist von den Kanalelementen 2080 durch die erste epitaktische Schicht 236 (oder die alternative erste epitaktische Schicht 2360) beabstandet.
  • Eine oder mehrere Ausführungsformen der vorliegenden Offenbarung bieten viele Vorteile für Halbleiterbauelemente und deren Bildung, sie sollen jedoch nicht einschränkend sein. Zum Beispiel stellen Ausführungsformen der vorliegenden Offenbarung Transistor bereit, der einen vertikalen Stapel der Kanalelemente einschließt, die sich zwischen zwei Source-/Drain-Merkmalen erstrecken. Jedes der Source-/Drain-Merkmale schließt eine erste epitaktische Schicht, eine zweite epitaktische Schicht über der ersten epitaktischen Schicht und eine dritte epitaktische Schicht über der zweiten epitaktischen Schicht ein. Die erste epitaktische Schicht schließt an die Kanalelemente an und dient als eine Übergangsschicht zwischen den Kanalelementen und den zweiten epitaktischen Schichten. Das Volumen oder die Dicke der ersten epitaktische Schicht ist gerade genug, um die abgerundeten Enden der Kanalschichten zu bedecken. Durch Minimieren des Volumens oder der Dicke der ersten epitaktischen Schicht kann das Volumen oder die Dicke der zweiten epitaktischen Schicht maximiert werden. Verglichen mit der ersten epitaktischen Schicht weist die zweite epitaktische Schicht einen größeren Germaniumgehalt, um eine Belastung auf das Kanalelement auszuüben, und eine größere Dotierstoffkonzentration, um Widerstand zu verringern, auf. Die dritte epitaktische Schicht weist einen geringeren Germaniumgehalt als die zweite epitaktische Schicht auf, um als eine Opferschicht zu dienen, wenn eine Source-/Drain-Kontaktöffnung gebildet wird. Ausführungsformen der vorliegenden Offenbarung verringern parasitären Widerstand in den Source-/Drain-Merkmalen.
  • In einem beispielhaften Aspekt ist die vorliegende Offenbarung auf ein Halbleiterbauelement gerichtet. Das Halbleiterbauelement schließt eine Vielzahl von Kanalelementen, die über einem Substrat angeordnet sind, eine Vielzahl von inneren Abstandhaltermerkmalen, die die Vielzahl von Kanalelementen verschachteln, eine Gatestruktur, die sich um jedes der Vielzahl von Kanalelementen herum wickelt, und ein Source/Drain-Merkmal ein. Das Source-/Drain-Merkmal schließt eine erste epitaktische Schicht in Kontakt mit dem Substrat und der Vielzahl von Kanalelementen, und eine zweite epitaktische Schicht in Kontakt mit der ersten epitaktischen Schicht und der Vielzahl von inneren Abstandshaltermerkmalen ein. Die erste epitaktische Schicht und die zweite epitaktische Schicht umfassen Siliziumgermanium. Ein Germaniumgehalt der zweiten epitaktischen Schicht ist größer als ein Germaniumgehalt der ersten epitaktischen Schicht.
  • In einigen Ausführungsformen liegt der Germaniumgehalt der ersten epitaktischen Schicht zwischen etwa 20 % und etwa 30 % und der Germaniumgehalt der zweiten epitaktischen Schicht liegt zwischen etwa 50 % und etwa 60 %. In einigen Implementierungen sind die erste epitaktische Schicht und die zweite epitaktische Schicht mit Bor (B) dotiert, und eine Bordotierungskonzentration der zweiten epitaktischen Schicht ist größer als eine Bordotierungskonzentration der ersten epitaktischen Schicht. In einigen Fällen kann das Halbleiterbauelement ferner eine über der zweiten epitaktischen Schicht angeordnete dritte epitaktische Schicht einschließen. Die dritte epitaktische Schicht schließt Siliziumgermanium ein, und ein Germaniumgehalt der dritten epitaktischen Schicht ist kleiner als der Germaniumgehalt der zweiten epitaktischen Schicht. In einigen Ausführungsformen ist der Germaniumgehalt der dritten epitaktischen Schicht kleiner als der Germaniumgehalt der ersten epitaktischen Schicht. In einigen Fällen schließt die erste epitaktische Schicht einen Substratabschnitt in Kontakt mit dem Substrat ein und der Substratabschnitt bedeckt ein unterstes inneres Abstandshaltermerkmal der Vielzahl von inneren Abstandshaltermerkmalen komplett. In einigen Implementierungen schließt jedes der Vielzahl von Kanalelementen ein abgerundetes Ende ein. Der Substratabschnitt der ersten epitaktischen Schicht bedeckt das abgerundete Ende des untersten Kanalelements der Vielzahl von Kanalelementen komplett. In einigen Fällen ist die Vielzahl von inneren Abstandshaltermerkmalen, mit Ausnahme des untersten inneren Abstandshaltermerkmals, mit der zweiten epitaktischen Schicht in Kontakt.
  • In einem anderen beispielhaften Aspekt ist die vorliegende Offenbarung auf ein Halbleiterbauelement gerichtet. Das Halbleiterbauelement schließt eine Vielzahl von über einem Substrat angeordneten Siliziumkanalelementen, eine Vielzahl von dielektrischen inneren Abstandshaltermerkmalen, die die Vielzahl von Siliziumkanalelementen verschachteln, wobei jedes der Vielzahl von Siliziumkanalelementen ein abgerundetes Ende einschließt, eine Gatestruktur, die sich um jedes der Vielzahl von Siliziumkanalelementen herum wickelt, und ein Source-/Drain-Merkmal ein. Die Source-/Drain-Merkmale schließen eine erste epitaktische Schicht in Kontakt mit dem Substrat und den abgerundeten Enden der Vielzahl von Siliziumkanalelementen und eine zweite epitaktische Schicht in Kontakt mit der ersten epitaktischen Schicht und der Vielzahl von dielektrischen Abstandshaltermerkmalen ein. Die erste epitaktische Schicht und die zweite epitaktische Schicht schließen Siliziumgermanium ein. Ein Germaniumgehalt der ersten epitaktischen Schicht liegt zwischen etwa 20 % und etwa 30 % und ein Germaniumgehalt der zweiten epitaktischen Schicht liegt zwischen etwa 50 % und etwa 60 %.
  • In einigen Ausführungsformen sind die erste epitaktische Schicht und die zweite epitaktische Schicht mit Bor (B) dotiert, und eine Bordotierungskonzentration der zweiten epitaktischen Schicht ist größer als eine Bordotierungskonzentration der ersten epitaktischen Schicht. In einigen Ausführungsformen kann das Halbleiterbauelement ferner eine über der zweiten epitaktischen Schicht angeordnete dritte epitaktische Schicht einschließen. Die dritte epitaktische Schicht schließt Siliziumgermanium ein, und ein Germaniumgehalt der dritten epitaktischen Schicht liegt zwischen etwa 15 % und etwa 20 %. In einigen Fällen schließt die erste epitaktische Schicht einen Substratabschnitt in Kontakt mit dem Substrat und einen Kanalseitenwandabschnitt in Kontakt mit der Vielzahl von Siliziumkanalelementen ein, und der Substratabschnitt bedeckt ein unterstes dielektrisches inneres Abstandshaltermerkmal der Vielzahl von dielektrischen inneren Abstandshaltermerkmalen komplett. In einigen Implementierungen wickelt sich der Kanalseitenwandabschnitt der ersten epitaktischen Schicht über die abgerundeten Enden der Vielzahl von Siliziumkanalelementen. In einigen Ausführungsformen schließt der Kanalseitenwandabschnitt der ersten epitaktischen Schicht eine gekrümmte Form ein. In einigen Fällen ist die Vielzahl von dielektrischen inneren Abstandshaltermerkmalen, mit Ausnahme des untersten dielektrischen inneren Abstandshaltermerkmals, mit der zweiten epitaktischen Schicht in Kontakt.
  • In noch einem anderen beispielhaften Aspekt ist die vorliegende Offenbarung auf ein Verfahren gerichtet. Das Verfahren schließt Bilden eines Stapels über einem Substrat, wobei der Stapel eine Vielzahl von Siliziumschichten, die mit einer Vielzahl von Siliziumgermaniumschichten verschachtelt sind, einschließt, Bilden einer finnenförmigen Struktur aus dem Stapel und dem Substrat, wobei die finnenförmige Struktur einen Kanalbereich und einen Source-/Drain-Bereich umfasst, Bilden eines Dummy-Gate-Stapels über dem Kanalbereich der finnenförmigen Struktur, Abscheiden einer Gate-Abstandshalterschicht über dem Dummy-Gate-Stapel, Vertiefen des Source-/Drain-Bereichs, um einen Source-/Drain-Graben zu bilden, der Seitenwände der Vielzahl von Siliziumschichten und der Vielzahl von Siliziumgermaniumschichten freilegt, selektives und teilweises Vertiefen der Vielzahl von Siliziumgermaniumschichten, um eine Vielzahl von inneren Abstandshaltervertiefungen zu bilden, Bilden einer Vielzahl von inneren Abstandshaltermerkmalen in der Vielzahl von inneren Abstandshaltervertiefungen, Abscheiden einer ersten epitaktischen Schicht in dem Source-/Drain-Graben, wobei die erste epitaktische Schicht in Kontakt mit der Vielzahl von Siliziumschichten ist, Abscheiden einer zweiten epitaktischen Schicht über der ersten epitaktischen Schicht, wobei die zweite epitaktische Schicht in Kontakt mit der Vielzahl von inneren Abstandshaltermerkmalen und der ersten epitaktischen Schicht ist, Abscheiden einer dritten epitaktischen Schicht auf der zweiten epitaktischen Schicht nach dem Abscheiden der dritten epitaktischen Schicht, Entfernen des Dummy-Gate-Stapels, Freisetzen der Vielzahl von Siliziumschichten in dem Kanalbereich als eine Vielzahl von Kanalelementen, und Bilden einer Gatestruktur um jedes der Vielzahl von Kanalelementen herum ein. Die erste epitaktische Schicht und die zweite epitaktische Schicht schließen Siliziumgermanium ein und ein Germaniumgehalt der zweiten epitaktischen Schicht ist größer als ein Germaniumgehalt der ersten epitaktischen Schicht.
  • In einigen Ausführungsformen kann das Verfahren ferner Durchführen eines Reinigungsprozesses zum Trimmen der Vielzahl der Siliziumschichten nach dem Bilden der Vielzahl von inneren Abstandshaltermerkmalen und vor dem Abscheiden der ersten epitaktischen Schicht einschließen. In einigen Ausführungsformen liegt der Germaniumgehalt der ersten epitaktischen Schicht zwischen etwa 20 % und etwa 30 % und der Germaniumgehalt der zweiten epitaktischen Schicht liegt zwischen etwa 50 % und etwa 60 %. In einigen Implementierungen schließt die dritte epitaktische Schicht Siliziumgermanium ein, und ein Germaniumgehalt der dritten epitaktischen Schicht ist kleiner als der Germaniumgehalt der zweiten epitaktischen Schicht. In einigen Fällen schließt die erste epitaktische Schicht einen Substratabschnitt in Kontakt mit dem Substrat ein und der Substratabschnitt bedeckt ein unterstes inneres Abstandshaltermerkmal der Vielzahl von inneren Abstandshaltermerkmalen komplett.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, sodass der Durchschnittsfachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Durchschnittsfachmann sollte sich darüber im Klaren sein, dass er die vorliegende Offenbarung ohne Weiteres als Grundlage für das Entwerfen oder Abwandeln anderer Prozesse und Strukturen verwenden kann, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der vorliegend vorgestellten Ausführungsformen zu erzielen. Der Durchschnittsfachmann sollte auch erkennen, dass derartige äquivalente Konstruktionen nicht von dem Geist und Umfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hieran vornehmen kann, ohne von dem Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • US 63/072455 [0001]

Claims (20)

  1. Halbleiterbauelement, umfassend: eine Vielzahl von Kanalelementen, die über einem Substrat angeordnet sind; eine Vielzahl von inneren Abstandshaltermerkmalen, die die Vielzahl von Kanalelementen verschachteln; eine Gatestruktur, die sich um jedes der Vielzahl von Kanalelementen herum wickelt; und ein Source-/Drain-Merkmal, umfassend: eine erste epitaktische Schicht in Kontakt mit dem Substrat und der Vielzahl von Kanalelementen, und eine zweite epitaktische Schicht in Kontakt mit der ersten epitaktischen Schicht und der Vielzahl von inneren Abstandshaltermerkmalen, wobei die erste epitaktische Schicht und die zweite epitaktische Schicht Siliziumgermanium umfassen, wobei ein Germaniumgehalt der zweiten epitaktischen Schicht größer als ein Germaniumgehalt der ersten epitaktischen Schicht ist.
  2. Halbleiterbauelement nach Anspruch 1, wobei der Germaniumgehalt der ersten epitaktischen Schicht zwischen etwa 20 % und etwa 30 % liegt, wobei der Germaniumgehalt der zweiten epitaktischen Schicht zwischen etwa 50 % und etwa 60 % liegt.
  3. Halbleiterbauelement nach Anspruch 1 oder 2, wobei die erste epitaktische Schicht und die zweite epitaktische Schicht mit Bor (B) dotiert sind, wobei eine Bordotierungskonzentration der zweiten epitaktischen Schicht größer als eine Bordotierungskonzentration der ersten epitaktischen Schicht ist.
  4. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, ferner umfassend: eine dritte epitaktische Schicht, die über der zweiten epitaxialen Schicht angeordnet ist, wobei die dritte epitaktische Schicht Siliziumgermanium umfasst, wobei ein Germaniumgehalt der dritten epitaktischen Schicht kleiner als der Germaniumgehalt der zweiten epitaktischen Schicht ist.
  5. Halbleiterbauelement nach Anspruch 4, wobei ein Germaniumgehalt der dritten epitaktischen Schicht kleiner als der Germaniumgehalt der ersten epitaktischen Schicht ist.
  6. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die erste epitaktische Schicht einen Substratabschnitt in Kontakt mit dem Substrat umfasst, wobei der Substratabschnitt ein unterstes inneres Abstandshaltermerkmal der Vielzahl von inneren Abstandshaltermerkmalen komplett bedeckt.
  7. Halbleiterbauelement nach Anspruch 6, wobei jedes der Vielzahl von Kanalelementen ein abgerundetes Ende einschließt, wobei der Substratabschnitt der ersten epitaktischen Schicht das abgerundete Ende eines untersten Kanalelements der Vielzahl von Kanalelementen komplett bedeckt.
  8. Halbleiterbauelement nach Anspruch 6 oder 7, wobei, mit Ausnahme des untersten inneren Abstandshaltermerkmals, die Vielzahl von inneren Abstandshaltermerkmalen in Kontakt mit der zweiten epitaktischen Schicht ist.
  9. Halbleiterbauelement, umfassend: eine Vielzahl von Siliziumkanalelementen, die über einem Substrat angeordnet sind; eine Vielzahl von dielektrischen inneren Abstandshaltermerkmalen, die die Vielzahl von Siliziumkanalelementen verschachteln, wobei jedes der Vielzahl von Siliziumkanalelementen ein abgerundetes Ende einschließt; eine Gatestruktur, die sich um jedes der Vielzahl von Siliziumkanalelementen herum wickelt; und ein Source-/Drain-Merkmal, umfassend: eine erste epitaktische Schicht in Kontakt mit dem Substrat und den abgerundeten Enden der Vielzahl von Siliziumkanalelementen und eine zweite epitaktische Schicht in Kontakt mit der ersten epitaktischen Schicht und der Vielzahl von dielektrischen inneren Abstandshaltermerkmalen, wobei die erste epitaktische Schicht und die zweite epitaktische Schicht Siliziumgermanium umfassen, wobei ein Germaniumgehalt der ersten epitaktischen Schicht zwischen etwa 20 % und etwa 30 % liegt, wobei ein Germaniumgehalt der zweiten epitaktischen Schicht zwischen etwa 50 % und etwa 60 % liegt.
  10. Halbleiterbauelement nach Anspruch 9, wobei die erste epitaktische Schicht und die zweite epitaktische Schicht mit Bor (B) dotiert sind, wobei eine Bordotierungskonzentration der zweiten epitaktischen Schicht größer als eine Bordotierungskonzentration der ersten epitaktischen Schicht ist.
  11. Halbleiterbauelement nach Anspruch 9 oder 10, ferner umfassend: eine dritte epitaktische Schicht, die über der zweiten epitaxialen Schicht angeordnet ist, wobei die dritte epitaktische Schicht Siliziumgermanium umfasst, wobei ein Germaniumgehalt der dritten epitaktischen Schicht zwischen etwa 15 % und etwa 20 % liegt.
  12. Halbleiterbauelement nach einem der vorhergehenden Ansprüche 9 bis 11, wobei die erste epitaktische Schicht einen Substratabschnitt in Kontakt mit dem Substrat und einen Kanalseitenwandabschnitt in Kontakt mit der Vielzahl von Siliziumkanalelementen umfasst, wobei der Substratabschnitt ein unterstes dielektrisches inneres Abstandshaltermerkmal der Vielzahl von dielektrischen inneren Abstandshaltermerkmalen komplett bedeckt.
  13. Halbleiterbauelement nach Anspruch 12, wobei der Kanalseitenwandabschnitt der ersten epitaktischen Schicht sich über die abgerundeten Enden der Vielzahl von Siliziumkanalelementen wickelt.
  14. Halbleiterbauelement nach Anspruch 12 oder 13, wobei der Kanalseitenwandabschnitt der ersten epitaktischen Schicht eine gekrümmte Form umfasst.
  15. Halbleiterbauelement nach einem der vorhergehenden Ansprüche 12 bis 14, wobei, mit Ausnahme des untersten dielektrischen inneren Abstandshaltermerkmals, die Vielzahl von dielektrischen inneren Abstandshaltermerkmalen mit der zweiten epitaktischen Schicht in Kontakt ist.
  16. Verfahren, umfassend: Bilden eines Stapels über einem Substrat, wobei der Stapel eine Vielzahl von Siliziumschichten umfasst, die mit einer Vielzahl von Siliziumgermaniumschichten verschachtelt sind; Bilden einer finnenförmigen Struktur aus dem Stapel und dem Substrat, wobei die finnenförmige Struktur einen Kanalbereich und einen Source-/Drain-Bereich umfasst; Bilden eines Dummy-Gate-Stapels über dem Kanalbereich der finnenförmigen Struktur; Abscheiden einer Gate-Abstandshalterschicht über dem Dummy-Gate-Stapel; Vertiefen des Source-/Drain-Bereichs, um einen Source-/Drain-Graben zu bilden, der Seitenwände der Vielzahl von Siliziumschichten und der Vielzahl von Siliziumgermaniumschichten freilegt; selektives und teilweises Vertiefen der Vielzahl von Siliziumgermaniumschichten, um eine Vielzahl von inneren Abstandshaltervertiefungen zu bilden; Bilden einer Vielzahl von inneren Abstandshaltermerkmalen in der Vielzahl von inneren Abstandshaltervertiefungen, Abscheiden einer ersten epitaktischen Schicht in dem Source-/Drain-Graben, wobei die erste epitaktische Schicht mit der Vielzahl von Siliziumschichten in Kontakt ist; Abscheiden einer zweiten epitaktischen Schicht über der ersten epitaktischen Schicht, wobei die zweite epitaktische Schicht mit der Vielzahl von inneren Abstandshaltermerkmalen und der ersten epitaktischen Schicht in Kontakt ist; Abscheiden einer dritten epitaktischen Schicht auf der zweiten epitaktischen Schicht; Entfernen des Dummy-Gate-Stapels nach dem Abscheiden der dritten epitaktischen Schicht; Freisetzen der Vielzahl von Siliziumschichten in dem Kanalbereich als eine Vielzahl von Kanalelementen; und Bilden einer Gatestruktur um jedes der Vielzahl von Kanalelementen herum, wobei die erste epitaktische Schicht und die zweite epitaktische Schicht Siliziumgermanium umfassen, wobei ein Germaniumgehalt der zweiten epitaktischen Schicht größer als ein Germaniumgehalt der ersten epitaktischen Schicht ist.
  17. Verfahren nach Anspruch 16, ferner umfassend: Durchführen eines Reinigungsprozesses zum Trimmen der Vielzahl der Siliziumschichten nach dem Bilden der Vielzahl von inneren Abstandshaltermerkmalen und vor dem Abscheiden der ersten epitaktischen Schicht.
  18. Verfahren nach Anspruch 16 oder 17, wobei der Germaniumgehalt der ersten epitaktischen Schicht zwischen etwa 20 % und etwa 30 % liegt, wobei der Germaniumgehalt der zweiten epitaktischen Schicht zwischen etwa 50 % und etwa 60 % liegt.
  19. Verfahren nach einem der vorhergehenden Ansprüche 16 bis 18, wobei die dritte epitaktische Schicht Siliziumgermanium umfasst, wobei ein Germaniumgehalt der dritten epitaktischen Schicht kleiner als der Germaniumgehalt der zweiten epitaktischen Schicht ist.
  20. Verfahren nach einem der vorhergehenden Ansprüche 16 bis 19, wobei die erste epitaktische Schicht einen Substratabschnitt in Kontakt mit dem Substrat umfasst, wobei der Substratabschnitt ein unterstes inneres Abstandshaltermerkmal der Vielzahl von inneren Abstandshaltermerkmalen komplett bedeckt.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220082482A (ko) * 2020-12-10 2022-06-17 삼성전자주식회사 반도체 장치
KR102496323B1 (ko) * 2021-04-30 2023-02-07 한국과학기술원 채널 폭을 증가시킨 구조의 트랜지스터 및 그 제조 방법
WO2023197202A1 (en) * 2022-04-13 2023-10-19 Huawei Technologies Co.,Ltd. Semiconductor structure for gate all around nanosheet device
KR20240020876A (ko) * 2022-08-09 2024-02-16 삼성전자주식회사 반도체 소자 및 그의 제조 방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9484461B2 (en) * 2014-09-29 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
US9818872B2 (en) * 2015-06-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US10032873B2 (en) * 2015-09-15 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
KR102400558B1 (ko) * 2017-04-05 2022-05-20 삼성전자주식회사 반도체 소자
US10475902B2 (en) * 2017-05-26 2019-11-12 Taiwan Semiconductor Manufacturing Co. Ltd. Spacers for nanowire-based integrated circuit device and method of fabricating same
KR102385567B1 (ko) * 2017-08-29 2022-04-12 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US10714592B2 (en) * 2017-10-30 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11139402B2 (en) * 2018-05-14 2021-10-05 Synopsys, Inc. Crystal orientation engineering to achieve consistent nanowire shapes
US10720530B2 (en) * 2018-09-27 2020-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of forming same
US10923598B2 (en) * 2018-11-27 2021-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around structure and methods of forming the same
US11031502B2 (en) * 2019-01-08 2021-06-08 Samsung Electronics Co., Ltd. Semiconductor devices
US10832907B2 (en) * 2019-02-15 2020-11-10 International Business Machines Corporation Gate-all-around field-effect transistor devices having source/drain extension contacts to channel layers for reduced parasitic resistance
KR20200133842A (ko) * 2019-05-13 2020-12-01 삼성전자주식회사 강유전체를 포함하는 강유전성 반도체 소자 및 그 제조 방법
KR20200132436A (ko) * 2019-05-17 2020-11-25 삼성전자주식회사 반도체 장치
KR20200134404A (ko) * 2019-05-22 2020-12-02 삼성전자주식회사 반도체 장치
KR20200142765A (ko) * 2019-06-13 2020-12-23 삼성전자주식회사 반도체 소자

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